KR20170120319A - 액세스 검출 장치 - Google Patents

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Abstract

로우 해머링 현상에 의한 데이터의 왜곡을 방지하기 위해 워드 라인의 액세스를 검출하는 장치가 제공된다.
본 발명의 일 실시예에 따른 액세스 검출 장치는 메모리 셀에 연결된 워드 라인에 연결되는 액세스 검출용 캐패시터; 및 상기 액세스 검출용 캐패시터의 전압을 감지하여, 상기 액세스 검출용 캐패시터의 전압이 기준치 이상이면 플래그를 발생시키는 제어부;를 포함한다.

Description

액세스 검출 장치{ACCESS DETECTING DEVICE}
본 발명은 액세스 검출 장치에 관한 것으로, 특히 워드 라인의 액세스를 검출 가능한 액세스 검출 장치에 관한 것이다.
반도체 장치에 있어서 데이터가 저장되는 메모리 셀은 캐패시터로서 구현된다. 이에 따라, 특정 워드 라인이 선택되면, 당해 워드 라인에 연결된 트랜지스터가 온되어, 상기 워드 라인에 해당하는 셀의 전위가 비트 라인에 출력된다.
이러한 메모리 셀은 시간이 지남에 따라 그 전위가 점차적으로 감소한다. 즉, 반도체 장치에서 메모리 셀로서 사용되는 캐패시터는 시간이 지남에 따라 자신이 갖고 있는 전하를 방전하며, 이에 따라 데이터가 소실된다. 이는 데이터를 읽고 쓰기 위해 사용되는 메모리 장치로서는 치명적인 단점이다. 따라서, 데이터의 신뢰성을 확보하기 위해 반도체 장치를 사용하는 모든 디바이스는 반드시 메모리 셀의 전하를 회복시켜주는 리프레시(refresh) 동작이 행해지고 있다.
본 발명은 리프레시 동작의 수행 대상이 되는 메모리 셀을 결정하기 위해, 워드 라인의 액세스를 검출하는 액세스 검출 장치를 제공하고자 한다.
본 발명의 일 실시예에 따른 액세스 검출 장치는, 메모리 셀에 연결된 워드 라인에 연결되는 액세스 검출용 캐패시터와, 상기 액세스 검출용 캐패시터의 전압을 감지하여, 상기 액세스 검출용 캐패시터의 전압이 기준치 이상이면 플래그를 발생시키는 제어부를 포함한다.
본 발명의 일 실시예에 따른 액세스 검출 장치는, 복수의 워드 라인에 연결되는 액세스 검출용 캐패시터와, 상기 액세스 검출용 캐패시터의 전압을 감지하여, 상기 액세스 검출용 캐패시터의 전압이 기준치 이상이면 플래그를 발생시키는 제어부를 포함한다.
본 발명의 일 실시예에 따른 액세스 검출 장치는, 복수의 워드 라인들로 이루어진 제1 워드 라인 그룹에 연결되는 제1 액세스 검출용 캐패시터와, 상기 제1 액세스 검출용 캐패시터의 전압을 감지하여, 상기 제1 액세스 검출용 캐패시터의 전압이 제1 기준치 이상이면 제1 플래그를 발생시키는 제1 제어부와, 상기 제1 워드 라인 그룹에 속하는 복수의 워드 라인들과는 상이한 복수의 워드 라인들로 이루어진 제2 워드 라인 그룹에 연결되는 제2 액세스 검출용 캐패시터와, 상기 제2 액세스 검출용 캐패시터의 전압을 감지하여, 상기 제2 액세스 검출용 캐패시터의 전압이 제2 기준치 이상이면 제2 플래그를 발생시키는 제2 제어부를 포함한다.
본 발명의 일 실시예에 따른 액세스 검출 장치에 의하면, 장치의 면적의 증가를 최소화하면서 워드 라인의 액세스 정도를 정확히 검출할 수 있다. 이에 따라, 데이터의 열화 가능성이 있는 메모리 셀에 해당하는 워드 라인에 대해 리프레시를 수행하여 데이터의 왜곡을 방지할 수 있다.
도 1은 반도체 장치의 셀에 관한 구성도.
도 2는 본 발명의 일 실시예에 따른 액세스 검출 장치를 포함하는 반도체 장치의 구성도.
도 3은 도 2의 제어부에 대한 상세 구성도.
도 4는 도 2의 제어부에 대한 다른 상세 구성도.
도 5는 본 발명의 다른 실시예에 따른 액세스 검출 장치를 포함하는 반도체 장치의 구성도.
도 6은 본 발명의 또 다른 실시예에 따른 액세스 검출 장치를 포함하는 반도체 장치의 구성도.
도 7은 본 발명의 또 다른 실시예에 따른 액세스 검출 장치를 포함하는 시스템의 구성도.
이하, 본 발명의 바람직한 실시예에 대하여 도면을 참조하여 설명한다.
도 1은 반도체 장치의 셀에 관한 구성도이다.
도 1에서 워드 라인 WL<n>은 활성화 횟수가 많은 워드 라인에 해당하며, 워드 라인 WL<n-1> 및 워드 라인 WL<n+1>은 각각 워드 라인 WL<n>에 인접하게 배치된 워드 라인, 즉 활성화 횟수가 많은 워드 라인에 인접한 워드 라인에 해당한다. 워드 라인 WL<n-1>, WL<n>, WL<n+1>과 비트 라인 BL<0>, BL<1>이 교차하는 지점에는, 셀 캐패시터와 셀 트랜지스터로 이루어진 메모리 셀이 형성되어 있다.
도 1에서 워드 라인 WL<n>이 활성화되거나 비활성화되면, 워드 라인 WL<n>과 워드 라인 WL<n-1>의 사이 및 워드 라인 WL<n>과 워드 라인 WL<n+1> 사이에 발생하는 커플링 현상으로 인해 워드 라인 WL<n-1> 및 워드 라인 WL<n+1>의 전압이 상승하거나 하강하면서 워드 라인 WL<n-1> 및 워드 라인 WL<n+1>에 연결된 셀 캐패시터의 전하량에도 영향을 미친다. 따라서 워드 라인 WL<n>의 활성화가 빈번하게 일어나서 워드 라인 WL<n>이 활성화 상태와 비활성화 상태 사이에서 토글하는 경우 워드 라인 WL<n-1> 및 워드 라인 WL<n+1>에 연결된 셀에 포함된 셀 캐패시터에 저장된 전하의 양이 변화하여 메모리 셀의 데이터가 열화될 수 있다.
또한, 워드 라인이 활성화 상태와 비활성화 상태를 토글하면서 발생한 전자기파가 인접한 워드 라인에 연결된 메모리 셀의 셀 캐패시터에 전자를 유입시키거나 셀 캐패시터로부터 전자를 유출시킴으로써 데이터를 손상시킨다.
이와 같이, 높은 활성화 횟수로 인하여 해당 로우 또는 그 주변 로우에 접속된 메모리 셀의 데이터가 손상되는 현상을 로우 해머링이라고 하며 워드 라인 디스터번스 현상이라도고 한다.
이러한 로우 해머링 현상을 방지하기 위하여 워드 라인마다 카운터를 구비하고 기설정된 횟수 이상 활성화되는 워드 라인에 대하여 추가적으로 리프레쉬 동작을 수행하는 방안을 생각할 수 있다.
그러나, 이러한 경우 각각의 워드 라인에 대응하여 카운터가 구비되어야 하기 때문에 많은 면적을 차지한다. 또한, 카운터를 구비하는 방식은 메모리 셀의 데이터가 열화되었는지 여부를 직접적으로 검출하는 것이 아니라, 외부 주소를 카운팅한 값으로부터 메모리 셀의 데이터의 열화 여부를 간접적으로 추정하는 것에 불과하기 때문에, 그 결과가 부정확할 수 있다.
도 2는 본 발명의 일 실시예에 따른 액세스 검출 장치를 포함하는 반도체 장치의 구성도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 액세스 검출 장치(100)와 메모리 셀(200)을 구비하며, 액세스 검출 장치(100)는 액세스 검출용 캐패시터 C_DET와 제어부(300)를 포함한다.
메모리 셀(200)은 도 1과 관련하여 설명한 바와 같이 데이터가 저장되는 셀 캐패시터 C_CELL와 셀 트랜지스터 TR_CELL로 구성된다. 셀 트랜지스터 TR_CELL는 워드 라인 WL에 연결된다. 셀 캐패시터 C_CELL는 셀 트랜지스터 TR_CELL를 통해 비트 라인 BL에 연결된다.
워드 라인 WL에 액티브 신호가 인가되어 워드 라인 WL의 전위가 소정의 전위, 예를 들어 VPP로 승압되면, 셀 트랜지스터 TR_CELL가 인에이블된다. 이에 따라, 리드(read) 커맨드의 입력시에는 셀 캐패시터 C_CELL에 저장된 데이터가 비트 라인 BL으로 전달되어 출력되며, 라이트(write) 커맨드의 입력시에는 비트 라인 BL을 통해 입력된 데이터가 셀 캐패시터 C_CELL에 저장된다.
액세스 검출용 캐패시터 C_DET는 워드 라인 WL 및 접지 전압의 사이에 위치한다. 따라서, 워드 라인 WL이 VPP로 인에이블되면, 액세스 검출용 캐패시터 C_DET에도 VPP가 인가되어 액세스 검출용 캐패시터 C_DET가 충전된다. 워드 라인 WL이 액세스될 때마다 액세스 검출용 캐패시터 C_DET에는 전하가 충전되므로, 액세스 검출용 캐패시터 C_DET의 전위는 워드 라인 WL의 액세스 횟수에 비례하게 된다.
제어부(300)는 액세스 검출용 캐패시터 C_DET에 연결되어, 액세스 검출용 캐패시터 C_DET의 전위를 검출하여 그에 따른 결과를 로우 해머링 플래그 신호 RH_FLAG로서 출력한다.
또한, 제어부(300)는 로우 해머링 플래그 신호 RH_FLAG를 인에이블시킨 후에, 액세스 검출용 캐패시터 C_DET에 충전된 전하를 방전시킬 수 있다. 예를 들어, 도 2에 도시하지는 않았지만, 액세스 검출용 캐패시터 C_DET의 양단에 스위치를 구비하고, 제어부(300)는 로우 해머링 플래그 신호 RH_FLAG가 인에이블되면 상기 스위치를 온 시킴으로써, 액세스 검출용 캐패시터 C_DET에 충전된 전하를 방전시킬 수 있다.
이하, 제어부(300)의 구체예에 대하여 도 3 및 도 4를 참조하여 설명한다.
도 3은 도 2의 제어부(300)에 대한 상세 구성도이다.
도 3의 제어부(300)는 스위칭부(310), 센싱부(320) 및 비교부(330)를 포함한다.
스위칭부(310)는 액세스 검출용 캐패시터 C_DET와 센싱부(320)를 연결 또는 분리하는 기능을 수행한다. 예를 들어, 스위칭부(310)는 워드 라인 인에이블 신호 WL_EN에 의해 제어되도록 구성될 수 있다.
구체적으로, 워드 라인 인에이블 신호 WL_EN가 인에이블되면, 스위치(310)가 오프된다. 이에 따라, 액세스 검출용 캐패시터 C_DET가 충전된다. 이때, 액세스 검출용 캐패시터 C_DET는 센싱부(320)와 연결되지 않기 때문에, 센싱부(320)는 액세스 검출용 캐패시터 C_DET의 전압을 센싱하지 않는다.
또한, 워드 라인 인에이블 신호 WL_EN가 디스에이블되면, 스위치(310)가 온된다. 이에 따라, 액세스 검출용 캐패시터 C_DET와 센싱부(320)가 연결되어, 액세스 검출용 캐패시터 C_DET의 전위가 센싱부(320)에 전달된다.
즉, 본 실시예에서는 스위칭부(310)가 워드 라인 인에이블 신호 WL_EN를 반전시킨 값에 따라 제어되도록 한다. 이에 따라, 액세스 검출용 캐패시터 C_DET를 센싱하는 동안에는 액세스 검출용 캐패시터 C_DET이 충전이 이루어지지 않도록 할 수 있다.
또한, 스위칭부(310)는, 워드 라인 인에이블 신호가 아닌, 타이밍을 조절 가능한 다른 제어 신호에 의해 제어되도록 구성될 수도 있다. 전술한 바와 같이, 스위칭부(310)가 워드 라인 인에이블 신호 WL_EN를 반전시킨 값에 따라 제어되도록 하면, 스위칭부(310)는 워드 라인이 인에이블될 때마다 센싱부(320)에 연결된다. 따라서, 센싱부(320)는 워드 라인이 인에이블될 때마다 액세스 검출용 캐패시터 C_DET의 전위를 검출하게 된다. 이 경우, 액세스 검출용 캐패시터 C_DET의 전위가 기준치에 도달하지 않았음에도 잦은 센싱으로 불필요한 전력 낭비가 될 수도 있다.
따라서, 제어부(300)는 소정의 주기로 스위칭부(310)를 온시키기 위한 제어 신호를 발생시킬 수 있다. 이때, 액세스 검출용 캐패시터 C_DET이 충전되지 않는 동안 액세스 검출용 캐패시터 C_DET의 전위를 검출하기 위해, 상기 스위칭부(310)를 온시키기 위한 제어 신호는 워드 라인 인에이블 신호 WL_EN가 디스에이블되는 동안만 인에이블되도록 할 수 있다. 즉, 스위칭부(310)를 온시키기 위한 제어 신호는, 소정의 주기와, 워드 라인 인에이블 신호 WL_EN를 모두 고려하여 생성할 수 있다.
스위칭부(310)에 의해 센싱부(320)가 액세스 검출용 캐패시터 C_DET에 연결되면, 센싱부(320)는 액세스 검출용 캐패시터 C_DET의 전위 V_C_DET를 센싱하여 비교부(330)에 출력하는 기능을 수행한다.
비교부(330)는 액세스 검출용 캐패시터 C_DET의 전위 V_C_DET와 기설정된 값 V_REF을 비교한다. 그리고, 액세스 검출용 캐패시터 C_DET의 전위 V_C_DET가 기설정된 값 V_REF보다 크면, 로우 해머링의 발생 여부를 나타내는 로우 해머링 플래그 신호 RH_FLAG를 인에이블시킨다.
이후의 과정을 도면에 도시하지는 않았지만, 로우 해머링 플래그 신호 RH_FLAG가 인에이블되면, 로우 해머링 플래그 신호 RH_FLAG가 인에이블된 워드 라인 WL에 대해 리프레시를 수행함으로써 로우 해머링에 의한 데이터의 왜곡이 방지될 수 있다.
도 4는 도 2의 제어부(300)에 대한 다른 상세 구성도이다.
도 4의 제어부(300')는 스위칭부(310), 센싱부(320), 아날로드-디지털 변환부(340), 비교부(330')를 포함한다.
스위칭부(310), 센싱부(320)는 도 3의 스위칭부(310), 센싱부(320)와 동일하므로 이에 대한 설명은 생략한다.
아날로그-디지털 변환부(340)는 센싱부(320)로부터 출력된 액세스 검출용 캐패시터 C_DET의 전위 V_C_DET를 소정의 비트수로 디지털화한 값 V_C_DET'을 출력한다.
비교부(330')는 디지털화된 액세스 검출용 캐패시터 C_DET의 전위 V_C_DET'를 기설정된 디지털화된 값 V_REF'과 비교하여, 디지털화된 액세스 검출용 캐패시터 C_DET의 전위 V_C_DET'가 기설정된 디지털화된 값 V_REF' 보다 크면, 로우 해머링의 발생 여부를 나타내는 로우 해머링 플래그 신호 RH_FLAG를 활성화시킨다.
이후, 도 3에서와 마찬가지로, 로우 해머링 플래그 신호 RH_FLAG가 활성화되면, 로우 해머링 플래그 신호 RH_FLAG가 활성화된 워드 라인 WL에 대해 리프레시를 수행함으로써 로우 해머링에 의한 데이터의 왜곡이 방지될 수 있다.
이러한 구조의 반도체 장치에 의하면, 워드 라인 WL마다 카운터를 구비하는 대신에 단순한 구조의 액세스 검출용 커패시터 C_DET를 부가함으로써, 워드 라인 WL의 액세스 횟수가 인용 한도를 넘었는지를 직접적으로 검출할 수 있다. 이에 따라, 인용 한도를 초과한 워드 라인 WL에 대해 리프레시를 수행함으로써 로우 해머링에 의해 데이터의 왜곡을 방지할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 액세스 검출 장치를 포함하는 반도체 장치의 구성도이다.
도 5의 반도체 장치는, 복수의 워드 라인 WL과, 워드 라인 WL에 각각 연결된 메모리 셀 CELL과, 워드 라인 WL과 연결된 액세스 검출 장치(100_0~100_N)를 포함한다.
액세스 검출 장치(100_0~100_N)는 4개의 워드 라인 WL(워드 라인 그룹)마다 하나씩 구비된다. 액세스 검출 장치(100_0~100_N)의 각각은 액세스 검출용 캐패시터(C_DET_0~C_DET_N)와, 당해 액세스 검출용 캐패시터(C_DET_0~C_DET_N)에 각각 연결된 제어부(300_0~300_N)를 포함한다.
다시 말해, 도 2의 액세스 검출 장치(100)가 한 개의 워드 라인 WL에 대해 연결되는 것과는 달리, 도 5의 액세스 검출 장치(100_0~100_N)의 각각은, 4개의 워드 라인(워드 라인 그룹)에 대해 연결되어 있다.
이러한 구성을 갖는 도 5의 반도체 장치에 의하면, 액세스 검출용 캐패시터 C_DET_0~C_DET_N가 연결되어 있는 4개의 워드 라인(워드 라인 그룹) 중 적어도 어느 하나가 인에이블되면 액세스 검출용 캐패시터 C_DET_0~C_DET_N가 충전된다.
제어부(300_0~300_N)는 대응하는 액세스 검출용 캐패시터 C_DET_0~C_DET_N의 전위를 센싱한다. 그리고, 그 전위가 소정의 기준치보다 크면, 그룹 로우 해머링 플래그 신호 RH_FLAG_0~RH_FLAG_N를 인에이블시킨다.
이때, 각 액세스 검출용 캐패시터 C_DET_0~C_DET_N에는 4개의 워드 라인(워드 라인 그룹)이 연결되어 있기 때문에, 도 2의 실시예에 비해 충전 속도가 빠를 수 있다. 따라서, 도 2의 실시예에 비해 액세스 검출용 캐패시터 C_DET_0~C_DET_N의 전위를 센싱하는 주기를 길게 하거나, 그룹 로우 해머링 플래그 신호 RH_FLAG_0~RH_FLAG_N를 인에이블시키는 기준치를 높게 설정할 수 있다. 또는 도 2의 실시예에 비해 주기나 기준치를 낮게 설정할 수도 있다.
이후, 도면에 도시하지는 않았지만, 그룹 로우 해머링 플래그 신호 RH_FLAG_0~RH_FLAG_N가 인에이블되면, 당해 로우 해머링 플래그 신호 RH_FLAG_0~RH_FLAG_N가 인에이블된 액세스 검출 장치 100_0~100_N에 연결된 4개의 워드 라인 전체에 대해 리프레시를 수행한다.
그리고, 제어부(300_0~300_N)는 액세스 검출용 캐패시터 C_DET_0~C_DET_N를 방전시켜, 다음 주기동안 액세스 검출용 캐패시터 C_DET_0~C_DET_N가 충전될 수 있도록 준비시킨다.
본 실시예의 반도체 장치에 의하면, 복수의 워드 라인에 대해 하나의 액세스 검출용 캐패시터만을 설치하기 때문에, 어느 워드 라인에 로우 해머링이 발생할 위험이 있는지 정확히 알 수는 없어, 실제로는 로우 해머링에 의한 데이터 왜곡이 발생할 가능성이 적은 워드 라인에 대해서도 리프레시가 수행될 수 있다.
그러나, 로우 해머링 현상은 인접한 워드 라인 사이에서 발생한다. 따라서, 워드 라인별로 액세스 정도를 검출하고 리프레시를 수행하는 것보다, 인접하는 복수의 워드 라인에 대해 함께 리프레시를 행하는 것이 효율적일 수 있다. 또한, 복수의 워드 라인에 대해 하나의 액세스 검출용 캐패시터만을 설치하기 때문에, 캐패시터 및 제어부를 설치하는 데 드는 면적을 감소시킬 수 있다.
본 실시예에서 각 액세스 검출 장치 100_0~100_N에 연결되는 4개의 워드 라인이 연결되는 것에 설명하였다. 그러나, 이는 예시에 불과하며, 각 액세스 검출 장치 100_0~100_N에 연결되는 워드 라인의 개수는 다양하게 설정 가능하다.
이때, 각 액세스 검출 장치 100_0~100_N에 연결되는 워드 라인의 수가 많아지면, 캐패시터 및 제어부의 설치 면적은 감소한다. 그러나, 로우 해머링의 발생 가능성이 적은 워드 라인에 대해서도 리프레시가 수행되기 때문에 리프레시 수행 시간이 증가하여 효율은 저하된다. 따라서, 각 액세스 검출 장치 100_0~100_N에 연결되는 워드 라인의 개수는 설치 면적과 제품의 효율을 고려하여 적절한 값으로 설정되어야 할 것이다.
또한, 각 액세스 검출 장치 100_0~100_N 내의 제어부 300_0~300_N에서 그룹 로우 해머링 플래그 신호 RH_FLAG_0~RH_FLAG_N를 발생시키기 위한 기준치를 상이하게 설정할 수 있다. 예를 들어, 테스트시 장치 특성상 어느 그룹에 대해 로우 해머링의 발생 가능성이 높다면, 그 그룹에 대해서는 로우 해머링 플래그 신호를 발생시키는 기준치를 낮게 설정할 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 액세스 검출 장치를 포함하는 반도체 장치의 구성도이다.
도 6의 반도체 장치는, 복수의 워드 라인 WL과, 워드 라인 WL에 각각 연결된 메모리 셀 CELL과, 복수의 워드 라인 WL에 연결된 액세스 검출 장치(100_0'~100_N')를 포함한다.
액세스 검출 장치(100_0'~100_N')의 각각은 복수의 워드 라인 WL(워드 라인 그룹)에 연결된 액세스 검출용 캐패시터 C_DET_0'~C_DET_N'와, 당해 액세스 검출용 캐패시터 C_DET_0'~C_DET_N'에 각각 연결된 제어부(300_0'~300_N')를 포함한다. 구체적으로, 액세스 검출 장치(100_0')는 k개의 워드 라인(제1 워드 라인 그룹)에 연결되어 있으며, 액세스 검출 장치(100_1')는 m개의 워드 라인(제2 워드 라인 그룹)에 연결되어 있으며, 액세스 검출 장치(100_N')는 n개의 워드 라인(제N+1 워드 라인 그룹)에 연결되어 있다.
다시 말해, 도 5의 반도체 장치의 액세스 검출 장치(100_0~100_N)의 각각이 동일한 개수의 워드 라인에 연결되었던 것과는 달리, 도 6의 반도체 장치의 액세스검출 장치(100_0'~100_N')의 각각은, 상이한 개수의 워드 라인에 연결되어 있다.
이에 따라, 장치의 면적, 로우 해머링이 발생하는 범위, 리프레시로 인한 장치의 효율 저하 등을 고려하여, 액세스 검출 장치(100_0'~100_N')에 연결되는 워드 라인 WL의 개수를 유연하게 설정할 수 있다.
이때, 각 액세스 검출 장치(100_0'~100_N') 내의 제어부(300_0'~300_N')에서 그룹 로우 해머링 플래그 신호 RH_FLAG_0'~RH_FLAG_N'를 발생시키기 위한 기준치를 상이하게 설정할 수 있다. 예를 들어, 상기 기준치는 각 그룹의 크기 Group_0'~Group_N'에 비례하도록 설정될 수 있다.
도면에 도시하지는 않았지만, 액세스 검출 장치가 연결되는 워드 라인의 개수를, 일부는 동일하게 하고, 일부는 상이하게 하는 것도 가능하다.
액세스 검출 장치가 연결되는 워드 라인의 개수와, 액세스 검출 장치에서 사용되는 기준치는 전술한 사항에 한정되지 않으며, 다양한 방법으로 설정 가능하다.
도 7은 본 발명의 또 다른 실시예에 따른 액세스 검출 장치를 포함하는 반도체 시스템의 구성도이다.
도 7에 도시된 바와 같이, 반도체 시스템은 호스트(3) 및 반도체 장치(1)를 포함할 수 있고, 반도체 장치(1)는 메모리 컨트롤러(20) 및 메모리(10)를 포함할 수 있다.
호스트(3)는 메모리(10)를 액세스하기 위해 메모리 컨트롤러(20)로 리퀘스트 및 데이터를 전송할 수 있다. 호스트(3)는 메모리(10)에 데이터를 저장시키기 위해 데이터를 메모리 컨트롤러(20)로 전송할 수 있다. 또한, 호스트(3)는 메모리 컨트롤러(20)를 통해 메모리(10)로부터 출력된 데이터를 수신할 수 있다. 메모리 컨트롤러(20)는 리퀘스트에 응답하여 데이터 정보, 어드레스 정보, 메모리 설정 정보, 라이트 리퀘스트, 리드 리퀘스트 등을 메모리(10)에 제공하여 라이트 또는 리드 동작이 수행되도록 메모리(10)를 제어할 수 있다. 메모리 컨트롤러(20)는 호스트(3)와 메모리(10) 사이의 통신을 중계할 수 있다. 메모리 컨트롤러(20)는 호스트(3)로부터 리퀘스트와 데이터를 수신하고, 메모리(10)의 동작을 제어하기 위하여 데이터(DQ), 데이터 스트로브(DQS), 커맨드(CMD), 메모리 어드레스 신호(ADD) 및 클럭신호(CLK)등을 생성하여 메모리(10)로 제공할 수 있다. 또한, 메모리 컨트롤러(20)는 메모리(10)로부터 출력된 데이터(DQ) 및 데이터 스트로브(DQS)를 호스트(3)로 제공할 수 있다.
메모리(10) 내에는 전술한 액세스 검출 장치(100)가 포함될 수 있다. 이에 따라, 메모리 컨트롤러(20)로부터 메모리 어드레스 신호(ADD)가 입력되어 이에 해당하는 워드 라인이 인에이블되면, 당해 워드 라인에 연결된 액세스 검출 장치(100) 내의 액세스 검출용 캐패시터가 충전된다. 워드 라인의 액세스 횟수가 증가하여 상기 액세스 검출용 캐패시터의 전하량이 증가하고, 이에 따라 액세스 검출용 캐패시터의 전위가 소정의 기준치 이상이 되면, 액세스 검출 장치(100)는 로우 해머링 플래그 신호를 인에이블시킨다. 이에 따라, 당해 워드 라인에 대해 리프레시가 수행된다.
도 7에서는 액세스 검출 장치(100)가 메모리(10) 내에 포함되는 것으로 도시하였지만, 액세스 검출 캐패시터는 메모리(10) 내에 위치하고, 제어부는 메모리 컨트롤러(20)에 위치할 수도 있다.
도 7에서는 호스트(3)와 메모리 컨트롤러(20)를 물리적으로 분리된 구성으로 도시되었으나, 메모리 컨트롤러(20)가 호스트(3)의 중앙처리장치(CPU), 애플리케이션 프로세서(AP), 그래픽처리장치(GPU)와 같은 프로세서에 포함(내장)되거나 SoC(System On Chip)의 형태로 이들 프로세서들과 함께 하나의 칩으로 구현될 수 있다.
메모리(10)는 적어도 하나의 액세스 검출 장치(100)를 포함하며, 메모리 컨트롤러(20)로부터 커맨드(CMD), 메모리 어드레스 신호(ADD), 데이터(DQ), 데이터 스트로브(DQS) 및 클럭 신호(CLK) 등을 수신하고, 신호들에 기초하여 데이터 수신 동작을 수행할 수 있다.
메모리(10)는 복수의 메모리 뱅크를 포함할 수 있고, 메모리 어드레스 신호(ADD)에 기초하여 데이터(DQ)를 메모리의 뱅크 중 특정 영역에 저장할 수 있다. 또한, 메모리(10)는 메모리 컨트롤러(20)로부터 수신된 커맨드(CMD) 및 메모리 어드레스 신호(ADD)와 데이터 스트로브(DQS) 등에 기초하여 데이터 송신 동작을 수행할 수 있다. 메모리는 메모리 어드레스 신호(ADD), 데이터(DQ) 및 데이터 스트로브(DQS)에 기초하여 메모리 뱅크 중의 특정 영역에 저장된 데이터를 메모리 컨트롤러(20)로 송신할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (20)

  1. 메모리 셀에 연결된 워드 라인에 연결되는 액세스 검출용 캐패시터; 및
    상기 액세스 검출용 캐패시터의 전압을 감지하여, 상기 액세스 검출용 캐패시터의 전압이 기준치 이상이면 플래그를 발생시키는 제어부;
    를 포함하는 액세스 검출 장치.
  2. 제1항에 있어서,
    상기 액세스 검출용 캐패시터는 상기 워드 라인이 인에이블되면 충전되고,
    상기 제어부는,
    상기 액세스 검출용 캐패시터의 전압을 감지하는 센싱부; 및
    상기 액세스 검출용 캐패시터의 전압이 기준치 이상이면 상기 플래그를 발생시키는 비교부;
    를 포함하는 것을 특징으로 하는 액세스 검출 장치.
  3. 제2항에 있어서, 상기 제어부는,
    상기 워드 라인을 인에이블시키는 워드 라인 인에이블 신호에 기초하여, 상기 액세스 검출용 캐패시터와 상기 센싱부의 사이를 연결 또는 분리시키는 스위칭부
    를 더 포함하는 것을 특징으로 하는 액세스 검출 장치.
  4. 제3항에 있어서,
    상기 스위칭부는, 상기 워드 라인 인에이블 신호가 인에이블되면 상기 액세스 검출용 캐패시터와 상기 센싱부의 사이를 분리시키는 것을 특징으로 하는 액세스 검출 장치.
  5. 제3항에 있어서,
    상기 스위칭부는, 상기 워드 라인 인에이블 신호가 디스에이블되면 상기 액세스 검출용 캐패시터와 상기 센싱부의 사이를 연결시키는 것을 특징으로 하는 액세스 검출 장치.
  6. 제5항에 있어서,
    상기 센싱부는, 상기 워드 라인 인에이블 신호가 디스에이블되면, 상기 액세스 검출용 캐패시터의 전위를 감지하는 것을 특징으로 하는 액세스 검출 장치.
  7. 제2항에 있어서, 상기 제어부는,
    상기 센싱부로부터 출력된 액세스 검출용 캐패시터의 전압을 소정의 비트수로 디지털화하는 아날로그-디지털 변환부
    를 추가로 구비하고,
    상기 비교부는, 상기 아날로그-디지털 변환부로부터 출력된 소정의 비트수의 전압을, 소정의 비트수로 표현된 기준치와 비교하는 것을 특징으로 하는 액세스 검출 장치.
  8. 복수의 메모리 셀에 각각 연결된 복수의 워드 라인에 연결되는 액세스 검출용 캐패시터; 및
    상기 액세스 검출용 캐패시터의 전압을 감지하여, 상기 액세스 검출용 캐패시터의 전압이 기준치 이상이면 플래그를 발생시키는 제어부;
    를 포함하는 액세스 검출 장치.
  9. 제8항에 있어서,
    상기 액세스 검출용 캐패시터는, 상기 복수의 워드 라인 중 적어도 하나가 인에이블되면 충전되고,
    상기 제어부는,
    상기 액세스 검출용 캐패시터의 전압을 감지하는 센싱부; 및
    상기 액세스 검출용 캐패시터의 전압이 기준치 이상이면 상기 플래그를 발생시키는 비교부;
    를 포함하는 것을 특징으로 하는 액세스 검출 장치.
  10. 제9항에 있어서, 상기 제어부는,
    상기 워드 라인을 인에이블시키는 워드 라인 인에이블 신호에 기초하여, 상기 액세스 검출용 캐패시터와 상기 센싱부의 사이를 연결 또는 분리시키는 스위칭부
    를 더 포함하는 것을 특징으로 하는 액세스 검출 장치.
  11. 제10항에 있어서,
    상기 스위칭부는, 상기 워드 라인 인에이블 신호가 인에이블되면 상기 액세스 검출용 캐패시터와 상기 센싱부의 사이를 분리시키는 것을 특징으로 하는 액세스 검출 장치.
  12. 제10항에 있어서,
    상기 스위칭부는, 상기 워드 라인 인에이블 신호가 디스에이블되면 상기 액세스 검출용 캐패시터와 상기 센싱부의 사이를 연결시키는 것을 특징으로 하는 액세스 검출 장치.
  13. 제12항에 있어서,
    상기 센싱부는, 상기 워드 라인 인에이블 신호가 디스에이블되면, 상기 액세스 검출용 캐패시터의 전위를 감지하는 것을 특징으로 하는 액세스 검출 장치.
  14. 복수의 워드 라인들로 이루어진 제1 워드 라인 그룹에 연결되는 제1 액세스 검출용 캐패시터;
    상기 제1 액세스 검출용 캐패시터의 전압을 감지하여, 상기 제1 액세스 검출용 캐패시터의 전압이 제1 기준치 이상이면 제1 플래그를 발생시키는 제1 제어부;
    상기 제1 워드 라인 그룹에 속하는 복수의 워드 라인들과는 상이한 복수의 워드 라인들로 이루어진 제2 워드 라인 그룹에 연결되는 제2 액세스 검출용 캐패시터; 및
    상기 제2 액세스 검출용 캐패시터의 전압을 감지하여, 상기 제2 액세스 검출용 캐패시터의 전압이 제2 기준치 이상이면 제2 플래그를 발생시키는 제2 제어부;
    를 포함하는 액세스 검출 장치.
  15. 제14항에 있어서,
    제1 액세스 검출용 캐패시터는, 상기 제1 워드 라인 그룹 중 적어도 하나의 워드 라인이 인에이블되면 충전되고,
    제2 액세스 검출용 캐패시터는, 상기 제2 워드 라인 그룹 중 적어도 하나의 워드 라인이 인에이블되면 충전되고,
    상기 제1 제어부는,
    상기 제1 액세스 검출용 캐패시터의 전압을 감지하는 제1 센싱부; 및
    상기 제1 액세스 검출용 캐패시터의 전압이 제1 기준치 이상이면 상기 제1 플래그를 발생시키는 제1 비교부;
    를 포함하고,
    상기 제2 제어부는,
    상기 제2 액세스 검출용 캐패시터의 전압을 감지하는 제2 센싱부; 및
    상기 제2 액세스 검출용 캐패시터의 전압이 제2 기준치 이상이면 상기 제2 플래그를 발생시키는 제2 비교부;
    를 포함하는 것을 특징으로 하는 액세스 검출 장치.
  16. 제14항에 있어서,
    상기 제1 워드 라인 그룹에 속하는 워드 라인의 개수와, 상기 제2 워드 라인 그룹에 속하는 워드 라인의 개수는 동일한 것을 특징으로 하는 액세스 검출 장치.
  17. 제14항에 있어서,
    상기 제1 워드 라인 그룹에 속하는 워드 라인의 개수와, 상기 제2 워드 라인 그룹에 속하는 워드 라인의 개수는 상이한 것을 특징으로 하는 액세스 검출 장치.
  18. 제14항에 있어서,
    상기 제1 기준치와 상기 제2 기준치는 동일한 것을 특징으로 하는 액세스 검출 장치.
  19. 제14항에 있어서,
    상기 제1 기준치와 상기 제2 기준치는 상이한 것을 특징으로 하는 액세스 검출 장치.
  20. 제15항에 있어서,
    상기 제1 제어부는,
    상기 제1 워드 라인 그룹에 속하는 워드 라인들을 인에이블시키는 워드 라인 인에이블 신호들에 기초하여, 상기 제1 액세스 검출용 캐패시터와 상기 제1 센싱부의 사이를 연결 또는 분리시키는 제1 스위칭부
    를 더 포함하고,
    상기 제2 제어부는,
    상기 제2 워드 라인 그룹에 속하는 워드 라인들을 인에이블시키는 워드 라인 인에이블 신호들에 기초하여, 상기 제2 액세스 검출용 캐패시터와 상기 제2 센싱부의 사이를 연결 또는 분리시키는 제2 스위칭부
    를 더 포함하는 것을 특징으로 하는 액세스 검출 장치.
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