KR20170118350A - Serial transceiver - Google Patents

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Abstract

직렬 송수신기는 다수의 레인을 포함하는 사용자 인터페이스, 레인 각각에 대응하는 다수의 코어 및 각 레인을 통해 각 코어를 경유한 데이터를 서로 상이한 기기로 전송하는 송수신부를 포함한다.The serial transceiver includes a user interface including a plurality of lanes, a plurality of cores corresponding to each of the lanes, and a transmitting and receiving unit transmitting data via the cores to the different apparatuses through the respective lanes.

Description

직렬 송수신기{Serial transceiver}[0001] The present invention relates to a serial transceiver,

본 발명은 고속의 직렬 데이터의 송수신이 가능한 직렬 송수신기에 관한 것이다.The present invention relates to a serial transceiver capable of transmitting and receiving serial data at high speed.

제조 산업 전반에 있어 제어 및 보호시스템 및 통신 기술의 발달로 고속의 대용량의 데이터 전송을 요구하는 시스템이 많아지고 있다.With the development of control and protection systems and communication technologies throughout the manufacturing industry, a number of systems are demanding high-speed, large-capacity data transmission.

전력전자 제어 시스템에서 여러 개의 제어 보드들 간의 고속의 데이터 통신을 위해 VME와 같은 Backplane 구조의 병렬 데이터 통신 프로토콜을 사용하고 있다. 하지만, Backplane 구조에서는 H/W적으로 신호의 감쇄 및 간섭에 대한 영향이 크고 Backplane 보드와 커넥터의 선정에도 많은 영향을 미친다.In a power electronic control system, a backplane-based parallel data communication protocol such as VME is used for high-speed data communication between several control boards. However, backplane structure has a large effect on signal attenuation and interference in H / W, and has a great influence on selection of backplane board and connector.

이에 대한 대안으로서, Giga급의 직렬 전송 방식의 통신들이 통신 시스템뿐만 아니라 전력전자 제어시스템에서도 많이 채택되어 사용되고 있다. 이 중 하나가 Xilinx에서 제공하는 고속 직렬 송수신기이다.As an alternative to this, Giga-class serial transmission communications have been widely used in communication systems as well as power electronic control systems. One of these is the high-speed serial transceiver provided by Xilinx.

하지만, 종래의 고속 직렬 송수신기는 레인(lane)이 1개가 설정되든 그 이상이 설정되든 1개의 TX/RX의 인터페이스만 생성이 되어 서로 다른 기기로 서로 다른 기기의 데이터를 전송할 수 없다. 다시 말해, 종래의 고속 직렬 송수신기는 레인 별로 독립적인 데이터 송수신이 불가능한 문제점이 있다.However, in the conventional high-speed serial transceiver, only one TX / RX interface is generated regardless of whether one lane is set or more, and data of different devices can not be transmitted to different devices. In other words, the conventional high-speed serial transceiver has a problem that it is impossible to transmit and receive data independently for each lane.

본 발명이 해결하고자 하는 일 과제는 고속의 직렬 데이터의 송수신이 가능한 직렬 송수신기를 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a serial transceiver capable of transmitting and receiving serial data at high speed.

본 발명이 해결하고자 하는 다른 과제는 레인 별로 독립적인 데이터 송수신이 가능한 직렬 송수신기를 제공하는 것이다.Another object of the present invention is to provide a serial transceiver capable of independently transmitting and receiving data for each lane.

본 발명의 일 실시예에 따르면, 직렬 송수신기는, 다수의 레인을 포함하는 사용자 인터페이스; 상기 레인 각각에 대응하는 다수의 코어; 및 상기 각 레인을 통해 상기 각 코어를 경유한 데이터를 서로 상이한 기기로 전송하는 송수신부를 포함한다.According to one embodiment of the present invention, a serial transceiver comprises: a user interface including a plurality of lanes; A plurality of cores corresponding to each of the lanes; And a transmission / reception unit for transmitting data via the cores to the different devices through the lanes.

본 발명은 고속 직렬 송수신이 가능한 송수신부를 구비하여, 고속의 데이터 송수신이 가능하다.The present invention includes a transmission / reception unit capable of high-speed serial transmission / reception, thereby enabling high-speed data transmission / reception.

본 발명은 각 레인에 대응되도록 코어를 생성시켜, 각 레인 별로 데이터를 제공하도록 하여 서로 다른 기기로 그 기기와 관련된 데이터를 전송할 수 있다. The present invention can generate cores to correspond to each lane and provide data for each lane to transmit data related to the device to different devices.

도 1은 오로라 프로토콜을 이용한 데이터 송수신 채널을 개략적으로 도시한다.
도 2는 본 발명의 일 실시예에 따른 직렬 송수신기를 도시한 블록도이다.
도 3은 본 발명의 일 실시예에 따른 데이터 송수신 시스템을 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 직렬 송수신기의 검증을 위한 블록도이다.
도 5는 보드의 IBERT 테스트 결과를 보여준다. 1 schematically shows a data transmission / reception channel using the Aurora protocol.
2 is a block diagram illustrating a serial transceiver in accordance with an embodiment of the present invention.
3 is a diagram illustrating a data transmission / reception system according to an embodiment of the present invention.
4 is a block diagram for verification of a serial transceiver in accordance with an embodiment of the present invention.
Figure 5 shows the IBERT test results of the board.

이하, 본 발명과 관련된 실시예에 대하여 도면을 참조하여 보다 상세하게 설명한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "파트", "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. Hereinafter, embodiments related to the present invention will be described in detail with reference to the drawings. The suffix "part," "module," and " part "for components used in the following description are given or mixed in consideration of ease of specification only and do not have their own distinct meanings or roles .

본 발명에의 직렬 송수신기에는 오로라 프로토콜(Aurora protocol)이 사용될 수 있다.The Aurora protocol may be used for the serial transceiver according to the present invention.

오로라 프로트콜은 Xilinx에서 제공하는 프로토콜이다. 오로라 프로토콜은 하나 이상의 고속 직렬 레인(lane)을 가로질러 일대일로 데이터를 이동시키는데 사용되는 링크 레이어(link-layer) 프로토콜이다. Aurora Protocol is a protocol provided by Xilinx. The Aurora protocol is a link-layer protocol used to move data one-to-one across one or more high-speed serial lanes.

링크 레이어는 전송 동안 사용자 프로토콜 데이터 유닛(user PDU)의 시작 및 끝이 어떻게 표시(mark)되는지, 데이터 멈춤이 어떻게 데이터에 삽입되는지 그리고 송신기와 수신기 간의 클럭 속도(clock rate)에서의 차이가 어떻게 관리되는지를 설명한다. The link layer controls how the start and end of user PDUs are marked during transmission, how the data pause is inserted into the data, and how the difference in clock rate between the transmitter and the receiver is managed .

도 1은 오로라 프로토콜을 이용한 데이터 송수신 채널을 개략적으로 도시한다.1 schematically shows a data transmission / reception channel using the Aurora protocol.

오로라 프로토콜은 도 1에 도시한 바와 같이 채널을 통한 사용자 데이터의 전송을 설명하여 준다. The Aurora protocol describes the transmission of user data over the channel as shown in Fig.

채널은 제1 통신 장치(10)과 제2 통신 장치(20) 사이에서 데이터를 송수신할 수 있는 통신 통로를 의미한다. Channel means a communication path through which data can be transmitted and received between the first communication device 10 and the second communication device 20. [

채널은 1:1 또는 1:N으로 설정될 수 있다. 1:1은 송신측과 수신측이 1:1로 대응될 수 있다. 1:N은 송신측은 하나인데 반해, 수신측은 N개일 수 있다. The channel may be set to 1: 1 or 1: N. 1: 1 can correspond to 1: 1 between the transmitting side and the receiving side. 1: N can be N in the receiving side, whereas N is one in the transmitting side.

레인(lane)은 제1 통신 장치(10) 또는 제2 통신 장치(20) 내에서 데이터를 전송할 수 있는 물리적인 연결 통로일 수 있다. The lane may be a physical connection path through which data can be transmitted within the first communication device 10 or the second communication device 20. [

예컨대, 제1 통신 장치(10)는 사용자 어플리케이션(12), 사용자 인터페이스(14) 및 오로라 인터페이스(16)를 포함할 수 있다.For example, the first communication device 10 may include a user application 12, a user interface 14 and aurora interface 16.

예컨대, 제2 통신 장치(20)는 사용자 어플리케이션(22), 사용자 인터페이스(24) 및 오로라 인터페이스(26)를 포함할 수 있다.For example, the second communication device 20 may include a user application 22, a user interface 24, and aurora interface 26. [

여기서, 제1 통신 장치(10)의 오로라 인터페이스(16)와 제2 통신 장치(20)의 오로라 인터페이스(26)은 채널 파트너(channel partners)로 명명될 수 있다. Here, the aurora interface 16 of the first communication device 10 and the aurora interface 26 of the second communication device 20 may be named channel partners.

오로라 프로토콜은 사용자 인터페이스(14, 24)을 통해 사용자 어플리케이션(12, 22)으로 또는 사용자 어플리케이션(12, 22)로부터 데이터나 제어 신호를 주고받도록 한다.The aurora protocol allows data or control signals to be communicated to or from the user applications 12, 22 via the user interfaces 14, 24.

데이터 플로우(data flow)는 사용자 어플리케이션(12, 22) 및 오로라 인터페이스(16, 26) 사이에 사용자 PDU(user PDU) 및 사용자 플로우 제어 메시지(user flow control messages)의 전송과 채널을 가로지르는 채널 PDU(channel PDU) 및 플로우 제어 PDU(flow control PDU)의 전송으로 이루어진다. The data flow includes the transmission of user PDUs and user flow control messages between the user applications 12 and 22 and the Aurora interfaces 16 and 26 and the transmission of channel PDUs (channel PDU) and a flow control PDU (flow control PDU).

예컨대, 제1 통신 장치(10)의 사용자 어플리케이션(12)로부터 생성된 데이터나 제어 신호가 사용자 인터페이스(14), 오로라 인터페이스(16) 및 특정 채널을 통해 제2 통신 장치(20)로 전송될 수 있다. 제2 통신 장치(20)의 오로라 인터페이스(26)는 제1 통신 장치(10)로부터 전송된 데이터나 제어 신호를 사용자 인터페이스(24)를 통해 사용자 어플리케이션(22)로 제공할 수 있다. For example, data or control signals generated from the user application 12 of the first communication device 10 may be transmitted to the second communication device 20 via the user interface 14, the Aurora interface 16 and a particular channel have. The aurora interface 26 of the second communication device 20 may provide the data or control signals transmitted from the first communication device 10 to the user application 22 via the user interface 24. [

예컨대, 제1 통신 장치(10)의 오로라 인터페이스(16)는 제2 통신 장치(10)의 사용자 어플리케이션(22)로부터 생성되어 사용자 인터페이스(24), 오로라 인터페이스(26) 및 특정 채널을 통해 전송된 데이터나 제어 신호를 수신할 수 있다. 수신된 데이터나 제어 신호는 사용자 인터페이스(14)를 통해 사용자 어플리케이션(12)로 제공될 수 있다. For example, the aurora interface 16 of the first communication device 10 may be generated from the user application 22 of the second communication device 10 and transmitted to the user interface 24, the aurora interface 26, Data and control signals can be received. The received data or control signals may be provided to the user application 12 via the user interface 14.

구체적으로, 제1 통신 장치(10)의 사용자 어플리케이션(12)는 사용자 PDU(user PDU) 및 사용자 플로우 제어 메시지(user flow control message)를 포함하는 패킷을 생성하여 사용자 인터페이스(14)를 통해 오로라 인터페이스(16)로 제공할 수 있다. 사용자 PDU는 전송하고자 하는 데이터가 포함되고, 사용자 플로우 제어 메시지는 해당 데이터에 관한 제어 신호가 포함될 수 있다. Specifically, the user application 12 of the first communication device 10 generates a packet including a user PDU (user PDU) and a user flow control message, and transmits the packet through the user interface 14 to the Aurora interface (16). The user PDU includes data to be transmitted, and the user flow control message may include a control signal related to the data.

오로라 인터페이스는 해당 패킷을 바탕으로 채널 PDU(channel PDU) 및 플로우 제어 PDU(flow control PDU)를 포함하는 스트림 프레임(stream frame)을 생성하여 특정 채널을 통해 제2 통신 장치(20)으로 전송할 수 있다. 채널 PDU는 채널에 관한 정보를 포함하며, 플로우 제어 PDU는 송수신 사이의 플로우 제어에 관한 정보를 포함한다.
The aurora interface may generate a stream frame including a channel PDU and a flow control PDU based on the packet and transmit the stream frame to the second communication device 20 through a specific channel . The channel PDU includes information about the channel, and the flow control PDU includes information about flow control between transmission and reception.

도 2는 본 발명의 일 실시예에 따른 직렬 송수신기를 도시한 블록도이다.2 is a block diagram illustrating a serial transceiver in accordance with an embodiment of the present invention.

본 발명의 일 실시예에 따른 직렬 송수신기(100)는 도 1에 도시된 제1 및 제2 통신 장치(10, 20)에 구비될 수 있다. The serial transceiver 100 according to an embodiment of the present invention may be provided in the first and second communication devices 10 and 20 shown in FIG.

직렬 송수신기(100)는 FPGA(field-programmable gate array)로 구성될 수 있다. 즉, 사용자 인터페이스 및 송수신부는 FPGA로 구성될 수 있다. The serial transceiver 100 may be configured as a field-programmable gate array (FPGA). That is, the user interface and the transmitter / receiver may be configured as an FPGA.

본 발명의 일 실시예에 따른 직렬 송수신기(100)는 도 1에 도시된 오로라 프로토콜을 이용하여 데이터의 송수신이 가능하다.The serial transceiver 100 according to an embodiment of the present invention is capable of transmitting and receiving data using the Aurora protocol shown in FIG.

본 발명의 일 실시예에 따른 직렬 송수신기(100)는 사용자 인터페이스(30), 송수신 모듈(40) 및 제어부(50)를 포함할 수 있다.The serial transceiver 100 according to an exemplary embodiment of the present invention may include a user interface 30, a transceiver module 40, and a controller 50.

송수신 모듈(40)은 도 1에 도시된 오로라 인터페이스(16, 26)일 수 있지만, 이에 대해서는 한정하지 않는다.The transceiving module 40 may be the aurora interface 16, 26 shown in FIG. 1, but it is not limited thereto.

제어부(50)는 사용자 인터페이스(30) 및 송수신 모듈(40)을 포함하여 직렬 송수신기(100)의 모든 구성 요소를 전반적으로 제어할 수 있다. The control unit 50 can control all components of the serial transceiver 100, including the user interface 30 and the transceiver module 40. [

사용자 인터페이스(30)는 송수신 모듈(40)을 사용자 어플리케이션(도 1의 12)에 연결시켜 주기 위한 인터페이스이다. The user interface 30 is an interface for connecting the transmission / reception module 40 to a user application (12 in FIG. 1).

사용자 인터페이스(30)는 다수의 송신 포트(TX)와 다수의 수신 포트(RX)으로 이루어질 수 있다. 송신 포트(TX)와 수신 포트(RX)가 쌍(pair)으로 구성될 수 있다. The user interface 30 may include a plurality of transmission ports TX and a plurality of reception ports RX. The transmission port TX and the reception port RX may be configured as a pair.

송신 포트(TX)와 수신 포트(RX)으로 이루어진 한 쌍(pair)이 레인(lane)으로 정의될 수 있다. A pair consisting of a transmission port TX and a reception port RX may be defined as a lane.

도 2에서는 3개의 레인(31a, 31b, 31c)이 도시되고 있지만, 이에 대해서는 한정하지 않는다. Although three lanes 31a, 31b and 31c are shown in Fig. 2, the present invention is not limited thereto.

본 발명에서는 각 레인(31a, 31b, 31c)이 독립적으로 사용될 수 있다. 예컨대, 제1 레인(31a)은 제1 기기와의 데이터 송수신을 위한 통로일 수 있다. 제2 레인(31b)은 제2 기기와의 데이터 송수신을 위한 통로일 수 있다. 제3 레인(31c)은 제3 기기와의 데이터 송수신을 위한 통로일 수 있다. In the present invention, the lanes 31a, 31b and 31c can be used independently. For example, the first lane 31a may be a path for data transmission / reception with the first device. And the second lane 31b may be a path for data transmission / reception with the second device. And the third lane 31c may be a path for data transmission / reception with the third device.

송수신 모듈(40)은 송수신부(48)와 다수의 코어(42, 44, 46)를 포함할 수 있다. The transmission / reception module 40 may include a transmission / reception unit 48 and a plurality of cores 42, 44 and 46.

송수신부(48)는 송신용 데이터를 다른 기기로 전송하거나 다른 기기로부터 수신용 데이터를 수신할 수 있다. The transmission / reception unit 48 can transmit data to be transmitted to another device or receive data to be received from another device.

본 발명의 송수신부(48)는 GTX, GTH, GTZ 중 하나일 수 있다. GTX는 12.5Gb/s이고, GTH는 131.1Gb/s이며, GTZ는 28.05Gb/s일 수 있다. 이에 따라, 본 발명은 고속 데이터 전송이 가능한 송수신부(48)로 구성될 수 있다. The transmitting / receiving unit 48 of the present invention may be one of GTX, GTH, GTZ. GTX is 12.5 Gb / s, GTH is 131.1 Gb / s, and GTZ is 28.05 Gb / s. Accordingly, the present invention can be configured as a transmission / reception unit 48 capable of high-speed data transmission.

도 2에 도시한 바와 같이 3개의 코어(42, 44, 46)가 구비되는 경우, 각 코어(42, 44, 46)는 사용자 인터페이스(30)의 각 레인(31a, 31b, 31c)에 대응되어 연결될 수 있다. 즉, 각 코어(42, 44, 46)는 각 레인(31a, 31b, 31c)의 송신 포트(TX)와 수신 포트(RX)에 연결될 수 있다. As shown in FIG. 2, when three cores 42, 44 and 46 are provided, each core 42, 44 and 46 corresponds to each lane 31a, 31b and 31c of the user interface 30 Can be connected. That is, each of the cores 42, 44, and 46 may be connected to the transmission port TX and the reception port RX of each of the lanes 31a, 31b, and 31c.

제1 내지 제3 코어(42, 44, 46)는 IP 코어 생성기와 같은 소프트웨어 툴에 의해 생성 및 설정될 수 있다. The first to third cores 42, 44, 46 may be created and set by a software tool such as an IP core generator.

도시되지 않았지만, 제1 내지 제3 코어(42, 44, 46)는 하나의 코어로 생성될 수도 있다. 이러한 경우, 제1 내지 제3 레인(31a, 31b, 31c)은 동일한 코어에 연결될 수 있다. Although not shown, the first to third cores 42, 44, and 46 may be formed as a single core. In this case, the first to third lanes 31a, 31b, and 31c may be connected to the same core.

예컨대, 제1 레인(31a)의 송신 포트(TX) 및 수신 포트(RX)는 제1 코어(42)에 연결될 수 있다. 제2 레인(31b)의 송신 포트(TX) 및 수신 포트(RX)는 제2 코어(44)에 연결될 수 있다. 제3 레인(31c)의 송신 포트(TX) 및 수신 포트(RX)는 제3 코어(46)에 연결될 수 있다. For example, the transmission port TX and reception port RX of the first lane 31a may be connected to the first core 42. [ The transmission port TX and the reception port RX of the second lane 31b may be connected to the second core 44. [ The transmission port TX and the reception port RX of the third lane 31c may be connected to the third core 46. [

각 코어(42, 44, 46)는 각 레인(31a, 31b, 31c)의 송신 포트(TX)로부터 제공된 송신용 데이터를 송수신부(48)로 제공하거나 송수신부(48)로부터 제공된 수신용 데이터를 각 레인(31a, 31b, 31c)의 수신 포트(RX)로 제공할 수 있다.
Each of the cores 42, 44 and 46 supplies the transmission data provided from the transmission port TX of each of the lanes 31a, 31b and 31c to the transmission / reception section 48 or the reception data supplied from the transmission / And can be provided to the receiving port RX of each of the lanes 31a, 31b, and 31c.

본 발명은 다음과 같은 데이터 전송 방법이 가능하다.The present invention enables the following data transmission method.

(1) 각 레인(31a, 31b, 31c)을 통해 서로 다른 기기로 대응하는 데이터를 전송하는 방법(1) a method of transmitting corresponding data to different devices via the respective lanes 31a, 31b, and 31c

각 레인(31a, 31b, 31c)을 통해 대응하는 코어(42, 44, 46)를 경유하여 송수신부(48)로 제공된 제1 내지 제3 데이터 각각은 서로 상이한 기기로 전송될 수 있다. 제1 내지 제3 데이터는 서로 상이한 기기에 관한 데이터일 수 있다. The first to third data provided to the transmitting and receiving unit 48 via the corresponding cores 42, 44 and 46 via the lanes 31a, 31b and 31c may be transmitted to different apparatuses. The first to third data may be data regarding different devices.

예컨대, 제1 레인(31a)을 통해 제1 코어(42)를 경유하여 송수신부(48)로 제공된 제1 데이터는 제1 기기로 전송될 수 있다. 제2 레인(31b)을 통해 제2 코어(44)를 경유하여 송수신부(48)로 제공된 제2 데이터는 제2 기기로 전송될 수 있다. 제3 레인(31c)을 통해 제3 코어(46)를 경유하여 송수신부(48)로 제공된 제3 데이터는 제3 기기로 전송될 수 있다.
For example, the first data provided to the transceiver 48 via the first core 42a via the first lane 31a may be transmitted to the first device. Second data provided to the transmitting / receiving unit 48 via the second core 44 via the second lane 31b may be transmitted to the second device. The third data provided to the transmitting / receiving unit 48 via the third core 46 via the third lane 31c may be transmitted to the third device.

(2) 각 레인(31a, 31b, 31c)을 통해 특정 기기로 데이터를 전송하는 방법(2) a method of transmitting data to a specific device through each of the lanes 31a, 31b, and 31c

예컨대, 특정 기기로 전송될 데이터가 3개의 서브 데이터로 분리될 수 있다. 제1 서브 데이터는 제1 레인(31a)을 통해 제1 코어(42)를 경유하여 송수신부(48)로 제공되고, 제2 서브 데이터는 제2 레인(31b)을 통해 제2 코어(44)를 경유하여 송수신부(48)로 제공되며, 제3 서브 데이터는 제3 레인(31c)을 통해 제3 코어(46)를 경유하여 송수신부(48)로 제공될 수 있다. 송수신부(48)는 제1 내지 제3 코어(42, 44, 46) 각각으로부터 제공된 제1 내지 제3 서브 데이터를 합성하여 원래의 데이터로 생성하고, 생성된 데이터를 특정 기기로 전송할 수 있다.
For example, data to be transmitted to a specific device may be divided into three sub data. The first sub data is supplied to the transmission / reception unit 48 via the first core 31a via the first core 42 and the second sub data is supplied to the second core 44 via the second lane 31b. And the third sub data may be provided to the transmission / reception unit 48 via the third core 46 via the third lane 31c. The transmitting and receiving unit 48 may combine the first to third sub data provided from the first to third cores 42, 44 and 46 to generate original data and transmit the generated data to a specific device.

(3) 하나의 레인을 통해 해당 기기로 데이터를 전송하는 방법(3) Method of transmitting data to a device through a single lane

특정 기기로 전송될 데이터가 기 설정된 레인(31a, 31b, 31c)을 통해 대응하는 코어(42, 44, 46)를 경유하여 송수신부(48)로 제공되고, 송수신부(48)에 의해 해당 데이터가 특정 기기로 전송될 수 있다.
The data to be transmitted to the specific device is provided to the transmitting and receiving section 48 via the corresponding cores 42, 44 and 46 through predetermined lanes 31a, 31b and 31c, Can be transmitted to a specific device.

도 3은 본 발명의 일 실시예에 따른 데이터 송수신 시스템을 도시한 도면이다.3 is a diagram illustrating a data transmission / reception system according to an embodiment of the present invention.

도 2에 도시된 직렬 송수신기(100)가 통신 장치(200)이나 통신 장치(210, 220, 230)에 구비될 수 있다. The serial transceiver 100 shown in FIG. 2 may be provided in the communication device 200 or the communication devices 210, 220, and 230.

설명의 편의를 위해, 통신 장치(200)으로부터 통신 장치(210, 220, 230)으로 데이터를 전송하는 것으로 가정한다.For convenience of explanation, it is assumed that data is transmitted from the communication device 200 to the communication device 210, 220, 230.

통신 장치(200)으로부터 통신 장치(210, 220, 230)으로 개별적으로 제1 내지 제3데이터를 전송하는 경우, 통신 장치(200)의 제1 레인(31a)을 통해 제1 코어(42)를 경유하여 송수신부(48)로 제1 데이터가 제공되고, 송수신부(48)에 의해 제1 데이터가 통신 장치(210)으로 전송될 수 있다. 통신 장치(200)의 제2 레인(31b)을 통해 제2 코어(44)를 경유하여 송수신부(48)로 제2 데이터가 제공되고, 송수신부(48)에 의해 제2 데이터가 통신 장치(220)으로 전송될 수 있다. 통신 장치(200)의 제3 레인(31c)을 통해 제3 코어(46)를 경유하여 송수신부(48)로 제3 데이터가 제공되고, 송수신부(48)에 의해 제3 데이터가 통신 장치(230)으로 전송될 수 있다. When the first to third data are individually transmitted from the communication device 200 to the communication devices 210 to 220 through the first lane 31a of the communication device 200, The first data may be provided to the transmission / reception unit 48 via the transmission / reception unit 48, and the first data may be transmitted to the communication device 210 by the transmission / reception unit 48. [ The second data is supplied to the transmission / reception unit 48 via the second core 44 via the second lane 31b of the communication device 200 and the second data is supplied to the communication device 220, < / RTI > The third data is supplied to the transmission / reception unit 48 via the third core 46 via the third lane 31c of the communication device 200 and the third data is supplied to the communication device 230 < / RTI >

이와 같이, 본 발명은 각 레인(31a, 31b, 31c)에 대응되도록 코어(42, 44, 46)를 생성시켜, 각 레인(31a, 31b, 31c) 별로 데이터를 제공하도록 하여 서로 다른 기기로 그 기기와 관련된 데이터를 전송할 수 있다.
As described above, in the present invention, the cores 42, 44, and 46 are generated so as to correspond to the lanes 31a, 31b, and 31c to provide data for each lane 31a, 31b, and 31c, Data related to the device can be transmitted.

도 4는 본 발명의 일 실시예에 따른 직렬 송수신기의 검증을 위한 블록도이다.4 is a block diagram for verification of a serial transceiver in accordance with an embodiment of the present invention.

도 4에 도시한 바와 같이, 제1 통신측과 제2 통신측으로 구분될 수 있다. As shown in Fig. 4, the first communication side and the second communication side can be distinguished.

제1 통신측은 보드(50) 상에 FPGA 파트(52)와 DSP(56)가 설치될 수 있다. FPGA 파트(52)는 FPAG로 구현되는 영역으로서, 송수신 모듈(40), 사용자 인터페이스(30) 및 DSP 인터페이스(54)를 포함할 수 있다. 송수신 모듈(40)은 도 2에 도시한 바와 같이 다수의 코어(42, 44, 46)와 송수신부(48)를 포함할 수 있다. The first communication side can be provided with the FPGA part 52 and the DSP 56 on the board 50. [ The FPGA part 52 is an area implemented by FPAG, and may include a transmission / reception module 40, a user interface 30, and a DSP interface 54. [ The transmission / reception module 40 may include a plurality of cores 42, 44, and 46 and a transmission / reception unit 48 as shown in FIG.

FPGA 파트(52)의 DSP 인터페이스(54)는 메모리(DPRAM)일 수 있다. DSP(56)와 사용자 인터페이스(30) 사이가 EMIF(External Memory Interface)로 연결됨으로써, 서로 간에 데이터를 주고받을 수 있다. The DSP interface 54 of the FPGA part 52 may be a memory (DPRAM). The DSP 56 and the user interface 30 are connected to each other via an EMIF (External Memory Interface), so that data can be exchanged with each other.

제1 통신측은 보드(50)의 DSP(56)와 연결되어 DSP(56)에 전송된 데이터의 정합성을 실시간으로 확인하기 위해 DSP 에뮬레이터인 CCS(Code Composer Studio, 58)가 구비될 수 있다. The first communication side may be equipped with a DSP emulator CCS (Code Composer Studio) 58 to check the consistency of the data transmitted to the DSP 56 in real time by being connected to the DSP 56 of the board 50.

제2 통신측은 보드(60) 상에 FPGA 파트(62)와 DSP가(66) 설치될 수 있다. FPGA 파트(62)는 FPGA로 구현되는 영역으로서, 송수신 모듈(40a), 사용자 인터페이스(30a) 및 DSP 인터페이스(64)를 포함할 수 있다. 송수신 모듈(40a)은 도 2에 도시한 바와 같이 다수의 코어(42, 44, 46)와 송수신부(48)를 포함할 수 있다. The second communication party can install the FPGA part 62 and the DSP 66 on the board 60. The FPGA part 62 is an area implemented by an FPGA and may include a transmission / reception module 40a, a user interface 30a, and a DSP interface 64. [ The transmission / reception module 40a may include a plurality of cores 42, 44, and 46 and a transmission / reception unit 48 as shown in FIG.

FPGA 파트(62)의 DSP 인터페이스(64)는 메모리(DPRAM)일 수 있다. DSP(66)와 사용자 인터페이스(30a) 사이가 EMIF(External Memory Interface)로 연결됨으로써, 서로 간에 데이터를 주고받을 수 있다. The DSP interface 64 of the FPGA part 62 may be a memory (DPRAM). The DSP 66 and the user interface 30a are connected to each other via an EMIF (External Memory Interface), so that data can be exchanged with each other.

제2 통신측은 보드(60)의 DSP(66)와 연결되어 DSP(66)에 전송된 데이터의 정합성을 실시간으로 확인하기 위해 DSP 에뮬레이터인 CCS(Code Composer Studio, 68)가 구비될 수 있다. The second communication unit may be provided with a DSP (Code Composer Studio) 68, which is a DSP emulator, in order to check the consistency of data transmitted to the DSP 66 in real time by being connected to the DSP 66 of the board 60.

제1 통신 측에는 FPGA 파트(52)와 DSP(56)를 포함하는 다수의 보드가 구비될 수 있다. A plurality of boards including the FPGA part 52 and the DSP 56 may be provided on the first communication side.

제2 통신 측에는 FPGA 파트(62)와 DSP(66)를 포함하는 다수의 보드가 구비될 수 있다. And a plurality of boards including the FPGA part 62 and the DSP 66 may be provided on the second communication side.

제1 통신측의 보드(50) 상의 사용자 인터페이스(30)에 포함된 제1 내지 제3 레인(31a, 31b, 31c) 각각을 통해 송수신 모듈(40)의 제1 내지 제3 코어(42, 44, 46)를 경유하여 송수신부(48)로 데이터를 제공하고, 송수신부(48)에 의해 해당 데이터가 제2 통신측의 대응하는 보드의 송수신 모듈로 전송될 수 있다. 예컨대, 제1 데이터는 제2 통신측의 제1 보드의 송수신 모듈로 전송되고, 제2 데이터는 제2 통신측의 제2 보드의 송수신 모듈로 전송되며, 제3 데이터는 제3 통신측의 제3 보드의 송수신 모듈로 전송될 수 있다. The first to third cores 42 and 44 of the transmission / reception module 40 are connected to the first and second lanes 31a to 31c via the first to third lanes 31a to 31c included in the user interface 30 on the board 50 of the first communication side. And 46 to the transmission / reception unit 48, and the transmission / reception unit 48 can transmit the data to the transmission / reception module of the corresponding board of the second communication side. For example, the first data is transmitted to the transmission / reception module of the first board of the second communication side, the second data is transmitted to the transmission / reception module of the second board of the second communication side, and the third data is transmitted to the transmission / 3 board transmission / reception module.

이와 같이, 본 발명은 레인(31a, 31b, 31c) 별로 경유한 데이터를 서로 상이한 기기로 제공하여 줄 수 있다.As described above, the present invention can provide the data passed through the lanes 31a, 31b, and 31c to different devices.

이와 같이 구성된 직렬 송수신기(100)의 검증을 위한 구성으로부터 직렬 데이터 전송에 대한 검증이 수행될 수 있다. The verification for the serial data transmission can be performed from the configuration for the verification of the serial transceiver 100 thus configured.

이와 같이 구성된 직렬 송수신기(100)의 하드웨어 정합성을 확인하기 위해 자일링스에서 제공하는 IBERT(Internal Bit Error Ratio Tester) Logic이 이용되었다. IBERT는 고속 시리얼 송수신기의 전송 파라미터를 수정, 모니터링 및 제어를 할 수 있다. The internal bit error ratio tester (IBERT) logic provided by Xilinx has been used to confirm the hardware consistency of the serial transceiver 100 configured as described above. IBERT can modify, monitor and control the transmission parameters of high-speed serial transceivers.

도 5는 보드의 IBERT 테스트 결과를 보여준다. Figure 5 shows the IBERT test results of the board.

도 5에 도시한 바와 같이, 도 4에 구성된 보드에서 에러가 없음(RX Bit Error Count 항목 참조)을 알 수 있다.
As shown in Fig. 5, it can be seen that there is no error in the board shown in Fig. 4 (refer to RX Bit Error Count item).

본 발명의 일실시예에 의하면, 전술한 방법은, 프로그램이 기록된 매체에 프로세서가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 프로세서가 읽을 수 있는 매체의 예로는, ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다.According to an embodiment of the present invention, the above-described method can be implemented as a code that can be read by a processor on a medium on which the program is recorded. Examples of the medium that can be read by the processor include ROM, RAM, CD-ROM, magnetic tape, floppy disk, optical data storage, etc., and may be implemented in the form of a carrier wave (e.g., transmission over the Internet) .

상기와 같이 기재된 실시예들은 설명된 구성과 방법이 한정되게 적용될 수 있는 것이 아니라, 실시예들은 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.The embodiments described above are not limited to the configurations and methods described above, but the embodiments may be configured by selectively combining all or a part of the embodiments so that various modifications can be made.

Claims (7)

다수의 레인을 포함하는 사용자 인터페이스;
상기 레인 각각에 대응하는 다수의 코어; 및
상기 각 레인을 통해 상기 각 코어를 경유한 데이터를 서로 상이한 기기로 전송하는 송수신부를 포함하는 직렬 송수신기.A user interface including a plurality of lanes;
A plurality of cores corresponding to each of the lanes; And
And a transmission / reception unit for transmitting data via each of the cores to the different devices through the lanes. 제1항에 있어서,
상기 레인은 송신 포트와 수신 포트를 포함하는 직렬 송수신기.The method according to claim 1,
Wherein the lane comprises a transmit port and a receive port. 제1항에 있어서, 상기 코어를 생성하는 코어 생성기를 더 포함하는 직렬 송수신기.2. The serial transceiver of claim 1, further comprising a core generator to generate the core. 제1항에 있어서,
상기 서로 상이한 기기로부터 수신된 데이터는 상기 각 코어를 경유하여 상기 각 레인으로 제공되는 직렬 송수신기.The method according to claim 1,
And data received from the different devices are provided to each of the lanes via each of the cores. 제1항에 있어서,
특정 기기로 전송될 데이터가 다수의 서브 데이터로 분리되고, 상기 분리된 서브 데이터 각각이 상기 각 레인을 통해 상기 각 코어 및 상기 송수신부를 경유하여 상기 특정 기기로 전송되는 직렬 송수신기.The method according to claim 1,
Wherein data to be transmitted to a specific device is divided into a plurality of sub data and each of the separated sub data is transmitted to each of the specific devices via each of the cores and each of the transmission and reception units via each of the lanes. 제1항에 있어서,
특정 기기로 전송될 데이터가 상기 다수의 레인 중 특정 레인을 통해 상기 특정 레인에 대응하는 특정 코어 및 상기 송수신부를 경유하여 상기 특정 기기로 전송되는 직렬 송수신기.The method according to claim 1,
Wherein data to be transmitted to a specific device is transmitted to the specific device via a specific core corresponding to the specific lane and the transceiver through a specific one of the plurality of lanes. 제1항에 있어서,
상기 사용자 인터페이스 및 상기 송수신부는 FPGA로 구성되는 직렬 송수신기.The method according to claim 1,
Wherein the user interface and the transceiver are configured as FPGAs.
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