KR20170097614A - 비휘발성 메모리 디바이스의 열화에 대한 동적 보상 - Google Patents

비휘발성 메모리 디바이스의 열화에 대한 동적 보상 Download PDF

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Abstract

비휘발성 메모리 디바이스에서 동적 메모리 관리를 구현하기 위한 장치, 시스템 및 방법이 설명된다. 일례에서, 제어기는 비휘발성 메모리의 적어도 하나의 성능 파라미터를 모니터링하고, 적어도 하나의 성능 파라미터가 비휘발성 메모리에 대한 성능의 저하를 나타내는 임계치를 언제 통과하는지를 결정하고, 임계치를 통과하는 적어도 하나의 성능 파라미터에 응답하여, 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직을 포함한다. 다른 예도 또한 개시되고 청구된다.

Description

비휘발성 메모리 디바이스의 열화에 대한 동적 보상{DYNAMICALLY COMPENSATING FOR DEGRADATION OF A NON-VOLATILE MEMORY DEVICE}
본 개시내용은 일반적으로 전자 공학 분야에 관한 것이다. 특히, 양태는 일반적으로 비휘발성 메모리 디바이스의 열화에 관한 것이다.
솔리드 스테이트 드라이브(SSD) 또는 비휘발성 다이렉트 인라인 메모리 모듈(NV-DIMMS)은 움직이는 부품을 필요로 하지 않고 고속, 비휘발성 메모리 용량을 제공한다. SSD는 일반적으로 비휘발성 메모리(예를 들어, NAND 플래시 메모리) 및 로컬 제어기를 포함하며, 전자 디바이스의 메모리 시스템에 결합될 수 있다. 비휘발성 메모리 디바이스의 성능 특성, 및 특히 프로그램/소거 성능은 메모리 디바이스를 통해 구동되는 프로그램/소거 사이클의 수가 증가함에 따라 시간 경과에 따라 저하되는 경향이 있다. 따라서, 비휘발성 메모리 디바이스들을 관리하기 위한 기술은 예를 들어, 전자 디바이스를 위한 메모리 시스템에서 유용성을 발견할 수 있다.
상세한 설명은 첨부된 도면들을 참조하여 제공된다. 도면에서, 참조 부호의 가장 왼쪽의 숫자(들)는 참조 부호가 처음 나오는 도면을 식별한다. 상이한 도면에서 동일한 참조 번호의 사용은 유사하거나 동일한 항목을 나타낸다.
도 1은 본 명세서에서 논의된 다양한 예에 따라 비휘발성 메모리 디바이스의 열화 관리가 구현될 수 있는 장치의 컴포넌트의 개략적인 블록도이다.
도 2는 본 명세서에서 논의 된 다양한 예에 따라 비휘발성 메모리 디바이스의 동적 관리를 구현하는 방법에서의 고레벨 동작을 나타내는 흐름도이다.
도 3a 및 도 3b는 본 명세서에서 논의된 다양한 예에 따라 비휘발성 메모리 디바이스에서 동적 메모리 관리를 구현하는 방법에서의 동작의 개략도이다.
도 4 및 도 5는 본 명세서에서 논의된 다양한 예에 따라 비휘발성 메모리 디바이스에서 동적 메모리 관리를 구현하는 방법에서의 동작의 개략도이다.
도 6 내지 도 10은 본 명세서에서 논의된 다양한 예에 따라 비휘발성 메모리 디바이스에서 동적 메모리 관리를 구현하도록 적용될 수 있는 전자 디바이스의 개략적인 블록도이다.
다음의 설명에서, 다양한 예들의 철저한 이해를 제공하기 위해서 수많은 특정 상세 사항들이 제시된다. 그러나, 다양한 실시예들은 이러한 특정 상세 사항들 없이 실시될 수 있다. 다른 경우에, 특정 예들이 모호하게 되지 않도록 잘 알려진 방법들, 절차들, 컴포넌트들, 및 회로들은 상세하게 설명되지 않았다. 또한, 예들의 다양한 양태들은 다양한 수단, 예컨대 집적 반도체 회로들("하드웨어"), 하나 이상의 프로그램으로 구성된 컴퓨터 판독 가능 명령어들("소프트웨어"), 또는 하드웨어와 소프트웨어의 일부 조합을 이용하여 수행될 수 있다. 본 개시내용의 목적을 위해 "로직"이라고 하는 표현은 하드웨어, 소프트웨어, 또는 이들의 일부 조합을 의미한다.
상술한 바와 같이, 비휘발성 메모리 디바이스의 성능 특성, 특히 프로그램/소거 성능은 메모리 디바이스에서 수행되는 프로그램/소거 사이클의 수가 증가함에 따라 시간 경과에 따라 저하되는 경향이 있다. 이러한 열화는 적어도 부분적으로, 전자가 비휘발성 메모리 디바이스를 포함하는 반도체 재료에 트랩되는 것으로 인한 것이며, 그러한 존재는 반도체 재료의 정지 전압을 변화시킨다. 특히, 프로그램/소거 사이클의 수가 증가함에 따라, 전자가 메모리 디바이스에 트랩되게 된다. 그 결과, 메모리 디바이스의 정지 임계 전압이 증가한다. 반도체 재료는 목표 프로그램 임계 전압(Vtp) 및 목표 소거 임계 전압(Vte)(도 3a에 각각 Vtp 및 Vte로 도시됨)으로 설계된다. 일부 재료에서, 멀티레벨 메모리, 예를 들어, 멀티레벨 셀(MLC) 플래시 메모리의 다양한 레벨에 대응하는 다수의 목표 프로그램 임계 전압이 있을 수 있다. 달성될 수 있는 가장 낮은 소거 임계 전압인 소정의 '포화 소거 임계 전압'이 있다. 비휘발성 메모리 디바이스의 정지 임계 전압이 증가함에 따라, 포화 소거 임계 전압도 증가한다. 따라서, 메모리 디바이스의 정지 임계 전압이 증가할 때 메모리를 소거하는 것이 점점 더 어려워진다. 일단 포화 소거 임계 전압이 목표 소거 임계 전압보다 충분히 증가하면, 소거는 더 이상 달성될 수 없으며, 이는 "소거 실패" 또는 "내구성 실패(endurance fail)"로 고려된다.
이하 상세히 설명되는 바와 같이, 목표 소거 임계 전압을 점진적으로 더 높게 이동시킴으로써, 비휘발성 메모리 디바이스는 포화 소거 임계 전압이 목표 소거 임계 전압과 교차하기 전에 증가된 P/E 사이클의 수를 견딜 수 있기 때문에, 소거 내구성을 크게 향상시킨다. 이러한 성능 열화 문제를 해결하기 위해, 일례에서, 하드웨어 로직을 적어도 부분적으로 포함하는 로직을 포함하는 제어기가 제공되며, 이 로직은, 비휘발성 메모리의 적어도 하나의 성능 파라미터를 모니터링하고, 적어도 하나의 성능 파라미터가 비휘발성 메모리에 대한 성능의 저하를 나타내는 임계치를 언제 통과하는지를 결정하고, 임계치를 통과하는 적어도 하나의 성능 파라미터에 응답하여, 비휘발성 메모리의 적어도 하나의 동작 속성을 변경한다. 추가적인 예에서, 제어기는 예를 들어 컴퓨터, 랩탑, 스마트폰, 전자 판독기 등과 같은 전자 디바이스에 결국 통합될 수 있는 SSD(solid state drive) 또는 NV-DIMM과 같은 저장 디바이스에 통합될 수 있다.
도 1은 본 명세서에서 논의된 다양한 예에 따라 비휘발성 메모리 디바이스를 관리하는 방법이 구현될 수 있는 장치의 컴포넌트의 개략적인 블록도이다. 도 1을 참조하면, 몇몇 예들에서 중앙 처리 유닛(CPU) 패키지(100)는 제어 허브(120)에 결합되는 하나 이상의 CPU들(110), 및 로컬 메모리(130)를 포함할 수 있다. 제어 허브(120)는 메모리 제어기(122) 및 메모리 인터페이스(124)를 포함한다. 몇몇 예들에서, 제어 허브(120)는 프로세서(들)(110)와 통합될 수 있다.
메모리 인터페이스(124)는 통신 버스(160)에 의해 하나 이상의 원격 메모리 디바이스들(140)에 결합된다. 저장 디바이스(140)는 SSD(solid state drive), NV-DIMM (nonvolatile direct in-line memory module) 등으로 구현될 수 있으며, 로컬 메모리(146) 및 메모리(150)를 포함할 수 있는 제어기(142)를 포함할 수 있다. 다양한 예들에서, 메모리(150) 중 적어도 일부는, 예를 들어 상 변화 메모리, NAND(플래시) 메모리, FeTRAM(ferroelectric random-access memory), 나노 와이어 기반 비휘발성 메모리, 멤리스터 기술을 수용한 메모리, 정적 랜덤 액세스 메모리(SRAM), PCM(phase change memory)과 같은 3차원(3D) 크로스포인트 메모리, STT-RAM(spin-transfer torque memory) 또는 NAND 메모리인 비휘발성 메모리를 포함할 수 있다. 메모리 디바이스(들)(140)에서의 메모리(150)의 특정 구성이 결정적인 것은 아니다. 그와 같은 실시예들에서, 메모리 인터페이스는 직렬 ATA 인터페이스, PCI 익스프레스(PCIE) 내지 100 인터페이스, 또는 그와 유사한 것을 포함할 수 있다.
제어기(142)에 의해 구현되는 동작은 도 2 및 도 3 내지 도 5를 참조하여 설명될 것이다. 먼저, 도 2를 참조하면, 동작(210)에서, 제어기(142)는 비휘발성 메모리(150)의 하나 이상의 성능 파라미터를 모니터링한다. 일부 예에서, 제어기(142)는 비휘발성 메모리(150)상에서 실행되는 프로그램/소거 사이클의 수를 모니터링할 수 있다. 성능 저하는 테스트 프로세스 중에 프로그램/소거 사이클 카운트와 연관될 수 있기 때문에, 프로그램/소거 사이클 카운트는 성능 저하의 직접적인 측정을 위한 프록시로서 작용할 수 있다. 다른 예에서, 제어기(142)는 기입 시간(즉, 비휘발성 메모리(150)에 대한 기입 동작을 완료하는데 필요한 시간의 양) 또는 미리 결정된 시간 윈도우 내의 판독 실패 횟수와 같은 성능 파라미터를 모니터링할 수 있다. 유사하게, 기입 시간 및 판독 실패는 테스트 프로세스 동안 프로그램/소거 사이클 카운트와 상관될 수 있기 때문에, 프로그램/소거 사이클 카운트는 성능 저하의 직접적인 측정을 위한 프록시로서 기능할 수 있다.
도 2를 참조하면, 동작(215)에서, 동작(210)에서 모니터링된 성능 파라미터(들)가 임계치를 초과하지 않으면, 제어는 동작(210)으로 되돌아 가고, 제어기(142)는 메모리(150)의 동작이 지속되는 동안 성능 파라미터(들)를 계속해서 모니터링한다. 대조적으로, 동작(215)에서, 동작 (210)에서 모니터링된 성능 파라미터(들)가 임계 값에 부합하거나 이를 초과한다면, 제어는 동작(220)으로 넘어가고 제어기(142)는 비휘발성 메모리(150)의 하나 이상의 동작 속성을 변경한다. 그 다음, 제어는 동작(210)으로 되돌아가고, 제어기(142)는 메모리(150)의 동작이 계속되는 동안 성능 파라미터(들)를 지속적으로 모니터링한다.
동작 파라미터에 대한 다양한 변형이 도 3a 및 도 3b와 도 4 및 도 5를 참조하여 설명된다. 먼저, 도 3a를 참조하면, 일부 예들에서, 제어기(142)는 비휘발성 메모리 상에서 실행되는 프로그램/소거 사이클의 수가 증가함에 따라 점진적으로 비휘발성 메모리(150)의 프로그램 전압 임계치 및 소거 전압 임계치를 증가시킨다. 도 3a에 도시된 바와 같이, 초기 조건에서, 비휘발성 매체는 도 3a에서의 수직 바들로 표시된 프로그램/소거(P/E) 윈도우로 때때로 지칭되는 것을 정의하는 소거 전압 임계치(Vte) 및 프로그램 전압 임계치(Vtp)를 갖도록 구성된다. 동작시, 제어기(142)는 비휘발성 메모리(150)상에서 실행되는 P/E 사이클 카운트를 모니터링하고 사이클 카운트가 제1 임계치 T1(예를 들어, 1000 사이클)에 도달할 때까지 소거 전압 임계치(Vte) 및 프로그램 전압 임계치(Vtp)를 일정하게 유지하고, 그 결과 제어기(142)는 P/E 사이클 카운트가 연속 임계치(예를 들어, T2, T3, T4, T5, T6, T7)에 도달함에 따라 소거 전압 임계치(Vte) 및 프로그램 전압 임계치(Vtp)를 점진적으로 증가시키는 프로세스를 시작한다. 몇몇 예에서, 전압 임계치는 상대적으로 작은 증분(예를 들어, 0.025 볼트)으로, 그리고 P/E 윈도우의 크기를 시간에 대해 일정하게 유지하는 방식으로 천천히(예를 들어, 매 100 P/E 사이클마다) 상승된다. 또한, 일부 예들에서, 제어기(142)는 사이클 카운트가 최종 임계치 T8(예를 들어, 6000 사이클)에 도달하면 소거 전압 임계치(Vte) 및 프로그램 전압 임계치(Vtp)를 일정하게 유지할 수 있다. 이 알고리즘은 비휘발성 메모리(150)가 높은 사이클 카운트에서 강한 사이클링 내구성을 유지하면서 낮은 사이클 카운트에서 강한 데이터 보유성을 유지하는 것을 보장한다.
도 3b에 도시된 또 다른 예에서, 제어기(142)는 도 3a에서 수행된 바와 같이 소거 전압 임계치(Vte) 및 프로그램 전압 임계치(Vtp)를 조정하지만, P/E 윈도우의 크기가 사이클 카운트가 증가함에 따라 감소되도록 프로그램 전압 임계치(Vtp)에 인가된 변화의 증분보다 큰 증분으로 소거 전압 임계치(Vte)를 변경한다. 도 3a의 알고리즘과 유사하게, 이 알고리즘은 비휘발성 메모리(150)가 높은 사이클 카운트에서 강한 사이클링 내구성을 유지하면서 낮은 사이클 카운트에서 강한 데이터 보유성을 유지하는 것을 보장한다. 또한, P/E 윈도우의 크기를 감소시키는 것은 사이클에 의한 메모리 디바이스의 열화 속도를 감소시키는 역할을 한다(이는 각 사이클을 이동하는 전하량이 적기 때문이다).
또 다른 예에서, 제어기(142)는 비휘발성 메모리의 성능 열화를 보상하기 위해 프로그램 및 소거 동작 동안 인가된 개시 전압을 조정한다. 주어진 목표 소거 임계 전압에 대해, 최종 소거 전압(즉, 게이트 전압)은 목표 소거 임계 전압을 만족시키는데 필요한 게이트 전압에 기초하여 결정된다. 이 결정은 메모리 디바이스와 온다이 상태 머신에 기초한다. 정지 전압이 증가함에 따라, 최종 소거 전압이 자동으로 증가하여 보상될 것이다. 따라서, 주어진 개시 소거 전압에 대하여, 최종 소거 전압에 도달하는데 걸리는 시간은 사이클과 함께 증가한다. 제어기는 사이클을 통해 소거 성능(즉, 소거 동작에 소요되는 시간)을 거의 일정하게 유지할 수 있는 P/E 사이클의 수에 기초하여 개시 소거 전압을 증가시킴으로써 이것을 보상할 수 있다.
도 4를 참조하면, 일부 실시예에서, 최종 소거 전압이 시간에 따라(또는 P/E 사이클보다 정확하게) 증가함에 따라, 제어기(142)는 비휘발성 메모리 상에서 실행되는 프로그램/소거 사이클의 횟수가 증가함에 따라 점진적으로 소거 동작 동안 인가되는 개시 소거 전압을 증가시킨다. 따라서, 초기 조건에서, 비휘발성 매체는 최종 소거 전압(Vfe)에 대한 초기 시작점을 갖는다. P/E 사이클의 횟수가 증가함에 따라, 전술한 바와 같이 최종 소거 전압이 증가된다. 유사하게, 초기 조건에서, 비휘발성 매체는 개시 소거 전압(Vse)을 갖도록 구성된다. 동작시, 제어기(142)는 비휘발성 메모리(150)상에서 실행되는 P/E 사이클 카운트를 모니터링하고 사이클 카운트가 제1 임계치 T1(예를 들어, 1000 사이클)에 도달할 때까지 개시 소거 전압(Vse)을 일정하게 유지하고, 그 결과 제어기(142)는 P/E 사이클 카운트가 연속 임계치(예를 들어, T2, T3)에 도달함에 따라 개시 소거 전압(Vse)을 점진적으로 증가시키는 프로세스를 시작한다. 몇몇 예에서, 최종 소거 전압(Vfe) 및 개시 소거 전압(Vse)은 최종 소거 전압(Vfe)과 개시 소거 전압(Vse) 간에 실질적으로 일정한 차이를 유지하도록 동시에 상승된다.
몇몇 예에서, 유사한 원리가 프로그램 전압에 적용될 수 있다. 정지 전압이 증가함에 따라, 최종 프로그램 전압이 자동으로 감소하여 보상될 것이다. 제어기는 P/E 사이클의 횟수에 기초하여 개시 프로그램 전압을 감소시킴으로써 최종 프로그램 전압의 감소를 보상할 수 있고, 이는 프로그램 성능을 사이클을 통해 거의 일정하게 유지할 수 있다.
도 5를 참조하면, 일부 예에서, 제어기(142)는 비휘발성 메모리 상에서 실행되는 프로그램/소거 사이클의 횟수가 증가함에 따라 점진적으로 프로그램 동작 동안 인가되는 개시 프로그램 전압을 변경한다. 따라서, 초기 조건에서, 비휘발성 매체는 개시 프로그램 전압(Vsp)을 갖도록 구성된다. 동작시, 제어기(142)는 비휘발성 메모리(150) 상에서 실행되는 P/E 사이클 카운트를 모니터링하고 사이클 카운트가 제1 임계치 T1(예를 들어, 1000 사이클)에 도달할 때까지 개시 프로그램 전압(Vsp)을 일정하게 유지하고, 그 결과 제어기(142)는 P/E 사이클 카운트가 연속 임계치(예를 들어, T2, T3)에 도달함에 따라 개시 프로그램 전압(Vsp)을 점진적으로 변경하는 프로세스를 시작한다. 몇몇 예에서, 최종 프로그램 전압(Vfp) 및 개시 프로그램 전압(Vsp)은 최종 프로그램 전압(Vfp)과 개시 프로그램 전압(Vsp) 간에 실질적으로 일정한 차이를 유지하도록 동시에 감소된다.
전술한 예들은 프로그램 및 소거 전압의 동적 관리에 중점을 두었지만, 본 분야의 통상의 기술자라면 추가적인 파라미터가 비휘발성 메모리(150)의 열화의 함수로서 동적으로 관리될 수 있다는 것을 인식할 것이다. 예를 들어, 일부 비휘발성 메모리는 소거 검증 전압이 무엇인지를 결정하는 소거 검증 시퀀스동안 기입 라인(WL) 상에 인가되는 실제 소거 검증(TEV) 전압을 사용한다. 이러한 예들에서, 실제 소거 검증 전압(TEV)은 상술한 바와 같이 P/E 사이클 또는 다른 성능 파라미터의 함수로서 변경될 수 있다.
다른 예들에서, 소거 펄스의 타이밍은 상술한 바와 같이 P/E 사이클 또는 다른 성능 파라미터의 함수로서 변경될 수 있다. 예를 들어, 단일 소거 펄스(TE)의 타이밍은 일반적으로 약 500 마이크로초이다. TE를 증가시키면 비휘발성 메모리에서 전자를 이동시키는데 더 많은 시간을 제공하여, 더 작은 전계(소거 전압)를 허용하고, 이는 비휘발성 메모리의 내구성에 이익이 된다. 그러나, 비휘발성 메모리가 P/E 사이클의 수명 종료 시점에 가까워짐에 따라, 비휘발성 메모리는 때때로 소거 포화(erase-saturation)라고 불리는 지점에 도달하여 그 이상의 셀을 지울 수 없다. TE가 더 짧으면 이 소거 포화 지점이 P/E 사이클 카운트에서 더 멀리 이동한다. 따라서, 일부 예에서, 제어기(142)는 내구성 이익을 얻기 위해 더 작은 전계(즉, 더 긴 TE)를 사용하여 시작할 수 있지만, 일단 소거 포화에 가까워지면, 더 짧은 TE로 전환하여 수명을 조금 더 증가시킨다.
다른 예들에서, 제어기(142)는 비휘발성 메모리에 대한 시딩 전압 또는 비휘발성 메모리에 대한 선택 게이트 전압을 P/E 사이클 또는 전술한 바와 같은 다른 성능 파라미터의 함수로서 변경시킬 수 있다.
상술한 바와 같이, 일부 예들에서, 전자 디바이스는 컴퓨터 시스템으로서 구현될 수 있다. 도 6은 일례에 따른 컴퓨팅 시스템(600)의 블록도를 도시한다. 컴퓨팅 시스템(600)은 상호접속 네트워크(또는 버스)(604)를 경유해 통신하는 하나 이상의 중앙 처리 유닛(들)(CPU들)(602) 또는 프로세서들을 포함할 수 있다. 프로세서(602)는 범용 프로세서, 네트워크 프로세서(컴퓨터 네트워크(603)를 통해 전달되는 데이터를 처리함), 또는 다른 유형의 프로세서(RISC(reduced instruction set computer) 프로세서 또는 CISC(complex instruction set computer)를 포함함)를 포함할 수 있다. 게다가, 프로세서(602)는 단일 또는 다중 코어 설계를 가질 수 있다. 다중 코어 설계를 가지는 프로세서(602)는 동일한 집적 회로(IC) 다이 상에 상이한 유형의 프로세서 코어들을 통합할 수 있다. 또한, 다중 코어 설계를 가지는 프로세서(602)는 대칭 또는 비대칭 멀티프로세서로서 구현될 수 있다. 일례에서, 하나 이상의 프로세서(602)는 도 1의 프로세서(102)와 동일하거나 유사할 수 있다. 예를 들어, 하나 이상의 프로세서(602)는 도 1 내지 도 3을 참조하여 논의된 제어 유닛(120)을 포함할 수 있다. 또한, 도 3 내지 도 5를 참조하여 논의된 동작들은 시스템(600)의 하나 이상의 컴포넌트들에 의해 수행될 수 있다.
칩셋(606)은 또한 상호접속 네트워크(604)와 통신할 수 있다. 칩셋(606)은 메모리 제어기 허브(MCH)(608)를 포함할 수 있다. MCH(608)는 메모리(612)(도 1의 메모리(130)와 동일하거나 유사할 수 있음)와 통신하는 메모리 제어기(610)를 포함할 수 있다. 메모리(412)는 CPU(602), 또는 컴퓨팅 시스템(600)에 포함되는 임의의 다른 디바이스에 의해 실행될 수 있는 명령어들의 시퀀스들을 포함하는 데이터를 저장할 수 있다. 일례에서, 메모리(612)는 RAM(random access memory), 동적 RAM(DRAM), 동기식 DRAM(SDRAM), 정적 RAM(SRAM)과 같은 하나 이상의 휘발성 스토리지(또는 메모리) 디바이스들, 또는 다른 타입의 저장 디바이스들을 포함할 수 있다. 하드 디스크와 같은 비휘발성 메모리도 사용될 수 있다. 예를 들어, 다수의 CPU 및/또는 다수의 시스템 메모리와 같은 추가 디바이스들이 상호접속 네트워크(604)를 통해 통신할 수 있다.
MCH(608)는 또한 디스플레이 디바이스(616)와 통신하는 그래픽 인터페이스(614)를 포함할 수 있다. 일례에서, 그래픽 인터페이스(614)는 AGP(accelerated graphics port)를 통해 디스플레이 디바이스(616)와 통신할 수 있다. 일례에서, (평판 디스플레이와 같은) 디스플레이(616)는, 예를 들어 비디오 메모리 또는 시스템 메모리와 같은 저장 디바이스에 저장되는 이미지의 디지털 표현을 디스플레이(616)에 의해 해석되고 표시되는 디지털 신호들로 번역하는 신호 변환기를 통해 그래픽 인터페이스(614)와 통신할 수 있다. 디스플레이 디바이스에 의해 생성된 디스플레이 신호는, 디스플레이(616)에 의해 해석된 다음에 해당 디스플레이 상에 디스플레이되기 전에, 다양한 제어 디바이스를 통해 전달될 수 있다.
허브 인터페이스(618)는 MCH(608) 및 ICH(input/output control hub)(620)가 통신할 수 있도록 할 수 있다. ICH(620)는 컴퓨팅 시스템(600)과 통신하는 I/O 디바이스(들)에 대한 인터페이스를 제공할 수 있다. ICH(620)는 PCI(peripheral component interconnect) 브리지, USB(universal serial bus) 제어기, 또는 다른 유형의 주변 디바이스 브리지 또는 제어기와 같은 주변 디바이스 브리지(또는 제어기)(624)를 통해 버스(622)와 통신할 수 있다. 브리지(624)는 CPU(602)와 주변 디바이스들 간에 데이터 경로를 제공할 수 있다. 기타 유형의 토폴로지가 이용될 수 있다. 또한, 다수의 버스가, 예를 들어, 다수의 브리지 또는 제어기를 통해 ICH(620)와 통신할 수 있다. 또한, ICH(620)와 통신하는 다른 주변 디바이스들은, 다양한 실시예들에서, IDE(integrated drive electronics) 또는 SCSI(small computer system interface) 하드 드라이브(들), USB 포트(들), 키보드, 마우스, 병렬 포트(들), 직렬 포트(들), 플로피 디스크 드라이브(들), 디지털 출력 지원(예를 들어, DVI(digital video interface)) 또는 다른 디바이스들을 포함할 수 있다.
버스(622)는 오디오 디바이스(626), 하나 이상의 디스크 드라이브(들)(628) 및 (컴퓨터 네트워크(603)와 통신하는) 네트워크 인터페이스 디바이스(630)와 통신할 수 있다. 다른 디바이스들이 버스(622)를 통해 통신할 수 있다. 또한, (네트워크 인터페이스 디바이스(630)와 같은) 다양한 컴포넌트들은 일부 예들에서 MCH(608)와 통신할 수 있다. 또한, 프로세서(602) 및 본 명세서에서 논의되는 하나 이상의 다른 컴포넌트들은 단일 칩을 형성하기 위해(예를 들어, SOC(System on Chip)를 제공하기 위해) 조합될 수 있다. 더욱이, 그래픽 가속기(616)는 다른 예들에서 MCH(608) 내에 포함될 수 있다.
게다가, 컴퓨팅 시스템(600)은 휘발성 및/또는 비휘발성 메모리(또는 스토리지)를 포함할 수 있다. 예를 들어, 비휘발성 메모리는 다음에 언급한 것들 중 하나 이상을 포함할 수 있다: ROM(read-only memory), PROM(programmable ROM), EPROM(erasable PROM), EEPROM(electrically EPROM), 디스크 드라이브(예를 들어, 628), 플로피 디스크, CD-ROM(compact disk ROM), DVD(digital versatile disk), 플래시 메모리, 광자기 디스크, 또는 전자 데이터(예를 들어, 명령어를 포함함)를 저장할 수 있는 다른 유형의 비휘발성 머신 판독가능 매체.
도 7은 예에 따른 컴퓨팅 시스템(700)의 블록도를 예시한다. 시스템(700)은 하나 이상의 프로세서(702-1 내지 702-N)(일반적으로 "프로세서들(702)" 또는 "프로세서(702)"로서 본원에서 지칭됨)을 포함할 수 있다. 프로세서들(702)은 상호접속 네트워크 또는 버스(704)를 통해 통신할 수 있다. 각각의 프로세서는 다양한 컴포넌트들을 포함할 수 있는데, 그 중 일부가 명확성을 위해 프로세서(702-1)만을 참조하여 논의된다. 따라서, 나머지 프로세서들(702-2 내지 702-N) 각각은 프로세서(702-1)를 참조하여 논의되는 것과 동일한 또는 유사한 컴포넌트들을 포함할 수 있다.
일례에서, 프로세서(702-1)는 하나 이상의 프로세서 코어들(706-1 내지 706-M)("코어들(706)"로서 또는 보다 일반적으로 "코어(706)"로서 본원에서 지칭됨), 공유 캐시(708), 라우터(710), 및/또는 프로세서 제어 로직 또는 유닛(720)을 포함할 수 있다. 프로세서 코어들(706)은 단일 집적 회로(IC) 칩 상에 구현될 수 있다. 게다가, 칩은 하나 이상의 공유 및/또는 전용 캐시들(예를 들어, 캐시(708)), 버스들 또는 상호접속들(예를 들어, 버스 또는 상호접속 네트워크(712)), 메모리 제어기들, 또는 기타 컴포넌트들을 포함할 수 있다.
일례에서, 라우터(710)는 프로세서(702-1) 및/또는 시스템(700)의 다양한 컴포넌트들 사이에서 통신하기 위해 이용될 수 있다. 더욱이, 프로세서(702-1)는 2개 이상의 라우터(710)를 포함할 수 있다. 게다가, 다수의 라우터(710)는 프로세서(702-1)의 내부 또는 외부의 다양한 컴포넌트들 사이의 데이터 라우팅을 가능하게 하기 위해 통신할 수 있다.
공유 캐시(708)는 코어들(706)과 같은 프로세서(702-1)의 하나 이상의 컴포넌트에 의해 이용되는 데이터(예를 들어, 명령어들을 포함함)를 저장할 수 있다. 예를 들어, 공유 캐시(708)는 프로세서(702)의 컴포넌트들에 의한 더욱 빠른 액세스를 위해 메모리(714)에 저장되는 데이터를 국부적으로 캐시할 수 있다. 일례에서, 캐시(708)는 중간 레벨 캐시(예를 들어 레벨 2(L2), 레벨 3(L3), 레벨 4(L4), 또는 다른 레벨들의 캐시), LLC(last level cache), 및/또는 이들의 조합들을 포함할 수 있다. 더욱이, 프로세서(702-1)의 다양한 컴포넌트들은 버스(예를 들어, 버스(712)), 및/또는 메모리 제어기 또는 허브를 통해 공유 캐시(708)와 직접 통신할 수 있다. 도 7에 도시된 바와 같이, 일부 실시예들에서, 코어들(706) 중 하나 이상은 레벨 1(L1) 캐시(716-1)(일반적으로 "L1 캐시(716)"로서 본원에서 지칭됨)를 포함할 수 있다. 일례에서, 제어 유닛(720)은 도 2의 메모리 제어기(122)를 참조하여 상기술한 동작들을 구현하는 로직을 포함할 수 있다.
도 8은 예에 따른, 프로세서 코어(706)의 부분들과 컴퓨팅 시스템의 다른 컴포넌트들의 블록도를 예시한다. 일 실시예에서, 도 8에 보여지는 화살표들은 코어(706)를 통한 명령어들의 흐름 방향을 도시한다. 하나 이상의 프로세서 코어들(프로세서 코어(706)와 같은)이 도 7을 참조하여 논의된 것과 같은 단일 집적 회로 칩(또는 다이)상에 구현될 수 있다. 더욱이, 칩은 하나 이상의 공유 및/또는 사유 캐시(예컨대, 도 7의 캐시(708)), 상호접속부들(예컨대, 도 7의 상호접속부들(704 및/또는 112)), 제어 유닛들, 메모리 제어기들, 또는 기타 컴포넌트들을 포함할 수 있다.
도 8에 도시된 바와 같이, 프로세서 코어(706)는 코어(706)에 의한 실행을 위한 명령어들(조건부 분기들을 갖는 명령어들을 포함함)을 페치하기 위한 페치 유닛(fetch unit)(802)을 포함할 수 있다. 명령어들은 메모리(714)와 같은 임의의 저장 디바이스들로부터 페치될 수 있다. 코어(706)는 또한 페치된 명령어를 디코딩하기 위한 디코드 유닛(804)을 포함할 수 있다. 예를 들어, 디코드 유닛(804)은 페치된 명령어를 복수의 uop(micro-operations)로 디코딩할 수 있다.
또한, 코어(706)는 스케줄 유닛(806)을 포함할 수 있다. 스케줄 유닛(806)은, 명령어들이 디스패치(dispatch)를 위해 준비될 때까지, 예를 들어 디코딩된 명령어의 모든 소스 값들이 이용 가능하게 될 때까지, 디코딩된 명령어들(예를 들어, 디코드 유닛(804)으로부터 수신됨)을 저장하는 것과 관련되는 다양한 동작들을 수행할 수 있다. 일례에서, 스케줄 유닛(806)은 실행을 위해 실행 유닛(808)에게 디코딩된 명령어들을 스케줄링 및/또는 발행(또는 디스패치)할 수 있다. 실행 유닛(808)은 디스패치된 명령어들이 (예를 들어, 디코드 유닛(804)에 의해) 디코딩되고 (예를 들어, 스케줄 유닛(806)에 의해) 디스패치된 후에 디스패치된 명령어들을 실행할 수 있다. 일례에서, 실행 유닛(808)은 둘 이상의 실행 유닛을 포함할 수 있다. 실행 유닛(808)은 또한 덧셈, 뺄셈, 곱셈, 및/또는 나눗셈과 같은 다양한 산술 연산들을 수행할 수 있고, 하나 이상의 산술 논리 유닛(ALU)을 포함할 수 있다. 일례에서, 코프로세서(도시되지 않음)는 실행 유닛(808)과 연계하여 다양한 산술 연산들을 수행할 수 있다.
또한, 실행 유닛(808)은 명령어를 비순차적으로 실행할 수 있다. 따라서, 프로세서 코어(706)는 일례에서 비순차적 프로세서 코어일 수 있다. 코어(706)는 또한 리타이어먼트 유닛(retirement unit)(810)을 포함할 수 있다. 리타이어먼트 유닛(810)은 실행되는 명령어들이 커미트(commit)된 후에 이들을 리타이어할 수 있다. 일례에서, 실행된 명령어들의 리타이어먼트는 프로세서 상태가 명령어들의 실행으로부터 커미트되는 것과, 명령어들에 의해 이용되는 물리적 레지스터들이 할당 해제(de-allocate)되는 것과, 기타 등등을 초래할 수 있다.
코어(706)는 또한 하나 이상의 버스들(예컨대, 버스들(804 및/또는 812))을 통해 프로세서 코어(706)의 컴포넌트들과 기타 컴포넌트들(이를테면, 도 8을 참조하여 논의된 컴포넌트들) 간의 통신을 가능하게 하는 버스 유닛(714)을 포함할 수 있다. 코어(706)는 또한 코어(706)의 다양한 컴포넌트들에 의해 액세스되는 데이터(예를 들어, 전력 소비 상태 설정들과 관계되는 값들)를 저장하기 위한 하나 이상의 레지스터(816)를 포함할 수 있다.
게다가, 도 7이 인터커넥트(812)를 통해 코어(706)에 결합되는 제어 유닛(720)을 예시하지만, 다양한 실시예에서, 제어 유닛(720)은 다른 곳에, 예컨대 코어(706) 내에 배치되거나, 버스(704) 등을 통해 코어에 결합되거나 기타 등등일 수 있다.
일부 예들에서, 본 명세서에서 논의된 컴포넌트들 중 하나 이상이 SOC(System On Chip) 디바이스로서 구체화될 수 있다. 도 9는 예에 따른 SOC 패키지의 블록도를 예시한다. 도 9에 예시된 바와 같이, SOC(902)는 하나 이상의 CPU(Central Processing Unit) 코어(920), 하나 이상의 GPU(Graphics Processor Unit) 코어(930), 입력/출력(I/O) 인터페이스(940), 및 메모리 제어기(942)를 포함한다. SOC 패키지(902)의 다양한 컴포넌트들은 다른 도면들을 참조하여 본 명세서에서 논의되는 것과 같은 인터커넥트 또는 버스에 결합될 수 있다. 또한, SOC 패키지(902)는 다른 도면들을 참조하여 본 명세서에서 논의되는 것들과 같은, 더 많은 또는 더 적은 컴포넌트들을 포함할 수 있다. 또한, SOC 패키지(902)의 각각의 컴포넌트는 예로서 본 명세서에서 다른 도면을 참조하여 논의된 바와 같은 하나 이상의 다른 컴포넌트를 포함할 수 있다. 일례에서, SOC 패키지(902)(및 그의 컴포넌트들)는, 예를 들어 단일 반도체 디바이스로 패키징되는 하나 이상의 IC(Integrated Circuit) 다이 상에 제공된다.
도 9에 도시된 바와 같이, SOC 패키지(902)는 메모리 제어기(942)를 통해 메모리(960)(이는 다른 도면들을 참조하여 본 명세서에서 논의된 메모리와 유사하거나 동일한 것일 수 있음)에 결합된다. 예에서, 메모리(960)(또는 이것의 일부)는 SOC 패키지(902) 상에 통합될 수 있다.
I/O 인터페이스(940)는, 예를 들어 다른 도면들을 참조하여 본 명세서에서 논의되는 것과 같은 인터커넥트 및/또는 버스를 통해 하나 이상의 I/O 디바이스(970)에 결합될 수 있다. I/O 디바이스(들)(970)는 키보드, 마우스, 터치패드, 디스플레이, 이미지/비디오 캡처 디바이스(예컨대, 카메라 또는 캠코더/비디오 레코더), 터치 스크린, 스피커 등 중 하나 이상을 포함할 수 있다.
도 10은 예에 따른, 점대점(point-to-point)(PtP) 구성으로 배열되는 컴퓨팅 시스템(1000)을 예시한다. 특히, 도 10은 프로세서들, 메모리, 및 입력/출력 디바이스들이 다수의 점대점 인터페이스들에 의해 상호 접속되는 시스템을 도시한다. 도 2를 참조하여 논의되는 동작들은 시스템(1000)의 하나 이상의 컴포넌트들에 의해 수행될 수 있다.
도 10에 도시된 바와 같이, 시스템(1000)은 몇 개의 프로세서를 포함할 수 있는데, 명확성을 위해 그 중에서 두 개의 프로세서(1002 및 1004)만이 도시되었다. 프로세서들(1002 및 1004)은 메모리들(1010 및 1012)과의 통신을 가능하게 하는 로컬 메모리 제어기 허브(MCH)(1006 및 1008)를 각각 포함할 수 있다. MCH (1006 및 1008)는 일부 예에서 도 1의 메모리 제어기(120) 및/또는 로직을 포함할 수 있다.
일례에서, 프로세서들(1002 및 1004)은 도 7을 참조하여 논의된 프로세서들(702) 중 하나일 수 있다. 프로세서들(1002 및 1004)은 점대점(PtP) 인터페이스 회로들(1016 및 1018)을 각각 사용하여 PtP 인터페이스(1014)를 통해 데이터를 교환할 수 있다. 또한, 프로세서들(1002 및 1004)은 점대점 인터페이스 회로들(1026, 1028, 1030 및 1032)을 사용하여 개개의 PtP 인터페이스들(1022 및 1024)을 통해 칩셋(1020)과 데이터를 각각 교환할 수 있다. 칩셋(1020)은 또한 예를 들어 PtP 인터페이스 회로(1037)를 사용하여 고성능 그래픽 인터페이스(1036)를 통해 고성능 그래픽 회로(1034)와 데이터를 교환할 수 있다.
도 10에 도시된 바와 같이, 도 1의 코어들(106) 및/또는 캐시(108) 중 하나 이상은 프로세서들(1002 및 1004) 내에 위치될 수 있다. 그러나, 다른 예는 도 10의 시스템(1000) 내의 다른 회로, 논리 유닛 또는 디바이스에 존재할 수 있다. 게다가, 다른 예들은 도 10에 예시된 여러 개의 회로, 논리 유닛, 또는 디바이스의 전체에 걸쳐 분산될 수 있다.
칩셋(1020)은 PtP 인터페이스 회로(1041)를 이용하여 버스(1040)와 통신할 수 있다. 버스(1040)는 그와 통신하는 하나 이상의 디바이스, 예를 들어, 버스 브리지(1042) 및 I/O 디바이스(1043)를 가질 수 있다. 버스(1044)를 통해, 버스 브리지(1043)는 키보드/마우스(1045), 통신 디바이스들(1046)(예를 들어, 모뎀들, 네트워크 인터페이스 디바이스들, 또는 컴퓨터 네트워크(803)와 통신할 수 있는 기타 통신 디바이스들), 오디오 I/O 디바이스, 및/또는 데이터 스토리지 디바이스(1048)와 같은 다른 디바이스들과 통신할 수 있다. 데이터 스토리지 디바이스(1048)(하드 디스크 드라이브 또는 NAND 플래시 기반의 솔리드 스테이트 드라이브일 수 있음)는 프로세서들(1002 및/또는 1004)에 의해 실행될 수 있는 코드(1049)를 저장할 수 있다.
다음은 추가적인 예에 관련된다.
예 1은 적어도 하나의 프로세서, 비휘발성 메모리를 포함하는 적어도 하나의 저장 디바이스, 및 메모리에 결합된 제어기를 포함하며, 이 제어기는, 비휘발성 메모리의 적어도 하나의 성능 파라미터를 모니터링하고, 적어도 하나의 성능 파라미터가 비휘발성 메모리에 대한 성능의 저하를 나타내는 임계치를 언제 통과하는지를 결정하고, 임계치를 통과하는 적어도 하나의 성능 파라미터에 응답하여, 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직을 포함하는 전자 디바이스이다.
예 2에서, 예 1의 과제는 적어도 하나의 성능 파라미터가 비휘발성 메모리 상에서 실행되는 프로그램/소거 사이클의 수, 비휘발성 메모리에 대한 기입 동작을 실행하기 위한 기입 시간 파라미터 또는 비휘발성 메모리에 대한 판독 동작에 대한 판독 실패 파라미터 중 적어도 하나를 포함하는 배열을 옵션으로 포함할 수 있다.
예 3에서, 예들 1-2 중 어느 하나의 과제는 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직이 비휘발성 메모리에 대한 소거 전압 임계치를 증가시키는 로직을 더 포함하는 배열을 옵션으로 포함할 수 있다.
예 4에서, 예들 1-3 중 어느 하나의 과제는 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직이 비휘발성 메모리에 대한 프로그램 전압 임계치를 증가시키는 로직을 더 포함하는 배열에 대한 로직을 옵션으로 포함할 수 있다.
예 5에서, 예들 1-4 중 어느 하나의 과제는 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직이 비휘발성 메모리에 대한 소거 개시 전압을 증가시키는 로직을 더 포함하는 배열을 옵션으로 포함할 수 있다.
예 6에서, 예들 1-5 중 어느 하나의 과제는 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직이 비휘발성 메모리에 대한 프로그램 개시 전압을 증가시키는 로직을 더 포함하는 배열을 옵션으로 포함할 수 있다.
예 7에서, 예들 1-6 중 어느 하나의 과제는 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직이 비휘발성 메모리에 대한 시딩 전압, 실제 소거 전압(TEV), 소거 펄스 타이밍(TE); 및 선택 게이트 전압 중 적어도 하나를 변경하는 로직을 더 포함하는 배열을 옵션으로 포함할 수 있다.
예 8은 비휘발성 메모리, 메모리에 결합된 제어기를 포함하고, 이 제어기는, 비휘발성 메모리의 적어도 하나의 성능 파라미터를 모니터링하고, 적어도 하나의 성능 파라미터가 비휘발성 메모리에 대한 성능의 저하를 나타내는 임계치를 언제 통과하는지를 결정하고, 임계치를 통과하는 적어도 하나의 성능 파라미터에 응답하여, 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직을 포함하는 저장 디바이스이다.
예 9에서, 예 8의 과제는 적어도 하나의 성능 파라미터가 비휘발성 메모리 상에서 실행되는 프로그램/소거 사이클의 수, 비휘발성 메모리에 대한 기입 동작을 실행하기 위한 기입 시간 파라미터 또는 비휘발성 메모리에 대한 판독 동작에 대한 판독 실패 파라미터 중 적어도 하나를 포함하는 배열을 옵션으로 포함할 수 있다.
예 10에서, 예들 8-9 중 어느 하나의 과제는 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직이 비휘발성 메모리에 대한 소거 전압 임계치를 증가시키는 로직을 더 포함하는 배열을 옵션으로 포함할 수 있다.
예 11에서, 예들 8-10 중 어느 하나의 과제는 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직이 비휘발성 메모리에 대한 프로그램 전압 임계치를 증가시키는 로직을 더 포함하는 배열에 대한 로직을 옵션으로 포함할 수 있다.
예 12에서, 예들 8-11 중 어느 하나의 과제는 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직이 비휘발성 메모리에 대한 소거 개시 전압을 증가시키는 로직을 더 포함하는 배열을 옵션으로 포함할 수 있다.
예 13에서, 예들 8-12 중 어느 하나의 과제는 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직이 비휘발성 메모리에 대한 프로그램 개시 전압을 증가시키는 로직을 더 포함하는 배열을 옵션으로 포함할 수 있다.
예 14에서, 예들 8-13 중 어느 하나의 과제는 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직이 비휘발성 메모리에 대한 시딩 전압, 실제 소거 전압(TEV), 소거 펄스 타이밍(TE); 및 선택 게이트 전압 중 적어도 하나를 변경하는 로직을 더 포함하는 배열을 옵션으로 포함할 수 있다.
예 15는 하드웨어 로직을 적어도 부분적으로 포함하는 로직을 포함하는 제어기이며, 이 로직은, 비휘발성 메모리의 적어도 하나의 성능 파라미터를 모니터링하고, 적어도 하나의 성능 파라미터가 비휘발성 메모리에 대한 성능의 저하를 나타내는 임계치를 언제 통과하는지를 결정하고, 임계치를 통과하는 적어도 하나의 성능 파라미터에 응답하여, 비휘발성 메모리의 적어도 하나의 동작 속성을 변경한다.
예 16에서, 예 15의 과제는 적어도 하나의 성능 파라미터가 비휘발성 메모리 상에서 실행되는 프로그램/소거 사이클의 수, 비휘발성 메모리에 대한 기입 동작을 실행하기 위한 기입 시간 파라미터 또는 비휘발성 메모리에 대한 판독 동작에 대한 판독 실패 파라미터 중 적어도 하나를 포함하는 배열을 옵션으로 포함할 수 있다.
예 17에서, 예들 15-16 중 어느 하나의 과제는 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직이 비휘발성 메모리에 대한 소거 전압 임계치를 증가시키는 로직을 더 포함하는 배열을 옵션으로 포함할 수 있다.
예 18에서, 예들 15-17 중 어느 하나의 과제는 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직이 비휘발성 메모리에 대한 프로그램 전압 임계치를 증가시키는 로직을 더 포함하는 배열에 대한 로직을 옵션으로 포함할 수 있다.
예 19에서, 예들 15-18 중 어느 하나의 과제는 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직이 비휘발성 메모리에 대한 소거 개시 전압을 증가시키는 로직을 더 포함하는 배열을 옵션으로 포함할 수 있다.
예 20에서, 예들 15-19 중 어느 하나의 과제는 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직이 비휘발성 메모리에 대한 프로그램 개시 전압을 증가시키는 로직을 더 포함하는 배열을 옵션으로 포함할 수 있다.
예 21에서, 예들 15-20 중 어느 하나의 과제는 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직이 비휘발성 메모리에 대한 시딩 전압, 실제 소거 전압(TEV), 소거 펄스 타이밍(TE); 및 선택 게이트 전압 중 적어도 하나를 변경하는 로직을 더 포함하는 배열을 옵션으로 포함할 수 있다.
다양한 예들에서, 예를 들어 도 1 내지 도 10을 참조하여 본 명세서에서 논의된 동작들은, 예를 들어 본 명세서에서 논의된 프로세스를 수행하도록 컴퓨터를 프로그래밍하는 데 이용되는 명령어들(또는 소프트웨어 절차들)이 저장되어 있는 유형의(tangible)(예를 들어, 비일시적인) 머신 판독 가능 또는 컴퓨터 판독 가능 매체를 포함하는 컴퓨터 프로그램 제품으로서 제공될 수 있는 하드웨어(예를 들어, 회로), 소프트웨어, 펌웨어, 마이크로코드 또는 이들의 조합으로서 구현될 수 있다. 또한, "로직"이라는 용어는 예로서 소프트웨어, 하드웨어, 또는 소프트웨어와 하드웨어의 조합을 포함할 수 있다. 머신 판독 가능 매체는 본 명세서에서 논의된 것과 같은 저장 디바이스를 포함할 수 있다.
본 명세서에서 "일 실시예(one embodiment)" 또는 "예(an example)"에 대한 언급은, 이 예와 관련하여 설명된 특정 피처, 구조 또는 특성이 적어도 일 구현에 포함될 수 있다는 것을 의미한다. 본 명세서의 다양한 곳에서 나오는 "일례에서"라는 표현들이 모두가 동일한 예를 언급하는 것이거나 그렇지 않을 수 있다.
또한, 본 설명 및 청구항들에서, "결합된(coupled)" 및 "접속된(connected)"이라는 용어들은 그 파생어들과 함께 이용될 수 있다. 일부 예에서, "접속된"은 2 이상 요소가 서로 직접적인 물리적 접촉이거나 전기적 접촉에 있는 것을 나타내는데 사용될 수 있다. "결합된"은 2개 이상의 요소가 직접적으로 물리적 또는 전기적 접촉하는 것을 의미할 수 있다. 그러나, "결합된"은 2개 이상의 요소가 서로 직접 접촉하지 않을 수 있지만, 여전히 서로 상호작용하거나 협력하는 것을 또한 의미할 수 있다.
따라서, 예들은 구조적 피처들 및/또는 방법론적 작용들에 대한 특정 언어로 설명되었지만, 청구 대상은 설명된 특정 피처들 또는 작용들에 제한되지 않을 수 있다는 것을 이해해야 한다. 오히려, 특정의 특징 및 동작은 청구된 대상을 구현하는 샘플 형태로서 개시되어 있다.

Claims (21)

  1. 전자 디바이스로서,
    적어도 하나의 프로세서;
    비휘발성 메모리를 포함하는 적어도 하나의 저장 디바이스; 및
    상기 메모리에 결합된 제어기를 포함하며, 상기 제어기는,
    비휘발성 메모리의 적어도 하나의 성능 파라미터를 모니터링하고;
    상기 적어도 하나의 성능 파라미터가 상기 비휘발성 메모리에 대한 성능의 저하를 나타내는 임계치를 언제 통과하는지를 결정하고;
    상기 임계치를 통과하는 상기 적어도 하나의 성능 파라미터에 응답하여, 상기 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직을 포함하는 전자 디바이스.
  2. 제1항에 있어서,
    상기 적어도 하나의 성능 파라미터는,
    상기 비휘발성 메모리 상에서 실행되는 프로그램/소거 사이클의 수;
    상기 비휘발성 메모리에 대한 기입 동작을 실행하기 위한 기입 시간 파라미터; 또는
    상기 비휘발성 메모리에 대한 판독 동작에 대한 판독 실패 파라미터
    중 적어도 하나를 포함하는 전자 디바이스.
  3. 제2항에 있어서,
    상기 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직은 상기 비휘발성 메모리에 대한 소거 전압 임계치를 증가시키는 로직을 더 포함하는 전자 디바이스.
  4. 제2항에 있어서,
    상기 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직은 상기 비휘발성 메모리에 대한 프로그램 전압 임계치를 증가시키는 로직을 더 포함하는 전자 디바이스.
  5. 제2항에 있어서,
    상기 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직은 상기 비휘발성 메모리에 대한 소거 개시 전압을 증가시키는 로직을 더 포함하는 전자 디바이스.
  6. 제2항에 있어서,
    상기 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직은 상기 비휘발성 메모리에 대한 프로그램 개시 전압을 증가시키는 로직을 더 포함하는 전자 디바이스.
  7. 제2항에 있어서,
    상기 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직은,
    상기 비휘발성 메모리에 대한 시딩 전압(seeding voltage);
    실제 소거 전압(TEV);
    소거 펄스 타이밍(TE); 및
    선택 게이트 전압
    중 적어도 하나를 변경하는 로직을 더 포함하는 전자 디바이스.
  8. 저장 디바이스로서,
    비휘발성 메모리; 및
    상기 메모리에 결합된 제어기를 포함하고, 상기 제어기는,
    비휘발성 메모리의 적어도 하나의 성능 파라미터를 모니터링하고;
    상기 적어도 하나의 성능 파라미터가 상기 비휘발성 메모리에 대한 성능의 저하를 나타내는 임계치를 언제 통과하는지를 결정하고;
    상기 임계치를 통과하는 상기 적어도 하나의 성능 파라미터에 응답하여, 상기 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직을 포함하는 저장 디바이스.
  9. 제8항에 있어서,
    상기 적어도 하나의 성능 파라미터는,
    상기 비휘발성 메모리 상에서 실행되는 프로그램/소거 사이클의 수;
    상기 비휘발성 메모리에 대한 기입 동작을 실행하기 위한 기입 시간 파라미터; 또는
    상기 비휘발성 메모리에 대한 판독 동작에 대한 판독 실패 파라미터
    중 적어도 하나를 포함하는 저장 디바이스.
  10. 제9항에 있어서,
    상기 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직은 상기 비휘발성 메모리에 대한 소거 전압 임계치를 증가시키는 로직을 더 포함하는 저장 디바이스.
  11. 제9항에 있어서,
    상기 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직은 상기 비휘발성 메모리에 대한 프로그램 전압 임계치를 증가시키는 로직을 더 포함하는 저장 디바이스.
  12. 제9항에 있어서,
    상기 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직은 상기 비휘발성 메모리에 대한 소거 개시 전압 임계치를 증가시키는 로직을 더 포함하는 저장 디바이스.
  13. 제9항에 있어서,
    상기 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직은 상기 비휘발성 메모리에 대한 프로그램 개시 전압 임계치를 증가시키는 로직을 더 포함하는 저장 디바이스.
  14. 제9항에 있어서,
    상기 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직은,
    상기 비휘발성 메모리 디바이스에 대한 시딩 전압;
    실제 소거 전압(TEV);
    소거 펄스 타이밍(TE); 및
    선택 게이트 전압
    중 적어도 하나를 변경하는 로직을 더 포함하는 저장 디바이스.
  15. 하드웨어 로직을 적어도 부분적으로 포함하는 로직을 포함하는 제어기로서,
    상기 로직은,
    비휘발성 메모리의 적어도 하나의 성능 파라미터를 모니터링하고;
    상기 적어도 하나의 성능 파라미터가 상기 비휘발성 메모리에 대한 성능의 저하를 나타내는 임계치를 언제 통과하는지를 결정하고;
    상기 임계치를 통과하는 상기 적어도 하나의 성능 파라미터에 응답하여, 상기 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 제어기.
  16. 제15항에 있어서,
    상기 적어도 하나의 성능 파라미터는,
    상기 비휘발성 메모리 상에서 실행되는 프로그램/소거 사이클의 수;
    상기 비휘발성 메모리에 대한 기입 동작을 실행하기 위한 기입 시간 파라미터; 또는
    상기 비휘발성 메모리에 대한 판독 동작에 대한 판독 실패 파라미터
    중 적어도 하나를 포함하는 제어기.
  17. 제16항에 있어서,
    상기 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직은 상기 비휘발성 메모리에 대한 소거 전압 임계치를 증가시키는 로직을 더 포함하는 제어기.
  18. 제16항에 있어서,
    상기 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직은 상기 비휘발성 메모리에 대한 프로그램 전압 임계치를 증가시키는 로직을 더 포함하는 제어기.
  19. 제16항에 있어서,
    상기 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직은 상기 비휘발성 메모리에 대한 소거 개시 전압을 증가시키는 로직을 더 포함하는 제어기.
  20. 제16항에 있어서,
    상기 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직은 상기 비휘발성 메모리에 대한 프로그램 개시 전압을 증가시키는 로직을 더 포함하는 제어기.
  21. 제16항에 있어서,
    상기 비휘발성 메모리의 적어도 하나의 동작 속성을 변경하는 로직은,
    상기 비휘발성 메모리 디바이스에 대한 시딩 전압;
    실제 소거 전압(TEV);
    소거 펄스 타이밍(TE); 및
    선택 게이트 전압
    중 적어도 하나를 변경하는 로직을 더 포함하는 제어기.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11923014B2 (en) 2021-04-06 2024-03-05 SK Hynix Inc. Memory system compensating for performance deterioration of a memory device

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102396053B1 (ko) * 2015-04-20 2022-05-10 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 동작 방법
KR102314135B1 (ko) * 2015-06-22 2021-10-18 삼성전자 주식회사 적응적인 루프를 수행하는 플래시 메모리 장치, 메모리 시스템 및 그 동작방법
JP6249504B1 (ja) * 2016-08-24 2017-12-20 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US9786345B1 (en) 2016-09-16 2017-10-10 Micron Technology, Inc. Compensation for threshold voltage variation of memory cell components
US10643730B1 (en) * 2018-02-26 2020-05-05 Toshiba Memory Corporation Adapting flash memory programming parameters for high endurance and steady performance
US10482965B1 (en) * 2018-04-30 2019-11-19 Micron Technology, Inc. Memory start voltage management
US11164634B2 (en) * 2019-06-24 2021-11-02 Western Digital Technologies, Inc. Non-volatile storage system with fast SLC operation
US11183267B2 (en) * 2019-07-12 2021-11-23 Micron Technology, Inc. Recovery management of retired super management units
US10971228B2 (en) 2019-08-26 2021-04-06 Micron Technology, Inc. Adaptive application of voltage pulses to stabilize memory cell voltage levels
US11188244B2 (en) * 2020-04-14 2021-11-30 Micron Technology, Inc. Adjusting trim settings to improve memory performance or reliability
US11437111B2 (en) * 2020-12-15 2022-09-06 Micron Technology, Inc. Trims corresponding to program/erase cycles
US11705206B2 (en) 2021-08-17 2023-07-18 Sandisk Technologies Llc Modifying program and erase parameters for single-bit memory cells to improve single-bit/multi-bit hybrid ratio

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100013187A (ko) * 2008-07-30 2010-02-09 삼성전자주식회사 파라미터를 추출하는 불휘발성 메모리 장치 및 그것을포함하는 불휘발성 메모리 시스템
KR20100087358A (ko) * 2007-11-07 2010-08-04 마이크론 테크놀로지, 인크. 열화에 응답한 메모리 장치의 제어
US20130173844A1 (en) * 2011-12-29 2013-07-04 Jian Chen SLC-MLC Wear Balancing
KR20130117555A (ko) * 2012-04-18 2013-10-28 삼성전자주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US20140269090A1 (en) * 2013-03-15 2014-09-18 Fusion-Io, Inc. Periodic Erase Operation for a Non-Volatile Medium

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7861122B2 (en) 2006-01-27 2010-12-28 Apple Inc. Monitoring health of non-volatile memory
US7817478B2 (en) 2008-03-31 2010-10-19 Micron Technology, Inc. Erase degradation reduction in non-volatile memory
US7989289B2 (en) 2008-05-13 2011-08-02 Intel Corporation Floating gate structures
US7920419B2 (en) 2009-01-30 2011-04-05 Intel Corporation Isolated P-well architecture for a memory device
WO2010121902A1 (en) 2009-04-21 2010-10-28 International Business Machines Corporation Apparatus and method for controlling a solid state disk ( ssd ) device
US8130553B2 (en) * 2009-12-02 2012-03-06 Seagate Technology Llc Systems and methods for low wear operation of solid state memory
US8542531B2 (en) 2010-07-02 2013-09-24 Intel Corporation Charge equilibrium acceleration in a floating gate memory device via a reverse field pulse
US8624300B2 (en) 2010-12-16 2014-01-07 Intel Corporation Contact integration for three-dimensional stacking semiconductor devices
US8422303B2 (en) 2010-12-22 2013-04-16 HGST Netherlands B.V. Early degradation detection in flash memory using test cells
US8792283B2 (en) 2012-06-21 2014-07-29 Intel Corporation Extended select gate lifetime
US8943385B2 (en) 2012-10-23 2015-01-27 Intel Corporation NAND memory management
US9543019B2 (en) 2012-12-11 2017-01-10 Intel Corporation Error corrected pre-read for upper page write in a multi-level cell memory
US9236136B2 (en) 2012-12-14 2016-01-12 Intel Corporation Lower page read for multi-level cell memory
US9305654B2 (en) 2012-12-19 2016-04-05 Intel Corporation Erase and soft program for vertical NAND flash
US9099183B2 (en) 2013-12-23 2015-08-04 Intel Corporation Program VT spread folding for NAND flash memory programming

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100087358A (ko) * 2007-11-07 2010-08-04 마이크론 테크놀로지, 인크. 열화에 응답한 메모리 장치의 제어
KR20100013187A (ko) * 2008-07-30 2010-02-09 삼성전자주식회사 파라미터를 추출하는 불휘발성 메모리 장치 및 그것을포함하는 불휘발성 메모리 시스템
US20130173844A1 (en) * 2011-12-29 2013-07-04 Jian Chen SLC-MLC Wear Balancing
KR20130117555A (ko) * 2012-04-18 2013-10-28 삼성전자주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US20140269090A1 (en) * 2013-03-15 2014-09-18 Fusion-Io, Inc. Periodic Erase Operation for a Non-Volatile Medium

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11923014B2 (en) 2021-04-06 2024-03-05 SK Hynix Inc. Memory system compensating for performance deterioration of a memory device

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