KR20170096556A - 반복 복호를 사용하는 심볼 llr 연산 장치 및 방법 - Google Patents

반복 복호를 사용하는 심볼 llr 연산 장치 및 방법 Download PDF

Info

Publication number
KR20170096556A
KR20170096556A KR1020160058260A KR20160058260A KR20170096556A KR 20170096556 A KR20170096556 A KR 20170096556A KR 1020160058260 A KR1020160058260 A KR 1020160058260A KR 20160058260 A KR20160058260 A KR 20160058260A KR 20170096556 A KR20170096556 A KR 20170096556A
Authority
KR
South Korea
Prior art keywords
symbol
llr values
bcjr
symbol llr
values
Prior art date
Application number
KR1020160058260A
Other languages
English (en)
Other versions
KR101832054B1 (ko
Inventor
하정석
이상아
Original Assignee
한국과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국과학기술원 filed Critical 한국과학기술원
Publication of KR20170096556A publication Critical patent/KR20170096556A/ko
Application granted granted Critical
Publication of KR101832054B1 publication Critical patent/KR101832054B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
    • H04L27/14—Demodulator circuits; Receiver circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0071—Use of interleaving
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
    • H04L27/12—Modulator circuits; Transmitter circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Error Detection And Correction (AREA)

Abstract

반복 복호를 사용하는 심볼 LLR 연산 장치 및 방법이 개시된다. 본 발명의 일 실시예에 따른 심볼 LLR 연산 장치는 오류정정부호를 사용하는 복호기로부터 심볼에 대응하는 복수(m)의 비트 단위들에 대한 LLR(Log Likelihood Ratio) 값들을 수신하고, 상기 수신된 LLR 값들을 복수의 그룹들로 나누며, 상기 복수의 그룹들 각각에 포함된 LLR 값들 간의 합과 차에 대한 연산 결과 값에 기초하여 상기 심볼에 대응하는 복수(M)의 심볼 LLR 값들을 출력하는 LLR 계산부; 및 상기 복수의 심볼 LLR 값들을 이용한 BCJR 연산을 통해 연산된 상기 복수의 심볼 LLR 값들에 대한 업데이트된 심볼 LLR 값들을 상기 복호기로 출력하는 BCJR 연산부를 포함한다.

Description

반복 복호를 사용하는 심볼 LLR 연산 장치 및 방법 {APPRATUS AND METHOD FOR CALCULATING OF SYMBOL LOG LIKELIHOOD RATIO USING REPETITION DECODING}
본 발명은 심볼 LLR 연산 장치 및 방법에 관한 것으로서, 보다 상세하게는 주파수 편이(Frequency Shift Keying, FSK) 변조 방식에서 반복 복호를 사용하는 수신기의 연산 복잡도를 감소시킬 수 있는 심볼 LLR 연산 장치 및 방법에 관한 것이다.
LTE 환경과 차세대 무선 통신 시스템은 직교하는 주파수 특성을 이용하여 다중 사용자에게 서비스를 제공한다. 주파수 직교 성질을 보다 효과적으로 이용하기 위하여, FSK 변조 방식을 변형한 방식을 생각 할 수 있다.
예를 들어, BICM-ID(Bin-Interleaved Coded Modulation with Iterative Decoding) 수신기 구조에서 채널 한계 용량에 근접하는 성능을 얻을 수 있다는 연구 결과가 있다. 여기서, BICM-ID 수신기 구조는 FSK 변조 방식에서 외부 부호로 비균일 반복 부호를 사용하고, 내부 부호로 1개의 메모리로 구성된 2-상태 격자 부호를 포함하는 직렬 연접 부호를 사용한다.
이러한 BICM-ID 수신기는 외부 복호기와 내부 복호기가 서로 반복적으로 복호 결과를 전달하여, 수신 신호로부터 송신된 신호를 추정하게 된다.
하지만 이러한 과정에서 복조기의 높은 연산 요구량은 반복 복호를 통한 추정 과정에서 연산량이 극대화 된다는 단점이 존재한다. 이러한 높은 연산 복잡도 문제는 반복 복호당 연산량을 감소시키는 방식으로 개선할 수 있다.
기존의 채널 한계 용량에 근접한 성능을 보이는 수신기의 내부 부호는 패리티 검사식과 누적기, 그리고 변조기가 연접되어있는 방식으로 이루어진다. 이러한 구조를 갖는 BICM-ID 수신기의 복조기는 변조 심볼의 크기와 같은 심볼 단위로 추정을 하고, 나머지 내부 부호와 외부 부호는 이진 부호를 사용하여 채널 한계 용량에 근접한 성능을 달성한다.
하지만, 복조기의 비이진 심볼 추정 과정은 좋은 성능을 보이지만 연산 복잡도가 매우 높은 문제점이 있다.
따라서, 성능 열화가 나타나지 않는 간략화 방식을 고려하여 연산 복잡도를 줄일 수 있는 방식의 필요성이 대두된다.
본 발명의 실시예들은, 주파수 편이(Frequency Shift Keying, FSK) 변조 방식에서 반복 복호를 사용하는 수신기의 연산 복잡도를 감소시킬 수 있는 심볼 LLR 연산 장치 및 방법을 제공한다.
구체적으로, 본 발명의 실시예들은, 수신기의 복조기에서 반복 복호에 사용되는 LLR 값을 계산하는데 있어 모든 경우를 계산하는 대신에, 일부의 연산을 생략함으로써, 성능 열화를 방지한 채, 기존의 모든 연산을 수행하고, 이를 통해 연산량을 감소시킬 수 있는 심볼 LLR 연산 장치 및 방법을 제공한다.
본 발명의 실시예들은, 외부 부호와 내부 부호의 패리티 연산 및 누적기가 고정되어있는 상황에서, 복조기의 심볼 추정의 연산 복잡도를 감소시킬 수 있는 심볼 LLR 연산 장치 및 방법을 제공한다.
본 발명의 일 실시예에 따른 심볼 LLR 연산 장치는 오류정정부호를 사용하는 복호기로부터 심볼에 대응하는 복수(m)의 비트 단위들에 대한 LLR(Log Likelihood Ratio) 값들을 수신하고, 상기 수신된 LLR 값들을 복수의 그룹들로 나누며, 상기 복수의 그룹들 각각에 포함된 LLR 값들 간의 합과 차에 대한 연산 결과 값에 기초하여 상기 심볼에 대응하는 복수(M)의 심볼 LLR 값들을 출력하는 LLR 계산부; 및 상기 복수의 심볼 LLR 값들을 이용한 BCJR(Bahl-Cocke-Jelinek-Raviv) 연산을 통해 연산된 상기 복수의 심볼 LLR 값들에 대한 업데이트된 심볼 LLR 값들을 상기 복호기로 출력하는 BCJR 연산부를 포함한다.
상기 LLR 계산부는 상기 복수의 그룹들 각각에 대한 연산 결과 값들을 이용하여 상기 복수의 그룹들 간의 합과 차를 수행함으로써, 상기 복수의 그룹들 간의 연산 결과 값에 기초하여 상기 심볼에 대응하는 복수(M)의 심볼 LLR 값들을 출력할 수 있다.
상기 BCJR 연산부는 상기 복수의 심볼 LLR 값들 중 미리 설정된 개수의 일부 심볼 LLR 값들을 상기 BCJR 연산의 브랜치들(branches)에 할당하고, 상기 브랜치들에 할당된 상기 일부 심볼 LLR 값들을 이용한 상기 BCJR 연산을 통해 연산된 상기 업데이트된 심볼 LLR 값들을 상기 복호기로 출력할 수 있다.
상기 BCJR 연산부는 상기 복수의 심볼 LLR 값들 중 미리 설정된 기준 LLR 값 이상의 심볼 LLR 값들을 추출하고, 상기 추출된 심볼 LLR 값들을 상기 BCJR 연산의 브랜치들(branches)에 할당하며, 상기 브랜치들에 할당된 심볼 LLR 값들을 이용한 상기 BCJR 연산을 통해 연산된 상기 업데이트된 심볼 LLR 값들을 상기 복호기로 출력할 수 있다.
본 발명의 다른 일 실시예에 따른 심볼 LLR 연산 장치는 오류정정부호를 사용하는 복호기로부터 심볼에 대응하는 복수(m)의 단위 비트들에 대한 LLR(Log Likelihood Ratio) 값을 수신하고, 상기 수신된 LLR 값들을 기초한 연산을 통해 상기 심볼에 대응하는 복수(M)의 심볼 LLR 값들을 출력하는 계산부; 및 상기 복수의 심볼 LLR 값들 중 미리 설정된 개수의 일부 심볼 LLR 값들을 BCJR 연산의 브랜치들(branches)에 할당하고, 상기 브랜치들에 할당된 상기 일부 심볼 LLR 값들을 이용한 상기 BCJR 연산을 통해 연산된 상기 복수의 심볼 LLR 값들에 대한 업데이트된 심볼 LLR 값들을 상기 복호기로 출력하는 BCJR 연산부를 포함한다.
상기 BCJR 연산부는 상기 복수의 심볼 LLR 값들 중 미리 설정된 기준 LLR 값 이상의 심볼 LLR 값들을 추출하고, 상기 추출된 심볼 LLR 값들을 상기 BCJR 연산의 브랜치들(branches)에 할당하며, 상기 브랜치들에 할당된 심볼 LLR 값들을 이용한 상기 BCJR 연산을 통해 연산된 상기 업데이트된 심볼 LLR 값들을 상기 복호기로 출력할 수 있다.
본 발명의 일 실시예에 따른 심볼 LLR 연산 방법은 오류정정부호를 사용하는 복호기로부터 심볼에 대응하는 복수(m)의 비트 단위들에 대한 LLR(Log Likelihood Ratio) 값들을 수신하는 단계; 상기 수신된 LLR 값들을 복수의 그룹들로 나누는 단계; 상기 복수의 그룹들 각각에 포함된 LLR 값들 간의 합과 차에 대한 연산 결과 값에 기초하여 상기 심볼에 대응하는 복수(M)의 심볼 LLR 값들을 출력하는 단계; 및 상기 복수의 심볼 LLR 값들을 이용한 BCJR(Bahl-Cocke-Jelinek-Raviv) 연산을 통해 연산된 상기 복수의 심볼 LLR 값들에 대한 업데이트된 심볼 LLR 값들을 상기 복호기로 출력하는 단계를 포함한다.
본 발명의 다른 일 실시예에 따른 심볼 LLR 연산 방법은 오류정정부호를 사용하는 복호기로부터 심볼에 대응하는 복수(m)의 단위 비트들에 대한 LLR(Log Likelihood Ratio) 값을 수신하는 단계; 상기 수신된 LLR 값들을 기초한 연산을 통해 상기 심볼에 대응하는 복수(M)의 심볼 LLR 값들을 출력하는 단계; 상기 복수의 심볼 LLR 값들 중 미리 설정된 개수의 일부 심볼 LLR 값들을 BCJR 연산의 브랜치들(branches)에 할당하는 단계; 및 상기 브랜치들에 할당된 상기 일부 심볼 LLR 값들을 이용한 상기 BCJR 연산을 통해 연산된 상기 복수의 심볼 LLR 값들에 대한 업데이트된 심볼 LLR 값들을 상기 복호기로 출력하는 단계를 포함한다.
본 발명의 실시예들에 따르면, 주파수 편이(Frequency Shift Keying, FSK) 변조 방식에서 반복 복호를 사용하는 수신기의 연산 복잡도를 감소시킬 수 있다.
본 발명의 실시예들에 따르면, 수신기의 복조기에서 반복 복호에 사용되는 LLR 값을 계산하는데 있어 모든 경우를 계산하는 대신에, 일부의 연산을 생략함으로써, 성능 열화를 방지한 채, 기존의 모든 연산을 수행하고, 이를 통해 연산량을 감소시킬 수 있다.
본 발명의 실시예들에 따르면, 외부 부호와 내부 부호의 패리티 연산 및 누적기가 고정되어있는 상황에서, 복조기의 심볼 추정의 연산 복잡도를 감소시킬 수 있다.
도 1은 BICM-ID 송신기 내부 부호의 구조에 대한 일 예시도를 나타낸 것이다.
도 2는 본 발명의 실시예에 따른 심볼 LLR 연산 장치에 대한 구성을 나타낸 것이다.
도 3은 도 2의 LLR 계산부의 동작을 설명하기 위한 일 예시도를 나타낸 것이다.
도 4는 도 2의 BCJR 연산부의 동작을 설명하기 위한 일 예시도를 나타낸 것이다.
도 5는 본 발명의 일 실시예에 따른 심볼 LLR 연산 방법에 대한 동작 흐름도를 나타낸 것이다.
도 6은 도 5의 단계 S540에 대한 일 실시예 동작 흐름도를 나타낸 것이다.
도 7은 본 발명의 다른 일 실시예에 따른 심볼 LLR 연산 방법에 대한 동작 흐름도를 나타낸 것이다.
도 8은 본 발명의 실시예에 따른 방식의 성능 비교를 나타낸 것이다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 1은 BICM-ID 송신기 내부 부호의 구조에 대한 일 예시도를 나타낸 것이다.
도 1에 도시된 바와 같이, 송신기는 외부 부호로부터 받은 정보(
Figure pat00001
Figure pat00002
)가 두 비트씩 XOR 연산을 통해 패리티(al 0 내지 al m-1)를 생성한다. 또한, 송신기는 생성된 패리티를 입력으로 하는 1 개의 메모리를 갖는 누적기를 통하여
Figure pat00003
를 생성하고, M-ary FSK 변조기에서
Figure pat00004
를 입력으로 하여 FSK 심볼
Figure pat00005
을 출력한다.
본 발명의 일 실시예에 따른 수신기의 구조 또한 송신기의 구조와 비슷하다. 채널로부터 FSK 심볼을 받은 수신기는 FSK 복조기와 누적기의 복호기 역할을 수행하는 2-상태 격자부호의 BCJR(Bahl-Cocke-Jelinek-Raviv) 연산기에 입력된다.
여기서, 외부 부호는 비균일 반복 부호(Irregular repetition codes)를 사용할 수 있다.
BCJR 연산기는 BCJR 알고리즘을 이용하여 BCJR 연산을 수행한다. 여기서, BCJR 알고리즘은 trellis 기반의 시퀀스(sequence) 검출 알고리즘으로, FTN (Faster-Than-Nyquist) 신호의 ISI 제거를 위해 일반적으로 사용되는 알고리즘 중 하나이며, 이 기술 분야에 종사하는 당업자에게 자명하기에 그 상세한 설명은 생략한다.
본 발명은, 상술한 외부 부호와 내부 부호를 사용하는 수신기에서, 내부 부호에서의 LLR 계산과 BCJR 연산 중 적어도 하나의 연산 최적화를 수행함으로써, 수신기의 연산 복잡도를 감소시키기 위한 것이다. 이러한 본 발명의 실시예들은, 변조 레벨이 커짐에 따라 기존 방식에 비해 연산량을 더욱 감소시킬 수 있다.
일 예로, 본 발명은 수신기의 복조기에서 반복 복호에 사용되는 심볼 LLR 값을 계산하는데 있어서, 모든 경우를 계산하는 대신에, 일부의 연산을 생략함으로써, 성능 열화를 방지한 채, 기존의 모든 연산을 수행하는 복호 방식에 비해 연산량을 감소시킬 수 있다.
이러한 본 발명에 따른 장치와 방법에 대해 도 2 내지 도 8을 참조하여 설명한다.
도 2는 본 발명의 실시예에 따른 심볼 LLR 연산 장치에 대한 구성을 나타낸 것으로, 도 2에도 도시된 심볼 LLR연산 장치는 복조기에서 LLR을 계산하는 부분과 BCJR 연산을 수행하는 부분에 대한 구성을 나타낸 것이다. 즉, 도 2에 도시된 장치 이외의 복조기에 대한 구성은 기존 복조기에서의 구성과 동일하기에 생략하여 도시하였으며, 이에 대한 설명 또한 생략한다.
도 2를 참조하면, 본 발명의 실시예에 따른 심볼 LLR연산 장치(100)는 LLR 계산부(110)와 BCJR 연산부(120)를 포함한다..
본 발명에 따른 심볼 LLR 연산 장치(100)에 대하여, 1) LLR 계산부에서의 연산량만을 감소시키는 경우, 2) BCJR 연산부에서의 연산량만을 감소시키는 경우 그리고 3) LLR 계산부에서의 연산량과 BCJR 연산부에서의 연산량을 감소시키는 경우로 나눠서 설명한다.
1) LLR 계산부에서의 연산량만을 감소시키는 경우
LLR 계산부(110)는 오류정정부호를 사용하는 복호기(200)로부터 심볼에 대응하는 복수(m)의 비트 단위들에 대한 LLR(Log Likelihood Ratio) 값들을 수신하고, 수신된 LLR 값들을 복수의 그룹들로 나누며, 복수의 그룹들 각각에 포함된 LLR 값들 간의 합과 차에 대한 연산 결과 값에 기초하여 심볼에 대응하는 복수(M)의 심볼 LLR 값들을 BCJR 연산부(120)로 출력한다.
여기서, 오류정정부호를 사용하는 복호기는 바이너리 오류정정부호 또는 논바이너리(nonbinary) 오류정정부호를 사용할 수 있고, 비균일 반복 부호(Irregular repetition codes)를 사용할 수 있으며, LLR 계산부는 복수의 그룹들 각각에 대한 연산 결과 값들을 이용하여 복수의 그룹들 간의 합과 차를 수행함으로써, 복수의 그룹들 간의 연산 결과 값에 기초하여 심볼에 대응하는 복수(M)의 심볼 LLR 값들을 출력할 수 있다.
LLR 계산부(110)는 두 개 이상의 단위 비트들에 대한 LLR 값들을 그룹으로 나눌 수 있으며, 일 예로 도 3에 도시된 바와 같이, LLR 계산부는 m 개(여기서는, 네 개)의 단위 비트들에 대한 LLR 값들(b1, b2, b3, b4)을 두 개씩 그룹 즉, b1, b2의 그룹과 b3, b4그룹으로 나눌 수 있다. 물론, LLR 계산부(110)는 수신된 단위 비트들에 대한 LLR 값들을 복수의 그룹들로 나눌 때, 그룹으로 나눠지지 않는 LLR 값은 그룹으로 나누지 않고 그 값을 그대로 출력할 수 있다. 그리고, LLR 계산부는 그룹들 각각에서 LLR 값들에 대한 합과 차에 대한 결과 값을 연산하고, 그룹들 각각의 연산 결과 값들 간의 합과 차에 대한 연산을 수행함으로써, 복수(M)의 심볼 LLR 값을 출력한다.
구체적으로, 심볼 단위 LLR은 총 m=log2M 비트 단위 LLR의 합과 차로 표현될 수 있다. 따라서, LLR 계산부(110)는 m 개의 비트 단위 LLR을 더 이상 짝이 만들어지지 않을 때까지 복수의 그룹들 예를 들어, 두 개의 비트 단위 LLR 값들로 그룹들을 나눈 후, 두 개의 비트 단위 LLR의 네 가지 조합의 합과 차에 대한 연산 결과를 저장한다. 그리고, LLR 계산부(110)는 b1, b2의 그룹의 연산 결과 값과 b3, b4그룹의 연산 결과 값에 대하여, 합과 차 연산을 다시 수행함으로써, 16 가지의 심볼 LLR 값을 BCJR 연산부로 출력한다.
LLR 계산부(110)는 이와 같은 방식대로 모든 그룹이 하나로 합쳐질 때까지 연산을 할 경우, 기존의 모든 경우의 수를 합과 차 연산을 하였을 때에 비해 낮은 연산량을 가지며, LLR 계산부의 연산 복잡도는 아래 <수학식 1>과 같이 나타낼 수 있다.
[수학식 1]
Figure pat00006
이 때, LLR 계산부(110)의 연산량은 상기 수학식 1의 주요 텀(dominant term)을 통해 대략 M이 될 수 있다. LLR 계산부의 연산량은 기존 방식의 연산량이 대략 M logM인 것에 비해 연산량이 많이 줄어드는 것을 알 수 있으며, 이는 아래 <표 1>을 통해 변조 레벨이 커질수록 연산량 감소의 정도가 커지는 것으로 알 수 있다.
M 8 16 32 256 4096
기존 방식 연산량 16 48 128 1792 45056
제안 방식 연산량 12 24 56 304 4424
BCJR 연산부(120)는 LLR 계산부(110)로부터 수신된 복수(M)의 심볼 LLR 값들을 이용한 BCJR 연산을 통해 연산된 복수의 심볼 LLR 값들에 대한 업데이트된 심볼 LLR 값들을 복호기(200)로 출력한다.
이 때, BCJR 연산부(120)는 복수의 심볼 LLR 값들을 BCJR 연산의 브랜치들(branches)에 할당하고, 브랜치들 각각에 할당된 심볼 LLR 값들을 이용한 BCJR 연산을 통해 복수의 심볼 LLR 값들에 대한 업데이트된 심볼 LLR 값들을 연산할 수 있다. 브랜치들 각각에는 M/2개의 병렬화된 심볼 LLR 값들이 할당될 수 있다. BCJR 연산을 위한 심볼 LLR 값들을 브랜치들에 할당하는 것은 이 기술 분야에 종사하는 당업자에게 자명하기에 그 상세한 설명은 생략한다.
2) BCJR 연산부에서의 연산량만을 감소시키는 경우
LLR 계산부(110)는 오류정정부호를 사용하는 복호기로부터 심볼에 대응하는 복수(m)의 단위 비트들에 대한 LLR 값을 수신하고, 수신된 LLR 값들을 기초한 연산을 통해 심볼에 대응하는 복수(M)의 심볼 LLR 값들을 BCJR 연산부로 출력한다.
즉, LLR 계산부(110)는 기존의 연산 방식을 통해 복수(M)의 심볼 LLR 값들을 BCJR 연산부로 출력하는 것으로, 기존의 연산 방식은 이 기술 분야에 종사하는 당업자에게 자명하기에 그 설명은 생략한다.
BCJR 연산부(120)는 LLR 계산부로부터 수신된 복수(M)의 심볼 LLR 값들 중 미리 설정된 개수의 일부 심볼 LLR 값들을 BCJR 연산의 브랜치들(branches)에 할당하고, 브랜치들에 할당된 일부 심볼 LLR 값들을 이용하여 BCJR 연산을 수행함으로써, 복수의 심볼 LLR 값들에 대한 업데이트된 심볼 LLR 값들을 생성하고, 이렇게 생성된 업데이트된 심볼 LLR 값들을 복호기로 출력한다.
이 때, BCJR 연산부(120)는 복수의 심볼 LLR 값들 중 미리 결정된 기준 LLR 값 이상의 심볼 LLR 값들만을 이용하여 BCJR 연산을 수행할 수도 있고, 복수의 심볼 LLR 값들 중 미리 설정된 개수의 일부 심볼 LLR 값만을 이용하여 BCJR 연산을 수행할 수도 있다.
일 예로, BCJR 연산부(120)는 도 4a에 도시된 바와 같이, 복수의 심볼 LLR 값들 중 미리 결정된 기준 LLR 값 이상의 심볼 LLR 값들(μ)을 추출하고, 추출된 심볼 LLR 값들(μ)을 브랜치들에 할당함으로써, LLR 값들(μ)만을 이용한 BCJR 연산을 통해 연산된 업데이트된 복수(M)의 심볼 LLR 값들을 복호기로 출력할 수 있다. 물론, 심볼 LLR 값들(μ)의 수가 기준 LLR 값 이상으로 한정되지 않으며, 사용자에 의해 임의로 조절될 수도 있다.
다른 일 예로, BCJR 연산부(120)는 도 4b에 도시된 바와 같이, 복수의 심볼 LLR 값들 중 미리 설정된 개수의 심볼 LLR 값(2 log2M)을 브랜치들에 할당함으로써, 미리 설정된 개수의 심볼 LLR 값(2 log2M)만을 이용한 BCJR 연산을 통해 연산된 업데이트된 복수(M)의 심볼 LLR 값들을 복호기로 출력할 수 있다.
물론, 브랜치들에 할당하기 위한 심볼 LLR 값들의 수는 연산량과 성능을 고려하여 결정될 수 있으며, 이에 대한 것은 이 기술을 제공하는 사업자에 의해 결정될 수 있다.
여기서, 기존 BCJR 연산의 경우 브랜치들에 M/2의 심볼 LLR 값들이 할당되기 때문에 BCJR 연산량은
Figure pat00007
인 반면, 본 발명에서의 BCJR 연산부는 도 4a의 경우
Figure pat00008
이고, 도 4b의 경우
Figure pat00009
가 된다. 이 때, L은 BCJR를 수행하기 위하여, 수신되는 심볼들의 수를 의미하는 것으로, BCJR 연산은 M × L 개수 만큼의 심볼 LLR 값들을 수신하여 수행된다.
이와 같이, BCJR 연산을 수행하기 위하여, 브랜치들에 할당되는 심볼 LLR 값들의 수를 조절함으로써, BCJR 연산의 연산량을 줄일 수 있다.
3) LLR 계산부에서의 연산량과 BCJR 연산부에서의 연산량을 감소시키는 경우
LLR 계산부(110)는 오류정정부호를 사용하는 복호기(200)로부터 심볼에 대응하는 복수(m)의 비트 단위들에 대한 LLR 값들을 수신하고, 수신된 LLR 값들을 복수의 그룹들로 나누며, 복수의 그룹들 각각에 포함된 LLR 값들 간의 합과 차에 대한 연산 결과 값에 기초하여 심볼에 대응하는 복수(M)의 심볼 LLR 값들을 BCJR 연산부로 출력한다.
여기서, 오류정정부호를 사용하는 복호기는 비균일 반복 부호(Irregular repetition codes)를 사용할 수 있으며, LLR 계산부는 복수의 그룹들 각각에 대한 연산 결과 값들을 이용하여 복수의 그룹들 간의 합과 차를 수행함으로써, 복수의 그룹들 간의 연산 결과 값에 기초하여 심볼에 대응하는 복수(M)의 심볼 LLR 값들을 출력할 수 있다.
BCJR 연산부(120)는 LLR 계산부로부터 수신된 복수(M)의 심볼 LLR 값들 중 미리 설정된 개수의 일부 심볼 LLR 값들을 BCJR 연산의 브랜치들(branches)에 할당하고, 브랜치들에 할당된 일부 심볼 LLR 값들을 이용하여 BCJR 연산을 수행함으로써, 복수의 심볼 LLR 값들에 대한 업데이트된 심볼 LLR 값들을 생성하고, 이렇게 생성된 업데이트된 심볼 LLR 값들을 복호기로 출력한다.
이 때, BCJR 연산부(120)는 복수의 심볼 LLR 값들 중 미리 결정된 기준 LLR 값 이상의 심볼 LLR 값들만을 이용하여 BCJR 연산을 수행할 수도 있고, 복수의 심볼 LLR 값들 중 미리 설정된 개수의 일부 심볼 LLR 값만을 이용하여 BCJR 연산을 수행할 수도 있다.
이와 같이, 본 발명의 실시예들은, LLR 계산 시의 연산량과 BCJR 연산 시의 연산량 중 적어도 하나의 연산량을 감소시킴으로써, 주파수 편이 변조 방식에서 반복 복호를 사용하는 수신기의 연산 복잡도를 감소시킬 수 있다.
본 발명의 실시예들은, 비트 단위 LLR 값들의 덧셈 결과를 재사용하는 방식으로 연산 복잡도를 감소시킬 수 있다.
도 8은 본 발명의 실시예에 따른 방식의 성능 비교를 나타낸 것으로, BCJR 연산부는 32-ary FSK의 변조 기법, 0.25의 외부 부호율, 2의 내부 부호율을 갖는 0.5의 수신기를 사용하는 환경 아래의 성능 비교를 나타낸 것이다.
도 8에서의 반복 복호 횟수는 모두 30회의 반복 복호를 진행하고, 메시지의 길이는 5040 비트, 성능 평가의 지표는 WER(Word Error Rate)로 목표하는 오류율은
Figure pat00010
Figure pat00011
의 WER인 것으로 가정한다.
도 8을 참조하면, 본 발명에 따른 BCJR 연산부는 기존 방식(C)과 달리, 심볼 일부의 계산을 하지 않고 심볼의 일부(μ)만을 이용하여 반복 복호를 진행함으로써, P1(μ=4), P1(μ=8), P2(μ=10)와 같은 성능을 보인다.
여기서, P1은 도 4a와 같은 경우를 의미하는 것이며, P2는 도 4b와 같은 경우를 의미할 수 있다.
도 8을 통해 알 수 있듯이, 심볼의 일부(μ)의 값이 줄어듦에 따라 성능의 열화가 생긴다는 것을 알 수 있고, 성능 비교를 통해 32-ary FSK의 경우 상위 10개의 심볼 LLR만을 이용하여 반복 복호를 하여도 모든 심볼 LLR을 사용하는 경우에 비해 큰 성능 열화가 관찰되지 않는 것을 알 수 있다. 또한, μ=8의 경우 μ=10의 경우 보다 성능이 좋은 것을 알 수 있지만, 이는 모든 심볼 LLR값들을 비트 LLR로부터 계산 한 후 비교 연산을 통해 상위 μ개를 찾아내는 방식이기 때문에 실제 심볼 LLR을 고르는 과정에서 더 많은 연산을 필요로 한다.
이와 같이, 본 발명의 일 실시예들은, FSK 변조 방식을 사용하는 BICM-ID 수신기에서 내부 부호의 구성 요소인 복조기의 연산 최적화를 수행함으로써, 수신기의 연산 복잡도를 낮출 수 있으며 특히, 변조 레벨이 커짐에 따라, 기존의 방식에 비해 연산량을 더욱 감소시킬 수 있다.
이러한 본 발명의 실시예에 따른 장치에서의 동작에 대해 도 5 내지 도 7을 참조하여 설명한다. 물론, 도 5 내지 도 7에서의 동작은 상술한 도 2 내지 도 4 그리고 도 8의 동작을 모두 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 심볼 LLR 연산 방법에 대한 동작 흐름도를 나타낸 것으로, 도 2의 장치에서 1)인 경우에 대한 동작 흐름도를 나타낸 것이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 심볼 LLR 연산 방법은 오류정정부호를 사용하는 복호기로부터 심볼에 대응하는 복수(m)의 비트 단위들에 대한 LLR 값들을 수신하고, 수신된 복수의 LLR 값들을 미리 결정된 개수의 LLR 값들을 포함하는 복수의 그룹들로 나눈다(S510, S520).
단계 S520에서 나눠진 복수의 그룹들 각각에 포함된 LLR 값들 간의 합과 차에 대한 연산 결과 값에 기초하여 심볼에 대응하는 복수(M)의 심볼 LLR 값들을 출력한다(S530).
이 때, 단계 S530은 복수의 그룹들 각각에 대한 연산 결과 값들을 이용하여 복수의 그룹들 간의 합과 차를 수행함으로써, 복수의 그룹들 간의 연산 결과 값에 기초하여 심볼에 대응하는 복수(M)의 심볼 LLR 값들을 출력할 수 있다. 즉, 단계 S530은 모든 그룹이 하나로 합쳐질 때까지 연산을 수행함으로써, 복수(M)의 심볼 LLR 값들을 출력한다.
단계 S530에서 출력된 복수(M)의 심볼 LLR 값들을 이용하여 BCJR 연산을 수행함으로써, 복수의 심볼 LLR 값들에 대한 업데이트된 심볼 LLR 값들을 복호기로 출력한다(S540).
이 때, 단계 S540은 도 6에 도시된 바와 같이, 복수의 심볼 LLR 값들 중 미리 설정된 기준 LLR 값 이상의 심볼 LLR 값들을 추출한 후 추출된 심볼 LLR 값들을 BCJR 연산의 브랜치들에 할당하고, 브랜치들에 할당된 심볼 LLR 값들을 이용한 BCJR 연산을 수행함으로써, 복수의 심볼 LLR 값들에 대한 업데이트된 심볼 LLR 값들을 복호기로 출력할 수 있다(S610 내지 S630).
물론, 단계 S610에서의 기준 LLR 값은 상황에 따라 상이하게 결정될 수 있으며, 기준 LLR 값 이상의 심볼 LLR 값들을 추출하지 않고, 복수의 심볼 LLR 값들 중 결정된 수의 상위 심볼 LLR 값들을 선택할 수도 있다.
즉, 단계 S540은 복수의 심볼 LLR 값들 중 미리 결정된 수의 심볼 LLR 값을 브랜치들에 할당한 후 BCJR 연산을 수행함으로써, 복수의 심볼 LLR 값들에 대한 업데이트된 심볼 LLR 값들을 복호기로 출력할 수 있다
도 7은 본 발명의 다른 일 실시예에 따른 심볼 LLR 연산 방법에 대한 동작 흐름도를 나타낸 것으로, 도 2의 장치에서 2)인 경우에 대한 동작 흐름도를 나타낸 것이다.
도 7을 참조하면, 본 발명의 다른 일 실시예에 따른 심볼 LLR 연산 방법은 오류정정부호를 사용하는 복호기로부터 심볼에 대응하는 복수(m)의 단위 비트들에 대한 LLR 값을 수신하고, 수신된 복수의 LLR 값들을 기초한 연산을 통해 심볼에 대응하는 복수(M)의 심볼 LLR 값들을 출력한다(S710, S720).
단계 S530에서 출력된 복수(M)의 심볼 LLR 값들 중 미리 설정된 개수의 일부 심볼 LLR 값들을 BCJR 연산의 브랜치들에 할당하고, 브랜치들에 할당된 일부 심볼 LLR 값들을 이용한 BCJR 연산을 수행함으로써, 복수의 심볼 LLR 값들에 대한 업데이트된 심볼 LLR 값들을 복호기로 출력한다(S730, S740).
여기서, 단계 S730은 도 6에 도시된 바와 같이, 복수의 심볼 LLR 값들 중 미리 설정된 기준 LLR 값 이상의 심볼 LLR 값들을 추출한 후 추출된 심볼 LLR 값들을 BCJR 연산의 브랜치들에 할당할 수 있다.
이상에서 설명된 시스템 또는 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 시스템, 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예들에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (12)

  1. 오류정정부호를 사용하는 복호기로부터 심볼에 대응하는 복수(m)의 비트 단위들에 대한 LLR(Log Likelihood Ratio) 값들을 수신하고, 상기 수신된 LLR 값들을 복수의 그룹들로 나누며, 상기 복수의 그룹들 각각에 포함된 LLR 값들 간의 합과 차에 대한 연산 결과 값에 기초하여 상기 심볼에 대응하는 복수(M)의 심볼 LLR 값들을 출력하는 LLR 계산부; 및
    상기 복수의 심볼 LLR 값들을 이용한 BCJR(Bahl-Cocke-Jelinek-Raviv) 연산을 통해 연산된 상기 복수의 심볼 LLR 값들에 대한 업데이트된 심볼 LLR 값들을 상기 복호기로 출력하는 BCJR 연산부
    를 포함하는 심볼 LLR 연산 장치.
  2. 제1항에 있어서,
    상기 LLR 계산부는
    상기 복수의 그룹들 각각에 대한 연산 결과 값들을 이용하여 상기 복수의 그룹들 간의 합과 차를 수행함으로써, 상기 복수의 그룹들 간의 연산 결과 값에 기초하여 상기 심볼에 대응하는 복수(M)의 심볼 LLR 값들을 출력하는 것을 특징으로 하는 심볼 LLR 연산 장치.
  3. 제1항에 있어서,
    상기 BCJR 연산부는
    상기 복수의 심볼 LLR 값들 중 미리 설정된 개수의 일부 심볼 LLR 값들을 상기 BCJR 연산의 브랜치들(branches)에 할당하고, 상기 브랜치들에 할당된 상기 일부 심볼 LLR 값들을 이용한 상기 BCJR 연산을 통해 연산된 상기 업데이트된 심볼 LLR 값들을 상기 복호기로 출력하는 것을 특징으로 하는 심볼 LLR 연산 장치.
  4. 제1항에 있어서,
    상기 BCJR 연산부는
    상기 복수의 심볼 LLR 값들 중 미리 설정된 기준 LLR 값 이상의 심볼 LLR 값들을 추출하고, 상기 추출된 심볼 LLR 값들을 상기 BCJR 연산의 브랜치들(branches)에 할당하며, 상기 브랜치들에 할당된 심볼 LLR 값들을 이용한 상기 BCJR 연산을 통해 연산된 상기 업데이트된 심볼 LLR 값들을 상기 복호기로 출력하는 것을 특징으로 하는 심볼 LLR 연산 장치.
  5. 오류정정부호를 사용하는 복호기로부터 심볼에 대응하는 복수(m)의 단위 비트들에 대한 LLR(Log Likelihood Ratio) 값을 수신하고, 상기 수신된 LLR 값들을 기초한 연산을 통해 상기 심볼에 대응하는 복수(M)의 심볼 LLR 값들을 출력하는 계산부; 및
    상기 복수의 심볼 LLR 값들 중 미리 설정된 개수의 일부 심볼 LLR 값들을 BCJR 연산의 브랜치들(branches)에 할당하고, 상기 브랜치들에 할당된 상기 일부 심볼 LLR 값들을 이용한 상기 BCJR 연산을 통해 연산된 상기 복수의 심볼 LLR 값들에 대한 업데이트된 심볼 LLR 값들을 상기 복호기로 출력하는 BCJR 연산부
    를 포함하는 심볼 LLR 연산 장치.
  6. 제5항에 있어서,
    상기 BCJR 연산부는
    상기 복수의 심볼 LLR 값들 중 미리 설정된 기준 LLR 값 이상의 심볼 LLR 값들을 추출하고, 상기 추출된 심볼 LLR 값들을 상기 BCJR 연산의 브랜치들(branches)에 할당하며, 상기 브랜치들에 할당된 심볼 LLR 값들을 이용한 상기 BCJR 연산을 통해 연산된 상기 업데이트된 심볼 LLR 값들을 상기 복호기로 출력하는 것을 특징으로 하는 심볼 LLR 연산 장치.
  7. 오류정정부호를 사용하는 복호기로부터 심볼에 대응하는 복수(m)의 비트 단위들에 대한 LLR(Log Likelihood Ratio) 값들을 수신하는 단계;
    상기 수신된 LLR 값들을 복수의 그룹들로 나누는 단계;
    상기 복수의 그룹들 각각에 포함된 LLR 값들 간의 합과 차에 대한 연산 결과 값에 기초하여 상기 심볼에 대응하는 복수(M)의 심볼 LLR 값들을 출력하는 단계; 및
    상기 복수의 심볼 LLR 값들을 이용한 BCJR(Bahl-Cocke-Jelinek-Raviv) 연산을 통해 연산된 상기 복수의 심볼 LLR 값들에 대한 업데이트된 심볼 LLR 값들을 상기 복호기로 출력하는 단계
    를 포함하는 심볼 LLR 연산 방법.
  8. 제7항에 있어서,
    상기 복수의 심볼 LLR 값들을 출력하는 단계는
    상기 복수의 그룹들 각각에 대한 연산 결과 값들을 이용하여 상기 복수의 그룹들 간의 합과 차를 수행함으로써, 상기 복수의 그룹들 간의 연산 결과 값에 기초하여 상기 심볼에 대응하는 복수(M)의 심볼 LLR 값들을 출력하는 것을 특징으로 하는 심볼 LLR 연산 방법.
  9. 제7항에 있어서,
    상기 복호기로 출력하는 단계는
    상기 복수의 심볼 LLR 값들 중 미리 설정된 개수의 일부 심볼 LLR 값들을 상기 BCJR 연산의 브랜치들(branches)에 할당하는 단계; 및
    상기 브랜치들에 할당된 상기 일부 심볼 LLR 값들을 이용한 상기 BCJR 연산을 통해 연산된 상기 업데이트된 심볼 LLR 값들을 상기 복호기로 출력하는 단계
    를 포함하는 것을 특징으로 하는 심볼 LLR 연산 방법.
  10. 제7에 있어서,
    상기 복호기로 출력하는 단계는
    상기 복수의 심볼 LLR 값들 중 미리 설정된 기준 LLR 값 이상의 심볼 LLR 값들을 추출하는 단계;
    상기 추출된 심볼 LLR 값들을 상기 BCJR 연산의 브랜치들(branches)에 할당하는 단계; 및
    상기 브랜치들에 할당된 심볼 LLR 값들을 이용한 상기 BCJR 연산을 통해 연산된 상기 업데이트된 심볼 LLR 값들을 상기 복호기로 출력하는 단계
    를 포함하는 것을 특징으로 하는 심볼 LLR 연산 방법.
  11. 오류정정부호를 사용하는 복호기로부터 심볼에 대응하는 복수(m)의 단위 비트들에 대한 LLR(Log Likelihood Ratio) 값을 수신하는 단계;
    상기 수신된 LLR 값들을 기초한 연산을 통해 상기 심볼에 대응하는 복수(M)의 심볼 LLR 값들을 출력하는 단계;
    상기 복수의 심볼 LLR 값들 중 미리 설정된 개수의 일부 심볼 LLR 값들을 BCJR 연산의 브랜치들(branches)에 할당하는 단계; 및
    상기 브랜치들에 할당된 상기 일부 심볼 LLR 값들을 이용한 상기 BCJR 연산을 통해 연산된 상기 복수의 심볼 LLR 값들에 대한 업데이트된 심볼 LLR 값들을 상기 복호기로 출력하는 단계
    를 포함하는 심볼 LLR 연산 방법.
  12. 제11항에 있어서,
    상기 할당하는 단계는
    상기 복수의 심볼 LLR 값들 중 미리 설정된 기준 LLR 값 이상의 심볼 LLR 값들을 추출하는 단계; 및
    상기 추출된 심볼 LLR 값들을 상기 BCJR 연산의 브랜치들(branches)에 할당하는 단계
    를 포함하고,
    상기 복호기로 출력하는 단계는
    상기 브랜치들에 할당된 심볼 LLR 값들을 이용한 상기 BCJR 연산을 통해 연산된 상기 업데이트된 심볼 LLR 값들을 상기 복호기로 출력하는 것을 특징으로 하는 심볼 LLR 연산 방법.
KR1020160058260A 2016-02-16 2016-05-12 반복 복호를 사용하는 심볼 llr 연산 장치 및 방법 KR101832054B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20160018032 2016-02-16
KR1020160018032 2016-02-16

Publications (2)

Publication Number Publication Date
KR20170096556A true KR20170096556A (ko) 2017-08-24
KR101832054B1 KR101832054B1 (ko) 2018-04-04

Family

ID=59758215

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160058260A KR101832054B1 (ko) 2016-02-16 2016-05-12 반복 복호를 사용하는 심볼 llr 연산 장치 및 방법

Country Status (1)

Country Link
KR (1) KR101832054B1 (ko)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1625719B1 (en) * 2003-05-16 2008-12-17 Thomson Licensing Demodulation and repetition decoding of multi-layer signals
JP2013135271A (ja) * 2011-12-26 2013-07-08 Sharp Corp 通信装置、通信方法、通信プログラム、プロセッサ、及び通信システム

Also Published As

Publication number Publication date
KR101832054B1 (ko) 2018-04-04

Similar Documents

Publication Publication Date Title
JP6817452B2 (ja) レートマッチング方法、符号化装置、および通信装置
US11025278B2 (en) Polar coding encoding/decoding method and apparatus
JP5705106B2 (ja) ユークリッド空間リード−マラー符号の軟判定復号を実行する方法
US9319070B2 (en) Method and device for decoding polar codes
CN110326221B (zh) 一种用于为极化码生成有序序列的方法
KR101621573B1 (ko) 복잡도를 줄인 ｌｄｐｃ 디코더
CN108540141B (zh) Polar码编译码方法及装置
CN110100403B (zh) 使用极化编码数据传输的通信系统中的错误检测
US9564931B1 (en) Systems and methods for using decoders of different complexity in a hybrid decoder architecture
CN107370560A (zh) 一种极化码的编码和速率匹配方法、装置及设备
WO2015058416A1 (zh) 一种极性码的译码方法及装置
US20180351581A1 (en) System and method for early termination of decoding in a multi user equipment environment
WO2015079193A1 (en) Belief propagation decoding for short algebraic codes with permutations within the code space
CN107370488A (zh) 纠错编码方法及装置
KR101817168B1 (ko) 극 부호의 근사화된 신뢰전파 복호화 방법 및 장치
JP2006325259A (ja) 循環冗長符号シグネチャ比較を行うターボ復号器
JP2018019401A (ja) リード・ソロモン復号器及び復号方法
EP3713096B1 (en) Method and device for decoding staircase code, and storage medium
CN110233698B (zh) 极化码的编码及译码方法、发送设备、接收设备、介质
JP2019102950A (ja) 復号装置、復号方法および通信システム
KR102241416B1 (ko) 디지털 비디오 방송 시스템에서 LDPC(Low Density Parity Check) 복호기 및 LDPC 복호기의 복호화 방법
KR20130012549A (ko) Ｌｄｐｃ 부호화, 복호화 방법 및 그 방법을 이용하는 장치
CN110690906B (zh) 一种动态自修正最小和译码方法及基于其的译码器
US20170134048A1 (en) Message-passing based decoding using syndrome information, and related methods
KR101832054B1 (ko) 반복 복호를 사용하는 심볼 llr 연산 장치 및 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20160512

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20170609

Patent event code: PE09021S01D

AMND Amendment
PG1501 Laying open of application
E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20171201

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20170609

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

AMND Amendment
PX0901 Re-examination

Patent event code: PX09011S01I

Patent event date: 20171201

Comment text: Decision to Refuse Application

Patent event code: PX09012R01I

Patent event date: 20170811

Comment text: Amendment to Specification, etc.

PX0701 Decision of registration after re-examination

Patent event date: 20180125

Comment text: Decision to Grant Registration

Patent event code: PX07013S01D

Patent event date: 20180103

Comment text: Amendment to Specification, etc.

Patent event code: PX07012R01I

Patent event date: 20171201

Comment text: Decision to Refuse Application

Patent event code: PX07011S01I

Patent event date: 20170811

Comment text: Amendment to Specification, etc.

Patent event code: PX07012R01I

X701 Decision to grant (after re-examination)
GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20180219

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20180219

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20210125

Start annual number: 4

End annual number: 4

PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20221202