KR20170084809A - Digital low drop-out regulator using technique of detecting multi-mode - Google Patents

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KR20170084809A
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황인철
홍욱
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강원대학교산학협력단
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    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit

Abstract

본 발명은 디지털 LDO 레귤레이터(low drop-out regulator)에 관한 것으로서, 본 발명의 디지털 LDO 레귤레이터는 기준전압을 생성하기 위한 기준전압 생성기, 부하(Load)에 제공되는 출력전압을 피드백 받아서, 상기 기준전압과 상기 출력전압을 비교하여 업(Up) 신호 또는 다운(Down) 신호를 생성하기 위한 비교기(Comparator), 상기 출력전압의 상태를 확인하여 부스트(Boost) 모드와 락(Lock) 모드 중에서 하나의 동작 모드를 선택하는 부스트 앤 락 디텍터(Boost & Lock detector), 상기 비교기에서 생성된 업 신호 또는 다운 신호와, 상기 부스트 앤 락 디텍터에서 선택된 동작 모드에 따라 스위치(Switch) 어레이(array)의 각 스위치의 온/오프(On/Off) 동작을 제어하는 컨트롤러(Controller) 및 상기 컨트롤러의 제어에 따라 바이너리 코드(Binary Code)로 구성된 스위치 어레이의 온/오프를 구동시키는 SW 버퍼(Buffer)를 포함한다. 본 발명에 의하면, 멀티 모드 검출 기술을 이용하여 디지털 LDO 레귤레이터를 제공함으로써, 배터리 장치에서 필요로 하는 빠른 과도 응답을 제공하는 효과가 있다. The present invention relates to a digital low-dropout regulator. The digital LDO regulator of the present invention includes a reference voltage generator for generating a reference voltage, a feedback circuit for receiving an output voltage supplied to a load, A comparator for comparing the output voltage with the output voltage to generate an up signal or a down signal and a comparator for comparing the output voltage with a comparator for checking whether the output voltage is in a Boost mode or a Lock mode A Boost & Lock detector for selecting a mode, an up signal or a down signal generated in the comparator, and a switch for selecting a switch of a switch array according to an operation mode selected in the boost & A controller for controlling ON / OFF operation of the switch array and a switch array composed of a binary code according to the control of the controller, And a SW buffer for synchronizing the data. According to the present invention, a digital LDO regulator is provided using a multimode detection technique, thereby providing a quick transient response required in a battery device.

Description

멀티 모드 검출 기술을 이용한 디지털 ＬＤＯ 레귤레이터 {Digital low drop-out regulator using technique of detecting multi-mode}TECHNICAL FIELD [0001] The present invention relates to a digital low-dropout regulator using multi-mode detection technology,

본 발명은 디지털 LDO 레귤레이터(low drop-out regulator)에 관한 것으로서, 더욱 상세하게는 멀티 모드(Multi-mode) 검출 기술을 이용하여 빠른 과도응답 특성을 갖는 디지털 LDO 레귤레이터에 관한 것이다. The present invention relates to a digital low-dropout regulator, and more particularly, to a digital LDO regulator having a fast transient response characteristic using a multi-mode detection technique.

전압 레귤레이터는 다양한 전기 및 전자-기계 애플리케이션에서 이용된다. 예를 들어, DC 전압 레귤레이터는 일반적으로 가변 DC 전압 입력을 받아서 정류된 DC 전압 출력을 생성하는 정적 회로와 연계하여 구현된다. 출력 전압은 입력 전압과 출력 부하 전류에서의 변화에 대하여 유지된다. 산업적이고 상용의 애플리케이션에서 널리 이용되는 전압 레귤레이터의 한 종류는 LDO 레귤레이터(low drop-out regulator)이다. 또한, LDO 레귤레이터는 정류를 정지하기 전에 인가되는 낮은 전압을 이용하여 기능하는 것으로 알려져 있다.Voltage regulators are used in a variety of electrical and electro-mechanical applications. For example, a DC voltage regulator is typically implemented in conjunction with a static circuit that receives a variable DC voltage input and produces a rectified DC voltage output. The output voltage is maintained for changes in input voltage and output load current. One type of voltage regulator that is widely used in industrial and commercial applications is the LDO regulator (low drop-out regulator). It is also known that the LDO regulator functions using a low voltage applied before stopping the rectification.

LDO 레귤레이터는 전류 효율을 높이기 위해서 정상 상태 정전류(Quiescent current)를 줄여야 한다. 기존의 아날로그 회로는 LDO 레귤레이터의 안정도 및 부하전류에 따른 응답시간을 개선하도록 구성되며, 이에 따라 정상 상태 정전류가 증가하는 단점이 있고, 공급 전압이 감소함에 따라 설계상의 어려움이 있다.LDO regulators must reduce steady-state quiescent current to improve current efficiency. Conventional analog circuits are configured to improve the stability and response time of the LDO regulator in response to the load current, which results in a steady state constant current increase, and design difficulties as the supply voltage decreases.

최근, 휴대전화, 노트북 등의 휴대기기를 포함하는 다양한 스마트 제품에 디지털 LDO 레귤레이터를 사용하는 것이 보편화되고 있고, 다 기능화, 고 성능화함에 따라 전원관리 및 전력소모 절감 기술이 중요시되고 있다. Recently, the use of digital LDO regulators in various smart products including portable devices such as mobile phones and laptops has become commonplace, and power management and power consumption reduction techniques are becoming more important as they become more versatile and higher performance.

이를 위하여 낮은 전력을 필요로 하는 회로 설계에 있어서, 빠른 과도응답, 전력 및 전류 효율 향상 및 가변적인 전압 공급이 가능한 디지털 LDO 레귤레이터를 필요로 한다. This requires a digital LDO regulator capable of fast transient response, improved power and current efficiency, and variable voltage supply in circuit designs that require low power.

대한민국 공개특허 10-2003-0013858Korean Patent Publication No. 10-2003-0013858

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 멀티 모드 검출 기술을 이용하여 빠른 과도응답 특성을 갖는 디지털 LDO 레귤레이터를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a digital LDO regulator having a fast transient response characteristic using a multimode detection technique.

본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.The objects of the present invention are not limited to the above-mentioned objects, and other objects not mentioned can be clearly understood by those skilled in the art from the following description.

이와 같은 목적을 달성하기 위한 본 발명의 디지털 LDO 레귤레이터는 기준전압을 생성하기 위한 기준전압 생성기, 부하(Load)에 제공되는 출력전압을 피드백 받아서, 상기 기준전압과 상기 출력전압을 비교하여 업(Up) 신호 또는 다운(Down) 신호를 생성하기 위한 비교기(Comparator), 상기 출력전압의 상태를 확인하여 부스트(Boost) 모드와 락(Lock) 모드 중에서 하나의 동작 모드를 선택하는 부스트 앤 락 디텍터(Boost & Lock detector), 상기 비교기에서 생성된 업 신호 또는 다운 신호와, 상기 부스트 앤 락 디텍터에서 선택된 동작 모드에 따라 스위치(Switch) 어레이(array)의 각 스위치의 온/오프(On/Off) 동작을 제어하는 컨트롤러(Controller) 및 상기 컨트롤러의 제어에 따라 바이너리 코드(Binary Code)로 구성된 스위치 어레이의 온/오프를 구동시키는 SW 버퍼(Buffer)를 포함한다. In order to achieve the above object, a digital LDO regulator of the present invention includes a reference voltage generator for generating a reference voltage, a feedback circuit for receiving an output voltage supplied to a load, comparing the reference voltage with the output voltage, A Boost and a Lock detector for selecting one of the Boost mode and the Lock mode by checking the state of the output voltage, A lock detector, an up signal or a down signal generated by the comparator, and an on / off operation of each switch of a switch array according to an operation mode selected by the boost and lock detector. And a SW buffer for driving on / off of a switch array composed of binary codes under the control of the controller.

상기 부스트 앤 락 디텍터는 상기 기준전압 생성기에서 생성된 기준 전압이 상기 부스트 앤 락 디텍터에서 미리 정한 전압 범위에 포함되지 않으면, 부스트 모드로 동작 모드를 선택하고, 상기 기준 전압이 상기 부스트 앤 락 디텍터에서 미리 정한 전압 범위에 포함되면 락 모드를 선택하며, 상기 컨트롤러는 상기 부스트 앤 락 디텍터에서 부스트 모드가 선택되면, SAR(Successive Approximation Register) 방식으로 동작하여 스위치 어레이를 제어하고, 락 모드가 선택되면 누산기(Accumulator)로 동작하여 스위치 어레이를 제어할 수 있다. The boost and lock detector selects an operation mode in a boost mode if the reference voltage generated in the reference voltage generator is not included in a predetermined voltage range in the boost and lock detector, The controller selects a lock mode if the voltage is within a predetermined voltage range, and when the boost mode is selected in the boost and lock detector, the controller operates in a successive approximation register (SAR) manner to control the switch array. It can operate as an accumulator and control the switch array.

상기 부하에 흐르는 전류의 변동에 따라 상기 출력 전압에 오버슈트(Overshoot) 또는 언더슈트(Undershoot)가 발생하는 경우, 상기 부스트 앤 락 디텍터는 상기 출력 전압의 오버슈트 또는 언더슈트에 따라 부스트 모드와 락 모드의 동작 모드를 결정하는데 필요한 전압 범위를 설정할 수 있다. When an overshoot or an undershoot occurs in the output voltage according to a variation of a current flowing in the load, the boost and lock detector outputs a boost mode and an undershoot according to an overshoot or an undershoot of the output voltage, The voltage range necessary for determining the operation mode of the mode can be set.

상기 컨트롤러는 베릴로그(Verilog) HDL(Hardware Description Language)로 이루어질 수 있다. The controller may be a Verilog HDL (Hardware Description Language).

본 발명에 의하면, 멀티 모드 검출 기술을 이용하여 디지털 LDO 레귤레이터를 제공함으로써, 배터리 장치에서 필요로 하는 빠른 과도 응답을 제공하는 효과가 있다. According to the present invention, a digital LDO regulator is provided using a multimode detection technique, thereby providing a quick transient response required in a battery device.

또한, 본 발명의 부스트 모드(Boost mode)와 락 모드(Lock mode)는 빠른 과도응답이 필요한지 또는 높은 전류효율이 필요한지에 따라 모드 전환이 가능하여, 상황에 따라 적합한 모드로 구동되어 안정적인 품질을 제공한다는 효과가 있다. The booster mode and the lock mode of the present invention can be switched depending on whether a fast transient response is required or a high current efficiency is required, .

또한, 본 발명의 디지털 LDO 레귤레이터는 클럭 타입 (Clock-type) 또는 증폭기 형태의 VTC를 제거하고, 컨트롤러(Controller) 구조인 누산기(Accumulator)를 사용함으로써, 부하 조정 측면에서 더욱 개선된 면이 있으며, 보다 효율적이라는 장점이 있다. Further, the digital LDO regulator of the present invention is further improved in terms of load adjustment by eliminating a clock-type or amplifier-type VTC and using an accumulator as a controller structure, It is more efficient.

또한, 본 발명의 디지털 LDO 레귤레이터는 기준 전압(Vref)의 임계값 레벨(threshold levels)을 PMOS/NMOS의 크기를 조절하면서 Vout 때까지 비교할 수 있으므로, 기존 레귤레이터 대비 비교 속도가 빠르다는 효과가 있다. Also, since the digital LDO regulator of the present invention can compare the threshold levels of the reference voltage Vref while adjusting the size of the PMOS / NMOS, the comparison speed is faster than that of the conventional regulator.

도 1은 디지털 LDO 레귤레이터의 구조를 보여주는 블록도이다.
도 2는 도 1의 디지털 LDO 레귤레이터의 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 디지털 LDO 레귤레이터의 구조를 보여주는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 디지털 LDO 레귤레이터에서 Vout 변화에 따른 부스트(Boost) 신호와 락(Lock) 신호를 표시한 그래프이다.
도 5는 본 발명의 일 실시예에 따른 디지털 LDO 레귤레이터에서 Vout의 언더슈트(undershoot)에 다른 모드 변환을 비교한 그래프이다. 1 is a block diagram showing the structure of a digital LDO regulator.
2 is a timing diagram of the digital LDO regulator of FIG.
3 is a block diagram illustrating a structure of a digital LDO regulator according to an exemplary embodiment of the present invention.
FIG. 4 is a graph showing boost signals and lock signals according to Vout changes in a digital LDO regulator according to an exemplary embodiment of the present invention. Referring to FIG.
FIG. 5 is a graph comparing undershoot of Vout and other mode conversions in a digital LDO regulator according to an exemplary embodiment of the present invention. Referring to FIG.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.While the invention is susceptible to various modifications and alternative forms, specific embodiments thereof are shown by way of example in the drawings and will herein be described in detail. It should be understood, however, that the invention is not intended to be limited to the particular embodiments, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used in this application is used only to describe a specific embodiment and is not intended to limit the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In the present application, the terms "comprises" or "having" and the like are used to specify that there is a feature, a number, a step, an operation, an element, a component or a combination thereof described in the specification, But do not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the contextual meaning of the related art and are to be interpreted in an ideal or overly formal sense unless expressly defined in the present application Do not.

또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.In the following description of the present invention with reference to the accompanying drawings, the same components are denoted by the same reference numerals regardless of the reference numerals, and redundant explanations thereof will be omitted. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail.

본 발명은 디지털 LDO 레귤레이터(low drop-out regulator)에 대한 것이다. The present invention is directed to a digital drop-out regulator.

도 1은 디지털 LDO 레귤레이터의 구조를 보여주는 블록도이다. 1 is a block diagram showing the structure of a digital LDO regulator.

도 1에서 디지털 LDO 레귤레이터(low drop-out regulator)는 VTC(Voltage-to-Time Converter)(10), TDC(Time-to-Digital Converter)(18), BMD(Boost Mode Detector)(12), PD(Phase Detector)(14), UD(Up/down Detector)(16)를 포함한다. 1, the digital low-dropout regulator includes a VTC (Voltage-to-Time Converter) 10, a Time-to-Digital Converter (TDC) 18, a BMD (Boost Mode Detector) A PD (Phase Detector) 14, and an UD (Up / down Detector)

VTC(10)는 기준 전압과 출력전압에 따라 지연된 정도가 다른 펄스를 출력한다. 즉, 기준전압이 출력전압보다 작으면 작게 지연되는 펄스를 출력하고, 기준전압이 출력전압보다 크면 크게 지연되는 펄스를 출력한다. The VTC 10 outputs pulses with different degrees of delay depending on the reference voltage and the output voltage. That is, when the reference voltage is smaller than the output voltage, a pulse that is delayed slightly is output, and when the reference voltage is larger than the output voltage, a pulse that is delayed greatly is output.

순환(Cyclic) TDC(Time to Digital converter)(18)는 위상 오차를 일정한 펄스 폭만큼 줄이는 역할을 한다. 즉, 위상 오차가 크면 순환(Cyclic) TDC(Time to Digital converter)(18)에서 펄스 폭을 줄이는 양이 일정하기 때문에 업/다운 계수기(20)에 보내는 신호에 더 많은 펄스를 주게 된다. A cyclic TDC (Time to Digital Converter) 18 serves to reduce the phase error by a predetermined pulse width. That is, if the phase error is large, the amount of reducing the pulse width in the cyclic TDC (Time to Digital Converter) 18 is constant, and thus gives more pulses to the signal sent to the up / down counter 20.

업/다운 계수기(20)는 UD(16)에서 나온 신호에 따라 카운트를 증가시키거나 감소시킨다.The up / down counter 20 increases or decreases the count in accordance with the signal from the UD 16.

업/다운 계수기(20)에서 나오는 카운트 신호에 따라 스위치 열(Switch array)의 스위치를 키고 끄게 되는데, 스위치가 많이 켜질수록 충전되는 전하량이 많아진다. The switches of the switch array are turned on and off according to the count signal outputted from the up / down counter 20. The more the switches are turned on, the more the amount of charges to be charged increases.

도 1에서 디지털 LDO 레귤레이터는 디지털로 제어를 하기 위해서, 전압영역은 시간영역으로 변환하고, 시간영역은 디지털 영역으로 변환하는 방식으로 신호를 처리하게 된다. 전압영역에서 바로 디지털 영역으로 변환할 경우, 높은 분해능을 갖는 ADC(Analog to Digital Converter)의 설계로 인하여, 큰 전류소모 및 면적을 갖게 되는데, 이로 인해 전압 레귤레이터의 전류 효율 및 BOM(Bill Of Material)이 떨어지게 된다. In Fig. 1, the digital LDO regulator processes a signal in a manner of converting a voltage region into a time domain and a time domain into a digital domain in order to perform digital control. When converting from a voltage region directly to a digital region, a large current consumption and area are required due to the design of a high-resolution ADC (Analog to Digital Converter), which causes the voltage efficiency of the voltage regulator and the bill of materials (BOM) .

그래서, 도 1처럼 전압 영역을 시간영역으로 변환하고, 시간영역을 디지털 영역으로 변환하는 방식을 사용하게 된다. 또한, 이 방식은 전압영역을 시간영역으로 변환시킬 때 이득을 줄 수 있기 때문에 더욱 정밀한 신호처리가 가능하다.Therefore, as shown in FIG. 1, a voltage domain is converted into a time domain and a time domain is converted into a digital domain. In addition, since this method can provide a gain when converting the voltage domain into the time domain, more precise signal processing is possible.

도 1을 참조하여 디지털 LDO 레귤레이터의 동작을 설명하면, 먼저 VTC(10)는 기준전압(Vref)과 전압 레귤레이터의 출력전압에 대하여, 전압에 따른 펄스 신호의 상승 엣지(edge)를 각각 다르게 지연시켜 출력한다. First, the operation of the digital LDO regulator will be described with reference to FIG. 1. First, the VTC 10 delays the rising edges of the pulse signals corresponding to the voltages with respect to the reference voltage Vref and the output voltage of the voltage regulator, respectively Output.

그리고, BMD(12), PD(14), UD(16) 블록에서 전압의 상태를 감지하게 된다.Then, the state of the voltage is detected in the BMD 12, the PD 14, and the UD block 16.

τref와 τout 펄스의 상승 엣지는 전압 정보를 갖고 있으므로, PD(14)는 이 두 펄스의 상승 엣지에 대해 새로운 펄스 형태로 출력한다. 즉, 기준전압과 전압 레귤레이터의 출력전압의 차이만큼 펄스의 폭이 달라진다. Since the rising edges of? ref and? out pulses have voltage information, the PD 14 outputs a new pulse form for the rising edges of these two pulses. That is, the width of the pulse differs by the difference between the reference voltage and the output voltage of the voltage regulator.

UD(16)는 전압 레귤레이터의 출력전압을 기준전압과 비교하여 높고 낮음을 판단하고, UD(16)에서 출력되는 출력신호는 업/다운 계수기(Up/down counter)(20)를 증가하거나 감소하는 것에 대한 카운트를 결정하는 신호이다. The UD 16 compares the output voltage of the voltage regulator with the reference voltage to determine whether it is high or low and the output signal output from the UD 16 increases or decreases the up / down counter 20 Is a signal that determines the count for the < / RTI >

PD(140)에서 출력되는 펄스 폭은 전압의 차이에 대한 정보를 갖고 있으므로, 순환(Cyclic) TDC(18)에서 이 폭을 일정한 양만큼 줄이면서 폭이 사라질 때까지 뒷단의 업/다운 계수기(20)를 카운트하여, 업/다운 계수기(20)의 스위치 열을 턴 온/오프(On/Off)하게 된다. 결국 루프가 계속 돌면서 전압 레귤레이터의 출력전압(Vout)과 기준전압(Vref)이 같아지게 된다. Since the pulse width output from the PD 140 has information on the difference of the voltage, the cyclic TDC 18 decrements the width by a predetermined amount, and controls the up / down counter 20 And turns on / off the switch row of the up / down counter 20. [0050] As a result, the output voltage Vout of the voltage regulator becomes equal to the reference voltage Vref while the loop continues to flow.

이에 대한 타이밍 다이어그램은 도 2와 같다. The timing diagram for this is shown in FIG.

도 2는 도 1의 디지털 LDO 레귤레이터의 타이밍도이다. 2 is a timing diagram of the digital LDO regulator of FIG.

도 2를 참조하면, BMD(12)는 기준전압과 전압 레귤레이터의 출력전압과 차이가 많이 생길 때, 루프의 이득을 주어 빠른 시간응답을 갖도록 한다. Referring to FIG. 2, when the reference voltage and the output voltage of the voltage regulator differ from each other, the BMD 12 gives a gain of the loop to have a quick time response.

즉, 갑작스런 부하 전류의 변화는 출력전압의 변화를 야기하는데 기준전압과 전압 레귤레이터의 출력전압의 차이가 일정한 값보다 커지게 되면, BMD(12)가 이를 감지하게 되는 것이다. That is, a sudden change in the load current causes a change in the output voltage. When the difference between the reference voltage and the output voltage of the voltage regulator becomes larger than a predetermined value, the BMD 12 senses the change.

VTC(10)의 출력은 전압 정보를 갖고 있기 때문에 VTC(10) 출력의 두 펄스의 상승 엣지를 비교하여 전압의 차이를 알 수 있다. Since the output of the VTC 10 has voltage information, the rising edge of the two pulses of the VTC 10 output can be compared to know the difference in voltage.

VTC(10)는 기준전압에 대한 펄스의 상승 엣지의 타이밍과 전압 레귤레이터의 출력전압에 대한 펄스의 상승 엣지의 타이밍의 차이가 정해진 값보다 클 때, 이를 감지하여 업/다운 계수기(20)에 신호를 보내 카운트의 개수를 2배 내지 4배 늘리게 된다. 이러한 구조의 과도 응답에서 상승 모드 기술은 디지털화로 인해 저하된 과도 응답을 회복하는데 사용이 된다. When the difference between the timing of the rising edge of the pulse with respect to the reference voltage and the timing of the rising edge of the pulse with respect to the output voltage of the voltage regulator is greater than a predetermined value, the VTC 10 detects this and outputs the signal To increase the number of counts by 2 to 4 times. In the transient response of this structure, the rising mode technique is used to recover the transient response degraded by digitization.

하지만 이 구조는 여전히 과도 응답 측면에서 비효율적이고, 증폭기 형식인 VTC(10) 때문에 낮은 전압에서 구동하기 어렵다. 또한 부하 전류(load current)가 작을 때 출력전압의 변화를 막기 위해서 디커플링 커패시터(Decoupling Capacitor)(CL)가 구비되는데, 이 커패시터의 크기에 따라 회로의 불안정을 야기하거나 루프의 속도 저하를 일으킬 수 있다.However, this structure is still ineffective in terms of transient response and is difficult to operate at low voltages due to the amplifier type VTC (10). Also, a decoupling capacitor (C L ) is provided to prevent a change in the output voltage when the load current is small. Depending on the size of the capacitor, the circuit may be unstable or the speed of the loop may be lowered have.

이상에서 언급한 전력효율의 한계와, 과도응답 측면에서 비효율적인 면과, 불안정한 부하 조정 능력을 고려하여, 본 발명에서는 보다 빠르고 향상된 부하 조절 능력이 있는 디지털 LDO 레귤레이터를 제안한다.The present invention proposes a digital LDO regulator having faster and more improved load control capability in consideration of the limitations of power efficiency, inefficiency in terms of transient response, and unstable load control capability.

본 발명에서 제안하는 디지털 LDO 레귤레이터는 멀티 모드(Multi-Mode) 검출 기술을 기반으로 하고, Verilog HDL을 통해 SAR(Successive Approximation Register)과 ACC(Accumulator)를 포함한다. The digital LDO regulator proposed in the present invention is based on a multi-mode detection technique and includes a successive approximation register (SAR) and an ACC (Accumulator) through Verilog HDL.

본 발명에서 멀티 모드(Multi-Mode) 검출 방법은 부스트 앤 락(Boost & Lock) 디텍션(detection)을 포함하며, 이 기술은 과도응답과 부하조정을 향상시킨다.In the present invention, the multi-mode detection method includes Boost & Lock detection, which improves transient response and load adjustment.

도 3은 본 발명의 일 실시예에 따른 디지털 LDO 레귤레이터의 구조를 보여주는 블록도이다. 3 is a block diagram illustrating a structure of a digital LDO regulator according to an exemplary embodiment of the present invention.

도 3을 참조하면, 본 발명의 디지털 LDO 레귤레이터(low drop-out regulator)는 기준전압 생성기(110), 비교기(Comparator)(120), 부스트 앤 락 디텍터(Boost & Lock detector)(130), 컨트롤러(Controller)(140), SW 버퍼(buffer)(150), SW 어레이(array)(160)를 포함한다. 3, the digital low-dropout regulator of the present invention includes a reference voltage generator 110, a comparator 120, a Boost & Lock detector 130, A controller 140, a SW buffer 150, and a SW array 160. [

도 3을 참조하면, 기준 전압 생성기(110)는 기준 전압(Reference Voltage)(Vref')을 생성하는 역할을 한다. Referring to FIG. 3, the reference voltage generator 110 generates a reference voltage Vref '.

비교기(Comparator)(120)는 부하(Load)에 제공되는 출력전압(Vout)을 피드백 받아서, 기준전압(Vref')과 출력전압(Vout)을 비교하여 업(Up) 신호 또는 다운(Down) 신호를 생성하는 역할을 한다. The comparator 120 receives the output voltage Vout supplied to the load and compares the reference voltage Vref 'with the output voltage Vout to generate an up signal or a down signal .

부스트 앤 락 디텍터(Boost & Lock detector)(130)는 출력전압(Vout)의 상태를 확인하여 부스트(Boost) 모드와 락(Lock) 모드 중에서 하나의 동작 모드를 선택한다. The Boost & Lock detector 130 checks the state of the output voltage Vout and selects one of a Boost mode and a Lock mode.

컨트롤러(140)는 비교기(120)에서 생성된 업 신호 또는 다운 신호와, 부스트 앤 락 디텍터(130)에서 선택된 동작 모드에 따라 스위치(Switch) 어레이(array)(160)의 각 스위치의 온/오프(On/Off) 동작을 제어한다. The controller 140 controls the ON or OFF of each switch of the switch array 160 according to the operation mode selected by the boost and lock detector 130 and the up signal or the down signal generated by the comparator 120, (On / Off) operation.

SW 버퍼(150)는 컨트롤러(140)의 제어에 따라 바이너리 코드(Binary Code)로 구성된 스위치 어레이(160)의 온/오프를 구동시킨다. The SW buffer 150 drives ON / OFF of the switch array 160 composed of a binary code under the control of the controller 140.

비교기(120)는 출력 전압인 Vout과 기준 전압인 Vref를 비교하여 업(Up) 신호와 다운(Down) 신호를 생성한다. The comparator 120 compares the output voltage Vout with the reference voltage Vref to generate an up signal and a down signal.

부스트 앤 락 디텍터(130)는 Vout의 상태를 확인하여 동작 영역을 선택하는 역할을 한다. The boost and lock detector 130 confirms the state of Vout and selects the operation region.

본 발명의 일 실시예에서 컨트롤러(140)는 스위치의 온 또는 오프를 결정하는 베릴로그(Verilog) HDL(Hardware Description Language)로 이루어질 수 있다. In one embodiment of the present invention, the controller 140 may be a Verilog HDL (Hardware Description Language) that determines whether the switch is on or off.

SW 버퍼(Buffer(150)는 바이너리 코드(Binary Code)로 구성되어 있는 SW 어레이(array)(160)를 구동한다. The SW buffer (Buffer 150) drives a SW array 160 composed of a binary code.

본 발명에서 제안하는 디지털 LDO 레귤레이터는 크게 세 가지 동작으로 구분되는데, 급격한 부하 전류(load current)의 변화로 출력 전압의 변화가 큰 경우에는 SAR(Successive Approximation Register) 타입(type) 컨트롤러를 사용하며, 전원전압이 심하게 변동하여 회로가 동작을 제대로 못 할 정도가 되면 안정적인 공급을 무시하고 빨리 돌아오는 모드인 부스트(Boost) 모드 동작과, 목표(target) 전압에 도달하여 출력 전압의 변화가 거의 없는 락(lock) 모드 동작과, 부스트 모드 동작과 락 모드 동작의 영역 사이의 노멀(normal) 모드 동작으로 구분할 수 있다. The digital LDO regulator proposed in the present invention is roughly divided into three operations. When a change in output voltage due to a sudden change in load current is large, a SAR (Successive Approximation Register) type controller is used. When the power supply voltage fluctuates so much that the circuit can not operate properly, the boost mode operation, which is a mode in which the stable supply is ignored, and the operation mode in which the output voltage reaches a target voltage, a normal mode operation between a lock mode operation and an operation mode of a boost mode operation and a lock mode operation.

SAR 동작은 Vout과 Vref를 비교하여 최상위 비트(bit)부터 채워나가며 출력 비트(output bit)만큼의 주기만 필요로 하기 때문에, 일반적인 누산기(Accumulator)에 비해 과도 응답 시간이 감소된다. Since the SAR operation compares Vout and Vref and fills from the most significant bit and requires only a period of output bits, the transient response time is reduced compared to a normal accumulator.

ACC 동작은 비선형적인 프로포즈드(Proposed) ACC를 사용하여 다양한 이득을 갖게 되는데 이로 인해 과도응답의 시간이 줄어든다.The ACC operation uses a nonlinear proposed ACC to achieve various gains, which reduces the transient response time.

기준전압 생성기(110)에서 만들어지는 Vref'가 부스트 앤 락 디텍터(130)에서 생성되는 두 개의 기준(Reference) 전압 사이에 들어가 있지 않으면, 부스트(Boost) 신호가 하이(High)가 되어 컨트롤러(140)는 SAR 동작을 하게 된다. 이는 출력단의 급격한 전류 변화에 SW 어레이(160)의 비트(bit)만큼의 사이클(Cycle)만을 필요로 하기 때문에, 높은 해상도나 넓은 부하 전류(load current) 범위를 충족시키기 위한 큰 비트(bit)의 SW 어레이(160)를 사용할 수 있게 만든다. If the Vref 'produced by the reference voltage generator 110 does not fall between the two reference voltages generated by the boost and lock detector 130, the Boost signal goes high and the controller 140 ) Perform SAR operations. This requires only a bit cycle of the SW array 160 in response to a sudden current change of the output stage. Therefore, a large bit of a bit string to meet a high resolution or a wide load current range Thereby making the SW array 160 usable.

부스트 앤 락 디텍터(130)에서 부스트 디텍터(Boost detector)와 같은 원리로 락 디턱터(Lock detector)는 Vref'이 두 기준 전압(Reference Voltage) 사이에 들어오게 되면, 락(Lock) 신호의 출력을 하이(High)로 만든다. 이는 컨트롤러(140)를 누산기(Accumulator)로 작동하게 한다. 또한, 락 신호의 출력이 하이(High)로 유지되는 상태에서 업/다운(Up/Down) 신호가 반복되면, Vout이 목표(target) 전압에 도달했다고 판단하여 기준 클럭(Reference Clock)을 분주하고, 컨트롤러(140)의 동작속도를 느리게 만들어 대기 전류(Quiescent Current)를 감소시킨다. The lock detector detects the output of the lock signal when the reference voltage Vref 'falls between the two reference voltages by the same principle as the boost detector in the boost and lock detector 130 High. This causes the controller 140 to operate as an accumulator. If the up / down signal is repeated while the output of the lock signal is maintained at a high level, it is determined that Vout has reached the target voltage and the reference clock is divided , The operation speed of the controller 140 is made slow to reduce the quiescent current.

마지막으로 락(Lock) 신호와 부스트(boost) 신호가 둘 다 로우(Low)가 되면, 노멀(normal) 모드 동작을 한다. 이 동작에서 컨트롤러(140)는 출력 코드(code)에 비례하여 누산(Accumulate)하는 값을 증가시킴으로써 과도응답 시간을 줄일 수 있다. Finally, when both the lock signal and the boost signal are low, normal mode operation is performed. In this operation, the controller 140 may reduce the transient response time by increasing the value Accumulate in proportion to the output code.

도 4는 본 발명의 일 실시예에 따른 디지털 LDO 레귤레이터에서 Vout 변화에 따른 부스트(Boost) 신호와 락(Lock) 신호를 표시한 그래프이다. FIG. 4 is a graph showing boost signals and lock signals according to Vout changes in a digital LDO regulator according to an exemplary embodiment of the present invention. Referring to FIG.

도 4에서 Vout 변화에 따른 부스트(Boost) 신호와 락(Lock) 신호의 변화를 볼 수 있다. 또한, Vout이 Vref'을 기준으로 하여 그 차이가 정해진 값 이상으로 커지면 부스트 모드(Boost mode)로 동작하고, Vout이 정해진 값 이내로 Vref'와 가까워지면 락 모드(Lock mode)로 동작하는 것을 확인할 수 있다. In FIG. 4, the change of the boost signal and the lock signal according to the change of Vout can be seen. In addition, if Vout is larger than a predetermined value with reference to Vref ', it operates in a boost mode. If Vout is close to Vref' within a predetermined value, it is confirmed that the operation is in a lock mode have.

도 5는 본 발명의 일 실시예에 따른 디지털 LDO 레귤레이터에서 Vout의 언더슈트(undershoot)에 다른 모드 변환을 비교한 그래프이다. FIG. 5 is a graph comparing undershoot of Vout and other mode conversions in a digital LDO regulator according to an exemplary embodiment of the present invention. Referring to FIG.

도 5에서 보는 바와 같이, 부하 전류(load current)에 변동이 있으면 Vout에서 오버슈트(Overshoot) 또는 언더슈트(Undershoot)가 발생한다. 이러한 오버슈트(Overshoot) 또는 언더슈트(Undershoot)의 발생하는 값이 정해진 값 이상으로 크면, 부스트 모드(Boost mode)로 동작하여 빠른 과도응답을 얻게 되고, 그 값이 정해진 값 이내로 작다면 락 모드(Lock mode)로 동작하게 된다. As shown in FIG. 5, when there is a change in the load current, an overshoot or an undershoot occurs in Vout. If the overshoot or undershoot is greater than the predetermined value, it operates in the boost mode to obtain a quick transient response. If the value is smaller than the predetermined value, the lock mode Lock mode).

도 5에서 a는 Vout 신호의 언더슈트 발생시에 락 모드로 시동하게 되는 값이고, b는 Vout 신호의 오버슈트 발생시에 부스트 모드로 시동하게 되는 값이다. In FIG. 5, a is a value to be started in a lock mode upon occurrence of an undershoot of a Vout signal, and b is a value to be started in a boost mode upon occurrence of an overshoot of a Vout signal.

본 발명에서 부스트 앤 락 디텍터(130)는 기준전압 생성기(110)에서 생성된 기준 전압(Vref')이 부스트 앤 락 디텍터(130)에서 미리 정한 전압 범위에 포함되지 않으면, 부스트 모드로 동작 모드를 선택하고, 기준 전압(Vref')이 부스트 앤 락 디텍터(130)에서 미리 정한 전압 범위에 포함되면 락 모드를 선택한다. If the reference voltage Vref 'generated by the reference voltage generator 110 is not included in the predetermined voltage range in the boost and lock detector 130, the boost and lock detector 130 may set the operation mode to the boost mode And when the reference voltage Vref 'is included in the predetermined voltage range in the boost and lock detector 130, the lock mode is selected.

컨트롤러(140)는 부스트 앤 락 디텍터(130)에서 부스트 모드가 선택되면, SAR(Successive Approximation Register) 방식으로 동작하여 스위치 어레이(160)를 제어하고, 락 모드가 선택되면 누산기(Accumulator)로 동작하여 스위치 어레이(160)를 제어한다. The controller 140 operates in the SAR (Successive Approximation Register) mode to control the switch array 160 when the boost mode is selected in the boost and lock detector 130. When the lock mode is selected, the controller 140 operates as an accumulator And controls the switch array 160.

본 발명에서 부하에 흐르는 전류의 변동에 따라 출력 전압(Vout)에 오버슈트(Overshoot) 또는 언더슈트(Undershoot)가 발생하는 경우, 부스트 앤 락 디텍터(130)는 출력 전압(Vout)의 오버슈트 또는 언더슈트에 따라 부스트 모드와 락 모드의 동작 모드를 결정하는데 필요한 전압 범위를 설정할 수 있다.In the present invention, when an overshoot or an undershoot occurs in the output voltage Vout in accordance with the variation of the current flowing in the load, the boost and lock detector 130 performs an overshoot of the output voltage Vout Depending on the undershoot, the voltage range required to determine the operation mode of the boost mode and the lock mode can be set.

이렇게 본 발명에서는 오버슈트 또는 언더슈트가 발생 할 때마다, Vout에 따라 부스트 모드와 락 모드로 동작하므로 멀티 모드(Multi-Mode) 방식의 디지털 LDO 레귤레이터이다.The present invention is a multi-mode digital LDO regulator that operates in a boost mode and a lock mode according to Vout whenever an overshoot or undershoot occurs.

이상 본 발명을 몇 가지 바람직한 실시예를 사용하여 설명하였으나, 이들 실시예는 예시적인 것이며 한정적인 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 지닌 자라면 본 발명의 사상과 첨부된 특허청구범위에 제시된 권리범위에서 벗어나지 않으면서 다양한 변화와 수정을 가할 수 있음을 이해할 것이다.While the present invention has been described with reference to several preferred embodiments, these embodiments are illustrative and not restrictive. It will be understood by those skilled in the art that various changes and modifications may be made therein without departing from the spirit of the invention and the scope of the appended claims.

110 기준 전압 생성기 120 비교기
130 부스트 앤 락 디텍터 140 컨트롤러
150 SW 버퍼 160 SW 어레이110 Reference voltage generator 120 Comparator
130 Boost & Lock Detector 140 Controller
150 SW buffer 160 SW array

Claims (4)

기준전압을 생성하기 위한 기준전압 생성기;
부하(Load)에 제공되는 출력전압을 피드백 받아서, 상기 기준전압과 상기 출력전압을 비교하여 업(Up) 신호 또는 다운(Down) 신호를 생성하기 위한 비교기(Comparator);
상기 출력전압의 상태를 확인하여 부스트(Boost) 모드와 락(Lock) 모드 중에서 하나의 동작 모드를 선택하는 부스트 앤 락 디텍터(Boost & Lock detector);
상기 비교기에서 생성된 업 신호 또는 다운 신호와, 상기 부스트 앤 락 디텍터에서 선택된 동작 모드에 따라 스위치(Switch) 어레이(array)의 각 스위치의 온/오프(On/Off) 동작을 제어하는 컨트롤러(Controller); 및
상기 컨트롤러의 제어에 따라 바이너리 코드(Binary Code)로 구성된 스위치 어레이의 온/오프를 구동시키는 SW 버퍼(Buffer)를 포함하는 디지털 LDO 레귤레이터.
A reference voltage generator for generating a reference voltage;
A comparator for receiving an output voltage supplied to a load and comparing the reference voltage with the output voltage to generate an up signal or a down signal;
A Boost & Lock detector for checking a state of the output voltage and selecting one of an operation mode of a boost mode and a lock mode;
A controller for controlling an on / off operation of each switch of a switch array according to an operation mode selected by the boost and lock detector and an up signal or a down signal generated by the comparator; ); And
And a SW buffer (Buffer) for driving on / off of a switch array composed of a binary code under the control of the controller.
청구항 1에 있어서,
상기 부스트 앤 락 디텍터는 상기 기준전압 생성기에서 생성된 기준 전압이 상기 부스트 앤 락 디텍터에서 미리 정한 전압 범위에 포함되지 않으면, 부스트 모드로 동작 모드를 선택하고, 상기 기준 전압이 상기 부스트 앤 락 디텍터에서 미리 정한 전압 범위에 포함되면 락 모드를 선택하며,
상기 컨트롤러는 상기 부스트 앤 락 디텍터에서 부스트 모드가 선택되면, SAR(Successive Approximation Register) 방식으로 동작하여 스위치 어레이를 제어하고, 락 모드가 선택되면 누산기(Accumulator)로 동작하여 스위치 어레이를 제어하는 것을 특징으로 하는 디지털 LDO 레귤레이터.
The method according to claim 1,
The boost and lock detector selects an operation mode in a boost mode if the reference voltage generated in the reference voltage generator is not included in a predetermined voltage range in the boost and lock detector, When it is included in the predetermined voltage range, it selects the lock mode,
The controller controls the switch array by operating in the SAR (Successive Approximation Register) mode when the boost mode is selected in the boost and lock detector. When the lock mode is selected, the controller operates as an accumulator to control the switch array Digital LDO regulator.
청구항 2에 있어서,
상기 부하에 흐르는 전류의 변동에 따라 상기 출력 전압에 오버슈트(Overshoot) 또는 언더슈트(Undershoot)가 발생하는 경우, 상기 부스트 앤 락 디텍터는 상기 출력 전압의 오버슈트 또는 언더슈트에 따라 부스트 모드와 락 모드의 동작 모드를 결정하는데 필요한 전압 범위를 설정하는 것을 특징으로 하는 디지털 LDO 레귤레이터.
The method of claim 2,
When an overshoot or an undershoot occurs in the output voltage according to a variation of a current flowing in the load, the boost and lock detector outputs a boost mode and an undershoot according to an overshoot or an undershoot of the output voltage, And sets a voltage range necessary for determining an operation mode of the mode.
청구항 1에 있어서,
상기 컨트롤러는 베릴로그(Verilog) HDL(Hardware Description Language)로 이루어지는 것을 특징으로 하는 디지털 LDO 레귤레이터.The method according to claim 1,
Wherein the controller comprises a Verilog HDL (Hardware Description Language).
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