KR20170082245A - Light emitting diode and light emitting diode package including thereof - Google Patents

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Abstract

본 발명은 기판, 상기 기판 상에 배치되는 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 배치된 활성층 및 상기 활성층상에 배치되는 제2 도전형 반도체층을 포함하고, 상기 활성층의 횡단면은 삼각형 형상이며 상기 삼각형 형상의 상기 기판층의 횡단면의 적어도 하나의 각은 80° 내지 100°인 발광소자에 관한 것이다.The present invention provides a light emitting device comprising a substrate, a first conductivity type semiconductor layer disposed on the substrate, an active layer disposed on the first conductivity type semiconductor layer, and a second conductivity type semiconductor layer disposed on the active layer, Wherein the cross-section is triangular in shape and at least one angle of the cross-section of the substrate layer in the triangular shape is between 80 ° and 100 °.

Description

발광소자 및 이를 포함하는 발광소자 패키지{LIGHT EMITTING DIODE AND LIGHT EMITTING DIODE PACKAGE INCLUDING THEREOF}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a light emitting device and a light emitting device package including the light emitting device.

실시 예는 발광소자 및 이를 포함하는 발광소자 패키지에 관한 것이다.Embodiments relate to a light emitting device and a light emitting device package including the same.

발광 다이오드(LED:Light Emitting Diode)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.Light emitting diodes (LEDs) are a kind of semiconductor devices that convert the electricity into infrared rays or light by using the characteristics of compound semiconductors, exchange signals, or use as a light source.

반도체의 Ⅲ-Ⅴ족 또는 Ⅱ-Ⅵ 족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드와 같은 발광 소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있다. 또한, 발광 소자는 형광 물질을 이용하여 색을 조합함으로써 효율이 좋은 백색 광선도 구현할 수 있으며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경친화성의 장점을 가진다.Light emitting devices such as light emitting diodes and laser diodes using semiconductor III-V or II-VI compound semiconductors can be used for various colors such as red, green, blue, and ultraviolet Can be implemented. In addition, the light emitting device can realize a white light beam having high efficiency by combining colors using a fluorescent material, and has advantages such as low power consumption, semi-permanent lifetime, fast response speed, safety, and environment friendliness compared to conventional light sources such as fluorescent lamps and incandescent lamps .

따라서, 광 통신 수단의 송신 모듈, 액정 표시 장치(LCD:Liquid Crystal Display)의 백라이트를 구성하는 냉음극관(CCFL:Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호 등에까지 발광 소자의 응용이 확대되고 있다.Therefore, it is possible to replace a transmission module of an optical communication means, a light-emitting diode backlight replacing a cold cathode fluorescent lamp (CCFL) constituting a backlight of a liquid crystal display (LCD) White light emitting diodes (LEDs), automotive headlights, and signals.

발광 소자는 질화물계 반도체인 GaN을 발광 구조물로 사용할 수 있으며, 발광 구조물은 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.The light emitting device may be a nitride semiconductor, such as GaN, as a light emitting structure, and the light emitting structure may include a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer.

절연성 기판인 사파이어 기판에서 성장되는 질화물계 반도체층은, 기판과 발광 구조물은 이종의 재료이므로 격자 상수 부정합(lattice mismatch)이 매우 크고 이들 사이에 열 팽창 계수 차이도 매우 크기 때문에, 결정성을 악화시키는 전위(dislocation), 멜트 백(melt-back), 크랙(crack), 피트(pit), 표면 모폴로지(surface morphology) 불량 등이 발생할 수 있다.Since the substrate and the light emitting structure are different materials from each other in the nitride based semiconductor layer grown on the sapphire substrate which is an insulating substrate, the lattice mismatch is very large and the thermal expansion coefficient difference therebetween is very large, Dislocations, melt-backs, cracks, pits, surface morphology defects, and the like can occur.

상술한 문제점들 중 특히 전위 발생을 억제하기 위하여 ELOG(epitaxial lateral over-growth) 성장 방식이나 Pendeo 성장방식이 제안되었다.Among the above-mentioned problems, ELOG (epitaxial lateral over-growth) growth method or Pendeo growth method has been proposed in order to suppress dislocation generation.

도 1 및 도 2는 종래의 질화물계 반도체의 성장을 나타낸 도면이다.1 and 2 are views showing the growth of a conventional nitride-based semiconductor.

도 1은 ELOG 성장 방식을 나타낸 도면이다. 기판(substrate) 상에서 성장되는 질화물계 반도체(GaN)의 중간에 실리콘 산화물(SiO2) 등으로 마스크를 형성하여, 마스크 사이의 영역에서 성장되는 질화물계 반도체가 수직 성장 뿐만 아니라 마스크 위로 수평 성장을 하여, 마스크 상부의 영역에서는 결함을 제거할 수 있다.1 is a view showing an ELOG growth method. A mask is formed by a silicon oxide (SiO 2 ) or the like in the middle of a nitride-based semiconductor (GaN) grown on a substrate, and the nitride-based semiconductor grown in the region between the masks is grown not only vertically but also horizontally , Defects can be removed in the region above the mask.

도 2는 Pendeo 성장 방식을 나타낸 도면이다. 기판(substrate)을 식각하여 그루브(groove)를 형성하고, 그루브가 형성되지 않은 기판의 상부에서 질화물계 반도체층을 성장시킨다. 이때, 기판의 일부 영역에서 성장되는 질화물계 반도체는 수직 성장 및 수평 성장을 하여, 기판 상부의 전영역에서 질화물계 반도체층이 형성될 수 있다.2 is a view showing a Pendeo growth method. A substrate is etched to form a groove, and a nitride-based semiconductor layer is grown on a substrate on which a groove is not formed. At this time, the nitride-based semiconductor grown in a part of the substrate may undergo vertical growth and horizontal growth, and the nitride-based semiconductor layer may be formed in the entire region above the substrate.

그러나, 종래의 질화물계 반도체의 성장은 다음과 같은 문제점이 있다.However, the growth of the conventional nitride-based semiconductor has the following problems.

ELOG 방식의 경우 마스크로 사용되는 실리콘 산화물과 GaN과의 마찰로 인하여 틸트(tilt)가 발생하여 전위가 발생할 수 있다. 또한, 마스크 위에서 수평 성장을 하며 마스크 상부의 전영역에서도 질화물계 반도체가 성장하는데 시간이 증가할 수 있다.In the case of the ELOG method, a tilt occurs due to the friction between the silicon oxide used as a mask and GaN, and a potential may be generated. Further, the nitride semiconductor grows horizontally on the mask, and the time for growing the nitride-based semiconductor may increase in the entire region above the mask.

Pendeo 방식의 경우 사파이어 기판까지의 식각이 필수적인데, 공정 시간이 증가하고 또한 사파이어 기판에 정확한 패턴을 식각하기가 어렵다.In the case of the Pendeo method, etching to the sapphire substrate is indispensable, and the process time is increased and it is also difficult to etch an accurate pattern on the sapphire substrate.

상술한 바와 같이, 발광 소자를 이루는 질화물계 반도체층의 품질 저하는 ELOG(epitaxial lateral over-growth) 성장 방식이나 Pendeo 성장방식으로도 해결할 수 없다.As described above, the degradation of the quality of the nitride-based semiconductor layer constituting the light-emitting device can not be solved by the ELOC (epitaxial lateral over-growth) growth method or the Pendeo growth method.

또한, 질화물계 반도체층의 품질 문제를 해결한다고 하더라도 수평형 발광소자 및 플립칩 발광소자의 경우 상면을 통하여 추출되는 빛의 양 보다 측면을 통하여 추출되는 빛의 양이 많아 발광소자의 형태에 따라 광출력이 저하되는 문제가 있었다.Even if the quality problem of the nitride based semiconductor layer is solved, in the case of the horizontal light emitting device and the flip chip light emitting device, the amount of light extracted through the side surface is larger than the amount of light extracted through the upper surface, The output is lowered.

실시 예의 발광소자 및 이를 포함하는 발광소자 패키지는 결정 결함을 감소하여 품질이 우수한 발광소자를 제공할 뿐만 아니라 발광소자에서 추출되는 빛의 양을 보다 증가시켜 광출력을 향상시키는 발광소자 및 이를 포함하는 발광소자 패키지를 제공하는 것을 해결하고자 하는 과제로 한다.The light emitting device of the embodiment and the light emitting device package including the same include a light emitting device that reduces crystal defects and thereby provides a light emitting device having excellent quality as well as enhances light output by further increasing the amount of light extracted from the light emitting device, A light emitting device package is provided.

본 발명은 상술한 과제를 해결하기 위하여, 기판, 상기 기판 상에 배치되는 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 배치된 활성층 및 상기 활성층상에 배치되는 제2 도전형 반도체층을 포함하고, 상기 활성층의 횡단면은 삼각형 형상이며, 상기 삼각형 형상의 상기 기판층의 횡단면의 적어도 하나의 각은 80° 내지 100°인 발광소자를 제공하는 것을 과제의 해결 수단으로 한다.In order to solve the above-described problems, the present invention provides a semiconductor device comprising a substrate, a first conductivity type semiconductor layer disposed on the substrate, an active layer disposed on the first conductivity type semiconductor layer, Wherein a cross section of the active layer is triangular in shape and at least one angle of a cross section of the substrate layer in the triangular shape is 80 DEG to 100 DEG.

또한, 상기 기판, 상기 제1 도전형 반도체층, 상기 활성층 및 상기 제2 도전형 반도체층의 두께의 합은 60um 이상 300um이하인 발광소자를 제공하는 것을 과제의 해결 수단으로 한다.The sum of the thicknesses of the substrate, the first conductivity type semiconductor layer, the active layer, and the second conductivity type semiconductor layer is 60um or more and 300um or less.

또한, 상기 활성층의 횡단면은 제1 모서리, 제2 모서리 및 제3 모서리를 포함하고, 상기 제1 모서리와 상기 제2 모서리에 의해 형성되는 제1 각의 크기는 90°인 발광소자를 제공하는 것을 과제의 해결 수단으로 한다.In addition, the cross section of the active layer includes a first edge, a second edge, and a third edge, and the first angle formed by the first edge and the second edge is 90 DEG. This is the solution to the problem.

또한, 상기 제1 각과 이웃하는 제2 각 또는 제3 각의 크기는 25° 내지 65°인 발광소자를 제공하는 것을 과제의 해결 수단으로 한다.Further, the size of the second angle or the third angle adjacent to the first angle is in the range of 25 DEG to 65 DEG.

또한, 기판, 상기 기판 상에 배치되는 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 배치된 활성층 및 상기 활성층상에 배치되는 제2 도전형 반도체층을 포함하고, 상기 기판, 상기 제1 도전형 반도체층, 상기 활성층 및 상기 제2 도전형 반도체층의 두께의 합은 60um 이상 300um이하인 발광소자를 제공하는 것을 과제의 해결 수단으로 한다.The semiconductor light emitting device according to claim 1, further comprising a substrate, a first conductive semiconductor layer disposed on the substrate, an active layer disposed on the first conductive semiconductor layer, and a second conductive semiconductor layer disposed on the active layer, The sum of the thicknesses of the first conductivity type semiconductor layer, the active layer and the second conductivity type semiconductor layer is from 60um to 300um.

또한, 상기 삼각형 형상의 상기 기판의 횡단면은 삼각형 형상이고, 제1 모서리, 제1 모서리와 이웃하는 제2 모서리 및 제1 모서리 및 제2 모서리와 이웃하도록 구비되는 제3 모서리를 포함하며, 아래의 관계식을 만족하는 발광소자를 제공하는 것을 과제의 해결 수단으로 한다.The transverse cross-section of the substrate in the triangular shape is triangular in shape and includes a first edge, a first edge and a neighboring second edge, and a third edge adjacent the first edge and the second edge, A light emitting device that satisfies the relational expression is provided as a solution to the problem.

Figure pat00001
Figure pat00001

a는 제1 모서리를 의미하고, b는 제2 모서리를 의미하며, c는 제3 모서리를 의미한다.a denotes a first corner, b denotes a second corner, and c denotes a third corner.

또한, 상기 제1 모서리 및 상기 제3 모서리에 의해 형성되는 각의 크기는 25° 내지 65°인 발광소자를 제공하는 것을 과제의 해결 수단으로 한다.Further, the size of the angle formed by the first corner and the third corner is 25 ° to 65 °.

또한, 상기 기판층은 GaN 또는 AlGaN을 포함하는 발광소자를 제공하는 것을 과제의 해결 수단으로 한다.Further, the substrate layer is made of GaN or AlGaN.

또한, 상기 활성층은 InGaN/GaN으로 이루어지는 발광 소자를 제공하는 것을 과제의 해결 수단으로 한다.In addition, the active layer is made of InGaN / GaN.

또한, 패키지 몸체, 상기 패키지 몸체 상에 배치되고, 서로 전기적으로 분리되는 제1 리드 프레임과 제2 리드 프레임 및 상기 제1 리드 프레임과 제2 리드 프레임에 플립 본딩되는 제1항 또는 제5항 중 어느 한 항의 발광소자를 포함하는 발광소자 패키지를 제공하는 것을 과제의 해결 수단으로 한다.A first lead frame and a second lead frame disposed on the package body and electrically separated from each other, and a first lead frame and a second lead frame flip-bonded to the first lead frame and the second lead frame, A light emitting device package including a light emitting element of any one of the claims is provided as a solution to the problem.

실시 예의 발광소자 패키지는 종래의 발광소자 패키지 보다 크기가 작은 보다 소형화된 발광소자 패키지를 제공할 수 있다.The light emitting device package of the embodiment can provide a light emitting device package that is smaller in size than the conventional light emitting device package.

또한, 실시 예의 발광소자 패키지는 발광소자에서 발생한 열을 보다 효율적으로 외부로 방출하는 발광소자 패키지를 제공할 수 있다.In addition, the light emitting device package of the embodiment can provide a light emitting device package that emits heat generated from the light emitting device to the outside more efficiently.

또한, 실시 예의 발광소자 패키지는 소형화 함과 동시에 광 출력이 향상된 발광소자 패키지를 제공할 수 있다.Also, the light emitting device package of the embodiment can provide a light emitting device package that is miniaturized and has improved light output.

도 1 및 도 2는 종래의 질화물계 반도체의 성장을 나타낸 도면이다.
도 3은 일 실시 예의 발광소자를 도시한 것이다.
도 4는 다른 실시 예의 발광소자를 도시한 것이다.
도 5는 일 실시 예의 발광소자 패키지를 도시한 것이다.
도 6은 실시 예의 발광소자의 사시도를 도시한 것이다.
도 7은 실시 예의 발광소자의 상면을 도시한 것이다.
도 8은 실시 예의 발광소자의 적어도 하나의 각도에 따른 제1둘레길이와 제2둘레길이의 비를 도시한 그래프이다.
1 and 2 are views showing the growth of a conventional nitride-based semiconductor.
3 shows a light emitting device of one embodiment.
4 shows a light emitting device of another embodiment.
5 shows a light emitting device package of one embodiment.
6 shows a perspective view of the light emitting device of the embodiment.
7 shows the top surface of the light emitting device of the embodiment.
8 is a graph showing the ratio of the first circumferential length to the second circumferential length according to at least one angle of the light emitting device of the embodiment.

이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate understanding of the present invention. However, the embodiments according to the present invention can be modified into various other forms, and the scope of the present invention should not be construed as being limited to the embodiments described below. Embodiments of the invention are provided to more fully describe the present invention to those skilled in the art.

본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In the description of the embodiment according to the present invention, in the case of being described as being formed on the "upper" or "on or under" of each element, (on or under) all include that two elements are in direct contact with each other or that one or more other elements are indirectly formed between the two elements. Also, when expressed as "on" or "on or under", it may include not only an upward direction but also a downward direction with respect to one element.

또한, 이하에서 이용되는 "제1" 및 "제2," "상부" 및 "하부" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.It is also to be understood that the terms "first" and "second", "upper" and "lower", etc., as used below, do not necessarily imply or imply any physical or logical relationship or order between such entities or elements And may be used only to distinguish one entity or element from another entity or element.

도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.The thickness and size of each layer in the drawings are exaggerated, omitted, or schematically shown for convenience and clarity of explanation. Also, the size of each component does not entirely reflect the actual size.

도 3은 일 실시 예의 발광소자를 도시한 것이다.3 shows a light emitting device of one embodiment.

도 3에 도시된 발광소자(100A)는 기판(110), 버퍼층(120), 발광 구조물(130), 제1 및 제2 전극(142, 144)을 포함한다.The light emitting device 100A shown in FIG. 3 includes a substrate 110, a buffer layer 120, a light emitting structure 130, and first and second electrodes 142 and 144.

기판(110)은 도전형 물질 또는 비도전형 물질을 포함할 수 있다. 예를 들어, 기판(110)은 사파이어(Al203), GaN, SiC, ZnO, GaP, InP, Ga203, GaAs 및 Si 중 적어도 하나를 포함할 수 있다.The substrate 110 may comprise a conductive material or a non-conductive material. For example, the substrate 110 may include at least one of sapphire (Al 2 O 3 ), GaN, SiC, ZnO, GaP, InP, Ga 2 O 3 , GaAs and Si.

또한, 사파이어 등 이종의 기판을 사용하지 않고 제1 도전형 반도체층인 제1 층(132)이 기판으로 사용될 수 있다.Also, the first layer 132, which is the first conductive type semiconductor layer, may be used as the substrate without using a substrate of different materials such as sapphire.

예컨대, 기판(110)은 GaN 또는 AlGaN을 포함할 수 있으며, 자세하게는 AlxGa1 - xN 을 포함할 수 있고 x의 범위는 0 이상 0.5이하를 만족할 수 있다.For example, the substrate 110 may include GaN or AlGaN, and may include Al x Ga 1 - x N in detail, and the range of x may be 0 or more and 0.5 or less.

기판(110)과 발광 구조물(130) 간의 열 팽창 계수의 차이 및 격자 부정합을 개선하기 위해, 이들(110, 130) 사이에 버퍼층(또는, 전이층)(120)이 배치될 수 있다. 버퍼층(120)은 예를 들어 Al, In, N 및 Ga로 구성되는 군으로부터 선택되는 적어도 하나의 물질을 포함할 수 있으나, 이에 국한되지 않는다. 또한, 버퍼층(120)은 단층 또는 다층 구조를 가질 수도 있다.A buffer layer (or transition layer) 120 may be disposed between the substrate 110 and the light emitting structure 130 to improve the thermal expansion coefficient difference and the lattice mismatch between the substrate 110 and the light emitting structure 130. The buffer layer 120 may include, but is not limited to, at least one material selected from the group consisting of Al, In, N, and Ga, for example. Further, the buffer layer 120 may have a single-layer structure or a multi-layer structure.

발광 구조물(130)은 버퍼층(120) 위에 순차적으로 배치되는 제1 도전형 반도체층(132), 활성층(134) 및 제2 도전형 반도체층(136)을 포함한다.The light emitting structure 130 includes a first conductive semiconductor layer 132, an active layer 134, and a second conductive semiconductor layer 136 sequentially disposed on the buffer layer 120.

제1 도전형 반도체층(132)은 버퍼층(120) 위에 배치되며, 제1 도전형 도펀트가 도핑된 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 제1 도전형 반도체층(132)이 n형 반도체층인 경우, 제1 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.The first conductive semiconductor layer 132 is disposed on the buffer layer 120 and may be formed of a compound semiconductor such as a group III-V or II-VI doped with a first conductive dopant. When the first conductivity type semiconductor layer 132 is an n-type semiconductor layer, the first conductivity type dopant may include Si, Ge, Sn, Se, and Te as an n-type dopant.

예를 들어, 제1 도전형 반도체층(132)은 AlxInyGa(1-x-y)N (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제1 도전형 반도체층(132)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상을 포함할 수 있다.For example, the first conductive semiconductor layer 132 may be formed of Al x In y Ga (1-xy) N (0? X?? 1, 0? Y ? 1 , 0? X + y? 1). ≪ / RTI > The first conductive semiconductor layer 132 may include one or more of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP and InP.

활성층(134)은 제1 도전형 반도체층(132) 위에 배치되며, 제1 도전형 반도체층(132)을 통해서 주입되는 전자(또는, 정공)와 제2 도전형 반도체층(136)을 통해서 주입되는 정공(또는, 전자)이 서로 만나서, 활성층(134)을 이루는 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다. 활성층(134)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.The active layer 134 is disposed on the first conductivity type semiconductor layer 132 and injects electrons or holes injected through the first conductivity type semiconductor layer 132 and the second conductivity type semiconductor layer 136 (Or electrons) of the active layer 134 meet each other to emit light having energy determined by the energy band inherent in the material of the active layer 134. The active layer 134 may be at least one of a single well structure, a multiple well structure, a single quantum well structure, a multi quantum well (MQW), a quantum-wire structure, or a quantum dot structure Can be formed.

활성층(134)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드갭 에너지보다 낮은 밴드갭 에너지를 갖는 물질로 형성될 수 있다.The well layer / barrier layer of the active layer 134 may be formed of any one or more pairs of InGaN / GaN, InGaN / InGaN, GaN / AlGaN, InAlGaN / GaN, GaAs (InGaAs) / AlGaAs, GaP (InGaP) But are not limited thereto. The well layer may be formed of a material having a band gap energy lower than the band gap energy of the barrier layer.

활성층(134)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 도전형 클래드층은 활성층(134)의 장벽층의 밴드갭 에너지보다 더 높은 밴드갭 에너지를 갖는 반도체로 형성될 수 있다. 예를 들어, 도전형 클래드층은 GaN, AlGaN, InAlGaN 또는 초격자 구조 등을 포함할 수 있다. 또한, 도전형 클래드층은 n형 또는 p형으로 도핑될 수 있다.A conductive clad layer (not shown) may be formed on and / or below the active layer 134. The conductive cladding layer may be formed of a semiconductor having a band gap energy higher than the band gap energy of the barrier layer of the active layer 134. [ For example, the conductive clad layer may include GaN, AlGaN, InAlGaN, superlattice structure, or the like. Further, the conductive clad layer may be doped with n-type or p-type.

실시 예에 의하면, 활성층(134)은 자외선 파장 대역의 광을 방출한다. 여기서, 자외선 파장 대역이란, 100 ㎚ 내지 400 ㎚의 파장 대역을 의미한다. 특히, 활성층(134)은 100 ㎚ 내지 280 ㎚ 파장 대역의 광을 방출할 수 있다.According to the embodiment, the active layer 134 emits light in the ultraviolet wavelength band. Here, the ultraviolet wavelength band means a wavelength band of 100 nm to 400 nm. In particular, the active layer 134 can emit light in a wavelength band of 100 nm to 280 nm.

제2 도전형 반도체층(136)은 활성층(134) 위에 배치되며, 반도체 화합물로 형성될 수 있다. Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 예컨대, 제2 도전형 반도체층(136)은 InxAlyGa1 -x- yN (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 도전형 반도체층(136)에는 제2 도전형 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(136)이 p형 반도체층인 경우, 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.The second conductive semiconductor layer 136 is disposed on the active layer 134 and may be formed of a semiconductor compound. III-V, or II-VI group. For example, the second conductive type semiconductor layer 136 is In x Al y Ga 1 -x- y N (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x + y≤≤1) Lt; RTI ID = 0.0 > of < / RTI > The second conductive type semiconductor layer 136 may be doped with a second conductive type dopant. When the second conductivity type semiconductor layer 136 is a p-type semiconductor layer, the second conductivity type dopant may be a p-type dopant including Mg, Zn, Ca, Sr, Ba and the like.

제1 도전형 반도체층(132)은 n형 반도체층으로, 제2 도전형 반도체층(136)은 p형 반도체층으로 구현할 수 있다. 또는, 제1 도전형 반도체층(132)은 p형 반도체층으로, 제2 도전형 반도체층(136)은 n형 반도체층으로 구현할 수도 있다.The first conductive semiconductor layer 132 may be an n-type semiconductor layer and the second conductive semiconductor layer 136 may be a p-type semiconductor layer. Alternatively, the first conductivity type semiconductor layer 132 may be a p-type semiconductor layer and the second conductivity type semiconductor layer 136 may be an n-type semiconductor layer.

발광 구조물(130)은 N-P 접합 구조, P-N 접합 구조, N-P-N 접합 구조, P-N-P 접합 구조 중 어느 한 구조로 구현할 수 있다.The light emitting structure 130 may have any one of an N-P junction structure, a P-N junction structure, an N-P-N junction structure, and a P-N-P junction structure.

실시 예에 의하면, 활성층(134)이 전술한 바와 같이 자외선 파장 대역의 광을 방출할 경우, 제2 도전형 반도체층(136)은 제2 도전형 제1 반도체층(136A)과 제2 도전형 제2 반도체층(136C)을 포함할 수 있다.According to the embodiment, when the active layer 134 emits light in the ultraviolet wavelength band as described above, the second conductivity type semiconductor layer 136 may include the second conductivity type first semiconductor layer 136A and the second conductivity type And a second semiconductor layer 136C.

제2 도전형 제1 반도체층(136A)은 활성층(134) 위에 배치된다. 제2 도전형 제1 반도체층(136A) 및 제1 도전형 반도체층(132) 각각은 AlGaN을 포함할 수 있다. 왜냐하면, AlGaN이 GaN이나 InAlGaN보다 자외선 파장 대역의 광을 덜 흡수하기 때문이다.The second conductive type first semiconductor layer 136A is disposed on the active layer 134. [ Each of the second conductive type first semiconductor layer 136A and the first conductive type semiconductor layer 132 may include AlGaN. This is because AlGaN absorbs less light in the ultraviolet wavelength band than GaN or InAlGaN.

제2 도전형 제2 반도체층(136C)은 제2 도전형 제1 반도체층(136A) 위에 배치된다. 제2 도전형 제2 반도체층(136C)은 제2 전극(144)으로부터 활성층(134)으로 정공을 원할히 공급하여 자외선 발광 소자(100A)의 전기적 특성을 개선시키는 역할을 한다. 예를 들어, 제2 도전형 제2 반도체층(136B)은 GaN 또는 InAlGaN을 포함할 수 있다. The second conductive type second semiconductor layer 136C is disposed on the second conductive type first semiconductor layer 136A. The second conductive type second semiconductor layer 136C improves the electrical characteristics of the ultraviolet light emitting device 100A by uniformly supplying holes from the second electrode 144 to the active layer 134. [ For example, the second conductive type second semiconductor layer 136B may include GaN or InAlGaN.

만일, 제1 도전형이 n형이고 제2 도전형이 p형인 경우, 제2 도전형 제1 반도체층(136A)은 전자 차단층(EBL:Electron Blocking Layer)의 역할을 수행할 수 있다. 또는, 이러한 전자 차단층의 역할을 하는 제2 도전형 제1 반도체층(136A)은 AlGaN/AlGaN 초격자층 구조를 가질 수도 있고, AlGaN 벌크 층 구조를 가질 수도 있다.If the first conductivity type is n-type and the second conductivity type is p-type, the second conductive type first semiconductor layer 136A may serve as an electron blocking layer (EBL). Alternatively, the second conductive type first semiconductor layer 136A serving as the electron blocking layer may have an AlGaN / AlGaN super lattice layer structure or an AlGaN bulk layer structure.

또한, 활성층(134)에서 방출된 광이 제2 도전형 제1 반도체층(136A)에서 흡수되지 않고 투과될 수 있도록, 제2 도전형 제1 반도체층(136A)의 에너지 밴드갭은 활성층(134)의 에너지 밴드갭보다 클 수 있다. 이를 위해, 활성층(134)에서 방출된 광의 파장에 따라 달라지지만, 제2 도전형 제1 반도체층(136A)에 포함된 알루미늄의 함량비는 0.3 이상일 수 있다.The energy band gap of the second conductive type first semiconductor layer 136A is set such that the light emitted from the active layer 134 can be transmitted without being absorbed by the second conductive type first semiconductor layer 136A, Lt; RTI ID = 0.0 > of the < / RTI > For this, the content ratio of aluminum contained in the second conductive type first semiconductor layer 136A may be 0.3 or more, although it depends on the wavelength of the light emitted from the active layer 134.

또한, 제2 도전형 반도체층(136)은 제2 도전형 제3 반도체층(136B)을 더 포함할 수 있다. 제2 도전형 제3 반도체층(136B)은 제2 도전형 제1 반도체층(136A)과 제2 도전형 제2 반도체층(136C) 사이에 배치된다. 예를 들어, 제2 도전형 제3 반도체층(136B)은 적어도 하나의 AlGaN층을 포함할 수 있다. 여기서, 제2 도전형 제3 반도체층(136B)이 복수의 AlGaN층을 포함할 경우, 복수의 AlGaN층의 알루미늄 농도는 구배를 가질 수도 있고 변조될 수도 있다.In addition, the second conductivity type semiconductor layer 136 may further include a second conductivity type third semiconductor layer 136B. The second conductive type third semiconductor layer 136B is disposed between the second conductive type first semiconductor layer 136A and the second conductive type second semiconductor layer 136C. For example, the second conductive type third semiconductor layer 136B may include at least one AlGaN layer. Here, when the second conductive type third semiconductor layer 136B includes a plurality of AlGaN layers, the aluminum concentration of the plurality of AlGaN layers may have a gradient or may be modulated.

한편, 제1 전극(142)은 메사 식각(Mesa etching)에 의해 노출된 제1 도전형 반도체층(132) 위에 배치된다. 제1 전극(142)은 오믹 접촉하는 물질을 포함하여 오믹 역할을 수행하여 별도의 오믹층(미도시)이 배치될 필요가 없을 수도 있고, 별도의 오믹층이 제1 전극(142)의 아래에 배치될 수도 있다.Meanwhile, the first electrode 142 is disposed on the first conductive type semiconductor layer 132 exposed by mesa etching. The first electrode 142 may include an ohmic contact material and may serve as an ohmic layer so that a separate ohmic layer (not shown) may not be required. Another ohmic layer may be formed under the first electrode 142 .

제2 전극(144)은 제2 도전형 제2 반도체층(136C) 위에 배치된다. 제1 및 제2 전극(142, 144) 각각은 활성층(134)에서 방출된 광을 흡수하지 않고 반사시키거나 투과시킬 수 있고, 제1 및 제2 도전형 반도체층(132, 136) 상에 양질로 성장될 수 있는 어느 물질로 형성될 수 있다. 예를 들어, 제1 및 제2 전극(142, 144) 각각은 금속으로 형성될 수 있으며, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 이루어질 수 있다.And the second electrode 144 is disposed on the second conductive type second semiconductor layer 136C. Each of the first and second electrodes 142 and 144 may reflect or transmit the light emitted from the active layer 134 without absorbing it and may be formed on the first and second conductivity type semiconductor layers 132 and 136 Or the like. For example, each of the first and second electrodes 142 and 144 may be formed of a metal such as Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, It can be made in an optional combination.

특히, 제2 전극(144)은 투명 전도성 산화막(TCO:Tranparent Conductive Oxide)일 수도 있다. 예를 들어, 제2 전극(144)은 전술한 금속 물질과 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으며, 이러한 재료로 한정하지는 않는다. 제2 전극(144)은 제2 도전형 GaN층(126C)과 오믹 접촉하는 물질을 포함할 수 있다.In particular, the second electrode 144 may be a transparent conductive oxide (TCO). For example, the second electrode 144 may be formed of a metal material such as ITO (indium tin oxide), IZO (indium zinc oxide), IZTO (indium zinc tin oxide), IAZO (indium aluminum zinc oxide), IGZO zinc oxide, indium gallium tin oxide (IGTO), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IrOx, RuOx, RuOx / ITO, Ni / IrOx / IrOx / Au / ITO, and the material is not limited thereto. The second electrode 144 may include a material that makes an ohmic contact with the second conductive GaN layer 126C.

또한, 제2 전극(144)은 오믹 특성을 갖는 반사 전극 재료로 단층 또는 다층으로 형성될 수 있다. 만일, 제2 전극(144)이 오믹 역할을 수행할 경우, 별도의 오믹층(미도시)은 형성되지 않을 수 있다.Further, the second electrode 144 may be formed as a single layer or multiple layers of a reflective electrode material having an ohmic characteristic. If the second electrode 144 functions as an ohmic layer, a separate ohmic layer (not shown) may not be formed.

도 4는 다른 실시 예의 발광소자를 도시한 것이다.4 shows a light emitting device of another embodiment.

도 3에 예시된 자외선 발광 소자(100A)는 수평형 구조이기 때문에, 활성층(134)에서 방출된 광은 제2 도전형 반도체층(136)과 제2 전극(144)을 통해 출사된다. 이를 위해, 제2 도전형 반도체층(136)과 제2 전극(144)은 투광성을 갖는 물질로 이루어지고, 제1 도전형 반도체층(132), 버퍼층(120) 및 기판(110)은 투광성이나 비투광성을 갖는 물질로 이루어질 수도 있다.Since the ultraviolet light emitting device 100A illustrated in FIG. 3 has a horizontal structure, light emitted from the active layer 134 is emitted through the second conductive type semiconductor layer 136 and the second electrode 144. The first conductivity type semiconductor layer 132, the buffer layer 120, and the substrate 110 are made of a light-transmitting material and the second conductivity type semiconductor layer 136 and the second electrode 144 are made of a light- And may be made of a material having non-light-transmitting property.

그러나, 도 4에 예시된 자외선 발광 소자(100B)는 플립 칩 본딩 구조이기 때문에, 활성층(134)에서 방출된 광은 기판(110), 버퍼층(120) 및 제1 도전형 반도체층(132)을 통해 출사된다. 이를 위해, 기판(110), 버퍼층(120) 및 제1 도전형 반도체층(132)은 투광성을 갖는 물질로 이루어지고, 제2 도전형 반도체층(136)과 제2 전극(144)은 투광성이나 비투광성을 갖는 물질로 이루어질 수 있다.However, since the ultraviolet light emitting device 100B illustrated in FIG. 4 has a flip-chip bonding structure, light emitted from the active layer 134 is incident on the substrate 110, the buffer layer 120, and the first conductivity type semiconductor layer 132 . For this, the substrate 110, the buffer layer 120, and the first conductivity type semiconductor layer 132 are made of a light-transmitting material, and the second conductivity type semiconductor layer 136 and the second electrode 144 are transparent And may be made of a material having non-transparency.

또한, 도 3에 예시된 자외선 발광 소자(100A)와 달리, 도 8에 예시된 자외선 발광 소자(100B)는 플립 칩 본딩 구조이므로, 제1 및 제2 범프(162A, 162B), 서브 마운트(164), 보호층(166) 및 제1 및 제2 금속층(또는, 전극 패드)(168A, 168B)을 더 포함한다. 이러한 차이점을 제외하면, 도 8에 예시된 자외선 발광 소자(100B)는 도 1에 예시된 자외선 발광 소자(100A)와 동일하므로 중복되는 부분에 대해서는 동일한 참조부호를 사용하며 이에 대한 상세한 설명을 생략한다.Unlike the ultraviolet light emitting device 100A illustrated in FIG. 3, since the ultraviolet light emitting device 100B illustrated in FIG. 8 has a flip chip bonding structure, the first and second bumps 162A and 162B, the submount 164 ), A protective layer 166, and first and second metal layers (or electrode pads) 168A and 168B. Except for these differences, since the ultraviolet light emitting device 100B illustrated in FIG. 8 is the same as the ultraviolet light emitting device 100A illustrated in FIG. 1, the same reference numerals are used for the overlapped portions, and a detailed description thereof will be omitted .

서브 마운트(164)는 예를 들어 AlN, BN, 탄화규소(SiC), GaN, GaAs, Si 등의 반도체 기판으로 이루어질 수 있으며, 이에 국한되지 않고 열전도도가 우수한 반도체 물질로 이루어질 수도 있다. 또한, 서브 마운트(164) 내에 제너 다이오드 형태의 정전기(ESD:Electro Static Discharge) 방지를 위한 소자가 포함될 수도 있다.The submount 164 may be formed of a semiconductor substrate such as AlN, BN, SiC, GaN, GaAs, Si, or the like, and may be formed of a semiconductor material having excellent thermal conductivity. In addition, an element for preventing electrostatic discharge (ESD) in the form of a Zener diode may be included in the submount 164.

제1 및 제2 금속층(168A, 168B)은 서브 마운트(164) 위에 수평 방향으로 서로 이격되어 배치된다. 제1 범프(162A)는 제1 금속층(168A)과 제1 전극(142) 사이에 배치되고, 제2 범프(162B)는 제2 금속층(168B)과 제2 전극(144) 사이에 배치된다.The first and second metal layers 168A and 168B are disposed horizontally spaced apart from each other on the submount 164. The first bump 162A is disposed between the first metal layer 168A and the first electrode 142 and the second bump 162B is disposed between the second metal layer 168B and the second electrode 144. [

제1 전극(142)은 제1 범프(162A)를 통해 서브 마운트(164)의 제1 금속층(168A)에 연결되며, 제2 전극(144)은 제2 범프(162B)를 통해 서브 마운트(164)의 제2 금속층(168B)에 연결된다.The first electrode 142 is connected to the first metal layer 168A of the submount 164 via the first bump 162A and the second electrode 144 is connected to the submount 164 via the second bump 162B. Of the second metal layer 168B.

비록 도시되지는 않았지만, 제1 전극(142)과 제1 범프(162A) 사이에 제1 상부 범프 금속층(미도시)이 더 배치되고, 제1 금속층(168A)와 제1 범프(162A) 사이에 제1 하부 범프 금속층(미도시)이 더 배치될 수도 있다. 여기서, 제1 상부 범프 금속층과 제1 하부 범프 금속층은 제1 범프(162A)가 위치할 자리를 표시하는 역할을 수행한다. 이와 비슷하게 제2 전극(144)과 제2 범프(162B) 사이에 제2 상부 범프 금속층(미도시)이 더 배치되고, 제2 금속층(168B)와 제2 범프(162B) 사이에 제2 하부 범프 금속층(미도시)이 더 배치될 수도 있다. 여기서, 제2 상부 범프 금속층과 제2 하부 범프 금속층은 제2 범프(162B)가 위치할 자리를 표시하는 역할을 수행한다.Although not shown, a first upper bump metal layer (not shown) is further disposed between the first electrode 142 and the first bump 162A and a second upper bump metal layer (not shown) is disposed between the first metal layer 168A and the first bump 162A A first lower bump metal layer (not shown) may be further disposed. Here, the first upper bump metal layer and the first lower bump metal layer serve to indicate the position where the first bump 162A is to be located. Similarly, a second upper bump metal layer (not shown) is further disposed between the second electrode 144 and the second bump 162B, and a second lower bump metal layer (not shown) is disposed between the second metal layer 168B and the second bump 162B. A metal layer (not shown) may be further disposed. Here, the second upper bump metal layer and the second lower bump metal layer serve to indicate the position where the second bump 162B is to be positioned.

만일, 서브 마운트(164)가 Si과 같이 전기적 전도성을 갖는 물질로 구현된 경우, 도 4에 예시된 바와 같이 제1 및 제2 금속층(168A, 168B)와 서브 마운트(164) 사이에 보호층(166)이 더 배치될 수도 있다. 여기서, 보호층(166)은 절연 물질로 이루어질 수 있다.If the submount 164 is made of a material having electrical conductivity such as Si, a protective layer (not shown) may be formed between the first and second metal layers 168A, 168B and the submount 164 as illustrated in FIG. 166 may be further disposed. Here, the protective layer 166 may be formed of an insulating material.

다중 양자 우물 구조의 활성층을 이루는, 양자 벽의 두께보다 양자 우물의 두께가 더 두꺼울 수 있다. 양자 벽 양자 우물은 10쌍 내지 20쌍 배치될 수 있으며, 상세하게는 양자 벽의 두께는 40 옴스트롱보다 작고, 양자 우물의 두께는 40 옴스트롱보다 클 수 있다.The thickness of the quantum well may be thicker than the thickness of the quantum wall, which constitutes the active layer of the multiple quantum well structure. The quantum well quantum wells may be arranged in 10 pairs to 20 pairs, in particular, the thickness of the quantum wells may be less than 40 ohms and the thickness of the quantum wells may be greater than 40 ohms.

예를 들면, 양자 우물의 두께를 43 내지 45 옴스트롱으로 하고, 양자 벽의 두께를 34 내지 37 옴스트롱으로 하고, 마지막 양자 벽은 후술하는 전자 차단층으로 작용할 수 있으므로 98 옴스트롱의 두께로 배치할 수 있다.For example, the thickness of the quantum well may be 43 to 45 ohms, the thickness of the quantum wall may be 34 to 37 ohms, and the final quantum well may serve as an electron blocking layer to be described later. can do.

종래의 사파이어 기판 상에서 성장된 발광 구조물에서 다중 양자 구조의 활성층은, 양자 우물의 두께를 32 옴스트롱 정도로 하고, 양자 벽의 두께를 54 옴스트롱 정도로 하고, 마지막 양자 벽은 80 옴스트롱의 두께로 배치할 수 있었다.In the light emitting structure grown on the conventional sapphire substrate, the active layer of the multiple quantum structure has a thickness of about 32 angstroms, a thickness of the proton walls of about 54 angstroms, and a thickness of about 80 angstroms Could.

즉, 종래의 사파이어 기판 상에서 성장되는 질화물계 반도체층의 경우, InGaN/GaN 구조의 다중 양자 우물의 품질이 저하되고 결정성이 약하여 양자 우물의 두께가 너무 크면 반도체층이 충분히 성장될 수 없었다. 그러나, 동종의 기판에서 성장되고 제2 층에서 고농도의 실리콘이 도핑된 경우, 양자 우물의 두께가 40 옴스트롱 이상까지 증가되어도 결정성이 악화되지 않고 충분히 성장될 수 있으며, 종래보다 큰 두께의 양자 우물에서 전자와 정공의 결합이 충분히 이루어져서 발광 소자의 광효율이 향상될 수 있다.That is, in the case of the nitride-based semiconductor layer grown on the conventional sapphire substrate, the quality of the multiple quantum well of the InGaN / GaN structure is deteriorated and the crystallinity is weak and the thickness of the quantum well is too large. However, when the substrate is grown on the same type of substrate and the second layer is doped with a high concentration of silicon, even if the thickness of the quantum well is increased up to 40 ohms or more, the crystallinity can be sufficiently grown without deteriorating the crystallinity, The light-emitting efficiency of the light-emitting device can be improved by sufficiently bonding electrons and holes in the well.

양자 우물은 양자 벽의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 물질로 형성될 수 있다.The quantum well can be formed of a material having an energy band gap smaller than the energy band gap of the quantum wall.

도 5는 일 실시 예의 발광소자 패키지를 도시한 것이다.5 shows a light emitting device package of one embodiment.

실시 예에 따른 발광 소자 패키지(200)는 발광 소자(100B), 기판층(210), 제1 및 제2 패키지 몸체(220A, 220B), 절연물(230), 제1 및 제2 와이어(242, 244) 및 몰딩 부재(250)를 포함한다. 발광 소자(100B)는 도 8에 예시된 발광 소자로서, 동일한 참조부호를 사용하여 이에 대한 상세한 설명을 생략한다. 도 8에 예시된 자외선 발광 소자(100B) 이외에 도 2 또는 도 9에 예시된 발광 소자(100A, 100C) 중 어느 하나가 도 10에 예시된 바와 같이 발광 소자 패키지(200)로 구현될 수 있음은 물론이다.The light emitting device package 200 according to the embodiment includes the light emitting device 100B, the substrate layer 210, the first and second package bodies 220A and 220B, the insulator 230, the first and second wires 242, 244 and a molding member 250. The light emitting device 100B is the same as the light emitting device illustrated in FIG. 8, and a detailed description thereof will be omitted by using the same reference numerals. In addition to the ultraviolet light emitting device 100B illustrated in FIG. 8, any one of the light emitting devices 100A and 100C illustrated in FIG. 2 or 9 may be implemented as the light emitting device package 200 as illustrated in FIG. 10 Of course.

제1 및 제2 패키지 몸체(220A, 220B)는 기판층(210) 위에 배치된다. 여기서, 기판층(210)은 인쇄 회로 기판(PCB:Printed Circuit Board)일 수 있으나 이에 국한되지 않는다. 발광 소자(100B)가 자외선 광을 방출할 경우 방열 특성을 향상시키기 위해, 제1 및 제2 패키지 몸체(220A, 220B)는 알루미늄 재질로 구현될 수 있으나 이에 국한되지 않는다.The first and second package bodies 220A and 220B are disposed on the substrate layer 210. Here, the substrate layer 210 may be, but is not limited to, a printed circuit board (PCB). The first and second package bodies 220A and 220B may be made of aluminum, but are not limited thereto, in order to improve heat radiation characteristics when the light emitting device 100B emits ultraviolet light.

도 5에서 서브 마운트(164)는 제2 패키지 몸체(220B) 위에 배치된 것으로 도시되어 있지만, 실시 예는 이에 국한되지 않는다. 즉, 서브 마운트(164)는 제2 패키지 몸체(220B)가 아니라 제1 패키지 몸체(220A) 위에 배치될 수도 있다. 자외선 발광 소자(100B)의 제1 및 제2 금속층(168A, 168B)은 제1 및 제2 와이어(242, 244)에 의해 제1 및 제2 패키지 몸체(220A, 220B)에 각각 연결된다. 제1 및 제2 패키지 몸체(220A, 220B)가 전기적 전도성을 갖는 알루미늄 재질로 구현될 경우, 절연물(230)은 제1 패키지 몸체(220A)와 제2 패키지 몸체(220B)를 전기적으로 서로 분리시키는 역할을 한다.Although the submount 164 is shown as being disposed on the second package body 220B in Fig. 5, the embodiment is not limited to this. That is, the submount 164 may be disposed on the first package body 220A instead of the second package body 220B. The first and second metal layers 168A and 168B of the ultraviolet light emitting device 100B are connected to the first and second package bodies 220A and 220B by the first and second wires 242 and 244, respectively. When the first and second package bodies 220A and 220B are formed of an aluminum material having electrical conductivity, the insulator 230 electrically separates the first package body 220A and the second package body 220B from each other It plays a role.

제1 도전형 반도체층(132)은 제1 전극(142), 제1 범프(162A), 제1 금속층(168A), 제1 와이어(242) 및 제1 패키지 몸체(220A)를 통해 기판층(210)과 전기적으로 연결될 수 있다. 또한, 제2 도전형 반도체층(136)은 제2 전극(144), 제2 범프(162B), 제2 금속층(168B), 제2 와이어(244) 및 제2 패키지 몸체(220B)를 통해 기판층(210)과 전기적으로 연결될 수 있다.The first conductive semiconductor layer 132 is electrically connected to the substrate layer (not shown) through the first electrode 142, the first bump 162A, the first metal layer 168A, the first wire 242 and the first package body 220A. 210, respectively. The second conductive semiconductor layer 136 is electrically connected to the second electrode 144 through the second electrode 144, the second bump 162B, the second metal layer 168B, the second wire 244 and the second package body 220B. Layer 210 may be electrically connected.

몰딩 부재(250)는 제1 및 제2 패키지 몸체(220A, 220B)에 의해 형성된 캐비티에 채워져 자외선 발광 소자(100B)를 포위하여 보호할 수 있다. 또한, 몰딩 부재(250)는 형광체를 포함하여, 자외선 발광 소자(100B)에서 방출된 광의 파장을 변화시킬 수 있다.The molding member 250 may be filled in a cavity formed by the first and second package bodies 220A and 220B to surround and protect the ultraviolet light emitting device 100B. In addition, the molding member 250 may include a phosphor to change the wavelength of the light emitted from the ultraviolet light emitting device 100B.

전술한 바와 같이 수평형 발광소자 및 플립칩 발광소자의 경우 상면을 통하여 추출되는 빛의 양 보다 측면을 통하여 추출되는 빛의 양이 많아 발광소자의 형태에 따라 광출력이 저하되는 문제가 있었다.As described above, in the case of the horizontal type light emitting device and the flip chip light emitting device, the amount of light extracted through the side surface is larger than the amount of light extracted through the upper surface, so that the light output decreases depending on the type of the light emitting device.

보다 자세하게는, 소자의 광추출 측면에서 보았을 때 종래의 수직형 발광소자의 구조는 면 발광(Surface emitter)구조인 반면 수평형 및 플립칩 발광소자의 구조는 부피 발광(Volume emitter)구조이다.More specifically, the conventional vertical light emitting device has a surface emitter structure, whereas the horizontal and flip chip light emitting devices have a volume emitter structure.

즉, 수평형 및 플립칩 발광소자는 수직형 발광소자 보다 상부면을 통하여 추출되는 빛의 비율 대비 측면을 통하여 추출되는 빛의 비율이 높다.That is, the horizontal and flip chip light emitting devices have a higher ratio of light extracted through the side of the ratio of light extracted through the upper surface than the vertical light emitting device.

이와 같은 부피 발광을 하는 수평형 및 플립칩 발광소자의 광 추출을 향상시키기 위해서는 동일한 부피를 갖는 발광소자에 있어서 측면의 넓이를 증가시키는 것이 중요하다.In order to improve the light extraction of the horizontal-type and flip-chip light-emitting devices that emit the bulk light, it is important to increase the lateral width of the light-emitting device having the same volume.

이하, 발광소자의 측면의 넓이를 증가시켜 광 추출을 보다 향상시키기 위한 구조를 도 6 내지 도 8을 참조하여 설명하도록 한다.Hereinafter, a structure for further improving the light extraction by increasing the lateral width of the light emitting device will be described with reference to FIGS. 6 to 8. FIG.

도 6은 실시 예의 발광소자의 사시도를 도시한 것이고, 도 7은 실시 예의 발광소자의 상면을 도시한 것이다.Fig. 6 is a perspective view of the light emitting device of the embodiment, and Fig. 7 is a top view of the light emitting device of the embodiment.

실시 예의 발광소자의 내부 구조는 도 3 내지 도 5에 도시된 발광소자의 내부 구조와 동일하게 구비될 수 있기 때문에, 도 3 내지 도 5에 도시된 발광소자와의 차이점에 대해서 설명하도록 한다.Since the internal structure of the light emitting device of the embodiment may be the same as the internal structure of the light emitting device shown in FIGS. 3 to 5, differences from the light emitting device shown in FIGS. 3 to 5 will be described.

실시 예의 발광소자(100A, 100B)의 상부면의 횡단면은 삼각형으로 구비될 수 있다.The cross section of the upper surface of the light emitting devices 100A and 100B of the embodiment may be provided in a triangular shape.

실시 예의 발광소자(100A, 100B)은 제1 영역 및 제2 영역을 포함할 수 있다.The light emitting devices 100A and 100B of the embodiment may include a first region and a second region.

보다 자세하게는, 제1 영역은 제1 도전형 반도체층(132)이 외부에 노출되도록 구비되는 영역이고 상기 제1 도전형 반도체층(132)상에는 제1 전극(142)이 배치될 수 있다.More specifically, the first region is a region where the first conductivity type semiconductor layer 132 is exposed to the outside, and the first electrode 142 may be disposed on the first conductivity type semiconductor layer 132.

제2 영역은 제2 도전형 반도체층(136)이 외부에 노출되도록 구비되는 영역이고, 상기 제2 도전형 반도체층(136)상에는 제2 전극(144)이 배치될 수 있다.The second region is a region where the second conductivity type semiconductor layer 136 is exposed to the outside and the second electrode 144 may be disposed on the second conductivity type semiconductor layer 136.

제1 영역과 제2 영역은 소정 높이 차이가 있도록 구비될 수 있다.The first region and the second region may be provided so as to have a predetermined height difference.

예컨대, 상기 소정 높이는 제1 영역의 상부면 에서부터 활성층(134)이 노출되며, 제1 도전형 반도체층(132)의 일부가 노출될 정도의 높이일 수 있다.For example, the predetermined height may be such that the active layer 134 is exposed from the upper surface of the first region and a portion of the first conductive type semiconductor layer 132 is exposed.

제1 도전형 반도체층(132)의 일부가 노출되어야 제1 전극(142)이 제2 영역상에 배치되어 제1 도전형 반도체층(132)에 전류를 공급할 수 있기 때문이다.The first electrode 142 may be disposed on the second region to supply current to the first conductivity type semiconductor layer 132 when a portion of the first conductivity type semiconductor layer 132 is exposed.

도 6에는 설명의 편의상 제1 영역과 제2 영역의 높이 차이인 소정 높이가 제2 영역의 상부면 에서부터 제1 도전형 반도체층(132)의 일부분으로 도시되어 있으나, 이는 설명의 편의를 위한 것이지 사용자는 편의에 따라 소정 높이를 다양하게 변형 실시 할 수 있으며 이는 본 발명의 권리범위를 제한하지도 아니한다.In FIG. 6, for convenience of description, a predetermined height, which is a height difference between the first region and the second region, is shown as a portion of the first conductivity type semiconductor layer 132 from the upper surface of the second region, The user can vary the height of the predetermined height according to convenience, and the scope of the present invention is not limited thereto.

제1 영역상에 배치되는 제1 도전형 반도체층(132)의 횡단면의 형상은 삼각형 형상일 수 있고, 제1 도전형 반도체층(132)상에 배치되는 제1 전극(142) 또한 삼각형 형상으로 구비될 수 있다.The cross section of the first conductivity type semiconductor layer 132 disposed on the first region may have a triangular shape and the first electrode 142 disposed on the first conductivity type semiconductor layer 132 may have a triangular shape .

다만, 제1 전극(142)의 형상은 일 예를 설명하기 위하여 삼각형 형상으로 도시해 놓은 것이며, 제1 전극(142)의 형상은 삼각형 형상에 한정되지 아니하고 다양한 형상으로 배치 가능하며, 이는 본 발명의 권리범위를 한정하지도 아니한다.The shape of the first electrode 142 is shown in a triangular shape to illustrate an example. The shape of the first electrode 142 is not limited to a triangular shape and can be arranged in various shapes. Nor does it limit the scope of rights of

또한, 제2 영역상에 배치되는 제2 도전형 반도체층(136)의 횡단면의 형상은 삼각형 형상일 수 있고, 제2 도전형 반도체층(136)상에 배치되는 제2 전극(144) 또한 삼각형 형상으로 구비될 수 있다.The shape of the cross section of the second conductivity type semiconductor layer 136 disposed on the second region may be triangular, and the second electrode 144 disposed on the second conductivity type semiconductor layer 136 may also be a triangle .

다만, 제2 전극(144)의 형상은 일 예를 설명하기 위하여 삼각형 형상으로 도시해 놓은 것이며, 제2 전극(144)의 형상은 삼각형 형상에 한정되지 아니하고 다양한 형상으로 배치 가능하며, 이는 본 발명의 권리범위를 한정하지도 아니한다.However, the shape of the second electrode 144 is shown in a triangular shape to illustrate an example, and the shape of the second electrode 144 is not limited to a triangular shape and can be arranged in various shapes, Nor does it limit the scope of rights of

실시 예의 발광소자(100A, 100B)는 하부면 에서부터 상부면 까지 소정 높이(h)를 갖도록 구비될 수 있다.The light emitting devices 100A and 100B of the embodiment may be provided to have a predetermined height h from the lower surface to the upper surface.

발광소자(100A, 100B)의 광 추출 관점에서 보았을 때, 실시 예의 발광소자(100A, 100B)는 부피 발광(Volume emitter)구조라고 정의할 수 있다.From the viewpoint of light extraction of the light emitting devices 100A and 100B, the light emitting devices 100A and 100B of the embodiment can be defined as a volume emitter structure.

예컨대, 일반적인 수직형 발광소자와 같이 면 발광(Surface emitter)하는 구조, 즉 측면에서 추출되는 광의 양 보다 상부면 에서 추출되는 광의 양이 주된 구조와는 달리 실시 예의 발광소자(100A, 100B)는 상부면 에서 추출되는 광의 양 보다 측면에서 추출되는 광의 양이 많다.For example, the light emitting devices 100A and 100B of the embodiment are different from the main structure in that the amount of light extracted from the upper surface is larger than the amount of light extracted from the side, The amount of light extracted from the side is larger than the amount of light extracted from the surface.

즉, 실시 예의 발광소자(100A, 100B)의 광 추출 효율을 높이기 위해서는 충분한 광이 추출될 수 있는 발광소자(100A, 100B) 측면의 넓이를 최대화 하는 것이 필요하다 볼 수 있다.That is, in order to increase the light extraction efficiency of the light emitting devices 100A and 100B of the embodiment, it is necessary to maximize the width of the side surfaces of the light emitting devices 100A and 100B from which sufficient light can be extracted.

발광소자(100A, 100B) 측면의 넓이는 발광소자(100A, 100B)의 높이와 발광소자(100A, 100B) 상부면의 둘레길이의 곱으로 나타낼 수 있고, 실시 예의 발광소자(100A, 100B)의 측면에서의 광 추출 효율을 향상시키기 위해서는 실시 예의 발광소자(100A, 100B)의 높이 및 발광소자(100A, 100B) 상부면의 둘레길이를 최대화 하는 것이 중요하다.The width of the side surfaces of the light emitting elements 100A and 100B can be expressed as a product of the height of the light emitting elements 100A and 100B and the circumferential length of the upper surface of the light emitting elements 100A and 100B, It is important to maximize the height of the light emitting devices 100A and 100B and the circumferential length of the upper surface of the light emitting devices 100A and 100B in order to improve the light extraction efficiency on the side.

우선, 아래의 그래프를 참조하여 실시 예의 발광소자(100A, 100B)의 소정 높이(h)에 대해서 설명한다.First, the predetermined height h of the light emitting devices 100A and 100B of the embodiment will be described with reference to the following graphs.

Figure pat00002
Figure pat00002

상기 그래프의 x축은 실시 예의 발광소자(100A, 100B)의 높이를 의미하는 것이고, 상기 그래프의 y축은 실시 예의 발광소자(100A, 100B)의 높이에 따른 광 추출 효율(Light Extraction efficiency, Cex)의 실험값을 의미한다.The x-axis of the graph represents the height of the light emitting devices 100A and 100B of the embodiment. The y-axis of the graph represents the light extraction efficiency (C ex ) according to the heights of the light emitting devices 100A and 100B of the embodiment. ≪ / RTI >

상기 그래프를 참조하면, 실시 예의 발광소자(100A, 100B)의 높이(h)가 증가함에 따라 실시 예의 발광소자(100A, 100B)의 광 추출 효율이 증가하는 경향성을 볼 수 있다.Referring to the graph, the light extraction efficiency of the light emitting devices 100A and 100B of the embodiment increases as the height h of the light emitting devices 100A and 100B increases.

보다 자세하게는, 실시 예의 발광소자(100A, 100B)의 높이가 0um 내지 10um인 경우에는 약 82% 내지 84%의 광 추출 효율을 보이며, 이는 일반적인 면 발광 구조를 갖는 발광소자의 광 추출 효율에 대응되는 수치이다.More specifically, when the height of the light emitting devices 100A and 100B of the embodiment is 0um to 10um, the light extraction efficiency is about 82% to 84%, which corresponds to the light extraction efficiency of the light emitting device having a general surface light emitting structure Respectively.

또한, 실시 예의 발광소자(100A, 100B)의 높이가 60um이상인 경우에서는 약 90%정도의 높은 광 추출 효율을 보이며, 이는 부피 발광 구조를 갖는 실시 예의 발광소자의 광 추출 효율로 볼 수 있다.Further, in the case where the height of the light emitting devices 100A and 100B of the embodiment is 60um or more, the light extraction efficiency is as high as about 90%, which can be regarded as the light extraction efficiency of the light emitting device of the embodiment having the volume light emitting structure.

즉, 발광소자(100A, 100B)의 높이가 증가할수록 발광소자(100A, 100B)의 광 추출 효율이 증가한다는 사실을 도출할 수 있다.That is, it can be understood that the light extraction efficiency of the light emitting devices 100A and 100B increases as the height of the light emitting devices 100A and 100B increases.

다만, 발광소자(100A, 100B)의 높이가 소정 높이에 도달한 이후에는 광 추출 효율이 포화(Saturation)되는 현상을 볼 수 있다.However, after the heights of the light emitting devices 100A and 100B reach a predetermined height, the light extraction efficiency saturates.

이는 발광소자(100A, 100B)의 높이가 소정 높이에 도달한 이후에는 GaN 혹은 AlGaN을 포함하는 발광소자(100A, 100B)의 내부구조에 의해 광의 흡수가 일어나기 때문이다.This is because light absorption occurs due to the internal structure of the light emitting devices 100A and 100B including GaN or AlGaN after the heights of the light emitting devices 100A and 100B reach a predetermined height.

따라서, 실시 예의 발광소자(100A, 100B)는 소정의 범위 내에 포함되는 높이를 갖도록 구비될 수 있다.Therefore, the light emitting devices 100A and 100B of the embodiment can be provided to have a height included in a predetermined range.

예컨대, 실시 예의 발광소자(100A, 100B)의 두께는 60um 이상 300um이하로 구비될 수 있다.For example, the thicknesses of the light emitting devices 100A and 100B of the embodiment may be set to 60um or more and 300um or less.

다만 이는 일 실시 예를 설명하기 위한 것이며, 사용자는 실시 예의 발광소자(100A, 100B)의 높이 범위를 보다 다양하게 변형 할 수 있고, 본 발명의 권리범위를 제한하지 않는다.However, this is for the purpose of illustrating an embodiment, and the user can more variously vary the height range of the light emitting devices 100A and 100B of the embodiment, and does not limit the scope of the right of the present invention.

전술한 바와 같이 실시 예의 발광소자(100A, 100B)의 횡단면은 삼각형으로 구비될 수 있으며, 상기 발광소자(100A, 100B)의 횡단면은 세 개의 모서리 및 상기 세 개의 변으로 이루어지는 세 개의 각을 포함하도록 구비될 수 있다.As described above, the cross section of the light emitting devices 100A and 100B of the embodiment can be provided in a triangular shape, and the cross section of the light emitting devices 100A and 100B includes three corners and three corners including the three corners .

상기 세 개의 모서리는 제1 모서리(a), 상기 제1 모서리(a)과 이웃하도록 구비되는 제2 모서리(b) 및 제3 모서리(c)를 포함할 수 있다.The three corners may include a first edge a, a second edge b adjacent to the first edge a, and a third edge c.

상기 세 개의 각은 제1 모서리(a)와 제2 모서리(b)에 의해 형성되는 제1 각(α), 상기 제1 모서리(a)와 제3 모서리(c)에 의해 형성되는 제 2각(β) 및 제2 모서리(b)와 제3 모서리(c)에 의해 형성되는 제 3각(γ)을 포함할 수 있다.The three angles are defined by a first angle a formed by a first edge a and a second edge b, a second angle a formed by the first edge a and the third edge c, (?) and a third angle (?) formed by the second edge (b) and the third edge (c).

예컨대, 제1 모서리(a)는 제3 각(γ)에 대응되도록 구비될 수 있고, 제2 모서리(b)는 제 2각(β)에 대응되도록 구비될 수 있으며, 제3 모서리(c)는 제 1각(α)에 대응되도록 구비될 수 있다.For example, the first edge a may correspond to the third angle gamma, the second edge b may correspond to the second angle beta, the third edge c may correspond to the second angle beta, May correspond to the first angle alpha.

이하, 도 8을 참조하여 실시 예의 발광소자(100A, 100B)의 둘레 길이를 최대화 하여 발광소자(100A, 100B)의 측면의 넓이를 최대로 하기 위한 제1 내지 제3 모서리(a, b, c) 및 제1 내지 제3 각(α, β, γ)에 대하여 설명하도록 한다.The first to third edges a, b and c for maximizing the width of the side faces of the light emitting devices 100A and 100B by maximizing the peripheral length of the light emitting devices 100A and 100B of the embodiment will be described with reference to FIG. ) And the first to third angles (?,?,?) Will be described.

도 8은 실시 예의 발광소자의 적어도 하나의 각도에 따른 제1둘레길이와 제2둘레길이의 비를 도시한 그래프이다.8 is a graph showing the ratio of the first circumferential length to the second circumferential length according to at least one angle of the light emitting device of the embodiment.

도 8을 참조하면, 실시 예의 발광소자(100A, 100B)는 횡단면이 직각 삼각형으로 구비될 수 있고, 이 때의 넓이를 S가 가정한 경우 둘레의 길이인 제1 내지 제3 모서리(a, b, c)의 합을 제1 둘레길이라 할 수 있다.Referring to FIG. 8, the light emitting devices 100A and 100B of the embodiment may have a cross section of a right triangle. When the width of the light emitting devices 100A and 100B is assumed to be S, the first to third edges a and b , c) may be referred to as a first circumferential length.

실시 예의 발광소자(100A, 100B)는 횡단면이 직각 삼각형으로 구비되는 경우 제1 내지 제3 모서리(a, b, c)는 아래의 수학식을 만족할 수 있다.The first, second, and third edges a, b, and c of the light emitting device 100A, 100B of the embodiment may satisfy the following equations when the cross section has a right triangle.

수학식Equation

Figure pat00003
Figure pat00003

또한, 실시 예의 발광소자(100A, 100B)는 횡단면이 정삼각형으로 구비될 수 있고, 이 때의 넓이를 S라 가정할 때의 둘레의 길이를 제2 둘레길이라고 할 수 있다.In addition, the light emitting devices 100A and 100B of the embodiment may have a regular triangular cross-section, and a circumferential length of the light emitting device 100A and 100B may be referred to as a second circumferential length.

도 8에 도시된 그래프의 x축은 제1 내지 제3각(α, β, γ)중 직각인 각을 제외한 적어도 두 개의 각 중 하나일 수 있으며, y축은 제1둘레길이와 제2둘레길이의 비율을 나타낸 것이다.The x-axis of the graph shown in Fig. 8 may be one of at least two angles except the right angle among the first to third angles?,?,?, And the y-axis may have a first circumference length and a second circumference length .

실시 예의 발광소자(100A, 100B)의 제1 각(α)은 80° 내지 100°로 구비될 수 있다.The first angle alpha of the light emitting devices 100A and 100B of the embodiment may be set to 80 DEG to 100 DEG.

이에 따라 제2 각(β) 및 제3 각(γ)의 합은 80° 내지 100°로 구비될 수 있다.Accordingly, the sum of the second angle? And the third angle? Can be set to 80 ° to 100 °.

제2 각(β) 또는 제3 각(γ)이 변화함에 따라 제1 내지 제3 모서리(a, b, c)의 길이가 변화하게 되며, 이에 따른 제1 둘레길이 및 제2 둘레길이의 비율을 도시한 것이다.As the second angle? Or the third angle? Changes, the lengths of the first to third edges a, b, and c change, and the ratio of the first and second circumferential lengths FIG.

실시 예의 발광소자(100A, 100B)의 높이가 일정하다는 가정 하에, 실시 예의 발광소자(100A, 100B)의 광 추출 효율은 전술한 바와 같이 발광소자(100A, 100B)의 둘레길이에 비례한다고 볼 수 있다.The light extraction efficiency of the light emitting devices 100A and 100B of the embodiment is proportional to the peripheral length of the light emitting devices 100A and 100B as described above under the assumption that the heights of the light emitting devices 100A and 100B of the embodiment are constant. have.

예컨대, 제2 둘레길이를 기준으로 하였을 때 제1 둘레길이의 길이가 길면 길수록 발광소자(100A, 100B)의 측면의 넓이가 넓어지며 이로 인하여 광 추출 효율은 증가된다고 볼 수 있다.For example, when the first perimeter length is longer than the second perimeter, the lateral width of the light emitting devices 100A and 100B is widened, thereby increasing the light extraction efficiency.

요약컨대, 전술한 바와 같이 부피 발광하는 발광소자(100A, 100B)에서 발광하는 광은 측면을 통하여 주로 방출 되기 때문에 발광소자(100A, 100B)의 측면의 넓이와 발광소자(100A, 100B)의 광 추출 효율은 양의 상관 관계가 있다.Since the light emitted from the light emitting devices 100A and 100B that emit bulk light is mainly emitted through the side surfaces as described above, the width of the side surfaces of the light emitting devices 100A and 100B and the width of the light emitting devices 100A and 100B The extraction efficiency is positively correlated.

다만, 발광소자(100A, 100B)의 부피에 따라 광이 방출되는 활성층(134)의 넓이가 달라지기 때문에 실시 예의 발광소자(100A, 100B)는 동일한 부피를 갖는 발광소자(100A, 100B)에 있어서, 즉 높이(h)가 동일하며 횡단면의 넓이(S)가 동일한 발광소자(100A, 100B)에 있어서, 횡단면의 둘레 길이가 최대인 발광소자(100A, 100B)를 제공하여 광 추출 효율을 증가시킬 수 있다.However, since the width of the active layer 134 in which light is emitted varies depending on the volume of the light emitting devices 100A and 100B, the light emitting devices 100A and 100B of the embodiment have the same volume in the light emitting devices 100A and 100B The light emitting devices 100A and 100B having the same height h and the same width S as the transverse section are provided to increase the light extraction efficiency by providing the light emitting devices 100A and 100B having the maximum circumferential length .

도 8에 도시된 그래프를 참조하면, 제2 각(β) 또는 제3 각(γ)의 크기가 증가하면 증가할수록 제1 둘레길이는 커지게 되며, 이에 따라 광 추출 효율은 증가되는 효과가 있다.Referring to the graph shown in FIG. 8, as the size of the second angle (?) Or the third angle (?) Increases, the first perimeter becomes larger and thus the light extraction efficiency is increased .

하지만, 실시 예의 제2 각(β) 또는 제3 각(γ)의 크기는 25° 내지 65°로 구비될 수 있다.However, the size of the second angle (?) Or the third angle (?) Of the embodiment may be set to 25 to 65 degrees.

만약 제2 각(β) 또는 제3 각(γ)의 크기는 25°미만이거나 65°초과로 구비되는 경우 전류 스프레딩(Current spreading)이 감소하여 광 추출 효율이 감소되는 문제가 있기 때문이다.If the size of the second angle? Or the third angle? Is less than 25 占 or more than 65 占 the current spreading is reduced and the light extraction efficiency is reduced.

실시 예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이되며, 발광 소자 패키지에서 방출되는 광의 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트, 형광 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능하거나 조명 유닛으로 기능할 수 있으며, 예를 들어, 조명 유닛은 자동차 조명, 야외 조명, 디스플레이 패널의 백라이트 유닛, 지시등이나 신호등 같은 지시 장치, 램프, 가로등을 포함할 수 있다.A plurality of light emitting device packages according to embodiments may be arranged on a substrate, and a light guide plate, a prism sheet, a diffusion sheet, a fluorescent sheet, and the like may be disposed on the light path of light emitted from the light emitting device package. For example, the illumination unit may be an automotive lighting, an outdoor illumination, a backlight unit of a display panel, an indicator such as an indicator lamp or a signal lamp, a lamp , And a streetlight.

실시 예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이될 수 있고, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.A plurality of light emitting device packages according to the embodiments may be arrayed on a substrate, and a light guide plate, a prism sheet, a diffusion sheet, and the like may be disposed on the light path of the light emitting device package. The light emitting device package, the substrate, and the optical member may function as a backlight unit.

또한, 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 장치로 구현될 수 있다.Further, the display device, the indicating device, and the lighting device including the light emitting device package according to the embodiment can be realized.

여기서, 표시 장치는 바텀 커버와, 바텀 커버 상에 배치되는 반사판과, 광을 방출하는 발광 모듈과, 반사판의 전방에 배치되며 발광 모듈에서 발산되는 빛을 전방으로 안내하는 도광판과, 도광판의 전방에 배치되는 프리즘 시트들을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널과, 디스플레이 패널과 연결되고 디스플레이 패널에 화상 신호를 공급하는 화상 신호 출력 회로와, 디스플레이 패널의 전방에 배치되는 컬러 필터를 포함할 수 있다. 여기서 바텀 커버, 반사판, 발광 모듈, 도광판, 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.Here, the display device includes a bottom cover, a reflector disposed on the bottom cover, a light emitting module for emitting light, a light guide plate disposed in front of the reflector for guiding light emitted from the light emitting module forward, An image signal output circuit connected to the display panel and supplying an image signal to the display panel; and a color filter disposed in front of the display panel, . Here, the bottom cover, the reflection plate, the light emitting module, the light guide plate, and the optical sheet may form a backlight unit.

또한, 조명 장치는 기판과 실시 예에 따른 발광 소자 패키지를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열체, 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 예를 들어, 조명 장치는, 램프, 해드 램프, 또는 가로등을 포함할 수 있다.In addition, the illumination device may include a light source module including a substrate and a light emitting device package according to an embodiment, a heat sink for dissipating heat of the light source module, and a power supply unit for processing or converting an electric signal provided from the outside, . For example, the lighting device may include a lamp, a head lamp, or a streetlight.

해드 램프는 기판 상에 배치되는 발광 소자 패키지들을 포함하는 발광 모듈, 발광 모듈로부터 조사되는 빛을 일정 방향, 예컨대, 전방으로 반사시키는 리플렉터(reflector), 리플렉터에 의하여 반사되는 빛을 전방으로 굴절시키는 렌즈, 및 리플렉터에 의하여 반사되어 렌즈로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 쉐이드(shade)를 포함할 수 있다.The head lamp includes a light emitting module including light emitting device packages disposed on a substrate, a reflector for reflecting light emitted from the light emitting module in a predetermined direction, for example, forward, a lens for refracting light reflected by the reflector forward And a shade that reflects off or reflects a portion of the light reflected by the reflector and directed to the lens to provide the designer with a desired light distribution pattern.

이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, It will be understood that various modifications and applications are possible. For example, each component specifically shown in the embodiments can be modified and implemented. It is to be understood that all changes and modifications that come within the meaning and range of equivalency of the claims are therefore intended to be embraced therein.

130: 기판 140: 버퍼층
150: 발광 구조물 152: 제1 도전형 반도체층
154: 활성층 156: 제2 도전형 반도체층
162: 제1 전극 164: 제2 전극
200: 발광 소자 패키지 169: 제1 반사층
170: 제2 반사층 210: 기판층
제1 모서리: a 제2 모서리: b
제3 모서리: c 제1 각: α
제2 각: β 제3 각: γ
130: substrate 140: buffer layer
150: light emitting structure 152: first conductivity type semiconductor layer
154: active layer 156: second conductivity type semiconductor layer
162: first electrode 164: second electrode
200: light emitting device package 169: first reflective layer
170: second reflective layer 210: substrate layer
First corner: a 2nd corner: b
3rd edge: c 1st angle: alpha
Second angle:? Third angle:?

Claims (10)

기판;
상기 기판 상에 배치되는 제1 도전형 반도체층;
상기 제1 도전형 반도체층 상에 배치된 활성층; 및
상기 활성층상에 배치되는 제2 도전형 반도체층을 포함하고,
상기 활성층의 횡단면은 삼각형 형상이며,
상기 삼각형 형상의 상기 기판층의 횡단면의 적어도 하나의 각은 80° 내지 100°인 발광소자.
Board;
A first conductive semiconductor layer disposed on the substrate;
An active layer disposed on the first conductive semiconductor layer; And
And a second conductivity type semiconductor layer disposed on the active layer,
Wherein the active layer has a triangular cross-
Wherein at least one angle of the cross-section of the substrate layer of the triangular shape is 80 DEG to 100 DEG.
제1 항에 있어서,
상기 기판, 상기 제1 도전형 반도체층, 상기 활성층 및 상기 제2 도전형 반도체층의 두께의 합은 60um 이상 300um이하인 발광소자.
The method according to claim 1,
Wherein a sum of thicknesses of the substrate, the first conductivity type semiconductor layer, the active layer, and the second conductivity type semiconductor layer is 60um or more and 300um or less.
제1 항에 있어서,
상기 활성층의 횡단면은 제1 모서리, 제2 모서리 및 제3 모서리를 포함하고,
상기 제1 모서리와 상기 제2 모서리에 의해 형성되는 제1 각의 크기는 90°인 발광소자.
The method according to claim 1,
Wherein the cross-section of the active layer comprises a first edge, a second edge, and a third edge,
Wherein a size of the first angle formed by the first edge and the second edge is 90 DEG.
제3 항에 있어서,
상기 제1 각과 이웃하는 제2 각 또는 제3 각의 크기는 25° 내지 65°인 발광소자.
The method of claim 3,
Wherein the first angle and the neighboring second angle or third angle are in a range of 25 DEG to 65 DEG.
기판;
상기 기판 상에 배치되는 제1 도전형 반도체층;
상기 제1 도전형 반도체층 상에 배치된 활성층; 및
상기 활성층상에 배치되는 제2 도전형 반도체층을 포함하고,
상기 기판, 상기 제1 도전형 반도체층, 상기 활성층 및 상기 제2 도전형 반도체층의 두께의 합은 60um 이상 300um이하인 발광소자.
Board;
A first conductive semiconductor layer disposed on the substrate;
An active layer disposed on the first conductive semiconductor layer; And
And a second conductivity type semiconductor layer disposed on the active layer,
Wherein a sum of thicknesses of the substrate, the first conductivity type semiconductor layer, the active layer, and the second conductivity type semiconductor layer is 60um or more and 300um or less.
제5항에 있어서,
상기 삼각형 형상의 상기 기판의 횡단면은 삼각형 형상이고,
제1 모서리;
제1 모서리와 이웃하는 제2 모서리; 및
제1 모서리 및 제2 모서리와 이웃하도록 구비되는 제3 모서리;를 포함하며,
아래의 관계식을 만족하는 발광소자.
Figure pat00004

a는 제1 모서리를 의미하고, b는 제2 모서리를 의미하며, c는 제3 모서리를 의미한다.
6. The method of claim 5,
Wherein the triangular cross-section of the substrate is triangular in shape,
A first edge;
A second edge adjacent the first edge; And
And a third edge adjacent the first edge and the second edge,
Emitting device satisfies the following relational expression.
Figure pat00004

a denotes a first corner, b denotes a second corner, and c denotes a third corner.
제6항에 있어서,
상기 제1 모서리 및 상기 제3 모서리에 의해 형성되는 각의 크기는 25° 내지 65°인 발광소자.
The method according to claim 6,
And the size of the angle formed by the first edge and the third edge is 25 DEG to 65 DEG.
제1항 또는 제5항에 있어서,
상기 기판층은 GaN 또는 AlGaN을 포함하는 발광소자.
6. The method according to claim 1 or 5,
Wherein the substrate layer comprises GaN or AlGaN.
제1항 또는 제5항에 있어서,
상기 활성층은 InGaN/GaN으로 이루어지는 발광소자.
6. The method according to claim 1 or 5,
Wherein the active layer is made of InGaN / GaN.
패키지 몸체;
상기 패키지 몸체 상에 배치되고, 서로 전기적으로 분리되는 제1 리드 프레임과 제2 리드 프레임; 및
상기 제1 리드 프레임과 제2 리드 프레임에 플립 본딩되는 제1항 또는 제5항 중 어느 한 항의 발광소자를 포함하는 발광소자 패키지.
A package body;
A first lead frame and a second lead frame disposed on the package body and electrically separated from each other; And
The light emitting device package according to any one of claims 1 to 5, wherein the light emitting element is flip-bonded to the first lead frame and the second lead frame.
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