KR20170080938A - 박막트랜지스터 어레이 기판 및 이를 포함하는 표시장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판은 화소 전극과 동일 평면 상에 위치하는 차광층을 포함하고 화소 전극과 차광층은 동일한 구조로 이루어진다. 차광층은 저저항의 하층과, 하층 상에 위치하며 저저항 및 저반사율의 상층을 포함하여, 표시영역과 비표시영역의 광 반사율 차이에 의한 시감 차를 줄일 수 있다.

Description

박막트랜지스터 어레이 기판 및 이를 포함하는 표시장치{Array Substrate For Thin Film Transistor And Display Device Comprising The Same}
본 발명은 박막트랜지스터 어레이 기판 및 이를 포함하는 표시장치에 관한 것이다.
최근, 평판표시장치(FPD: Flat Panel Display)는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정표시장치(Liquid Crystal Display: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 전계방출 표시장치(Field Emission Display: FED), 유기 발광다이오드 표시장치(Organic Light Emitting Diode Display Device) 등과 같은 여러 가지의 평면형 디스플레이가 실용화되고 있다.
이 중 액정표시장치는 액정의 광학적 이방성과 분극성질을 이용하여 구동된다. 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다. 따라서, 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
현재는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소 전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD : Active Matrix LCD 이하, 액정표시장치로 약칭함)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다. 이러한 액정표시장치는 공통 전극이 형성된 컬러필터 기판과 화소 전극이 형성된 어레이 기판과, 상기 두 기판 사이에 개재된 액정으로 이루어지는데, 이러한 액정표시장치에서는 공통 전극과 화소 전극이 상하로 걸리는 전기장에 의해 액정을 구동하는 방식으로 투과율과 개구율 등의 특성이 우수하다.
도 1은 종래 액정표시장치를 나타낸 단면도이고 도 2는 도 1의 단면도이다. 도 1과 도 2를 참조하면, 종래 액정표시장치는 박막트랜지스터(TFT) 어레이 기판(20)과 컬러필터 기판(30) 및 박막트랜지스터 어레이 기판(20)과 컬러필터 기판(30) 사이에 개재된 액정층(미도시)을 포함하는 액정패널(DP)을 포함한다. 액정표시장치는 또한 액정패널(LP)의 하부에서 광을 제공하는 백라이트 유닛(10)을 더 포함하며, 백라이트 유닛(10)에서 공급되는 광의 투과를 제어하여 컬러필터 기판(30)을 통해 영상을 구현한다. 여기서, 광의 투과를 제어하기 위한 구동 신호를 박막트랜지스터 어레이 기판(20)에 인가되도록 박막트랜지스터 어레이 기판(20)의 일측에는 인쇄회로기판(Printed Circuit Board, PCB)(30)이 부착된다. 이러한 인쇄회로기판(30)은 플렉서블한 재질로 이루지며, 그 상부에 구동회로(50)가 실장되어 박막트랜지스터 어레이 기판(50)의 배면측으로 구부진 후 고정된다.
따라서, 종래의 액정표시장치는 빛이 투과되어 영상이 표시되는 컬러필터 기판(20)에 대응하는 표시영역(DA)과, 컬러필터가 형성되지 않은 비표시 영역(NDA)을 포함하도록 구성된다. 비표시 영역(NDA)은 박막트랜지스터 어레이 기판(20)의 배선들과 패드들이 형성되고, 이들 배선들과 패드들이 반사율이 높은 금속으로 이루어지기 때문에 이를 가려주기 위한 블랙매트릭스가 형성된다. 또한, 표시영역(DA)은 투명한 화소 전극과 공통 전극이 형성되고, 비표시 영역(NDA)에 형성된 배선들과 동일한 재료의 배선들이 형성된다.
그러나, 표시영역(DA)에 형성된 화소 전극과 공통 전극들의 반사율과, 비표시 영역(NDA)에 형성된 배선들의 반사율에 차이가 있어, 외부에서 입사되는 광이 반사되어 표시장치를 시청하는 시청자의 시감에 악영향을 미치는 문제가 있다.
본 발명의 목적은 외부 광의 반사로 인한 시각적인 문제를 해소할 수 있는 박막트랜지스터 어레이 기판 및 이를 포함하는 표시장치를 제공하기 위한 것이다.
상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판은 화소 전극과 동일 평면 상에 위치하는 차광층을 포함하고 화소 전극과 차광층은 동일한 구조로 이루어진다. 차광층은 저저항의 하층과, 하층 상에 위치하며 저저항 및 저반사율의 상층을 포함하여, 표시영역과 비표시영역의 광 반사율 차이에 의한 시감 차를 줄일 수 있다.
일례로, 하층은 은(Ag), 몰리브덴(Mo), 구리(Cu), 알루미늄(Al) 또는 이들의 합금 중 어느 하나 이상을 포함한다.
일례로, 상층은 도전성 산화물과 제1 금속을 포함하며, 도전성 산화물은 인듐(In), 주석(Sn) 또는 아연(Zn) 중 어느 하나 이상을 포함하고, 제1 금속은 광 흡수율이 40% 이상인 몰리브덴(Mo), 코발트(Co), 크롬(Cr) 또는 니켈(Ni) 중 어느 하나 이상을 포함한다. 또한, 상층은 제2 금속을 더 포함하며, 제2 금속은 은(Ag) 또는 금(Au) 중 어느 하나 이상을 포함한다. 여기서, 상층 100중량%에 대해, 도전성 산화물은 70 내지 87.5중량%로 포함되고, 제1 금속은 2.5 내지 10중량%로 포함되고, 제2 금속은 10 내지 20중량%로 포함된다. 제1 금속과 상기 제2 금속은 금속 이온의 형태로 존재한다.
또한, 본 발명의 일 실시예에 따른 표시장치는 전술한 박막트랜지스터 어레이 기판 상에 화소 전극과 동일한 평면에 위치하는 공통 전극과, 공통 전극 상에 위치하는 액정층을 포함한다. 공통 전극은 상기 화소 전극 및 상기 차광층과 동일한 구조로 이루어진다.
또한, 본 발명의 일 실시예에 따른 표시장치는 전술한 박막트랜지스터 어레이 기판의 화소 전극 상에 위치하는 유기막층과, 유기막층 상에 위치하는 대향 전극을 포함한다. 박막트랜지스터는 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하며, 차광층은 액티브층 하부에 위치한다.
본 발명의 실시예에 따른 표시장치는 저저항 및 저반사의 2층 구조의 차광층을 형성함으로써, 외부로부터의 광을 흡수하고 콘트라스트를 향상시킬 수 있다.
또한, 본 발명은 금속과 산화물이 혼합된 상층을 구비한 차광층을 형성하고 화소 전극과 공통 전극을 차광층과 동일한 적층 구조를 적용함으로써, 별도의 추가 공정 없이 화소 전극 및 공통 전극과 동시에 동일한 공정으로 수행되어 제조비용을 절감할 수 있다.
또한, 본 발명은 상층에 저반사의 금속을 혼합하여 차광층, 화소 전극 및 공통 전극을 형성함으로써, 표시영역과 비표시영역의 반사율 차이에 의한 시감 차가 발생하는 것을 방지할 수 있다.
도 1은 종래 액정표시장치를 개략적으로 도시한 도면.
도 2는 도 1의 액정표시장치의 단면도.
도 3은 본 발명의 제1 실시예에 따른 표시장치의 박막트랜지스터 어레이 기판을 나타내는 평면도.
도 4는 도 3에서 절취선 I-I'으로 자른 박막트랜지스터 어레이 기판의 단면도.
도 5는 본 발명의 차광층을 나타낸 단면도.
도 6은 본 발명의 차광층 중 상층을 나타낸 단면도.
도 7은 본 발명의 차광층, 화소 전극 및 공통 전극의 배치는 나타낸 평면도.
도 8은 본 발명의 제2 실시예에 따른 유기발광표시장치의 1화소를 도시한 등가 회로도.
도 9는 도 8에 도시된 본 발명의 제2 실시예에 따른 유기발광표시장치의 일부 영역을 도시한 단면도.
도 10은 비교예 1에 따라 제조된 도핑막의 XPS 분석 그래프.
도 11은 비교예 1에 따라 제조된 도핑막의 투과율을 나타낸 그래프.
도 12는 실시예 1에 따라 제조된 혼합막의 XPS 분석 그래프.
도 13은 실시예 1에 따라 제조된 혼합막의 투과율을 나타낸 그래프.
도 14는 실시예 2에 따라 제조된 차광층의 면저항을 나타낸 그래프.
도 15는 실시예 2에 따라 제조된 차광층의 반사율을 나타낸 그래프.
도 16은 실시예 3과 4에 따라 제조된 액정표시장치의 반사율을 측정한 그래프.
도 17은 실시예 3에 따라 제조된 액정표시장치의 반사율 이미지.
도 18은 실시예 4에 따라 제조된 액정표시장치의 반사율 이미지.
도 19는 실시예 3에 따라 제조된 액정표시장치의 점등 검사 이미지.
도 20은 실시예 5에 따라 제조된 액정표시장치의 점등 검사 이미지.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
본 발명에 따른 표시장치는 유기발광표시장치, 액정표시장치, 전기영동표시장치 등이 사용가능하나, 본 발명에서는 액정표시장치와 유기발광표시장치를 예로 설명한다.
본 발명에 따른 액정표시장치를 수평전계 방식의 액정표시장치로, 일정 거리 이격하여 서로 면 대향하여 합착된 하부 기판과 상부 기판 그리고 그 사이에 개재된 액정층을 포함한다. 하부 기판에는 박막트랜지스터들이 배치되므로 박막트랜지스터 어레이 기판이라고 부르기도 한다. 하부 기판에는, 선분 모양의 화소 전극과 선분 모양의 공통 전극이 동일 평면상에서 교대로 배치된 구조를 갖는다. 특히, 화소 전극과 공통 전극의 간격을 좁혀 전극의 상층 공간에도 프린지 필드에 의한 수평전계를 형성한다.
<제1 실시예>
이하, 본 발명의 제1 실시예에 따른 표시장치에 대해 상세히 살펴보기로 한다. 하기 개시되는 표시장치는 수평전계 방식의 액정표시장치에 대해 개시한다. 수평전계 방식의 액정표시장치는, 박막트랜지스터(Thin Film Transistor; TFT) 어레이 기판, 컬러필터 어레이 기판, 그리고 이 두 기판 사이에 개재된 액정층을 포함한다.
도 3은 본 발명의 제1 실시예에 따른 표시장치의 박막트랜지스터 어레이 기판을 나타내는 평면도이고, 도 4는 도 3에서 절취선 I-I'으로 자른 박막트랜지스터 어레이 기판의 단면도이며, 도 5는 본 발명의 차광층을 나타낸 단면도이고, 도 6은 본 발명의 차광층 중 상층을 나타낸 단면도이고, 도 7은 본 발명의 차광층, 화소 전극 및 공통 전극의 배치는 나타낸 평면도이다.
도 3 및 4에 도시한, 박막트랜지스터 어레이 기판을 구비한 수평전계 방식의 액정표시장치는 화소 전극과 공통 전극이 동일 평면 상에서 서로 일정 거리 이격하여 배치함으로써, 그 사이에 형성되는 수평전계로 액정층을 구동하여 화상 데이터를 표시한다.
도 3 및 4를 참조하면, 본 발명의 박막트랜지스터 어레이 기판은 하부 기판(SUB) 상에 교차하도록 형성된 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막트랜지스터(T)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 이루도록 형성된 화소 전극(PXL) 및 공통 전극(COM)과, 그리고 공통 전극(COM)과 접속되며 게이트 배선(GL)과 나란하게 진행하는 공통 배선(CL)을 구비한다.
게이트 배선(GL)은 박막트랜지스터(T)의 게이트 전극(G)에 게이트 신호를 공급한다. 데이터 배선(DL)은 박막트랜지스터(T)의 드레인 전극(D)을 통해 화소 전극(PXL)에 화소 신호를 공급한다. 게이트 배선(GL)과 데이터 배선(DL)은 교차구조로 형성되어 화소 영역을 정의한다. 공통 배선(CL)은 화소 영역 내의 일측변에 게이트 배선(GL)과 나란하게 배열되며 액정 구동을 위한 기준전압을 공통 전극(COM)에 공급한다.
박막트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전, 유지되도록 한다. 이를 위하여, 박막트랜지스터(T)는 게이트 배선(GL)에 접속된 게이트 전극(G)과, 데이터 배선(DL)에 접속된 소스 전극(S)과, 화소 전극(PXL)에 접속된 드레인 전극(D)을 구비한다. 또한, 박막트랜지스터(T)는 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 액티브층(A)과, 소스 전극(S) 및 드레인 전극(D)과 오믹 접촉을 위한 오믹 접촉층(도시하지 않음)을 더 포함한다.
화소 전극(PXL)은 보호막(PAS) 및 평탄화막(PAC)을 관통하는 드레인 콘택홀(DH)을 통해 박막트랜지스터(T)의 드레인 전극(D)과 접속되어 화소 영역에 형성된다. 특히, 화소 전극(PXL)은 드레인 전극(D)과 접속되고 인접한 게이트 배선(GL)과 나란하게 형성된 수평 화소 전극(PXLh)과, 이 수평 화소 전극(PXLh)에서 분기하여 화소 영역 내에서 수직 방향으로 형성된 다수 개의 수직 화소 전극(PXLv)을 구비한다.
공통 전극(COM)은 게이트 절연막(GI), 보호막(PAS) 및 평탄화막(PAC)을 관통하는 공통 컨택홀(CH)을 통해 공통 배선(CL)과 접속된다. 게이트 배선(GL)과 평행하게 진행하는 일부분은 좀 더 넓은 폭을 가지며 수평 공통 전극(COMh)을 형성한다. 그리고 수평 공통 전극(COMh)에서 분기하여 화소 영역 내에서 수직 방향으로 형성된 다수 개의 수직 공통 전극(COMv)을 형성한다. 특히, 수직 공통 전극(COMv)은 화소 영역 내에서 수직 화소 전극(PXLv)과 일정 거리 떨어져서 나란하게 배치된다.
이에 따라, 박막트랜지스터(T)를 통해 화소 신호가 공급된 수직 화소 전극(PXLv)과 공통 배선(CL)을 통해 기준 전압이 공급된 수직 공통 전극(COMv) 사이에 수평 전계가 형성된다. 이 수평 전계에 의해 박막트랜지스터 어레이 기판과 컬러필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현한다.
화소 전극(PXL)과 공통 전극(COM)이 동일 평면상에서 서로 일정 거리 이격된 구조를 갖는 수평 전계 액정표시패널은 화소 영역 내에서 액정 구동을 위한 충전 용량을 확보하기 위해서는 수평 공통 전극(COMh)과 드레인 전극(D)에서 연장된 부분을 중첩하여 보조 용량(STG)을 형성한다. 또 다른 방법으로는, 수평 공통 전극(COMh)과 수평 화소 전극(PXLh)에서 연장된 부분과 중첩하여 보조 용량을 형성할 수도 있다. 도 4에서는 보조 용량(STG)은 중첩된 수평 공통 전극(COMh)과 연장된 드레인 전극(D) 사이에 개재된 게이트 절연막(GI) 및 액티브층(A)이 이루는 공간 내에 형성된 경우를 나타낸다.
평탄화막(PAC)과 보호막(PAS) 사이에는 컬러필터(CF)가 구비되어, 종래 박막트랜지스터 어레이 기판과 대향하는 컬러필터 어레이 기판에 형성되던 컬러필터(CF)를 박막트랜지스터 어레이 기판에 형성할 수 있다. 일반적으로 컬러필터(CF) 사이에는 블랙 매트릭스(Black Matrix, BM)가 배치되어 화소를 구획하거나 콘트라스트비를 향상시키는 역할을 하나, 본 발명에서는 블랙 매트릭스를 삭제하였다. 그러나, 박막트랜지스터 어레이 기판에 컬러필터가 구비된 구조에서 블랙 매트릭스가 생략된다면, 외부로부터 입사되는 광이 금속 등으로 이루어진 배선들에서 반사되어 반사광에 의해 비표시영역과의 시감 차가 발생하는 문제가 있다.
따라서, 본 발명의 제1 실시예에 따른 액정표시장치는 외부로부터 입사되는 광의 반사를 저감하기 위해, 박막트랜지스터 어레이 기판에 형성된 차광층(PLL), 및 차광층(PLL)과 동일한 구성으로 이루어진 화소 전극(PXL) 및 공통 전극(COM)을 포함한다.
차광층(PLL)은 평탄화막(PAC) 상에 위치한다. 평탄화막(PAC) 상에는 화소 전극(PXL)과 공통 전극(COM)이 위치하며, 차광층(PLL)은 화소 전극(PXL)과 공통 전극(COM) 이외의 나머지 영역에 위치한다. 차광층(PLL)은 게이트 배선(GL), 데이터 배선(DL) 및 공통 배선(CL)과 중첩되도록 배치되고, 박막트랜지스터(T)와도 중첩된다. 즉, 차광층(PLL)은 화소 전극(PXL)과 공통 전극(COM)이 위치한 개구부 외에는 모든 영역에 배치되어, 게이트 배선(GL), 데이터 배선(DL), 공통 배선(CL), 박막트랜지스터(T) 등의 금속 구성들이 외부광을 반사시키는 것을 방지한다.
도 5와 도 6을 참조하면, 차광층(PLL), 화소 전극(PXL) 및 공통 전극(COM)은 하층(LPLL)과 하층(LPLL) 상에 형성된 상층(HPLL)으로 이루어진다. 하층(LPLL)은 차광층(PLL), 화소 전극(PXL) 및 공통 전극(COM)에 도전성을 부여하는 역할로, 은(Ag), 몰리브덴(Mo), 구리(Cu), 알루미늄(Al) 또는 이들의 합금 예를 들어 몰리브덴-티타늄(MoTi) 등과 같이 도전성이 우수한 금속을 포함한다.
상층(HPLL)은 차광층(PLL), 화소 전극(PXL) 및 공통 전극(COM)이 투명 전극으로 작용하게 하고, 반사율을 낮추는 역할을 한다. 여기서, 상층(HPLL)에 투명 전극의 역할을 부여하는 것은 동일한 재료와 공정으로 박막트랜지스터 어레이 기판의 화소 전극(PXL)과 공통 전극(COM)을 형성하기 위함이다. 따라서, 상층(HPLL)은 산화물을 포함하며 예를 들어, 인듐(In), 주석(Sn), 아연(Zn) 중 어느 하나 이상을 포함하는 도전성 산화물을 포함한다. 도전성 산화물은 예를 들어, ITO, IZO, ITZO 등일 수 있다. 본 발명의 산화물은 상층(HPLL) 100중량%에 대해 70 내지 87.5중량%의 조성비로 형성된다. 여기서, 상층(HPLL) 100중량%에 대해 산화물이 70중량% 이상이면 상층(HPLL)의 투과율을 향상시킬 수 있고, 상층(HPLL) 100중량%에 대해 산화물이 87.5중량% 이하이면 상층(HPLL)의 반사율이 상승되는 것을 방지할 수 있다.
또한, 차광층(PLL), 화소 전극(PXL) 및 공통 전극(COM)의 상층(HPLL)에 반사율을 낮추는 것은 외부로부터 입사되는 광의 반사를 줄여 비표시영역과의 시감 차이를 줄이기 위함이다. 따라서, 상층(HPLL)은 광의 흡수율이 높은 제1 금속을 포함하며, 예를 들어 광 흡수율이 40% 이상인 재료를 포함할 수 있다. 광 흡수율이 40% 이상인 제1 금속은 예를 들어 몰리브덴(Mo), 코발트(Co), 크롬(Cr), 니켈(Ni) 등을 들 수 있다. 제1 금속은 상층(HPLL) 100중량%에 대해 2.5 내지 10중량%의 조성비로 형성된다. 여기서, 상층(HPLL) 100중량%에 대해 2.5중량% 이상이면 상층(HPLL)의 반사율을 낮출 수 있고, 상층(HPLL) 100중량%에 대해 10중량% 이하이면 상층(HPLL)의 투과율이 저하되는 것을 방지할 수 있다.
또한, 본 발명의 차광층(PLL), 화소 전극(PXL) 및 공통 전극(COM)의 상층(HPLL)은 상층(HPLL)의 저항을 낮추기 위한 제2 금속을 더 포함할 수 있다. 상층(HPLL)에 저항을 낮추는 것은 상층(HPLL)에 포함된 투명 전극의 재료와 광 흡수율이 높은 재료로 인해 저항이 증가되는 것을 방지하기 위함이다. 따라서, 상층(HPLL)은 비저항이 낮은 제2 금속을 포함하며, 예를 들어, 은(Ag) 또는 금(Au)과 같은 비산화 금속(반응성이 낮은 금속)을 포함할 수 있다. 제2 금속은 상층(HPLL) 100중량%에 대해 10 내지 20중량%의 조성비로 형성된다. 여기서, 상층(HPLL) 100중량%에 대해 제2 금속이 10중량% 이상이면 상층(HPLL)의 저항을 낮출 수 있고 상층(HPLL) 100중량%에 대해 제2 금속이 20중량% 이하이면 상층(HPLL)의 반사율이 증가되는 것을 방지할 수 있다.
전술한 본 발명의 차광층(PLL), 화소 전극(PXL) 및 공통 전극(COM)의 상층(HPLL)은 산화물 내에 제1 금속과 제2 금속이 혼합된 상태로 존재할 수 있다. 예를 들어, 상층(HPLL)이 ITO, Mo, Ag를 포함한다면, 상층(HPLL)의 성분을 분석하였을 때 Mo 금속 이온과 Ag 금속 이온이 검출된다는 것이다. 여기서, 산화물 내에 제1 금속과 제2 금속이 혼합된다는 것은 산화물에 제1 금속과 제2 금속이 도핑된다는 것과는 다르다. 제1 금속과 제2 금속이 산화물에 도핑되면, 성분 분석 시 금속 산화물만이 검출되며 금속 이온 그 자체는 검출되지 않는다. 따라서, 본 발명의 산화물 내에 제1 금속과 제2 금속이 혼합된 상태는 상층(HPLL)을 성분 분석하여 제1 금속과 제2 금속 이온이 검출되는지 여부로 확인할 수 있다. 본 발명의 상층(HPLL)은 산화물, 제1 금속 및 제2 금속 타겟을 환원시키는 과정을 거친 후 기판 상에 스퍼터 등의 방법으로 증착하여 형성할 수 있다. 만약, 산화물, 제1 금속 및 제2 금속 타겟을 산화시킨 후 기판 상에 증착하면 산화물 내에 제1 금속과 제2 금속들이 산화물의 상태로 존재하게 되어 본 발명의 상층(HPLL)과는 다르게 형성된다.
본 발명에서는 차광층(PLL), 화소 전극(PXL) 및 공통 전극(COM)을 동일한 공정으로 동시에 형성한다.
다시 도 3과 4를 참조하면, 본 발명의 차광층(PLL)은 화소 전극(PXL) 및 공통 전극(COM)을 제외한 나머지 영역에 형성된다. 즉, 표시영역에서 화소 전극(PXL)과 공통 전극(COM)으로 이루어진 개구부를 제외한 비개구부에 차광층(PLL)이 위치한다. 예를 들어, 게이트 배선(GL), 데이터 배선(DL), 공통 배선(CL), 박막트랜지스터(T)와 중첩되는 비개구부에 차광층(PLL)이 위치할 수 있다.
도 7을 참조하면, 본 발명에서 상층(HPLL)과 하층(LPLL)의 구조로 이루어진 차광층(PLL), 화소 전극(PXL) 및 공통 전극(COM)은 표시영역(DA)에서 광이 투과되는 개구부를 제외한 나머지 모든 영역에 형성된다. 따라서, 표시장치의 비표시영역(NDA)과 표시영역(DA)의 반사율에 차이로 인해 발생하는 시청자의 시감 차를 줄일 수 있게 된다.
전술한 본 발명의 실시예에 따른 액정표시장치는 저저항 및 저반사의 2층 구조의 차광층을 형성함으로써, 외부로부터의 광을 흡수하고 콘트라스트를 향상시킬 수 있다.
또한, 본 발명은 금속과 산화물이 혼합된 상층을 구비한 차광층을 형성하고 화소 전극과 공통 전극을 차광층과 동일한 적층 구조를 적용함으로써, 별도의 추가 공정 없이 화소 전극 및 공통 전극과 동시에 동일한 공정으로 수행되어 제조비용을 절감할 수 있다.
또한, 본 발명은 상층에 저반사의 금속을 혼합하여 차광층, 화소 전극 및 공통 전극을 형성함으로써, 표시영역과 비표시영역의 반사율 차이에 의한 시감 차가 발생하는 것을 방지할 수 있다.
전술한 본 발명의 제1 실시예에서는 액정표시장치의 화소 전극, 공통 전극 및 차광층에 상층과 하층의 구조를 적용하였지만, 본 발명은 이에 한정되지 않으며, 광의 반사율을 저감하고 도전성을 높일 필요가 있는 배선이나 전극 예를 들어 게이트 전극, 게이트 배선, 데이터 배선, 소스 전극 또는 드레인 전극 등에도 적용 가능하다.
<제2 실시예>
도 8 및 도 9를 참조하여, 본 발명의 실시예에 따른 차광층의 구조가 적용된 유기발광표시장치에 대해 설명하기로 한다. 도 8은 본 발명의 제2 실시예에 따른 유기발광표시장치의 1화소를 도시한 등가 회로도이고, 도 9는 도 8에 도시된 본 발명의 제2 실시예에 따른 유기발광표시장치의 일부 영역을 도시한 단면도이다.
도 8을 참조하면, 본 발명의 제2 실시예에 따른 유기발광표시장치는 게이트 배선(GL), 데이터 배선(DL) 및 공통 배선(CL)에 접속된 셀 구동부(DU)와, 셀 구동부(DU)와 접지(GND) 사이에 접속된 유기발광다이오드(OLED)를 구비한다.
셀 구동부(DU)는 게이트 배선(GL) 및 데이터 배선(DL)과 접속된 스위칭 박막 트랜지스터(T1)와, 스위칭 박막트랜지스터(T1) 및 공통 배선(CL)과 유기발광다이오드(OLED)의 화소 전극에 접속된 구동 박막트랜지스터(T2)와, 공통 배선(CL)과 스위칭 박막 트랜지스터(T1)의 드레인 전극 사이에 접속된 스토리지 캐패시터(STG)를 구비한다.
스위칭 박막트랜지스터(T1)의 게이트 전극은 게이트 배선(GL)과 접속되고 소스 전극은 데이터 배선(DL)과 접속되며 드레인 전극은 구동 박막트랜지스터(T2)의 게이트 전극 및 스토리지 캐패시터(STG)와 접속된다. 구동 박막트랜지스터(T2)의 소스 전극은 공통 배선(CL)에 접속되고 드레인 전극은 유기발광다이오드(OLED)의 화소 전극에 접속된다. 스토리지 캐패시터(STG)는 공통 배선(CL)과 구동 박막트랜지스터(T2)의 게이트 전극 사이에 접속된다.
스위칭 박막트랜지스터(T1)는 게이트 배선(GL)에 스캔 펄스가 공급되면 턴-온되어 데이터 배선(DL)에 공급된 데이터 신호를 스토리지 캐패시터(STG) 및 구동 박막트랜지스터(T2)의 게이트 전극으로 공급한다. 구동 박막트랜지스터(T2)는 게이트 전극으로 공급되는 데이터 신호에 응답하여 공통 배선(CL)으로부터 유기발광다이오드(OLED)로 공급되는 전류(I)를 제어함으로써 유기발광다이오드(OLED)의 발광량을 조절하게 된다. 그리고, 스위칭 박막트랜지스터(T1)가 턴-오프되더라도 스토리지 캐패시터(STG)에 충전된 전압에 의해 구동 박막트랜지스터(T2)는 다음 프레임의 데이터 신호가 공급될 때까지 일정한 전류(I)를 공급하여 유기발광다이오드(OLED)의 발광을 유지하게 한다.
도 9를 참조하면, 본 발명의 제2 실시예에 따른 유기발광표시장치(100)는 기판(110) 상에 제1 버퍼층(112)이 위치한다. 제1 버퍼층(112)은 기판(110)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하는 역할을 한다. 제1 버퍼층(112) 상에 쉴드층(114)이 위치한다. 쉴드층(114)은 폴리이미드 기판을 사용함으로써 발생할 수 있는 패널구동 전류가 감소되는 것을 방지하는 역할을 한다. 쉴드층(114) 상에 제2 버퍼층(116)이 위치한다. 제2 버퍼층(116)은 쉴드층(114)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하는 역할을 한다.
제2 버퍼층(116) 상에 액티브층(120)이 위치한다. 액티브층(120)은 실리콘 반도체나 산화물 반도체로 이루어질 수 있다. 실리콘 반도체는 비정질 실리콘 또는 결정화된 다결정 실리콘을 포함할 수 있다. 여기서, 다결정 실리콘은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하여, 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용하거나 화소 내 구동 TFT에 적용할 수 있다. 한편, 산화물 반도체는 오프-전류가 낮으므로, 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 TFT에 적합하다. 또한, 오프 전류가 작으므로 화소의 전압 유지 기간이 길어서 저속 구동 및/또는 저 소비 전력을 요구하는 표시장치에 적합하다. 또한, 액티브층(120)은 p형 또는 n형의 불순물을 포함하는 드레인 영역(123) 및 소스 영역(124)을 포함하고 이들 사이에 채널(121)을 포함한다. 또한, 액티브층(120)은 채널(121)과 인접한 드레인 영역(123) 및 소스 영역(124) 사이에 저농도 도핑 영역(122)을 포함한다.
액티브층(120) 상에 게이트 절연막(GI)이 위치하고, 게이트 절연막(GI) 상에 상기 액티브층(120)의 일정 영역, 즉 불순물이 주입되었을 경우의 채널(121)과 대응되는 위치에 제1 게이트 전극(130)이 위치한다. 제1 게이트 전극(130)은 구동 트랜지스터(DR)의 게이트 전극으로 작용한다. 제1 게이트 전극(130)의 일측에 연결전극(132)이 위치한다. 연결전극(132)은 게이트 절연막(GI)과 제2 버퍼층(116)을 관통하는 제1 콘택홀(CH1)을 통해 쉴드층(114)에 연결된다.
제1 게이트 전극(130) 상에 제1 게이트 전극(130)을 절연시키는 제1 층간 절연막(ILD1)이 위치한다. 제1 층간 절연막(ILD1) 상에 제2 게이트 전극(135)이 위치한다. 제2 게이트 전극(135)은 제1 게이트 전극(130)과 스토리지 캐패시터을 이루는 캐패시터 전극으로, 구동 트랜지스터(DR)의 게이트 전극으로 작용하지 않는다. 제2 게이트 전극(135) 상에 제2 게이트 전극(135)을 절연시키는 제2 층간 절연막(ILD2)이 위치한다. 제2 층간 절연막(ILD2), 제1 층간 절연막(ILD1) 및 게이트 절연막(GI)의 일부 영역에 액티브층(120)의 일부를 노출시키는 제2 및 제3 콘택홀들(CH2, CH3)이 위치한다. 제2 콘택홀(CH2)은 액티브층(120)의 드레인 영역(123)을 노출하고, 제3 콘택홀(CH3)은 액티브층(120)의 소스 영역(124)을 노출한다. 또한, 제2 층간 절연막(ILD2) 및 제1 층간 절연막(ILD1)의 일부 영역에 연결전극(132)을 노출시키는 제4 콘택홀(CH4)이 위치한다.
제2 층간 절연막(ILD2) 상에 드레인 전극(140)과 소스 전극(145)이 위치한다. 드레인 전극(140)은 액티브층(120)의 드레인 영역(123)을 노출하는 제2 콘택홀(CH2)을 통해 액티브층(120)에 연결되고, 소스 전극(145)은 액티브층(120)의 소스 영역(124)을 노출하는 제3 콘택홀(CH3)을 통해 액티브층(120)에 연결된다. 또한, 소스 전극(145)은 제2 층간 절연막(ILD2)과 제1 층간 절연막(ILD1)을 관통하여 연결전극(132)을 노출하는 제4 콘택홀(CH4)을 통해 연결전극(132)에 연결된다. 따라서, 액티브층(120), 제1 게이트 전극(130), 드레인 전극(140) 및 소스 전극(145)을 포함하는 구동 박막트랜지스터가 구성된다.
구동 박막트랜지스터를 포함하는 기판(110) 상에 보호막(PAS)이 위치하고, 보호막(PAS) 상에 하부를 평탄화시키는 평탄화막(PAC)이 위치한다. 보호막(PAS)과 평탄화막(PAC)의 일부 영역에는 소스 전극(145)을 노출시키는 제5 콘택홀(CH5)이 위치한다. 평탄화막(PAC) 상에 화소 전극(160)이 위치한다. 화소 전극(160)은 화소 전극으로 작용하며, 제5 콘택홀(CH5)을 통해 구동 박막트랜지스터의 소스 전극(145)에 연결된다. 화소 전극(160)을 포함하는 기판(110) 상에 화소를 구획하는 뱅크층(BNK)이 위치하고, 뱅크층(BNK)은 화소 전극(160)을 노출시키는 개구부(OP)가 위치한다. 뱅크층(BNK)의 개구부(OP)에는 화소 전극(160)에 컨택하는 발광층(170)이 위치하고, 발광층(170) 상에 대향 전극(180)이 위치한다.
전술한 본 발명의 제2 실시예에 따른 유기발광표시장치는 쉴드층(114)에 전술한 차광층의 구조를 적용할 수 있다. 쉴드층(114)은 액티브층(120)에 외부 광이 입사되는 것을 방지하기 위해 광 흡수율이 높아야 하고, 전극으로 작용하기 때문에 저항이 낮아야 한다. 따라서, 쉴드층(114)은 하층(LPLL)과 상층(HPLL)을 포함하는 구조로 이루어질 수 있다.
도 8 및 도 9에 도시된 바와 같은 구성을 갖는 본 발명의 제2 실시예에 따른 유기발광표시장치에 따르면, 쉴드층(114)이 모두 광 흡수율이 높고 저항이 낮은 재료로 이루어진다. 따라서, 외부에서 입사되는 광을 흡수하여 반사를 줄여 외부 광의 반사에 의해 시감의 영향을 줄일 수 있는 이점이 있다.
이하, 본 발명의 실시예에 따른 표시장치에 대한 실험예를 개시한다. 하기 실험예는 본 발명의 일 실시예일 뿐 본 발명이 이에 한정되는 것은 아니다.
실험 1 : ITO와 Mo의 혼합막과 ITO와 Mo의 도핑막 분석
<비교예 1>
In2O3, SnO2 및 Mo 타겟을 준비하고, 이들을 산화시킨 후 스퍼터링으로 기판 상에 적층하여 ITO에 Mo가 도핑된 도핑막을 형성하였다.
<실시예 1>
In2O3, SnO2 및 Mo 타겟을 준비하고, 이들을 환원시킨 후 스퍼터링으로 기판 상에 적층하여 ITO에 Mo가 혼합된 혼합막을 형성하였다.
전술한 비교예 1에 따라 제조된 도핑막의 XPS 분석 그래프를 도 10에 나타내었고, 투과율을 도 11에 나타내었다. 또한, 전술한 실시예 1에 따라 제조된 혼합막의 XPS 분석 그래프를 도 12에 나타내었고, 투과율을 도 13에 나타내었다.
도 10과 도 12를 참조하면, ITO에 Mo가 도핑된 비교예 1의 도핑막에서는 MoO2 및 MoO3의 몰리브덴 산화물이 검출되었으나, ITO에 Mo가 혼합된 실시예 1의 혼합막에서는 Mo 이온이 검출되었다.
또한, 도 11과 도 13을 참조하면, 비교예 1의 도핑막의 투과율은 87.4%를 나타내나, 실시예 1의 혼합막의 투과율은 28%를 나타내었다.
실험 1의 결과를 통해, ITO에 Mo이 혼합된 혼합막에서 Mo 이온이 검출됨을 알 수 있었고, ITO에 Mo이 도핑된 도핑막에 비해 투과율이 매우 낮은 것을 알 수 있었다.
실험 2 : 차광층의 특성 평가
<실시예 2>
기판 상에 MoTi의 하층을 형성하고, Ag, Mo, In2O3 및 SnO2 타겟을 준비한 후 이들을 환원시키고, 스퍼터링으로 기판 상에 적층하여 상층을 형성하여 차광층을 형성하였다. 이때, 상층은 Ag 5중량%, Mo 15중량%, ITO 80중량%로 형성하였다.
전술한 실시예 2에 따라 제조된 차광층을 50℃의 온도 및 80%의 습도 분위기에서 500 시간 동안 신뢰성 테스트를 한 후, 면저항을 측정하여 도 14에 나타내었고, 반사율을 측정하여 도 15에 나타내었다.
도 14와 도 15를 참조하면, 실시예 2에 따라 제조된 차광층은 평균 46.1Ω/□의 면저항을 나타내었고, 7.27%의 반사율을 나타내었다.
실험 2의 결과를 통해, MoTi 하층과 Ag, Mo 및 ITO의 혼합막인 상층을 포함하는 차광층은 면저항과 반사율의 신뢰성이 우수하고, 면저항과 반사율이 매우 낮은 것을 알 수 있다.
실험 3 : 차광층 및 액정표시장치의 평가
<실시예 3>
전술한 실시예 2의 차광층을 이용하여, 도 3과 4에 도시된 IPS 구조의 액정표시장치를 제조하였다. 이때, 차광층은 액정표시장치의 차광층, 화소 전극 및 공통 전극에 사용되었다.
<실시예 4>
차광층의 상층의 조성을 Ag 2.5중량%, Mo 20중량%, ITO 77.5중량%로 형성한 것만을 달리하여 실시예 3과 동일하게 IPS 구조의 액정표시장치를 제조하였다.
<실시예 5>
차광층의 상층의 조성을 Mo 5중량%, ITO 95중량%로 형성한 것만을 달리하여 실시예 3과 동일하게 IPS 구조의 액정표시장치를 제조하였다.
<비교예 2>
차광층의 하층은 ITO로 형성하였고, 상층의 조성을 Mo 50중량%와 Ti 50중량%로 형성한 것만을 달리하여 실시예 3과 동일하게 IPS 구조의 액정표시장치를 제조하였다.
전술한 실시예 3 내지 5, 및 비교예 2에 따라 제조된 차광층의 반사율, 액정표시장치의 반사율과 색좌표를 측정하였고 액정표시장치의 비표시영역의 반사율과 색좌표를 측정하여 하기 표 1에 나타내었다. 또한, 전술한 실시예 3과 4에 따라 제조된 액정표시장치의 반사율을 측정한 그래프를 도 16에 나타내었다. 또한, 전술한 실시예 3에 따라 제조된 액정표시장치의 반사율 이미지를 도 17에 나타내었고, 실시예 4에 따라 제조된 액정표시장치의 반사율 이미지를 도 18에 나타내었다.

차광층의 반사율(%) 액정표시장치(19.5") 차광층의 상층의 면저항(kΩ/□) 차광층의 면저항(kΩ/□)
반사율(%) 색좌표(a*, b*)
실시예 3 8 6.0 -0.7, -1.8 6 40
실시예 4 13 6.2 -1.2, -1.1 1 40
실시예 5 15 6.2 - 90 40
비교예 2 48 8.0 -0.96, -0.68 0.2 80
비표시영역 - 5.2 -1.47, -2.86 -
상기 표 1과 도 16을 참조하면, 실시예 3에 따라 제조된 차광층의 반사율은 8%로 나타났고 차광층의 상층의 면저항은 6kΩ/□으로 나타났고 차광층 전체의 면저항은 40Ω/□으로 나타났으며, 액정표시장치의 반사율은 6.0%, 색좌표는 -0.7, -1.8로 나타났다. 실시예 4에 따라 제조된 차광층의 반사율은 13%로 나타났고 차광층의 상층의 면저항은 1kΩ/□으로 나타났고 차광층 전체의 면저항은 40Ω/□으로 나타났으며, 액정표시장치의 반사율은 6.2%, 색좌표는 -1.2, -1.1로 나타났다. 실시예 5에 따라 제조된 차광층의 반사율은 15%로 나타났고 차광층의 상층의 면저항은 90kΩ/□으로 나타났고 차광층 전체의 면저항은 40Ω/□으로 나타났으며, 액정표시장치의 반사율은 6.2%로 나타났다. 반면, 비교예 2에 따라 제조된 차광층의 반사율은 48%로 나타났고 차광층의 상층의 면저항은 0.2kΩ/□으로 나타났고 차광층 전체의 면저항은 80Ω/□으로 나타났으며, 액정표시장치의 반사율은 8.0%, 색좌표는 -0.96, -0.68로 나타났다. 블랙 컬럼스페이서가 위치한 비표시영역은 반사율이 5.2%이고 색좌표가 -1.47, -2.86으로 나타났다.
이 결과를 통해, 비교예 2에 따른 차광층에 비해 실시예 3 내지 5에 따른 차광층과 액정표시장치는 반사율이 더 낮아져, 반사율이 높은 Ti이 없는 구조가 반사율에 유리함을 알 수 있다. 또한, 실시예 3과 4는 비교예 2 및 실시예 5에 비해 차광층의 면저항이 더 낮아져, 저저항의 Ag를 포함하는 것이 저항에 유리함을 알 수 있다. 또한, 실시예 3과 4에 따른 액정표시장치의 표시영역의 색좌표는 비표시영역의 색좌표에 보다 근접하여, 시청자의 시감 차를 줄이기 용이한 것을 알 수 있다. 또한, 본 발명의 실시예 3과 4처럼 차광층의 상층에 Mo와 Ag를 포함하는 경우, Mo만 포함하는 실시예 5에 비해 차광층의 면저항을 현저히 감소시킬 수 있음을 알 수 있다.
또한, 도 17을 참조하면, 본 발명의 실시예 3에 따라 제조된 액정표시장치 중 낮은 헤이즈를 가진 편광판을 채용한 (a)의 경우, 표시영역의 반사율이 6%이고 비표시영역의 반사율이 5.2%로 나타났고, 눈부심방지 및 낮은 헤이즈를 가진 편광판을 채용한 (b)의 경우, 표시영역의 반사율이 3.8%이고 비표시영역의 반사율이 2.7%로 나타났다. 그리고, 도 18을 참조하면, 본 발명의 실시예 4에 따라 제조된 액정표시장치 중 낮은 헤이즈를 가진 편광판을 채용한 경우, 표시영역의 반사율이 6.2%이고 비표시영역의 반사율이 5.2%로 나타났다. 도 17과 도 18을 통해, 차광층의 상층에 Mo의 함량이 많으면 표시영역의 반사율을 더 낮출 수 있음을 알 수 있다.
한편, 전술한 실시예 3에 따라 제조된 액정표시장치의 점등 검사 이미지를 도 19에 나타내었고, 실시예 5에 따라 제조된 액정표시장치의 점등 검사 이미지를 도 20에 나타내었다.
도 19와 도 20을 참조하면, 실시예 3에 따른 액정표시장치는 양호한 이미지를 띄우고 있으나, 실시예 5에 따른 액정표시장치는 이미지가 불량한 것을 알 수 있다. 점등 검사는 화소 전극과 함께 형성되는 점등 패드 전극의 면저항이 높을 경우 불량이 발생한다.
이 결과를 통해, 실시예 3에 따른 액정표시장치는 화소 전극과 동시에 형성되는 점등 패드 전극의 면저항이 낮아 제품 불량을 방지할 수 있음을 알 수 있다.
상기와 같이, 전술한 본 발명의 실시예에 따른 표시장치는 저저항 및 저반사의 2층 구조의 차광층을 형성함으로써, 외부로부터의 광을 흡수하고 콘트라스트를 향상시킬 수 있다.
또한, 본 발명은 금속과 산화물이 혼합된 상층을 구비한 차광층을 형성하고 화소 전극과 공통 전극을 차광층과 동일한 적층 구조를 적용함으로써, 별도의 추가 공정 없이 화소 전극 및 공통 전극과 동시에 동일한 공정으로 수행되어 제조비용을 절감할 수 있다.
또한, 본 발명은 상층에 저반사의 금속을 혼합하여 차광층, 화소 전극 및 공통 전극을 형성함으로써, 표시영역과 비표시영역의 반사율 차이에 의한 시감 차가 발생하는 것을 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 설명하고 있는 x축 방향이나 y축 방향은 서로 반대되는 방향으로 변경하는 것이 가능하고, 공통 전극을 구성하는 터치 구동전극과 터치 센싱전극의 크기 및 수와 형상, 각각의 터치전극과 접속되는 터치 구동라인이나 터치 센싱라인의 위치는 임의로 적절히 변경할 수 있는 사항이며, 본 발명의 실시예에 기재된 것으로 한정되는 것은 아니다. 따라서, 본 발명의 기술적 범위는 발명의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
DL: 데이터 배선 T: 박막 트랜지스터
G: 게이트 전극 S: 소스 전극
D: 드레인 전극 A: 반도체 채널 층
GI: 게이트 절연막 SUB: 기판
STG: 캐패시터 PAS: 보호막
PXL: 화소 전극 COM: 공통 전극
PXLh: 수평 화소 전극 PXLv: 수직 화소 전극
COMh: 수평 공통 전극 COMv: 수직 공통 전극
PLL : 차광층

Claims (16)

  1. 박막트랜지스터를 포함하는 기판;
    상기 기판 상에 위치하는 평탄화막;
    상기 평탄화막 상에 위치하는 화소 전극;
    상기 화소 전극과 동일 평면 상에 위치하는 차광층을 포함하며,
    상기 화소 전극 및 상기 차광층은 동일한 구조로 이루어진 박막트랜지스터 어레이 기판.
  2. 제1 항에 있어서,
    상기 화소 전극 및 상기 차광층은 금속으로 이루어진 하층과, 상기 하층 상에 위치하는 상층을 포함하는 박막트랜지스터 어레이 기판.
  3. 제2 항에 있어서,
    상기 하층은 은(Ag), 몰리브덴(Mo), 구리(Cu), 알루미늄(Al) 또는 이들의 합금 중 어느 하나 이상을 포함하는 박막트랜지스터 어레이 기판.
  4. 제2 항에 있어서,
    상기 상층은 도전성 산화물과 제1 금속을 포함하는 박막트랜지스터 어레이 기판.
  5. 제4 항에 있어서,
    상기 도전성 산화물은 인듐(In), 주석(Sn) 또는 아연(Zn) 중 어느 하나 이상을 포함하는 박막트랜지스터 어레이 기판.
  6. 제4 항에 있어서,
    상기 제1 금속은 광 흡수율이 40% 이상인 박막트랜지스터 어레이 기판.
  7. 제6 항에 있어서,
    상기 제1 금속은 몰리브덴(Mo), 코발트(Co), 크롬(Cr) 또는 니켈(Ni) 중 어느 하나 이상을 포함하는 박막트랜지스터 어레이 기판.
  8. 제4 항에 있어서,
    상기 상층은 제2 금속을 더 포함하며, 상기 제2 금속은 은(Ag) 또는 금(Au) 중 어느 하나 이상을 포함하는 박막트랜지스터 어레이 기판.
  9. 제8 항에 있어서,
    상기 상층 100중량%에 대해, 상기 도전성 산화물은 70 내지 87.5중량%로 포함되고, 상기 제1 금속은 2.5 내지 10중량%로 포함되고, 상기 제2 금속은 10 내지 20중량%로 포함되는 박막트랜지스터 어레이 기판.
  10. 제8 항에 있어서,
    상기 제1 금속과 상기 제2 금속은 금속 이온의 형태로 존재하는 박막트랜지스터 어레이 기판.
  11. 제1 항에 있어서,
    상기 박막트랜지스터는 서로 교차 형성되는 게이트 배선 및 데이터 배선 및 상기 게이트 배선과 데이터 배선의 교차부에 위치하는 박막트랜지스터 어레이 기판.
  12. 제11 항에 있어서,
    상기 차광층은 상기 게이트 배선, 상기 데이터 배선 및 상기 박막트랜지스터에 중첩하는 박막트랜지스터 어레이 기판.
  13. 제1 항 내지 제12 항 중 어느 한 항에 따른 박막트랜지스터 어레이 기판;
    상기 박막트랜지스터 어레이 기판의 상기 화소 전극과 동일한 평면에 위치하는 공통 전극; 및
    상기 공통 전극 상에 위치하는 액정층을 포함하는 표시장치.
  14. 제13 항에 있어서,
    상기 공통 전극은 상기 화소 전극 및 상기 차광층과 동일한 구조로 이루어진 표시장치.
  15. 제1 항 내지 제12 항 중 어느 한 항에 따른 박막트랜지스터 어레이 기판의 상기 화소 전극 상에 위치하는 유기막층; 및
    상기 유기막층 상에 위치하는 대향 전극을 포함하는 표시장치.
  16. 제15 항에 있어서,
    상기 박막트랜지스터는 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하며,
    상기 차광층은 상기 액티브층 하부에 위치하는 표시장치.
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