KR20170080212A - Display panel and display device having the same - Google Patents

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KR20170080212A KR1020150191515A KR20150191515A KR20170080212A KR 20170080212 A KR20170080212 A KR 20170080212A KR 1020150191515 A KR1020150191515 A KR 1020150191515A KR 20150191515 A KR20150191515 A KR 20150191515A KR 20170080212 A KR20170080212 A KR 20170080212A
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Abstract

실시예는 게이트 라인들의 마진을 확보하며 내부에 정전기가 발생하는 것을 방지하기 위해 게이트 라인들 사이에 섬 패턴부를 형성하는 구조이다.
실시예에 따른 표시장치는 제1 기판과, 제1 기판과 대향 배치되어 제1 게이트 라인과, 제1 게이트 라인과 교차되는 데이터 라인과, 제1 게이트 라인과 이격 배치되는 제2 게이트 라인과, 제1 게이트 라인과 제2 게이트 라인 사이의 섬 패턴부를 포함하는 제2 기판과, 제1 기판과 상기 제2 기판 사이의 컬럼 스페이서를 포함할 수 있다.The embodiment is a structure in which an island pattern portion is formed between gate lines in order to secure a margin of gate lines and prevent static electricity from being generated inside.
A display device according to an embodiment of the present invention includes a first substrate, a first gate line, a data line intersecting the first gate line, a second gate line spaced apart from the first gate line, A second substrate including an island pattern portion between the first gate line and the second gate line, and a column spacer between the first substrate and the second substrate.

Description

표시패널 및 이를 포함하는 표시장치{DISPLAY PANEL AND DISPLAY DEVICE HAVING THE SAME}DISPLAY PANEL AND DISPLAY DEVICE HAVING THE SAME [0002]

실시예는 표시장치에 관한 것으로, 보다 상세하게는 화질을 향상시키기 위한 표시패널 및 이를 포함하는 표시장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display device, and more particularly, to a display panel for improving image quality and a display device including the same.

평판표시장치는 액정표시장치(Liquid Crystal Display, LCD), PDP(Plasma Display Panel, 플라즈마 표시 장치), OLED(Organic Light Emitting Diodes, 유기 다이오드 표시 장치) 등이 빠르게 발전하고 있다. 그 중에서, 액정표시장치는 다른 디스플레이 장치에 비해 얇고 가벼우며 낮은 소비 전력 및 낮은 구동 전압을 갖추고 있어서 다양한 장치에 광범위하게 사용되고 있다.2. Description of the Related Art Flat panel displays are rapidly developing, such as liquid crystal displays (LCDs), plasma display panels (PDPs), organic light emitting diodes (OLEDs), and the like. Among them, liquid crystal display devices are thinner and lighter than other display devices, have low power consumption and low driving voltage, and are widely used in various devices.

액정표시장치는 게이트 라인과 데이터 라인이 교차되어 형성되고 상기 교차된 영역이 화소 영역을 이루게 되며, 화소들을 구동하기 위해 박막트랜지스터(Thin Film Transistor; TFT) 회로가 구비된다.In a liquid crystal display device, a gate line and a data line are formed to intersect with each other, and the intersecting region forms a pixel region, and a thin film transistor (TFT) circuit is provided to drive the pixels.

종래 액정표시장치의 TFT 회로는 게이트 배선 상에 소스-드레인 금속이 적층되어 형성된다. 하지만, 소스-드레인 금속의 면적이 게이트 배선보다 작게 형성되기 때문에 게이트 배선 간의 마진(Margin)이 적어 정전기가 발생되어 제품의 불량을 발생시킬 수 있다.Conventionally, a TFT circuit of a liquid crystal display device is formed by stacking source-drain metal on a gate wiring. However, because the area of the source-drain metal is formed smaller than the gate wiring, a margin between gate wirings is small and static electricity is generated, which may cause defective products.

또한, 종래 액정표시장치는 박막 트랜지스터(Thin Film Transistor; TFT) 기판과 컬러 필터(Color Filter; CF) 기판 사이의 셀 갭 유지를 위해 컬럼 스페이서가 구비되나, 컬럼 스페이서가 TFT 회로는 소스-드레인 금속의 면적이 게이트 배선보다 작게 형성되기 때문에 상부에 돌출부가 매우 작은 면적으로 형성될 수 있다. 이로 인해 컬럼 스페이서는 TFT 회로의 중심 영역이 아닌 사이드 영역에 형성되어 셀 갭이 무너지는 현상이 발생될 수 있다.In addition, the conventional liquid crystal display device includes a column spacer for maintaining a cell gap between a thin film transistor (TFT) substrate and a color filter (CF) substrate. However, the column spacer is a source- The protrusion can be formed in a very small area on the upper portion. As a result, the column spacers are formed in the side regions rather than in the central region of the TFT circuit, so that the cell gap may collapse.

또한, 컬럼 스페이서가 TFT 회로의 중심 영역이 아닌 사이드 영역에 형성되면, 사용자에게 레드 색상이 인지되어 화면의 불량을 야기시킨다.Further, when the column spacer is formed in the side region, not the central region of the TFT circuit, the red color is recognized to the user, which causes a defective screen.

상기와 같은 문제점을 해결하기 위해, 실시예는 내부의 정전기를 방지하기 위한 표시패널 및 이를 포함하는 표시장치를 제공하는 것을 그 목적으로 한다.In order to solve the above problems, it is an object of the present invention to provide a display panel for preventing internal static electricity and a display device including the same.

또한, 실시예는 TFT 기판과 CF 기판 사이의 셀 갭의 불량이 발생되는 것을 방지하기 위한 표시패널 및 이를 포함하는 표시장치를 제공하는 것을 그 목적으로 한다.It is another object of the present invention to provide a display panel and a display device including the display panel for preventing a cell gap between the TFT substrate and the CF substrate from being defective.

상기와 같은 문제점을 해결하기 위해, 실시예에 따른 표시장치는 제1 기판과, 상기 제1 기판과 대향 배치되어 제1 게이트 라인과, 상기 제1 게이트 라인과 교차되는 데이터 라인과, 상기 제1 게이트 라인과 이격 배치되는 제2 게이트 라인과, 상기 제1 게이트 라인과 제2 게이트 라인 사이의 섬 패턴부를 포함하는 제2 기판과, 상기 제1 기판과 상기 제2 기판 사이의 컬럼 스페이서를 포함할 수 있다.According to an aspect of the present invention, there is provided a display device including a first substrate, a first gate line disposed to face the first substrate, a data line crossing the first gate line, A second substrate including an island pattern part between the first gate line and the second gate line, and a column spacer between the first substrate and the second substrate .

실시예는 게이트 라인들 사이에 섬 패턴을 형성함으로써, 게이트 라인들 사이의 마진을 확보하여 정전기가 발생하는 것을 방지할 수 있다.The embodiment can form an island pattern between the gate lines, thereby securing a margin between the gate lines to prevent static electricity from being generated.

또한, 실시예는 섬 패턴부의 소스-드레인 패턴층의 폭을 게이트 패턴층의 폭보다 넓게 형성함으로써, 컬럼 스페이서를 안정적으로 형성하여 제1 기판과 제2 기판 사이의 셀 갭이 무너지는 것을 방지할 수 있는 효과가 있다. In addition, in the embodiment, the width of the source-drain pattern layer of the island pattern portion is made wider than the width of the gate pattern layer, thereby stably forming the column spacer and preventing the cell gap between the first substrate and the second substrate from collapsing There is an effect that can be.

또한, 실시예는 소스-드레인 패턴층의 폭을 게이트 패턴층의 폭보다 넓게 형성함으로써, 컬럼 스페이서를 안정적으로 게이트 패턴층과 중첩되도록 형성하여 화면에 레드 아이가 발생되는 것을 방지할 수 있는 효과가 있다.In addition, in the embodiment, by forming the width of the source-drain pattern layer larger than the width of the gate pattern layer, it is possible to stably form the column spacer so as to overlap with the gate pattern layer, have.

도 1은 실시예에 따른 표시장치를 나타낸 단면도이다.
도 2는 제1 실시예에 따른 TFT 기판을 나타낸 평면도이다.
도 3은 도 2의 A-A 평면면도이다.
도 4는 제2 실시예에 따른 TFT 기판을 나타낸 평면도이다.
도 5는 도 4의 B-B 평면면도이다.1 is a cross-sectional view showing a display device according to an embodiment.
2 is a plan view showing a TFT substrate according to the first embodiment.
3 is an AA plan view of FIG. 2;
4 is a plan view showing a TFT substrate according to the second embodiment.
5 is a BB plane view of Fig.

이하, 도면을 참조하여 실시예를 상세히 설명하기로 한다.Hereinafter, embodiments will be described in detail with reference to the drawings.

도 1은 실시예에 따른 표시장치를 나타낸 단면도이고, 도 2는 제1 실시예에 따른 TFT 기판을 나타낸 평면도이고, 도 3은 도 2의 A-A 평면도이다.FIG. 1 is a cross-sectional view showing a display device according to an embodiment, FIG. 2 is a plan view showing a TFT substrate according to a first embodiment, and FIG. 3 is a plan view taken along line A-A of FIG.

도 1을 참조하면, 실시예에 따른 표시장치는 제1 기판(100)과, 상기 제1 기판(100)과 대향 배치되는 제2 기판(200)과, 상기 제1 기판(100)과 제2 기판(200) 사이에 배치된 컬럼 스페이서(300)를 포함할 수 있다.Referring to FIG. 1, a display device according to an embodiment of the present invention includes a first substrate 100, a second substrate 200 disposed to face the first substrate 100, And a column spacer 300 disposed between the substrates 200.

제1 기판(100)은 베이스 기판(110)의 일면에 컬러 필터(미도시)가 형성된 컬러 필터(Color Filter; CF) 기판일 수 있다. 베이스 기판(110)은 유리 또는 플라스틱일 수 있다. 베이스 기판(110)은 플렉시블 또는 리지드한 기판일 수 있다. 베이스 기판(110)의 일면에 블랙 매트릭스(120)가 형성될 수 있다. 블랙 매트릭스(120)는 컬러 필터들 사이에 형성될 수 있다. 블랙 매트릭스(120)의 일면에는 오버 코트층(130)이 형성될 수 있다. 오버 코트층(130)은 제1 기판(100)을 보호하는 역할을 한다. 오버 코트층(130)은 제1 기판(100)에 형성된 박막들을 평탄화시키는 역할을 할 수 있다.The first substrate 100 may be a color filter (CF) substrate having a color filter (not shown) formed on one side of the base substrate 110. The base substrate 110 may be glass or plastic. The base substrate 110 may be a flexible or rigid substrate. A black matrix 120 may be formed on one surface of the base substrate 110. The black matrix 120 may be formed between the color filters. An overcoat layer 130 may be formed on one side of the black matrix 120. The overcoat layer 130 protects the first substrate 100. The overcoat layer 130 may serve to planarize the thin films formed on the first substrate 100.

제2 기판(200)은 박막 트랜지스터(Thin Film Transistor; TFT) 기판일 수 있다. 제2 기판(200)은 화소 영역을 포함할 수 있다. The second substrate 200 may be a thin film transistor (TFT) substrate. The second substrate 200 may include a pixel region.

도 2에 도시된 바와 같이, 화소 영역(P)은 제1 게이트 라인(GL1)과 상기 제1 게이트 라인(GL1)과 교차되는 데이터 라인(DL) 사이의 영역으로 정의될 수 있다. 제2 기판(200)에는 제1 게이트 라인(GL1)과 데이터 라인(DL)과 연결되도록 스위칭 소자인 박막 트랜지스터(T)가 형성될 수 있다. 2, the pixel region P may be defined as a region between a first gate line GL1 and a data line DL intersecting the first gate line GL1. A thin film transistor T may be formed on the second substrate 200 as a switching element so as to be connected to the first gate line GL1 and the data line DL.

도면에서는 도시되지는 않았으나, 어레이 기판의 구조를 보다 상세히 설명하게 되면, 다음과 같다. Although not shown in the drawing, the structure of the array substrate will be described in more detail as follows.

박막 트랜지스터(T)의 드레인 전극은 제1 콘택홀을 통해 화소전극 배선과 연결될 수 있다. 화소전극 배선에는 일정 간격만큼 이격된 다수의 화소전극이 분기될 수 있다. 제1 게이트 라인(GL1)과 이격되어 평행하도록 공통전극배선이 배치될 수 있다. 다수의 화소전극들과 이격되어 대응되고 상기 데이터 라인(DL)과 수평으로 배치되는 다수의 공통 전극을 구비한 공통전극 연결라인이 배치되고, 제2 콘택홀을 통해 공통전극배선과 접속되어 있다. 드레인 전극과 연결되는 화소전극배선은 드레인 전극 아래에 위치하는 공통전극배선 부분과 오버랩되어 제1 캐피시터가 형성되고, 드레인 전극 지역을 제외한 지역에 위치하는 공통전극배선과 오버랩되는 화소전극배선 부분에는 제2 캐패시터가 형성될 수 있다.The drain electrode of the thin film transistor T may be connected to the pixel electrode wiring through the first contact hole. A plurality of pixel electrodes spaced apart by a predetermined distance may be branched from the pixel electrode wiring. The common electrode line may be arranged so as to be spaced apart from and parallel to the first gate line GL1. A common electrode connection line which is spaced apart from the plurality of pixel electrodes and has a plurality of common electrodes arranged horizontally with the data lines DL is disposed and connected to the common electrode wiring through the second contact holes. The pixel electrode wiring connected to the drain electrode overlaps with the common electrode wiring portion located under the drain electrode to form the first capacitor. In the pixel electrode wiring portion overlapped with the common electrode wiring except for the drain electrode region, 2 capacitors may be formed.

제1 게이트 라인(GL1)과 이격되도록 제2 게이트 라인(GL2)이 더 형성될 수 있다. 제2 게이트 라인(GL2)은 제1 게이트 라인(GL1)과 데이터 라인(DL)의 교차 영역의 화소 영역(P)과 인접하는 영역의 화소 영역(P)과 연결될 수 있다. 제2 게이트 라인(GL2)은 제1 게이트 라인(GL1)과 평행하도록 배치될 수 있다.A second gate line GL2 may be further formed to be spaced apart from the first gate line GL1. The second gate line GL2 may be connected to the pixel region P in the region adjacent to the pixel region P in the intersecting region of the first gate line GL1 and the data line DL. The second gate line GL2 may be arranged to be in parallel with the first gate line GL1.

제1 게이트 라인(GL1)과 제2 게이트 라인(GL2) 사이에는 섬 패턴부(400)가 형성될 수 있다. 섬 패턴부(400)는 사각 형상으로 형성될 수 있다. 섬 패턴부(400)의 폭(W3)은 제1 게이트 라인(GL1)의 폭(W1)보다 크게 형성될 수 있다. 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2)은 섬 패턴부(400)의 주위에 배치되도록 형성될 수 있다.The island pattern portion 400 may be formed between the first gate line GL1 and the second gate line GL2. The island pattern unit 400 may be formed in a rectangular shape. The width W3 of the island pattern portion 400 may be larger than the width W1 of the first gate line GL1. The first gate line GL1 and the second gate line GL2 may be formed so as to be disposed around the island pattern portion 400. [

제1 게이트 라인(GL1)은 섬 패턴부(400)의 일측면으로부터 절곡되어 상기 섬 패턴부(400)의 하부로 연장된 구조로 형성될 수 있다. 제2 게이트 라인(GL2)은 섬 패턴부(400)의 상부에서 섬 패턴부(400)의 타측면에서 절곡되도록 형성될 수 있다.The first gate line GL1 may be bent from one side of the island pattern part 400 and extend to the lower side of the island pattern part 400. [ The second gate line GL2 may be formed to be bent at the other side of the island pattern portion 400 at the upper portion of the island pattern portion 400. [

섬 패턴부(400)의 폭(W3)은 제1 게이트 라인(GL1)의 폭(W1)보다 크게 형성되기 때문에 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2) 사이의 거리는 종래의 게이트 라인들 간의 거리보다 늘어나게 되고, 이로 인해 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2) 사이의 마진(margin)이 확보되어 정전기 발생을 방지할 수 있게 된다.Since the width W3 of the island pattern portion 400 is formed to be larger than the width W1 of the first gate line GL1, the distance between the first gate line GL1 and the second gate line GL2 is smaller than the width W1 of the conventional gate The margin between the first gate line GL1 and the second gate line GL2 is secured to prevent the generation of static electricity.

도 3에 도시된 바와 같이, 섬 패턴부(400)는 게이트 패턴층(420)과 소스-드레인(SD) 패턴층(450)을 포함할 수 있다. SD 패턴층(450)은 게이트 패턴층(420) 상에 형성될 수 있다.As shown in FIG. 3, the island pattern portion 400 may include a gate pattern layer 420 and a source-drain (SD) pattern layer 450. The SD pattern layer 450 may be formed on the gate pattern layer 420.

SD 패턴층(450)의 폭은 게이트 패턴층(420) 보다 큰 면적을 가지도록 형성될 수 있다. The width of the SD pattern layer 450 may be formed to have an area larger than that of the gate pattern layer 420.

도 1로 돌아가서, 섬 패턴부(400)는 제2 기판(200) 상에 형성될 수 있다. 섬 패턴부(400)는 게이트 패턴층(420)과, 상기 게이트 패턴층(420) 상의 게이트 절연 패턴층(430)과, 상기 게이트 절연 패턴층(430) 상의 액티브 패턴층(440)과, 상기 액티브 패턴층(440) 상의 SD 패턴층(450)과, SD 패턴층(450) 상의 보호 패턴층(460)을 포함할 수 있다.Returning to FIG. 1, the island pattern portion 400 may be formed on the second substrate 200. The island pattern part 400 includes a gate pattern layer 420, a gate insulating pattern layer 430 on the gate pattern layer 420, an active pattern layer 440 on the gate insulating pattern layer 430, An SD pattern layer 450 on the active pattern layer 440 and a protective pattern layer 460 on the SD pattern layer 450. [

게이트 패턴층(420)은 도전성 금속 재질을 포함할 수 있다. 게이트 패턴층(420)은 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 크롬(Cr), 몰리브덴(Mo) 중 선택되는 하나의 금속물을 포함할 수 있다. 게이트 패턴층(420)은 게이트 라인(GL1,GL2)이 형성될 때 동시에 형성될 수 있다.The gate pattern layer 420 may comprise a conductive metal material. The gate pattern layer 420 may include one metal selected from aluminum (Al), aluminum alloy (AlNd), copper (Cu), copper alloy, chromium (Cr), and molybdenum (Mo). The gate pattern layer 420 may be formed at the same time when the gate lines GL1 and GL2 are formed.

게이트 절연 패턴층(430)은 게이트 패턴층(420) 상에 형성될 수 있다. 게이트 절연 패턴층(430)은 산화실리콘(SiOx) 또는 질화실리콘(SiNx)을 포함할 수 있다. 게이트 절연 패턴층(430)은 게이트 패턴층(420)과 제2 기판(200) 상을 덮도록 형성될 수 있다.The gate insulating pattern layer 430 may be formed on the gate pattern layer 420. The gate insulating pattern layer 430 may include silicon oxide (SiOx) or silicon nitride (SiNx). The gate insulating pattern layer 430 may be formed to cover the gate pattern layer 420 and the second substrate 200.

게이트 절연 패턴층(430) 상에는 액티브 층(440)이 형성될 수 있다. 게이트 절연 패턴층(430)은 TFT 형성할 시 게이트 절연층과 동시에 형성될 수 있다. 액티브 층(440)은 도전성 재질로 형성될 수 있다. 게이트 절연 패턴층(400)은 SD 패턴층(450)은 게이트 절연 패턴층(440) 상에 형성될 수 있다. SD 패턴층(450)은 금속 재질로 형성될 수 있다. SD 패턴층은 TFT 형성할 시 소스 전극, 드레인 전극과 동시에 형성될 수 있다.An active layer 440 may be formed on the gate insulating pattern layer 430. The gate insulating pattern layer 430 may be formed simultaneously with the gate insulating layer when the TFT is formed. The active layer 440 may be formed of a conductive material. The SD pattern layer 450 may be formed on the gate insulating pattern layer 440. The SD pattern layer 450 may be formed of a metal material. The SD pattern layer can be formed simultaneously with the source electrode and the drain electrode when the TFT is formed.

SD 패턴층(450)의 폭(e2)은 게이트 패턴층(420)의 폭(e1)보다 크게 형성될 수 있다. SD 패턴층(450)은 게이트 패턴층(420)을 덮도록 형성될 수 있다. 보호 패턴층(460)은 SD 패턴층(450) 상에 형성될 수 있다. 보호 패턴층(460)은 SD 패턴층(450)과 게이트 절연 패턴층(430)을 덮도록 형성될 수 있다.The width e2 of the SD pattern layer 450 may be formed to be larger than the width e1 of the gate pattern layer 420. [ The SD pattern layer 450 may be formed to cover the gate pattern layer 420. A protective pattern layer 460 may be formed on the SD pattern layer 450. The protective pattern layer 460 may be formed to cover the SD pattern layer 450 and the gate insulating pattern layer 430.

컬럼 스페이서(300)는 제1 기판(100)과 제2 기판(200) 사이의 셀 갭을 유지시킬 수 있다. 이를 위해 컬럼 스페이서(300)는 제2 기판(200)과 섬 패턴부(400) 상에 형성될 수 있다. 컬럼 스페이서(300)는 단면이 하부의 폭이 상부의 폭보다 작은 역 사다리꼴 형상으로 형성될 수 있다. 컬럼 스페이서(300)는 게이트 패턴층(420)과 상하로 중첩되도록 형성될 수 있다.The column spacer 300 can maintain a cell gap between the first substrate 100 and the second substrate 200. For this purpose, the column spacer 300 may be formed on the second substrate 200 and the island pattern portion 400. The column spacer 300 may be formed in an inverted trapezoidal shape in which the width of the lower portion is smaller than the width of the upper portion. The column spacer 300 may be formed to overlap with the gate pattern layer 420 vertically.

섬 패턴부(400)는 SD 패턴층(450)의 폭(e2)이 게이트 패턴층(420)의 폭(e1) 보다 크게 형성되기 때문에 상부로 돌출되는 섬 패턴부(400)의 폭은 넓어지게 된다. 이로부터 컬럼 스페이서(300)를 섬 패턴부(400)의 최상면에 안정적으로 형성할 수 있게 되어 제1 기판(100)과 제2 기판(200) 사이의 셀 갭이 무너지는 것을 방지할 수 있게 된다.Since the width e2 of the SD pattern layer 450 is formed to be larger than the width e1 of the gate pattern layer 420 in the island pattern part 400, the width of the island pattern part 400 protruding upward is widened do. It is possible to stably form the column spacer 300 on the uppermost surface of the island pattern part 400 and to prevent the cell gap between the first substrate 100 and the second substrate 200 from collapsing .

또한, 섬 패턴부(400)는 SD 패턴층(450)을 게이트 패턴층(420)의 폭보다 크게 형성함으로써, 컬럼 스페이서(300)가 안정적으로 게이트 패턴층(420)과 중첩되도록 형성될 수 있다. 이로부터 컬럼 스페이서(300)와 게이트 패턴층(420)의 어긋나게 배치됨으로써 발생되는 레드 아이(Red Eye)를 방지할 수 있는 효과가 있다.The island pattern part 400 may be formed such that the column spacer 300 overlaps the gate pattern layer 420 stably by forming the SD pattern layer 450 larger than the width of the gate pattern layer 420 . There is an effect of preventing red eye caused by the misalignment of the column spacer 300 and the gate pattern layer 420 from this.

도 4는 제2 실시예에 따른 TFT 기판을 나타낸 평면도이고, 도 5는 도 4의 B-B 평면도이다.FIG. 4 is a plan view showing a TFT substrate according to a second embodiment, and FIG. 5 is a plan view taken along a line B-B in FIG.

실시예에 따른 표시장치는 제1 기판과, 상기 제1 기판과 대향 배치되는 제2 기판과, 상기 제1 기판과 제2 기판 사이에 배치된 컬럼 스페이서를 포함할 수 있다. 제1 기판은 컬러 필터(Color Filter; CF) 기판일 수 있다. 제2 기판은 박막 트랜지스터(Thin Film Transistor; TFT) 기판일 수 있다. 여기서, 제2 기판의 구조를 제외하고는 제1 실시예에 따른 표시장치와 동일하므로 그 설명은 생략한다. The display device according to an embodiment may include a first substrate, a second substrate disposed to face the first substrate, and a column spacer disposed between the first substrate and the second substrate. The first substrate may be a color filter (CF) substrate. The second substrate may be a thin film transistor (TFT) substrate. Here, except for the structure of the second substrate, it is the same as that of the display device according to the first embodiment, and a description thereof will be omitted.

도 4 및 도 5를 참조하면, 제2 기판(200)은 제1 게이트 라인(GL1)과 상기 제1 게이트 라인(GL1)과 교차되는 데이터 라인(DL)을 포함할 수 있다. 제2 기판(200)에는 제1 게이트 라인(GL1)과 데이터 라인(DL)과 연결되도록 스위칭 소자인 박막 트랜지스터(T)가 형성될 수 있다. Referring to FIGS. 4 and 5, the second substrate 200 may include a first gate line GL1 and a data line DL intersecting the first gate line GL1. A thin film transistor T may be formed on the second substrate 200 as a switching element so as to be connected to the first gate line GL1 and the data line DL.

도면에서는 도시되지는 않았으나, 어레이 기판의 구조를 보다 상세히 설명하게 되면, 다음과 같다.Although not shown in the drawing, the structure of the array substrate will be described in more detail as follows.

박막 트랜지스터(T)의 드레인 전극에는 제1 콘택홀을 통해 화소전극 배선과 연결될 수 있다. 화소전극 배선에는 일정 간격만큼 이격된 다수의 화소전극가 분기될 수 있다. 제1 게이트 라인(GL1)과 이격되어 평행하도록 공통전극배선이 배치될 수 있다. 다수의 화소전극들과 이격되어 대응되고 상기 데이터 라인(DL)과 수평으로 배치되는 다수의 공통 전극을 구비한 공통전극 연결라인이 배치되고, 제2 콘택홀을 통해 공통전극배선과 접속되어 있다. 드레인 전극과 연결되는 화소전극배선은 드레인 전극 아래에 위치하는 공통전극배선 부분과 오버랩되어 제1 캐피시터가 형성되고, 드레인 전극 지역을 제외한 지역에 위치하는 공통전극배선과 오버랩되는 화소전극배선 부분에는 제2 캐패시터가 형성될 수 있다.The drain electrode of the thin film transistor T may be connected to the pixel electrode line through the first contact hole. A plurality of pixel electrodes spaced apart by a predetermined distance may be branched from the pixel electrode wiring. The common electrode line may be arranged so as to be spaced apart from and parallel to the first gate line GL1. A common electrode connection line which is spaced apart from the plurality of pixel electrodes and has a plurality of common electrodes arranged horizontally with the data lines DL is disposed and connected to the common electrode wiring through the second contact holes. The pixel electrode wiring connected to the drain electrode overlaps with the common electrode wiring portion located under the drain electrode to form the first capacitor. In the pixel electrode wiring portion overlapped with the common electrode wiring except for the drain electrode region, 2 capacitors may be formed.

제1 게이트 라인(GL1)과 이격되도록 제2 게이트 라인(GL2)이 더 형성될 수 있다. 제2 게이트 라인(GL2)은 제1 게이트 라인(GL1)과 데이터 라인(DL)의 교차 영역의 화소 영역(P)과 인접하는 영역의 화소 영역(P)과 연결될 수 있다. 제2 게이트 라인(GL2)은 제1 게이트 라인(GL1)과 평행하도록 배치될 수 있다.A second gate line GL2 may be further formed to be spaced apart from the first gate line GL1. The second gate line GL2 may be connected to the pixel region P in the region adjacent to the pixel region P in the intersecting region of the first gate line GL1 and the data line DL. The second gate line GL2 may be arranged to be in parallel with the first gate line GL1.

제1 게이트 라인(GL1)과 제2 게이트 라인(GL2) 사이에는 섬 패턴부(400)가 형성될 수 있다. 섬 패턴부(400)는 원 형상으로 형성될 수 있다. 섬 패턴부(400)의 직경(W3)은 제1 게이트 라인(W1)의 폭보다 크게 형성될 수 있다. 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2)은 섬 패턴부(400)의 주위에 배치되도록 형성될 수 있다.The island pattern portion 400 may be formed between the first gate line GL1 and the second gate line GL2. The island pattern portion 400 may be formed in a circular shape. The diameter W3 of the island pattern portion 400 may be larger than the width of the first gate line W1. The first gate line GL1 and the second gate line GL2 may be formed so as to be disposed around the island pattern portion 400. [

제2 실시예에 따른 표시장치는 섬 패턴부를 원형 형상으로 형성함으로써, 인접하는 게이트 라인 사이에서 보다 안정적으로 형성할 수 있게 된다.In the display device according to the second embodiment, the island pattern portion is formed in a circular shape so that it can be formed more stably between adjacent gate lines.

제1 게이트 라인(GL1)은 섬 패턴부(400)의 일측면으로부터 절곡되어 상기 섬 패턴부(400)의 하부로 연장된 구조로 형성될 수 있다. 제2 게이트 라인(GL2)은 섬 패턴부(400)의 상부에서 섬 패턴부(400)의 타측면에서 절곡되도록 형성될 수 있다.The first gate line GL1 may be bent from one side of the island pattern part 400 and extend to the lower side of the island pattern part 400. [ The second gate line GL2 may be formed to be bent at the other side of the island pattern portion 400 at the upper portion of the island pattern portion 400. [

섬 패턴부(400)의 폭(W3)은 제1 게이트 라인(GL1)의 폭(W1)보다 크게 형성되기 때문에 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2) 사이의 거리는 종래의 게이트 라인들 간의 거리보다 늘어나게 되고, 이로 인해 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2) 사이의 마진(margin)이 확보되어 정전기 발생을 방지할 수 있게 된다.Since the width W3 of the island pattern portion 400 is formed to be larger than the width W1 of the first gate line GL1, the distance between the first gate line GL1 and the second gate line GL2 is smaller than the width W1 of the conventional gate The margin between the first gate line GL1 and the second gate line GL2 is secured to prevent the generation of static electricity.

도시되지는 않았으나, 섬 패턴부(400)는 제1 실시예에 따른 단면 구조와 동일한 구조로 형성될 수 있다. 이를 간단하게 설명하면, 섬 패턴부는 게이트 패턴층과, 상기 게이트 패턴층 상의 게이트 절연 패턴층과, 상기 게이트 절연 패턴층 상의 액티브 패턴층과, 상기 액티브 패턴층 상의 SD 패턴층과, SD 패턴층 상의 보호 패턴층을 포함할 수 있다. 여기서, SD 패턴층의 폭은 게이트 패턴층의 폭보다 크게 형성될 수 있다. 이로부터 컬럼 스페이서를 게이터 패턴층과 안정적으로 중첩되도록 형성될 수 있다.Although not shown, the island pattern portion 400 may have the same structure as the cross-sectional structure according to the first embodiment. The island pattern portion includes a gate pattern layer, a gate insulating pattern layer on the gate pattern layer, an active pattern layer on the gate insulating pattern layer, an SD pattern layer on the active pattern layer, And a protective pattern layer. Here, the width of the SD pattern layer may be larger than the width of the gate pattern layer. From this, the column spacer can be formed to stably overlap the gate pattern layer.

실시예에서는 섬 패턴부를 사각 형상, 원 형상으로 한정하여 설명하였지만, 이에 한정되지 않으며, 타원, 다각 형상, 도는 다수로 분할 된 섬 패턴부가 되도록 형성할 수도 있다.In the embodiment, the island pattern portion is limited to the rectangular shape and the circular shape. However, the shape of the island pattern portion is not limited to the square shape and the circular shape.

상기에서는 도면 및 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 실시예의 기술적 사상으로부터 벗어나지 않는 범위 내에서 실시예는 다양하게 수정 및 변경시킬 수 있음은 이해할 수 있을 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the following claims. It will be possible.

100: 제1 기판
200: 제2 기판
300: 컬럼 스페이서
400: 섬 패턴부
420: 게이트 패턴층
450: 소스-드레인 패턴층100: first substrate
200: second substrate
300: Column spacer
400: island pattern portion
420: gate pattern layer
450: source-drain pattern layer

Claims (11)

제1 게이트 라인;
상기 제1 게이트 라인과 교차되는 데이터 라인;
상기 제1 게이트 라인과 이격 배치되는 제2 게이트 라인; 및
상기 제1 게이트 라인과 제2 게이트 라인 사이의 섬 패턴부;를 포함하는 표시패널.A first gate line;
A data line crossing the first gate line;
A second gate line spaced apart from the first gate line; And
And an island pattern portion between the first gate line and the second gate line. 제 1 항에 있어서,
상기 섬 패턴부의 폭은 상기 제1 게이트 라인의 폭 보다 큰 표시패널.The method according to claim 1,
Wherein a width of the island pattern portion is larger than a width of the first gate line. 제 2 항에 있어서,
상기 섬 패턴부는 게이트 패턴층과, 상기 게이트 패턴층 상의 게이트 절연 패턴층과 상기 게이트 절연 패턴층 상의 액티브 패턴층과, 상기 액티브 패턴층 상에 소스-드레인 패턴층과, 상기 소스-드레인 패턴층 상의 보호 패턴층을 포함하는 표시패널.3. The method of claim 2,
Wherein the island pattern portion comprises a gate pattern layer, a gate insulating pattern layer on the gate pattern layer, an active pattern layer on the gate insulating pattern layer, a source-drain pattern layer on the active pattern layer, A display panel comprising a protective pattern layer. 제 3 항에 있어서,
상기 소스-드레인 패턴층의 폭은 상기 게이트 패턴층의 폭보다 큰 표시패널.The method of claim 3,
And the width of the source-drain pattern layer is larger than the width of the gate pattern layer. 제 1 항에 있어서,
상기 제1 게이트 라인은 상기 섬 패턴의 일측면에서 절곡되어 상기 섬 패턴의 하부로 연장되고, 상기 제2 게이트 라인은 상기 섬 패턴의 상부에서 상기 섬 패턴의 타측면에서 절곡되는 표시패널.The method according to claim 1,
Wherein the first gate line is bent at one side of the island pattern and extends to a lower portion of the island pattern, and the second gate line is bent at the other side of the island pattern at an upper portion of the island pattern. 제1 기판;
상기 제1 기판과 대향 배치되어 제1 게이트 라인과, 상기 제1 게이트 라인과 교차되는 데이터 라인과, 상기 제1 게이트 라인과 이격 배치되는 제2 게이트 라인과, 상기 제1 게이트 라인과 제2 게이트 라인 사이의 섬 패턴부를 포함하는 제2 기판; 및
상기 제1 기판과 상기 제2 기판 사이의 컬럼 스페이서;를 포함하는 표시장치.A first substrate;
A data line intersecting the first gate line, a second gate line spaced apart from the first gate line, and a second gate line disposed between the first gate line and the second gate, A second substrate including an island pattern portion between the lines; And
And a column spacer between the first substrate and the second substrate. 제 6 항에 있어서,
상기 섬 패턴부의 폭은 상기 제1 게이트 라인의 폭 보다 큰 표시장치.The method according to claim 6,
Wherein a width of the island pattern portion is larger than a width of the first gate line. 제 7 항에 있어서,
상기 섬 패턴부는 게이트 패턴층과, 상기 게이트 패턴층 상의 게이트 절연 패턴층과 상기 게이트 절연 패턴층 상의 액티브 패턴층과, 상기 액티브 패턴층 상에 소스-드레인 패턴층과, 상기 소스-드레인 패턴층 상의 보호 패턴층을 포함하는 표시장치.8. The method of claim 7,
Wherein the island pattern portion comprises a gate pattern layer, a gate insulating pattern layer on the gate pattern layer, an active pattern layer on the gate insulating pattern layer, a source-drain pattern layer on the active pattern layer, A display device comprising a protective pattern layer. 제 8 항에 있어서,
상기 소스-드레인 패턴층의 폭은 상기 게이트 패턴층의 폭보다 큰 표시장치.9. The method of claim 8,
And the width of the source-drain pattern layer is larger than the width of the gate pattern layer. 제 9 항에 있어서,
상기 컬럼 스페이서는 소스-드레인 패턴층에 대응되는 영역에 배치되는 표시장치.10. The method of claim 9,
And the column spacer is disposed in a region corresponding to the source-drain pattern layer. 제 6 항에 있어서,
상기 제1 게이트 라인은 상기 섬 패턴의 일측면에서 절곡되어 상기 섬 패턴의 하부로 연장되고, 상기 제2 게이트 라인은 상기 섬 패턴의 상부에서 상기 섬 패턴의 타측면에서 절곡되는 표시장치.The method according to claim 6,
Wherein the first gate line is bent at one side of the island pattern and extends to a lower portion of the island pattern, and the second gate line is bent at the other side of the island pattern at an upper portion of the island pattern.
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