KR20170079638A - 박막트랜지스터 및 그 제조방법, 박막트랜지스터를 포함하는 표시장치 - Google Patents
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Abstract
본 발명의 박막트랜지스터의 반도체층은 IGZO, ZnO, IZO, ITO, ZTO, GZO 및 ZITO과 같은 산화물반도체로 구성되며, 이때 반도체층은 채널영역 및 도전영역으로 구성되는데, 도전영역은 반도체층 내에서 플로팅되며, 채널영역에는 채널이 형성되어 게이트전극에 전압이 인가되면 반도체층 내에 채널, 도전영역, 채널로 이어지는 신호전달통로가 형성된다.
Description
본 발명은 박막트랜지스터에 관한 것으로, 특히 채널길이를 최소화하여 특성이 향상되고 면적을 감소시킴으로써 표시장치의 개구율을 향상시킬 수 있는 박막트랜지스터 및 이를 구비한 표시장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 이러한 평판표시장치로는 액정표시장치, 유기전계발광 표시장치, 전기영동 표시장치가 있으며, 현재 이들 표시장치가 다양한 분야에 적용되고 있다.
상기 평판표시장치는 매트릭스형상으로 배열된 복수의 화소를 구동함으로써 화상을 구현한다. 각각의 화소에는 스위칭소자인 박막트랜지스터가 구비되어 외부의 신호가 인가됨에 따라 구동함으로써 화상을 표시하게 된다.
도 1a은 종래 박막트랜지스터의 구조를 나타내는 단면도이다. 이때의 박막트랜지스터는 바텀게이트(bottom gate)방식 박막트랜지스터이다.
도 1a에 도시된 바와 같이, 종래 박막트랜지스터는 기판(10) 위에 배치된 게이트전극(11), 상기 게이트전극(11)이 형성된 기판(10) 전체에 걸쳐 적층된 게이트절연층(22), 상기 게이트절연층(22) 위에 배치된 반도체층(12), 상기 반도체층(12) 위에 적층된 에치스토퍼층(etch stopper layer)(13), 상기 에치스터퍼층(13) 위에 배치되어 반도체층(12)과 오믹컨택하는 소스전극(14) 및 드레인전극(15)으로 구성된다.
상기 소스전극(14) 및 드레인전극(15)이 형성된 기판(10) 위에는 보호층(24)이 적층되고, 상기 제3절연층(24)에는 컨택홀(26)이 형성되어 제3절연층(24) 위에 형성된 전극(예를 들면, 화소전극)이 소스전극(14) 및 드레인전극(15)과 전기적으로 접속된다.
상기와 같은 구조의 박막트랜지스터에서 게이트라인과 같은 배선을 통해 외부로부터 주사신호가 게이트전극(11)으로 인가되면, 박막트랜지스터가 활성화(activate)되어 반도체층(12)에 채널이 형성된다. 이 상태에서 데이터라인과 같은 배선을 통해 소스전극(14)에 신호가 인가되면, 상기 반도체층(12)에 형성된 채널을 통해 신호가 드레이전극(15)으로 전달되며, 전달된 신호는 표시소자의 전극(21)으로 인가되어 화상이 구현된다.
그러나, 상기와 같은 구조의 박막트랜지스터에는 다음과 같은 문제가 발생한다.
도 1b는 종래 박막트랜지스터의 평면도로서, 특히 채널이 형성되는 반도체층(12)과 소스전극(14) 및 드레인전극(15)만을 도시하였다. 도 1b에 도시된 바와 같이, 채널은 반도체층(12)의 내부에서 소스전극(14)과 드레인전극(15) 사이에 형성되어 설정된 길이(ℓ1)와 폭(d1)으로 형성된다.
한편, 박막트랜지스터의 전기이동도와 온전류(on current)와 같은 전기적 특성은 채널의 크기에 따라 달라진다. 예를 들어, 채널의 길이가 길어지면 전기이동도가 감소하고 온전류가 감소하며, 채널의 폭이 커지면 전기이동도가 증가하고 온전류가 커지게 된다. 따라서, 박막트랜지스터의 전기이동도 및 온전류를 증가시켜 박막트랜지스터의 구동전압을 감소시키고 스위칭속도를 향상시키기 위해서는 채널의 길이를 감소시키거나 채널의 폭을 증가시켜야만 한다. 그런데, 박막트랜지스터를 형성하기 위한 사진식각공정에서는 노광기의 해상도와 습식식각의 한계로 인해 채널의 길이를 감소시키는데에는 한계가 있었다. 즉, 소스전극(14)과 드레인전극(15)을 설정된 간격 이하로 배치하는 것은 불가능하였다.
또한, 채널의 길이가 설정 거리 이상을 유지하므로, 박막트랜지스터의 기생용량(Cgs)를 감소시키는데에도 한계가 있었다.
따라서, 박막트랜지스터의 전기이동도를 증가시키기 위해서는 채널의 폭(d1)을 증가시켜야만 하는데, 이 경우 박막트랜지스터의 크기가 증가하게 되어, 박막트랜지스터를 표시장치에 적용했을 때 표시장치의 개구율이 저하되는 문제가 있었다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 반도체층에 식각가스의 주입에 의한 도전영역을 형성하여 채널을 실질적으로 감소함으로써 전기적 특성을 향상시키고 면적을 감소시킬 수 있는 박막트랜지스터 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 상기 박막트랜지스터를 구비한 표시장치를 제공하는 것이다.
본 발명의 박막트랜지스터의 반도체층은 산화물반도체로 구성되며, 이때 반도체층은 채널영역 및 도전영역으로 구성된다. 상기 도전영역은 반도체층 내에서 플로팅되며, 채널영역에는 채널이 형성되어 게이트전극에 전압이 인가되면 반도체층 내에 채널, 도전영역, 채널로 이어지는 신호전달통로가 형성된다.
상기 산화물반도체는 IGZO, ZnO, IZO, ITO, ZTO, GZO 및 ZITO으로 이루어진 일군으로부터 선택된 물질로 구성되며, 상기 산화물반도체에 식각가스가 주입됨에 따라 산화물반도체에서 산소가 배출됨으로써 도전영역을 형성하게 된다.
또한, 본 발명에 따른 박막트랜지스터 제조방법은 기판 위에 게이트전극을 형성하는 단계와, 기판 위에 게이트절연층을 형성하는 단계와, 상기 게이트절연층 위에 산화물 반도체층을 형성하는 단계와, 상기 산화물 반도체층 위에 에치스토퍼층을 형성하는 단계와, 상기 에치스토퍼층 위에 금속층을 적층하고 그 위에 포토레지스트패턴을 형성하는 단계와, 포토레지스트패턴으로 금속층을 블로킹한 상태에서 금속층을 식각하여 소스전극 및 드레인전극을 형성하는 단계와, 상기 포토레지스트패턴으로 에치스토퍼층 및 산화물 반도체층을 블로킹한 상태에서 식각가스를 작용하여 노출된 에치스토퍼층을 제거하고 노출된 반도체층에 식각가스를 주입하여 도전영역을 형성하는 단계로 구성된다.
이때, 상기 금속층은 식각액에 의해 등방성 식각되고 산화물 반도체층에는 비등방성 식각에 의해 식각가스가 산화물 반도체층으로 주입되어 도전영역이 소스전극 및 드레인전극과 산화물 반도체층의 오믹컨택영역과 이격되어 형성된다.
본 발명에서는 이러한 박막트랜지스터가 유기전계발광 표시장치, 액정표시장치 및 전기영동 표시장치와 같은 다양한 표시장치에 적용할 수 있게 된다.
본 발명에서는 반도체층에 식각가스의 주입에 의한 도전영역을 형성하여 채널을 실질적으로 감소함으로써 전기적 특성을 향상시킬 수 있게 된다.
또한, 본 발명에서는 반도체층의 폭을 감소시켜 전기적 특성을 낮춰도 채널의 길이 감소에 따른 특성향상에 의해 표시장치에서 원하는 특성을 만족시킬 수 있게 되므로, 박막트랜지스터가 채용되는 표시장치의 개구율을 향상킬 수 있게 된다.
도 1a 및 도 1b는 종래 박막트랜지스터의 구조를 나타내는 도면.
도 2a 및 도 2b는 본 발명의 제1실시예에 따른 박막트랜지스터의 구조를 나타내는 도면.
도 3a-도 3g는 본 발명의 제1실시예에 따른 박막트랜지스터의 제조방법을 나타내는 도면.
도 4는 본 발명의 제2실시예에 따른 박막트랜지스터의 구조를 나타내는 도면.
도 5는 본 발명에 따른 표시장치의 구조를 나타내는 도면.
도 6은 본 발명에 따른 표시장치의 다른 구조를 나타내는 도면.
도 2a 및 도 2b는 본 발명의 제1실시예에 따른 박막트랜지스터의 구조를 나타내는 도면.
도 3a-도 3g는 본 발명의 제1실시예에 따른 박막트랜지스터의 제조방법을 나타내는 도면.
도 4는 본 발명의 제2실시예에 따른 박막트랜지스터의 구조를 나타내는 도면.
도 5는 본 발명에 따른 표시장치의 구조를 나타내는 도면.
도 6은 본 발명에 따른 표시장치의 다른 구조를 나타내는 도면.
이하, 첨부한 도면을 참조하여 본 발명에 대해 상세히 설명한다.
본 발명에서는 박막트랜지스터의 전기적 특성을 향상시키기 위해 채널의 형상이나 크기 등과 같은 박막트랜지스터의 구조를 변경하지 않고 채널의 화학적 성질을 변경시킨다. 특히, 본 발명에서는 반도체층의 일부를 도체화하여 채널의 길이를 실질적으로 감소시킨다.
이와 같이, 반도체층의 일부를 도전영역으로 형성함으로써 신호인가시 실제 형성되는 채널의 길이가 감소하게 되므로, 박막트랜지스터의 전기적 특성이 향상되고 반도체층의 폭을 감소하여도 전기적 특성이 저하되지 않으므로, 박막트랜지스터의 면적을 감소할 수 있게 되고, 그 결과 표시장치에 적용되는 경우 화소내에서 박막트랜지스터가 차지하는 면적을 최소화할 수 있게 되어 표시장치의 개구율을 향상시킬 수 있게 된다.
도 2a 및 도 2b는 본 발명의 제1실시예에 따른 박막트랜지스터의 구조를 나타내는 도면이다. 이때, 본 발명의 박막트랜지스터는 산화물 박막트랜지스터이다. 또한, 박막트랜지스터의 구조는 바텀게이트구조의 박막트랜지스터이지만, 이러한 구조에 한정되는 것은 아니다.
도 2a에 도시된 바와 같이, 본 발명의 제1실시예에 따른 박막트랜지스터는 기판(110) 위의 배치된 게이트전극(111)과, 상기 게이트전극(111)이 배치된 기판(110) 전체에 걸쳐 형성된 게이트절연층(122)과, 상기 게이트절연층(122) 위에 배치된 반도체층(112)과, 상기 반도체층(112)의 일부 영역 위에 배치된 에치스토퍼층(113)과, 상기 에치스토퍼층(113) 위에 배치되어 컨택홀(123)을 통해 반도체층(112)과 전기적으로 오믹접촉하는 소스전극(114) 및 드레인전극(115)으로 구성된다.
상기 구성의 박막트랜지스터 상부에는 기판(110) 전체에 걸쳐 보호층(passivation layer;124)이 적층되고 상기 보호층(124) 위에 표시장치의 화상구현소자에 신호를 인가하는 화소전극(121)이 형성되어, 상기 화소전극(1210이 보호층(124)에 형성된 컨택홀(126)을 통해 박막트랜지스터의 드레인전극(115)과 전기적으로 접속된다.
이때, 상기 보호층(124)은 Si02나 SiNx와 같은 무기물질로 형성할 수 있지만, 보호층(124) 상부의 평탄화를 위해 포토아크릴과 같은 유기절연물질로 형성하는 것이 바람직하다. 또한, 상기 보호층(124)은 무기절연층/유기절연층/무기절연층의 복수의 층으로 형성될 수 있다. 상기 화상구현소자는 화상을 구현하기 위한 것으로, 유기전계발광 표시장치의 경우 유기발광층, 액정표시장치의 경우 액정층, 전기영동표시장치의 경우 전기영동층이다.
상기 게이트전극(111)은 Cr, Mo, Ta, Cu, Ti, Al 또는 Al합금 등의 금속으로 형성될 수 있으며, 상기 게이트절연층(122)은 SiO2나 SiNx와 같은 무기절연물질로 이루어진 단일층 또는 SiO2 및 SiNx으로 이루어진 이중의 층으로 구성될 수 있다.
상기 반도체층(112)은 투명한 산화물반도체로 구성된다. 이때, 상기 산화물반도체는 AwBxCyOz의 이루어진 산화물로서, 이때 A,B,C는 각각 In,Ga,Zn,Al,Sn 중 하나이고 O는 산소이며, w,x,y,z는 1-10이다. 예를 들어, 산화물반도체로서, IGZO(Indium Gallium Zinc Oxide)를 사용하는 경우 In:Ga:Zn:0의 함유비는 1:1:1:4이다. 이와 같이, 본 발명의 산화물반도체는 In,Ga,Zn,Al,Sn과 산소가 결합된 다양한 산화물을 사용할 수 있다. 예를 들어, ZnO, IZO, ITO, ZTO, GZO, ZITO 등이 사용될 수 있다.
상기 반도체층(112)은 채널영역(112a)과 도전영역(112b)으로 구성된다. 상기 채널영역(112a)은 게이트전극(111)에 전압이 인가됨에 따라 활성화되어 채널을 형성하는 영역으로, 반도체층(112)의 양측면, 즉 소스전극(114) 및 드레인전극(115)의 오믹컨택영역과 인접하여 발생한다. 또한, 상기 도전영역(112b)은 반도체층(112)의 중앙영역에 형성된다. 상기 도전영역(112b)은 AwBxCy로 이루어진다. 즉, 산화물반도체의 AwBxCyOz의 구성에서 산소가 제거됨으로써 형성된다. 이후, 설명되지만, 상기 반도체층(112)에서의 산소의 제거는 식각가스를 반도체층(112) 내에 주입함으로써 이루어진다. 상기 도전영역(112b)의 양측면에는 채널영역(112a)이 존재하여 상기 도전영역(112b)은 반도체층(112) 내에서 플로팅(floating)된다.
상기 에치스토퍼층(113)은 금속층을 식각하여 소스전극(114) 및 드레인전극(115)을 형성할 때, 식각액에 의해 반도체층(112)이 식각되어 채널이 단선되는 것을 방지하기 위한 것으로, SiO2 및 SiNx 등의 무기절연물질이 사용될 수 있다.
상기 반도체층(112)의 도전영역(112b)의 상부 및 화소에는 상기 에치스토퍼층(113)이 제거되는데, 그 이유는 식각가스를 반도체층(112) 내에 주입하여 반도체층(112) 내의 산소성분을 제거할 때, 소스전극(114) 및 드레인전극(115)의 주변을 제외한 도전영역(112b) 상부 및 화소의 제2절연층(113)이 식각가스에 의해 식각되기 때문이다.
도 2b에 도시된 바와 같이, 반도체층(112)은 소스전극(114)과의 오믹컨택영역, 채널영역, 도전영역, 채널영역, 드레인전극(115)과의 오믹컨택영역으로 구성된다.
상기 도전영역(112b)이 채널영역(112a)에서 플로팅되어 있으므로, 상기 게이트전극(111)에 전압이 인가되면, 소스전극(114)과 도전영역(112b) 사이에 채널이 형성되고 도전영역(112b)과 드레인전극(115) 사이에 채널이 형성되며, 형성된 채널은 각각 소스전극(114), 도전영역(112b), 드레인전극(115)과 접촉하게 된다. 따라서, 게이트전극(111)에 주사신호가 인가됨에 따라 소스전극(114), 채널영역(112a)의 채널, 도전영역(112b), 채널영역(112a)의 채널, 드레인전극(115)을 통해 전기가 이동하는 이동통로가 형성된다. 따라서, 종래 박막트랜지스터와 동일하게 게이트전극(111)에 전압이 인가되면 반도체층(112)에 전기이동이 가능한 통로가 형성된다.
그러나, 종래 박막트랜지스터에서는 채널층이 소스전극(114) 및 드레인전극(115) 사이의 영역에 형성되므로 채널의 길이(ℓ1)가 소스전극(114) 및 드레인전극(115) 사이의 간격과 동일한데 비해, 본 발명에서는 도전영역(112b)이 금속과 같은 도체로서 작용하기 때문에 이 영역은 박막트랜지스터의 특성에 영향을 미치지 않고 채널로서 작용하지 않게 된다. 따라서, 상기 도전영역(112b) 양측의 채널영역(112a)에만 채널이 형성되어 박막트랜지스터의 특성에 영향을 미치게 된다.
결국, 본 발명의 제1실시예에 따른 박막트랜지스터에서는 채널의 길이(ℓ2)가 소스전극(114)과 도전영역(112a) 사이의 간격(ℓ2') 및 드레인전극(115)과 도전영역(112a) 사이의 간격(ℓ2') 의 합과 동일하게 된다(ℓ2=ℓ2'+ℓ2'). 종래의 채널의 길이(ℓ1)와 본 발명의 제1실시예에 따른 채널의 길이(ℓ2)를 비교하면, ℓ1=ℓ2-a (여기서, a는 도전영역(112a)의 길이)가 된다. 즉, 반도체층(112)에 형성되는 도전영역(112a)의 길이만큼 채널(ℓ2)의 길이가 감소하게 된다.
따라서, 종래 박막트랜지스터의 반도체층의 폭(d1)과 본 발명의 제1실시예에 따른 반도체층(112)의 폭(d2)을 동일하게 하는 경우, 종래 박막트랜지스터에 비해 본 발명의 제1실시예에 따른 박막트랜지스터의 채널의 길이를 대폭 감소시킬 수 있게 되므로, 전기이동도 및 온전류를 대폭 향상시킬 수 있게 된다.
IGZO(Indium Gallium Zinc Oxide)를 반도체층으로 사용하는 경우, 최소 채널의 길이(ℓ1)가 약 12㎛인데, 반해 본 실시예에서는 도전영역(112b)에 의해 채널의 길이(ℓ2)가 약 6㎛로 된다. 결국, 본 실시예에 의해 채널이 종래에 비해 약 1/2로 감소하게 된다.
표 1은 종래 박막트랜지스터 및 본 발명의 제1실시예에 따른 박막트랜지스터의 특성을 나타내는 표이다.
| TFT특성 | 종래 TFT | 제1실시예의 TFT |
| 문턱전압(Vth) | 2.1-2.9V | 1.4-1.8V |
| 이동도 | 11.3-13.4 cm/Vs | 23.1-28.4 cm/Vs |
| 온전류(Ion) | 1.9-2.9μA | 2.9-4.7μA |
| 전류변화율 | 4.7% | 0.2% |
표 1에 도시된 바와 같이, 종래 박막트랜지스터에 비해, 본 실시예에 따른 박막트랜지스터는 문턱전압이 약 2.1-2.9V에서 1.4-1.8V로 감소하고, 전기이동도는 약 11.3-13.4 cm/Vs에서 23.1-28.4 cm/Vs로 상승한다. 또한, 온전류(Ion)가 약 1.9-2.9μA에서 약 2.9-4.7μA로 상승하며, 전류변화율은 약 4.7%에서 약 0.2%로 감소하게 된다.
이와 같이, 종래의 박막트랜지스터에 비해 본 발명의 박막트랜지스터의 전기적특성이 향상되었는데, 이러한 특성의 향상은 도전영역(112b)의 생성에 의한 채널의 길이 감소에 기인한다.
일반적으로, 전기이동도나 온전류와 같은 박막트랜지스터의 전기적 특성은 전기가 흐르는 채널의 폭(d2)에 비례하고 길이(ℓ2)에 반비례하다. 따라서, 채널의 폭(d2)을 감소시켜 표시장치의 화소영역 내에 박막트랜지스터가 차지하는 영역을 감소시켜 표시장치의 개구율을 향상시키는 경우 채널의 폭(d2)이 감소하게 되어 박막트랜지스터의 전기적특성이 저하된다.
그러나, 본 발명에서는 채널의 길이(ℓ2)가 감소하여 전기적 특성이 향상되므로, 상기 채널의 폭(d2)을 감소하여도 표시장치에서 요구하는 박막트랜지스터의 전기적특성을 얻을 수 있게 된다. 다시 말해서, 본 발명에서는 채널의 길이(ℓ2) 감소에 따른 전기적 특성 향상에 대응하는 만큼 채널의 폭(d2)을 감소시킬 수 있게 되므로, 박막트랜지스터의 특성 저하 없이 표시장치의 개구율을 향상시킬 수 있게 된다.
또한, 본 발명에서는 채널의 길이를 감소시킬 수 있게 되므로, 박막트랜지스터의 기생용량(Cgs)이 감소되어 박막트랜지스터의 스위칭속도를 향상시킬 수 있게 된다.
도 3a-도 3g는 본 발명의 제1실시예에 따른 박막트랜지스터의 제조방법을 나타내는 도면으로, 이를 참조하여 박막트랜지스터의 제조방법을 상세히 설명한다.
우선, 도 3a에 도시된 바와 같이, 유리나 플라스틱과 같은 투명한 물질로 이루어진 기판(110)을 준비한 후, 그 위에 Cr, Mo, Ta, Cu, Ti, Al 또는 Al합금과 같이 도전성이 좋은 불투명 금속을 스퍼터링법(sputtering process)에 의해 적층한 후 사진식각방법(photolithography process)에 의해 식각하여 게이트전극(111)을 형성한 후, 상기 게이트전극(111)이 형성된 기판(110) 전체에 걸쳐 CVD(Chemicla Vapor Deposition)법에 의해 SiO2나 SiNx와 같은 무기절연물질을 적층하여 게이트절연층(122)을 형성한다.
이어서, 기판(110) 전체에 걸쳐 IGZO(Indium Gallium Zinc Oxide)와 같은 투명산화물반도체를 CVD법에 의해 적층한 후 식각하여 반도체층(112)을 형성한다.
그 후, 도 3b에 도시된 바와 같이, 반도체층(112)이 형성된 기판(10) 전체에 걸쳐 무기절연물질을 CVD법에 의해 적층한 후 일부를 제거하여 반도체층(112)의 일부가 노출되는 컨택홀(123)을 구비하는 에치스토퍼층(113)을 형성한다.
이어서, 도 3c에 도시된 바와 같이, Cr, Mo, Ta, Cu, Ti, Al 또는 Al합금과 같이 도전성이 좋은 금속을 스퍼터링법에 의해 적층하여 상기 에치스토퍼층(113) 위에 금속층(114a)을 형성하고 상기 금속층(114a) 위에 포토레지스터를 적층하여 포토레지스트층(117)을 순차적으로 형성한 후, 상기 포토레지스트층(117)에 현상액을 작용시켜 상기 포토레지스트층(117)을 현상한다.
도 3d에 도시된 바와 같이, 포토레지스트층(117)의 현상에 의해 상기 금속층(114a) 위에는 포토레지스트패턴(117a)이 형성되며, 이 포토레지스트패턴(117a)으로 금속층(114a)을 블로킹한 상태에서 식각액을 작용하여 상기 금속층(114a)을 습식식각한다.
도 3e에 도시된 바와 같이, 식각액을 작용함에 따라 상기 금속층(114a)이 식각되어 상기 에치스토퍼층(113) 위에는 소스전극(114) 및 드레인전극(115)이 형성되며, 이때 상기 소스전극(114) 및 드레인전극(115)은 컨택홀(123)을 통해 반도체층(112)의 상면과 오믹컨택을 형성한다.
상기 식각액에 의한 습식식각에 의해 금속층(114a)은 등방성 식각에 의해 오버에칭(over etching)되어 포토레지스트패턴(117a) 하부의 금속층(114a)의 일부가 식각되어 소스전극(114) 및 드레인전극(115)의 상면의 넓이가 포토레지스트패턴(117a)의 하면의 넓이보다 작게 되어 상기 포토레지스트패턴(117a)이 소스전극(114) 및 드레인전극(115)의 외부로 연장된다.
또한, 습식식각 공정시, 에치스토퍼층(113)이 반도체층(112)으로 침투하는 식각액을 저지함으로써 식각액에 의해 반도체층(112)이 식각되는 것을 방지할 수 있게 된다.
이어서, 상기 포토레지스터패턴(117a)을 마스크로 사용하여 하부의 에치스토퍼층(113)을 블로킹한 상태에서 아르곤가스나 SF6와 같은 플로오르계 가스를 작용하면, 도 3f에 도시된 바와 같이, 포토레지스트패턴(117a)에 의해 블로킹된 영역을 제외한 다른 영역의 제2절연층(113)이 식각되어 제거됨과 동시에 식각가스의 입자가 노출된 반도체층(112)의 내부로 침투하여 IGZO의 산소성분을 반도체층(112)의 외부로 배출시켜 반도체층(112)의 내부에는 IGZ만이 남아 있게 되어 상기 식각가스에 의해 노출된 영역이 도전성을 가지게 된다.
이때, 상기 식각가스에 의한 건식식각은 비등방적으로 이루어지므로, 에치스토퍼층(113) 중에서 포토레지스터패턴(117a)에 의해 노출된 영역만이 제거되고 포토레지스터패턴(117a)에 의해 노출되지 않은 영역은 그대로 남아 있게 된다. 또한, 상기 포토레지스터패턴(117a)에 의해 노출된 반도체층(112)에만 식각가스가 주입되어 해당 영역만이 도전영역(112b)으로 된다. 즉, 포토레지스트패턴(117a)이 소스전극(114) 및 드레인전극(115)으로부터 일정 거리 돌출되고 비등방성 식각이 이루어지므로, 반도체층(112) 내의 도전영역(112b)은 포토레지스터패턴의 돌출거리만큼 소스전극(114) 및 드레인전극(115)의 오믹컨택영역으로부터 이격되어 형성된다.
한편, 건식식각후, 포토레지스터패턴(117a)은 제거된다.
그 후, 도 3g에 도시된 바와 같이, 상기 에치스토퍼층(113) 위에 포토아크릴과 같은 유기절연막을 적층하여 보호층(124)을 형성하고 그 위에 ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oxide)와 같은 투명한 금속산화물 또는 Cr, Mo, Ta, Cu, Ti, Al, Al합금 등의 금속을 적층하고 식각하여 보호층(124)의 컨택홀(126)을 통해 드레인전극(115)과 접속되는 화소전극(121)을 형성한다.
상기한 바와 같이, 본 발명에서는 박막트랜지스터의 구조상의 변경없이 단순히 공정상에 건식식각 공정을 추가함으로써 반도체층의 일부를 도전영역으로 형성함으로써 박막트랜지스터의 전기적 특성을 향상시킬 수 있게 된다. 또한, 추가되는 건식식각 공정 역시 별도의 마스크공정없이 종래 사용하던 마스크공정중에 진행되므로, 비용의 증가를 최소화할 수 있게 된다.
도 4는 본 발명의 제2실시예에 따른 박막트랜지스터의 구조를 나타내는 단면도이다.
도 4에 도시된 바와 같이, 이 실시예의 박막트랜지스터는 기판(210) 위의 배치된 게이트전극(211)과, 상기 게이트전극(211)이 배치된 기판(210) 전체에 걸쳐 형성된 게이트절연층(222)과, 상기 게이트절연층(222) 위에 배치된 반도체층(212)과, 상기 반도체층(212)의 일부 영역 위에 배치된 에치스토퍼층(213)과, 상기 에치스토퍼층(113) 및 반도체층(212) 위에 배치되어 반도체층(112)과 오믹컨택을 형성하는 소스전극(214) 및 드레인전극(215)으로 구성된다.
상기 구성의 박막트랜지스터 상부에는 기판(210) 전체에 걸쳐 보호층(224)이 적층되고 상기 보호층(224) 위에 표시장치의 화상구현소자에 신호를 인가하는 화소전극(221)이 형성되어, 상기 화소전극(221)이 보호층(224)에 형성된 컨택홀(226)을 통해 박막트랜지스터의 드레인전극(215)과 전기적으로 접속된다.
상기 반도체층(212)은 투명한 산화물반도체로 구성된다. 이때, 상기 산화물반도체는 IGZO, ZnO, IZO, ITO, ZTO, GZO, ZITO 등과 같은 다양한 산화물이 사용될 수 있다.
상기 반도체층(212)은 채널영역(212a)과 도전영역(212b)으로 구성된다. 상기 채널영역(212a)은 게이트전극(211)에 전압이 인가됨에 따라 활성화되어 채널이 형성되는 영역으로, 반도체층(212)의 양측면, 즉 소스전극(214) 및 드레인전극(215)과 도전영역(212b) 사이에 형성된다.
즉, 도 2a에 도시된 제1실시예에서는 에치스토퍼층(113)이 반도체층(112) 전체 상부에 배치되고 상기 에치스토퍼층(113)에 형성된 컨택홀을 통해 소스전극(114) 및 드레인전극(115)이 반도체층(112)과 오믹컨택하는데 반해, 이 실시예에서는 소스전극(214) 및 드레인전극(215)이 반도체층(212)의 양측면 상부에 직접 배치되어 오믹컨택되고 에치스토퍼층(213)은 단지 반도체층(212)과 소스전극(214) 및 드레인전극(215) 사이의 일부 영역에만 배치된다.
상기 에치스토퍼층(213)은 반도체층(212)을 도핑하여 도전체화시킬 때 식각가스에 의해 제거되므로, 소스전극(214) 및 드레인전극(215)의 하부의 일부 영역에만 배치된다.
이 구조의 반도체층(212)에도 식각가스의 주입으로 인해 채널영역(212a) 및 도전영역(212b)이 형성되어 종래 박막트랜지스터에 비해 채널의 길이가 감소함으로써 박막트랜지스터의 전기적 특성을 향상시킬 수 있게 된다.
제1실시예에 따른 박막트랜지스터의 제조공정과 마찬가지로, 이러한 식각가스의 주입은 별도의 마스크공정 없이 등방성 습식식각에 의해 소스전극(214) 및 드레인전극(215) 상부에 배치되어 소스전극(214) 및 드레인전극(215)으로부터 외곽으로 연장되는 포토레지스트패턴을 이용하여 진행할 수 있게 되다.
상술한 바와 같이, 본 발명에 따른 박막트랜지스터는 반도체층의 일부를 도체화하여 채널의 길이를 감소시킴으로써 전기적 특성을 향상시킨다. 따라서, 이러한 구조의 박막트랜지스터를 실제 표시장치에 적용할 때, 반도체층의 폭을 감소시켜 전기적 특성을 낮춰도 채널의 길이 감소에 따른 특성향상에 의해 표시장치에서 원하는 특성을 만족시킬 수 있게 된다. 따라서, 본 발명에 따른 박막트랜지스터를 채용함에 따라 전기적특성 향상에 따른 장점과 면적 감소에 의한 표시장치의 개구율 향상이라는 장점을 얻을 수 있게 된다.
도 5는 본 발명에 따른 박막트랜지스터가 구비된 표시장치를 나타내는 단면도이다. 이때의 표시장치는 유기전계발광 표시장치로서, 도면을 참조하여 이를 자세히 설명한다.
일반적으로, 유기전계발광 표시장치는 적색광을 출력하는 R화소, 녹색광을 출력하는 G화소 및 청색광을 출력하는 B화소를 포함하지만, 설명의 편의를 위해 하나의 화소만을 도시하였다.
도 5에 도시된 바와 같이, 유리나 플라스틱과 같은 투명한 물질로 이루어진 제1기판(310)의 각각의 R,G,B화소에는 구동박막트랜지스터가 형성된다.
상기 구동박막트랜지스터는 제1기판(310) 위의 배치된 게이트전극(311)과, 상기 게이트전극(311)이 형성된 제1기판(310) 전체에 걸쳐 적층된 게이트절연층(322), 상기 게이트절연층(322) 위에 배치된 반도체층(312)과, 상기 반도체층(312) 위에 형성된 에치스토퍼층(313)과, 상기 에치스토퍼층(313) 상부에 배치되어 에치스토퍼층(313)에 형성된 컨택홀을 통해 반도체층(312)과 오믹컨택하는 소스전극(314) 및 드레인전극(315)으로 이루어진다.
상기 에칭스토퍼층(313)은 반도체층(312) 위에 배치되어, 소스전극(314) 및 드레인전극(315)의 식각공정중 식각액에 의해 상기 반도체층(312)이 식각되는 것을 방지한다.
반도체층(312)은 채널영역(312a)과 도전영역(312b)으로 이루어지며, 이때 상기 도전영역(312b)은 소스전극(314) 및 드레인전극(315)과의 오믹컨택영역으로부터 일정 거리 이격된다. 상기 도전영역(312b)은 소스전극(314) 및 드레인전극(315)의 습식식각후 노출된 반도체층(312) 내부로 식각가스를 도핑함으로써 이루어진다.
상기 도전영역(312b)에 의해 반도체층(312)의 채널의 길이가 종래 박막트랜지스터의 채널의 길이 보다 감소하여 박막트랜지스터의 전기적 특성이 향상된다. 또한, 본 발명에 적용된 박막트랜지스터는 반도체층(312)의 폭을 감소하고도 종래 유기전계발광 표시장치에서 요구되는 전기적 특성과 동일한 특성을 가질 수 있게 되므로, 표시장치의 화소 내에 배치되는 박막트랜지스터의 면적이 감소되어 표시장치의 개구율을 향상시킬 수 있게 된다.
상기 게이트전극(311)은 Cr, Mo, Ta, Cu, Ti, Al 또는 Al합금 등의 금속으로 형성될 수 있으며, 상기 게이트절연층(322)은 SiO2나 SiNx와 같은 무기절연물질로 이루어진 단일층 또는 SiO2 및 SiNx으로 이루어진 이중의 층일 수도 있다. 또한, 반도체층(312)은 IGZO, ZnO, IZO, ITO, ZTO, GZO, ZITO 등과 같은 투명산화물반도체로 형성된다. 그리고, 소스전극(314) 및 드레인전극(315)은 Cr, Mo, Ta, Cu, Ti, Al 또는 Al합금으로 구성할 수 있다.
상기 구동박막트랜지스터가 형성된 제1기판(310)에는 제1절연층(324)이 형성된다. 상기 제1절연층(324)은 SiO2와 같은 무기절연물질로 약 4500Å의 두께로 적층될 수 있다. 상기 제1절연층(324)의 R,G,B화소에는 각각 대응하는 컬러의 컬러필터층(317)이 배치된다.
상기 컬러필터층(317) 위에는 제3절연층(326)이 형성된다. 상기 제2절연층(326)은 제1기판(310)을 평탄화시키기 위한 오버코트층(overcoat layer)으로서, 포토아크릴과 같은 유기절연물질이 약 3㎛의 두께로 형성될 수 있다.
상기 제1절연층(326) 위에는 화소전극(321)이 형성된다. 이때, 구동박막트랜지스터의 드레인전극(315)의 상부 제1절연층(324)과 제2절연층(326)에는 컨택홀(329)이 형성되어, 화소전극(321)이 컨택홀(329)에 형성되며, 각각 노출된 구동박막트랜지스터의 드레인전극(315)과 전기적으로 접속된다.
또한, 상기 제2절연층(326) 위에는 뱅크층(bank layer;328)이 형성된다. 상기 뱅크층(328)은 일종의 격벽으로서, 각 화소를 구획하여 인접하는 화소에서 출력되는 특정 컬러의 광이 혼합되어 출력되는 것을 방지하기 위한 것이다. 또한, 상기 뱅크층(328)은 컨택홀(329)의 일부를 채우기 때문에 단차를 감소시키며, 그 결과 유기발광부(323)의 형성시 단차에 전하가 집중되어 유기발광부(323)의 수명이 저하되는 것을 방지할 수 있게 된다.
상기 화소전극(321)은 ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oixde)와 같은 투명한 산화금속물질로 이루어지는데, 본 발명에서는 이러한 화소전극(321)은 각각의 R,G,B화소에 약 500Å의 두께로 형성할 수 있다.
상기 화소전극(321) 위의 뱅크층(328) 사이에는 유기발광물질로 이루어진 유기발광부(323)가 배치된다. 유기발광부(323)는 백색광을 발광하는 백색 유기발광층을 포함한다. 상기 백색 유기발광층은 R,G,B의 단색광을 각각 발광하는 복수의 유기물질이 혼합되어 형성되거나 R,G,B의 단색광을 각각 발광하는 복수의 발광층이 적층되어 형성될 수 있다. 도면에는 도시하지 않았지만, 상기 유기발광부(323)에는 유기발광층 뿐만 아니라 유기발광층에 전자 및 정공을 각각 주입하는 전자주입층 및 정공주입층과 주입된 전자 및 정공을 유기발광층으로 각각 수송하는 전자수송층 및 정공수송층이 형성될 수도 있을 것이다.
상기 유기발광부(323) 위에는 제1기판(310) 전체에 걸쳐 공통전극(325)이 형성된다. 상기 공통전극(325)은 Ca, Ba, Mg, Al, Ag 등으로 이루어진다.
이때, 상기 공통전극(325)이 유기발광부(323)의 캐소드이고 화소전극(321)이 애노드로서, 공통전극(325)과 화소전극(321)에 전압이 인가되면, 상기 공통전극(325)으로부터 전자가 유기발광부(323)로 주입되고 화소전극(321)으로부터는 정공이 유기발광부(323)로 주입되어, 유기발광층내에는 여기자(exciton)가 생성되며, 이 여기자가 소멸(decay)함에 따라 발광층의 LUMO(Lowest Unoccupied Molecular Orbital)와 HOMO(Highest Occupied Molecular Orbital)의 에너지 차이에 해당하는 광이 발생하게 되어 외부(도면에서 제1기판(310)쪽으로)로 발산하게 된다. 이때, 유기발광층에 포함되는 R,G,B 발광층에서는 각각 적색광, 녹색광, 청색광이 발광하며, 이 광들이 혼합되어 백색광으로 발산하게 되는 것이다. 발산된 백색광은 각각 R,G,B-컬러필터층(317)를 투과하면서 해당 화소에 대응하는 컬러의 광만을 출력하게 된다.
상기 공통전극(325)의 상부에는 접착제가 도포되어 접착층(342)이 형성되며, 그 위에 제2기판(350)이 배치되어, 상기 접착층(342)에 의해 제2기판(350)이 제1기판(310)에 부착된다.
상기 접착제로는 부착력이 좋고 내열성 및 내수성이 좋은 물질이라면 어떠한 물질을 사용할 수 있지만, 본 발명에서는 주로 에폭시계 화합물, 아크릴레이트계 화합물 또는 아크릴계 러버과 같은 열경화성 수지를 사용한다. 이때, 상기 접착층(342)은 약 5-100㎛의 두께로 도포되며, 약 80-170도의 온도에서 경화된다. 상기 접착층(342)은 제1기판(310) 및 제2기판(350)을 합착할 뿐만 아니라 상기 유기전계발광 표시소자 내부로 수분이 침투하는 것을 방지하기 위한 봉지제의 역할도 한다. 따라서, 본 발명의 상세한 설명에서 도면부호 42의 용어를 접착제라고 표현하고 있지만, 이는 편의를 위한 것이며, 이 접착층을 봉지제라고 표현할 수도 있을 것이다.
상기 제2기판(350)은 상기 접착층(342)을 봉지하기 위한 봉지캡(encapsulation cap)으로서, PS(Polystyrene)필름, PE(Polyethylene)필름, PEN(Polyethylene Naphthalate)필름 또는 PI(Polyimide)필름 등과 같은 보호필름으로 이루어질 수 있다. 또한, 상기 제2기판(350)은 플라스틱이나 유리로 이루어질 수도 있으며, 상기 제1기판(310)에 형성된 구성물을 보호할 수 있다면 어떠한 물질도 가능할 것이다.
상술한 설명에서는 특정 구조의 유기전계발광 표시장치가 개시되어 있지만, 본 발명의 박막트랜지스터가 이러한 특정 구조의 유기전계발광 표시장치에만 적용되는 것이 아니라 다양한 구조의 유기전계발광 표시장치에 적용될 수 있을 것이다. 예를 들어, 상술한 설명에서는 광이 표시장치의 하부로 출력되는 하부발광형(bottom emission type) 유기전계발광 표시장치가 개시되어 있지만, 광이 표시장치의 상부로 출력하는 상부발광형(top emission type) 유기전계발광 표시장치에도 적용 가능할 것이다.
또한, 상술한 설명의 유기전계발광 표시장치에서는 도 2a에 도시된 본 발명의 제1실시예에 따른 구조의 박막트랜지스터가 적용되었지만, 도 3에 도시된 본 발명의 제2실시예에 따른 구조의 박막트랜지스터도 적용될 수 있을 것이다.
도 6은 본 발명에 따른 박막트랜지스터가 구비된 액정표시장치의 구조를 나타내는 도면으로, 이를 참조하여 본 발명에 따른 박막트랜지스터가 구비된 다른 형태의 표시장치를 설명한다. 액정표시장치도 R,G,B컬러를 표시하는 R,G,B 화소를 구비하지만 설명의 편의를 위해 하나의 화소만을 도시하였다.
또한, 도 6에는 도 2a에 도시된 본 발명의 제1실시예에 따른 구조의 박막트랜지스터가 적용된 구조만이 개시되어 있지만, 도 3에 도시된 본 발명의 제2실시예에 따른 구조의 박막트랜지스터도 적용될 수 있을 것이다.
도 6에 도시된 바와 같이, 본 발명에 따른 액정표시장치에서는 유리나 플라스틱과 같은 투명한 물질로 이루어진 제1기판(410) 위에 게이트전극(411)이 배치되고 상기 게이트전극(411)이 형성된 제1기판(410) 전체에 걸쳐 게이트절연층(422)이 적층된다.
상기 게이트절연층(422) 위에는 반도체층(412)이 배치된다. 도면에 도시된 바와 같이, 상기 반도체층(412)은 채널영역(412a)과 도전영역(412b)으로 이루어진다. 상기 채널영역(412a)은 게이트전극(411)에 주사신호가 인가됨에 따라 활성화되어 내부에 신호가 흐르는 채널이 형성된다. 상기 도전영역(412b)은 채널영역(412a) 사이에 배치되어 주사신호에 의해 채널영역(412a)에 채널이 형성되는 경우, 상기 채널과 함께 신호가 이동하는 통로의 역할을 한다.
상기 도전영역(412b)에 의해 반도체층(412)의 채널의 길이가 종래 박막트랜지스터의 채널의 길이 보다 감소하여 박막트랜지스터의 전기적 특성이 향상된다. 또한, 본 발명에 적용된 박막트랜지스터는 종래 액정표시장치에서 요구되는 전기적 특성과 동일한 특성을 가짐과 동시에 반도체층(412)의 폭을 감소할 수 있게 되므로, 화소 내에 배치되는 면적을 감소시켜 표시장치의 개구율을 향상시킬 수 있게 된다.
상기 반도체층(412) 위에는 에치스토퍼층(413)이 배치되며, 그 위에 소스전극(414) 및 드레인전극(415)이 배치된다. 상기 에치스토퍼층(413)은 금속층을 습식식각에 의해 식각하여 소스전극(414) 및 드레인전극(415)을 형성할 때 식각액의 침투를 차단하여 하부의 반도체층(412)이 식각되는 것을 방지하기 위한 것이다. 소스전극(414) 및 드레인전극(415) 상부의 에치스토퍼층(413)에는 컨택홀이 형성되어 소스전극(414) 및 드레인전극(415)이 상기 컨택홀을 통해 반도체층(412)과 오믹컨택을 형성한다.
상기 게이트전극(411)은 Cr, Mo, Ta, Cu, Ti, Al 또는 Al합금 등의 금속으로 형성될 수 있으며, 상기 게이트절연층(422)은 SiO2나 SiNx와 같은 무기절연물질로 이루어진 단일층 또는 SiO2 및 SiNx으로 이루어진 이중의 층일 수도 있다. 상기 반도체층(412)은 IGZO, ZnO, IZO, ITO, ZTO, GZO, ZITO 등과 같은 투명한 산화물반도체로 구성된다. 그리고, 소스전극(414) 및 드레인전극(415)은 Cr, Mo, Ta, Cu, Ti, Al 또는 Al합금으로 구성할 수 있다.
상기 소스전극(414) 및 드레인전극(415)이 형성된 제1기판(410) 전체에 걸쳐 포토아크릴과 같은 유기절연물질로 이루어진 보호층(424)이 적층되며, 상기 보호층(424) 위에 ITO나 IZO와 같은 투명한 금속산화물 또는 Cr, Mo, Ta, Cu, Ti, Al, Al합금 등의 금속으로 이루어진 화소전극(421) 및 공통전극(425)이 배치된다. 이때, 상기 화소전극(421)은 보호층(424)에 형성된 컨택홀을 통해 드레인전극(415)과 전기적으로 접속된다. 이때, 도면에서는 상기 화소전극(421) 및 공통전극(425)이 동일한 층, 즉 보호층(424) 위에 배치되지만 다른 층(예를 들면 게이트절연층(412)과 보호층(424), 기판(410)과 보호층(424) 위 등)에 배치될 수도 있을 것이다.
도면에는 도시하지 않았지만, 상기 화소전극(421) 및 공통전극(425)은 설정된 폭으로 서로 평행하게 배치되어, 박막트랜지스터를 통해 외부로부터 화소전극(421)에 신호가 인가되면, 서로 평행한 화소전극(421) 및 공통전극(425) 사이에 제1기판(410)의 표면과 평행한 횡전계를 형성한다.
투명한 유리나 플라스틱과 같은 물질로 이루어진 제2기판(450)에는 화상이 표시되지 않은 영역으로 광이 투과되는 것을 차단하기 위한 블랙매트릭스(452)와 실제 컬러를 구현하기 위한 R,G,B 컬러필터층(454)이 배치된다. 이때, 상기 블랙매트릭스(452)는 CrO 또는 CrOx 등과 같은 불투명한 금속 산화물 또는 블랙수지로 형성될 수 있으며, 컬러필터층(454)은 안료 또는 염료가 분산된 수지를 사용한다.
상기 제1기판(410) 및 제2기판(450) 사이에는 액정층(460)이 배치되며, 제1기판(410) 또는 제2기판(450)의 외곽영역에 도포된 실링재(sealant)에 의해 제1기판(410) 및 제2기판(450)이 합착되어 액정표시장치가 완성된다.
상술한 설명에는 IPS(In Plane Switching)모드와 같은 특정 모드의 액정표시장치가 개시되어 있지만, 본 발명의 박막트랜지스터가 이러한 특정 모드의 액정표시장치에만 적용되는 것이 아니라 TN(Twisted Nematic)모드, FFS(Fringe Field Switching)모드, VA(Vertical Alignment)모드와 같이 다양한 모드의 액정표시장치에 적용될 수 있을 것이다.
상술한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정해져야만 한다.
110: 기판
111: 게이트전극
112: 반도체층 112a: 채널영역
112b: 도전영역 113: 에치스토퍼층
114: 소스전극 115: 드레인전극
112: 반도체층 112a: 채널영역
112b: 도전영역 113: 에치스토퍼층
114: 소스전극 115: 드레인전극
Claims (15)
- 기판;
상기 기판에 배치된 게이트전극;
상기 게이트전극 상부에 배치된 게이트절연층;
상기 게이트절연층 위에 배치된 반도체층; 및
상기 반도체층 위에 배치된 소스전극 및 드레인전극으로 구성되며,
상기 반도체층은 산화물반도체로 구성되며, 도전영역을 구비하는 박막트랜지스터. - 제1항에 있어서, 반도체층은 상기 도전영역의 양측에 배치되어 소스전극과 도전영역 사이, 드레인전극과 도전영역 사이에 채널을 형성하는 채널영역을 추가로 포함하는 박막트랜지스터.
- 제1항에 있어서, 상기 산화물반도체는 IGZO, ZnO, IZO, ITO, ZTO, GZO 및 ZITO으로 이루어진 일군으로부터 선택된 물질로 구성된 박막트랜지스터.
- 제1항에 있어서, 상기 도전영역은 소스전극 및 드레인전극의 컨택 사이에 배치되는 박막트랜지스터.
- 제1항에 있어서, 상기 도전영역은 산화물반도체에서 산소가 제거된 물질로 구성된 박막트랜지스터.
- 제1항에 있어서, 상기 반도체층과 소스전극 및 드레인전극의 적어도 일부 사이에 배치된 에치스토퍼층을 추가로 포함하는 박막트랜지스터.
- 기판 위에 게이트전극을 형성하는 단계;
기판 위에 게이트절연층을 형성하는 단계;
상기 게이트절연층 위에 산화물 반도체층을 형성하는 단계;
상기 산화물 반도체층 위에 에치스토퍼층을 형성하는 단계;
상기 에치스토퍼층 위에 금속층을 적층하고 그 위에 포토레지스트패턴을 형성하는 단계;
포토레지스트패턴으로 금속층을 블로킹한 상태에서 금속층을 식각하여 소스전극 및 드레인전극을 형성하는 단계; 및
상기 포토레지스트패턴으로 에치스토퍼층 및 산화물 반도체층을 블로킹한 상태에서 식각가스를 작용하여 노출된 에치스토퍼층을 제거하고 노출된 반도체층에 식각가스를 주입하여 도전영역을 형성하는 단계로 구성된 박막트랜지스터 제조방법. - 제7항에 있어서, 상기 금속층은 식각액에 의해 등방성 식각되고 산화물 반도체층에는 비등방성 식각에 의해 식각가스가 산화물 반도체층으로 주입되어 도전영역은 소스전극 및 드레인전극과 산화물 반도체층의 컨택영역과 이격된 박막트랜지스터 제조방법.
- 제7항에 있어서, 상기 산화물반도체층은 IGZO, ZnO, IZO, ITO, ZTO, GZO 및 ZITO으로 이루어진 일군으로부터 선택된 물질로 구성되며, 식각가스의 주입에 의해 산소가 배출되는 박막트랜지스터 제조방법.
- 복수의 화소를 포함하는 기판;
상기 기판의 각 화소에 형성되며, 상기 기판에 배치된 게이트전극과, 상기 게이트전극 상부에 배치된 게이트절연층과, 상기 게이트절연층 위에 배치되고 일부 영역이 도전영역을 형성하는 산화물반도체층과, 상기 반도체층 위에 배치된 소스전극 및 드레인전극을 포함하는 박막트랜지스터;
상기 박막트랜지스터가 형성된 기판 위에 배치된 절연층;
상기 절연층 위의 각 화소에 화소전극;
화소전극 위에 형성되어 광을 발광하는 유기발광부; 및
상기 유기발광부 위에 형성된 공통전극으로 구성된 표시장치. - 복수의 화소를 포함하는 제1기판 및 제2기판;
상기 제1기판의 각 화소에 형성되며, 상기 제1기판에 배치된 게이트전극과, 상기 게이트전극 상부에 배치된 게이트절연층과, 상기 게이트절연층 위에 배치되고 일부 영역이 도전영역을 형성하는 산화물반도체층과, 상기 반도체층 위에 배치된 소스전극 및 드레인전극을 포함하는 박막트랜지스터;
상기 화소에 배치된 공통전극 및 화소전극;
제2기판에 형성된 블랙매트릭스 및 컬러필터층; 및
상기 제1기판 및 제2기판 사이에 배치된 액정층으로 구성된 표시장치. - 제10항 또는 제11항에 있어서, 반도체층은 상기 도전영역의 양측에 배치되어 소스전극과 도전영역 사이, 드레인전극과 도전영역 사이에 채널을 형성하는 채널영역을 추가로 포함하는 표시장치.
- 제10항 또는 제11항에 있어서, 상기 산화물반도체층은 IGZO, ZnO, IZO, ITO, ZTO, GZO 및 ZITO으로 이루어진 일군으로부터 선택된 물질로 구성된 표시장치.
- 제10항 또는 제11항에 있어서, 상기 도전영역은 소스전극 및 드레인전극의 컨택 사이에 배치되는 표시장치.
- 제10항 또는 제11항에 있어서, 상기 도전영역은 산화물반도체에서 산소가 제거된 물질로 구성된 표시장치.
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| KR102536343B1 (ko) | 2023-05-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20151230 |
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| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20201216 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20151230 Comment text: Patent Application |
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| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20220223 Patent event code: PE09021S01D |
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| E90F | Notification of reason for final refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Final Notice of Reason for Refusal Patent event date: 20220824 Patent event code: PE09021S02D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20230223 |
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| PG1601 | Publication of registration |