KR20170077509A - 발광소자 및 조명장치 - Google Patents

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Abstract

실시예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치에 관한 것이다.
실시예에 따른 발광소자는 제1 도전형 반도체층(112); 상기 제1 도전형 반도체층(112) 상에 배치된 활성층(114); 상기 활성층(114) 상에 제2 도전형 반도체층(116); 상기 제2 도전형 반도체층(116) 상에 반도체 컨택층(125); 및 상기 반도체 컨택층(125) 상에 오믹 컨택층(140);을 포함할 수 있다. 상기 반도체 컨택층(125)은 언도프트 반도체층을 포함할 수 있다.

Description

발광소자 및 조명장치{LIGHT EMITTING DEVICE AND LIGHTING APPARATUS}
실시예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치에 관한 것이다.
발광소자(Light Emitting diode: LED)는 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로서, 주기율표상에서 반도체화합물의 도펀트가 화합하여 생성될 수 있고, 반도체화합물의 조성비를 조절함으로써 청색(Blue) 발광소자, 녹색(Green) 발광소자, 자외선(UV) 발광소자, 또는 적색(RED) 발광소자 등 다향한 색상 구현이 가능하다.
예를 들어, 적색 발광소자로서 AlGaInP계 발광다이오드가 있으며, 이는 주입되는 전기에너지를 약 570nm 내지 약 630nm 범위 내의 파장을 가진 광으로 변환시킬 수 있다. 파장변화는 발광다이오드가 가지는 밴드 갭 에너지 크기에 의해 좌우되는데, 밴드갭 크기는 Al과 Ga의 조성비를 변화시킴으로써 조절될 수 있고, Al의 조성비를 증가시킬수록 파장이 짧아질 수 있다.
한편, 최근 AlGaInP계 적색 LED는 High CRI(Color Rendering Index) 조명광원 또는 차량용 광원으로 적용영역이 확대되고 있으며, 이에 따른 시장 경쟁이 심화되고 있어, 높은 광 출력 확보 또는 전기적 신뢰성 확보가 중요한 이슈로 대두되고 있다.
예를 들어, 종래기술에 의하면, 컨택층과 반도체층 사이의 저항 증가에 의해 동작전압(Vf)이 상승하는 문제가 있다.
또한 종래기술에 의하면, 컨택층에 의한 광 흡수로 인해 광 추출 효율이 저하되는 문제가 있다.
실시예는 동작전압 상승을 방지함으로써 광출력(Po)을 향상시킬 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공하고자 한다.
또한 실시예는 전류 주입효율을 향상시켜 광속(Luminous Flux)을 향상시킬 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공하고자 한다.
또한 실시예는 광 추출 효율을 향상시켜 광속을 증대할 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공하고자 한다.
실시예에 따른 발광소자는 제1 도전형 반도체층(112); 상기 제1 도전형 반도체층(112) 상에 배치된 활성층(114); 상기 활성층(114) 상에 제2 도전형 반도체층(116); 상기 제2 도전형 반도체층(116) 상에 반도체 컨택층(125); 및 상기 반도체 컨택층(125) 상에 오믹 컨택층(140);을 포함할 수 있다. 상기 반도체 컨택층(125)은 언도프트 반도체층을 포함할 수 있다.
또한 실시예에 따른 발광소자는 상부 요철패턴(RP)을 구비하는 발광구조물(110); 제1 요철패턴(R1)을 구비하며, 언도프트 반도체층을 포함하여 상기 발광구조물(110) 상에 배치되는 반도체 컨택층(125); 및 제2 요철패턴(R2)을 구비하며, 상기 반도체 컨택층(125) 상에 배치되는 오믹 컨택층(140);을 포함할 수 있다.
또한 실시예에 따른 발광소자는 제2 오믹 컨택층(141)을 포함하는 제2 전극층(140); 언도프트 반도체층을 포함하여 상기 제2 오믹 컨택층(141) 상에 배치되는 제2 반도체 컨택층(126); 상기 제2 반도체 컨택층(126) 상에 제2 도전형 반도체층(116); 상기 제2 도전형 반도체층(116) 상에 활성층(114); 상기 활성층(114) 상에 제1 도전형 반도체층(112); 및 상기 제1 도전형 반도체층(112) 상에 패드 전극(174)을 포함할 수 있다.
실시예에 따른 조명장치는 상기 발광소자를 구비하는 발광유닛을 포함할 수 있다.
실시예는 컨택층과 반도체층 사이의 저항을 감소시켜 동작전압 상승을 방지함으로써 광출력(Po)을 향상시킬 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공할 수 있다.
또한 실시예는 컨택층에서 반도체층으로 전류 주입효율을 향상시켜 광속(Luminous Flux)을 향상시킬 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공할 수 있다.
또한 실시예는 반도체층 상에 배치된 컨택층에서의 광 흡수를 최소화하여 광 추출 효율을 향상시켜 광속을 증대할 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공할 수 있다.
도 1은 제1 실시예에 따른 발광소자의 단면도.
도 2a와 도 2b는 종래기술에 따른 발광소자의 특성 데이터.
도 3a 내지 도 3c은 실시예에 따른 발광소자의 특성 데이터.
도 4는 제1 실시예에 따른 발광소자에서 부분 확대도.
도 5는 제2 실시예에 따른 발광소자의 단면도.
도 6은 제3 실시예에 따른 발광소자의 단면도.
도 7 내지 도 9는 실시예에 따른 발광소자의 제조방법 공정 단면도.
도 10은 제4 실시예에 따른 발광소자의 단면도.
도 11은 실시예에 따른 발광소자 패키지의 단면도.
도 12는 실시예에 따른 조명 장치의 사시도.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명하나, 실시예가 이에 한정되는 것은 아니다.
(실시예)
도 1은 제1 실시예에 따른 발광소자(100)의 단면도이다.
제1 실시예에 따른 발광소자(100)는 제1 전극(151), 기판(105), 반도체 반사층(107), 발광구조물(110), 반도체 컨택층(125), 오믹 컨택층(140) 및 제2 전극(152)을 포함할 수 있다. 상기 발광구조물(110)은 제1 도전형 반도체층(112), 활성층(114) 및 제2 도전형 반도체층(116)을 포함할 수 있다.
예를 들어, 제1 실시예에 따른 발광소자(100)는 제1 도전형 반도체층(112)과, 상기 제1 도전형 반도체층(112) 상에 배치된 활성층(114)과, 상기 활성층(114) 상에 제2 도전형 반도체층(116)과, 상기 제2 도전형 반도체층(116) 상에 반도체 컨택층(125) 및 상기 반도체 컨택층(125) 상에 오믹 컨택층(140)을 포함할 수 있다.
실시예에 따른 발광소자는 적색 발광소자일 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 실시예에 따른 발광소자에서 양자우물은 (AlpGa1 -p)qIn1 - qP층(단, 0≤≤p≤≤1, 0≤≤q≤≤1) 또는 InxAlyGa1 -x- yN (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성을 포함할 수 있으며, 이에 따라 실시예에서의 활성층(114)은 그 양자우물과 양자벽의 페어(pair)가 GaInP/AlGaInP, GaP/AlGaP, InGaP/AlGaP, InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs/AlGaAs, InGaAs/AlGaAs 중 어느 하나 이상으로 형성될 수 있으나 이에 한정되지 않는다.
종래기술에 의하면, 발광구조물의 p형 반도체층 상에 p형 컨택층 형성시, Mg과 같은 p형 도펀트를 도핑하면서 p형 반도체층의 형성온도와 같거나 유사한 범위의 온도에서 공정이 진행된다.
도 2a는 종래기술에 따른 발광소자에서 컨택층에 대한 AFM(Atomic force microscopy) 사진이다. 도 2a에서와 같이, 종래기술에 따른 컨택층에서는 별다른 결함(defect)이 발견되지 않는다.
그런데, 도 2b와 같이, 종래기술이 적용된 발광소자에 대해서 동작전압(Vf)을 측정해보면 동작전압이 높게, 예를 들어 2.9V 초과인 경우로 높은 동작전압을 나타내어 광출력(Po)이 저하되는 문제가 있다.
이에 실시예는 발광구조물(110)과 반도체 컨택층(125) 사이의 동작전압 상승을 방지함으로써 광출력(Po)을 향상시킬 수 있는 발광소자를 제공하고자 한다.
또한 실시예는 전류 주입효율을 향상시켜 광속(Luminous Flux)을 향상시킬 수 있는 발광소자를 제공하고자 한다.
도 3a는 실시예에 따른 발광소자의 AFM 사진 데이터이다.
실시예에서 상기 반도체 컨택층(125)은 언도프트 반도체층을 포함할 수 있으며, 상기 반도체 컨택층(125)에는 디펙트(D), 예를 들어, Ga 베이컨시(Vacancy)를 포함할 수 있다.
예를 들어, 상기 반도체 컨택층(125)은 AlGaInP 계열 반도체층일 수 있으며, p형 도펀트를 도핑하지 않음에 따라 Ga 베이컨시(Vacancy) 형태의 디펙트(D)를 형성할 수 있다.
이러한 Ga 베이컨시(Vacancy)는 터널링 효과에 의해 저항을 감소시킬 수 있고, 이에 따라 동작전압의 증가하는 것을 방지할 수 있다.
실시예에서 상기 반도체 컨택층(125)의 두께는 약 1nm 내지 약 3nm일 수 있다. 상기 반도체 컨택층(125)의 두께가 1nm 미만인 경우 터널링 효과를 나타내기 어려우며, 그 두께가 3nm를 초과하는 경우 결정품질이 저하될 수 있다.
도 3b는 실시예와 종래기술에서의 동작전압 데이터이다.
종래기술의 동작전압 데이터(P)에 비해 실시예에 따른 발광소자의 동작전압 데이터(E)가 현저히 개선됨을 알 수 있다.
도 3c는 실시예에 따른 발광소자에서 동작전압(Vf3) 데이터로서, 도 2b의 종래기술에 비해, 동작전압이 2.9V 이하로 매우 개선되었다.
이에 따라 실시예에 의하면, 디펙트(D)를 포함하는 언도프트 반도체층의 터널링 효과에 의해 반도체 컨택층(125)과 제2 도전형 반도체층(116) 사이의 저항을 감소시켜 동작전압 상승을 방지함으로써 광출력(Po)을 향상시킬 수 있다.
또한 실시예에 의하면, 디펙트(D)를 포함하는 언도프트 반도체층의 터널링 효과에 의해 반도체 컨택층(125)에서 제2 도전형 반도체층(116)으로 전류 주입효율을 향상시켜 광속(Luminous Flux)을 향상시킬 수 있다.
또한 실시예에 의하면, 디펙트(D)를 포함하는 언도프트 반도체층과 그 위에 형성된 오믹 컨택층(140) 간의 결합도 증대에 따라 오믹특성이 개선되어 접촉저항이 감소되어 광출력이 향상되고 전류주입 효율이 증대되어 광속을 증가시킬 수 있다.
도 4는 실시예에 따른 발광소자에서 반도체 컨택층(125)의 확대도이다.
실시예에서 상기 반도체 컨택층(125)은 상기 언도프트 반도체층(125u) 및 제2 도전형 제2 반도체층(125d)을 포함하는 초격자 구조일 수 있다.
예를 들어, 상기 반도체 컨택층(125)에서 언도프트 InxGa1 - xP층(단, 0≤≤x≤≤1)(125u)/p-type GaP층(125d)/언도프트 InxGa1 - xP층(단, 0≤≤x≤≤1)(125u)의 초격자구조일 수 있으나 이에 한정되는 것은 아니다.
상기 언도프트 InxGa1 - xP층(단, 0≤≤x≤≤1)(125u)에는 p형 도전형 도펀트가 도핑되지 않을 수 있으며, 상기 p-type GaP층(125d)에는 10X1017 atoms/cm3농도의 Mg이 도핑될 수 있으나 이에 한정되는 것은 아니다.
실시예의 상기 반도체 컨택층(125)에서 상기 언도프트 InxGa1 - xP층(단, 0≤≤x≤≤1)(125u)이 반도체 컨택층(125)의 최 저면과 최 상면에 각각 배치됨으로써 디펙트(D)를 포함하는 언도프트 InxGa1 - xP층(단, 0≤≤x≤≤1)(125d)에서의 터널링 효과에 의해 반도체 컨택층(125)과 제2 도전형 반도체층(116) 사이의 저항을 감소시켜 동작전압 상승을 방지함으로써 광출력(Po)을 향상시킬 수 있고, 반도체 컨택층(125)에서 제2 도전형 반도체층(116)으로 전류 주입효율을 향상시켜 광속(Luminous Flux)을 향상시킬 수 있으며, 반도체 컨택층(125)과 오믹 컨택층(140) 간의 결합도 증대에 따라 오믹특성이 개선되어 접촉저항이 감소되어 광출력이 향상되고 전류주입 효율이 증대되어 광속을 증가시킬 수 있다.
도 5는 제2 실시예에 따른 발광소자(102)의 단면도이다.
제2 실시예는 제1 실시예의 기술적인 특징을 채용할 수 있으며, 이하 제2 실시예의 주된 특징을 중심으로 기술하기로 한다.
실시예는 광출력이나 전류 주입효율 개선과 아울러, 광 추출 효율을 향상시켜 광속을 증대할 수 있는 발광소자를 제공하고자 한다.
이에 제2 실시예에서 상기 반도체 컨택층(125)은 그 상면에 제1 요철패턴(R1)을 구비할 수 있으며, 상기 오믹 컨택층(140)은 상기 제1 요철패턴(R1)에 대응되는 제2 요철패턴(R2)을 포함할 수 있다.
실시예에 의하면 반도체 컨택층(125)이 그 상면에 제1 요철패턴(R1)을 구비함으로써 반도체 컨택층(125)에서의 광 흡수를 최소하고, 광 산란 효과에 의해 광 추출 효율을 향상시켜 광속을 증대할 수 있다.
또한, 반도체 컨택층(125)의 제1 요철패턴(R1)에 의해 오믹 컨택층(140)과의 접촉면적 증대로 접촉 저항의 감소와 전류주입 효율의 증대에 따라, 광출력과 광속이 향상될 수 있다.
또한 실시예에 의하면, 제2 요철패턴(R2)을 구비하는 오믹 컨택층(140)에 의해 오믹 컨택층(140)에서의 광 산란 효과에 의해 광 추출 효율이 향상되어 광속이 증대될 수 있다.
도 6은 제3 실시예에 따른 발광소자(103)의 단면도이다.
제3 실시예는 제1 실시예 또는 제2 실시예의 기술적인 특징을 채용할 수 있으며, 이하 제3 실시예의 주된 특징을 중심으로 설명하기로 한다.
제3 실시예에 따른 발광소자(103)는 제1 전극(151), 기판(105), 반도체 반사층(107), 상측에 상부 요철패턴(RP)을 구비하는 발광구조물(110)과, 제1 요철패턴(R1)을 구비하는 반도체 컨택층(125), 제2 요철패턴(R2)을 구비하는 오믹 컨택층(140) 및 제2 전극(152)을 포함할 수 있다. 상기 발광구조물(110)은 제1 도전형 반도체층(112), 활성층(114) 및 제2 도전형 반도체층(116)을 포함할 수 있다.
예를 들어, 제3 실시예에 따른 발광소자(103)는 상부 요철패턴(RP)을 구비하는 발광구조물(110)과, 제1 요철패턴(R1)을 구비하며, 언도프트 반도체층을 포함하여 상기 발광구조물(110) 상에 배치되는 반도체 컨택층(125) 및 제2 요철패턴(R2)을 구비하며, 상기 반도체 컨택층(125) 상에 배치되는 오믹 컨택층(140)을 포함할 수 있다.
구체적으로, 제3 실시예에 따른 발광소자(103)는 제1 도전형 반도체층(112)과, 양자우물과 양자벽을 포함하여 상기 제1 도전형 반도체층(112) 상에 배치된 활성층(114)과, 상부 요철패턴(RP)을 구비하며 상기 활성층(114) 상에 배치된 제2 도전형 반도체층(116)과, 제1 요철패턴(R1)을 구비하며, 언도프트 반도체층을 포함하여 상기 제2 도전형 반도체층(116) 상에 배치되는 반도체 컨택층(125) 및 제2 요철패턴(R2)을 구비하며, 상기 반도체 컨택층(125) 상에 배치되는 오믹 컨택층(140)을 포함할 수 있다.
상기 상부 요철패턴(RP), 제1 요철패턴(R1) 및 제2 요철패턴(R2)은 습식식각, 건식식각 등에 의해서 형성될 수 있으며, 이외에 공정조건의 제어하여 표면의 거칠기를 제어하여 요철패턴을 형성할 수 있으며, 요철패턴의 형성방법이 이에 한정되는 것은 아니다.
실시예에서 상기 제1 요철패턴(R1)은 상기 상부 요철패턴(RP)에 대응되는 패턴일 수 있으며, 상기 제2 요철패턴(R2)은 상기 제1 요철패턴(R1)에 대응되는 패턴일 수 있다.
제3 실시예에 의하면, 발광구조물(110) 상에 상부 요철패턴(RP)이 형성되어 발광구조물(110)에서 전반사에 의해 탈출되지 못하는 광을 최소하고 산란효과에 의해 광 추출 효율이 향상되어 광속을 증가시킬 수 있다. 또한 발광구조물(110) 상의 상부 요철패턴(RP)에 의해 반도체 컨택층(125)과의 접촉 저항의 감소와 전류주입 효율의 증대에 따라, 광출력과 광속이 향상될 수 있다.
또한 제3 실시예에 의하면, 반도체 컨택층(125) 상에 제1 요철패턴(R1)을 구비함으로써 오믹 컨택층(140)과의 접촉 저항의 감소와 더불어 발광구조물(110)로의 전류주입 효율의 증대에 따라, 광출력과 광속이 향상될 수 있다. 또한 실시예에 의하면, 제1 요철패턴(R1)이 반도체 컨택층(125) 상에 배치됨으로써 광 산란효과에 의해 광 추출 효율이 증가될 수 있다.
물론, 제3 실시예에서 상기 반도체 컨택층(125)에서 디펙트(D)를 포함하는 언도프트 반도체층의 터널링 효과에 의해 반도체 컨택층(125)과 제2 도전형 반도체층(116) 사이의 저항을 감소시켜 동작전압 상승을 방지할 수 있고, 반도체 컨택층(125)에서 제2 도전형 반도체층(116)으로의 전류 주입효율을 향상시켜 광속을 향상시킬 수 있으며, 반도체 컨택층(125)과 오믹 컨택층(140) 간의 결합도 증대에 따라 오믹특성이 개선되어 광출력이 향상되고 전류주입 효율이 증대되어 광속을 증가시킬 수 있다.
이러한 실시예에 따른 발광소자에서 동작전압의 감소, 전류 주입 효율의 증대 및 광 추출 효율의 증대라는 전기적 특성, 광학적 특성의 향상은 반도체 컨택층(125)이 디펙트(D)를 포함하는 언도프트 반도체층과 제1 요철패턴(R1)의 유기적인 결합으로 더욱 현저히 증대된다.
또한 실시예에 의하면, 오믹 컨택층(140)이 제2 요철패턴(R2)을 구비함으로써 오믹 컨택층(140)에서의 광 산란 효과에 의해 광 추출 효율이 향상되어 광속이 증대될 수 있다.
이하, 도면 7 내지 도면 9를 참조하여 실시예에 따른 발광소자의 제조방법을 설명하기로 한다. 이하의 설명에서 제1 실시예에 따른 발광소자의 제조방법을 중심으로 설명하나 실시예가 해당 도면이나 설명에 한정되는 것은 아니다.
먼저, 도 7과 같이 기판(105)을 준비한다. 상기 기판(105)은 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일 수 있다.
예를 들어, 상기 기판(105)은 GaAs, 사파이어(Al2O3), SiC, Si, GaN, ZnO, GaP, InP, Ge 및 Ga203 중 적어도 하나를 사용할 수 있다. 상기 기판(105) 위에는 요철구조(미도시)가 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 기판(105)에 대해 습식세척을 하여 표면의 불순물을 제거할 수 있다.
상기 기판(105) 위에는 버퍼층(미도시)이 형성될 수 있다. 상기 버퍼층은 이후 형성되는 발광구조물(110)의 재료와 기판(105)의 격자 부정합을 완화시켜 줄 수 있으며, 버퍼층의 재료는 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다.
이후, 상기 기판(105) 또는 상기 버퍼층 상에 반도체 반사층(107)을 형성할 수 있다. 상기 반도체 반사층(107)은 제1 굴절률을 갖는 제 1굴절층(미도시)과 제1 굴절률보다 큰 제2 굴절률을 갖는 제2 굴절층(미도시)을 교대로 1쌍 이상 적층하여 초격자층으로 형성될 수 있다. 상기 반도체 반사층(107)은 이후 형성되는 발광구조물(110)과 함께 MOCVD에서 인시튜(in situ)로 형성될 수 있으나 이에 한정되는 것은 아니다.
실시예에서 반도체 반사층(107)에서의 반사 효과는 광 파동들의 보강간섭에 의해 일어나게 되는데 굴절률이 큰 제2 굴절층이 광이 들어오는 최외각 층에 위치하고, 굴절률이 큰 제2 굴절층의 두께를 굴절률이 작은 제1 굴절층의 두께보다 얇게 하여 보강간섭을 더 크게 할 수 있어 반사효과도 더 커지게 되고 광 추출효율을 증가시킬 수도 있다.
상기 반도체 반사층(107)은 AlAs층/AlGaAs층을 포함할 수 있고, 상기 반도체 반사층(55)에는 제1 도전형 도펀트가 도핑될 수 있으나 이에 한정되는 것은 아니다.
다음으로, 상기 반도체 반사층(107) 상에 제1 도전형 반도체층(112), 활성층(114) 및 제2 도전형 반도체층(116)을 포함하는 발광구조물(110)이 형성될 수 있다. 상기 발광구조물(110)은 적색 광을 발광할 수 있으나 이에 한정되는 것은 아니다.
상기 제1 도전형 반도체층(112)은 반도체 화합물, 예를 들어 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다. 상기 제1 도전형 반도체층(112)이 n형 반도체층인 경우, n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
상기 제1 도전형 반도체층(112)은 InxAlyGa1 -x- yP (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1) 또는 InxAlyGa1 -x- yN (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다.
예를 들어, 상기 제1 도전형 반도체층(112)은 AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN,AlGaAs, InGaAs, AlInGaAs, GaP 중 어느 하나 이상으로 형성될 수 있다.
상기 제1 도전형 반도체층(112)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 형성될 수 있으나 이에 한정되는 것은 아니다.
다음으로, 제1 도전형 반도체층(112) 상에 활성층(114)이 형성될 수 있다.
상기 활성층(114)은 제1 도전형 반도체층(112)을 통해서 주입되는 전자와 이후 형성되는 제2 도전형 반도체층(116)을 통해서 주입되는 정공이 서로 만나서 활성층(발광층) 물질 고유의 밴드갭 에너지에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다.
상기 활성층(114)은 단일 양자우물, 다중 양자우물(MQW: Multi Quantum Well), 양자선(Quantum-Wire), 또는 양자점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.
예를 들어, 상기 활성층(114)은 양자우물(미도시)/양자벽(미도시) 구조를 포함할 수 있으며, 상기 양자우물의 조성은 (AlpGa1 -p)qIn1 - qP층(단, 0≤≤p≤≤1, 0≤≤q≤≤1) 또는 InxAlyGa1 -x- yN층0≤≤x≤≤1, 0≤y≤≤1, 0≤≤x+y≤≤1)일 수 있으나 이에 한정되는 것은 아니다.
예를 들어, 상기 활성층은 GaInP/AlGaInP, GaP/AlGaP, InGaP/AlGaP, InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs/AlGaAs, InGaAs/AlGaAs 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 상기 양자우물은 상기 양자벽의 밴드 갭보다 낮은 밴드 갭을 갖는 물질로 형성될 수 있다.
다음으로, 상기 제2 도전형 반도체층(116)은 반도체 화합물로 형성될 수 있으며, 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있고, 제2 도전형 도펀트가 도핑될 수 있다.
예를 들어, 상기 제2 도전형 반도체층(116)은 InxAlyGa1 -x- yP (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1) 또는 InxAlyGa1 -x- yN (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제2 도전형 반도체층(116)이 p형 반도체층인 경우, p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
실시예에서 상기 제1 도전형 반도체층(112)은 n형 반도체층, 상기 제2 도전형 반도체층(116)은 p형 반도체층으로 구현할 수 있으나 이에 한정되지 않는다. 예를 들어, 실시예에서 상기 제1 도전형 반도체층(112)은 p형 반도체층, 상기 제2 도전형 반도체층(116)은 n형 반도체층으로 구현될 수도 있다.
또한 상기 제2 도전형 반도체층(116) 위에는 상기 제2 도전형과 반대의 극성을 갖는 반도체층, 예컨대 n형 반도체층(미도시)을 형성할 수 있다. 이에 따라 발광구조물(110)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현될 수 있다.
다음으로, 도 8과 같이, 제2 도전형 반도체층(116) 상에 반도체 컨택층(125)이 형성될 수 있다. 실시예에서 상기 반도체 컨택층(125)은 언도프트 반도체층을 포함할 수 있으며, 상기 반도체 컨택층(125)에는 디펙트(D), 예를 들어, Ga 베이컨시(Vacancy)를 포함할 수 있다.
예를 들어, 상기 반도체 컨택층(125)은 AlGaInP 계열 반도체층일 수 있으며, p형 도펀트를 도핑하지 않음에 따라 Ga 베이컨시(Vacancy) 형태의 디펙트(D)를 형성할 수 있다. 이러한 Ga 베이컨시(Vacancy)는 터널링 효과에 의해 저항을 감소시킬 수 있고, 이에 따라 동작전압의 증가하는 것을 방지할 수 있다.
실시예에서 상기 반도체 컨택층(125)은 Mg이나 Zn 같은 p형 도펀트를 포함하지 않는 상태에서 NH3의 유량을 증대시켜 Ga 베이컨시의 디펙트(D)을 형성할 수 있다. 예를 들어, 상기 반도체 컨택층(125) 형성공정에서 V/III 비율(ratio)를 약 20,000 이상으로 제어함으로써 NH3의 유량을 증대시켜 Ga 베이컨시의 디펙트(D)을 형성할 수 있다.
또한 실시예에서 상기 반도체 컨택층(125) 형성공정에서 종래기술의 공정과 달리, Mg이나 Zn 같은 p형 도펀트를 포함하지 않는 상태에서 NH3의 유량을 증대시킴과 아울러 공정온도를 제2 도전형 반도체층(116)의 형성온도 보다 약 200℃ 내지 약 300℃ 낮은 온도에서 공정이 진행됨으로써 디퓨젼 속도가 상대적으로 늦어져서 Ga 베이컨시의 디펙트(D)을 더욱 잘 형성할 수 있다. 예를 들어, 상기 반도체 컨택층(125) 형성공정에서 V/III 비율(ratio)를 약 20,000 이상으로 제어하여 NH3의 유량을 증대시킴과 아울러 공정온도를 약 650℃ 내지 약 750℃로 제어함으로써 Ga 베이컨시의 디펙트(D)을 형성할 수 있다.
실시예에서 상기 반도체 컨택층(125)의 두께는 약 1nm 내지 약 3nm일 수 있으며, 상기 반도체 컨택층(125)의 두께가 1nm 미만인 경우 터널링 효과를 나타내기 어려우며, 그 두께가 3nm를 초과하는 경우 결정품질이 저하될 수 있다.
도 3a 내지 도 3c와 같이, 실시예에 의하면, 디펙트(D)를 포함하는 언도프트 반도체층의 터널링 효과에 의해 반도체 컨택층(125)과 제2 도전형 반도체층(116) 사이의 저항을 감소시켜 동작전압 상승을 방지함으로써 광출력(Po)을 향상시킬 수 있다.
또한 실시예에 의하면, 디펙트(D)를 포함하는 언도프트 반도체층과 그 위에 형성된 오믹 컨택층(140) 간의 결합도 증대에 따라 오믹특성이 개선되어 접촉저항이 감소되어 광출력이 향상되고 전류주입 효율이 증대되어 광속을 증가시킬 수 있다.
또한 실시예에 의하면, 디펙트(D)를 포함하는 언도프트 반도체층의 터널링 효과에 의해 반도체 컨택층(125)에서 제2 도전형 반도체층(116)으로 전류 주입효율을 향상시켜 광속(Luminous Flux)을 향상시킬 수 있다.
또한 도 4와 같이, 실시예에서 상기 반도체 컨택층(125)은 상기 언도프트 반도체층(125u) 및 제2 도전형 제2 반도체층(125d)을 포함하는 초격자 구조일 수 있다. 예를 들어, 상기 반도체 컨택층(125)에서 언도프트 InxGa1 - xP층(단, 0≤≤x≤≤1)(125u)/p-type GaP층(125d)/언도프트 InxGa1 - xP층(단, 0≤≤x≤≤1)(125u)의 초격자구조일 수 있다.
상기 언도프트 InxGa1 - xP층(단, 0≤≤x≤≤1)(125u)에는 p형 도전형 도펀트가 도핑되지 않을 수 있으며, 상기 p-type GaP층(125d)에는 10X1017 농도의 Mg이 도핑될 수 있으나 이에 한정되는 것은 아니다.
실시예의 상기 반도체 컨택층(125)에서 상기 언도프트 InxGa1 - xP층(단, 0≤≤x≤≤1)(125u)이 반도체 컨택층(125)의 최 저면과 최 상면에 각각 배치됨으로써 디펙트(D)를 포함하는 언도프트 InxGa1 - xP층(단, 0≤≤x≤≤1)(125u)에서의 터널링 효과에 의해 반도체 컨택층(125)과 제2 도전형 반도체층(116) 사이의 저항을 감소시켜 동작전압 상승을 방지함으로써 광출력(Po)을 향상시킬 수 있고, 반도체 컨택층(125)에서 제2 도전형 반도체층(116)으로 전류 주입효율을 향상시켜 광속(Luminous Flux)을 향상시킬 수 있고, 반도체 컨택층(125)과 오믹 컨택층(140) 간의 결합도 증대에 따라 오믹특성이 개선되어 접촉저항이 감소되어 광출력이 향상되고 전류주입 효율이 증대되어 광속을 증가시킬 수 있다.
다시 도 8을 기준으로 설명하면, 상기 반도체 컨택층(125) 상에 오믹 컨택층(140)이 형성될 수 있다. 상기 오믹 컨택층(140)은 오믹층을 포함할 수 있으며, 정공주입을 효율적으로 할 수 있도록 단일 금속 혹은 금속합금, 금속산화물 등을 다중으로 적층하여 형성할 수 있다.
예를 들어, 상기 오믹 컨택층(140)은 반도체와 전기적인 접촉인 우수한 물질로 형성될 수 있다. 예를 들어, 상기 오믹 컨택층(140)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.
다음으로 도 9와 같이, 상기 오믹 컨택층(140) 상에 제2 전극(152)이 형성될 수 있고, 상기 기판(105) 하측에 제1 전극(151)이 형성될 수 있다.
상기 제2 전극(152)은 상기 오믹 컨택층(140)에 전기적으로 연결될 수 있다. 상기 제2 전극(152)은 단층 또는 다층으로 형성될 수 있다. 예를 들어, 상기 제2 전극(152)은접촉층(미도시), 중간층(미도시), 상부층(미도시)을 포함할 수 있다. 상기 접촉층은 Cr, V, W, Ti, Zn 등에서 선택된 물질을 포함하여 오믹 접촉을 구현할 수 있다. 상기 중간층은 Ni, Cu, Al 등에서 선택된 물질로 구현될 수 있다. 상기 상부층은 예컨대 Au를 포함할 수 있다.
상기 제1 전극(151)는 전도성 금속층일 수 있다. 예를 들어, 상기 제1 전극(151)은 Ti, Cr, Ni, Al, Pt, Au, W, Cu, Mo, Cu-W 또는 불순물이 주입된 반도체 기판(예: Si, Ge, GaN, GaAs, ZnO, SiC, SiGe 등) 중에서 적어도 어느 하나로 형성될 수 있다.
도 10은 제4 실시예에 따른 발광소자(104)의 단면도이다.
제4 실시예에 따른 발광소자(104)는 앞서 기술한 제1 실시예 내지 제3 실시예의 특징을 채용할 수 있으며, 이하 제4 실시예의 주된 특징을 중심으로 설명하기로 한다.
제4 실시예에 따른 발광소자(104)는 발광구조물(110) 하측에 제2 전극층(140)이 배치될 수 있다. 상기 제2 전극층(140)은 제2 오믹 컨택층(141), 금속 반사층(142), 본딩층(144), 지지기판(146) 및 하부전극(148)을 포함할 수 있다.
상기 제2 오믹 컨택층(141)은 제2 반도체 컨택층(126)과 부분적으로 접촉할 수 있으며, 제2 오믹 컨택층(141) 사이에 반사층(132)이 배치될 수 있다. 상기 반사층(132)은 무지향성 반사층일 수 있으나 이에 한정되지 않는다.
상기 제2 반도체 컨택층(126)은 언도프트 반도체층을 포함할 수 있으며, 상기 제2 반도체 컨택층(126)에는 디펙트, 예를 들어, Ga 베이컨시(Vacancy)를 포함할 수 있다.
예를 들어, 상기 제2 반도체 컨택층(126)은 AlGaInP 계열 반도체층일 수 있으며, p형 도펀트를 도핑하지 않음에 따라 Ga 베이컨시(Vacancy) 형태의 디펙트를 형성할 수 있다. 이러한 Ga 베이컨시(Vacancy)는 터널링 효과에 의해 저항을 감소시킬 수 있고, 이에 따라 동작전압의 증가하는 것을 방지할 수 있다.
실시예에서 상기 제2 반도체 컨택층(126)의 두께는 약 1nm 내지 약 3nm일 수 있다. 상기 제2 반도체 컨택층(126)의 두께가 1nm 미만인 경우 터널링 효과를 나타내기 어려우며, 그 두께가 3nm를 초과하는 경우 결정품질이 저하될 수 있다.
실시예에 의하면, 디펙트를 포함하는 언도프트 반도체층의 터널링 효과에 의해 제2 반도체 컨택층(126)과 제2 도전형 반도체층(116) 사이의 저항을 감소시켜 동작전압 상승을 방지함으로써 광출력(Po)을 향상시킬 수 있다.
또한 실시예에 의하면, 디펙트를 포함하는 언도프트 반도체층과 접하는 제2 오믹 컨택층(141) 간의 결합도 증대에 따라 오믹특성이 개선되어 접촉저항이 감소되어 광출력이 향상되고 전류주입 효율이 증대되어 광속을 증가시킬 수 있다.
또한 실시예에 의하면, 디펙트를 포함하는 언도프트 반도체층의 터널링 효과에 의해 제2 반도체 컨택층(126)에서 제2 도전형 반도체층(116)으로 전류 주입효율을 향상시켜 광속(Luminous Flux)을 향상시킬 수 있다.
또한 실시예에서 상기 제2 반도체 컨택층(126)은 상기 언도프트 반도체층(미도시) 및 제2 도전형 제2 반도체층(미도시)을 포함하는 초격자 구조일 수 있다. 예를 들어, 상기 제2 반도체 컨택층(126)에서 언도프트 InxGa1 - xP층(단, 0≤≤x≤≤1)/p-type GaP층/언도프트 InxGa1 - xP층(단, 0≤≤x≤≤1)의 초격자구조일 수 있다.
상기 언도프트 InxGa1 - xP층(단, 0≤≤x≤≤1)에는 p형 도전형 도펀트가 도핑되지 않을 수 있으며, 상기 p-type GaP층에는 10X1017 atoms/cm3농도의 Mg이 도핑될 수 있으나 이에 한정되는 것은 아니다.
실시예의 상기 제2 반도체 컨택층(126)에서 상기 언도프트 InxGa1 - xP층(단, 0≤≤x≤≤1)이 제2 반도체 컨택층의 최 저면과 최 상면에 각각 배치됨으로써 디펙트를 포함하는 언도프트 InxGa1 - xP층(단, 0≤≤x≤≤1)에서의 터널링 효과에 의해 제2 반도체 컨택층(126)과 제2 도전형 반도체층(116) 사이의 저항을 감소시켜 동작전압 상승을 방지함으로써 광출력(Po)을 향상시킬 수 있고, 제2 반도체 컨택층(126)에서 제2 도전형 반도체층(116)으로 전류 주입효율을 향상시켜 광속(Luminous Flux)을 향상시킬 수 있고, 제2 반도체 컨택층(126)과 제2 오믹 컨택층(141) 간의 결합도 증대에 따라 오믹특성이 개선되어 접촉저항이 감소되어 광출력이 향상되고 전류주입 효율이 증대되어 광속을 증가시킬 수 있다.
상기 제2 오믹 컨택층(141)은 반도체와 전기적인 접촉인 우수한 물질로 형성될 수 있다. 예를 들어, 상기 제2 오믹 컨택층(141)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.
상기 반사층(132)은 금속계열 반사층(미도시)과 상기 금속계열 반사층 상에 형성된 절연성 저굴절률층(미도시)를 포함한 구조일 수 있다. 상기 금속계열 반사층은 Ag 또는 Al일 수 있으며, 상기 절연성 저굴절률층은 SiO2, Si3N4, MgO과 같은 투명물질일 수 있으나 이에 한정되는 것은 아니다.
상기 금속 반사층(142)은 전기적인 접촉이 우수하며 반사성이 높은 물질로 형성될 수 있다. 예를 들어, 상기 금속 반사층(142)은 Pd, Ir, Ru, Mg, Zn, Pt, Ag, Ni, Al, Rh, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 형성될 수 있다.
상기 본딩층(144)은 니켈(Ni), 티탄(Ti), 금(Au) 또는 이들의 합금일 수 있으나 이에 한정되는 것은 아니다.
상기 지지부재(70)는 예를 들어, 캐리어 웨이퍼(예: GaN, Si, Ge, GaAs, ZnO, SiGe, SiC 등), 구리(Cu), 금(Au), 구리합금(Cu Alloy), 니켈(Ni-nickel), 구리-텅스텐(Cu-W), 등을 선택적으로 포함할 수 있다.
상기 하부전극(148)은 Ti, Cr, Ni, Al, Pt, Au, W, Cu, Mo, Cu-W 중에서 적어도 어느 하나로 형성될 수 있다.
상기 발광구조물(110) 상에는 소정의 광추출 패턴(R)이 형성될 수 있다. 예를 들어, 제1 도전형 반도체층(112) 상면에 건식 또는 습식 식각공정에 의해 러프니스를 형성하여 광추출 패턴(R)을 형성하여 광추출 효율을 향상시킬 수 있다.
상기 제1 도전형 반도체층(112) 상에 패드 전극(174)이 형성될 수 있다.
실시예는 상기 제1 도전형 반도체층(112) 상에 제3 오믹층(171)을 개재하여, 가지전극(172)이 형성되고, 상기 가지전극(172) 상에 상기 패드 전극(174)이 형성될 수 있다.
상기 패드 전극(174)은 상기 제1 도전형 반도체층(112) 및 상기 가지 전극(172)과 동시에 접할 수 있으며, 상기 패드 전극(174)이 상기 제1 도전형 반도체층(112)과 접하는 부분은 쇼트키 컨택 등으로 인해 오믹 컨택이 되지 않아 전류주입률이 낮아 전류확산이 이루어져 광 출력이 향상될 수 있다.
상기 제3 오믹층(171)은 반도체와 전기적인 접촉인 우수한 물질로 형성될 수 있다. 예를 들어, 상기 제3 오믹층(171)은 Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함하여 단층 또는 다층으로 형성될 수 있으며, 이러한 재료에 한정되는 않는다.
상기 패드 전극(174)과 상기 가지 전극(172)은 Ti, Cr, Ni, Al, Pt, Au, W, Cu, Mo, Cu-W 중에서 적어도 어느 하나로 형성될 수 있으며 단층 또는 다층으로 형성될 수 있으나 이에 한정되는 것은 아니다.
상기 발광구조물(110) 상면과 측면에 제1 패시베이션층(160)이 형성될 수 있으며, 상기 패드 전극(174) 측면과 상면의 일부에 제2 패시베이션층(162)이 형성될 수 있다. 상기 제1 패시베이션층(160), 상기 제2 패시베이션층(162)은 산화물, 질화물 등의 절연물로 형성될 수 있으나 이에 한정되는 것은 아니다.
실시예에 따른 발광소자는 패키지 형태로 복수개가 기판 상에 어레이될 수 있으며, 발광소자 패키지에서 방출되는 광의 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트, 형광 시트 등이 배치될 수 있다.
도 11은 실시예들에 따른 발광소자가 설치된 발광소자 패키지(200)를 설명하는 도면이다.
실시예에 따른 발광소자 패키지(200)는 패키지 몸체부(205)와, 상기 패키지 몸체부(205)에 설치된 제3 전극층(213) 및 제4 전극층(214)과, 상기 패키지 몸체부(205)에 설치되어 상기 제3 전극층(213) 및 제4 전극층(214)과 전기적으로 연결되는 적색 발광소자(100)와, 형광체(232)를 구비하여 상기 발광 소자(100)를 포위하는 몰딩부재(240)를 포함할 수 있다.
상기 제3 전극층(213) 및 제4 전극층(214)은 서로 전기적으로 분리되며, 상기 제3 전극층(213)은 와이어(W)에 의해 상기 적색 발광소자(100)에 전원을 제공하는 역할을 할 수 있다. 또한, 상기 제3 전극층(213) 및 제4 전극층(214)은 상기 적색 발광소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시키는 역할을 할 수 있으며, 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광소자(100)는 상기 제3 전극층(213) 및/또는 제4 전극층(214)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다.
실시예에 따른 적색 발광소자는 백라이트 유닛, 조명 유닛, 디스플레이 장치, 지시 장치, 램프, 가로등, 차량용 조명장치, 차량용 표시장치, 스마트 시계 등에 적용될 수 있으나 이에 한정되는 것은 아니다.
도 12는 실시예에 따른 조명시스템의 분해 사시도이다.
실시예에 따른 조명 장치는 커버(2100), 광원 모듈(2200), 방열체(2400), 전원 제공부(2600), 내부 케이스(2700), 소켓(2800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치는 부재(2300)와 홀더(2500) 중 어느 하나 이상을 더 포함할 수 있다. 상기 광원 모듈(2200)은 실시 예에 따른 발광소자 또는 발광소자 패키지를 포함할 수 있다.
상기 광원 모듈(2200)은 광원부(2210), 연결 플레이트(2230), 커넥터(2250)를 포함할 수 있다. 상기 부재(2300)는 상기 방열체(2400)의 상면 위에 배치되고, 복수의 광원부(2210)들과 커넥터(2250)이 삽입되는 가이드홈(2310)들을 갖는다.
상기 홀더(2500)는 내부 케이스(2700)의 절연부(2710)의 수납홈(2719)를 막는다. 따라서, 상기 내부 케이스(2700)의 상기 절연부(2710)에 수납되는 상기 전원 제공부(2600)는 밀폐된다. 상기 홀더(2500)는 가이드 돌출부(2510)를 갖는다.
상기 전원 제공부(2600)는 돌출부(2610), 가이드부(2630), 베이스(2650), 연장부(2670)를 포함할 수 있다. 상기 내부 케이스(2700)는 내부에 상기 전원 제공부(2600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는 몰딩 액체가 굳어진 부분으로서, 상기 전원 제공부(2600)가 상기 내부 케이스(2700) 내부에 고정될 수 있도록 한다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
제1 전극(151), 기판(105),
반도체 반사층(107), 발광구조물(110),
제1 도전형 반도체층(112), 활성층(114),
제2 도전형 반도체층(116), 반도체 컨택층(125),
오믹 컨택층(140), 제2 전극(152)

Claims (6)

  1. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 배치된 활성층;
    상기 활성층 상에 제2 도전형 반도체층;
    Ga 베이컨시(Vacancy)를 포함하여 상기 제2 도전형 반도체층 상에 배치되는 반도체 컨택층; 및
    상기 반도체 컨택층 상에 오믹 컨택층;을 포함하고,
    상기 반도체 컨택층은 언도프트 반도체층을 포함하며,
    상기 반도체 컨택층은 AlGaInP 계열 반도체층을 포함하는 발광소자.
  2. 제1 항에 있어서,
    상기 반도체 컨택층은
    상기 언도프트 반도체층 및 제2 도전형 제2 반도체층을 포함하는 초격자 구조인 발광소자.
  3. 제2 항에 있어서,
    상기 반도체 컨택층은
    언도프트 InxGa1 - xP층(단, 0≤≤x≤≤1)/p-type GaP층/언도프트 InxGa1 - xP층(단, 0≤≤x≤≤1)의 초격자구조를 포함하는 발광소자.
  4. 제1 항에 있어서,
    상기 반도체 컨택층의 두께는
    1nm 내지 3nm인 발광소자.
  5. 제1 항에 있어서,
    상기 반도체 컨택층의 상면에는 제1 요철패턴을 구비하는 발광소자.
  6. 제1 항 내지 제 5 항 중 어느 하나의 적색 발광소자를 구비하는 발광유닛을 포함하는 조명시스템.
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