KR20170074143A - Semiconductor device and method for fabricating the same - Google Patents

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KR20170074143A
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Abstract

상기 반도체 장치는 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 상기 기판 상에, 제1 핀형 패턴; 상기 제2 영역의 상기 기판 상에, 제2 핀형 패턴; 상기 제1 핀형 패턴 상에, 상기 제1 핀형 패턴과 교차하고, 제1 게이트 스페이서를 포함하는 제1 게이트 구조체; 상기 제2 핀형 패턴 상에, 상기 제2 핀형 패턴과 교차하고, 제2 게이트 스페이서를 포함하는 제2 게이트 구조체; 상기 제1 핀형 패턴 상에, 상기 제1 게이트 구조체의 양측에 형성되고, 제1 불순물을 포함하는 제1 에피택셜 패턴; 상기 제2 핀형 패턴 상에, 상기 제2 게이트 구조체의 양측에 형성되고, 제2 불순물을 포함하는 제2 에피택셜 패턴; 상기 제1 게이트 스페이서의 측벽과, 상기 제2 게이트 스페이서의 측벽과, 상기 제1 에피택셜 패턴의 상면과, 상기 제2 에피택셜 패턴의 상면을 따라 연장되는 제1 실리콘 질화막; 및 상기 제1 게이트 스페이서 및 상기 제1 실리콘 질화막 사이에, 상기 제1 게이트 스페이서의 측벽을 따라 연장되는 제1 실리콘 산화막을 포함한다.The semiconductor device comprising: a substrate including a first region and a second region; On the substrate of the first region, a first fin-shaped pattern; On the substrate of the second region, a second fin-shaped pattern; A first gate structure on the first fin pattern and intersecting the first fin pattern, the first gate structure including a first gate spacer; A second gate structure on the second fin-shaped pattern, the second gate structure intersecting the second fin-shaped pattern and including a second gate spacer; A first epitaxial pattern formed on both sides of the first gate structure on the first fin pattern, the first epitaxial pattern including a first impurity; A second epitaxial pattern formed on both sides of the second gate structure on the second fin-shaped pattern, the second epitaxial pattern including a second impurity; A first silicon nitride film extending along a sidewall of the first gate spacer, a sidewall of the second gate spacer, an upper surface of the first epitaxial pattern, and an upper surface of the second epitaxial pattern; And a first silicon oxide film extending between the first gate spacer and the first silicon nitride film, the first silicon oxide film extending along a sidewall of the first gate spacer.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}TECHNICAL FIELD [0001] The present invention relates to a semiconductor device and a manufacturing method thereof.

본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method of manufacturing the same.

반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다. As one of the scaling techniques for increasing the density of a semiconductor device, a multi-channel active pattern (or a silicon body) in the form of a fin or a nanowire is formed on a substrate and a multi- A multi-gate transistor for forming a gate has been proposed.

이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.Since such a multi-gate transistor uses a three-dimensional channel, scaling is easy. Further, the current control capability can be improved without increasing the gate length of the multi-gate transistor. In addition, the short channel effect (SCE) in which the potential of the channel region is affected by the drain voltage can be effectively suppressed.

본 발명이 해결하려는 과제는, 소오스/드레인 영역에 스트레스 라이너를 적용함으로써, 동작 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다. A problem to be solved by the present invention is to provide a semiconductor device capable of improving operation performance and reliability by applying a stress liner to a source / drain region.

본 발명이 해결하려는 다른 과제는, 소오스/드레인 영역에 스트레스 라이너를 적용함으로써, 동작 성능 및 신뢰성을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.Another object to be solved by the present invention is to provide a method of manufacturing a semiconductor device capable of improving operation performance and reliability by applying a stress liner to a source / drain region.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the above-mentioned problems, and other matters not mentioned can be clearly understood by those skilled in the art from the following description.

상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 상기 기판 상에, 제1 핀형 패턴; 상기 제2 영역의 상기 기판 상에, 제2 핀형 패턴; 상기 제1 핀형 패턴 상에, 상기 제1 핀형 패턴과 교차하고, 제1 게이트 스페이서를 포함하는 제1 게이트 구조체; 상기 제2 핀형 패턴 상에, 상기 제2 핀형 패턴과 교차하고, 제2 게이트 스페이서를 포함하는 제2 게이트 구조체; 상기 제1 핀형 패턴 상에, 상기 제1 게이트 구조체의 양측에 형성되고, 제1 불순물을 포함하는 제1 에피택셜 패턴; 상기 제2 핀형 패턴 상에, 상기 제2 게이트 구조체의 양측에 형성되고, 제2 불순물을 포함하는 제2 에피택셜 패턴; 상기 제1 게이트 스페이서의 측벽과, 상기 제2 게이트 스페이서의 측벽과, 상기 제1 에피택셜 패턴의 상면과, 상기 제2 에피택셜 패턴의 상면을 따라 연장되는 제1 실리콘 질화막; 및 상기 제1 게이트 스페이서 및 상기 제1 실리콘 질화막 사이에, 상기 제1 게이트 스페이서의 측벽을 따라 연장되는 제1 실리콘 산화막을 포함한다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a substrate including a first region and a second region; On the substrate of the first region, a first fin-shaped pattern; On the substrate of the second region, a second fin-shaped pattern; A first gate structure on the first fin pattern and intersecting the first fin pattern, the first gate structure including a first gate spacer; A second gate structure on the second fin-shaped pattern, the second gate structure intersecting the second fin-shaped pattern and including a second gate spacer; A first epitaxial pattern formed on both sides of the first gate structure on the first fin pattern, the first epitaxial pattern including a first impurity; A second epitaxial pattern formed on both sides of the second gate structure on the second fin-shaped pattern, the second epitaxial pattern including a second impurity; A first silicon nitride film extending along a sidewall of the first gate spacer, a sidewall of the second gate spacer, an upper surface of the first epitaxial pattern, and an upper surface of the second epitaxial pattern; And a first silicon oxide film extending between the first gate spacer and the first silicon nitride film, the first silicon oxide film extending along a sidewall of the first gate spacer.

본 발명의 몇몇 실시예에서, 상기 제1 실리콘 산화막은 제1 게이트 스페이서 및 상기 제1 실리콘 질화막과 접촉한다.In some embodiments of the present invention, the first silicon oxide film is in contact with the first gate spacer and the first silicon nitride film.

본 발명의 몇몇 실시예에서, 상기 제2 게이트 스페이서와 상기 제1 실리콘 질화막 사이에, 상기 제1 실리콘 산화막은 상기 제2 게이트 스페이서의 측벽 및 상기 제2 에피택셜 패턴의 외주면을 따라 비형성된다.In some embodiments of the present invention, between the second gate spacer and the first silicon nitride film, the first silicon oxide film is not formed along the sidewalls of the second gate spacer and the peripheral surface of the second epitaxial pattern.

본 발명의 몇몇 실시예에서, 상기 제1 실리콘 질화막은 상기 제2 게이트 스페이서와 접촉한다.In some embodiments of the present invention, the first silicon nitride film is in contact with the second gate spacer.

본 발명의 몇몇 실시예에서, 상기 제2 게이트 스페이서의 측벽 및 상기 제1 실리콘 질화막 사이에, 상기 제2 게이트 스페이서의 측벽을 따라 연장되는 제2 실리콘 산화막을 더 포함하고, 상기 제1 실리콘 산화막의 두께는 상기 제2 실리콘 산화막의 두께와 다르다.In some embodiments of the present invention, a second silicon oxide film is formed between the sidewall of the second gate spacer and the first silicon nitride film and extends along a sidewall of the second gate spacer, The thickness is different from the thickness of the second silicon oxide film.

본 발명의 몇몇 실시예에서, 상기 제1 불순물은 p형 불순물이고, 제2 불순물은 n형 불순물이고, 상기 제1 실리콘 산화막의 두께는 상기 제2 실리콘 산화막의 두께보다 두껍다.In some embodiments of the present invention, the first impurity is a p-type impurity, the second impurity is an n-type impurity, and the thickness of the first silicon oxide film is thicker than the thickness of the second silicon oxide film.

본 발명의 몇몇 실시예에서, 상기 제2 실리콘 산화막과 상기 제2 게이트 스페이서 사이에, 상기 제2 게이트 스페이서의 측벽을 따라 연장되는 제2 실리콘 질화막을 더 포함한다.In some embodiments of the present invention, further comprises a second silicon nitride film extending between the second silicon oxide film and the second gate spacer, the second silicon nitride film extending along a sidewall of the second gate spacer.

본 발명의 몇몇 실시예에서, 상기 기판 상에, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴을 정의하는 필드 절연막을 더 포함하고, 상기 제2 영역의 상기 필드 절연막 상의 상기 제1 실리콘 질화막의 두께는 상기 제1 영역의 상기 필드 절연막 상의 상기 제1 실리콘 질화막의 두께보다 크다.In some embodiments of the present invention, a field insulating film is formed on the substrate to define the first fin pattern and the second fin pattern. The thickness of the first silicon nitride film on the field insulating film of the second region Is larger than the thickness of the first silicon nitride film on the field insulating film of the first region.

본 발명의 몇몇 실시예에서, 상기 제1 실리콘 산화막과 상기 제1 게이트 스페이서 사이에, 상기 제1 게이트 스페이서의 측벽을 따라 연장되는 제2 실리콘 질화막을 더 포함하고, 상기 제2 실리콘 질화막은 상기 제2 영역에 비형성된다.In some embodiments of the present invention, the semiconductor device further includes a second silicon nitride film extending between the first silicon oxide film and the first gate spacer, the second silicon nitride film extending along a sidewall of the first gate spacer, 2 region.

본 발명의 몇몇 실시예에서, 상기 제1 실리콘 산화막은 상기 제1 실리콘 질화막 및 상기 제2 실리콘 질화막과 접촉한다.In some embodiments of the present invention, the first silicon oxide film is in contact with the first silicon nitride film and the second silicon nitride film.

본 발명의 몇몇 실시예에서, 상기 제1 영역은 PMOS 형성 영역이고, 상기 제2 영역은 NMOS 형성 영역이다.In some embodiments of the present invention, the first region is a PMOS forming region, and the second region is an NMOS forming region.

본 발명의 몇몇 실시예에서, 상기 제1 에피택셜 패턴은 실리콘 게르마늄을 포함한다.In some embodiments of the present invention, the first epitaxial pattern comprises silicon germanium.

본 발명의 몇몇 실시예에서, 상기 제1 실리콘 산화막은 상기 제1 에피택셜 패턴의 외주면을 따라서 형성된다.In some embodiments of the present invention, the first silicon oxide film is formed along an outer peripheral surface of the first epitaxial pattern.

본 발명의 몇몇 실시예에서, 상기 제1 실리콘 산화막과 상기 제1 게이트 스페이서 측벽 사이의 반도체 라이너를 더 포함하고, 상기 반도체 라이너는 폴리 실리콘 라이너 또는 폴리 실리콘 게르마늄 라이너 중 하나를 포함한다.In some embodiments of the invention, the semiconductor liner further comprises a semiconductor liner between the first silicon oxide film and the sidewall of the first gate spacer, wherein the semiconductor liner comprises one of a polysilicon liner or a polysilicon germanium liner.

본 발명의 몇몇 실시예에서, 상기 제1 실리콘 질화막과 접하고, 상기 제1 게이트 구조체의 측벽 및 상기 제2 게이트 구조체의 측벽을 감싸는 층간 절연막을 더 포함한다.In some embodiments of the present invention, the semiconductor device further includes an interlayer insulating film in contact with the first silicon nitride film and surrounding the sidewalls of the first gate structure and the sidewalls of the second gate structure.

본 발명의 몇몇 실시예에서, 상기 제1 게이트 구조체는 상기 제1 게이트 스페이서에 의해 정의되는 제1 트렌치와, 상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되는 제1 게이트 절연막을 포함하고, 상기 제2 게이트 구조체는 상기 제2 게이트 스페이서에 의해 정의되는 제2 트렌치와, 상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되는 제2 게이트 절연막을 포함한다.In some embodiments of the present invention, the first gate structure includes a first trench defined by the first gate spacer and a first gate insulating film extending along a sidewall and a bottom surface of the first trench, The second gate structure includes a second trench defined by the second gate spacer and a second gate insulating film extending along a sidewall and a bottom surface of the second trench.

상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판 상에, 길이 방향으로 나란한 제1 핀형 패턴 및 제2 핀형 패턴; 상기 기판 상에, 상기 제1 핀형 패턴과 제2 핀형 패턴 사이에 형성된 필드 절연막; 상기 제1 핀형 패턴 상에, 상기 제1 핀형 패턴과 교차하고, 제1 게이트 스페이서를 포함하는 제1 게이트 구조체; 상기 제2 핀형 패턴 상에, 상기 제2 핀형 패턴과 교차하고, 제2 게이트 스페이서를 포함하는 제2 게이트 구조체; 상기 제1 핀형 패턴 상에, 상기 제1 게이트 구조체의 양측에 형성되고, p형 불순물을 포함하는 제1 에피택셜 패턴; 상기 제2 핀형 패턴 상에, 상기 제2 게이트 구조체의 양측에 형성되고, n형 불순물을 포함하는 제2 에피택셜 패턴; 상기 제1 게이트 스페이서의 측벽과, 상기 제2 게이트 스페이서의 측벽과, 상기 제1 에피택셜 패턴의 상면과, 상기 제2 에피택셜 패턴의 상면과, 필드 절연막의 상면을 따라 연장되는 제1 실리콘 질화막; 및 상기 제1 게이트 스페이서 및 상기 제1 실리콘 질화막 사이에, 상기 제1 게이트 스페이서의 측벽 및 필드 절연막의 상면을 따라 연장되는 제1 실리콘 산화막을 포함한다.According to another aspect of the present invention, there is provided a semiconductor device comprising: a first pin-shaped pattern and a second pin-shaped pattern on a substrate; A field insulating film formed on the substrate, the field insulating film being formed between the first fin pattern and the second fin pattern; A first gate structure on the first fin pattern and intersecting the first fin pattern, the first gate structure including a first gate spacer; A second gate structure on the second fin-shaped pattern, the second gate structure intersecting the second fin-shaped pattern and including a second gate spacer; A first epitaxial pattern formed on both sides of the first gate structure on the first fin-shaped pattern, the first epitaxial pattern including a p-type impurity; A second epitaxial pattern formed on both sides of the second gate structure on the second fin-shaped pattern, the second epitaxial pattern including an n-type impurity; And a second silicon nitride film extending along an upper surface of the field insulating film, wherein the first silicon nitride film extends along the sidewalls of the first gate spacer, the sidewall of the second gate spacer, the upper surface of the first epitaxial pattern, the upper surface of the second epitaxial pattern, ; And a first silicon oxide film extending between the first gate spacer and the first silicon nitride film, the first silicon oxide film extending along a sidewall of the first gate spacer and an upper surface of the field insulating film.

본 발명의 몇몇 실시예에서, 상기 제1 실리콘 산화막은 상기 제2 에피택셜 패턴의 상면 및 상기 제2 게이트 스페이서의 측벽을 따라 비형성된다.In some embodiments of the present invention, the first silicon oxide film is not formed along the top surface of the second epitaxial pattern and the sidewalls of the second gate spacer.

본 발명의 몇몇 실시예에서, 상기 제1 실리콘 산화막은 상기 제1 게이트 스페이서 및 상기 제1 실리콘 질화막과 접촉한다.In some embodiments of the present invention, the first silicon oxide film is in contact with the first gate spacer and the first silicon nitride film.

본 발명의 몇몇 실시예에서, 상기 제1 실리콘 산화막 및 상기 제1 게이트 스페이서 사이와, 상기 제1 실리콘 산화막과 상기 필드 절연막 사이에, 상기 제1 게이트 스페이서의 측벽 및 상기 필드 절연막의 상면을 따라 연장되는 제2 실리콘 질화막을 더 포함한다.In some embodiments of the present invention, between the first silicon oxide film and the first gate spacer, between the first silicon oxide film and the field insulating film, between the side wall of the first gate spacer and the upper surface of the field insulating film And a second silicon nitride film.

본 발명의 몇몇 실시예에서, 상기 제2 실리콘 질화막은 상기 제2 에피택셜 패턴의 상면 및 상기 제2 게이트 스페이서의 측벽을 따라 비형성된다.In some embodiments of the present invention, the second silicon nitride film is unformed along the top surface of the second epitaxial pattern and the sidewalls of the second gate spacer.

본 발명의 몇몇 실시예에서, 상기 제2 게이트 스페이서의 측벽 및 상기 제1 실리콘 질화막 사이에, 상기 제2 게이트 스페이서의 측벽 및 상기 필드 절연막의 상면을 따라 연장되는 제2 실리콘 산화막을 더 포함하고, 상기 제1 실리콘 산화막의 두께는 상기 제2 실리콘 산화막의 두께와 다르다.In some embodiments of the present invention, the semiconductor device further comprises a second silicon oxide film extending between the sidewall of the second gate spacer and the first silicon nitride film, the sidewall of the second gate spacer and the upper surface of the field insulating film, The thickness of the first silicon oxide layer is different from the thickness of the second silicon oxide layer.

본 발명의 몇몇 실시예에서, 상기 제1 실리콘 산화막의 두께는 상기 제2 실리콘 산화막의 두께보다 크다.In some embodiments of the present invention, the thickness of the first silicon oxide film is larger than the thickness of the second silicon oxide film.

본 발명의 몇몇 실시예에서, 상기 필드 절연막 상에서, 상기 제1 실리콘 산화막 및 상기 제2 실리콘 산화막은 서로 직접 연결된다.In some embodiments of the present invention, on the field insulating film, the first silicon oxide film and the second silicon oxide film are directly connected to each other.

본 발명의 몇몇 실시예에서, 상기 제2 실리콘 산화막 및 상기 제2 게이트 스페이서 사이와 상기 제2 실리콘 산화막 및 상기 필드 절연막 사이에, 상기 제2 게이트 스페이서의 측벽 및 상기 필드 절연막의 상면을 따라 연장되는 제2 실리콘 질화막을 더 포함한다.In some embodiments of the present invention, between the second silicon oxide film and the second gate spacer, between the second silicon oxide film and the field insulating film, along the side wall of the second gate spacer and the upper surface of the field insulating film And further includes a second silicon nitride film.

본 발명의 몇몇 실시예에서, 상기 길이 방향 단면도에서, 상기 제1 에피택셜 패턴은 패싯을 포함하고, 상기 제2 에피택셜 패턴은 패싯을 비포함한다.In some embodiments of the present invention, in the longitudinal section, the first epitaxial pattern comprises a facet, and the second epitaxial pattern comprises a facet.

본 발명의 몇몇 실시예에서, 상기 필드 절연막의 상면으로부터 상기 제1 에피택셜 패턴의 최상부까지의 높이는 상기 필드 절연막의 상면으로부터 상기 제2 에피택셜 패턴의 최상부까지의 높이보다 높다.In some embodiments of the present invention, the height from the top surface of the field insulating film to the top of the first epitaxial pattern is higher than the height from the top surface of the field insulating film to the top of the second epitaxial pattern.

상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상에 돌출되고, 서로 간에 이격되는 제1 핀형 패턴 및 제2 핀형 패턴; 상기 기판 상에, 상기 제1 핀형 패턴과 제2 핀형 패턴 사이에 형성된 필드 절연막; 상기 제1 핀형 패턴 상에, p형 불순물을 포함하는 제1 에피택셜 패턴; 상기 제2 핀형 패턴 상에, n형 불순물을 포함하는 제2 에피택셜 패턴; 상기 제1 에피택셜 패턴의 외주면의 적어도 일부와, 상기 제2 에피택셜 패턴의 외주면의 적어도 일부와, 상기 필드 절연막의 상면을 따라 연장되는 제1 실리콘 질화막; 및 상기 제1 에피택셜 패턴과 상기 제1 실리콘 질화막 사이에, 상기 제1 에피택셜 패턴의 외주면의 적어도 일부와, 상기 필드 절연막의 상면을 따라 연장되는 제1 실리콘 산화막을 포함한다.According to another aspect of the present invention, there is provided a semiconductor device comprising: a first fin type pattern and a second fin type pattern protruding from a substrate and spaced apart from each other; A field insulating film formed on the substrate, the field insulating film being formed between the first fin pattern and the second fin pattern; A first epitaxial pattern including a p-type impurity on the first fin-shaped pattern; A second epitaxial pattern including an n-type impurity on the second fin-shaped pattern; A first silicon nitride film extending along at least a part of an outer circumferential surface of the first epitaxial pattern, at least a part of an outer circumferential surface of the second epitaxial pattern, and an upper surface of the field insulating film; And a first silicon oxide film extending between the first epitaxial pattern and the first silicon nitride film, at least a part of an outer peripheral surface of the first epitaxial pattern and an upper surface of the field insulating film.

본 발명의 몇몇 실시예에서, 상기 제1 실리콘 산화막은 상기 제1 에피택셜 패턴 및 상기 필드 절연막과 접촉한다.In some embodiments of the present invention, the first silicon oxide film is in contact with the first epitaxial pattern and the field insulating film.

본 발명의 몇몇 실시예에서, 상기 제2 에피택셜 패턴과 상기 제1 실리콘 질화막 사이에, 상기 제2 에피택셜 패턴의 외주면의 적어도 일부와, 상기 필드 절연막의 상면을 따라 연장되는 제2 실리콘 산화막을 더 포함하고, 상기 제1 실리콘 산화막의 두께는 상기 제2 실리콘 산화막의 두께보다 크다.In some embodiments of the present invention, at least a part of the outer circumferential surface of the second epitaxial pattern and a second silicon oxide film extending along the upper surface of the field insulating film are provided between the second epitaxial pattern and the first silicon nitride film And the thickness of the first silicon oxide film is greater than the thickness of the second silicon oxide film.

본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴과 교차하는 제1 게이트 전극과, 상기 제2 핀형 패턴과 교차하는 제2 게이트 전극을 더 포함한다.In some embodiments of the present invention, the device further comprises a first gate electrode intersecting the first fin-shaped pattern and a second gate electrode crossing the second fin-shaped pattern.

상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 상기 기판 상에, 제1 핀형 패턴; 상기 제2 영역의 상기 기판 상에, 제2 핀형 패턴; 상기 제1 핀형 패턴 상에, 상기 제1 핀형 패턴과 교차하고, 제1 게이트 스페이서를 포함하는 제1 게이트 구조체; 상기 제2 핀형 패턴 상에, 상기 제2 핀형 패턴과 교차하고, 제2 게이트 스페이서를 포함하는 제2 게이트 구조체; 상기 제1 핀형 패턴 상에, 상기 제1 게이트 구조체의 양측에 형성되고, 제1 불순물을 포함하는 제1 에피택셜 패턴; 상기 제2 핀형 패턴 상에, 상기 제2 게이트 구조체의 양측에 형성되고, 제2 불순물을 포함하는 제2 에피택셜 패턴; 상기 제1 게이트 스페이서의 측벽과, 상기 제2 게이트 스페이서의 측벽과, 상기 에피택셜 패턴의 상면과, 상기 제2 에피택셜 패턴의 상면을 따라 연장되는 제1 실리콘 질화막; 및 상기 제1 게이트 스페이서 및 상기 제1 실리콘 질화막 사이에, 상기 제1 게이트 스페이서의 측벽을 따라 연장되는 스트레스 라이너를 포함하고, 상기 스트레스 라이너는 산화 반응에 의해 부피가 팽창하는 물질의 산화물을 포함한다.According to another aspect of the present invention, there is provided a semiconductor device comprising: a substrate including a first region and a second region; On the substrate of the first region, a first fin-shaped pattern; On the substrate of the second region, a second fin-shaped pattern; A first gate structure on the first fin pattern and intersecting the first fin pattern, the first gate structure including a first gate spacer; A second gate structure on the second fin-shaped pattern, the second gate structure intersecting the second fin-shaped pattern and including a second gate spacer; A first epitaxial pattern formed on both sides of the first gate structure on the first fin pattern, the first epitaxial pattern including a first impurity; A second epitaxial pattern formed on both sides of the second gate structure on the second fin-shaped pattern, the second epitaxial pattern including a second impurity; A first silicon nitride film extending along a sidewall of the first gate spacer, a sidewall of the second gate spacer, an upper surface of the epitaxial pattern, and an upper surface of the second epitaxial pattern; And a stress liner extending between the first gate spacer and the first silicon nitride film along a sidewall of the first gate spacer, wherein the stress liner comprises an oxide of a material that bulges by oxidation reaction .

본 발명의 몇몇 실시예에서, 상기 스트레스 라이너는 실리콘 산화물, 게르마늄 산화물, 알루미늄 산화물 중 적어도 하나를 포함한다.In some embodiments of the present invention, the stress liner comprises at least one of silicon oxide, germanium oxide, and aluminum oxide.

상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 제1 영역의 기판 상에 제1 핀형 패턴과, 제2 영역의 상기 기판 상에 제2 핀형 패턴을 형성하고, 상기 제1 핀형 패턴과 교차하고, 제1 게이트 스페이서를 포함하는 제1 게이트 구조체를 형성하고, 상기 제2 핀형 패턴과 교차하고, 제2 게이트 스페이서를 포함하는 제2 게이트 구조체를 형성하고, 상기 제1 핀형 패턴 상에, 상기 제1 게이트 구조체의 양측에 제1 에피택셜 패턴을 형성하고, 상기 제2 핀형 패턴 상에, 상기 제2 게이트 구조체의 양측에 제2 에피택셜 패턴을 형성하고, 상기 제1 게이트 구조체 및 상기 제1 에피택셜 패턴의 프로파일을 따라 제1 실리콘 라이너를 형성하고, 상기 제1 실리콘 라이너 상에, 상기 제1 게이트 구조체, 상기 제2 게이트 구조체, 상기 제1 에피택셜 패턴 및 상기 제2 에피택셜 패턴의 프로파일을 따라 제1 실리콘 질화막을 형성하고, 상기 제1 실리콘 질화막을 형성한 후, 상기 제1 실리콘 라이너의 적어도 일부를 산화시켜 제1 실리콘 산화막을 형성하는 것을 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a first fin-shaped pattern on a substrate of a first region and a second fin-shaped pattern on a substrate of a second region; Forming a first gate structure intersecting the fin-shaped pattern and comprising a first gate spacer, intersecting the second fin-shaped pattern, forming a second gate structure comprising a second gate spacer, A first epitaxial pattern is formed on both sides of the first gate structure and a second epitaxial pattern is formed on both sides of the second gate structure on the second fin pattern, And forming a first silicon liner along a profile of the first epitaxial pattern and depositing on the first silicon liner the first gate structure, the second gate structure, the first epitaxial layer And forming a first silicon nitride film along the profile of the second epitaxial pattern to form a first silicon nitride film and then oxidizing at least a portion of the first silicon liner to form a first silicon oxide film do.

본 발명의 몇몇 실시예에서, 상기 제1 실리콘 산화막을 형성하는 것은 상기 제1 실리콘 라이너를 전체적으로 산화시키는 것을 포함한다.In some embodiments of the present invention, forming the first silicon oxide film comprises oxidizing the first silicon liner as a whole.

본 발명의 몇몇 실시예에서, 상기 제1 실리콘 질화막 상에, 프리 층간 절연막을 형성하고, 상기 프리 층간 절연막을 열처리하여, 층간 절연막을 형성하는 것을 더 포함한다.In some embodiments of the present invention, the method further comprises forming a free interlayer insulating film on the first silicon nitride film and heat-treating the free interlayer insulating film to form an interlayer insulating film.

본 발명의 몇몇 실시예에서, 상기 층간 절연막을 형성하는 동안, 상기 제1 실리콘 산화막이 형성된다.In some embodiments of the present invention, during formation of the interlayer insulating film, the first silicon oxide film is formed.

본 발명의 몇몇 실시예에서, 상기 제1 실리콘 라이너를 형성하는 것은In some embodiments of the present invention, forming the first silicon liner

상기 제1 게이트 구조체, 상기 제2 게이트 구조체, 상기 제1 에피택셜 패턴 및 상기 제2 에피택셜 패턴의 프로파일을 따라 실리콘막을 형성하고, 상기 제2 영역에 형성된 상기 실리콘막을 제거하는 것을 포함한다.Forming a silicon film along the profile of the first gate structure, the second gate structure, the first epitaxial pattern and the second epitaxial pattern, and removing the silicon film formed in the second region.

본 발명의 몇몇 실시예에서, 상기 제1 실리콘 질화막을 형성하기 전에, 상기 제2 게이트 구조체 및 상기 제2 에피택셜 패턴의 프로파일을 따라 제2 실리콘 라이너를 형성하고, 상기 제1 실리콘 질화막을 형성한 후, 상기 제2 실리콘 라이너의 적어도 일부를 산화시켜 제2 실리콘 산화막을 형성하는 것을 더 포함한다.In some embodiments of the present invention, before forming the first silicon nitride film, a second silicon liner is formed along the profile of the second gate structure and the second epitaxial pattern, and the second silicon nitride film is formed And then oxidizing at least a portion of the second silicon liner to form a second silicon oxide film.

본 발명의 몇몇 실시예에서, 상기 제1 실리콘 산화막과 상기 제2 실리콘 산화막은 동시에 형성된다.In some embodiments of the present invention, the first silicon oxide film and the second silicon oxide film are formed simultaneously.

본 발명의 몇몇 실시예에서, 상기 제1 실리콘 라이너의 두께는 상기 제2 실리콘 라이너의 두께보다 크다.In some embodiments of the present invention, the thickness of the first silicon liner is greater than the thickness of the second silicon liner.

본 발명의 몇몇 실시예에서, 상기 제1 실리콘 라이너 및 상기 제2 실리콘 라이너는 동시에 형성된다.In some embodiments of the present invention, the first silicon liner and the second silicon liner are formed simultaneously.

본 발명의 몇몇 실시예에서, 상기 제1 실리콘 라이너 및 상기 제2 실리콘 라이너를 형성하는 것은 상기 제1 게이트 구조체, 상기 제2 게이트 구조체, 상기 제1 에피택셜 패턴 및 상기 제2 에피택셜 패턴의 프로파일을 따라 실리콘막을 형성하고, 상기 제2 영역에 형성된 상기 실리콘막의 일부를 제거하는 것을 포함한다.In some embodiments of the present invention, forming the first silicon liner and the second silicon liner includes forming the first gate structure, the second gate structure, the first epitaxial pattern, and the profile of the second epitaxial pattern And removing a portion of the silicon film formed in the second region.

본 발명의 몇몇 실시예에서, 상기 제1 에피택셜 패턴을 형성하는 것과 상기 제1 실리콘 라이너를 형성하는 것 사이에, 상기 제1 게이트 구조체 및 상기 제1 에피택셜 패턴의 프로파일을 따라 제2 실리콘 질화막을 형성하는 것을 더 포함하고, 상기 제2 실리콘 질화막은 상기 제2 영역에 비형성된다.In some embodiments of the present invention, between forming the first epitaxial pattern and forming the first silicon liner, along the profile of the first gate structure and the first epitaxial pattern, a second silicon nitride film , And the second silicon nitride film is not formed in the second region.

본 발명의 몇몇 실시예에서, 상기 제1 실리콘 라이너를 형성하기 전에, 상기 제2 게이트 구조체 및 상기 제2 에피택셜 패턴의 프로파일을 따라 제2 실리콘 질화막을 형성하는 것을 더 포함하고, 상기 제2 실리콘 질화막은 상기 제1 영역에 비형성된다.In some embodiments of the present invention, prior to forming the first silicon liner, the method further comprises forming a second silicon nitride film along a profile of the second gate structure and the second epitaxial pattern, The nitride film is not formed in the first region.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. Other specific details of the invention are included in the detailed description and drawings.

도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2a 및 도 2b는 도 1의 A - A를 따라서 절단한 단면도들이다.
도 3a 및 도 3b는 도 1의 B - B 및 C - C를 따라서 절단한 단면도들이다.
도 4a 내지 도 4c는 도 1의 D - D를 따라서 절단한 단면도의 다양한 예시들이다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 14는 도 13의 A - A를 따라서 절단한 단면도이다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 16은 도 15의 A - A를 따라서 절단한 단면도이다.
도 17은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 18은 도 17의 E - E를 따라서 절단한 단면도이다.
도 19는 도 17의 F - F 및 G - G를 따라서 절단한 단면도이다.
도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 22는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 24는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 25 내지 도 33은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 34 및 도 35는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 36은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면이다.
도 37은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면이다.
도 38은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면이다.
도 39는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.1 is a layout diagram illustrating a semiconductor device according to some embodiments of the present invention.
Figs. 2A and 2B are cross-sectional views taken along the line A-A in Fig.
Figs. 3A and 3B are cross-sectional views taken along B-B and C-C in Fig.
4A-4C are various illustrations of cross-sectional views cut along D-D in Fig.
5 is a view for explaining a semiconductor device according to some embodiments of the present invention.
6 is a view for explaining a semiconductor device according to some embodiments of the present invention.
7 is a view for explaining a semiconductor device according to some embodiments of the present invention.
8 is a view for explaining a semiconductor device according to some embodiments of the present invention.
9 is a view for explaining a semiconductor device according to some embodiments of the present invention.
10 is a view for explaining a semiconductor device according to some embodiments of the present invention.
11 is a view for explaining a semiconductor device according to some embodiments of the present invention.
12 is a view for explaining a semiconductor device according to some embodiments of the present invention.
13 is a layout diagram for explaining a semiconductor device according to some embodiments of the present invention.
14 is a cross-sectional view taken along line A-A in Fig.
15 is a layout diagram illustrating a semiconductor device according to some embodiments of the present invention.
16 is a cross-sectional view taken along line A-A in Fig.
17 is a layout diagram illustrating a semiconductor device according to some embodiments of the present invention.
18 is a cross-sectional view taken along line E-E in Fig.
19 is a cross-sectional view taken along the line F-F and G-G in Fig.
20 is a view for explaining a semiconductor device according to some embodiments of the present invention.
21 is a view for explaining a semiconductor device according to some embodiments of the present invention.
22 is a view for explaining a semiconductor device according to some embodiments of the present invention.
23 is a view for explaining a semiconductor device according to some embodiments of the present invention.
24 is a view for explaining a semiconductor device according to some embodiments of the present invention.
FIGS. 25 to 33 are intermediate diagrams for explaining a semiconductor device manufacturing method according to some embodiments of the present invention. FIG.
34 and 35 are intermediate-level drawings for explaining a semiconductor device manufacturing method according to some embodiments of the present invention.
36 is an intermediate diagram for explaining a semiconductor device manufacturing method according to some embodiments of the present invention.
37 is an intermediate step diagram for explaining a semiconductor device manufacturing method according to some embodiments of the present invention.
38 is an intermediate step diagram for explaining a semiconductor device manufacturing method according to some embodiments of the present invention.
39 is a block diagram of a SoC system including a semiconductor device according to embodiments of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention and the manner of achieving them will become apparent with reference to the embodiments described in detail below with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims. The relative sizes of layers and regions in the figures may be exaggerated for clarity of illustration. Like reference numerals refer to like elements throughout the specification.

하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. One element is referred to as being "connected to " or" coupled to "another element, either directly connected or coupled to another element, One case. On the other hand, when one element is referred to as being "directly connected to" or "directly coupled to " another element, it does not intervene another element in the middle. Like reference numerals refer to like elements throughout the specification. "And / or" include each and every combination of one or more of the mentioned items.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. It is to be understood that when an element or layer is referred to as being "on" or " on "of another element or layer, All included. On the other hand, a device being referred to as "directly on" or "directly above" indicates that no other device or layer is interposed in between.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다. Although the first, second, etc. are used to describe various elements, components and / or sections, it is needless to say that these elements, components and / or sections are not limited by these terms. These terms are only used to distinguish one element, element or section from another element, element or section. Therefore, it goes without saying that the first element, the first element or the first section mentioned below may be the second element, the second element or the second section within the technical spirit of the present invention.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. The terminology used herein is for the purpose of illustrating embodiments and is not intended to be limiting of the present invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. It is noted that the terms "comprises" and / or "comprising" used in the specification are intended to be inclusive in a manner similar to the components, steps, operations, and / Or additions.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다. Unless defined otherwise, all terms (including technical and scientific terms) used herein may be used in a sense commonly understood by one of ordinary skill in the art to which this invention belongs. Also, commonly used predefined terms are not ideally or excessively interpreted unless explicitly defined otherwise.

본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.In the drawings relating to the semiconductor device according to some embodiments of the present invention, a pinned transistor (FinFET) including a channel region of a pin-shaped pattern shape is exemplarily shown, but the present invention is not limited thereto. The semiconductor device according to some embodiments of the present invention may include a tunneling FET, a transistor including a nanowire, a transistor including a nanosheet, or a three-dimensional (3D) transistor . Further, the semiconductor device according to some embodiments of the present invention may include a bipolar junction transistor, a lateral double diffusion transistor (LDMOS), and the like.

이하에서, 도 1 내지 도 4c를 이용하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해 설명한다. Hereinafter, with reference to Figs. 1 to 4C, a semiconductor device according to some embodiments of the present invention will be described.

도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2a 및 도 2b는 도 1의 A - A를 따라서 절단한 단면도들이다. 도 3a 및 도 3b는 도 1의 B - B 및 C - C를 따라서 절단한 단면도들이다. 도 4a 내지 도 4c는 도 1의 D - D를 따라서 절단한 단면도의 다양한 예시들이다. 1 is a layout diagram illustrating a semiconductor device according to some embodiments of the present invention. Figs. 2A and 2B are cross-sectional views taken along the line A-A in Fig. Figs. 3A and 3B are cross-sectional views taken along B-B and C-C in Fig. 4A-4C are various illustrations of cross-sectional views cut along D-D in Fig.

참고적으로, 도 2b는 도 2a의 소오스/드레인 영역 상에 컨택이 형성되었을 경우를 예시적으로 도시한 도면이다. 도 3b는 도 3a의 소오스/드레인 영역 상에 컨택이 형성되었을 경우를 예시적으로 도시한 도면이다. For reference, FIG. 2B is an exemplary view showing a case where a contact is formed on the source / drain region of FIG. 2A. FIG. 3B is a view illustrating an exemplary case where a contact is formed on the source / drain region of FIG. 3A.

도 1 내지 도 5b를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 핀형 패턴(110)과, 제2 핀형 패턴(210)과, 제1 게이트 구조체(120)와, 제2 게이트 구조체(220)와, 제1 에피택셜 패턴(140)과, 제2 에피택셜 패턴(240)과, 제1 스트레스 라이너(150)와, 상부 라이너(180)를 포함할 수 있다.1 to 5B, a semiconductor device according to some embodiments of the present invention includes a first fin type pattern 110, a second fin type pattern 210, a first gate structure 120, Gate structure 220, a first epitaxial pattern 140, a second epitaxial pattern 240, a first stress liner 150, and a top liner 180.

기판(100)은 제1 영역(I)과 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다. The substrate 100 may include a first region I and a second region II. The first region I and the second region II may be spaced apart from each other or may be connected to each other.

제1 영역(I) 및 제2 영역(II) 사이에서의 상부 라이너(180) 및 제1 스트레스 라이너(150)의 위치 관계를 용이하게 설명하기 위해, 도 1 내지 도 2b는 제1 영역(I) 및 제2 영역(II)이 서로 연결된 것처럼 도시하였지만, 이에 제한되는 것은 아니다.To facilitate the description of the positional relationship between the top liner 180 and the first stress liner 150 between the first region I and the second region II, ) And the second region (II) are connected to each other, but are not limited thereto.

또한, 제1 영역(I)에 형성되는 트랜지스터와 제2 영역(II)에 형성되는 트랜지스터는 동일한 타입일 수도 있고, 서로 다른 타입일 수도 있다. The transistors formed in the first region I and the transistors formed in the second region II may be the same type or different types.

이하의 설명에서, 제1 영역(I)은 PMOS 형성 영역이고, 제2 영역(II)은 NMOS 형성 영역인 것으로 설명한다. In the following description, it is assumed that the first region I is a PMOS forming region and the second region II is an NMOS forming region.

기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.The substrate 100 may be bulk silicon or a silicon-on-insulator (SOI). Alternatively, the substrate 100 may be a silicon substrate or other material, such as silicon germanium, silicon germanium on insulator (SGOI), indium antimonide, lead tellurium compound, indium arsenide, indium phosphide, gallium arsenide, But is not limited to, gallium antimonide.

제1 핀형 패턴(110)은 제1 영역(I)의 기판(100) 상에 형성될 수 있다. 예를 들어, 제1 핀형 패턴(110)은 기판(100)으로부터 돌출되어 있을 수 있다. The first fin-shaped pattern 110 may be formed on the substrate 100 of the first region I. For example, the first fin-shaped pattern 110 may protrude from the substrate 100.

제2 핀형 패턴(210)은 제2 영역(II)의 기판(100) 상에 형성될 수 있다. 예를 들어, 제2 핀형 패턴(210)은 기판(100)으로부터 돌출되어 있을 수 있다.The second fin-shaped pattern 210 may be formed on the substrate 100 of the second region II. For example, the second fin-shaped pattern 210 may protrude from the substrate 100.

제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 각각 제1 방향(X)으로 길게 연장되어 형성될 수 있다. 제1 핀형 패턴(110)과 제2 핀형 패턴(210)은 길이 방향으로 나란하게 형성될 수 있다.The first fin type pattern 110 and the second fin type pattern 210 may be formed to extend in the first direction X, respectively. The first fin type pattern 110 and the second fin type pattern 210 may be formed in parallel in the longitudinal direction.

제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 각각 제1 방향(X)으로 길게 형성되기 때문에, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 각각 제1 방향(X)을 따라서 형성된 장변(110a, 210a)과, 제2 방향(Y)을 따라서 형성된 단변(110b, 210b)을 포함할 수 있다. The first pinned pattern 110 and the second pinned pattern 210 are each formed to be elongated in the first direction X so that the first pinned pattern 110 and the second pinned pattern 210 are aligned in the first direction X 210b formed along the first direction Y and the long sides 110a, 210a formed along the second direction Y. The short sides 110b,

즉, 제1 핀형 패턴(110)과 제2 핀형 패턴(210)이 길이 방향으로 나란하다는 것은 제1 핀형 액티브 패턴(110)의 단변(110b)과 제2 핀형 패턴(210)의 단변(210b)이 마주하는 것을 의미할 수 있다. That is, the first pinned pattern 110 and the second pinned pattern 210 are parallel to each other in the longitudinal direction. That is, the short side 110b of the first pinned active pattern 110 and the short side 210b of the second pinned pattern 210, Can mean the opposite.

만약, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 모서리 부분이 둥글게 형성되어 있어도, 본 발명이 속하는 당업자가 장변 및 단변을 구분할 수 있음은 자명하다.It is apparent that a person skilled in the art to which the present invention belongs can distinguish the long side and the short side even if the corner portions of the first fin type pattern 110 and the second fin type pattern 210 are rounded.

PMOS의 채널 영역으로 사용되는 제1 핀형 패턴(110)은 NMOS의 채널 영역으로 사용되는 제2 핀형 패턴(210)에 인접하여 형성될 수 있다. The first fin type pattern 110 used as the channel region of the PMOS may be formed adjacent to the second fin type pattern 210 used as the channel region of the NMOS.

길이 방향으로 나란한 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 분리 트렌치(T)에 의해 분리될 수 있다. 분리 트렌치(T)는 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에 형성될 수 있다. The first pin-type pattern 110 and the second pin-type pattern 210 which are arranged in the longitudinal direction can be separated by the separation trench T. [ The isolation trench T may be formed between the first fin type pattern 110 and the second fin type pattern 210.

좀 더 구체적으로, 분리 트렌치(T)는 제1 핀형 패턴(110)의 단변(110b) 및 제2 핀형 패턴(210)의 단변(210b)에 접하도록 형성될 수 있다. 즉, 제1 핀형 패턴(110)의 단변(110b) 및 제2 핀형 패턴(210)의 단변(210b)은 분리 트렌치(T)의 적어도 일부에 의해 정의될 수 있다. More specifically, the isolation trench T may be formed to abut the short side 110b of the first fin-shaped pattern 110 and the short side 210b of the second fin-shaped pattern 210. [ That is, the short side 110b of the first fin-shaped pattern 110 and the short side 210b of the second fin-shaped pattern 210 can be defined by at least a part of the separation trench T. [

제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 멀티 게이트 트랜지스터에 사용되는 액티브 패턴을 의미한다. 즉, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 핀의 3면을 따라서 채널이 서로 연결되어 형성될 수도 있고, 핀의 서로 마주보는 2면에 채널이 형성될 수도 있다.The first fin type pattern 110 and the second fin type pattern 210 refer to an active pattern used in a multi-gate transistor. That is, the first fin type pattern 110 and the second fin type pattern 210 may be formed by connecting the channels along three sides of the fin, or may be formed on two opposing surfaces of the fin.

제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. The first pinned pattern 110 and the second pinned pattern 210 may be part of the substrate 100 and may include an epitaxial layer grown from the substrate 100.

제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. The first fin type pattern 110 and the second fin type pattern 210 may comprise, for example, silicon or germanium, which is an elemental semiconductor material. In addition, the first fin type pattern 110 and the second fin type pattern 210 may include a compound semiconductor, for example, a IV-IV compound semiconductor or a III-V compound semiconductor.

구체적으로, IV-IV족 화합물 반도체를 예로 들면, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. Specifically, the first and second fin-shaped patterns 110 and 210 are made of at least one of carbon (C), silicon (Si), germanium (Ge), and tin (Sn) A binary compound, a ternary compound, or a compound doped with a Group IV element thereon.

III-V족 화합물 반도체를 예로 들면, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.The first fin type pattern 110 and the second fin type pattern 210 are group III elements and include at least one of aluminum (Al), gallium (Ga), and indium (In) A ternary compound, a ternary compound or a siliceous compound in which one of phosphorus (P), arsenic (As) and antimony (Sb) is combined and formed.

제1 핀형 패턴(110)은 PMOS의 채널 영역으로 사용되고, 제2 핀형 패턴(210)은 NMOS의 채널 영역으로 사용될 수 있으므로, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 서로 다른 물질을 포함할 수 있다. The first fin type pattern 110 is used as the channel region of the PMOS and the second fin type pattern 210 can be used as the channel region of the NMOS so that the first fin type pattern 110 and the second fin type pattern 210 are different ≪ / RTI >

설명의 편의성을 위해, 본 발명의 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 실리콘 핀형 패턴인 것으로 설명한다.For convenience of explanation, in the semiconductor device according to the embodiments of the present invention, the first fin type pattern 110 and the second fin type pattern 210 are described as a silicon fin type pattern.

필드 절연막(105)은 기판(100)에 형성될 수 있다. 필드 절연막(105)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 둘레에 형성될 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 필드 절연막(105)에 의해 정의될 수 있다.The field insulating film 105 may be formed on the substrate 100. The field insulating film 105 may be formed around the first fin type pattern 110 and the second fin type pattern 210. The first fin type pattern 110 and the second fin type pattern 210 can be defined by the field insulating film 105. [

다르게 설명하면, 필드 절연막(105)은 제1 핀형 패턴(110)의 측벽의 일부 및 제2 핀형 패턴(210)의 측벽의 일부 상에 형성될 수 있다. 제1 핀형 패턴(110)의 일부 및 제2 핀형 패턴(210)의 일부는 필드 절연막(105)의 상면보다 위로 돌출될 수 있다. In other words, the field insulating film 105 may be formed on a part of the side wall of the first fin-shaped pattern 110 and on a part of the side wall of the second fin- A part of the first fin type pattern 110 and a part of the second fin type pattern 210 may protrude above the upper surface of the field insulating film 105. [

필드 절연막(105)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이에 형성될 수 있다. 예를 들어, 제1 핀형 패턴의 단변(110b) 및 제2 핀형 패턴의 단변(210b) 사이에 위치하는 필드 절연막(105)의 상면은 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면보다 기판(100)에 인접할 수 있다.The field insulating film 105 may be formed between the first fin type pattern 110 and the second fin type pattern 210. For example, the upper surface of the field insulating film 105 located between the short side 110b of the first fin pattern and the short side 210b of the second fin pattern is the upper surface of the first fin pattern 110 and the upper surface of the second fin pattern 210 adjacent to the substrate 100.

도 1 내지 도 2b에서, 필드 절연막(105) 상에 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과 교차하는 도전 패턴이 없는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.1 and 2B illustrate that there is no conductive pattern crossing the first fin pattern 110 and the second fin pattern 210 on the field insulating film 105. However, It is not.

필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다. The field insulating film 105 may include, for example, an oxide film, a nitride film, an oxynitride film, or a combination film thereof.

도 4a와 다르게 도 4c에서, 필드 절연막(105)과 제1 핀형 패턴(110) 사이 및 필드 절연막(105)과 기판(100) 사이에, 필드 라이너(103)가 더 형성될 수 있다.4C, a field liner 103 may be further formed between the field insulating film 105 and the first fin pattern 110, and between the field insulating film 105 and the substrate 100. In this case,

필드 라이너(103)는 필드 절연막(105)에 의해 둘러싸인 제1 핀형 패턴(110)의 측벽 및 기판(100)의 상면을 따라서 형성될 수 있다. 필드 라이너(103)는 필드 절연막(105)의 상면보다 위로 돌출되지 않을 수 있다. The field liner 103 may be formed along the sidewalls of the first fin-shaped pattern 110 surrounded by the field insulating film 105 and the upper surface of the substrate 100. The field liner 103 may not protrude above the upper surface of the field insulating film 105.

필드 라이너(103)는 예를 들어, 폴리 실리콘, 비정질 실리콘, 실리콘 산질화물, 실리콘 질화물, 실리콘 산화물 중 적어도 하나를 포함할 수 있다. The field liner 103 may comprise at least one of, for example, polysilicon, amorphous silicon, silicon oxynitride, silicon nitride, or silicon oxide.

또는, 필드 라이너(103)는 폴리 실리콘 또는 비정질 실리콘 중 하나와, 실리콘 산화물을 포함하는 이중막일 수도 있다. Alternatively, the field liner 103 may be a double film containing one of polysilicon or amorphous silicon and silicon oxide.

도 1 내지 도 2b에서, 제1 영역(I) 및 제2 영역(II)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)에서 동일한 거리만큼 떨어진 필드 절연막(105)에서 구분되는 것처럼 도시하였지만, 이에 제한되는 것은 아니다. 1 and 2B, the first region I and the second region II are separated in the field insulating film 105 separated by the same distance in the first and second pinned patterns 110 and 210 But is not limited thereto.

즉, 제1 영역(I) 및 제2 영역(II)의 구분은 설명을 위한 관념적인 구분일 뿐이므로, 제1 영역(I) 및 제2 영역(II) 사이의 경계가 제1 핀형 패턴(110) 또는 제2 핀형 패턴(210)에 치우쳐도 무방하다.That is, since the distinction of the first region I and the second region II is only an idea division for explanation, the boundary between the first region I and the second region II is the first fin- 110 < / RTI > or the second fin-shaped pattern 210, respectively.

제1 게이트 구조체(120)는 제2 방향(Y)으로 연장되고, 제1 영역(I)의 기판(100) 상에 형성될 수 있다. 제1 게이트 구조체(120)는 제1 핀형 패턴(110) 상에, 제1 핀형 패턴(110)과 교차하도록 형성될 수 있다. The first gate structure 120 extends in a second direction Y and may be formed on the substrate 100 of the first region I. The first gate structure 120 may be formed on the first fin type pattern 110 to intersect the first fin type pattern 110.

제1 게이트 구조체(120)는 제1 게이트 전극(130)과, 제1 게이트 절연막(125)과, 제1 게이트 스페이서(135)를 포함할 수 있다. The first gate structure 120 may include a first gate electrode 130, a first gate insulating layer 125, and a first gate spacer 135.

제2 게이트 구조체(220)는 제2 방향(Y)으로 연장되고, 제2 영역(II)의 기판(100) 상에 형성될 수 있다. 제2 게이트 구조체(220)는 제2 핀형 패턴(210) 상에, 제2 핀형 패턴(210)과 교차하도록 형성될 수 있다. The second gate structure 220 extends in the second direction Y and may be formed on the substrate 100 of the second region II. The second gate structure 220 may be formed on the second fin type pattern 210 to intersect the second fin type pattern 210.

제2 게이트 구조체(220)는 제2 게이트 전극(230)과, 제2 게이트 절연막(225)과, 제2 게이트 스페이서(235)를 포함할 수 있다. The second gate structure 220 may include a second gate electrode 230, a second gate insulating film 225, and a second gate spacer 235.

제1 게이트 스페이서(135)는 제2 방향(Y)으로 연장되고, 제1 핀형 패턴(110)과 교차할 수 있다. 제1 게이트 스페이서(135)는 제1 트렌치(130t)를 정의할 수 있다.The first gate spacers 135 extend in a second direction Y and may intersect the first pinned pattern 110. The first gate spacer 135 may define a first trench 130t.

제1 트렌치(130t)는 제2 방향(Y)으로 연장되어, 제1 핀형 패턴(110)과 교차할 수 있다. 제1 트렌치(130t)는 제1 핀형 패턴(110)의 일부를 노출시킬 수 있다. The first trenches 130t may extend in a second direction Y and may intersect the first pinned pattern 110. [ The first trench 130t may expose a portion of the first fin pattern 110. [

제2 게이트 스페이서(235)는 제2 방향(Y)으로 연장되고, 제2 핀형 패턴(210)과 교차할 수 있다. 제2 게이트 스페이서(235)는 제2 트렌치(230t)를 정의할 수 있다.The second gate spacer 235 extends in a second direction Y and may intersect the second pinned pattern 210. The second gate spacer 235 may define a second trench 230t.

제1 트렌치(130t)는 제2 방향(Y)으로 연장되어, 제1 핀형 패턴(110)과 교차할 수 있다. 제1 트렌치(130t)는 제1 핀형 패턴(110)의 일부를 노출시킬 수 있다.The first trenches 130t may extend in a second direction Y and may intersect the first pinned pattern 110. [ The first trench 130t may expose a portion of the first fin pattern 110. [

제1 게이트 스페이서(135) 및 제2 게이트 스페이서(235)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.A first gate spacer 135, and the second gate spacer 235 are each, for example, silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO 2), silicon shot nitride (SiOCN) and their And combinations thereof.

제1 게이트 스페이서(135) 및 제2 게이트 스페이서(235)는 각각 단일막인 것으로 도시되었지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 게이트 스페이서(135) 및 제2 게이트 스페이서(235)가 복수의 막일 경우, 제1 게이트 스페이서(135) 및 제2 게이트 스페이서(235)의 적어도 하나의 막은 실리콘 산탄질화물(SiOCN)과 같은 저유전율 물질을 포함할 수 있다. Although the first gate spacer 135 and the second gate spacer 235 are each shown as being a single film, they are for convenience of illustration only, but are not limited thereto. If the first gate spacer 135 and the second gate spacer 235 are a plurality of films, at least one of the first gate spacer 135 and the second gate spacer 235 may be a silicon oxynitride (SiOCN) Dielectric constant material.

또한, 제1 게이트 스페이서(135) 및 제2 게이트 스페이서(235)가 복수의 막일 경우, 제1 게이트 스페이서(135) 및 제2 게이트 스페이서(235)의 적어도 하나의 막은 L자 모양의 형상을 가질 수 있다.In addition, when the first gate spacer 135 and the second gate spacer 235 are a plurality of films, at least one of the first gate spacer 135 and the second gate spacer 235 has an L-shaped shape .

경우에 따라, 제1 게이트 스페이서(135) 및 제2 게이트 스페이서(235)는 자기 정렬 컨택(Self Aligned Contact)을 형성하기 위한 가이드 역할을 할 수 있다. 이에, 제1 게이트 스페이서(135) 및 제2 게이트 스페이서(235)는 이후에 설명되는 층간 절연막(190)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.Optionally, the first gate spacer 135 and the second gate spacer 235 may serve as a guide for forming a Self Aligned Contact. Accordingly, the first gate spacer 135 and the second gate spacer 235 may include a material having an etch selectivity to the interlayer insulating film 190, which will be described later.

제1 게이트 절연막(125)은 제1 핀형 패턴(110) 및 필드 절연막(105) 상에 형성될 수 있다. 제1 게이트 절연막(125)은 제1 트렌치(130t)의 측벽 및 바닥면을 따라서 형성될 수 있다. The first gate insulating film 125 may be formed on the first fin pattern 110 and the field insulating film 105. The first gate insulating film 125 may be formed along the sidewalls and bottom surfaces of the first trenches 130t.

제1 게이트 절연막(125)은 필드 절연막(105)보다 위로 돌출된 제1 핀형 패턴(110)의 프로파일과, 필드 절연막(105)의 상면과, 제1 게이트 스페이서(135)의 내측벽을 따라서 형성될 수 있다. The first gate insulating film 125 is formed along the inner wall of the first gate spacer 135 and the top surface of the field insulating film 105 and the profile of the first fin pattern 110 protruding above the field insulating film 105 .

덧붙여, 제1 게이트 절연막(125) 및 제1 핀형 패턴(110) 사이에, 계면막(interfacial layer)(126)이 더 형성될 수 있다. 도시되지 않았지만, 도 2에서도, 제1 게이트 절연막(125) 및 제1 핀형 패턴(110) 사이에 계면막이 더 형성될 수 있다. In addition, an interfacial layer 126 may be further formed between the first gate insulating film 125 and the first finned pattern 110. Although not shown in FIG. 2, an interfacial film may be further formed between the first gate insulating film 125 and the first fin pattern 110.

도 4a와 다르게 도 4b에서, 계면막(126)이 필드 절연막(105)의 상면보다 돌출된 제1 핀형 패턴(110)의 프로파일을 따라서 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 4B, the interface film 126 is formed along the profile of the first fin pattern 110 protruding from the top surface of the field insulating film 105, but the present invention is not limited thereto.

계면막(126)을 형성하는 방법에 따라, 계면막(126)은 필드 절연막(105)의 상면을 따라서 연장될 수도 있다. Depending on the method of forming the interface film 126, the interface film 126 may extend along the upper surface of the field insulating film 105. [

이하에서는, 설명의 편의성을 위해, 계면막(126)을 도시하지 않은 도면을 이용하여 설명한다.Hereinafter, for convenience of explanation, the interface film 126 will be described with reference to the drawings not shown.

제2 게이트 절연막(225)은 제1 핀형 패턴(210) 및 필드 절연막(105) 상에 형성될 수 있다. 제2 게이트 절연막(225)은 제2 트렌치(230t)의 측벽 및 바닥면을 따라서 형성될 수 있다. The second gate insulating film 225 may be formed on the first fin pattern 210 and the field insulating film 105. The second gate insulating film 225 may be formed along the sidewalls and the bottom surface of the second trench 230t.

제2 게이트 절연막(225)에 관한 설명은 제1 게이트 절연막(125)에 관한 설명과 실질적으로 유사하므로, 이하 생략한다. The description of the second gate insulating film 225 is substantially similar to that of the first gate insulating film 125, and therefore will not be described below.

제1 게이트 절연막(125) 및 제2 게이트 절연막(225)은 각각 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. The first gate insulating film 125 and the second gate insulating film 225 may each include at least one of silicon oxide, silicon oxynitride, silicon nitride, and high permittivity material having a dielectric constant larger than that of silicon oxide.

고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.The high permittivity material may include, for example, hafnium oxide, hafnium silicon oxide, hafnium aluminum oxide, lanthanum oxide, lanthanum aluminum oxide, zirconium oxide, A barium titanate oxide, a zirconium oxide, a zirconium silicon oxide, a tantalum oxide, a titanium oxide, a barium strontium titanium oxide, a barium titanium oxide, And may include one or more of strontium titanium oxide, yttrium oxide, aluminum oxide, lead scandium tantalum oxide, or lead zinc niobate. have.

또한, 상술한 고유전율 물질은 산화물을 중심으로 설명하였지만, 이와 달리, 고유전율 물질은 상술한 금속성 물질(일 예로, 하프늄)의 질화물(일 예로, 하프늄 질화물(hafnium nitride)) 또는 산질화물(일 예로, 하프늄 산질화물(hafnium oxynitride) 중 하나 이상을 포함할 수도 있지만, 이에 제한되는 것은 아니다.Alternatively, the high-permittivity material may be a nitride of hafnium (e. G., Hafnium nitride) or an oxynitride (e. G., Hafnium nitride) For example, it may include one or more of hafnium oxynitride, but is not limited thereto.

제1 게이트 전극(130)은 제1 게이트 절연막(125) 상에 형성될 수 있다. 제1 게이트 전극(130)은 제1 트렌치(130t)를 채울 수 있다. The first gate electrode 130 may be formed on the first gate insulating film 125. The first gate electrode 130 may fill the first trench 130t.

제1 게이트 전극(130)은 제1 핀형 패턴(110)과 교차할 수 있다. 제1 게이트 전극(130)은 필드 절연막(105)보다 위로 돌출된 제1 핀형 패턴(110)을 감쌀 수 있다.The first gate electrode 130 may intersect the first fin-shaped pattern 110. The first gate electrode 130 may cover the first pinned pattern 110 protruding above the field insulating film 105.

제2 게이트 전극(230)은 제2 게이트 절연막(225) 상에 형성될 수 있다. 제2 게이트 전극(230)은 제2 트렌치(230t)를 채울 수 있다. The second gate electrode 230 may be formed on the second gate insulating film 225. The second gate electrode 230 may fill the second trench 230t.

제2 게이트 전극(230)은 제2 핀형 패턴(210)과 교차할 수 있다. 제2 게이트 전극(230)은 필드 절연막(105)보다 위로 돌출된 제2 핀형 패턴(210)을 감쌀 수 있다. The second gate electrode 230 may intersect the second fin-shaped pattern 210. The second gate electrode 230 may cover the second fin-shaped pattern 210 protruding above the field insulating film 105.

제1 게이트 전극(130) 및 제2 게이트 전극(230)은 단일막으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제1 게이트 전극(130) 및 제2 게이트 전극(230)은 각각 배리어막, 일함수 조절막, 필링막 등 복수개의 막을 포함할 수 있음은 물론이다. Although the first gate electrode 130 and the second gate electrode 230 are illustrated as a single film, the present invention is not limited thereto. That is, the first gate electrode 130 and the second gate electrode 230 may include a plurality of films such as a barrier film, a work function control film, and a peeling film, respectively.

제1 게이트 전극(130) 및 제2 게이트 전극(230)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. The first gate electrode 130 and the second gate electrode 230 may be formed of a material selected from the group consisting of titanium nitride (TiN), tantalum carbide (TaC), tantalum nitride (TaN), titanium silicon nitride (TiSiN), tantalum silicon nitride ), Tantalum titanium nitride (TaTiN), titanium aluminum nitride (TiAlN), tantalum aluminum nitride (TaAlN), tungsten nitride (WN), ruthenium (Ru), titanium aluminum (TiAl), titanium aluminum carbonitride (Ti), tantalum (TaC), tungsten (W), aluminum (Al), copper (Cu), cobalt (Co), titanium (Ti), tantalum (Ni), platinum (Pt), nickel platinum (Ni-Pt), niobium (Nb), niobium nitride (NbN), niobium carbide (NbC), molybdenum (Mo), molybdenum nitride (MoN), molybdenum carbide ), Tungsten carbide (WC), rhodium (Rh), palladium (Pd), iridium (Ir), osmium (Os), silver (Ag), gold (Au), zinc (Zn) At least one of the combinations One can be included.

제1 게이트 전극(130) 및 제2 게이트 전극(230)은 각각 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다. The first gate electrode 130 and the second gate electrode 230 may each include a conductive metal oxide, a conductive metal oxynitride, or the like, and the above-described material may include an oxidized form.

제1 에피택셜 패턴(140)은 제1 게이트 구조체(120)의 양측에 형성될 수 있다. 제1 에피택셜 패턴(140)은 제1 핀형 패턴(110) 상에 형성될 수 있다. 제1 에피택셜 패턴(140)은 예를 들어, 소오스/드레인 영역에 포함될 수 있다. The first epitaxial pattern 140 may be formed on both sides of the first gate structure 120. The first epitaxial pattern 140 may be formed on the first fin-shaped pattern 110. The first epitaxial pattern 140 may, for example, be included in the source / drain regions.

제1 에피택셜 패턴(140)은 제1 불순물을 포함할 수 있다. 제1 에피택셜 패턴(140)은 PMOS의 소오스/드레인 영역에 포함될 수 있으므로, 제1 에피택셜 패턴(140)은 p형 불순물을 포함할 수 있다.The first epitaxial pattern 140 may include a first impurity. Since the first epitaxial pattern 140 may be included in the source / drain regions of the PMOS, the first epitaxial pattern 140 may comprise a p-type impurity.

제1 에피택셜 패턴(140)은 예를 들어, 압축 스트레스 물질을 포함할 수 있다. 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있다. 제1 에피택셜 패턴(140)은 예를 들어, 실리콘 게르마늄(SiGe)을 포함할 수 있다. The first epitaxial pattern 140 may comprise, for example, a compressive stress material. The compressive stress material may be a material having a larger lattice constant than Si. The first epitaxial pattern 140 may comprise, for example, silicon germanium (SiGe).

압축 스트레스 물질은 제1 핀형 패턴(110)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다. The compressive stress material can increase the mobility of carriers in the channel region by applying a compressive stress to the first pinned pattern 110.

제2 에피택셜 패턴(240)은 제2 게이트 구조체(220)의 양측에 형성될 수 있다. 제2 에피택셜 패턴(240)은 제2 핀형 패턴(210) 상에 형성될 수 있다. 제2 에피택셜 패턴(240)은 예를 들어, 소오스/드레인 영역에 포함될 수 있다. A second epitaxial pattern 240 may be formed on both sides of the second gate structure 220. A second epitaxial pattern 240 may be formed on the second fin-shaped pattern 210. The second epitaxial pattern 240 may, for example, be included in the source / drain regions.

제2 에피택셜 패턴(240)은 제2 불순물을 포함할 수 있다. 제2 에피택셜 패턴(240)은 NMOS의 소오스/드레인 영역에 포함될 수 있으므로, 제2 에피택셜 패턴(240)은 n형 불순물을 포함할 수 있다.The second epitaxial pattern 240 may comprise a second impurity. Since the second epitaxial pattern 240 can be included in the source / drain regions of the NMOS, the second epitaxial pattern 240 can include n-type impurities.

제2 에피택셜 패턴(240)은 예를 들어, 인장 스트레스 물질을 포함할 수 있다. 제2 핀형 패턴(210)이 실리콘일 때, 제2 에피택셜 패턴(240)은 실리콘보다 격자 상수가 작은 물질(예를 들어, SiC)을 포함할 수 있다. 예를 들어, 인장 스트레스 물질은 제2 핀형 패턴(210)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.The second epitaxial pattern 240 may comprise, for example, a tensile stress material. When the second fin type pattern 210 is silicon, the second epitaxial pattern 240 may include a material having a smaller lattice constant than silicon (for example, SiC). For example, the tensile stress material may exert tensile stress on the second pinned pattern 210 to improve the mobility of carriers in the channel region.

한편, 제2 에피택셜 패턴(240)은 제2 핀형 패턴(210)과 동일한 물질 즉, 실리콘을 포함할 수도 있다. Meanwhile, the second epitaxial pattern 240 may include the same material as the second fin type pattern 210, that is, silicon.

도 3a에서, 제1 에피택셜 패턴(140) 및 제2 에피택셜 패턴(240)은 각각 오각형 모양 또는 오각형과 유사한 모양을 가지고 있는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. In FIG. 3A, the first epitaxial pattern 140 and the second epitaxial pattern 240 each have a shape similar to a pentagon or a pentagon. However, the present invention is not limited thereto. .

또한, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 길이 방향으로 절단한 단면을 나타내는 도 2a에서, 제1 핀형 패턴(110)의 종단에 형성된 제1 에피택셜 패턴(140)은 패싯(facet)을 포함할 수 있다. 하지만, 제2 핀형 패턴(210)의 종단에 형성된 제2 에피택셜 패턴(240)은 패싯을 포함하지 않을 수 있다. 2A showing a cross section taken along the longitudinal direction of the first fin type pattern 110 and the second fin type pattern 210, the first epitaxial pattern 140 formed at the end of the first fin type pattern 110 And may include facets. However, the second epitaxial pattern 240 formed at the end of the second fin-shaped pattern 210 may not include facets.

상부 라이너(180)는 제1 게이트 스페이서(135)의 측벽과, 제2 게이트 스페이서(235)의 측벽과, 제1 에피택셜 패턴(140)의 상면과, 제2 에피택셜 패턴(240)의 상면과, 필드 절연막(105)의 상면을 따라 연장될 수 있다.The upper liner 180 is formed on the sidewalls of the first gate spacer 135, the sidewalls of the second gate spacers 235, the upper surface of the first epitaxial pattern 140, And the upper surface of the field insulating film 105.

상부 라이너(180)는 제1 영역(I) 및 제2 영역(II)에 전체적으로 형성될 수 있다. The top liner 180 may be formed entirely in the first region I and the second region II.

또한, 상부 라이너(180)는 제1 에피택셜 패턴(140)의 외주면의 적어도 일부 및 제2 에피택셜 패턴(240)의 적어도 일부를 따라 연장될 수 있다. 여기에서, "에피택셜 패턴의 외주면"은 핀형 패턴과 접하는 부분을 제외하고, 필드 절연막(105)의 상면보다 위로 돌출된 에피택셜 패턴의 최외곽면을 의미한다. The top liner 180 may also extend along at least a portion of the outer circumferential surface of the first epitaxial pattern 140 and at least a portion of the second epitaxial pattern 240. Here, the "outer circumferential surface of the epitaxial pattern" means the outermost surface of the epitaxial pattern protruding above the upper surface of the field insulating film 105 except for the portion in contact with the pinned pattern.

상부 라이너(180)는 제1 에피택셜 패턴(140) 및 제2 에피택셜 패턴(240) 상에 형성되는 제1 컨택(170) 및 제2 컨택(270)을 위한 식각 정지막일 수 있다. 이에 따라, 상부 라이너(180)는 이후에 설명되는 층간 절연막(190)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.The top liner 180 may be an etch stop film for the first contact 170 and the second contact 270 formed on the first epitaxial pattern 140 and the second epitaxial pattern 240. Accordingly, the upper liner 180 may include a material having an etch selectivity to the interlayer insulating film 190, which will be described later.

이하의 설명에서, 상부 라이너(180)는 실리콘 질화물(SiN)을 포함하는 것으로 설명한다. In the following description, the top liner 180 is described as comprising silicon nitride (SiN).

제1 스트레스 라이너(150)는 제1 영역(I)에 형성되고, 제2 영역(II)에 형성되지 않을 수 있다. The first stress liner 150 may be formed in the first region I and not in the second region II.

제1 스트레스 라이너(150)는 제1 게이트 스페이서(135) 및 상부 라이너(180) 사이와, 제1 에피택셜 패턴(140)의 상면 및 상부 라이너(180) 사이에 형성될 수 있다. 하지만, 제1 스트레스 라이너(150)는 제2 게이트 스페이서(235) 및 상부 라이너(180) 사이 및 제2 에피택셜 패턴(240)의 상면 및 상부 라이너(180) 사이에 형성되지 않는다. The first stress liner 150 may be formed between the first gate spacer 135 and the top liner 180 and between the top surface of the first epitaxial pattern 140 and the top liner 180. A first stress liner 150 is not formed between the second gate spacer 235 and the top liner 180 and between the top surface of the second epitaxial pattern 240 and the top liner 180.

즉, 제1 스트레스 라이너(150)는 제1 에피택셜 패턴(140)의 상면 및 제1 게이트 스페이서(135)의 측벽을 따라 연장되어 형성되지만, 제2 에피택셜 패턴(240)의 상면 및 제2 게이트 스페이서(235)의 측벽을 따라 연장되어 형성되지 않는다. That is, although the first stress liner 150 is formed to extend along the upper surface of the first epitaxial pattern 140 and the sidewalls of the first gate spacer 135, the upper surface of the second epitaxial pattern 240, And is not formed extending along the side wall of the gate spacer 235.

다르게 설명하면, 제1 스트레스 라이너(150)는 제1 에피택셜 패턴(140)의 외주면의 적어도 일부를 따라 연장되어 형성되지만, 제2 에피택셜 패턴(240)의 외주면을 따라 연장되어 형성되지 않는다. In other words, the first stress liner 150 is formed to extend along at least a part of the outer circumferential surface of the first epitaxial pattern 140, but not extend along the outer circumferential surface of the second epitaxial pattern 240.

제1 스트레스 라이너(150)는 상부 라이너(180) 및 필드 절연막(105) 사이에 형성될 수 있다. 제1 스트레스 라이너(150)는 필드 절연막(105)의 상면을 따라 연장되어 형성될 수 있다. The first stress liner 150 may be formed between the top liner 180 and the field insulating film 105. The first stress liner 150 may be formed extending along the upper surface of the field insulating film 105.

하지만, 제1 스트레스 라이너(150)는 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에 위치하는 필드 절연막(105)의 상면의 일부를 따라 연장될 수 있다. 즉, 필드 절연막(105)의 상면 중, 제1 스트레스 라이너(150)가 형성되지 않은 부분이 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에 존재할 수 있다. However, the first stress liner 150 may extend along a portion of the top surface of the field insulating film 105 located between the first fin pattern 110 and the second fin pattern 210. That is, a portion of the upper surface of the field insulating film 105 where the first stress liner 150 is not formed may exist between the first pinned pattern 110 and the second pinned pattern 210.

제1 스트레스 라이너(150)는 산화 반응에 의해 부피가 팽창하는 물질의 산화물을 포함할 수 있다. The first stress liner 150 may comprise an oxide of a material that bulges by oxidation reaction.

예를 들어, 실리콘은 산화되면, 부피가 팽창한다. 좀 더 구체적으로, 제1 두께의 실리콘을 산화시킬 경우, 산화 반응에 의해 형성된 실리콘 산화물의 제2 두께는 제1 두께보다 크다. For example, when silicon is oxidized, its volume expands. More specifically, when silicon of the first thickness is oxidized, the second thickness of the silicon oxide formed by the oxidation reaction is larger than the first thickness.

예를 들어, 산화 반응에 의해 부피가 팽창하는 물질은 실리콘, 실리콘 게르마늄, 게르마늄, 알루미늄 등일 수 있지만, 이에 제한되는 것은 아니다. 즉, 제1 스트레스 라이너(150)은 예를 들어, 실리콘 산화물, 게르마늄 산화물, 알루미늄 산화물 중 적어도 하나를 포함할 수 있다. For example, the material that expands in volume by an oxidation reaction may be, but is not limited to, silicon, silicon germanium, germanium, aluminum, and the like. That is, the first stress liner 150 may include at least one of, for example, silicon oxide, germanium oxide, and aluminum oxide.

이하의 설명에서, 제1 스트레스 라이너(150)는 실리콘 산화물을 포함하는 것으로 설명한다. In the following description, the first stress liner 150 is described as containing silicon oxide.

이후의 제조 방법에 관한 부분에서 설명되겠지만, 제1 스트레스 라이너(150)를 제1 에피택셜 패턴(140)의 외주면을 따라 형성함으로써, 제1 에피택셜 패턴(140)은 제1 스트레스 라이너(150)로부터 압축 응력을 받을 수 있다. By forming the first stress liner 150 along the outer circumferential surface of the first epitaxial pattern 140 as will be described later in the description of the manufacturing method, the first epitaxial pattern 140 is formed on the first stress liner 150, It is possible to receive a compressive stress.

제1 스트레스 라이너(150)는 PMOS의 소오스/드레인 영역에 포함되는 제1 에피택셜 패턴(140)에 압축 응력을 인가함으로써, PMOS의 소자 성능이 개선될 수 있다. By applying compressive stress to the first epitaxial pattern 140 included in the source / drain region of the PMOS, the first stress liner 150 can improve the device performance of the PMOS.

덧붙여, PMOS의 소자 성능을 위해 제1 에피택셜 패턴(140)의 크기를 증가시킬 수 있다. 하지만, 제1 에피택셜 패턴(140)의 크기를 증가시키게 되면, 이웃하는 소자와의 브릿지(bridge) 등이 발생하여 반도체 장치의 성능 및 신뢰성을 저하시킬 수 있다. In addition, the size of the first epitaxial pattern 140 can be increased for the device performance of the PMOS. However, if the size of the first epitaxial pattern 140 is increased, a bridge or the like with neighboring elements may be generated and the performance and reliability of the semiconductor device may be reduced.

하지만, 제1 에피택셜 패턴(140)에 압축 응력을 인가하는 제1 스트레스 라이너(150)를 사용함으로써, 제1 에피택셜 패턴(140)의 크기를 증가시키지 않으면서, PMOS의 소자 성능 및 신뢰성을 개선할 수 있다. However, by using the first stress liner 150 that applies compressive stress to the first epitaxial pattern 140, the device performance and reliability of the PMOS can be improved without increasing the size of the first epitaxial pattern 140 Can be improved.

도 2a 내지 도 3b에서, 제1 스트레스 라이너(150)는 상부 라이너(180)와 접촉할 수 있다. 또한, 제1 스트레스 라이너(150)는 제1 에피택셜 패턴(140) 및 제1 게이트 스페이서(135)와 접촉할 수 있다. 즉, 제1 스트레스 라이너(150)는 제1 게이트 스페이서(135), 제1 에피택셜 패턴(140) 및 상부 라이너(180)와 접촉할 수 있다. In FIGS. 2A-3B, the first stress liner 150 may contact the top liner 180. In addition, the first stress liner 150 may contact the first epitaxial pattern 140 and the first gate spacer 135. That is, the first stress liner 150 may contact the first gate spacer 135, the first epitaxial pattern 140, and the top liner 180.

덧붙여, 제1 영역(I)의 필드 절연막(105)은 제1 스트레스 라이너(150)와 접촉할 수 있다. In addition, the field insulating film 105 of the first region I may be in contact with the first stress liner 150.

하지만, 제2 영역(II)에는 제1 스트레스 라이너(150)가 형성되지 않으므로, 상부 라이너(180)는 제2 게이트 스페이서(235) 및 제2 에피택셜 패턴(240)과 접촉할 수 있다. 또한, 제2 영역(II)의 필드 절연막(105)은 상부 라이너(180)와 접촉할 수 있다. However, since the first stress liner 150 is not formed in the second region II, the upper liner 180 may be in contact with the second gate spacer 235 and the second epitaxial pattern 240. Further, the field insulating film 105 of the second region II may be in contact with the upper liner 180.

층간 절연막(190)은 기판(100) 상에 형성될 수 있다. 좀 더 구체적으로, 층간 절연막(190)은 상부 라이너(180) 상에 형성될 수 있다. An interlayer insulating film 190 may be formed on the substrate 100. More specifically, an interlayer insulating film 190 may be formed on the upper liner 180. [

층간 절연막(190)은 하부 층간 절연막(191)과, 하부 층간 절연막(192) 상의 상부 층간 절연막(192)를 포함할 수 있다. The interlayer insulating film 190 may include a lower interlayer insulating film 191 and an upper interlayer insulating film 192 on the lower interlayer insulating film 192.

하부 층간 절연막(191)은 상부 라이너(180)와 접할 수 있다. 하부 층간 절연막(191)은 제1 게이트 구조체(120)의 측벽 및 제2 게이트 구조체(220)의 측벽을 감쌀 수 있다. The lower interlayer insulating film 191 can be in contact with the upper liner 180. The lower interlayer insulating layer 191 may cover the sidewalls of the first gate structure 120 and the sidewalls of the second gate structure 220.

하부 층간 절연막(191)의 상면은 제1 게이트 전극(130)의 상면 및 제2 게이트 전극(230)의 상면과 동일 평면 상에 놓여있을 수 있다. The upper surface of the lower interlayer insulating film 191 may be on the same plane as the upper surface of the first gate electrode 130 and the upper surface of the second gate electrode 230.

하부 층간 절연막(191)은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.The lower interlayer insulating film 191 may be formed of a material selected from the group consisting of FOX (Flowable Oxide), TOSZ (Tonen SilaZen), USG (Undoped Silica Glass), BSG (Borosilica Glass), PhosphoSilica Glass (PSG), Borophosphosilicate Glass (BPSG) Plasma Enhanced Tetra Ethyl Ortho Silicate, Fluoride Silicate Glass, CDO, Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG, Parylene, Bis-benzocyclobutenes , a porous polymeric material, or a combination thereof.

상부 층간 절연막(192)는 제1 게이트 구조체(120) 및 제2 게이트 구조체(220) 상에 형성될 수 있다. An upper interlayer insulating layer 192 may be formed on the first gate structure 120 and the second gate structure 220.

하부 층간 절연막(191) 및 상부 층간 절연막(192)의 경계는 제1 게이트 구조체(120) 및 제2 게이트 구조체(220)의 상면을 기준으로 나뉠 수 있다. The boundary between the lower interlayer insulating film 191 and the upper interlayer insulating film 192 can be divided based on the upper surfaces of the first gate structure 120 and the second gate structure 220.

상부 층간 절연막(192)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.The upper interlayer insulating film 192 may be formed of a material such as silicon oxide, silicon oxynitride, silicon nitride, FOX, TOSZ, Undoped Silica Glass, BSG (Borosilica Glass), PhosphoSilica Glass ), BPSG (Borophosphosilicate Glass), PETEOS (Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG (Fluoride Silicate Glass), CDO (Carbon Doped Silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG (Organo Silicate Glass) But are not limited to, bis-benzocyclobutenes (BCB), SiLK, polyimide, porous polymeric material, or combinations thereof.

도 2b 및 도 3b에서, 제1 컨택(170)은 제1 에피택셜 패턴(140) 상에 형성되고, 제1 에피택셜 패턴(140)과 연결될 수 있다. In FIGS. 2B and 3B, a first contact 170 is formed on the first epitaxial pattern 140 and may be connected to the first epitaxial pattern 140.

제2 컨택(270)은 제2 에피택셜 패턴(240) 상에 형성되고, 제2 에피택셜 패턴(240)과 연결될 수 있다.The second contact 270 may be formed on the second epitaxial pattern 240 and may be connected to the second epitaxial pattern 240.

제1 컨택(170)과 연결되는 부분의 제1 에피택셜 패턴(140)의 상면과, 제2 컨택(270)과 연결되는 부분의 제2 에피택셜 패턴(240)의 상면은 각각 리세스될 수 있지만, 이에 제한되는 것은 아니다. The upper surface of the first epitaxial pattern 140 connected to the first contact 170 and the upper surface of the second epitaxial pattern 240 connected to the second contact 270 can be respectively recessed However, the present invention is not limited thereto.

제1 컨택(170) 및 제2 컨택(270)은 각각 층간 절연막(190) 내에 형성될 수 있다. The first contact 170 and the second contact 270 may be formed in the interlayer insulating layer 190, respectively.

도 2b 및 도 3b에서 도시되지 않았지만, 제1 컨택(170) 및 제1 에피택셜 패턴(140) 사이와, 제2 컨택(270) 및 제2 에피택셜 패턴(240) 사이에, 각각 실리사이드층이 더 형성될 수도 있다.2B and 3B, a silicide layer is formed between the first contact 170 and the first epitaxial pattern 140 and between the second contact 270 and the second epitaxial pattern 240, respectively, May be formed.

제1 컨택(170) 및 제2 컨택(270)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 붕화물(NiB), 텅스텐 질화물(WN), 알루미늄(Al), 텅스텐(W), 구리(Cu), 코발트(Co) 또는 도핑된 폴리실리콘 중 적어도 하나를 포함할 수 있다. The first contact 170 and the second contact 270 may be formed of a material such as tantalum (Ta), tantalum nitride (TaN), titanium (Ti), titanium nitride (TiN), ruthenium (Ru), cobalt And may include at least one of nickel (Ni), nickel boride (NiB), tungsten nitride (WN), aluminum (Al), tungsten (W), copper (Cu), cobalt .

제1 컨택(170) 및 제2 컨택(270)은 단일 패턴인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 컨택(170) 및 제2 컨택(270)은 각각 배리어막과, 배리어막 상에 형성되는 필링막을 포함할 수도 있다. Although the first contact 170 and the second contact 270 are illustrated as a single pattern, the present invention is not limited thereto. The first contact 170 and the second contact 270 may include a barrier film and a peeling film formed on the barrier film, respectively.

도 2b에서, 제1 스트레스 라이너(150) 및 상부 라이너(180)는 제1 에피택셜 패턴(140)의 상면의 일부를 따라 형성되어 있는 것으로 도시되어 있지만, 이에 제한되는 것은 아니다. In FIG. 2B, the first stress liner 150 and the top liner 180 are shown as being formed along a portion of the top surface of the first epitaxial pattern 140, but are not limited thereto.

제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 길이 방향으로 절단한 단면을 나타내는 도 2b에서, 제1 컨택(170)의 크기가 증가하여도, 제1 스트레스 라이너(150)는 제1 게이트 스페이서(135) 및 상부 라이너(180) 사이에 형성될 수 있다. In FIG. 2B, which shows a section cut along the longitudinal direction of the first pinned pattern 110 and the second pinned pattern 210, even though the size of the first contact 170 increases, 1 gate spacers 135 and the top liner 180. As shown in FIG.

하지만, 제1 컨택(170)의 크기가 증가하게 되면, 제1 컨택(170)을 형성하는 과정 중 제1 에피택셜 패턴(140)의 상면 상에 형성된 제1 스트레스 라이너(150)가 제거될 수 있다. However, when the size of the first contact 170 is increased, the first stress liner 150 formed on the upper surface of the first epitaxial pattern 140 may be removed during the process of forming the first contact 170 have.

이와 같은 경우, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 길이 방향으로 절단한 단면도에서, 제1 스트레스 라이너(150)는 제1 게이트 스페이서(135) 및 상부 라이너(180) 사이와, 필드 절연막(105) 및 상부 라이너(180) 사이에 위치하지만, 제1 에피택셜 패턴(140)의 상면에는 형성되지 않는 것처럼 보일 수 있다.In such a case, in the cross-sectional view cut along the longitudinal direction of the first fin pattern 110 and the second fin pattern 210, the first stress liner 150 is sandwiched between the first gate spacer 135 and the top liner 180 The field insulating film 105 and the upper liner 180 but may not be formed on the upper surface of the first epitaxial pattern 140. [

한편, 도 3b에서, 제1 컨택(170)을 형성하는 과정 중 제1 스트레스 라이너(150)가 제거된다고 하여도, 제1 스트레스 라이너(150)는 제1 에피택셜 패턴(140)의 외주면의 적어도 일부 상에 남아있게 된다. 3B, even if the first stress liner 150 is removed during the process of forming the first contact 170, the first stress liner 150 may be formed on at least the outer surface of the first epitaxial pattern 140 And remains on a part of the image.

제1 에피택셜 패턴(140)의 상면 상에 형성된 상부 라이너(180)도, 제1 스트레스 라이너(150)와 유사한 위치에 남아있게 된다. The upper liner 180 formed on the upper surface of the first epitaxial pattern 140 remains in a position similar to the first stress liner 150. [

이하의 설명에서, 설명의 편의상, 제1 컨택(170) 및 제2 컨택(270)을 도시하지 않은 도면을 이용하여 설명한다. In the following description, for convenience of explanation, the first contact 170 and the second contact 270 will be described with reference to the drawings not shown.

도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4c를 이용하여 설명한 것과 다른 점을 위주로 설명한다. 5 is a view for explaining a semiconductor device according to some embodiments of the present invention. 6 is a view for explaining a semiconductor device according to some embodiments of the present invention. 7 is a view for explaining a semiconductor device according to some embodiments of the present invention. 8 is a view for explaining a semiconductor device according to some embodiments of the present invention. For the sake of convenience of explanation, differences from those described with reference to Figs. 1 to 4C will be mainly described.

참고적으로, 도 5 내지 도 8은 도 1의 A - A를 따라 절단한 단면도들이다.For reference, Figs. 5 to 8 are cross-sectional views taken along line A-A in Fig.

도 5를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 하부 라이너(160)를 더 포함할 수 있다.Referring to FIG. 5, the semiconductor device according to some embodiments of the present invention may further include a first lower liner 160.

제1 하부 라이너(160)는 제1 영역(I)에 형성되고, 제2 영역(II)에 형성되지 않을 수 있다. The first lower liners 160 may be formed in the first region I and not in the second region II.

제1 하부 라이너(160)는 제1 게이트 스페이서(135) 및 제1 스트레스 라이너(150) 사이와, 제1 에피택셜 패턴(140)의 상면 및 제1 스트레스 라이너(150) 사이에 형성될 수 있다. 하지만, 제1 하부 라이너(160)는 제2 게이트 스페이서(235) 및 상부 라이너(180) 사이 및 제2 에피택셜 패턴(240)의 상면 및 상부 라이너(180) 사이에 형성되지 않는다. The first lower liner 160 may be formed between the first gate spacer 135 and the first stress liner 150 and between the upper surface of the first epitaxial pattern 140 and the first stress liner 150 . The first lower liner 160 is not formed between the second gate spacer 235 and the upper liner 180 and between the upper surface of the second epitaxial pattern 240 and the upper liner 180. [

즉, 제1 하부 라이너(160)는 제1 에피택셜 패턴(140)의 상면 및 제1 게이트 스페이서(135)의 측벽을 따라 연장되어 형성되지만, 제2 에피택셜 패턴(240)의 상면 및 제2 게이트 스페이서(235)의 측벽을 따라 연장되어 형성되지 않는다. That is, although the first lower liner 160 is formed to extend along the upper surface of the first epitaxial pattern 140 and the sidewalls of the first gate spacer 135, the upper surface of the second epitaxial pattern 240, And is not formed extending along the side wall of the gate spacer 235.

다르게 설명하면, 제1 하부 라이너(160)는 제1 에피택셜 패턴(140)의 외주면의 적어도 일부를 따라 연장되어 형성되지만, 제2 에피택셜 패턴(240)의 외주면을 따라 연장되어 형성되지 않는다.In other words, the first lower liner 160 is formed to extend along at least a part of the outer circumferential surface of the first epitaxial pattern 140, but is not formed to extend along the outer circumferential surface of the second epitaxial pattern 240.

제1 하부 라이너(160)는 제1 스트레스 라이너(150) 및 필드 절연막(105) 사이에 형성될 수 있다. 제1 하부 라이너(160)는 필드 절연막(105)의 상면을 따라 연장되어 형성될 수 있다. The first lower liner 160 may be formed between the first stress liner 150 and the field insulating film 105. The first lower liner 160 may extend along the upper surface of the field insulating film 105.

하지만, 제1 하부 라이너(160)는 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에 위치하는 필드 절연막(105)의 상면의 일부를 따라 연장될 수 있다. 즉, 필드 절연막(105)의 상면 중, 제1 하부 라이너(160)가 형성되지 않은 부분이 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에 존재할 수 있다.However, the first lower liner 160 may extend along a part of the upper surface of the field insulating film 105 located between the first and second pinned patterns 110 and 210. That is, a portion of the upper surface of the field insulating film 105 where the first lower liner 160 is not formed may exist between the first and second pinned patterns 110 and 210.

제1 스트레스 라이너(150)는 제1 하부 라이너(160) 및 상부 라이너(180) 사이에 형성될 수 있다. 제1 스트레스 라이너(150)는 제1 하부 라이너(160) 및 상부 라이너(180)와 각각 접촉할 수 있다.The first stress liner 150 may be formed between the first lower liner 160 and the upper liner 180. The first stress liner 150 may contact the first lower liner 160 and the upper liner 180, respectively.

제1 하부 라이너(160)는 예를 들어, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 탄질화물 중 적어도 하나를 포함할 수 있다. The first lower liners 160 may comprise at least one of, for example, silicon oxynitride, silicon nitride, or silicon carbonitride.

이하의 설명에서, 제1 하부 라이너(160)는 실리콘 질화물을 포함하는 것으로 설명한다. In the following description, the first lower liner 160 is described as comprising silicon nitride.

도 5에서, 필드 절연막(105) 상에서, 제1 스트레스 라이너(150)의 종단 및 제1 하부 라이너(160)의 종단은 일렬로 배열되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 5, the termination of the first stress liner 150 and the termination of the first lower liner 160 are shown as being arranged in a line on the field insulating film 105. However, It is not.

도 6을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제2 하부 라이너(260)를 더 포함할 수 있다.Referring to FIG. 6, the semiconductor device according to some embodiments of the present invention may further include a second lower liner 260.

제2 하부 라이너(260)는 제2 영역(II)에 형성되고, 제1 영역(I)에 형성되지 않을 수 있다. The second lower liner 260 is formed in the second region II and may not be formed in the first region I.

제2 하부 라이너(260)는 제2 게이트 스페이서(235) 및 상부 라이너(180) 사이와, 제2 에피택셜 패턴(240)의 상면 및 상부 라이너(180) 사이에 형성될 수 있다. 하지만, 제2 하부 라이너(260)는 제1 게이트 스페이서(135) 및 상부 라이너(180) 사이 및 제1 에피택셜 패턴(140)의 상면 및 상부 라이너(180) 사이에 형성되지 않는다. A second lower liner 260 may be formed between the second gate spacer 235 and the upper liner 180 and between the upper surface of the second epitaxial pattern 240 and the upper liner 180. A second lower liner 260 is not formed between the first gate spacer 135 and the top liner 180 and between the top surface of the first epitaxial pattern 140 and the top liner 180.

즉, 제2 하부 라이너(260)는 제2 에피택셜 패턴(240)의 상면 및 제2 게이트 스페이서(235)의 측벽을 따라 연장되어 형성되지만, 제1 에피택셜 패턴(140)의 상면 및 제1 게이트 스페이서(135)의 측벽을 따라 연장되어 형성되지 않는다. That is, although the second lower liner 260 is formed to extend along the upper surface of the second epitaxial pattern 240 and the sidewalls of the second gate spacer 235, the upper surface of the first epitaxial pattern 140, And is not formed to extend along the side wall of the gate spacer 135.

다르게 설명하면, 제2 하부 라이너(260)는 제2 에피택셜 패턴(240)의 외주면의 적어도 일부를 따라 연장되어 형성되지만, 제1 에피택셜 패턴(140)의 외주면을 따라 연장되어 형성되지 않는다.In other words, the second lower liner 260 is formed to extend along at least a part of the outer circumferential surface of the second epitaxial pattern 240, but is not formed to extend along the outer circumferential surface of the first epitaxial pattern 140.

제2 하부 라이너(260)는 상부 라이너(180) 및 필드 절연막(105) 사이에 형성될 수 있다. 제2 하부 라이너(260)는 필드 절연막(105)의 상면을 따라 연장되어 형성될 수 있다. The second lower liner 260 may be formed between the upper liner 180 and the field insulating film 105. The second lower liner 260 may extend along the upper surface of the field insulating film 105.

하지만, 제2 하부 라이너(260)는 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에 위치하는 필드 절연막(105)의 상면의 일부를 따라 연장될 수 있다. 즉, 필드 절연막(105)의 상면 중, 제2 하부 라이너(260)가 형성되지 않은 부분이 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에 존재할 수 있다.However, the second lower liner 260 may extend along a part of the upper surface of the field insulating film 105 located between the first fin pattern 110 and the second fin pattern 210. That is, a portion of the upper surface of the field insulating film 105 where the second lower liner 260 is not formed may exist between the first fin pattern 110 and the second fin pattern 210.

제2 하부 라이너(260)는 예를 들어, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 탄질화물 중 적어도 하나를 포함할 수 있다. The second lower liner 260 may comprise at least one of, for example, silicon oxynitride, silicon nitride, or silicon carbonitride.

이하의 설명에서, 제2 하부 라이너(260)는 실리콘 질화물을 포함하는 것으로 설명한다. In the following description, the second lower liner 260 is described as comprising silicon nitride.

도 6에서, 필드 절연막(105) 상에서, 제1 스트레스 라이너(150)의 종단 및 제2 하부 라이너(260)의 종단은 중첩되지 되지 않고, 서로 간에 접촉하는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.6, the termination of the first stress liner 150 and the termination of the second lower liner 260 are shown as being in contact with each other without being overlapped on the field insulating film 105. However, But is not limited thereto.

즉, 필드 절연막(105) 상에서, 제1 스트레스 라이너(150)의 일부와 제2 하부 라이너(260)의 일부가 중첩될 수도 있고, 제1 스트레스 라이너(150)와 제2 하부 라이너(260)가 접촉하지 않을 수도 있다. That is, a part of the first stress liner 150 and a part of the second lower liner 260 may be overlapped on the field insulating film 105, and the first stress liner 150 and the second lower liner 260 It may not contact.

게다가, 제2 하부 라이너(260) 및 상부 라이너(180)는 각각 실리콘 질화막일 수 있다. 도 6에서, 제2 하부 라이너(260) 및 상부 라이너(180)는 구분되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 제2 하부 라이너(260) 및 상부 라이너(180)는 각각 실리콘 질화막을 포함하고 있어, 제2 하부 라이너(260) 및 상부 라이너(180)가 구분되지 않기 때문에, 제2 하부 라이너(260) 및 상부 라이너(180)는 하나의 실리콘 질화막인 것으로 볼 수도 있다.In addition, the second lower liner 260 and the upper liner 180 may each be a silicon nitride film. In FIG. 6, the second lower liner 260 and the upper liner 180 are shown to be distinct, but are not limited thereto. The second lower liner 260 and the upper liner 180 each include a silicon nitride film and the second lower liner 260 and the upper liner 180 are not distinguished from each other. And the upper liner 180 may be regarded as one silicon nitride film.

제2 하부 라이너(260) 및 상부 라이너(180)는 각각 실리콘 질화막을 포함하고, 제2 하부 라이너(260) 및 상부 라이너(180) 사이의 경계가 구분되지 않을 경우, 제1 스트레스 라이너(150) 상의 실리콘 질화막의 두께(t1)는 제2 영역(II)의 필드 절연막(105) 상의 실리콘 질화막의 두께(t2)보다 얇다.The first and second upper and lower liners 260 and 180 each comprise a silicon nitride film and the first stress liner 150 is not bounded between the second lower liner 260 and the upper liner 180, The thickness t1 of the silicon nitride film on the field insulating film 105 in the second region II is thinner than the thickness t2 of the silicon nitride film on the field insulating film 105 in the second region II.

도 7을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 하부 라이너(160) 및 제2 하부 라이너(260)를 더 포함할 수 있다. Referring to FIG. 7, the semiconductor device according to some embodiments of the present invention may further include a first lower liner 160 and a second lower liner 260.

제1 하부 라이너(160)는 제1 영역(I)에 형성되고, 제2 하부 라이너(260)는 제2 영역(II)에 형성될 수 있다.The first lower liner 160 may be formed in the first region I and the second lower liner 260 may be formed in the second region II.

제1 하부 라이너(160)는 제1 게이트 스페이서(135) 및 제1 스트레스 라이너(150) 사이와, 제1 에피택셜 패턴(140)의 상면 및 제1 스트레스 라이너(150) 사이에 형성될 수 있다. 제2 하부 라이너(260)는 제2 게이트 스페이서(235) 및 상부 라이너(180) 사이 및 제2 에피택셜 패턴(240)의 상면 및 상부 라이너(180) 사이에 형성될 수 있다.The first lower liner 160 may be formed between the first gate spacer 135 and the first stress liner 150 and between the upper surface of the first epitaxial pattern 140 and the first stress liner 150 . A second lower liner 260 may be formed between the second gate spacer 235 and the top liner 180 and between the top surface of the second epitaxial pattern 240 and the top liner 180.

제1 하부 라이너(160)는 제1 에피택셜 패턴(140)의 상면 및 제1 게이트 스페이서(135)의 측벽을 따라 연장되어 형성될 수 있다. 제2 하부 라이너(260)는 제2 에피택셜 패턴(240)의 상면 및 제2 게이트 스페이서(235)의 측벽을 따라 연장되어 형성될 수 있다. The first lower liner 160 may be formed to extend along the upper surface of the first epitaxial pattern 140 and the sidewalls of the first gate spacer 135. The second lower liner 260 may be formed to extend along the upper surface of the second epitaxial pattern 240 and the sidewalls of the second gate spacer 235.

다르게 설명하면, 제1 하부 라이너(160)는 제1 에피택셜 패턴(140)의 외주면의 적어도 일부를 따라 연장되어 형성될 수 있다. 제2 하부 라이너(260)는 제2 에피택셜 패턴(240)의 외주면을 따라 연장되어 형성될 수 있다.In other words, the first lower liners 160 may extend along at least a portion of the outer circumferential surface of the first epitaxial pattern 140. The second lower liner 260 may be formed extending along the outer circumferential surface of the second epitaxial pattern 240.

제1 하부 라이너(160)는 제1 스트레스 라이너(150) 및 필드 절연막(105) 사이에 형성될 수 있다. 제2 하부 라이너(260)는 상부 라이너(180) 및 필드 절연막(105) 사이에 형성될 수 있다. The first lower liner 160 may be formed between the first stress liner 150 and the field insulating film 105. The second lower liner 260 may be formed between the upper liner 180 and the field insulating film 105.

제1 하부 라이너(160) 및 제2 하부 라이너(260)는 동일 레벨에서 형성될 수 있다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다. 제1 하부 라이너(160) 및 제2 하부 라이너(260)는 필드 절연막(105) 상에서 직접 연결될 수 있다.The first lower liner 160 and the second lower liner 260 may be formed at the same level. Here, "the same level" means that it is formed by the same manufacturing process. The first lower liner 160 and the second lower liner 260 may be directly connected to each other on the field insulating film 105.

제2 하부 라이너(260) 및 상부 라이너(180)는 각각 실리콘 질화막을 포함하고, 제2 하부 라이너(260) 및 상부 라이너(180) 사이의 경계가 구분되지 않을 경우, 제1 스트레스 라이너(150) 상의 실리콘 질화막의 두께(t1)는 제2 영역(II)의 필드 절연막(105) 상의 실리콘 질화막의 두께(t2)보다 얇다.The first and second upper and lower liners 260 and 180 each comprise a silicon nitride film and the first stress liner 150 is not bounded between the second lower liner 260 and the upper liner 180, The thickness t1 of the silicon nitride film on the field insulating film 105 in the second region II is thinner than the thickness t2 of the silicon nitride film on the field insulating film 105 in the second region II.

도 8을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제2 스트레스 라이너(250)를 더 포함할 수 있다. Referring to FIG. 8, the semiconductor device according to some embodiments of the present invention may further include a second stress liner 250.

제1 스트레스 라이너(150)는 제1 영역(I)에 형성되고, 제2 스트레스 라이너(250)는 제2 영역(II)에 형성될 수 있다. The first stress liner 150 may be formed in the first region I and the second stress liner 250 may be formed in the second region II.

제2 스트레스 라이너(250)는 제2 게이트 스페이서(235) 및 상부 라이너(180) 사이와, 제2 에피택셜 패턴(240)의 상면 및 상부 라이너(180) 사이에 형성될 수 있다. 즉, 제2 스트레스 라이너(250)는 제2 에피택셜 패턴(240)의 상면 및 제2 게이트 스페이서(235)의 측벽을 따라 연장되어 형성될 수 있다. A second stress liner 250 may be formed between the second gate spacer 235 and the top liner 180 and between the top surface of the second epitaxial pattern 240 and the top liner 180. That is, the second stress liner 250 may extend along the upper surface of the second epitaxial pattern 240 and the sidewalls of the second gate spacer 235.

다르게 설명하면, 제2 스트레스 라이너(250)는 제2 에피택셜 패턴(240)의 외주면의 적어도 일부를 따라 연장되어 형성될 수 있다. In other words, the second stress liner 250 may be formed to extend along at least a part of the outer circumferential surface of the second epitaxial pattern 240.

제2 스트레스 라이너(250)는 상부 라이너(180) 및 필드 절연막(105) 사이에 형성될 수 있다. 제2 스트레스 라이너(250)는 필드 절연막(105)의 상면을 따라 연장되어 형성될 수 있다. A second stress liner 250 may be formed between the top liner 180 and the field insulating film 105. The second stress liner 250 may be formed extending along the upper surface of the field insulating film 105.

제2 스트레스 라이너(250)는 상부 라이너(180)와 접촉할 수 있다. 또한, 제2 스트레스 라이너(250)는 제2 에피택셜 패턴(240) 및 제2 게이트 스페이서(235)와 접촉할 수 있다. 즉, 제2 스트레스 라이너(250)는 제2 게이트 스페이서(235), 제2 에피택셜 패턴(240) 및 상부 라이너(180)와 접촉할 수 있다. The second stress liner 250 may contact the top liner 180. Also, the second stress liner 250 may contact the second epitaxial pattern 240 and the second gate spacer 235. That is, the second stress liner 250 may contact the second gate spacer 235, the second epitaxial pattern 240, and the top liner 180.

덧붙여, 제2 영역(II)의 필드 절연막(105)은 제2 스트레스 라이너(250)와 접촉할 수 있다.In addition, the field insulating film 105 of the second region II may be in contact with the second stress liner 250.

제2 스트레스 라이너(250)는 산화 반응에 의해 부피가 팽창하는 물질의 산화물을 포함할 수 있다. 제2 스트레스 라이너(250)은 예를 들어, 실리콘 산화물, 게르마늄 산화물, 알루미늄 산화물 중 적어도 하나를 포함할 수 있다. The second stress liner 250 may comprise an oxide of a material that bulges by oxidation reaction. The second stress liner 250 may comprise at least one of, for example, silicon oxide, germanium oxide, or aluminum oxide.

이하의 설명에서, 제2 스트레스 라이너(250)는 실리콘 산화물을 포함하는 것으로 설명한다. In the following description, the second stress liner 250 is described as comprising silicon oxide.

필드 절연막(105) 상에서, 제2 스트레스 라이너(250)는 제1 스트레스 라이너(150)와 직접 연결될 수 있다.On the field insulating film 105, the second stress liner 250 may be directly connected to the first stress liner 150.

제1 스트레스 라이너(150)의 두께(t3)는 제2 스트레스 라이너(250)의 두께(t4)와 다를 수 있다. 예를 들어, PMOS 형성 영역인 제1 영역(I)의 제1 스트레스 라이너(150)의 두께(t3)는 NMOS 형성 영역인 제2 영역(II)의 제2 스트레스 라이너(250)의 두께(t4)보다 두꺼울 수 있다. The thickness t3 of the first stress liner 150 may be different from the thickness t4 of the second stress liner 250. [ For example, the thickness t3 of the first stress liner 150 in the first region I as the PMOS forming region is smaller than the thickness t4 of the second stress liner 250 in the second region II as the NMOS forming region ).

한편, 앞에서 설명한 것과 달리, 제1 영역(I) 및 제2 영역(II)이 모두 PMOS 형성 영역이거나, NMOS 형성 영역일 수 있다. 이와 같은 경우, 제1 스트레스 라이너(150)의 두께(t3)와, 제2 스트레스 라이너(250)의 두께(t4)를 다르게 할 수 있다. 이로써, 제1 영역(I) 및 제2 영역(II)에 동일한 도전형의 트랜지스터가 형성되지만, 제1 영역(I)에 형성된 트랜지스터의 소자 성능은 제2 영역(II)에 형성된 트랜지스터의 소자 성능과 다를 수 있다. On the other hand, unlike the above description, the first region I and the second region II may all be PMOS formation regions or NMOS formation regions. In this case, the thickness t3 of the first stress liner 150 and the thickness t4 of the second stress liner 250 can be made different. In this way, transistors of the same conductivity type are formed in the first region (I) and the second region (II), but the device performance of the transistor formed in the first region (I) .

도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 8을 이용하여 설명한 것과 다른 점을 위주로 설명한다. .9 is a view for explaining a semiconductor device according to some embodiments of the present invention. For the sake of convenience of explanation, the differences from those described with reference to Fig. 8 will be mainly described. .

도 9를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제2 하부 라이너(260)를 더 포함할 수 있다.Referring to FIG. 9, the semiconductor device according to some embodiments of the present invention may further include a second lower liner 260.

제2 하부 라이너(260)는 제2 영역(II)에 형성되고, 제1 영역(I)에 형성되지 않을 수 있다. The second lower liner 260 is formed in the second region II and may not be formed in the first region I.

제2 하부 라이너(260)는 제2 게이트 스페이서(235) 및 제2 스트레스 라이너(250) 사이와, 제2 에피택셜 패턴(240)의 상면 및 제2 스트레스 라이너(250) 사이에 형성될 수 있다. 하지만, 제2 하부 라이너(260)는 제1 게이트 스페이서(135) 및 상부 라이너(180) 사이 및 제1 에피택셜 패턴(140)의 상면 및 상부 라이너(180) 사이에 형성되지 않는다. A second lower liner 260 may be formed between the second gate spacer 235 and the second stress liner 250 and between the upper surface of the second epitaxial pattern 240 and the second stress liner 250 . A second lower liner 260 is not formed between the first gate spacer 135 and the top liner 180 and between the top surface of the first epitaxial pattern 140 and the top liner 180.

즉, 제2 하부 라이너(260)는 제2 에피택셜 패턴(240)의 상면 및 제2 게이트 스페이서(235)의 측벽을 따라 연장되어 형성되지만, 제1 에피택셜 패턴(140)의 상면 및 제1 게이트 스페이서(135)의 측벽을 따라 연장되어 형성되지 않는다. That is, although the second lower liner 260 is formed to extend along the upper surface of the second epitaxial pattern 240 and the sidewalls of the second gate spacer 235, the upper surface of the first epitaxial pattern 140, And is not formed to extend along the side wall of the gate spacer 135.

다르게 설명하면, 제2 하부 라이너(260)는 제2 에피택셜 패턴(240)의 외주면의 적어도 일부를 따라 연장되어 형성되지만, 제1 에피택셜 패턴(140)의 외주면을 따라 연장되어 형성되지 않는다.In other words, the second lower liner 260 is formed to extend along at least a part of the outer circumferential surface of the second epitaxial pattern 240, but is not formed to extend along the outer circumferential surface of the first epitaxial pattern 140.

제2 하부 라이너(260)는 제2 스트레스 라이너(250) 및 필드 절연막(105) 사이에 형성될 수 있다. 제2 하부 라이너(260)는 필드 절연막(105)의 상면을 따라 연장되어 형성될 수 있다. The second lower liner 260 may be formed between the second stress liner 250 and the field insulating film 105. The second lower liner 260 may extend along the upper surface of the field insulating film 105.

하지만, 제2 하부 라이너(260)는 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에 위치하는 필드 절연막(105)의 상면의 일부를 따라 연장될 수 있다. 즉, 필드 절연막(105)의 상면 중, 제2 하부 라이너(260)가 형성되지 않은 부분이 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에 존재할 수 있다. However, the second lower liner 260 may extend along a part of the upper surface of the field insulating film 105 located between the first fin pattern 110 and the second fin pattern 210. That is, a portion of the upper surface of the field insulating film 105 where the second lower liner 260 is not formed may exist between the first fin pattern 110 and the second fin pattern 210.

제2 스트레스 라이너(250)는 제2 하부 라이너(260) 및 상부 라이너(180)와 각각 접촉할 수 있다. The second stress liner 250 may contact the second lower liner 260 and the upper liner 180, respectively.

도 9에서 도시된 것과 달리, 제1 스트레스 라이너(150) 및 필드 절연막(105) 사이와, 제1 스트레스 라이너(150) 및 제1 게이트 스페이서(135)사이와, 제1 스트레스 라이너(150) 및 제1 에피택셜 패턴(140) 사이에, 도 7에서 설명한 것과 같은 제1 하부 라이너(160)가 형성될 수도 있다.9, between the first stress liner 150 and the field insulating film 105, between the first stress liner 150 and the first gate spacer 135, between the first stress liner 150 and the field insulating film 105, Between the first epitaxial patterns 140, a first lower liner 160 as illustrated in FIG. 7 may be formed.

도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4c를 이용하여 설명한 것과 다른 점을 위주로 설명한다.10 is a view for explaining a semiconductor device according to some embodiments of the present invention. 11 is a view for explaining a semiconductor device according to some embodiments of the present invention. 12 is a view for explaining a semiconductor device according to some embodiments of the present invention. For the sake of convenience of explanation, differences from those described with reference to Figs. 1 to 4C will be mainly described.

도 10을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 스트레스 라이너(150)와 제1 게이트 스페이서(135)의 측벽 사이에 형성된 도전성 라이너(155)을 더 포함할 수 있다.10, the semiconductor device according to some embodiments of the present invention may further include a conductive liner 155 formed between the first stress liner 150 and the sidewalls of the first gate spacer 135.

도전성 라이너(155)는 제1 영역(I)에는 형성되고, 제2 영역(II)에는 형성되지 않는다. The conductive liner 155 is formed in the first region I and not in the second region II.

도전성 라이너(155)는 제1 스트레스 라이너(150)가 형성되는 과정에서 나타날 수 있다. 좀 더 구체적으로, 제1 스트레스 라이너(150)는 산화 반응에 의해 부피가 팽창하는 물질을 산화시켜 형성한다. 이 때, 산화 반응에 의해 부피가 팽창하는 물질 중의 일부가 산화가 되지 않을 수 있다. 이와 같은 경우, 도전성 라이너(155)가 형성될 수 있다. The conductive liner 155 may appear in the process of forming the first stress liner 150. More specifically, the first stress liner 150 is formed by oxidizing a material that expands in volume by an oxidation reaction. At this time, a part of the material expanding in volume by the oxidation reaction may not be oxidized. In such a case, a conductive liner 155 may be formed.

도전성 라이너(155)는 예를 들어, 실리콘, 실리콘 게르마늄, 게르마늄, 알루미늄 등을 포함할 수 있다. 도전성 라이너(155)가 실리콘, 실리콘 게르마늄, 게르마늄을 포함할 경우, 도전성 라이너(155)는 반도체 라이너일 수 있다. 반면, 도전성 라이너(155)가 알루미늄을 포함할 경우, 도전성 라이너(155)는 금속성 라이너일 수 있다. The conductive liner 155 may include, for example, silicon, silicon germanium, germanium, aluminum, and the like. When the conductive liner 155 comprises silicon, silicon germanium, germanium, the conductive liner 155 may be a semiconductor liner. On the other hand, if the conductive liner 155 comprises aluminum, the conductive liner 155 may be a metallic liner.

도 10에서, 도전성 라이너(155)는 제1 스트레스 라이너(150)와 제1 게이트 스페이서(135)의 측벽 사이 위치하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 10, the conductive liner 155 is illustrated as being positioned between the first stress liner 150 and the sidewall of the first gate spacer 135, but is not limited thereto.

또한, 도 10에서, 도전성 라이너(155)는 제1 게이트 스페이서(135)의 측벽을 따라 연장되는 라인 패턴일 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 도전성 라이너(155)는 스팟(spot) 형태의 패턴일 수도 있다.10, the conductive liner 155 is shown as being a line pattern extending along the sidewalls of the first gate spacer 135, but is not limited thereto. That is, the conductive liner 155 may be a pattern in the form of a spot.

도 11을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 핀형 패턴(110)의 종단에 형성된 제1 에피택셜 패턴(140)과, 제2 핀형 패턴(210)의 종단에 형성된 제2 에피택셜 패턴(240)은 각각 패싯(facet)을 포함할 수 있다.Referring to FIG. 11, in a semiconductor device according to some embodiments of the present invention, a first epitaxial pattern 140 formed at the end of the first fin type pattern 110 and a second epitaxial pattern 140 formed at the end of the second fin type pattern 210 The second epitaxial pattern 240 may each include a facet.

좀 더 구체적으로, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 길이 방향으로 절단한 단면도에서, 필드 절연막(105)을 사이에 두고 마주하는 제1 에피택셜 패턴(140) 및 제2 에피택셜 패턴(240)은 각각 패싯을 포함할 수 있다.More specifically, the first epitaxial pattern 140 and the second epitaxial pattern 140, which face each other with the field insulating film 105 interposed therebetween, are formed in the longitudinal direction of the first fin type pattern 110 and the second fin type pattern 210, 2 epitaxial pattern 240 may each include facets.

도 12를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 필드 절연막(105)의 상면으로부터 제1 에피택셜 패턴(140)의 최상부까지의 높이(h1)는 필드 절연막(105)의 상면으로부터 제2 에피택셜 패턴(240)의 최상부까지의 높이(h2)와 다를 수 있다.12, the height h1 from the upper surface of the field insulating film 105 to the uppermost portion of the first epitaxial pattern 140 in the semiconductor device according to some embodiments of the present invention is larger than the height h1 of the upper surface of the field insulating film 105 (H2) to the uppermost portion of the second epitaxial pattern 240. In this case,

예를 들어, 필드 절연막(105)의 상면으로부터 제1 에피택셜 패턴(140)의 최상부까지의 높이(h1)는 필드 절연막(105)의 상면으로부터 제2 에피택셜 패턴(240)의 최상부까지의 높이(h2)보다 클 수 있다. For example, the height h1 from the top surface of the field insulating film 105 to the top of the first epitaxial pattern 140 is equal to the height h1 from the top surface of the field insulating film 105 to the top of the second epitaxial pattern 240 (h2).

도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 14는 도 13의 A - A를 따라서 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 4c를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.13 is a layout diagram for explaining a semiconductor device according to some embodiments of the present invention. 14 is a cross-sectional view taken along line A-A in Fig. For convenience of explanation, the description will be centered on differences from those described with reference to Figs. 1 to 4C.

도 13 및 도 14를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 핀형 패턴(110)의 단변(110b)과 제2 핀형 패턴(210)의 단변(210b) 사이에 배치되는 제1 더미 금속 게이트 구조체(420)를 더 포함할 수 있다.13 and 14, a semiconductor device according to some embodiments of the present invention includes a first pinned pattern 110 and a second pinned pattern 210 disposed between the short side 110b of the first pinned pattern 110 and the short side 210b of the second pinned pattern 210 1 < / RTI > dummy metal gate structure 420 as shown in FIG.

제1 핀형 패턴(110)의 단변(110b)과 제2 핀형 패턴(210)의 단변(210b) 사이에 위치하는 필드 절연막(105)의 상면은 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면보다 높거나 같을 수 있다.The upper surface of the field insulating film 105 located between the short side 110b of the first pin type pattern 110 and the short side 210b of the second pin type pattern 210 is formed on the upper surface of the first pin type pattern 110, May be higher than or equal to the upper surface of the pattern 210.

제1 더미 금속 게이트 구조체(420)는 제1 더미 금속 게이트 전극(430)과, 제1 더미 절연막(425)과, 제1 더미 게이트 스페이서(435)를 포함할 수 있다. The first dummy metal gate structure 420 may include a first dummy metal gate electrode 430, a first dummy insulating film 425, and a first dummy gate spacer 435.

제1 더미 게이트 스페이서(435)는 제1 더미 게이트 트렌치(430t)를 정의할 수 있다. 제1 더미 절연막(425)은 제1 더미 게이트 트렌치(430t)의 측벽 및 바닥면을 따라 형성될 수 있다. 제1 더미 금속 게이트 전극(430)은 제1 더미 절연막(425) 상에 형성되고, 제1 더미 게이트 트렌치(430t)를 채울 수 있다. The first dummy gate spacers 435 may define a first dummy gate trench 430t. The first dummy insulating film 425 may be formed along the sidewalls and the bottom surface of the first dummy gate trench 430t. The first dummy metal gate electrode 430 is formed on the first dummy insulating film 425 and can fill the first dummy gate trench 430t.

제1 에피택셜 패턴(140)과 필드 절연막(105) 사이에, 제1 핀형 패턴(110)의 일부가 개재될 수 있다. 제2 에피택셜 패턴(240)과 필드 절연막(105) 사이에, 제2 핀형 패턴(210)의 일부가 개재될 수 있다.A part of the first fin type pattern 110 may be interposed between the first epitaxial pattern 140 and the field insulating film 105. [ A part of the second fin type pattern 210 may be interposed between the second epitaxial pattern 240 and the field insulating film 105. [

제1 스트레스 라이너(150)는 제1 게이트 전극(130)에 인접하는 제1 더미 게이트 스페이서(435)와 상부 라이너(180) 사이에 형성될 수 있다. 제1 스트레스 라이너(150)는 제1 게이트 전극(130)에 인접하는 제1 더미 게이트 스페이서(435)의 측벽을 따라 연장될 수 있다. The first stress liner 150 may be formed between the first dummy gate spacer 435 adjacent the first gate electrode 130 and the top liner 180. The first stress liner 150 may extend along the sidewalls of the first dummy gate spacers 435 adjacent the first gate electrode 130.

하지만, 제1 스트레스 라이너(150)는 제2 게이트 전극(230)에 인접하는 제1 더미 게이트 스페이서(435)와 상부 라이너(180) 사이에 형성되지 않는다. However, the first stress liner 150 is not formed between the first dummy gate spacer 435 adjacent to the second gate electrode 230 and the top liner 180.

즉, 제1 더미 금속 게이트 전극(430)을 중심으로, 제1 게이트 전극(130)에 인접하는 제1 더미 금속 게이트 구조체(420)의 측벽 상에 제1 스트레스 라이너(150)가 형성될 수 있다. That is, a first stress liner 150 may be formed on the sidewalls of the first dummy metal gate structure 420 adjacent the first gate electrode 130, around the first dummy metal gate electrode 430 .

반면, 제1 더미 금속 게이트 전극(430)을 중심으로, 제2 게이트 전극(230)에 인접하는 제1 더미 금속 게이트 구조체(420)의 측벽 상에 제1 스트레스 라이너(150)가 형성되지 않는다. On the other hand, the first stress liner 150 is not formed on the sidewalls of the first dummy metal gate structure 420 adjacent to the second gate electrode 230 about the first dummy metal gate electrode 430.

도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 16은 도 15의 A - A를 따라서 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 4c를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 15 is a layout diagram illustrating a semiconductor device according to some embodiments of the present invention. 16 is a cross-sectional view taken along line A-A in Fig. For convenience of explanation, the description will be centered on differences from those described with reference to Figs. 1 to 4C.

도 15 및 도 16을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 핀형 패턴(110)의 종단을 감싸는 제2 더미 금속 게이트 구조체(440)와, 제2 핀형 패턴(210)의 종단을 감싸는 제3 더미 금속 게이트 구조체(460)를 더 포함할 수 있다.15 and 16, a semiconductor device according to some embodiments of the present invention includes a second dummy metal gate structure 440 surrounding the termination of the first fin-shaped pattern 110 and a second dummy metal gate structure 440 surrounding the second fin- And a third dummy metal gate structure 460 surrounding the termination.

제2 더미 금속 게이트 구조체(440)는 제2 더미 금속 게이트 전극(450)과, 제2 더미 절연막(445)과, 제2 더미 게이트 스페이서(455)를 포함할 수 있다. The second dummy metal gate structure 440 may include a second dummy metal gate electrode 450, a second dummy insulating film 445, and a second dummy gate spacer 455.

제2 더미 게이트 스페이서(455)는 제2 더미 게이트 트렌치(450t)를 정의할 수 있다. 제2 더미 절연막(445)은 제2 더미 게이트 트렌치(450t)의 측벽 및 바닥면을 따라 형성될 수 있다. 제2 더미 금속 게이트 전극(450)은 제2 더미 절연막(445) 상에 형성되고, 제2 더미 게이트 트렌치(450t)를 채울 수 있다. The second dummy gate spacers 455 may define a second dummy gate trench 450t. The second dummy insulating film 445 may be formed along the sidewalls and the bottom surface of the second dummy gate trench 450t. The second dummy metal gate electrode 450 is formed on the second dummy insulating film 445 and can fill the second dummy gate trench 450t.

제3 더미 금속 게이트 구조체(460)는 제3 더미 금속 게이트 전극(470)과, 제3 더미 절연막(465)과, 제3 더미 게이트 스페이서(475)를 포함할 수 있다. The third dummy metal gate structure 460 may include a third dummy metal gate electrode 470, a third dummy dielectric film 465, and a third dummy gate spacer 475.

제3 더미 게이트 스페이서(475)는 제3 더미 게이트 트렌치(470t)를 정의할 수 있다. 제3 더미 절연막(465)은 제3 더미 게이트 트렌치(470t)의 측벽 및 바닥면을 따라 형성될 수 있다. 제3 더미 금속 게이트 전극(470)은 제3 더미 절연막(465) 상에 형성되고, 제3 더미 게이트 트렌치(470t)를 채울 수 있다. The third dummy gate spacer 475 may define a third dummy gate trench 470t. The third dummy insulating film 465 may be formed along the sidewalls and the bottom surface of the third dummy gate trench 470t. The third dummy metal gate electrode 470 is formed on the third dummy insulating film 465 and can fill the third dummy gate trench 470t.

제1 스트레스 라이너(150)는 제2 더미 게이트 스페이서(455)와 상부 라이너(180) 사이에 형성될 수 있다. 제1 스트레스 라이너(150)는 제2 더미 게이트 스페이서(455)의 측벽을 따라 연장될 수 있다. A first stress liner 150 may be formed between the second dummy gate spacers 455 and the top liner 180. The first stress liner 150 may extend along the sidewalls of the second dummy gate spacers 455.

제2 더미 금속 게이트 구조체(440) 및 제3 더미 금속 게이트 구조체(460) 사이의 제1 스트레스 라이너(150)는 L자 형태일 수 있지만, 이에 제한되는 것은 아니다.The first stress liner 150 between the second dummy metal gate structure 440 and the third dummy metal gate structure 460 may be L-shaped, but is not limited thereto.

하지만, 제1 스트레스 라이너(150)는 제3 더미 게이트 스페이서(475)와 상부 라이너(180) 사이에 형성되지 않는다. However, the first stress liner 150 is not formed between the third dummy gate spacer 475 and the top liner 180.

도 15 및 도 16에서, 제2 더미 금속 게이트 구조체(440) 및 제3 더미 금속 게이트 구조체(460) 사이에 다른 더미 금속 게이트 전극이 없는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.Although it is shown in Figures 15 and 16 that there is no other dummy metal gate electrode between the second dummy metal gate structure 440 and the third dummy metal gate structure 460, It is not.

도 17은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 18은 도 17의 E - E를 따라서 절단한 단면도이다. 도 19는 도 17의 F - F 및 G - G를 따라서 절단한 단면도이다.17 is a layout diagram illustrating a semiconductor device according to some embodiments of the present invention. 18 is a cross-sectional view taken along line E-E in Fig. 19 is a cross-sectional view taken along the line F-F and G-G in Fig.

참고적으로, 도 1 내지 도 16을 통해 설명한 내용과 중복되는 내용은 간략히 설명하거나, 생략한다.For reference, contents overlapping with those described with reference to Figs. 1 to 16 will be briefly described or omitted.

도 17 내지 도 19를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 핀형 패턴(110)과, 제3 핀형 패턴(310)과, 제1 게이트 구조체(120)와, 제3 게이트 구조체(320)와, 제1 에피택셜 패턴(140)과, 제3 에피택셜 패턴(340)과, 제1 스트레스 라이너(150)와, 상부 라이너(180)를 포함할 수 있다.17 to 19, a semiconductor device according to some embodiments of the present invention includes a first fin type pattern 110, a third fin type pattern 310, a first gate structure 120, A gate structure 320, a first epitaxial pattern 140, a third epitaxial pattern 340, a first stress liner 150, and a top liner 180.

기판(100)은 제1 영역(I)과 제3 영역(III)을 포함할 수 있다. 제1 영역(I)과 제3 영역(III)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다. The substrate 100 may include a first region I and a third region III. The first region I and the third region III may be spaced apart from each other or may be connected to each other.

제1 영역(I) 및 제3 영역(III) 사이에서의 상부 라이너(180) 및 제1 스트레스 라이너(150)의 위치 관계를 용이하게 설명하기 위해, 도 17 및 도 18은 제1 영역(I) 및 제3 영역(III)이 서로 연결된 것처럼 도시하였지만, 이에 제한되는 것은 아니다.To easily explain the positional relationship between the top liner 180 and the first stress liner 150 between the first region I and the third region III, And the third region III are connected to each other, however, the present invention is not limited thereto.

또한, 제1 영역(I)에 형성되는 트랜지스터와 제3 영역(III)에 형성되는 트랜지스터는 동일한 타입일 수도 있고, 서로 다른 타입일 수도 있다. In addition, the transistor formed in the first region I and the transistor formed in the third region III may be the same type or different types.

이하의 설명에서, 제1 영역(I)은 PMOS 형성 영역이고, 제3 영역(III)은 NMOS 형성 영역인 것으로 설명한다.In the following description, it is assumed that the first region I is a PMOS forming region and the third region III is an NMOS forming region.

제1 핀형 패턴(110)은 제1 영역(I)의 기판(100) 상에 형성될 수 있다. 예를 들어, 제1 핀형 패턴(110)은 기판(100)으로부터 돌출되어 있을 수 있다. The first fin-shaped pattern 110 may be formed on the substrate 100 of the first region I. For example, the first fin-shaped pattern 110 may protrude from the substrate 100.

제3 핀형 패턴(310)은 제3 영역(III)의 기판(100) 상에 형성될 수 있다. 예를 들어, 제3 핀형 패턴(310)은 기판(100)으로부터 돌출되어 있을 수 있다. The third pinned pattern 310 may be formed on the substrate 100 of the third region III. For example, the third pinned pattern 310 may protrude from the substrate 100.

제1 핀형 패턴(110) 및 제3 핀형 패턴(310)은 각각 제1 방향(X)으로 길게 연장되어 형성될 수 있다. 제1 핀형 패턴(110) 및 제3 핀형 패턴(310)은 서로 간에 이격되어 형성된다. The first fin pattern 110 and the third fin pattern 310 may be extended in the first direction X, respectively. The first fin type pattern 110 and the third fin type pattern 310 are formed spaced apart from each other.

제1 핀형 패턴(110) 및 제3 핀형 패턴(310)은 제1 핀형 패턴(110)의 장변(110a) 및 제3 핀형 패턴(310)의 장변(310a)이 마주보도록 형성될 수 있다. 제1 방향(X)으로 길게 연장된 제1 핀형 패턴(110) 및 제3 핀형 패턴(310)은 제2 방향(Y)으로 인접하여 배열될 수 있다. The first fin pattern 110 and the third fin pattern 310 may be formed such that the long side 110a of the first fin pattern 110 and the long side 310a of the third fin pattern 310 are opposed to each other. The first fin pattern 110 and the third fin pattern 310 which are elongated in the first direction X may be arranged adjacent to each other in the second direction Y. [

제1 핀형 패턴(110)은 PMOS의 채널 영역으로 사용되고, 제3 핀형 패턴(310)은 NMOS의 채널 영역으로 사용될 수 있으므로, 제1 핀형 패턴(110) 및 제3 핀형 패턴(310)은 서로 다른 물질을 포함할 수 있다.The first fin type pattern 110 is used as the channel region of the PMOS and the third fin type pattern 310 can be used as the channel region of the NMOS so that the first fin type pattern 110 and the third fin type pattern 310 are different from each other ≪ / RTI >

설명의 편의성을 위해, 본 발명의 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110) 및 제3 핀형 패턴(310)은 실리콘 핀형 패턴인 것으로 설명한다.For convenience of explanation, in the semiconductor device according to the embodiments of the present invention, the first fin type pattern 110 and the third fin type pattern 310 are described as a silicon fin type pattern.

필드 절연막(105)은 제1 핀형 패턴(110)과 제3 핀형 패턴(310) 사이에 형성될 수 있다.The field insulating film 105 may be formed between the first fin type pattern 110 and the third fin type pattern 310.

도 18에서, 제1 영역(I) 및 제3 영역(III)은 제1 핀형 패턴(110) 및 제3 핀형 패턴(310)에서 동일한 거리만큼 떨어진 필드 절연막(105)에서 구분되는 것처럼 도시하였지만, 이에 제한되는 것은 아니다. 18, the first region I and the third region III are illustrated as being separated in the field insulating film 105 separated by the same distance in the first and third pinned patterns 110 and 310, But is not limited thereto.

즉, 제1 영역(I) 및 제3 영역(III)의 구분은 설명을 위한 관념적인 구분일 뿐이므로, 제1 영역(I) 및 제3 영역(III) 사이의 경계가 제1 핀형 패턴(110) 또는 제3 핀형 패턴(310)에 치우쳐도 무방하다.That is, since the division of the first region I and the third region III is only an idea division for explanation, the boundary between the first region I and the third region III is a first fin- 110 or the third fin-shaped pattern 310. [

제1 게이트 구조체(120)는 제2 방향(Y)으로 연장되고, 제1 영역(I)의 기판(100) 상에 형성될 수 있다. 제1 게이트 구조체(120)는 제1 핀형 패턴(110) 상에, 제1 핀형 패턴(110)과 교차하도록 형성될 수 있다. The first gate structure 120 extends in a second direction Y and may be formed on the substrate 100 of the first region I. The first gate structure 120 may be formed on the first fin type pattern 110 to intersect the first fin type pattern 110.

제1 게이트 구조체(120)는 제1 게이트 전극(130)과, 제1 게이트 절연막(125)과, 제1 게이트 스페이서(135)를 포함할 수 있다.The first gate structure 120 may include a first gate electrode 130, a first gate insulating layer 125, and a first gate spacer 135.

제3 게이트 구조체(320)는 제2 방향(Y)으로 연장되고, 제3 영역(III)의 기판(100) 상에 형성될 수 있다. 제3 게이트 구조체(320)는 제3 핀형 패턴(310) 상에, 제3 핀형 패턴(210)과 교차하도록 형성될 수 있다. The third gate structure 320 extends in the second direction Y and may be formed on the substrate 100 of the third region III. The third gate structure 320 may be formed on the third fin pattern 310 to intersect the third fin pattern 210.

제3 게이트 구조체(320)는 제3 게이트 전극(330)과, 제3 게이트 절연막(325)과, 제3 게이트 스페이서(335)를 포함할 수 있다. The third gate structure 320 may include a third gate electrode 330, a third gate insulating film 325, and a third gate spacer 335.

제1 게이트 전극(130)과 제3 게이트 전극(330)은 서로 간에 분리되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 핀형 패턴(110)과 교차하는 제1 게이트 전극(130)의 일부는 제3 핀형 패턴(310)과 교차하는 제3 게이트 전극(330)과 직접 연결될 수도 있다.Although the first gate electrode 130 and the third gate electrode 330 are illustrated as being separated from each other, the present invention is not limited thereto. A portion of the first gate electrode 130 intersecting the first fin type pattern 110 may be directly connected to the third gate electrode 330 intersecting the third fin type pattern 310. [

제3 게이트 전극(330) 및 제3 게이트 절연막(325)는 제3 게이트 스페이서(335)에 의해 정의되는 제3 트렌치(330t) 내에 형성될 수 있다. The third gate electrode 330 and the third gate insulating film 325 may be formed in the third trench 330t defined by the third gate spacer 335. [

제1 에피택셜 패턴(140)은 제1 게이트 구조체(120)의 양측에 형성될 수 있다. 제1 에피택셜 패턴(140)은 제1 핀형 패턴(110) 상에 형성될 수 있다. 제1 에피택셜 패턴(140)은 예를 들어, 소오스/드레인 영역에 포함될 수 있다.The first epitaxial pattern 140 may be formed on both sides of the first gate structure 120. The first epitaxial pattern 140 may be formed on the first fin-shaped pattern 110. The first epitaxial pattern 140 may, for example, be included in the source / drain regions.

제3 에피택셜 패턴(340)은 제3 게이트 구조체(320)의 양측에 형성될 수 있다. 제3 에피택셜 패턴(340)은 제3 핀형 패턴(310) 상에 형성될 수 있다. 제3 에피택셜 패턴(340)은 예를 들어, 소오스/드레인 영역에 포함될 수 있다. A third epitaxial pattern 340 may be formed on both sides of the third gate structure 320. The third epitaxial pattern 340 may be formed on the third fin-shaped pattern 310. The third epitaxial pattern 340 may, for example, be included in the source / drain regions.

제3 에피택셜 패턴(340)은 제2 불순물을 포함할 수 있다. 제3 에피택셜 패턴(340)은 NMOS의 소오스/드레인 영역에 포함될 수 있으므로, 제3 에피택셜 패턴(340)은 n형 불순물을 포함할 수 있다.The third epitaxial pattern 340 may comprise a second impurity. Since the third epitaxial pattern 340 may be included in the source / drain regions of the NMOS, the third epitaxial pattern 340 may include n-type impurities.

제3 에피택셜 패턴(340)은 예를 들어, 인장 스트레스 물질을 포함할 수 있다. 제3 핀형 패턴(310)이 실리콘일 때, 제3 에피택셜 패턴(340)은 실리콘보다 격자 상수가 작은 물질(예를 들어, SiC)을 포함할 수 있다. 예를 들어, 인장 스트레스 물질은 제3 핀형 패턴(310)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.The third epitaxial pattern 340 may comprise, for example, a tensile stress material. When the third fin pattern 310 is silicon, the third epitaxial pattern 340 may comprise a material having a smaller lattice constant than silicon (e.g., SiC). For example, the tensile stress material may exert tensile stress on the third pinned pattern 310 to improve the mobility of carriers in the channel region.

한편, 제3 에피택셜 패턴(340)은 제3 핀형 패턴(310)과 동일한 물질 즉, 실리콘을 포함할 수도 있다.Meanwhile, the third epitaxial pattern 340 may include the same material as the third fin type pattern 310, that is, silicon.

상부 라이너(180)는 제1 게이트 스페이서(135)의 측벽과, 제3 게이트 스페이서(335)의 측벽과, 제1 에피택셜 패턴(140)의 상면과, 제3 에피택셜 패턴(340)의 상면과, 필드 절연막(105)의 상면을 따라 연장될 수 있다. The upper liner 180 is formed on the sidewall of the first gate spacer 135, the sidewall of the third gate spacer 335, the upper surface of the first epitaxial pattern 140, And the upper surface of the field insulating film 105.

상부 라이너(180)는 제1 영역(I) 및 제3 영역(III)에 전체적으로 형성될 수 있다.The upper liner 180 may be formed entirely in the first region I and the third region III.

또한, 상부 라이너(180)는 제1 에피택셜 패턴(140)의 외주면의 적어도 일부 및 제3 에피택셜 패턴(340)의 적어도 일부를 따라 연장될 수 있다. The top liner 180 may also extend along at least a portion of the outer circumferential surface of the first epitaxial pattern 140 and along at least a portion of the third epitaxial pattern 340.

제1 스트레스 라이너(150)는 제1 영역(I)에 형성되고, 제3 영역(III)에 형성되지 않을 수 있다. The first stress liner 150 may be formed in the first region I and not in the third region III.

제1 스트레스 라이너(150)는 제1 게이트 스페이서(135) 및 상부 라이너(180) 사이와, 제1 에피택셜 패턴(140)의 상면 및 상부 라이너(180) 사이에 형성될 수 있다. 하지만, 제1 스트레스 라이너(150)는 제3 게이트 스페이서(335) 및 상부 라이너(180) 사이 및 제3 에피택셜 패턴(340)의 상면 및 상부 라이너(180) 사이에 형성되지 않는다. The first stress liner 150 may be formed between the first gate spacer 135 and the top liner 180 and between the top surface of the first epitaxial pattern 140 and the top liner 180. The first stress liner 150 is not formed between the third gate spacer 335 and the top liner 180 and between the top surface of the third epitaxial pattern 340 and the top liner 180.

제1 스트레스 라이너(150)는 제1 에피택셜 패턴(140)의 외주면의 적어도 일부를 따라 연장되어 형성되지만, 제3 에피택셜 패턴(340)의 외주면을 따라 연장되어 형성되지 않는다.The first stress liner 150 is formed to extend along at least a part of the outer circumferential surface of the first epitaxial pattern 140 but not along the outer circumferential surface of the third epitaxial pattern 340. [

제1 스트레스 라이너(150)는 상부 라이너(180) 및 필드 절연막(105) 사이에 형성될 수 있다. 제1 스트레스 라이너(150)는 필드 절연막(105)의 상면을 따라 연장되어 형성될 수 있다. The first stress liner 150 may be formed between the top liner 180 and the field insulating film 105. The first stress liner 150 may be formed extending along the upper surface of the field insulating film 105.

하지만, 제1 스트레스 라이너(150)는 제1 핀형 패턴(110)과 제3 핀형 패턴(310) 사이에 위치하는 필드 절연막(105)의 상면의 일부를 따라 연장될 수 있다. 즉, 필드 절연막(105)의 상면 중, 제1 스트레스 라이너(150)가 형성되지 않은 부분이 제1 핀형 패턴(110)과 제3 핀형 패턴(310) 사이에 존재할 수 있다. However, the first stress liner 150 may extend along a part of the upper surface of the field insulating film 105 located between the first fin pattern 110 and the third fin pattern 310. That is, a portion of the upper surface of the field insulating film 105 where the first stress liner 150 is not formed may exist between the first fin pattern 110 and the third fin pattern 310.

제1 스트레스 라이너(150)는 상부 라이너(180)와 접촉할 수 있다. 또한, 제1 스트레스 라이너(150)는 제1 에피택셜 패턴(140) 및 제1 게이트 스페이서(135)와 접촉할 수 있다. 즉, 제1 스트레스 라이너(150)는 제1 게이트 스페이서(135), 제1 에피택셜 패턴(140) 및 상부 라이너(180)와 접촉할 수 있다. The first stress liner 150 may contact the top liner 180. In addition, the first stress liner 150 may contact the first epitaxial pattern 140 and the first gate spacer 135. That is, the first stress liner 150 may contact the first gate spacer 135, the first epitaxial pattern 140, and the top liner 180.

덧붙여, 제1 영역(I)의 필드 절연막(105)은 제1 스트레스 라이너(150)와 접촉할 수 있다. In addition, the field insulating film 105 of the first region I may be in contact with the first stress liner 150.

하지만, 제3 영역(III)에는 제1 스트레스 라이너(150)가 형성되지 않으므로, 상부 라이너(180)는 제3 게이트 스페이서(335) 및 제3 에피택셜 패턴(340)과 접촉할 수 있다. 또한, 제3 영역(III)의 필드 절연막(105)은 상부 라이너(180)와 접촉할 수 있다.However, since the first stress liner 150 is not formed in the third region III, the upper liner 180 may be in contact with the third gate spacer 335 and the third epitaxial pattern 340. In addition, the field insulating film 105 of the third region III may be in contact with the upper liner 180.

도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 22는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 17 내지 도 19를 이용하여 설명한 것과 다른 점을 위주로 설명한다. 20 is a view for explaining a semiconductor device according to some embodiments of the present invention. 21 is a view for explaining a semiconductor device according to some embodiments of the present invention. 22 is a view for explaining a semiconductor device according to some embodiments of the present invention. 23 is a view for explaining a semiconductor device according to some embodiments of the present invention. For convenience of explanation, differences from those described with reference to Figs. 17 to 19 will be mainly described.

참고적으로, 도 20 내지 도 23은 도 17의 E - E를 따라 절단한 단면도들이다.For reference, Figs. 20 to 23 are cross-sectional views taken along the line E-E in Fig.

도 20을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 하부 라이너(160)를 더 포함할 수 있다.Referring to FIG. 20, the semiconductor device according to some embodiments of the present invention may further include a first lower liner 160.

제1 하부 라이너(160)는 제1 영역(I)에 형성되고, 제3 영역(III)에 형성되지 않을 수 있다. The first lower liners 160 may be formed in the first region I and not in the third region III.

제1 하부 라이너(160)는 제1 에피택셜 패턴(140)의 외주면의 적어도 일부를 따라 연장되어 형성되지만, 제3 에피택셜 패턴(340)의 외주면을 따라 연장되어 형성되지 않는다.The first lower liner 160 is formed to extend along at least a part of the outer circumferential surface of the first epitaxial pattern 140 but is not formed to extend along the outer circumferential surface of the third epitaxial pattern 340.

제1 하부 라이너(160)는 제1 스트레스 라이너(150) 및 필드 절연막(105) 사이에 형성될 수 있다. 제1 하부 라이너(160)는 필드 절연막(105)의 상면을 따라 연장되어 형성될 수 있다. The first lower liner 160 may be formed between the first stress liner 150 and the field insulating film 105. The first lower liner 160 may extend along the upper surface of the field insulating film 105.

하지만, 제1 하부 라이너(160)는 제1 핀형 패턴(110)과 제3 핀형 패턴(310) 사이에 위치하는 필드 절연막(105)의 상면의 일부를 따라 연장될 수 있다. 즉, 필드 절연막(105)의 상면 중, 제1 하부 라이너(160)가 형성되지 않은 부분이 제1 핀형 패턴(110)과 제3 핀형 패턴(310) 사이에 존재할 수 있다. However, the first lower liner 160 may extend along a part of the upper surface of the field insulating film 105 located between the first fin pattern 110 and the third fin pattern 310. That is, a portion of the upper surface of the field insulating film 105 where the first lower liner 160 is not formed may exist between the first fin pattern 110 and the third fin pattern 310.

도 21을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제3 하부 라이너(360)를 더 포함할 수 있다.Referring to FIG. 21, the semiconductor device according to some embodiments of the present invention may further include a third lower liner 360.

제3 하부 라이너(360)는 제3 영역(III)에 형성되고, 제1 영역(I)에 형성되지 않을 수 있다. The third lower liners 360 may be formed in the third region III and not in the first region I.

제3 하부 라이너(360)는 제3 에피택셜 패턴(340)의 외주면의 적어도 일부를 따라 연장되어 형성되지만, 제1 에피택셜 패턴(140)의 외주면을 따라 연장되어 형성되지 않는다.The third lower liner 360 is formed to extend along at least a part of the outer circumferential surface of the third epitaxial pattern 340 but is not formed to extend along the outer circumferential surface of the first epitaxial pattern 140.

제3 하부 라이너(360)는 상부 라이너(180) 및 필드 절연막(105) 사이에 형성될 수 있다. 제3 하부 라이너(360)는 필드 절연막(105)의 상면을 따라 연장되어 형성될 수 있다. The third lower liner 360 may be formed between the upper liner 180 and the field insulating film 105. The third lower liner 360 may extend along the upper surface of the field insulating film 105.

하지만, 제3 하부 라이너(360)는 제1 핀형 패턴(110)과 제3 핀형 패턴(310) 사이에 위치하는 필드 절연막(105)의 상면의 일부를 따라 연장될 수 있다. 즉, 필드 절연막(105)의 상면 중, 제3 하부 라이너(360)가 형성되지 않은 부분이 제1 핀형 패턴(110)과 제3 핀형 패턴(310) 사이에 존재할 수 있다.However, the third lower liner 360 may extend along a portion of the upper surface of the field insulating film 105 located between the first fin pattern 110 and the third fin pattern 310. That is, a portion of the upper surface of the field insulating film 105 where the third lower liner 360 is not formed may exist between the first fin pattern 110 and the third fin pattern 310.

제3 하부 라이너(360)는 예를 들어, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 탄질화물 중 적어도 하나를 포함할 수 있다. The third lower liner 360 may comprise at least one of, for example, silicon oxynitride, silicon nitride, or silicon carbonitride.

이하의 설명에서, 제3 하부 라이너(360)는 실리콘 질화물을 포함하는 것으로 설명한다. In the following description, the third lower liner 360 is described as comprising silicon nitride.

도 21에서, 필드 절연막(105) 상에서, 제1 스트레스 라이너(150)의 종단 및 제3 하부 라이너(360)의 종단은 중첩되지 되지 않고, 서로 간에 접촉하는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.In FIG. 21, the termination of the first stress liner 150 and the termination of the third lower liner 360 on the field insulating film 105 are shown as being in contact with each other without being overlapped. However, But is not limited thereto.

즉, 필드 절연막(105) 상에서, 제1 스트레스 라이너(150)의 일부와 제3 하부 라이너(360)의 일부가 중첩될 수도 있고, 제1 스트레스 라이너(150)와 제3 하부 라이너(360)가 접촉하지 않을 수도 있다. That is, a part of the first stress liner 150 and a part of the third lower liner 360 may overlap with each other on the field insulating film 105, and the first stress liner 150 and the third lower liner 360 It may not contact.

게다가, 제3 하부 라이너(360) 및 상부 라이너(180)는 각각 실리콘 질화막일 수 있다. 도 21에서, 제3 하부 라이너(360) 및 상부 라이너(180)는 구분되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 제3 하부 라이너(360) 및 상부 라이너(180)는 각각 실리콘 질화막을 포함하고 있어, 제3 하부 라이너(360) 및 상부 라이너(180)가 구분되지 않기 때문에, 제3 하부 라이너(360) 및 상부 라이너(180)는 하나의 실리콘 질화막인 것으로 볼 수도 있다.In addition, the third lower liner 360 and the upper liner 180 may each be a silicon nitride film. In FIG. 21, the third lower liner 360 and the upper liner 180 are shown as being distinct, but are not limited thereto. The third lower liner 360 and the upper liner 180 each include a silicon nitride film so that the third lower liner 360 and the upper liner 180 are not distinguished from each other. And the upper liner 180 may be regarded as one silicon nitride film.

제3 하부 라이너(360) 및 상부 라이너(180)는 각각 실리콘 질화막을 포함하고, 제3 하부 라이너(360) 및 상부 라이너(180) 사이의 경계가 구분되지 않을 경우, 제1 스트레스 라이너(150) 상의 실리콘 질화막의 두께(t1)는 제3 영역(III)의 필드 절연막(105) 상의 실리콘 질화막의 두께(t5)보다 얇다.The third and fourth upper and lower liners 360 and 180 each include a silicon nitride layer and the first stress liner 150, The thickness t1 of the silicon nitride film on the third region III is thinner than the thickness t5 of the silicon nitride film on the field insulating film 105 of the third region III.

도 22를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 하부 라이너(160) 및 제3 하부 라이너(360)를 더 포함할 수 있다.Referring to FIG. 22, the semiconductor device according to some embodiments of the present invention may further include a first lower liner 160 and a third lower liner 360.

제1 하부 라이너(160)는 제1 영역(I)에 형성되고, 제3 하부 라이너(360)는 제3 영역(III)에 형성될 수 있다.The first lower liner 160 may be formed in the first region I and the third lower liner 360 may be formed in the third region III.

제1 하부 라이너(160)는 제1 에피택셜 패턴(140)의 외주면의 적어도 일부를 따라 연장되어 형성될 수 있다. 제3 하부 라이너(360)는 제3 에피택셜 패턴(340)의 외주면을 따라 연장되어 형성될 수 있다.The first lower liner 160 may be formed to extend along at least a part of the outer circumferential surface of the first epitaxial pattern 140. The third lower liner 360 may be formed extending along the outer circumferential surface of the third epitaxial pattern 340.

제1 하부 라이너(160) 및 제3 하부 라이너(360)는 동일 레벨에서 형성될 수 있다. 제1 하부 라이너(160) 및 제3 하부 라이너(360)는 필드 절연막(105) 상에서 직접 연결될 수 있다.The first lower liner 160 and the third lower liner 360 may be formed at the same level. The first lower liner 160 and the third lower liner 360 may be directly connected to each other on the field insulating film 105.

제3 하부 라이너(360) 및 상부 라이너(180)는 각각 실리콘 질화막을 포함하고, 제3 하부 라이너(360) 및 상부 라이너(180) 사이의 경계가 구분되지 않을 경우, 제1 스트레스 라이너(150) 상의 실리콘 질화막의 두께(t1)는 제3 영역(III)의 필드 절연막(105) 상의 실리콘 질화막의 두께(t5)보다 얇다.The third and fourth upper and lower liners 360 and 180 each include a silicon nitride layer and the first stress liner 150, The thickness t1 of the silicon nitride film on the third region III is thinner than the thickness t5 of the silicon nitride film on the field insulating film 105 of the third region III.

도 23을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제3 스트레스 라이너(350)를 더 포함할 수 있다. Referring to FIG. 23, the semiconductor device according to some embodiments of the present invention may further include a third stress liner 350.

제1 스트레스 라이너(150)는 제1 영역(I)에 형성되고, 제3 스트레스 라이너(350)는 제3 영역(III)에 형성될 수 있다. The first stress liner 150 may be formed in the first region I and the third stress liner 350 may be formed in the third region III.

제3 스트레스 라이너(350)는 제3 에피택셜 패턴(340)의 외주면의 적어도 일부를 따라 연장되어 형성될 수 있다. The third stress liner 350 may be formed extending along at least a portion of the outer circumferential surface of the third epitaxial pattern 340.

제3 스트레스 라이너(350)는 상부 라이너(180) 및 필드 절연막(105) 사이에 형성될 수 있다. 제3 스트레스 라이너(350)는 필드 절연막(105)의 상면을 따라 연장되어 형성될 수 있다. A third stress liner 350 may be formed between the top liner 180 and the field insulating film 105. The third stress liner 350 may be formed to extend along the upper surface of the field insulating film 105.

제3 스트레스 라이너(350)는 상부 라이너(180)와 접촉할 수 있다. 또한, 제3 스트레스 라이너(350)는 제3 에피택셜 패턴(340)과 접촉할 수 있다. 제3 스트레스 라이너(350)는 제3 게이트 스페이서(335), 제3 에피택셜 패턴(340) 및 상부 라이너(180)와 접촉할 수 있다. The third stress liner 350 may contact the top liner 180. In addition, the third stress liner 350 may contact the third epitaxial pattern 340. The third stress liner 350 may contact the third gate spacer 335, the third epitaxial pattern 340, and the top liner 180.

덧붙여, 제3 영역(III)의 필드 절연막(105)은 제3 스트레스 라이너(350)와 접촉할 수 있다.In addition, the field insulating film 105 of the third region III may be in contact with the third stress liner 350.

제3 스트레스 라이너(350)는 산화 반응에 의해 부피가 팽창하는 물질의 산화물을 포함할 수 있다. 제3 스트레스 라이너(350)은 예를 들어, 실리콘 산화물, 게르마늄 산화물, 알루미늄 산화물 중 적어도 하나를 포함할 수 있다. The third stress liner 350 may comprise an oxide of a material that bulges by oxidation reaction. The third stress liner 350 may include at least one of, for example, silicon oxide, germanium oxide, or aluminum oxide.

이하의 설명에서, 제3 스트레스 라이너(350)는 실리콘 산화물을 포함하는 것으로 설명한다. In the following description, the third stress liner 350 is described as comprising silicon oxide.

필드 절연막(105) 상에서, 제3 스트레스 라이너(350)는 제1 스트레스 라이너(150)와 직접 연결될 수 있다.On the field insulating film 105, the third stress liner 350 may be directly connected to the first stress liner 150.

제1 스트레스 라이너(150)의 두께(t3)는 제3 스트레스 라이너(350)의 두께(t6)와 다를 수 있다. 예를 들어, PMOS 형성 영역인 제1 영역(I)의 제1 스트레스 라이너(150)의 두께(t3)는 NMOS 형성 영역인 제3 영역(III)의 제3 스트레스 라이너(350)의 두께(t6)보다 두꺼울 수 있다. The thickness t3 of the first stress liner 150 may be different from the thickness t6 of the third stress liner 350. [ For example, the thickness t3 of the first stress liner 150 in the first region I as the PMOS forming region is smaller than the thickness t6 of the third stress liner 350 in the third region III as the NMOS forming region ).

도 24는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 23을 이용하여 설명한 것과 다른 점을 위주로 설명한다. .24 is a view for explaining a semiconductor device according to some embodiments of the present invention. For convenience of explanation, differences from those described with reference to Fig. 23 will be mainly described. .

도 24를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제3 하부 라이너(360)를 더 포함할 수 있다. Referring to FIG. 24, the semiconductor device according to some embodiments of the present invention may further include a third lower liner 360.

제3 하부 라이너(360)는 제3 영역(III)에 형성되고, 제1 영역(I)에 형성되지 않을 수 있다.The third lower liners 360 may be formed in the third region III and not in the first region I.

제3 하부 라이너(360)는 제3 에피택셜 패턴(340)의 외주면의 적어도 일부를 따라 연장되어 형성되지만, 제1 에피택셜 패턴(140)의 외주면을 따라 연장되어 형성되지 않는다.The third lower liner 360 is formed to extend along at least a part of the outer circumferential surface of the third epitaxial pattern 340 but is not formed to extend along the outer circumferential surface of the first epitaxial pattern 140.

제3 하부 라이너(360)는 제3 스트레스 라이너(350) 및 필드 절연막(105) 사이에 형성될 수 있다. 제3 하부 라이너(360)는 필드 절연막(105)의 상면을 따라 연장되어 형성될 수 있다. The third lower liner 360 may be formed between the third stress liner 350 and the field insulating film 105. The third lower liner 360 may extend along the upper surface of the field insulating film 105.

하지만, 제3 하부 라이너(360)는 제1 핀형 패턴(110)과 제3 핀형 패턴(310) 사이에 위치하는 필드 절연막(105)의 상면의 일부를 따라 연장될 수 있다. 즉, 필드 절연막(105)의 상면 중, 제3 하부 라이너(360)가 형성되지 않은 부분이 제1 핀형 패턴(110)과 제3 핀형 패턴(310) 사이에 존재할 수 있다. However, the third lower liner 360 may extend along a portion of the upper surface of the field insulating film 105 located between the first fin pattern 110 and the third fin pattern 310. That is, a portion of the upper surface of the field insulating film 105 where the third lower liner 360 is not formed may exist between the first fin pattern 110 and the third fin pattern 310.

제3 스트레스 라이너(350)는 제3 하부 라이너(360) 및 상부 라이너(180)와 각각 접촉할 수 있다.The third stress liner 350 may contact the third lower liner 360 and the upper liner 180, respectively.

도 2a, 도 25 내지 도 33을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 대해서 설명한다.Referring to Figs. 2A and 25 to 33, a method of manufacturing a semiconductor device according to some embodiments of the present invention will be described.

도 25 내지 도 33은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.FIGS. 25 to 33 are intermediate diagrams for explaining a semiconductor device manufacturing method according to some embodiments of the present invention. FIG.

도 25 및 도 26을 참고하면, 기판(100) 상에 제1 방향(X)으로 길게 연장되는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)을 형성한다. 제1 핀형 패턴(110)은 제1 영역(I)에 형성되고, 제2 핀형 패턴(210)은 제2 영역(II)에 형성될 수 있다.Referring to FIGS. 25 and 26, a first fin type pattern 110 and a second fin type pattern 210 which are elongated in a first direction X are formed on a substrate 100. The first fin type pattern 110 may be formed in the first region I and the second fin type pattern 210 may be formed in the second region II.

제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 제1 방향(X)으로 길게 정렬되어 있을 수 있다. The first fin pattern 110 and the second fin pattern 210 may be long aligned in the first direction X. [

제1 핀형 패턴(110)의 장변(110a) 및 제2 핀형 패턴(210)의 장변(210a)는 제1 방향(X)으로 연장될 수 있다. 제2 방향(Y)으로 연장되는 제1 핀형 패턴(110)의 단변(110b) 및 제2 핀형 패턴(210)의 단변(210b)은 서로 마주볼 수 있다. The long side 110a of the first pin type pattern 110 and the long side 210a of the second pin type pattern 210 may extend in the first direction X. [ The short side 110b of the first fin-shaped pattern 110 and the short side 210b of the second fin-shaped pattern 210 extending in the second direction Y may face each other.

제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이에는 제1 핀형 패턴(110)과 제2 핀형 패턴(210)을 분리시키는 분리 트렌치(T)가 형성될 수 있다. A separation trench T may be formed between the first fin type pattern 110 and the second fin type pattern 210 to separate the first fin type pattern 110 and the second fin type pattern 210 from each other.

제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면은 노출되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면 상에, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)을 형성하는 과정에서 사용된 마스크 패턴이 남아있을 수 있다. Although the top surface of the first fin type pattern 110 and the top surface of the second fin type pattern 210 are shown as being exposed, the present invention is not limited thereto. That is, the mask pattern used in the process of forming the first fin type pattern 110 and the second fin type pattern 210 is left on the upper surface of the first fin type pattern 110 and the upper surface of the second fin type pattern 210 Can be.

이어서, 제1 핀형 패턴(110)의 일부 및 제2 핀형 패턴(210)의 일부를 덮는 필드 절연막(105)을 형성할 수 있다. Then, a field insulating film 105 covering a part of the first fin type pattern 110 and a part of the second fin type pattern 210 can be formed.

필드 절연막(105)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이에 형성된 분리 트렌치(T)의 일부를 채울 수 있다.The field insulating film 105 may fill a portion of the isolation trench T formed between the first fin type pattern 110 and the second fin type pattern 210.

제1 핀형 패턴(110)의 일부 및 제2 핀형 패턴(210)의 일부를 덮는 필드 절연막(105)을 형성하는 과정 중, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)에 문턱 전압 조절용 도핑이 수행될 수 있지만, 이에 제한되는 것은 아니다.During the process of forming the field insulating film 105 covering a part of the first fin type pattern 110 and a part of the second fin type pattern 210, the first pin type pattern 110 and the second pin type pattern 210 have a threshold voltage Modulating doping may be performed, but is not limited thereto.

이 후의 설명은 도 25의 A - A를 따라 절단한 단면도를 기준으로 설명한다.The following description will be made with reference to a cross-sectional view taken along line A-A in Fig.

도 27을 참고하면, 제1 핀형 패턴(110) 상에, 제1 핀형 패턴(110)과 교차하는 제1 더미 게이트 구조체(120p)가 형성될 수 있다. 제2 핀형 패턴(210) 상에, 제2 핀형 패턴(210)과 교차하는 제2 더미 게이트 구조체(220p)가 형성될 수 있다.Referring to FIG. 27, a first dummy gate structure 120p that intersects the first fin type pattern 110 may be formed on the first fin type pattern 110. FIG. On the second fin type pattern 210, a second dummy gate structure 220p intersecting the second fin type pattern 210 may be formed.

제1 더미 게이트 구조체(120p)는 제1 더미 게이트 절연막(125p)과, 제1 더미 게이트 전극(130p)과, 게이트 하드 마스크(2001)과, 제1 게이트 스페이서(135)를 포함할 수 있다.The first dummy gate structure 120p may include a first dummy gate insulating film 125p, a first dummy gate electrode 130p, a gate hard mask 2001 and a first gate spacer 135. [

제2 더미 게이트 구조체(220p)는 제2 더미 게이트 절연막(225p)과, 제2 더미 게이트 전극(230p)과, 게이트 하드 마스크(2001)과, 제2 게이트 스페이서(235)를 포함할 수 있다.The second dummy gate structure 220p may include a second dummy gate insulating film 225p, a second dummy gate electrode 230p, a gate hard mask 2001, and a second gate spacer 235.

제1 더미 게이트 구조체(120p) 및 제2 더미 게이트 구조체(220p)는 각각 제2 방향(Y)으로 길게 연장될 수 있다.The first dummy gate structure 120p and the second dummy gate structure 220p may extend in the second direction Y, respectively.

도 28을 참고하면, 제1 핀형 패턴(110) 상에, 제1 더미 게이트 구조체(120p)의 양측에 제1 에피택셜 패턴(140)이 형성될 수 있다. 또한, 제2 핀형 패턴(210) 상에, 제2 더미 게이트 구조체(220p)의 양측에 제2 에피택셜 패턴(240)이 형성될 수 있다.Referring to FIG. 28, a first epitaxial pattern 140 may be formed on both sides of the first dummy gate structure 120p on the first fin pattern 110. FIG. Further, a second epitaxial pattern 240 may be formed on the second fin type pattern 210 on both sides of the second dummy gate structure 220p.

제1 에피택셜 패턴(140) 및 제2 에피택셜 패턴(240)은 서로 다른 에피택셜 공정을 통해 형성될 수 있다.The first epitaxial pattern 140 and the second epitaxial pattern 240 may be formed through different epitaxial processes.

제1 에피택셜 패턴(140)은 p형 불순물을 포함하고, 제2 에피택셜 패턴(240)은 n형 불순물을 포함할 수 있다.The first epitaxial pattern 140 may include a p-type impurity and the second epitaxial pattern 240 may include an n-type impurity.

이어서, 제1 더미 게이트 구조체(120p)의 프로파일과, 제2 더미 게이트 구조체(220p)의 프로파일과, 제1 에피택셜 패턴(140)의 프로파일과, 제2 에피택셜 패턴(240)의 프로파일을 따라 라이너막(151)이 형성될 수 있다.The profile of the first dummy gate structure 120p, the profile of the second dummy gate structure 220p, the profile of the first epitaxial pattern 140, and the profile of the second epitaxial pattern 240 A liner film 151 may be formed.

라이너막(151)은 예를 들어, 실리콘, 실리콘 게르마늄, 게르마늄 또는 알루미늄 중 하나를 포함할 수 있다. 예를 들어, 라이너막(151)이 실리콘을 포함하면, 라이너막(151)은 실리콘 라이너막이라고 부를 수 있다.The liner film 151 may comprise, for example, one of silicon, silicon germanium, germanium or aluminum. For example, if the liner film 151 includes silicon, the liner film 151 may be called a silicon liner film.

또한, 라이너막(151)이 실리콘을 포함할 경우, 실리콘은 폴리 실리콘 또는 비정질 실리콘 중 하나를 포함할 수 있다.Further, when the liner film 151 includes silicon, the silicon may include one of polysilicon and amorphous silicon.

라이너막(151)은 예를 들어, 원자층 증착법(Atomic Layer Deposition, ALD)을 이용하여 형성될 수 있지만, 이에 제한되는 것은 아니다.The liner film 151 may be formed using, for example, Atomic Layer Deposition (ALD), but is not limited thereto.

도 29를 참고하면, 제1 영역(I)의 기판(100) 상에, 라이너막(151)을 덮는 마스크 패턴(2002)이 형성된다.29, a mask pattern 2002 covering the liner film 151 is formed on the substrate 100 of the first region I.

마스크 패턴(2002)에 의해, 제2 영역(II)의 기판(100) 상에 형성된 라이너막(151)은 노출될 수 있다.By the mask pattern 2002, the liner film 151 formed on the substrate 100 of the second region II can be exposed.

이어서, 마스트 패턴(2002)를 이용하여, 제2 영역(II)의 라이너막(151)이 제거될 수 있다. 이를 통해, 제1 영역(I)의 기판(100) 상에, 제1 프리 스트레스 라이너(150p)가 형성될 수 있다.Then, using the mast pattern 2002, the liner film 151 of the second region II can be removed. Thus, a first prestress liner 150p may be formed on the substrate 100 of the first region I.

제1 프리 스트레스 라이너(150p)는 제1 더미 게이트 구조체(120p)의 프로파일과, 제1 에피택셜 패턴(140)의 프로파일과, 필드 절연막(105)의 상면의 프로파일을 따라 형성될 수 있다.The first prestress liner 150p may be formed along the profile of the first dummy gate structure 120p, the profile of the first epitaxial pattern 140, and the profile of the top surface of the field insulating film 105. [

도 30을 참고하면, 제1 영역(I)에 형성된 마스크 패턴(2002)가 제거될 수 있다. Referring to FIG. 30, the mask pattern 2002 formed in the first region I may be removed.

이어서, 제1 프리 스트레스 라이너(150p) 상에, 상부 라이너(180)가 형성될 수 있다. Then, on the first prestress liner 150p, an upper liner 180 may be formed.

상부 라이너(180)는 제1 더미 게이트 구조체(120p)의 프로파일과, 제2 더미 게이트 구조체(220p)의 프로파일과, 제1 에피택셜 패턴(140)의 프로파일과, 제2 에피택셜 패턴(240)의 프로파일을 따라 형성될 수 있다.The top liner 180 is formed of the first dummy gate structure 120p, the second dummy gate structure 220p, the first epitaxial pattern 140, the second epitaxial pattern 240, As shown in FIG.

도 31을 참고하면, 상부 라이너(180) 상에 프리 층간 절연막(191p)이 형성될 수 있다.Referring to FIG. 31, a free interlayer insulating film 191p may be formed on the upper liner 180.

프리 층간 절연막(191p)는 제1 영역(I) 및 제2 영역(II)에 걸쳐 형성될 수 있다.The free interlayer insulating film 191p may be formed over the first region I and the second region II.

도 32를 참고하면, 프리 층간 절연막(191p)을 열처리하여, 기판(100) 상에 하부 층간 절연막(191)이 형성될 수 있다.Referring to FIG. 32, a lower interlayer insulating film 191 may be formed on the substrate 100 by heat-treating the free interlayer insulating film 191p.

프리 층간 절연막(191p)가 열처리되는 동안, 제1 프리 스트레스 라이너(150p)의 적어도 일부는 산화되어, 제1 스트레스 라이너(150)가 형성될 수 있다. 즉, 하부 층간 절연막(191)이 형성되는 동안, 제1 스트레스 라이너(150)가 형성될 수 있다.During the heat treatment of the free interlayer insulating film 191p, at least a part of the first prestress liner 150p may be oxidized to form the first stress liner 150. [ That is, the first stress liner 150 may be formed while the lower interlayer insulating film 191 is formed.

도 32에서, 제1 프리 스트레스 라이너(150p)는 전체적으로 산화되어, 제1 스트레스 라이너(150)가 형성될 수 있다.In Fig. 32, the first prestress liner 150p may be entirely oxidized to form the first stress liner 150. Fig.

프리 층간 절연막(191p)가 열처리되는 동안, 프리 층간 절연막(191p)으로부터 제1 프리 스트레스 라이너(150p)에 산소가 공급될 수 있다. 제1 프리 스트레스 라이너(150p)에 공급된 산소는 제1 프리 스트레스 라이너(150p)를 산화시킬 수 있다.Oxygen can be supplied from the free interlayer insulating film 191p to the first prestress liner 150p while the free interlayer insulating film 191p is heat-treated. The oxygen supplied to the first prestress liner 150p may oxidize the first prestress liner 150p.

제1 프리 스트레스 라이너(150p)가 산화됨으로써, 제1 스트레스 라이너(150)의 부피는 제1 프리 스트레스 라이너(150p)의 부피보다 커질 수 있다. 이를 통해, 제1 스트레스 라이너(150)는 제1 에피택셜 패턴(140)에 압축 응력을 인가할 수 있다.By oxidizing the first prestress liner 150p, the volume of the first stress liner 150 can be greater than the volume of the first prestress liner 150p. Thereby, the first stress liner 150 can apply compressive stress to the first epitaxial pattern 140.

도 33을 참고하면, 하부 층간 절연막(191)을 평탄화하여, 제1 더미 게이트 전극(130p) 및 제2 더미 게이트 전극(230p)을 노출시킬 수 있다.33, the lower interlayer insulating film 191 may be planarized to expose the first dummy gate electrode 130p and the second dummy gate electrode 230p.

이 때, 제1 스트레스 라이너(150)의 일부 및 상부 라이너(180)의 일부도 제거될 수 있다.At this time, a portion of the first stress liner 150 and a portion of the top liner 180 may also be removed.

이어서, 제1 더미 게이트 전극(130p) 및 제1 더미 게이트 절연막(125p)을 제거하여, 제1 핀형 패턴(110)의 일부를 노출시키는 제1 트렌치(130t)가 형성될 수 있다.A first trench 130t may be formed by removing the first dummy gate electrode 130p and the first dummy gate insulating film 125p to expose a portion of the first fin pattern 110. [

또한, 제2 더미 게이트 전극(230p) 및 제2 더미 게이트 절연막(225p)을 제거하여, 제2 핀형 패턴(210)의 일부를 노출시키는 제2 트렌치(230t)가 형성될 수 있다. A second trench 230t may be formed by removing the second dummy gate electrode 230p and the second dummy gate insulating film 225p to expose a portion of the second fin pattern 210. [

이어서, 도 2a를 참고하면, 제1 트렌치(130t) 내에 제1 게이트 절연막(125)과 제1 게이트 전극(130)이 형성되고, 제2 트렌치(130t) 내에 제2 게이트 절연막(225)과 제2 게이트 전극(230)이 형성될 수 있다.2A, a first gate insulating film 125 and a first gate electrode 130 are formed in a first trench 130t and a second gate insulating film 225 and a second gate insulating film are formed in a second trench 130t. 2 gate electrode 230 may be formed.

도 34 및 도 35는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 참고적으로, 도 34는 도 28 이후에 진행되는 과정일 수 있다.34 and 35 are intermediate-level drawings for explaining a semiconductor device manufacturing method according to some embodiments of the present invention. For reference, FIG. 34 may be a process proceeding from FIG.

도 34를 참고하면, 제1 영역(I)의 기판(100) 상에, 라이너막(151)을 덮는 마스크 패턴(2002)이 형성된다. 34, a mask pattern 2002 covering the liner film 151 is formed on the substrate 100 of the first region I.

마스크 패턴(2002)에 의해, 제2 영역(II)의 기판(100) 상에 형성된 라이너막(151)은 노출될 수 있다.By the mask pattern 2002, the liner film 151 formed on the substrate 100 of the second region II can be exposed.

이어서, 마스트 패턴(2002)를 이용하여, 제2 영역(II)의 라이너막(151)의 일부가 제거될 수 있다. 이를 통해, 제1 영역(I)의 기판(100) 상에, 제1 프리 스트레스 라이너(150p)가 형성되고, 제2 영역(II)의 기판(100) 상에, 제2 프리 스트레스 라이너(250p)가 형성될 수 있다.Then, using the mast pattern 2002, a part of the liner film 151 of the second region II can be removed. Thereby, a first prestress liner 150p is formed on the substrate 100 of the first region I and a second prestress liner 250p is formed on the substrate 100 of the second region II May be formed.

제1 프리 스트레스 라이너(150p)는 제1 더미 게이트 구조체(120p)의 프로파일과, 제1 에피택셜 패턴(140)의 프로파일과, 필드 절연막(105)의 상면의 프로파일을 따라 형성될 수 있다.The first prestress liner 150p may be formed along the profile of the first dummy gate structure 120p, the profile of the first epitaxial pattern 140, and the profile of the top surface of the field insulating film 105. [

제2 프리 스트레스 라이너(250p)는 제2 더미 게이트 구조체(220p)의 프로파일과, 제2 에피택셜 패턴(240)의 프로파일과, 필드 절연막(105)의 상면의 프로파일을 따라 형성될 수 있다.The second prestress liner 250p may be formed along the profile of the second dummy gate structure 220p, the profile of the second epitaxial pattern 240, and the profile of the upper surface of the field insulating film 105. [

제1 프리 스트레스 라이너(150p) 및 제2 프리 스트레스 라이너(250p)는 동시에 형성될 수 있다.The first prestress liner 150p and the second prestress liner 250p may be formed at the same time.

또한, 제2 영역(II)의 라이너막(151)의 일부를 제거하여, 제2 프리 스트레스 라이너(250p)가 형성되므로, 제1 프리 스트레스 라이너(150p)의 두께는 제2 프리 스트레스 라이너(250p)의 두께보다 크다.Further, since the second prestress liner 250p is formed by removing a part of the liner film 151 of the second region II, the thickness of the first prestress liner 150p is smaller than the thickness of the second prestress liner 250p ).

도 35를 참고하면, 제1 영역(I)에 형성된 마스크 패턴(2002)가 제거될 수 있다.35, the mask pattern 2002 formed in the first region I can be removed.

제1 프리 스트레스 라이너(150p) 및 제2 프리 스트레스 라이너(250p) 상에, 상부 라이너(180)가 형성될 수 있다. An upper liner 180 may be formed on the first prestress liner 150p and the second prestress liner 250p.

이어서, 도 31과 같이, 프리 층간 절연막(191p)이 상부 라이너(180) 상에 형성될 수 있다. 31, a free interlayer insulating film 191p may be formed on the upper liner 180. In this case,

이어서, 프리 층간 절연막(191p)을 열처리하여, 기판(100) 상에 하부 층간 절연막(191)이 형성될 수 있다. Then, a lower interlayer insulating film 191 may be formed on the substrate 100 by heat-treating the free interlayer insulating film 191p.

프리 층간 절연막(191p)가 열처리되는 동안, 제1 프리 스트레스 라이너(150p)의 적어도 일부 및 제2 프리 스트레스 라이너(250p)의 적어도 일부는 산화되어, 제1 스트레스 라이너(150) 및 제1 스트레스 라이너(150)가 형성될 수 있다. At least a portion of the first prestress liner 150p and at least a portion of the second prestress liner 250p are oxidized to form the first stress liner 150 and the first stress liner 150p while the free interlayer insulating film 191p is heat- (150) may be formed.

즉, 하부 층간 절연막(191)이 형성되는 동안, 제1 스트레스 라이너(150) 및 제2 스트레스 라이너(250)가 동시에 형성될 수 있다. That is, the first stress liner 150 and the second stress liner 250 can be simultaneously formed while the lower interlayer insulating film 191 is formed.

제1 프리 스트레스 라이너(150p)의 두께는 제2 프리 스트레스 라이너(250p)의 두께보다 크므로, 제1 스트레스 라이너(150)의 두께는 제2 스트레스 라이너(250)의 두께보다 클 수 있다.Since the thickness of the first prestress liner 150p is greater than the thickness of the second prestress liner 250p, the thickness of the first stress liner 150 may be greater than the thickness of the second stress liner 250. [

도 36은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면이다. 참고적으로, 도 36은 도 27 이후에 진행되는 과정일 수 있다. 36 is an intermediate diagram for explaining a semiconductor device manufacturing method according to some embodiments of the present invention. For reference, FIG. 36 may be a process proceeding from FIG.

도 36을 참고하면, 제1 핀형 패턴(110) 상에, 제1 더미 게이트 구조체(120p)의 양측에 제1 에피택셜 패턴(140)이 형성될 수 있다. Referring to FIG. 36, a first epitaxial pattern 140 may be formed on both sides of the first dummy gate structure 120p on the first fin pattern 110. FIG.

이어서, 제1 더미 게이트 구조체(120p)의 프로파일 및 제1 에피택셜 패턴(140)의 프로파일을 따라 제1 하부 라이너(160)가 형성될 수 있다. 제1 하부 라이너(160)는 제2 영역(II)에 형성되지 않을 수 있다.The first lower liner 160 may then be formed along the profile of the first dummy gate structure 120p and the profile of the first epitaxial pattern 140. The first lower liner 160 may not be formed in the second region II.

제2 핀형 패턴(210) 상에, 제2 더미 게이트 구조체(220p)의 양측에 제2 에피택셜 패턴(240)이 형성될 수 있다.A second epitaxial pattern 240 may be formed on the second fin type pattern 210 on both sides of the second dummy gate structure 220p.

제1 에피택셜 패턴(140) 및 제2 에피택셜 패턴(240)은 서로 다른 에피택셜 공정을 통해 형성되므로, 제1 하부 라이너(160)는 제2 에피택셜 패턴(240)을 형성하기 전에 형성될 수도 있고, 제2 에피택셜 패턴(240)을 형성한 후에 형성될 수도 있다.Since the first epitaxial pattern 140 and the second epitaxial pattern 240 are formed through different epitaxial processes, the first lower liner 160 is formed before forming the second epitaxial pattern 240 And may be formed after the second epitaxial pattern 240 is formed.

이어서, 라이너막(151)이 제1 하부 라이너(160) 상에 형성될 수 있다.A liner film 151 may then be formed on the first lower liner 160.

도 37은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면이다. 참고적으로, 도 37은 도 27 이후에 진행되는 과정일 수 있다.37 is an intermediate step diagram for explaining a semiconductor device manufacturing method according to some embodiments of the present invention. For reference, FIG. 37 may be a process proceeding from FIG.

도 37을 참고하면, 제2 핀형 패턴(210) 상에, 제2 더미 게이트 구조체(220p)의 양측에 제2 에피택셜 패턴(240)이 형성될 수 있다. 37, a second epitaxial pattern 240 may be formed on the second fin type pattern 210 and on both sides of the second dummy gate structure 220p.

이어서, 제2 더미 게이트 구조체(220p)의 프로파일 및 제2 에피택셜 패턴(240)의 프로파일을 따라 제2 하부 라이너(260)가 형성될 수 있다. 제2 하부 라이너(260)는 제1 영역(I)에 형성되지 않을 수 있다.The second lower liner 260 may then be formed along the profile of the second dummy gate structure 220p and the profile of the second epitaxial pattern 240. The second lower liner 260 may not be formed in the first region I.

제1 핀형 패턴(110) 상에, 제1 더미 게이트 구조체(120p)의 양측에 제1 에피택셜 패턴(140)이 형성될 수 있다.A first epitaxial pattern 140 may be formed on the first fin type pattern 110 on both sides of the first dummy gate structure 120p.

제1 에피택셜 패턴(140) 및 제2 에피택셜 패턴(240)은 서로 다른 에피택셜 공정을 통해 형성되므로, 제2 하부 라이너(260)는 제1 에피택셜 패턴(140)을 형성하기 전에 형성될 수도 있고, 제1 에피택셜 패턴(140)을 형성한 후에 형성될 수도 있다.Since the first epitaxial pattern 140 and the second epitaxial pattern 240 are formed through different epitaxial processes, the second lower liner 260 is formed before forming the first epitaxial pattern 140 And may be formed after the first epitaxial pattern 140 is formed.

이어서, 라이너막(151)이 제2 하부 라이너(260) 상에 형성될 수 있다.A liner film 151 may then be formed on the second lower liner 260.

도 38은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면이다. 참고적으로, 도 38은 도 27 이후에 진행되는 과정일 수 있다.38 is an intermediate step diagram for explaining a semiconductor device manufacturing method according to some embodiments of the present invention. For reference, FIG. 38 may be a process proceeding from FIG.

도 38을 참고하면, 제1 핀형 패턴(110) 상에, 제1 더미 게이트 구조체(120p)의 양측에 제1 에피택셜 패턴(140)이 형성될 수 있다. 또한, 제2 핀형 패턴(210) 상에, 제2 더미 게이트 구조체(220p)의 양측에 제2 에피택셜 패턴(240)이 형성될 수 있다.Referring to FIG. 38, a first epitaxial pattern 140 may be formed on both sides of the first dummy gate structure 120p on the first fin pattern 110. FIG. Further, a second epitaxial pattern 240 may be formed on the second fin type pattern 210 on both sides of the second dummy gate structure 220p.

이어서, 제1 더미 게이트 구조체(120p)의 프로파일 및 제1 에피택셜 패턴(140)의 프로파일을 따라 제1 하부 라이너(160)가 형성될 수 있다. 또한, 제2 더미 게이트 구조체(220p)의 프로파일 및 제2 에피택셜 패턴(240)의 프로파일을 따라 제2 하부 라이너(260)가 형성될 수 있다.The first lower liner 160 may then be formed along the profile of the first dummy gate structure 120p and the profile of the first epitaxial pattern 140. In addition, the second lower liner 260 may be formed along the profile of the second dummy gate structure 220p and the profile of the second epitaxial pattern 240.

제1 하부 라이너(160) 및 제2 하부 라이너(260)는 동일한 제조 공정을 통해 형성될 수 있다.The first lower liner 160 and the second lower liner 260 may be formed through the same manufacturing process.

이어서, 라이너막(151)이 제1 하부 라이너(160) 및 제2 하부 라이너(260) 상에 형성될 수 있다.A liner film 151 may then be formed on the first lower liner 160 and the second lower liner 260.

도 39는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.39 is a block diagram of a SoC system including a semiconductor device according to embodiments of the present invention.

도 39를 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.Referring to FIG. 39, the SoC system 1000 includes an application processor 1001 and a DRAM 1060.

어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.The application processor 1001 may include a central processing unit 1010, a multimedia system 1020, a bus 1030, a memory system 1040, and a peripheral circuit 1050.

중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다. The central processing unit 1010 can perform operations necessary for driving the SoC system 1000. [ In some embodiments of the invention, the central processing unit 1010 may be configured in a multicore environment that includes a plurality of cores.

멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다. The multimedia system 1020 may be used in the SoC system 1000 to perform various multimedia functions. The multimedia system 1020 may include a 3D engine module, a video codec, a display system, a camera system, a post-processor, and the like .

버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.The bus 1030 can be used for data communication between the central processing unit 1010, the multimedia system 1020, the memory system 1040, and the peripheral circuit 1050. In some embodiments of the invention, such a bus 1030 may have a multi-layer structure. For example, the bus 1030 may be a multi-layer Advanced High-performance Bus (AHB) or a multi-layer Advanced Extensible Interface (AXI). However, the present invention is not limited thereto.

메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.The memory system 1040 can be connected to an external memory (for example, DRAM 1060) by the application processor 1001 to provide an environment necessary for high-speed operation. In some embodiments of the invention, the memory system 1040 may include a separate controller (e.g., a DRAM controller) for controlling an external memory (e.g., DRAM 1060).

주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.The peripheral circuit 1050 can provide an environment necessary for the SoC system 1000 to be smoothly connected to an external device (e.g., a main board). Accordingly, the peripheral circuit 1050 may include various interfaces for allowing an external device connected to the SoC system 1000 to be compatible.

DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.The DRAM 1060 may function as an operation memory required for the application processor 1001 to operate. In some embodiments of the invention, the DRAM 1060 may be located external to the application processor 1001 as shown. Specifically, the DRAM 1060 can be packaged in an application processor 1001 and a package on package (PoP).

이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.At least one of the elements of the SoC system 1000 may include at least one of the semiconductor devices according to the embodiments of the present invention described above.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, You will understand. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive.

100: 기판 105: 필드 절연막
110, 210, 310: 핀형 패턴 120, 220, 320: 게이트 구조체
135, 235, 335: 게이트 스페이서 140, 240, 340: 에피택셜 패턴
150, 250, 350: 스트레스 라이너 160, 260, 360: 하부 라이너
180: 상부 라이너100: substrate 105: field insulating film
110, 210, 310: pin pattern 120, 220, 320: gate structure
135, 235, 335: gate spacer 140, 240, 340: epitaxial pattern
150, 250, 350: Stress liner 160, 260, 360: Lower liner
180: upper liner

Claims (20)

제1 영역 및 제2 영역을 포함하는 기판;
상기 제1 영역의 상기 기판 상에, 제1 핀형 패턴;
상기 제2 영역의 상기 기판 상에, 제2 핀형 패턴;
상기 제1 핀형 패턴 상에, 상기 제1 핀형 패턴과 교차하고, 제1 게이트 스페이서를 포함하는 제1 게이트 구조체;
상기 제2 핀형 패턴 상에, 상기 제2 핀형 패턴과 교차하고, 제2 게이트 스페이서를 포함하는 제2 게이트 구조체;
상기 제1 핀형 패턴 상에, 상기 제1 게이트 구조체의 양측에 형성되고, 제1 불순물을 포함하는 제1 에피택셜 패턴;
상기 제2 핀형 패턴 상에, 상기 제2 게이트 구조체의 양측에 형성되고, 제2 불순물을 포함하는 제2 에피택셜 패턴;
상기 제1 게이트 스페이서의 측벽과, 상기 제2 게이트 스페이서의 측벽과, 상기 제1 에피택셜 패턴의 상면과, 상기 제2 에피택셜 패턴의 상면을 따라 연장되는 제1 실리콘 질화막; 및
상기 제1 게이트 스페이서 및 상기 제1 실리콘 질화막 사이에, 상기 제1 게이트 스페이서의 측벽을 따라 연장되는 제1 실리콘 산화막을 포함하는 반도체 장치.A substrate comprising a first region and a second region;
On the substrate of the first region, a first fin-shaped pattern;
On the substrate of the second region, a second fin-shaped pattern;
A first gate structure on the first fin pattern and intersecting the first fin pattern, the first gate structure including a first gate spacer;
A second gate structure on the second fin-shaped pattern, the second gate structure intersecting the second fin-shaped pattern and including a second gate spacer;
A first epitaxial pattern formed on both sides of the first gate structure on the first fin pattern, the first epitaxial pattern including a first impurity;
A second epitaxial pattern formed on both sides of the second gate structure on the second fin-shaped pattern, the second epitaxial pattern including a second impurity;
A first silicon nitride film extending along a sidewall of the first gate spacer, a sidewall of the second gate spacer, an upper surface of the first epitaxial pattern, and an upper surface of the second epitaxial pattern; And
And a first silicon oxide film extending between the first gate spacer and the first silicon nitride film, the first silicon oxide film extending along a sidewall of the first gate spacer. 제1 항에 있어서,
상기 제1 실리콘 산화막은 제1 게이트 스페이서 및 상기 제1 실리콘 질화막과 접촉하는 반도체 장치.The method according to claim 1,
Wherein the first silicon oxide film is in contact with the first gate spacer and the first silicon nitride film. 제1 항에 있어서,
상기 제2 게이트 스페이서와 상기 제1 실리콘 질화막 사이에, 상기 제1 실리콘 산화막은 상기 제2 게이트 스페이서의 측벽 및 상기 제2 에피택셜 패턴의 외주면을 따라 비형성되는 반도체 장치.The method according to claim 1,
And the first silicon oxide film is not formed along the sidewalls of the second gate spacer and the peripheral surface of the second epitaxial pattern between the second gate spacer and the first silicon nitride film. 제1 항에 있어서,
상기 제2 게이트 스페이서의 측벽 및 상기 제1 실리콘 질화막 사이에, 상기 제2 게이트 스페이서의 측벽을 따라 연장되는 제2 실리콘 산화막을 더 포함하고,
상기 제1 실리콘 산화막의 두께는 상기 제2 실리콘 산화막의 두께와 다른 반도체 장치.The method according to claim 1,
Further comprising a second silicon oxide film extending between the sidewalls of the second gate spacer and the first silicon nitride film and extending along a sidewall of the second gate spacer,
Wherein the thickness of the first silicon oxide film is different from the thickness of the second silicon oxide film. 제4 항에 있어서,
상기 제1 불순물은 p형 불순물이고, 제2 불순물은 n형 불순물이고,
상기 제1 실리콘 산화막의 두께는 상기 제2 실리콘 산화막의 두께보다 두꺼운 반도체 장치.5. The method of claim 4,
The first impurity is a p-type impurity, the second impurity is an n-type impurity,
Wherein a thickness of the first silicon oxide film is thicker than a thickness of the second silicon oxide film. 제1 항에 있어서,
상기 기판 상에, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴을 정의하는 필드 절연막을 더 포함하고,
상기 제2 영역의 상기 필드 절연막 상의 상기 제1 실리콘 질화막의 두께는 상기 제1 영역의 상기 필드 절연막 상의 상기 제1 실리콘 질화막의 두께보다 큰 반도체 장치.The method according to claim 1,
Further comprising a field insulating film on the substrate, the field insulating film defining the first fin pattern and the second fin pattern,
Wherein the thickness of the first silicon nitride film on the field insulating film in the second region is larger than the thickness of the first silicon nitride film on the field insulating film in the first region. 제1 항에 있어서,
상기 제1 실리콘 산화막과 상기 제1 게이트 스페이서 사이에, 상기 제1 게이트 스페이서의 측벽을 따라 연장되는 제2 실리콘 질화막을 더 포함하고,
상기 제2 실리콘 질화막은 상기 제2 영역에 비형성되는 반도체 장치.The method according to claim 1,
Further comprising a second silicon nitride film extending between the first silicon oxide film and the first gate spacer, the second silicon nitride film extending along a sidewall of the first gate spacer,
And the second silicon nitride film is not formed in the second region. 제7 항에 있어서,
상기 제1 실리콘 산화막은 상기 제1 실리콘 질화막 및 상기 제2 실리콘 질화막과 접촉하는 반도체 장치.8. The method of claim 7,
Wherein the first silicon oxide film is in contact with the first silicon nitride film and the second silicon nitride film. 제1 항에 있어서,
상기 제1 영역은 PMOS 형성 영역이고, 상기 제2 영역은 NMOS 형성 영역인 반도체 장치.The method according to claim 1,
Wherein the first region is a PMOS formation region and the second region is an NMOS formation region. 기판 상에, 길이 방향으로 나란한 제1 핀형 패턴 및 제2 핀형 패턴;
상기 기판 상에, 상기 제1 핀형 패턴과 제2 핀형 패턴 사이에 형성된 필드 절연막;
상기 제1 핀형 패턴 상에, 상기 제1 핀형 패턴과 교차하고, 제1 게이트 스페이서를 포함하는 제1 게이트 구조체;
상기 제2 핀형 패턴 상에, 상기 제2 핀형 패턴과 교차하고, 제2 게이트 스페이서를 포함하는 제2 게이트 구조체;
상기 제1 핀형 패턴 상에, 상기 제1 게이트 구조체의 양측에 형성되고, p형 불순물을 포함하는 제1 에피택셜 패턴;
상기 제2 핀형 패턴 상에, 상기 제2 게이트 구조체의 양측에 형성되고, n형 불순물을 포함하는 제2 에피택셜 패턴;
상기 제1 게이트 스페이서의 측벽과, 상기 제2 게이트 스페이서의 측벽과, 상기 제1 에피택셜 패턴의 상면과, 상기 제2 에피택셜 패턴의 상면과, 필드 절연막의 상면을 따라 연장되는 제1 실리콘 질화막; 및
상기 제1 게이트 스페이서 및 상기 제1 실리콘 질화막 사이에, 상기 제1 게이트 스페이서의 측벽 및 필드 절연막의 상면을 따라 연장되는 제1 실리콘 산화막을 포함하는 반도체 장치.A first fin-shaped pattern and a second fin-shaped pattern on the substrate, the first and second fin-shaped patterns being parallel to each other in the longitudinal direction;
A field insulating film formed on the substrate, the field insulating film being formed between the first fin pattern and the second fin pattern;
A first gate structure on the first fin pattern and intersecting the first fin pattern, the first gate structure including a first gate spacer;
A second gate structure on the second fin-shaped pattern, the second gate structure intersecting the second fin-shaped pattern and including a second gate spacer;
A first epitaxial pattern formed on both sides of the first gate structure on the first fin-shaped pattern, the first epitaxial pattern including a p-type impurity;
A second epitaxial pattern formed on both sides of the second gate structure on the second fin-shaped pattern, the second epitaxial pattern including an n-type impurity;
And a second silicon nitride film extending along an upper surface of the field insulating film, wherein the first silicon nitride film extends along the sidewalls of the first gate spacer, the sidewall of the second gate spacer, the upper surface of the first epitaxial pattern, the upper surface of the second epitaxial pattern, ; And
And a first silicon oxide film extending between the first gate spacer and the first silicon nitride film, the first silicon oxide film extending along a sidewall of the first gate spacer and an upper surface of the field insulating film. 제10 항에 있어서,
상기 제1 실리콘 산화막은 상기 제2 에피택셜 패턴의 상면 및 상기 제2 게이트 스페이서의 측벽을 따라 비형성되는 반도체 장치.11. The method of claim 10,
Wherein the first silicon oxide film is not formed along an upper surface of the second epitaxial pattern and a side wall of the second gate spacer. 제11 항에 있어서,
상기 제1 실리콘 산화막은 상기 제1 게이트 스페이서 및 상기 제1 실리콘 질화막과 접촉하는 반도체 장치.12. The method of claim 11,
Wherein the first silicon oxide film is in contact with the first gate spacer and the first silicon nitride film. 제11 항에 있어서,
상기 제1 실리콘 산화막 및 상기 제1 게이트 스페이서 사이와, 상기 제1 실리콘 산화막과 상기 필드 절연막 사이에, 상기 제1 게이트 스페이서의 측벽 및 상기 필드 절연막의 상면을 따라 연장되는 제2 실리콘 질화막을 더 포함하는 반도체 장치.12. The method of claim 11,
Further comprising a second silicon nitride film extending between the first silicon oxide film and the first gate spacer and between the first silicon oxide film and the field insulating film along a side wall of the first gate spacer and an upper surface of the field insulating film . 제10 항에 있어서,
상기 제2 게이트 스페이서의 측벽 및 상기 제1 실리콘 질화막 사이에, 상기 제2 게이트 스페이서의 측벽 및 상기 필드 절연막의 상면을 따라 연장되는 제2 실리콘 산화막을 더 포함하고,
상기 제1 실리콘 산화막의 두께는 상기 제2 실리콘 산화막의 두께와 다른 반도체 장치.11. The method of claim 10,
And a second silicon oxide film extending between the sidewall of the second gate spacer and the first silicon nitride film and extending along the sidewall of the second gate spacer and the upper surface of the field insulating film,
Wherein the thickness of the first silicon oxide film is different from the thickness of the second silicon oxide film. 제14 항에 있어서.
상기 필드 절연막 상에서, 상기 제1 실리콘 산화막 및 상기 제2 실리콘 산화막은 서로 직접 연결되는 반도체 장치.15. The method of claim 14,
Wherein the first silicon oxide film and the second silicon oxide film are directly connected to each other on the field insulating film. 제14 항에 있어서,
상기 제2 실리콘 산화막 및 상기 제2 게이트 스페이서 사이와 상기 제2 실리콘 산화막 및 상기 필드 절연막 사이에, 상기 제2 게이트 스페이서의 측벽 및 상기 필드 절연막의 상면을 따라 연장되는 제2 실리콘 질화막을 더 포함하는 반도체 장치.15. The method of claim 14,
And a second silicon nitride film extending between the second silicon oxide film and the second gate spacer, between the second silicon oxide film and the field insulating film, along a side wall of the second gate spacer and an upper surface of the field insulating film A semiconductor device. 기판 상에 돌출되고, 서로 간에 이격되는 제1 핀형 패턴 및 제2 핀형 패턴;
상기 기판 상에, 상기 제1 핀형 패턴과 제2 핀형 패턴 사이에 형성된 필드 절연막;
상기 제1 핀형 패턴 상에, p형 불순물을 포함하는 제1 에피택셜 패턴;
상기 제2 핀형 패턴 상에, n형 불순물을 포함하는 제2 에피택셜 패턴;
상기 제1 에피택셜 패턴의 외주면의 적어도 일부와, 상기 제2 에피택셜 패턴의 외주면의 적어도 일부와, 상기 필드 절연막의 상면을 따라 연장되는 제1 실리콘 질화막; 및
상기 제1 에피택셜 패턴과 상기 제1 실리콘 질화막 사이에, 상기 제1 에피택셜 패턴의 외주면의 적어도 일부와, 상기 필드 절연막의 상면을 따라 연장되는 제1 실리콘 산화막을 포함하는 반도체 장치.A first fin-shaped pattern and a second fin-shaped pattern protruding on the substrate and spaced apart from each other;
A field insulating film formed on the substrate, the field insulating film being formed between the first fin pattern and the second fin pattern;
A first epitaxial pattern including a p-type impurity on the first fin-shaped pattern;
A second epitaxial pattern including an n-type impurity on the second fin-shaped pattern;
A first silicon nitride film extending along at least a part of an outer circumferential surface of the first epitaxial pattern, at least a part of an outer circumferential surface of the second epitaxial pattern, and an upper surface of the field insulating film; And
And a first silicon oxide film extending between the first epitaxial pattern and the first silicon nitride film and extending along at least a portion of an outer peripheral surface of the first epitaxial pattern and an upper surface of the field insulating film. 제17 항에 있어서,
상기 제1 실리콘 산화막은 상기 제1 에피택셜 패턴 및 상기 필드 절연막과 접촉하는 반도체 장치.18. The method of claim 17,
Wherein the first silicon oxide film is in contact with the first epitaxial pattern and the field insulating film. 제17 항에 있어서,
상기 제2 에피택셜 패턴과 상기 제1 실리콘 질화막 사이에, 상기 제2 에피택셜 패턴의 외주면의 적어도 일부와, 상기 필드 절연막의 상면을 따라 연장되는 제2 실리콘 산화막을 더 포함하고,
상기 제1 실리콘 산화막의 두께는 상기 제2 실리콘 산화막의 두께보다 큰 반도체 장치.18. The method of claim 17,
Further comprising a second silicon oxide film extending between the second epitaxial pattern and the first silicon nitride film at least a part of an outer circumferential surface of the second epitaxial pattern and an upper surface of the field insulating film,
Wherein a thickness of the first silicon oxide film is larger than a thickness of the second silicon oxide film. 제1 영역의 기판 상에 제1 핀형 패턴과, 제2 영역의 상기 기판 상에 제2 핀형 패턴을 형성하고,
상기 제1 핀형 패턴과 교차하고, 제1 게이트 스페이서를 포함하는 제1 게이트 구조체를 형성하고,
상기 제2 핀형 패턴과 교차하고, 제2 게이트 스페이서를 포함하는 제2 게이트 구조체를 형성하고,
상기 제1 핀형 패턴 상에, 상기 제1 게이트 구조체의 양측에 제1 에피택셜 패턴을 형성하고,
상기 제2 핀형 패턴 상에, 상기 제2 게이트 구조체의 양측에 제2 에피택셜 패턴을 형성하고,
상기 제1 게이트 구조체 및 상기 제1 에피택셜 패턴의 프로파일을 따라 제1 실리콘 라이너를 형성하고,
상기 제1 실리콘 라이너 상에, 상기 제1 게이트 구조체, 상기 제2 게이트 구조체, 상기 제1 에피택셜 패턴 및 상기 제2 에피택셜 패턴의 프로파일을 따라 제1 실리콘 질화막을 형성하고,
상기 제1 실리콘 질화막을 형성한 후, 상기 제1 실리콘 라이너의 적어도 일부를 산화시켜 제1 실리콘 산화막을 형성하는 것을 포함하는 반도체 장치 제조 방법.Forming a first fin-shaped pattern on the substrate of the first region and a second fin-shaped pattern on the substrate of the second region,
Intersecting the first fin-shaped pattern, forming a first gate structure comprising a first gate spacer,
Intersecting the second fin-shaped pattern, forming a second gate structure comprising a second gate spacer,
Forming a first epitaxial pattern on both sides of the first gate structure on the first fin pattern,
Forming a second epitaxial pattern on both sides of the second gate structure on the second fin-shaped pattern,
Forming a first silicon liner along the profile of the first gate structure and the first epitaxial pattern,
Forming a first silicon nitride film on the first silicon liner along a profile of the first gate structure, the second gate structure, the first epitaxial pattern and the second epitaxial pattern,
And after forming the first silicon nitride film, oxidizing at least a part of the first silicon liner to form a first silicon oxide film.
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US20110266636A1 (en) * 2010-05-03 2011-11-03 Chun Rong Method for forming an offset spacer of a mos device

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