KR20170073982A - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof Download PDF

Info

Publication number
KR20170073982A
KR20170073982A KR1020150182898A KR20150182898A KR20170073982A KR 20170073982 A KR20170073982 A KR 20170073982A KR 1020150182898 A KR1020150182898 A KR 1020150182898A KR 20150182898 A KR20150182898 A KR 20150182898A KR 20170073982 A KR20170073982 A KR 20170073982A
Authority
KR
South Korea
Prior art keywords
openings
semiconductor device
films
gate electrodes
metal
Prior art date
Application number
KR1020150182898A
Other languages
Korean (ko)
Other versions
KR102498247B1 (en
Inventor
한광희
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150182898A priority Critical patent/KR102498247B1/en
Priority to US15/150,249 priority patent/US9773798B2/en
Publication of KR20170073982A publication Critical patent/KR20170073982A/en
Priority to US15/679,613 priority patent/US9859294B2/en
Application granted granted Critical
Publication of KR102498247B1 publication Critical patent/KR102498247B1/en

Links

Images

Classifications

    • H01L27/11551—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L27/11521—
    • H01L27/11556—
    • H01L27/11578—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1443—Non-volatile random-access memory [NVRAM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 장치는 제1 방향 및 제1 방향과 교차된 제2 방향으로 배열된 채널막들; 상기 채널막들의 측벽을 감싸도록, 적층된 절연막들; 상기 절연막들 사이에 개재되어 상기 채널막들을 각각 감싸도록, 적층된 게이트 전극들; 및 상기 절연막들 사이에 개재되어 상기 게이트 전극들을 전기적으로 연결시키도록, 적층된 게이트 라인들을 포함한다.A semiconductor device includes: channel films arranged in a first direction and a second direction intersecting the first direction; Stacked insulating films so as to surround sidewalls of the channel films; Stacked gate electrodes interposed between the insulating films so as to surround the channel films, respectively; And gate lines interposed between the insulating films to electrically connect the gate electrodes.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}TECHNICAL FIELD [0001] The present invention relates to a semiconductor device,

본 발명은 전자 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electronic device and a manufacturing method thereof, and more particularly to a three-dimensional semiconductor device and a manufacturing method thereof.

비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.A non-volatile memory device is a memory device in which stored data is retained even if power supply is interrupted. Recently, as the degree of integration of a two-dimensional non-volatile memory device that forms a memory cell in a single layer on a substrate has reached a limit, a three-dimensional non-volatile memory device that vertically stacks memory cells on a substrate has been proposed.

3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 또한, 3차원 비휘발성 메모리 소자의 제조 공정시, 복수의 산화막들과 복수의 질화막들을 교대로 적층한 후, 복수의 질화막들을 복수의 도전막들로 대체함으로써 적층된 게이트 전극들을 형성한다.The three-dimensional nonvolatile memory device includes alternately stacked interlayer insulating films and gate electrodes, channel films passing therethrough, and memory cells are stacked along the channel films. Further, in a process of manufacturing a three-dimensional nonvolatile memory device, a plurality of oxide films and a plurality of nitride films are alternately stacked, and then a plurality of nitride films are substituted with a plurality of conductive films to form stacked gate electrodes.

그러나, 복수의 질화막들을 복수의 도전막들로 대체하는 공정의 난이도가 높다는 문제점이 있다. 특히, 질화막들은 도전막들을 대체하는 과정에서 적층물 내에 반응 가스가 잔류되고, 반류된 반응 가스에 의해 주변 막들이 손상되어 메모리 소자의 특성이 저하되는 문제점이 유발된다.However, there is a problem that the process of replacing a plurality of nitride films with a plurality of conductive films has a high degree of difficulty. Particularly, in the process of substituting the conductive films for the nitride films, the reaction gas remains in the laminate, and the peripheral films are damaged by the reaction gas which has been transferred, thereby deteriorating the characteristics of the memory device.

본 발명의 일 실시예는 제조 공정이 용이하고 안정적인 구조 및 특성을 갖는 반도체 장치 및 그 제조 방법을 제공한다. An embodiment of the present invention provides a semiconductor device and a method of manufacturing the same that have a structure and characteristics that are easy to manufacture and stable.

본 발명의 일 실시예에 따른 반도체 장치는 제1 방향 및 제1 방향과 교차된 제2 방향으로 배열된 채널막들; 상기 채널막들의 측벽을 감싸도록, 적층된 절연막들; 상기 절연막들 사이에 개재되어 상기 채널막들을 각각 감싸도록, 적층된 게이트 전극들; 및 상기 절연막들 사이에 개재되어 상기 게이트 전극들을 전기적으로 연결시키도록, 적층된 게이트 라인들을 포함한다.A semiconductor device according to an embodiment of the present invention includes channel films arranged in a first direction and a second direction intersecting the first direction; Stacked insulating films so as to surround sidewalls of the channel films; Stacked gate electrodes interposed between the insulating films so as to surround the channel films, respectively; And gate lines interposed between the insulating films to electrically connect the gate electrodes.

본 발명의 일 실시예에 따른 반도체 장치는 제1 방향 및 제1 방향과 교차된 제2 방향으로 배열된 반도체 필라들; 상기 반도체 필라들의 측벽을 감싸도록, 적층된 절연막들; 및 상기 반도체 필라들의 측벽을 감싸는 실린더 형태의 금속 패턴들 및 상기 금속 패턴들의 측벽을 감싸는 금속 라인을 포함하고, 상기 절연막들과 교대로 적층된 금속막들을 포함한다.A semiconductor device according to an embodiment of the present invention includes semiconductor pillars arranged in a first direction and a second direction intersecting the first direction; Laminated insulating films so as to surround the side walls of the semiconductor pillars; And metal films alternately stacked with the insulating films, the metal films including cylindrical metal patterns surrounding the side walls of the semiconductor pillars and metal lines surrounding the side walls of the metal patterns.

본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 희생막들 및 절연막들을 교대로 형성하는 단계; 상기 희생막들 및 상기 절연막들을 관통하고, 제1 방향 및 상기 제1 방향과 교차된 제2 방향으로 배열된 제1 개구부들을 형성하는 단계; 상기 제1 개구부들을 통해 노출된 상기 희생막들을 제거하여 제2 개구부들을 형성하는 단계; 상기 제2 개구부들 내에 게이트 전극들을 형성하는 단계; 상기 제1 개구부들 내에 채널막들을 형성하는 단계; 상기 희생막들 및 상기 절연막들을 관통하는 슬릿을 형성하는 단계; 상기 슬릿을 통해, 상기 희생막들을 제거하여 제3 개구부들을 형성하는 단계; 및 상기 제3 개구부들 내에, 상기 게이트 전극들을 전기적으로 연결시키는 게이트 라인들을 형성하는 단계를 포함한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes: forming sacrificial films and insulating films alternately; Forming first openings through the sacrificial films and the insulating films, the first openings being arranged in a first direction and a second direction intersecting the first direction; Removing the sacrificial layers exposed through the first openings to form second openings; Forming gate electrodes in the second openings; Forming channel films in the first openings; Forming a sacrifice film and a slit through the insulating films; Removing the sacrificial films through the slit to form third openings; And forming gate lines in the third openings for electrically connecting the gate electrodes.

게이트 전극들이 채널막들의 측벽을 각각 감싸고, 게이트 라인에 의해 게이트 전극들이 전기적으로 연결된다. 또한, 게이트 전극들은 실린더의 형태를 가지며, 게이트 전극들 및 게이트 라인은 금속물을 포함한다. 따라서, 게이트 전극들 및 게이트 라인의 저항을 감소시켜 메모리 셀, 선택 트랜지스터의 로딩을 개선할 수 있다. The gate electrodes surround the sidewalls of the channel films, respectively, and the gate electrodes are electrically connected by the gate line. Further, the gate electrodes have the form of a cylinder, and the gate electrodes and the gate line include metal materials. Therefore, the resistance of the gate electrodes and the gate line can be reduced to improve the loading of the memory cell and the selection transistor.

또한, 채널막용 개구부를 이용하여 적층된 희생막들을 일부 제거하고, 희생막들이 제거된 영역에 게이트 전극들을 형성하므로, 희생막들을 게이트 전극들로 대체하는 과정에서 반응 가스가 잔류되는 것을 방지할 수 있다. 따라서, 주변 막들이 손상되는 것을 방지하고, 메모리 소자의 특성이 저하되는 것을 방지할 수 있다. Also, since the gate electrode is formed in the region where the sacrificial films are removed by partially removing the stacked sacrificial films using the opening for the channel film, it is possible to prevent the reaction gas from remaining in the process of replacing the sacrificial films with the gate electrodes have. Therefore, it is possible to prevent the peripheral films from being damaged, and to prevent deterioration of the characteristics of the memory element.

도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 3a 내지 도 11a, 도 3b 내지 도 11b, 도 9c 및 도 10c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.1A to 1C are views for explaining a structure of a semiconductor device according to an embodiment of the present invention.
2A to 2C are views for explaining a structure of a semiconductor device according to an embodiment of the present invention.
3A to 11A, 3B to 11B, 9C and 10C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
12 and 13 are block diagrams showing a configuration of a memory system according to an embodiment of the present invention.
14 and 15 are block diagrams showing a configuration of a computing system according to an embodiment of the present invention.

이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.Hereinafter, the most preferred embodiment of the present invention will be described. In the drawings, the thickness and the spacing are expressed for convenience of explanation, and can be exaggerated relative to the actual physical thickness. In describing the present invention, known configurations irrespective of the gist of the present invention may be omitted. It should be noted that, in the case of adding the reference numerals to the constituent elements of the drawings, the same constituent elements have the same number as much as possible even if they are displayed on different drawings.

도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다. 도 1a는 도전막의 레이아웃을 나타내고, 도 1b는 A-A' 단면도를 나타내고, 도 1c는 B-B' 방향 단면도를 나타낸다.1A to 1C are views for explaining a structure of a semiconductor device according to an embodiment of the present invention. 1A shows a layout of a conductive film, FIG. 1B shows a cross-sectional view along the line A-A ', and FIG. 1C shows a cross-sectional view along a line B-B'.

도 1a 내지 도 1c 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 교대로 적층된 도전막들(14) 및 절연막들(미도시됨)을 포함하는 적층물 및 적층물을 관통하는 관통 구조물들을 포함한다. 여기서, 각각의 관통 구조물들은 채널막(11) 및 메모리막(미도시됨)을 포함할 수 있다. 또한, 각각의 도전막들(14)은 복수의 게이트 전극들(12) 및 복수의 게이트 전극들(12)을 전기적으로 연결시키는 게이트 라인(13)을 포함할 수 있다.1A to 1C, a semiconductor device according to an embodiment of the present invention includes a stack including alternately stacked conductive films 14 and insulating films (not shown), and a through structure . Here, each of the penetrating structures may include a channel film 11 and a memory film (not shown). Each of the conductive films 14 may include a plurality of gate electrodes 12 and a gate line 13 for electrically connecting the plurality of gate electrodes 12.

채널막들(11)은 메모리 셀, 선택 트랜지스터 등의 채널막일 수 있으며, 실리콘(Si), 게르마늄(Ge) 등의 반도체 물질을 포함할 수 있다. 예를 들어, 채널막들(11)은 교대로 적층된 도전막들 및 절연막들을 관통하는 필라 형태를 가질 수 있으며, 상부와 하부가 균일한 폭을 갖거나 하부로 갈수록 폭이 좁아질 수 있다. 또한, 각각의 채널막들(11)은 중심까지 채워진 형태를 갖거나, 중심이 오픈된 형태를 갖거나, 이들을 조합한 형태를 가질 수 있다.The channel films 11 may be channel films of memory cells, selection transistors, and the like, and may include semiconductor materials such as silicon (Si) and germanium (Ge). For example, the channel films 11 may have a pillar shape passing through alternately laminated conductive films and insulating films, and the upper and lower portions may have a uniform width or may be narrower toward the lower portion. In addition, each of the channel films 11 may have a shape filled up to the center, a center open form, or a combination thereof.

채널막들(11)은 제1 방향(I-I') 및 제1 방향(I-I')과 교차된 제2 방향(Ⅱ-Ⅱ')으로 배열될 수 있다. 여기서, 제2 방향(Ⅱ-Ⅱ')은 제1 방향(I-I')으로부터 소정 각도(θ) 틸트되며, 예를 들어, 90°보다 작은 각으로 틸트되어 교차될 수 있다. 이러한 경우, 채널막들(11)은 중심이 오프셋되어 엇갈린 형태, 예를 들어, 지그재그 형태로 배열된다. The channel films 11 may be arranged in a second direction II-II 'intersecting with the first direction I-I' and the first direction I-I '. Here, the second direction II-II 'is tilted at a predetermined angle? From the first direction I-I', for example, can be tilted and crossed at an angle smaller than 90 °. In this case, the channel films 11 are arranged in a staggered form, for example, in a zigzag shape, with their centers offset.

또한, 채널막들(11)은 소정 간격으로 배열되며, 채널막들(11) 간의 간격은 동일하거나 방향에 따라 상이할 수 있다. 예를 들어, 제1 방향(I-I')으로 이웃한 채널막들(11)이 제1 간격(W1)으로 이격되고 제2 방향(Ⅱ-Ⅱ')으로 이웃한 채널막들(11)이 제2 간격(W2)으로 이격된다. 여기서, 제1 간격(W1)이 제2 간격(W2)과 동일한 값을 갖거나, 제1 간격(W1)이 제2 간격(W2)에 비해 큰 값을 가질 수 있다.In addition, the channel films 11 are arranged at predetermined intervals, and the intervals between the channel films 11 may be the same or different depending on the direction. For example, the channel films 11 neighboring in the first direction I-I 'may be separated from the channel films 11 spaced apart by the first distance W1 and neighboring in the second direction II- Are spaced apart by the second gap W2. Here, the first interval W1 may have the same value as the second interval W2, or the first interval W1 may have a larger value than the second interval W2.

각각의 게이트 전극들(12)은 채널막들(11)의 측벽을 감싸는 실린더 형태의 금속 패턴일 수 있고, 채널막(11)의 길이 방향을 따라 소정 간격으로 이격되어 적층될 수 있다. 적층된 게이트 전극들(12) 사이에는 절연막들(미도시됨)이 개재되어, 상하로 이웃한 게이트 전극들(12)을 절연시킨다. 게이트 전극들(12)은 메모리 셀의 게이트 전극이거나, 선택 트랜지스터의 게이트 전극일 수 있다. 또한, 게이트 전극들(12)은 텅스텐(W) 등의 금속물을 포함한다. Each of the gate electrodes 12 may be a cylinder-shaped metal pattern surrounding the sidewalls of the channel films 11 and may be stacked at predetermined intervals along the longitudinal direction of the channel film 11. Insulating films (not shown) are interposed between the stacked gate electrodes 12 to insulate the upper and lower gate electrodes 12. The gate electrodes 12 may be the gate electrode of the memory cell or the gate electrode of the selection transistor. In addition, the gate electrodes 12 include a metal such as tungsten (W).

여기서, 게이트 전극들(12)의 두께(T1, T2)에 따라, 동일한 높이에 위치된 게이트 전극들(12)이 상호 이격되어 있거나, 접할 수 있다. 예를 들어, 이웃한 채널막들(11) 간의 간격(W2)이 이웃한 게이트 전극들(12)의 두께를 합한 값(T1+T2)에 비해 작을 경우, 이웃한 게이트 전극들(12)이 직접 접하게 된다. 또한, 이웃한 채널막들(11) 간의 간격(W1)이 이웃한 게이트 전극들(12)의 두께를 합한 값(T1+T2)에 비해 클 경우, 이웃한 게이트 전극들(12)이 상호 분리된다. 따라서, 제1 간격(W1)이 제2 간격(W2)에 비해 큰 값을 갖고, 제1 방향(I-I')으로 이웃한 게이트 전극들(12)의 두께의 합(T1+T2)이 제1 간격(W1)에 비해 작고, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 게이트 전극들(12)의 두께의 합(T1+T2)이 제2 간격(W2)에 크다면, 제1 방향(I-I')으로 이웃한 게이트 전극들(12)은 상호 이격되고 제2 방향(Ⅱ-Ⅱ')으로 이웃한 게이트 전극들(12)은 상호 접하게 된다. Here, depending on the thicknesses T1 and T2 of the gate electrodes 12, the gate electrodes 12 positioned at the same height may be spaced apart from each other or may be in contact with each other. For example, when the distance W2 between the adjacent channel films 11 is smaller than the sum of the thicknesses of the adjacent gate electrodes 12 (T1 + T2), the adjacent gate electrodes 12 Direct contact. When the interval W1 between the neighboring channel films 11 is larger than the sum of the thicknesses T1 and T2 of the neighboring gate electrodes 12, do. Therefore, the first interval W1 has a larger value than the second interval W2, and the sum (T1 + T2) of the thicknesses of the gate electrodes 12 adjacent to each other in the first direction I-I ' If the sum (T1 + T2) of the thicknesses of the gate electrodes 12 adjacent to each other in the second direction II-II 'is smaller than the first gap W1 and larger than the second gap W2, The gate electrodes 12 adjacent to each other in the direction I-I 'are mutually spaced and the gate electrodes 12 neighboring in the second direction II-II' contact each other.

게이트 라인(13)은 게이트 전극들(12)의 측벽을 감싸면서 이들을 전기적으로 연결시키는 금속 라인일 수 있다. 예를 들어, 게이트 라인(13)은 메모리 셀들의 게이트 전극들을 연결시키는 워드라인이거나, 선택 트랜지스터들의 게이트 전극들을 연결시키는 선택 라인일 수 있다. 게이트 라인(13)은 동일한 높이에 위치된 게이트 전극들(12)을 전기적으로 연결시키고, 다층으로 적층될 수 있다. 여기서, 상하로 적층된 게이트 라인들(13)은 이들 사이에 개재된 절연막(미도시됨)에 의해 절연된다. The gate line 13 may be a metal line which surrounds the side walls of the gate electrodes 12 and electrically connects them. For example, the gate line 13 may be a word line connecting the gate electrodes of the memory cells, or a selection line connecting the gate electrodes of the selection transistors. The gate line 13 electrically connects the gate electrodes 12 located at the same height, and can be stacked in multiple layers. Here, the upper and lower gate lines 13 are insulated by an insulating film (not shown) interposed therebetween.

각각의 게이트 라인들(13)은 적어도 두 개의 채널 열들을 포함하고, 이들의 게이트 전극들(12)을 전기적으로 연결시킬 수 있다. 여기서, 채널 열은 제1 방향(I-I')으로 배열된 채널막들(11)을 포함한다. 예를 들어, 메모리 블록(MB)의 내부에 위치된 게이트 라인(13)은 두 개의 채널 열들을 포함하고, 메모리 블록(MB)의 가장자리에 위치된 게이트 라인(13)은 하나의 채널 열을 포함할 수 있다. 여기서, 메모리 블록(MB)은 소거 동작 시에 데이터가 소거되는 단위이다. Each of the gate lines 13 includes at least two channel columns and can electrically connect the gate electrodes 12 thereof. Here, the channel column includes channel films 11 arranged in a first direction I-I '. For example, the gate line 13 located inside the memory block MB includes two channel columns, and the gate line 13 positioned at the edge of the memory block MB includes one channel column. can do. Here, the memory block MB is a unit in which data is erased in the erase operation.

또한, 제1 방향(I-I') 또는 제2 방향(Ⅱ-Ⅱ')으로 이웃한 게이트 전극들(12)이 상호 이격된 경우, 게이트 라인(13)은 이웃한 게이트 전극들(12) 사이의 공간을 채울 수 있다. 예를 들어, 게이트 라인(13)은 제1 방향(I-I')으로 이웃한 게이트 전극들(12)의 사이 공간을 채우고 제1 방향(I-I')으로 확장될 수 있다. When the gate electrodes 12 adjacent to each other in the first direction I-I 'or the second direction II-II' are spaced apart from each other, the gate line 13 is connected to the adjacent gate electrodes 12, Can fill in the space between. For example, the gate line 13 may extend in the first direction I-I ', filling the space between the gate electrodes 12 adjacent in the first direction I-I'.

게이트 라인(13)은 텅스텐(W) 등의 금속물을 포함한다. 예를 들어, 게이트 전극들(12)과 게이트 라인(13)은 동일한 금속물을 포함하거나 상이한 금속물을 포함할 수 있다. The gate line 13 includes a metal such as tungsten (W). For example, the gate electrodes 12 and the gate lines 13 may comprise the same metal or may comprise different metals.

반도체 장치는 적층물을 관통하는 슬릿 절연막들(15, 16)을 더 포함할 수 있다. 슬릿 절연막들(15, 16)은 동일한 높이에 위치된 도전막들(14)을 상호 절연시키며, 제1 방향(I-I')으로 확장될 수 있다. 여기서, 슬릿 절연막들(15, 16)은 형성 위치, 용도에 따라 다양한 형태와 깊이를 가질 수 있다. 예를 들어, 제1 슬릿 절연막(15)은 이웃한 메모리 블록들(MB) 간의 경계에 위치되고, 적층물을 완전히 관통하는 깊이를 가질 수 있다. 제2 슬릿 절연막(16)은 메모리 블록(MB) 내에 위치되고, 적층물을 완전히 관통하거나, 일부만 관통할 수 있다. The semiconductor device may further include slit insulating films 15 and 16 penetrating the laminate. The slit insulating films 15 and 16 mutually insulate the conductive films 14 positioned at the same height and can extend in the first direction I-I '. Here, the slit insulating films 15 and 16 may have various shapes and depths depending on the forming position and application. For example, the first slit insulating film 15 may be located at the boundary between neighboring memory blocks MB, and may have a depth that completely penetrates the stack. The second slit insulating film 16 is located in the memory block MB, and can completely penetrate the laminate, or only partially.

참고로, 반도체 장치는 채널막들(11)과 게이트 전극들(12)의 사이에 개재된 메모리막들(미도시됨)을 더 포함할 수 있다. 여기서, 메모리막들은 터널절연막, 데이터 저장막 및 전하차단막을 포함할 수 있고, 데이터 저장막은 실리콘, 질화물, 상변화 물질, 나노 닷 등을 포함할 수 있다. 또한, 메모리막들과 게이트 전극들(12)의 사이에 베리어 패턴들(미도시됨)이 개재될 수 있다. 베리어 패턴들은 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등을 포함할 수 있다.For reference, the semiconductor device may further include memory films (not shown) interposed between the channel films 11 and the gate electrodes 12. Here, the memory films may include a tunnel insulating film, a data storage film, and a charge blocking film, and the data storage film may include silicon, nitride, phase change material, nano dot, and the like. In addition, barrier patterns (not shown) may be interposed between the memory films and the gate electrodes 12. The barrier patterns may include titanium (Ti), tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN), and the like.

전술한 바와 같은 구조에 따르면, 복수의 게이트 전극들(12)이 채널막들(11)의 측벽을 각각 감싸고, 하나의 게이트 라인(13)에 의해 게이트 전극들(12) 사이의 빈 공간이 채워지면서 복수의 게이트 전극들(12)이 전기적으로 연결된다. 따라서, 적층된 절연막들 사이에 빈 공간없이 도전 물질(게이트 전극 및 게이트 라인)이 채워진다. According to the structure as described above, the plurality of gate electrodes 12 surround the sidewalls of the channel films 11, respectively, and the empty space between the gate electrodes 12 is filled by one gate line 13 The plurality of gate electrodes 12 are electrically connected to each other. Thus, the conductive material (the gate electrode and the gate line) is filled with no void space between the stacked insulating films.

또한, 게이트 전극들(12) 및 게이트 라인들(13)이 금속물을 포함할 수 있다. 따라서, 절연막들 및 금속막들이 교대로 적층되고, 각각의 금속막들은 복수의 금속 패턴들 및 이들을 전기적으로 연결시키는 금속 라인을 포함할 수 있다. 따라서, 게이트 전극들(12) 및 게이트 라인들(13)의 저항을 감소시켜 로딩을 개선할 수 있다. Further, the gate electrodes 12 and the gate lines 13 may include metal materials. Thus, the insulating films and the metal films are alternately laminated, and each of the metal films may include a plurality of metal patterns and a metal line for electrically connecting them. Therefore, the resistance of the gate electrodes 12 and the gate lines 13 can be reduced to improve the loading.

도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다. 도 2a는 게이트 전극 및 게이트 라인의 레이아웃을 나타내고, 도 2b는 A-A' 단면도를 나타내고, 도 2c는 B-B' 단면도를 나타낸다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다. 2A to 2C are views for explaining a structure of a semiconductor device according to an embodiment of the present invention. 2A shows a layout of a gate electrode and a gate line, FIG. 2B shows a sectional view taken along the line A-A ', and FIG. 2C shows a sectional view taken along the line B-B'. Hereinafter, duplicated description will be omitted.

도 2a 내지 도 2c를 참조하면, 제1 방향(I-I')으로 이웃한 채널막들(11) 간의 제1 간격(W1)과 제2 방향(Ⅱ-Ⅱ')으로 이웃한 채널막들(11) 간의 제2 간격(W2)이 실질적으로 동일한 값을 가질 수 있다. Referring to FIGS. 2A and 2C, a first gap W1 between the adjacent channel films 11 in the first direction I-I 'and a second gap W2 between the adjacent channel films 11 in the second direction II- (W2) between the first and second electrodes 11 may have substantially the same value.

또한, 제1 간격(W1)이 제1 방향(I-I')으로 이웃한 게이트 전극들(12)의 두께를 합한 값(T1+T2)과 실질적으로 동일하거나 그보다 작을 수 있다. 이러한 경우, 제1 방향(I-I')으로 이웃한 게이트 전극들(12)이 직접 접하게 된다. 또한, 제2 간격(W2)이 제2 방향(Ⅱ-Ⅱ')으로 이웃한 게이트 전극들(12)의 두께를 합한 값(T1+T2)과 실질적으로 동일하거나 그보다 작을 수 있다. 이러한 경우, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 게이트 전극들(12)이 직접 접할 수 있다. In addition, the first interval W1 may be substantially equal to or less than a sum (T1 + T2) of the thicknesses of the gate electrodes 12 adjacent to each other in the first direction I-I '. In this case, the gate electrodes 12 adjacent to each other in the first direction I-I 'directly contact each other. Also, the second spacing W2 may be substantially equal to or less than a sum (T1 + T2) of the thicknesses of the gate electrodes 12 adjacent in the second direction II-II '. In this case, the gate electrodes 12 adjacent to each other in the second direction (II-II ') can be directly contacted.

전술한 바와 같은 구조에 따르면 이웃한 채널막들(11)의 사이의 공간이 게이트 전극(12)으로 완전히 채워진다. According to the structure as described above, the space between the adjacent channel films 11 is completely filled with the gate electrode 12.

도 3a 내지 도 11a, 도 3b 내지 도 11b 및 도 9c 내지 도 11c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 각 번호의 a도는 A-A' 단면도이고, 각 번호의 b도는 B-B' 단면도이고, 각 번호의 c도는 평면도이다.3A to 11A, 3B to 11B, and 9C to 11C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention. A of each number is a cross-sectional view taken along the line A-A ', b of each number is a cross-sectional view of B-B', and c of each number is a plan view.

도 3a 및 도 3b를 참조하면, 희생막들(31) 및 절연막들(32)을 교대로 적층하여 적층물을 형성한다. 여기서, 희생막들(31)은 메모리 셀 또는 선택 트랜지스터의 게이트 전극 및 게이트 라인을 형성하기 위한 것이고, 절연막들(32)은 적층된 게이트 전극들 및 게이트 라인들을 절연시키기 위한 것이다. Referring to FIGS. 3A and 3B, the sacrificial films 31 and the insulating films 32 are alternately stacked to form a laminate. Here, the sacrificial films 31 are for forming gate electrodes and gate lines of memory cells or selection transistors, and the insulating films 32 are for insulating gate electrodes and gate lines stacked.

희생막들(31)은 절연막들(32)에 대해 식각 선택비가 큰 물질을 포함할 수 있다. 예를 들어, 희생막들(31)은 질화물을 포함하고 절연막들(32)은 산화물을 포함할 수 있다. 희생막들(31)과 절연막들(32)은 실질적으로 동일한 두께로 형성되거나, 상이한 두께로 형성될 수 있다. 여기서, "실질적으로 동일"은 공정상의 오차를 포함하는 범위 내에 속하는 것을 의미한다.The sacrificial films 31 may include a material having a high etch selectivity to the insulating films 32. For example, the sacrificial films 31 may include a nitride and the insulating films 32 may include an oxide. The sacrificial films 31 and the insulating films 32 may be formed to have substantially the same thickness, or may be formed to have different thicknesses. Here, "substantially the same" means to fall within a range including a process error.

이어서, 희생막들(31) 및 절연막들(32)을 관통하는 제1 개구부들(OP1)을 형성한다. 여기서, 제1 개구부들(OP1)은 채널막 및 메모리막을 형성하기 위한 것으로, 적층물을 완전히 관통하는 깊이로 형성될 수 있다. 제1 개구부들(OP1)은 상부와 하부가 균일한 폭을 갖거나, 하부로 갈수록 폭이 감소될 수 있다. 또한, 제1 개구부들(OP1)은 원형, 타원형, 사각형, 다각형 등의 단면을 가질 수 있다.Next, the first openings OP1 penetrating the sacrificial films 31 and the insulating films 32 are formed. Here, the first openings OP1 are for forming a channel film and a memory film, and may be formed to have a depth penetrating through the laminate completely. The first openings OP1 may have a uniform width at the top and bottom, or may be reduced in width at the bottom. In addition, the first openings OP1 may have a circular, elliptical, quadrangular, polygonal, or other cross-section.

제1 개구부들(OP1)은 제1 방향(I-I') 및 제1 방향(I-I')과 교차된 제2 방향(Ⅱ-Ⅱ')으로 배열될 수 있다. 여기서, 제1 방향(I-I')으로 이웃한 제1 개구부들(OP1) 간의 제1 간격(W1)은 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제1 개구부들(OP1) 간의 제2 간격(W2)과 실질적으로 동일하거나 이보다 큰 값을 가질 수 있다. 본 실시예에서는 제1 간격(W1)이 제2 간격(W2)에 비해 큰 값을 갖는 경우에 대해 설명하도록 한다. The first openings OP1 may be arranged in a second direction II-II 'intersecting with the first direction I-I' and the first direction I-I '. Here, the first interval W1 between the first openings OP1 adjacent to each other in the first direction I-I 'is equal to the distance W2 between the first openings OP1 adjacent to the second direction II- 2 < / RTI > may have a value substantially equal to or greater than the interval W2. In the present embodiment, the case where the first interval W1 has a larger value than the second interval W2 will be described.

도 4a 및 도 4b를 참조하면, 제1 개구부들(OP1)을 통해 노출된 희생막들(31)을 일부 제거하여 제2 개구부들(OP2)을 형성한다. 여기서, 제2 개구부들(OP2)은 후속 공정에서 게이트 전극들을 형성하기 위한 것이다. 이때, 제1 개구부들(OP1)을 통해 희생막들(31)을 제거하므로, 제1 개구부들(OP1) 주변의 희생막들(31)을 용이하게 제거할 수 있다. Referring to FIGS. 4A and 4B, the sacrificial layers 31 exposed through the first openings OP1 are partially removed to form the second openings OP2. Here, the second openings OP2 are for forming gate electrodes in a subsequent process. At this time, since the sacrificial films 31 are removed through the first openings OP1, the sacrificial films 31 around the first openings OP1 can be easily removed.

제2 개구부들(OP2)의 두께(T1, T2)는 이웃한 제1 개구부들(OP1) 간의 간격(W1, W2)을 고려하여 결정할 수 있다. 제1 방향(I-I')으로 이웃한 제1 개구부들(OP1) 간의 제1 간격(W1)이 제2 개구부들(OP2)의 두께의 합(T1+T2)에 비해 큰 값을 갖는 경우, 제2 개구부들(OP2)의 사이에 희생막들(31)이 잔류할 수 있다. 또한, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제1 개구부들(OP1) 간의 제2 간격(W2)이 제2 개구부들(OP2)의 두께의 합(T1+T2)과 실질적으로 동일한 값을 갖거나 그보다 작은 값을 갖는 경우, 제2 개구부들(OP2) 사이의 희생막들(31)이 전부 제거되어 제2 개구부들(OP2)이 연결될 수 있다. The thicknesses T1 and T2 of the second openings OP2 can be determined in consideration of the intervals W1 and W2 between the neighboring first openings OP1. When the first interval W1 between the first openings OP1 adjacent to each other in the first direction I-I 'is greater than the sum of the thicknesses T1 + T2 of the second openings OP2 , And the second openings OP2 may remain. The second interval W2 between the first openings OP1 adjacent to the second direction II-II 'is substantially equal to the sum of the thicknesses T1 + T2 of the second openings OP2 , The sacrificial films 31 between the second openings OP2 may be completely removed and the second openings OP2 may be connected.

도 5a 및 도 5b를 참조하면, 제1 개구부들(OP1) 및 제2 개구부들(OP2) 내에 게이트 전극용 도전막(33)을 형성한다. 예를 들어, 게이트 전극용 도전막(33)은 텅스텐(W), 텅스텐 질화물(WNx) 등을 포함하는 금속막일 수 있다. 여기서, 게이트 전극용 도전막(33)은 제2 개구부들(OP2)을 완전히 채우고 제1 개구부들(OP1)의 중심 영역을 오픈시키는 두께로 형성될 수 있다. 5A and 5B, a conductive film 33 for a gate electrode is formed in the first openings OP1 and OP2. For example, the conductive film 33 for the gate electrode may be a metal film including tungsten (W), tungsten nitride (WN x ), and the like. Here, the conductive film 33 for the gate electrode may be formed to a thickness that completely fills the second openings OP2 and opens the central region of the first openings OP1.

도 6a 및 도 6b를 참조하면, 제1 개구부들(OP1) 내에 형성된 게이트 전극용 도전막(33)을 제거하여, 제2 개구부들(OP2) 내에 각각 위치된 게이트 전극들(33A)을 형성한다. 게이트 전극용 도전막(33)이 금속막인 경우, 게이트 전극들(33A)은 금속 패턴들일 수 있다. 또한, 게이트 전극들(33A)은 후속 공정에서 형성되는 채널막들과 동일한 축을 갖는 실린더 형태를 가질 수 있다.6A and 6B, the conductive film 33 for the gate electrode formed in the first openings OP1 is removed to form the gate electrodes 33A located in the second openings OP2, respectively . When the conductive film 33 for the gate electrode is a metal film, the gate electrodes 33A may be metal patterns. In addition, the gate electrodes 33A may have a cylindrical shape having the same axis as the channel films formed in a subsequent process.

여기서, 제1 방향(I-I')으로 이웃한 제1 개구부들(OP1) 간의 제1 간격(W1)이 제2 개구부들(OP2)의 두께의 합(T1+T2)에 비해 큰 값을 갖는 경우, 제1 방향(I-I')으로 이웃한 게이트 전극들(33A)이 상호 분리된다. 또한, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제1 개구부들(OP1) 간의 제2 간격(W2)이 제2 개구부들(OP2)의 두께의 합(T1+T2)과 실질적으로 동일한 값을 갖거나 그보다 작은 값을 갖는 경우, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 게이트 전극들(33A)이 직접 접한다.Here, the first interval W1 between the first openings OP1 adjacent to each other in the first direction I-I 'is greater than the sum of the thicknesses T1 + T2 of the second openings OP2 , The gate electrodes 33A neighboring in the first direction I-I 'are separated from each other. The second interval W2 between the first openings OP1 adjacent to the second direction II-II 'is substantially equal to the sum of the thicknesses T1 + T2 of the second openings OP2 The gate electrodes 33A neighboring in the second direction II-II 'directly contact with each other.

참고로, 게이트 전극들(33A)의 형성 시, 제1 개구부들(OP2) 내의 게이트 전극들(33A)을 일부 제거하여 제3 개구부들(OP3)을 형성할 수 있다. 이를 통해, 적층된 게이트 전극들(33A)이 상호 연결되어 브릿지가 유발되는 것을 방지할 수 있다. For reference, when the gate electrodes 33A are formed, the gate electrodes 33A in the first openings OP2 may be partially removed to form the third openings OP3. Through this, the stacked gate electrodes 33A can be connected to each other to prevent the bridge from being generated.

도 7a 및 도 7b를 참조하면, 제1 개구부들(OP1) 내에 베리어막(34) 및 제1 메모리막(35)을 형성한다. 베리어막(34) 및 제1 메모리막(35)은 제1 개구부들(OP1)의 내벽을 따라 형성되며, 제3 개구부들(OP3) 내에 형성될 수 있다. 7A and 7B, the barrier film 34 and the first memory film 35 are formed in the first openings OP1. The barrier film 34 and the first memory film 35 are formed along the inner wall of the first openings OP1 and may be formed in the third openings OP3.

또한, 베리어막(34)은 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등을 포함할 수 있다. 제1 메모리막(35)은 전하차단막, 데이터 저장막 및 터널절연막 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 메모리막(35)은 알루미늄 산화물(Al2O3) 등의 고유전 상수(high-k) 물질을 포함하는 전하차단막일 수 있다. The barrier film 34 may include titanium (Ti), tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN), and the like. The first memory film 35 may include at least one of a charge blocking film, a data storage film, and a tunnel insulating film. For example, the first memory film 35 may be a charge blocking film containing a high-k material such as aluminum oxide (Al 2 O 3 ).

도 8a 및 도 8b를 참조하면, 제1 개구부들(OP1) 내에 형성된 베리어막(34) 및 제1 메모리막(35)을 제거하여, 제3 개구부들(OP3) 내에 각각 위치된 베리어 패턴들(34A) 및 제1 메모리 패턴들(35A)을 형성한다. 여기서, 제1 메모리 패턴들(35A), 베리어 패턴들(34A) 및 게이트 전극들(33A)은 희생막들(31)이 제거된 영역에 형성되므로, 실질적으로 동일한 높이에 위치된다.8A and 8B, the barrier film 34 and the first memory film 35 formed in the first openings OP1 are removed to form barrier patterns 34 (FIG. 8B) positioned in the third openings OP3 34A and the first memory patterns 35A. Here, the first memory patterns 35A, the barrier patterns 34A, and the gate electrodes 33A are formed at the regions where the sacrificial films 31 are removed, so that they are located at substantially the same height.

도 9a 내지 도 9c를 참조하면, 제1 개구부들(OP1) 내에 제2 메모리막(36)을 형성한 후, 채널막(37)을 형성한다. 이어서, 채널막(37)이 오픈된 중심 영역을 갖는 경우, 오픈된 중심 영역에 갭필 절연막(38)을 형성한다. 여기서, 제2 메모리막(36)은 전하차단막, 데이터 저장막 및 터널절연막 중 적어도 하나를 포함하고, 데이터 저장막은 실리콘, 질화물, 상변화 물질, 나노 닷 등을 포함할 수 있다. 9A to 9C, a second memory film 36 is formed in the first openings OP1, and then a channel film 37 is formed. Then, when the channel film 37 has the open central region, the cap filler insulating film 38 is formed in the open central region. Here, the second memory film 36 may include at least one of a charge blocking film, a data storage film, and a tunnel insulating film, and the data storage film may include silicon, nitride, phase change material, nano dot, and the like.

참고로, 도 9c에는 편의상 제2 메모리막(36), 채널막(37) 및 갭필 절연막(38)을 하나의 막으로 도시하였다. 또한, 제1 슬릿 절연막(39)은 희생막들(31) 및 절연막들(32)을 관통하며 제1 방향(I-I')으로 확장될 수 있으며, 이웃한 메모리 블록들(MB) 간의 경계에 위치될 수 있다. 제1 슬릿 절연막(39)은 제1 개구부들(OP1)을 형성하기 전에 형성된 것일 수 있다.9C, the second memory film 36, the channel film 37, and the gap fill insulating film 38 are shown as one film for convenience. The first slit insulating film 39 may extend in the first direction I-I 'through the sacrificial films 31 and the insulating films 32 and may extend in the first direction I-I' Lt; / RTI > The first slit insulating film 39 may be formed before forming the first openings OP1.

도 10a 내지 도 10c를 참조하면, 희생막들(31) 및 절연막들(32)을 관통하는 슬릿(SL)을 형성한 후, 슬릿(SL)을 통해 노출된 희생막들(31)을 제거하여 제4 개구부들(OP4)을 형성한다. 이때, 슬릿(SL)으로부터 먼 영역, 예를 들어, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 채널막들(37)의 사이 영역은 이미 희생막들(31)이 게이트 전극들(33A)로 대체되었으므로, 슬릿(SL)으로부터 가까운 영역에 잔류하는 희생막들(31)을 제거한다.10A to 10C, after the sacrificial films 31 and the slits SL passing through the insulating films 32 are formed, the sacrificial films 31 exposed through the slits SL are removed Thereby forming the fourth openings OP4. At this time, the region between the channel films 37 adjacent to the slit SL, for example, in the second direction II-II ', is a region where the sacrificial films 31 are already formed on the gate electrodes 33A, The sacrificial films 31 remaining in the region close to the slit SL are removed.

도 11a 내지 도 11c를 참조하면, 슬릿(SL)을 통해 제4 개구부들(OP4) 내에 게이트 라인들(40)을 각각 형성한 후, 슬릿(SL) 내에 제2 슬릿 절연막(41)을 형성한다. 여기서, 제4 개구부들(OP4)은 슬릿(SL)으로부터 가깝게 위치되므로, 보이드없이 제4 개구부들(OP4) 내에 게이트 라인들(40)을 형성할 수 있다. 예를 들어, 게이트 라인들(40)은 제4 개구부(OP4)를 통해 노출된 게이트 전극들(33A)과 직접 접하며, 이들을 전기적으로 연결시킨다. 또한, 각각의 게이트 라인들(40)은 제1 방향(I-I')으로 이웃한 게이트 전극들(33A) 사이의 제4 개구부들(OP4)을 채우면서, 제1 방향(I-I')으로 확장된다. 게이트 라인들(40)은 텅스텐(W), 텅스텐 질화물(WNx) 등의 금속물을 포함하는 금속 라인일 수 있다.11A to 11C, after the gate lines 40 are formed in the fourth openings OP4 through the slits SL, the second slit insulating film 41 is formed in the slit SL . Here, since the fourth openings OP4 are located close to the slit SL, the gate lines 40 can be formed in the fourth openings OP4 without voids. For example, the gate lines 40 directly contact the gate electrodes 33A exposed through the fourth opening OP4 and electrically connect them. Each gate line 40 also has a first direction I-I 'while filling the fourth openings OP4 between the gate electrodes 33A adjacent in the first direction I-I' ). The gate lines 40 may be metal lines including metal materials such as tungsten (W), tungsten nitride (WN x ), and the like.

전술한 바와 같은 제조 방법에 따르면, 채널막들(37) 주변의 희생막들(31)을 게이트 전극들(33A)로 대체한 후에, 잔류하는 희생막들(31)을 게이트 라인들(40)로 대체할 수 있다. 채널막들(37) 주변의 희생막들(31)은 슬릿(SL)으로부터의 거리가 멀기 때문에, 슬릿(SL)을 통해 희생막들(31)을 제거하고 제거된 영역에 금속막을 채우는데 어려움이 있다. 따라서, 채널막들(37)의 주변에 보이드가 생성되고, 보이드 내에 가스가 잔류하여 주변 막을 손상시킬 수 있다. 반면에, 본 발명의 일 실시예에 따르면, 채널막들(37) 주변의 희생막들(31)은 제1 개구부들(OP1)을 통해 미리 제거 및 금속막으로 대체되므로, 채널막들(37) 사이에 보이드가 생성되는 것을 방지할 수 있다. 따라서, 적층된 절연막들(32)의 사이에 금속막을 완전히 채울 수 있다. The sacrificial films 31 around the channel films 37 are replaced with the gate electrodes 33A and the remaining sacrificial films 31 are removed from the gate lines 40. [ . It is difficult to remove the sacrificial films 31 through the slit SL and to fill the removed region with the metal film because the sacrificial films 31 around the channel films 37 are far from the slit SL . Therefore, voids are generated around the channel films 37, and gas may remain in the voids, thereby damaging the surrounding film. On the other hand, according to an embodiment of the present invention, since the sacrificial films 31 around the channel films 37 are previously removed and replaced with metal films through the first openings OP1, the channel films 37 It is possible to prevent voids from being generated between the electrodes. Therefore, it is possible to completely fill the metal film between the stacked insulating films 32.

한편, 제1 개구부들(OP1)의 배열 방식 및 간격, 제2 개구부들(OP2)의 두께에 따라, 게이트 전극들(33A) 및 게이트 라인들(40)의 형태가 변경될 수 있다. 예를 들어, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제1 개구부들(OP1) 사이에 게이트 전극들(33A)이 완전히 채워질 수 있다.The shapes of the gate electrodes 33A and the gate lines 40 can be changed according to the arrangement and spacing of the first openings OP1 and the thickness of the second openings OP2. For example, the gate electrodes 33A may be completely filled between the first openings OP1 neighboring in the second direction II-II '.

도 12는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.12 is a block diagram showing a configuration of a memory system according to an embodiment of the present invention.

도 12를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다. Referring to FIG. 12, a memory system 1000 according to an embodiment of the present invention includes a memory device 1200 and a controller 1100.

메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 11c을 참조하여 설명된 구조를 포함할 수 있다. 또한, 메모리 장치(1200)는 제1 방향 및 제1 방향과 교차된 제2 방향으로 배열된 채널막들; 상기 채널막들의 측벽을 감싸도록, 적층된 절연막들; 상기 절연막들 사이에 개재되어 상기 채널막들을 각각 감싸도록, 적층된 게이트 전극들; 및 상기 절연막들 사이에 개재되어 상기 게이트 전극들을 전기적으로 연결시키도록, 적층된 게이트 라인들을 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다. The memory device 1200 is used to store data information having various data types such as text, graphics, software code, and the like. The memory device 1200 may be a non-volatile memory and may include the structures described above with reference to FIGS. 1A through 11C. Also, the memory device 1200 may include channel films arranged in a first direction and in a second direction intersecting the first direction; Stacked insulating films so as to surround sidewalls of the channel films; Stacked gate electrodes interposed between the insulating films so as to surround the channel films, respectively; And gate lines interposed between the insulating films to electrically connect the gate electrodes. Since the structure and manufacturing method of the memory device 1200 are the same as those described above, a detailed description thereof will be omitted.

컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다. Controller 1100 is coupled to host and memory device 1200 and is configured to access memory device 1200 in response to a request from the host. For example, the controller 1100 is configured to control the reading, writing, erasing, background operation, etc. of the memory device 1200.

컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다. The controller 1100 includes a random access memory (RAM) 1110, a central processing unit (CPU) 1120, a host interface 1130, an error correction code circuit 1140, a memory interface 1150 ) And the like.

여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다. Here, the RAM 1110 can be used as an operation memory of the CPU 1120, a cache memory between the memory device 1200 and the host, a buffer memory between the memory device 1200 and the host, and the like. For reference, the RAM 1110 may be replaced with a static random access memory (SRAM), a read only memory (ROM), or the like.

CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.The CPU 1120 is configured to control the overall operation of the controller 1100. For example, the CPU 1120 is configured to operate firmware such as a Flash Translation Layer (FTL) stored in the RAM 1110.

호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.The host interface 1130 is configured to perform interfacing with the host. For example, the controller 1100 may be implemented as a Universal Serial Bus (USB) protocol, a MultiMedia Card (MMC) protocol, a Peripheral Component Interconnection (PCI) protocol, a PCI- At least one of various interface protocols such as Serial-ATA protocol, Parallel-ATA protocol, Small Computer Small Interface (SCSI) protocol, Enhanced Small Disk Interface (ESDI) protocol, Integrated Drive Electronics (IDE) protocol, Communicates with the host via one.

ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다. The ECC circuit 1140 is configured to detect and correct errors contained in the data read from the memory device 1200 using an error correction code (ECC).

메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.The memory interface 1150 is configured to perform interfacing with the memory device 1200. For example, the memory interface 1150 includes a NAND interface or a NOR interface.

참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.For reference, the controller 1100 may further include a buffer memory (not shown) for temporarily storing data. Here, the buffer memory may be used to temporarily store data transferred to the outside via the host interface 1130, or to temporarily store data transferred from the memory device 1200 through the memory interface 1150. Further, the controller 1100 may further include a ROM for storing code data for interfacing with a host.

이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 안정된 구조를 갖고 로딩이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 특성 또한 향상시킬 수 있다. As such, the memory system 1000 according to one embodiment of the present invention includes a memory device 1200 having a stable structure and improved loading, so that the characteristics of the memory system 1000 can also be improved.

도 13은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다. 13 is a block diagram showing a configuration of a memory system according to an embodiment of the present invention. Hereinafter, duplicated description will be omitted.

도 13에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다. As shown in FIG. 13, a memory system 1000 'according to an embodiment of the present invention includes a memory device 1200' and a controller 1100. The controller 1100 includes a RAM 1110, a CPU 1120, a host interface 1130, an ECC circuit 1140, a memory interface 1150, and the like.

메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 11c을 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(1200')는 제1 방향 및 제1 방향과 교차된 제2 방향으로 배열된 채널막들; 상기 채널막들의 측벽을 감싸도록, 적층된 절연막들; 상기 절연막들 사이에 개재되어 상기 채널막들을 각각 감싸도록, 적층된 게이트 전극들; 및 상기 절연막들 사이에 개재되어 상기 게이트 전극들을 전기적으로 연결시키도록, 적층된 게이트 라인들을 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다. The memory device 1200 'may be a non-volatile memory and may include the memory string described above with reference to FIGS. 1A-11C. Also, the memory device 1200 'includes channel films arranged in a first direction and a second direction intersecting the first direction; Stacked insulating films so as to surround sidewalls of the channel films; Stacked gate electrodes interposed between the insulating films so as to surround the channel films, respectively; And gate lines interposed between the insulating films to electrically connect the gate electrodes. The structure and manufacturing method of the memory device 1200 'are the same as those described above, so that a detailed description thereof will be omitted.

또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다. Further, the memory device 1200 'may be a multi-chip package composed of a plurality of memory chips. The plurality of memory chips are divided into a plurality of groups, and the plurality of groups are configured to communicate with the controller 1100 through the first to k-th channels CH1 to CHk. Also, the memory chips belonging to one group are configured to communicate with the controller 1100 over a common channel. For reference, it is also possible that the memory system 1000 'is modified such that one memory chip is connected to one channel.

이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 안정된 구조를 갖고 로딩이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다. As such, the memory system 1000 'according to an embodiment of the present invention includes a memory device 1200' having a stable structure and improved loading, so that the characteristics of the memory system 1000 'can also be improved. In particular, by configuring the memory device 1200 'in a multi-chip package, the data storage capacity of the memory system 1000' can be increased and the driving speed can be improved.

도 14는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.14 is a block diagram illustrating a configuration of a computing system according to an embodiment of the present invention. Hereinafter, duplicated description will be omitted.

도 14에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다. 14, a computing system 2000 according to an embodiment of the present invention includes a memory device 2100, a CPU 2200, a RAM 2300, a user interface 2400, a power supply 2500, A bus 2600, and the like.

메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다. The memory device 2100 stores data provided through the user interface 2400, data processed by the CPU 2200, and the like. The memory device 2100 is also electrically connected to the CPU 2200, the RAM 2300, the user interface 2400, the power supply 2500, and the like via the system bus 2600. For example, the memory device 2100 may be connected to the system bus 2600 via a controller (not shown) or may be directly connected to the system bus 2600. When the memory device 2100 is directly connected to the system bus 2600, the functions of the controller can be performed by the CPU 2200, the RAM 2300, and the like.

여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 11c을 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(2100)는 제1 방향 및 제1 방향과 교차된 제2 방향으로 배열된 채널막들; 상기 채널막들의 측벽을 감싸도록, 적층된 절연막들; 상기 절연막들 사이에 개재되어 상기 채널막들을 각각 감싸도록, 적층된 게이트 전극들; 및 상기 절연막들 사이에 개재되어 상기 게이트 전극들을 전기적으로 연결시키도록, 적층된 게이트 라인들을 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.Here, the memory device 2100 may be a non-volatile memory and may include the memory string described above with reference to FIGS. 1A through 11C. Also, the memory device 2100 may include channel films arranged in a first direction and in a second direction intersecting the first direction; Stacked insulating films so as to surround sidewalls of the channel films; Stacked gate electrodes interposed between the insulating films so as to surround the channel films, respectively; And gate lines interposed between the insulating films to electrically connect the gate electrodes. Since the structure and manufacturing method of the memory device 2100 are the same as those described above, a detailed description thereof will be omitted.

또한, 메모리 장치(2100)은 도 13을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. Further, the memory device 2100 may be a multi-chip package composed of a plurality of memory chips as described with reference to Fig.

이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다. The computing system 2000 having such a configuration may be a computer, an UMPC (Ultra Mobile PC), a workstation, a netbook, a PDA (Personal Digital Assistants), a portable computer, a web tablet, , A wireless phone, a mobile phone, a smart phone, an e-book, a portable multimedia player (PMP), a portable game machine, a navigation device, black box, digital camera, 3-dimensional television, digital audio recorder, digital audio player, digital picture recorder, digital video recorder, A digital video player, a digital video player, a device capable of transmitting and receiving information in a wireless environment, one of various electronic devices constituting a home network, a computer 4, One of various electronic devices constituting a network, one of various electronic devices constituting a telematics network, an RFID device, and the like.

이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 안정된 구조를 갖고 로딩이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다. As such, the computing system 2000 according to an embodiment of the present invention includes the memory device 2100 having a stable structure and improved loading, so that the characteristics of the computing system 2000 can also be improved.

도 15는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다. 15 is a block diagram illustrating a computing system in accordance with an embodiment of the present invention.

도 15에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다. 15, a computing system 3000 according to an embodiment of the present invention includes a software layer 3002 including an operating system 3200, an application 3100, a file system 3300, a transformation layer 3400, . In addition, computing system 3000 includes a hardware layer, such as memory device 3500. [

운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다. The operating system 3200 is for managing software, hardware resources, and the like of the computing system 3000, and can control program execution of the central processing unit. The application 3100 may be a utility that is executed by the operating system 3200, with various application programs running on the computing system 3000.

파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다. The file system 3300 refers to a logical structure for managing data, files, and the like existing in the computing system 3000, and organizes files or data to be stored in the memory device 3500 or the like according to a rule. The file system 3300 may be determined according to the operating system 3200 used in the computing system 3000. For example, if the operating system 3200 is a Microsoft Windows family, the file system 3300 may be a file allocation table (FAT), an NT file system (NTFS), or the like. If the operating system 3200 is a Unix / Linux family, the file system 3300 may be an extended file system (EXT), a unix file system (UFS), a journaling file system (JFS), or the like.

본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다. Although the operating system 3200, the application 3100 and the file system 3300 are shown as separate blocks in this figure, the application 3100 and the file system 3300 may be included in the operating system 3200.

변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.The translation layer (3400) translates the address in a form suitable for the memory device (3500) in response to a request from the file system (3300). For example, the translation layer 3400 translates the logical address generated by the file system 3300 into the physical address of the memory device 3500. Here, the mapping information of the logical address and the physical address can be stored in an address translation table. For example, the translation layer 3400 may be a Flash Translation Layer (FTL), a Universal Flash Storage Link Layer (ULL), or the like.

메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 11c을 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(3500)는 제1 방향 및 제1 방향과 교차된 제2 방향으로 배열된 채널막들; 상기 채널막들의 측벽을 감싸도록, 적층된 절연막들; 상기 절연막들 사이에 개재되어 상기 채널막들을 각각 감싸도록, 적층된 게이트 전극들; 및 상기 절연막들 사이에 개재되어 상기 게이트 전극들을 전기적으로 연결시키도록, 적층된 게이트 라인들을 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.The memory device 3500 may be a non-volatile memory and may include the memory string described above with reference to Figures 1A-11C. In addition, the memory device 3500 may include channel films arranged in a first direction and a second direction intersecting the first direction; Stacked insulating films so as to surround sidewalls of the channel films; Stacked gate electrodes interposed between the insulating films so as to surround the channel films, respectively; And gate lines interposed between the insulating films to electrically connect the gate electrodes. Since the structure and manufacturing method of the memory device 3500 are the same as those described above, a detailed description thereof will be omitted.

이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다. The computing system 3000 having such a configuration can be divided into an operating system layer that is performed in a higher level region and a controller layer that is executed in a lower level region. Here, the application 3100, the operating system 3200 and the file system 3300 are included in the operating system layer and can be driven by the operating memory of the computing system 3000. In addition, the transformation layer 3400 may be included in the operating system layer or may be included in the controller layer.

이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 안정된 구조를 갖고 로딩이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.As such, the computing system 3000 according to an embodiment of the present invention includes a memory device 3500 having a stable structure and improved loading, so that the characteristics of the computing system 3000 can also be improved.

본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.It is to be noted that the technical spirit of the present invention has been specifically described in accordance with the above-described preferred embodiments, but it is to be understood that the above-described embodiments are intended to be illustrative and not restrictive. In addition, it will be understood by those of ordinary skill in the art that various embodiments are possible within the technical scope of the present invention.

11: 채널막 12: 게이트 전극
13: 게이트 라인 14: 도전막
15: 제1 슬릿 절연막 16: 제2 슬릿 절연막11: channel film 12: gate electrode
13: gate line 14: conductive film
15: first slit insulating film 16: second slit insulating film

Claims (28)

제1 방향 및 제1 방향과 교차된 제2 방향으로 배열된 채널막들;
상기 채널막들의 측벽을 감싸도록, 적층된 절연막들;
상기 절연막들 사이에 개재되고, 상기 채널막들을 각각 감싸도록 적층된 게이트 전극들; 및
상기 절연막들 사이에 개재되어 상기 게이트 전극들을 전기적으로 연결시키도록, 적층된 게이트 라인들
을 포함하는 반도체 장치.
Channel films arranged in a first direction and in a second direction intersecting the first direction;
Stacked insulating films so as to surround sidewalls of the channel films;
Gate electrodes interposed between the insulating films and stacked to surround the channel films, respectively; And
And the gate electrodes are interposed between the insulating films to electrically connect the gate electrodes.
≪ / RTI >
제1항에 있어서,
각각의 상기 게이트 전극들은 실린더 형태를 갖는
반도체 장치.
The method according to claim 1,
Each of the gate electrodes has a cylindrical shape
A semiconductor device.
제1항에 있어서,
각각의 상기 게이트 라인들은 동일한 높이에 위치된 게이트 전극들을 전기적으로 연결시키는
반도체 장치.
The method according to claim 1,
Each of the gate lines electrically connects the gate electrodes positioned at the same height
A semiconductor device.
제1항에 있어서,
상기 제1 방향으로 이웃한 채널막들 간의 간격이 상기 제2 방향으로 이웃한 채널막들 간의 간격에 비해 넓은
반도체 장치.
The method according to claim 1,
The distance between adjacent channel films in the first direction is wider than the distance between adjacent channel films in the second direction
A semiconductor device.
제1항에 있어서,
상기 제1 방향으로 이웃한 게이트 전극들은 상호 이격되고, 상기 제2 방향으로 이웃한 게이트 전극들은 접하는
반도체 장치.
The method according to claim 1,
The gate electrodes neighboring in the first direction are spaced apart from each other, and the gate electrodes neighboring in the second direction are adjacent to each other
A semiconductor device.
제5항에 있어서,
각각의 상기 게이트 라인들은 상기 제1 방향으로 이격된 게이트 전극들의 사이를 채우고 상기 제1 방향으로 확장된
반도체 장치.
6. The method of claim 5,
Wherein each of the gate lines fills between gate electrodes spaced apart in the first direction and extends in the first direction
A semiconductor device.
제1항에 있어서,
상기 제1 방향 및 상기 제2 방향으로 이웃한 게이트 전극들이 상호 접하는
반도체 장치.
The method according to claim 1,
Wherein the gate electrodes neighboring in the first direction and the second direction are in contact with each other
A semiconductor device.
제1항에 있어서,
상기 게이트 전극들 및 상기 게이트 라인들은 금속물을 포함하는
반도체 장치.
The method according to claim 1,
Wherein the gate electrodes and the gate lines comprise metal < RTI ID = 0.0 >
A semiconductor device.
제1 방향 및 제1 방향과 교차된 제2 방향으로 배열된 반도체 필라들;
상기 반도체 필라들의 측벽을 감싸도록, 적층된 절연막들; 및
상기 반도체 필라들의 측벽을 감싸는 실린더 형태의 금속 패턴들 및 상기 금속 패턴들의 측벽을 감싸는 금속 라인을 포함하고, 상기 절연막들과 교대로 적층된 금속막들
을 포함하는 반도체 장치.
Semiconductor pillars arranged in a first direction and in a second direction intersecting the first direction;
Laminated insulating films so as to surround the side walls of the semiconductor pillars; And
And a metal line surrounding the sidewalls of the metal patterns, the metal lines surrounding the sidewalls of the semiconductor pillars, and the metal lines surrounding the sidewalls of the semiconductor pillars,
≪ / RTI >
제9항에 있어서,
상기 금속 라인은 동일한 높이에 위치된 금속 패턴들을 전기적으로 연결시키는
반도체 장치.
10. The method of claim 9,
The metal lines electrically connect the metal patterns located at the same height
A semiconductor device.
제9항에 있어서,
상기 제1 방향으로 이웃한 반도체 필라들 간의 간격이 상기 제2 방향으로 이웃한 반도체 필라들 간의 간격에 비해 넓은
반도체 장치.
10. The method of claim 9,
Wherein a distance between adjacent semiconductor pillars in the first direction is larger than a distance between neighboring semiconductor pillars in the second direction
A semiconductor device.
제9항에 있어서,
상기 제1 방향으로 이웃한 금속 패턴들은 상호 이격되고, 상기 제2 방향으로 이웃한 금속 패턴들은 접하는
반도체 장치.
10. The method of claim 9,
Wherein the metal patterns neighboring in the first direction are spaced apart from each other,
A semiconductor device.
제12항에 있어서,
상기 금속 라인은 상기 제1 방향으로 이격된 금속 패턴들의 사이를 채우고 상기 제1 방향으로 확장된
반도체 장치.
13. The method of claim 12,
Wherein the metal lines fill between the metal patterns spaced apart in the first direction and extend in the first direction
A semiconductor device.
제9항에 있어서,
상기 제1 방향 및 상기 제2 방향으로 이웃한 금속 패턴들이 상호 접하는
반도체 장치.
10. The method of claim 9,
Wherein the metal patterns adjacent to each other in the first direction and the second direction contact each other
A semiconductor device.
제9항에 있어서,
상기 금속 패턴들 및 상기 금속 라인은 텅스텐을 포함하는
반도체 장치.
10. The method of claim 9,
Wherein the metal patterns and the metal lines comprise tungsten
A semiconductor device.
제9항에 있어서,
상기 반도체 필라들은 지그재그 형태로 배열된
반도체 장치.
10. The method of claim 9,
The semiconductor pillars are arranged in a zigzag pattern
A semiconductor device.
제9항에 있어서,
상기 제1 방향과 상기 제2 방향은 90도 보다 작은 각도로 교차된
반도체 장치.
10. The method of claim 9,
Wherein the first direction and the second direction intersect at an angle less than 90 degrees
A semiconductor device.
제9항에 있어서,
상기 반도체 필라들과 상기 금속 패턴들의 사이에 개재된 메모리 패턴들; 및
상기 메모리 패턴들과 상기 금속 패턴들의 사이에 개재된 베리어 패턴들
을 더 포함하는 반도체 장치.
10. The method of claim 9,
Memory patterns interposed between the semiconductor pillars and the metal patterns; And
Barrier patterns interposed between the memory patterns and the metal patterns
Further comprising:
제18항에 있어서,
상기 메모리 패턴들은 전하차단 패턴들인
반도체 장치.
19. The method of claim 18,
The memory patterns include charge blocking patterns
A semiconductor device.
제18항에 있어서,
상기 반도체 필라들의 측벽을 감싸고, 상기 반도체 필라들과 상기 메모리 패턴들의 사이 및 상기 반도체 필라들과 상기 절연막들의 사이에 개재된 메모리막들
을 더 포함하는 반도체 장치.
19. The method of claim 18,
A plurality of semiconductor pillars, a plurality of memory pillars, and a plurality of memory pillars, the memory pillars being disposed between the semiconductor pillars and the memory patterns and between the semiconductor pillars and the insulating films,
Further comprising:
희생막들 및 절연막들을 교대로 형성하는 단계;
상기 희생막들 및 상기 절연막들을 관통하고, 제1 방향 및 상기 제1 방향과 교차된 제2 방향으로 배열된 제1 개구부들을 형성하는 단계;
상기 제1 개구부들을 통해 노출된 상기 희생막들을 일부 제거하여 제2 개구부들을 형성하는 단계;
상기 제2 개구부들 내에 게이트 전극들을 형성하는 단계;
상기 제1 개구부들 내에 채널막들을 형성하는 단계;
상기 희생막들 및 상기 절연막들을 관통하는 슬릿을 형성하는 단계;
상기 슬릿을 통해, 상기 희생막들을 제거하여 제3 개구부들을 형성하는 단계; 및
상기 제3 개구부들 내에, 상기 게이트 전극들을 전기적으로 연결시키는 게이트 라인들을 형성하는 단계
를 포함하는 반도체 장치의 제조 방법.
Alternately forming sacrificial films and insulating films;
Forming first openings through the sacrificial films and the insulating films, the first openings being arranged in a first direction and a second direction intersecting the first direction;
Removing portions of the sacrificial layer exposed through the first openings to form second openings;
Forming gate electrodes in the second openings;
Forming channel films in the first openings;
Forming a sacrifice film and a slit through the insulating films;
Removing the sacrificial films through the slit to form third openings; And
Forming gate lines in the third openings for electrically connecting the gate electrodes
Wherein the semiconductor device is a semiconductor device.
제21항에 있어서,
상기 게이트 전극들 및 상기 게이트 라인들은 금속물을 포함하는
반도체 장치의 제조 방법.
22. The method of claim 21,
Wherein the gate electrodes and the gate lines comprise metal < RTI ID = 0.0 >
A method of manufacturing a semiconductor device.
제21항에 있어서,
상기 게이트 전극들을 형성하는 단계는,
상기 제1 개구부 및 상기 제2 개구부들 내에 금속막을 형성하는 단계; 및
상기 제1 개구부 내에 형성된 금속막을 제거하여, 상기 제2 개구부들 내에 금속 패턴들을 형성하는 단계를 포함하는
반도체 장치의 제조 방법.
22. The method of claim 21,
Wherein forming the gate electrodes comprises:
Forming a metal film in the first opening and the second openings; And
Removing the metal film formed in the first opening to form metal patterns in the second openings
A method of manufacturing a semiconductor device.
제23항에 있어서,
상기 금속막 제거시, 상기 제2 개구부들 내의 상기 금속 패턴들을 일부 제거하여 제4 개구부들을 형성하는 단계; 및
상기 제4 개구부들 내에 베리어 패턴들을 형성하는 단계
를 더 포함하는 반도체 장치의 제조 방법.
24. The method of claim 23,
Removing the metal patterns in the second openings to form fourth openings when the metal film is removed; And
Forming barrier patterns in the fourth openings
Further comprising the steps of:
제21항에 있어서,
상기 채널막들을 형성하기 전에, 상기 제1 개구부들 내에 메모리막들을 형성하는 단계
를 더 포함하는 반도체 장치의 제조 방법.
22. The method of claim 21,
Forming memory films in the first openings before forming the channel films,
Further comprising the steps of:
제21항에 있어서,
상기 제1 방향으로 이웃한 제1 개구부들 간의 제1 간격이 상기 제2 방향으로 이웃한 제1 개구부들 간의 제2 간격에 비해 넓은
반도체 장치의 제조 방법.
22. The method of claim 21,
Wherein a first spacing between adjacent first openings in the first direction is wider than a second spacing between adjacent first openings in the second direction
A method of manufacturing a semiconductor device.
제21항에 있어서,
상기 제2 개구부의 폭이 상기 제1 간격에 비해 좁고 상기 제2 간격에 비해 넓은
반도체 장치의 제조 방법.
22. The method of claim 21,
The width of the second opening is narrower than the first spacing and wider than the second spacing
A method of manufacturing a semiconductor device.
제21항에 있어서,
상기 제1 방향으로 이웃한 제2 개구부들은 상호 이격되고, 상기 제2 방향으로 이웃한 제2 개구부들은 직접 연결된
반도체 장치의 제조 방법.
22. The method of claim 21,
The second openings neighboring in the first direction are spaced apart from each other and the second openings neighboring in the second direction are directly connected
A method of manufacturing a semiconductor device.
KR1020150182898A 2015-12-21 2015-12-21 Semiconductor device and manufacturing method thereof KR102498247B1 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020150182898A KR102498247B1 (en) 2015-12-21 2015-12-21 Semiconductor device and manufacturing method thereof
US15/150,249 US9773798B2 (en) 2015-12-21 2016-05-09 Semiconductor device and manufacturing method thereof
US15/679,613 US9859294B2 (en) 2015-12-21 2017-08-17 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150182898A KR102498247B1 (en) 2015-12-21 2015-12-21 Semiconductor device and manufacturing method thereof

Publications (2)

Publication Number Publication Date
KR20170073982A true KR20170073982A (en) 2017-06-29
KR102498247B1 KR102498247B1 (en) 2023-02-10

Family

ID=59064591

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150182898A KR102498247B1 (en) 2015-12-21 2015-12-21 Semiconductor device and manufacturing method thereof

Country Status (2)

Country Link
US (2) US9773798B2 (en)
KR (1) KR102498247B1 (en)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US10490550B1 (en) * 2016-02-19 2019-11-26 United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration Larger-area integrated electrical metallization dielectric structures with stress-managed unit cells for more capable extreme environment semiconductor electronics
US10825681B2 (en) * 2016-08-13 2020-11-03 Applied Materials, Inc. 3D CTF integration using hybrid charge trap layer of sin and self aligned SiGe nanodot
US9972640B1 (en) * 2016-11-17 2018-05-15 Sandisk Technologies Llc Three-dimensional memory device with self-aligned drain side select gate electrodes and method of making thereof
US10297610B2 (en) 2017-07-18 2019-05-21 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US11037943B2 (en) 2017-07-18 2021-06-15 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US11552094B2 (en) 2017-07-18 2023-01-10 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US10373969B2 (en) 2018-01-09 2019-08-06 Sandisk Technologies Llc Three-dimensional memory device including partially surrounding select gates and fringe field assisted programming thereof
US10192784B1 (en) * 2018-02-22 2019-01-29 Sandisk Technologies Llc Three-dimensional memory device containing self-aligned contact via structures and methods of manufacturing the same
KR102614654B1 (en) * 2018-03-29 2023-12-19 삼성전자주식회사 Three-dimensional semiconductor memory devices
EP3827461B1 (en) * 2018-10-18 2023-08-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having zigzag slit structures and method for forming the same
JP2021150592A (en) * 2020-03-23 2021-09-27 キオクシア株式会社 Semiconductor storage device
KR20210129366A (en) * 2020-04-20 2021-10-28 에스케이하이닉스 주식회사 Semiconductor memory device and manufacturing method thereof
US11641741B2 (en) * 2020-09-09 2023-05-02 Micron Technology, Inc. Microelectronic devices with tiered blocks separated by progressively spaced slits, and related methods and systems

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070158736A1 (en) * 2005-12-28 2007-07-12 Kabushiki Kaisha Toshiba Semiconductor memory device and method of fabricating the same
US20140061750A1 (en) * 2012-08-31 2014-03-06 SK Hynix Inc. Semiconductor device and method of manufacturing the same
KR20140117212A (en) * 2013-03-26 2014-10-07 에스케이하이닉스 주식회사 Semiconductor device
KR20150052820A (en) * 2015-04-20 2015-05-14 삼성전자주식회사 A monolithic three dimensional NAND string
KR20150091566A (en) * 2014-02-03 2015-08-12 삼성전자주식회사 Vertical memory devices
KR20150113265A (en) * 2014-03-27 2015-10-08 에스케이하이닉스 주식회사 Semiconductor device and manufacturing method of the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060273298A1 (en) * 2005-06-02 2006-12-07 Matrix Semiconductor, Inc. Rewriteable memory cell comprising a transistor and resistance-switching material in series
US7994011B2 (en) * 2008-11-12 2011-08-09 Samsung Electronics Co., Ltd. Method of manufacturing nonvolatile memory device and nonvolatile memory device manufactured by the method
KR101539699B1 (en) * 2009-03-19 2015-07-27 삼성전자주식회사 Three dimensional nonvolatile memory device and method for forming the same
US8164134B2 (en) * 2009-06-09 2012-04-24 Samsung Electronics Co., Ltd. Semiconductor device
KR101045073B1 (en) 2009-08-07 2011-06-29 주식회사 하이닉스반도체 Vertical channel type non-volatile memory device and method for fabricating the same
KR101094523B1 (en) * 2010-10-13 2011-12-19 주식회사 하이닉스반도체 3d structured non-volatile memory device and method for manufacturing the same
KR101933116B1 (en) 2012-09-13 2018-12-27 삼성전자주식회사 Vertical memory devices and methods of manufacturing the same
KR102195112B1 (en) * 2013-11-19 2020-12-24 삼성전자주식회사 Vertical memory devices and methods of manufacturing the same
KR20150061429A (en) * 2013-11-27 2015-06-04 삼성전자주식회사 Vertical memory devices and methods of manufacturing the same
KR20150067811A (en) * 2013-12-09 2015-06-19 에스케이하이닉스 주식회사 Semiconductor device and method of manufacturing the same
KR20150073251A (en) * 2013-12-20 2015-07-01 에스케이하이닉스 주식회사 Semiconductor device and method of manufacturing the same
KR102198856B1 (en) * 2014-02-10 2021-01-05 삼성전자 주식회사 Method of manufacturing semiconductor device including nickel-containing film
KR20150120031A (en) * 2014-04-16 2015-10-27 에스케이하이닉스 주식회사 Semiconductor device and method of manufacturing the same
KR20160080365A (en) * 2014-12-29 2016-07-08 에스케이하이닉스 주식회사 Electronic device and manufacturing method thereof
US9524983B2 (en) * 2015-03-10 2016-12-20 Samsung Electronics Co., Ltd. Vertical memory devices

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070158736A1 (en) * 2005-12-28 2007-07-12 Kabushiki Kaisha Toshiba Semiconductor memory device and method of fabricating the same
US20140061750A1 (en) * 2012-08-31 2014-03-06 SK Hynix Inc. Semiconductor device and method of manufacturing the same
KR20140117212A (en) * 2013-03-26 2014-10-07 에스케이하이닉스 주식회사 Semiconductor device
KR20150091566A (en) * 2014-02-03 2015-08-12 삼성전자주식회사 Vertical memory devices
KR20150113265A (en) * 2014-03-27 2015-10-08 에스케이하이닉스 주식회사 Semiconductor device and manufacturing method of the same
KR20150052820A (en) * 2015-04-20 2015-05-14 삼성전자주식회사 A monolithic three dimensional NAND string

Also Published As

Publication number Publication date
US9859294B2 (en) 2018-01-02
US20170345839A1 (en) 2017-11-30
US20170179144A1 (en) 2017-06-22
US9773798B2 (en) 2017-09-26
KR102498247B1 (en) 2023-02-10

Similar Documents

Publication Publication Date Title
KR102498247B1 (en) Semiconductor device and manufacturing method thereof
US10290646B2 (en) Semiconductor device and method of manufacturing the same
CN105977257B (en) Semiconductor device and method for manufacturing the same
US9245962B1 (en) Method of manufacturing semiconductor device
US10410915B2 (en) Semiconductor device
US9343474B2 (en) Method of manufacturing a semiconductor device having a stacked structure
KR20150067811A (en) Semiconductor device and method of manufacturing the same
US9502432B1 (en) Semiconductor device comprising a slit insulating layer configured to pass through a stacked structure
US9472567B2 (en) Semiconductor device having three-dimensional structure and method of manufacturing the same
US9530792B2 (en) Semiconductor device
KR20160109971A (en) Semiconductor device and manufacturing method thereof
US20210249441A1 (en) Semiconductor device and manufacturing method of the semiconductor device
KR20190024579A (en) Semiconductor device and manufacturing method thereof
KR20170111724A (en) Semiconductor device and manufacturing method of the same
US11037955B2 (en) Semiconductor device and manufacturing method thereof
KR20150050877A (en) Transistor and semiconductor device including the same
US9589980B2 (en) Semiconductor device and method of manufacturing the same
KR20150096582A (en) Transistor, semiconductor device and method of manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant