KR20170059513A - 액정 표시 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 액정 표시 장치는 제1 방향으로 배치되는 제1 데이터 라인, 제1 방향으로 배치되며, 상기 제1 데이터 라인과 이웃하는 제2 데이터 라인, 제1 방향과 다른 방향인 제2 방향으로 배치되며, 제1 데이터 라인과 중첩되는 제1 영역, 제2 데이터 라인과 중첩되는 제2 영역 및 상기 제1 영역과 상기 제2 영역 사이에 배치되는 제3 영역을 갖는 게이트 라인 및 일 전극이 상기 제1 데이터 라인과 연결되고, 타 전극이 제1 내지 제3 영역 모두와 중첩하는 스위칭 소자를 갖는 화소부를 포함하고, 제3 영역의 폭은 상기 제1 및 제2 영역의 폭보다 작을 수 있다.

Description

액정 표시 장치{LIQUID DISPLAY DEVICE}
본 발명은 액정 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
그 중 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 기판과 그 사이에 개재되는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고, 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
액정 표시 장치는 화소 전극에 인가되는 전압의 일부가 화소 전극과 연결되는 스위칭 소자의 드레인 전극과 게이트 전극 사이의 기생 커패시터에 충전되는 현상이 발생한다. 이를 킥백 전압이라고 하며, 이는 곧 스위칭 소자의 게이트 신호가 고전압에서 저전압으로 하강할 때, 게이트 신호의 천이(transition)에 영향을 받아 화소 전극에 인가되는 전압의 천이 방향으로의 변화량을 의미한다.
본 발명이 해결하고자 하는 과제는 노광 공정 전과 후의 화소 전극과 연결되는 스위칭 소자의 게이트 전극 및 드레인 전극 간의 중첩 면적을 동일하게 형성하는 액정 표시 장치를 제공한다.
또한, 킥백 전압을 변동을 방지할 수 있는 액정 표시 장치를 제공한다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 액정 표시 장치는, 제1 방향으로 배치되는 제1 데이터 라인, 상기 제1 방향으로 배치되며, 상기 제1 데이터 라인과 이웃하는 제2 데이터 라인, 상기 제1 방향과 다른 방향인 제2 방향으로 배치되며, 상기 제1 데이터 라인과 중첩되는 제1 영역, 상기 제2 데이터 라인과 중첩되는 제2 영역 및 상기 제1 영역과 상기 제2 영역 사이에 배치되는 제3 영역을 갖는 게이트 라인 및 일 전극이 상기 제1 데이터 라인과 연결되고, 타 전극이 상기 제1 내지 제3 영역 모두와 중첩하는 스위칭 소자를 갖는 화소부를 포함하고, 상기 제3 영역의 폭은 상기 제1 및 제2 영역의 폭보다 작을 수 있다.
또한, 상기 타 전극의 폭은 상기 제3 영역의 폭보다 크며, 상기 제1 및 제2 영역의 폭보다 작을 수 있다.
또한, 상기 스위칭 소자의 타 전극과 컨택홀을 통해 전기적으로 연결되는 화소 전극을 더 포함하고, 상기 컨택홀은 상기 제3 영역과 적어도 일부가 중첩될 수 있다.
또한, 상기 제1 및 제2 영역의 폭은 서로 동일할 수 있다.
또한, 상기 제1 및 제2 영역 중 적어도 하나의 폭과 상기 타 전극의 폭 사이의 차는 2 이상 3um 이하일 수 있다.
또한, 상기 타 전극이 상기 제1 영역과 중첩되는 길이 및 상기 타 전극이 상기 제2 영역과 중첩되는 길이 중 적어도 하나는 1 이상 1.5um 이하일 수 있다.
또한, 상기 스위칭 소자의 일 전극 및 타 전극의 상부에 배치되는 제1 패시베이션막; 상기 제1 패시베이션막의 상부에 배치되는 공통 전극; 및 상기 공통 전극의 상부에 배치되는 제2 패시베이션막을 더 포함하고, 상기 화소 전극은 상기 제2 패시베이션막의 상부에서 상기 공통 전극과 적어도 일부가 중첩되도록 배치될 수 있다.
또한, 상기 스위칭 소자의 일 전극 및 타 전극의 상부에 배치되는 제1 패시베이션막; 상기 제1 패시베이션막의 상부에 배치되는 유기 절연막; 상기 유기 절연막의 상부에 배치되는 공통 전극; 및 상기 공통 전극의 상부에 배치되는 제2 패시베이션막을 더 포함하고, 상기 화소 전극은 상기 제2 패시베이션막의 상부에서 상기 공통 전극과 적어도 일부가 중첩되도록 배치될 수 있다.
본 발명의 다른 실시예에 따른 액정 표시 장치는 제1폭을 가지며, 기판의 상부에 일 방향으로 배치되는 게이트 라인, 상기 게이트 라인의 상부에 상기 게이트 라인과 다른 방향으로 절연되도록 배치되는 데이터 라인 및 일 전극이 상기 데이터 라인과 연결되고 타 전극이 화소 전극과 연결되는 스위칭 소자를 갖는 표시부를 포함하고, 상기 스위칭 소자의 타 전극은 제2폭을 가지며, 상기 제2폭은 상기 제1폭보다 클 수 있다.
또한, 상기 스위칭 소자의 게이트 전극은 상기 게이트 라인과 일체로 형성될 수 있다.
또한, 상기 제2폭과 상기 제1폭의 차는 2 이상 3um 이하일 수 있다.
또한, 상기 화소 전극은 컨택홀을 통해 상기 스위칭 소자의 타 전극과 전기적으로 연결되며, 상기 컨택홀은 상기 게이트 라인과 적어도 일부가 중첩될 수 있다.
또한, 상기 스위칭 소자의 일 전극 및 타 전극의 상부에 배치되는 제1 패시베이션막; 상기 제1 패시베이션막의 상부에 배치되는 공통 전극 및 상기 공통 전극의 상부에 배치되는 제2 패시베이션막을 더 포함하고, 상기 화소 전극은 상기 제2 패시베이션막의 상부에서 상기 공통 전극과 적어도 일부가 중첩되도록 배치될 수 있다.
또한, 상기 스위칭 소자의 일 전극 및 타 전극의 상부에 배치되는 제1 패시베이션막, 상기 제1 패시베이션막의 상부에 배치되는 유기 절연막, 상기 유기 절연막의 상부에 배치되는 공통 전극 및 상기 공통 전극의 상부에 배치되는 제2 패시베이션막을 더 포함하고, 상기 화소 전극은 상기 제2 패시베이션막의 상부에서 상기 공통 전극과 적어도 일부가 중첩되도록 배치될 수 있다.
본 발명의 또 다른 실시예에 따른 액정 표시 장치는, 제1 방향으로 배치되는 제1 데이터 라인, 상기 제1 방향으로 배치되며, 상기 제1 데이터 라인과 이웃하는 제2 데이터 라인, 상기 제1 방향과 다른 방향인 제2 방향으로 배치되며, 상기 제1 데이터 라인과 중첩되는 제1 영역, 상기 제2 데이터 라인과 중첩되는 제2 영역 및 상기 제1 영역과 상기 제2 영역 사이에 배치되는 제3 영역을 갖는 게이트 라인 및 일 전극이 상기 제1 데이터 라인과 연결되고, 타 전극이 상기 제3 영역과 완전히 중첩하는 스위칭 소자를 갖는 화소부를 포함하고, 상기 제3 영역의 폭은 상기 제1 및 제2 영역의 폭보다 클 수 있다.
또한, 상기 스위칭 소자의 타 전극의 폭은 상기 제3 영역의 폭보다 작고, 상기 제1 및 제2 영역의 폭보다 클 수 있다.
또한, 상기 스위칭 소자의 타 전극과 컨택홀을 통해 전기적으로 연결되는 화소 전극을 더 포함하고, 상기 컨택홀은 상기 제3 영역과 중첩될 수 있다.
또한, 상기 스위칭 소자의 게이트 전극은 상기 게이트 라인과 일체로 형성될 수 있다.
또한, 상기 스위칭 소자의 일 전극 및 타 전극의 상부에 배치되는 제1 패시베이션막, 상기 제1 패시베이션막의 상부에 배치되는 공통 전극, 상기 공통 전극의 상부에 배치되는 제2 패시베이션막 및 상기 제2 패시베이션막의 상부에 배치되며, 상기 공통 전극과 적어도 일부가 중첩되는 화소 전극을 더 포함할 수 있다.
또한, 상기 스위칭 소자의 일 전극 및 타 전극의 상부에 배치되는 제1 패시베이션막, 상기 제1 패시베이션막의 상부에 배치되는 유기 절연막, 상기 유기 절연막의 상부에 배치되는 공통 전극, 상기 공통 전극의 상부에 배치되는 제2 패시베이션막 및 상기 제2 패시베이션막의 상부에 배치되며, 상기 공통 전극과 적어도 일부가 중첩되는 화소 전극을 더 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.
본 발명의 일 실시예에 따른 액정 표시 장치는 화소 전극과 연결되는 스위칭 소자의 게이트 전극 및 드레인 전극 간의 중첩 면적이 변동되지 않는 액정 표시 장치를 제공한다.
또한, 킥백 전압의 변동을 방지할 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치를 나타낸 블록도이다.
도 2는 도 1에 도시한 액정 표시 장치의 구성 중 화소부의 일 예를 나타낸 레이아웃도이다.
도 3은 도 2의 I-I'면을 따라 자른 단면도의 일 실시예이다.
도 4는 도 2에 도시한 화소부의 일 예를 형성하기 위한 마스크 패턴을 나타낸 도면이다.
도 5는 도 2의 I-I'면을 따라 자른 단면도의 다른 실시예이다.
도 6은 도 1에 도시한 액정 표시 장치의 구성 중 화소부의 다른 예를 나타낸 레이아웃 형태 및 마스크 패턴을 나타낸 도면이다.
도 7은 도 1에 도시한 액정 표시 장치의 구성 중 화소부의 또 다른 예를 나타낸 레이아웃 형태 및 마스크 패턴을 나타낸 도면이다.
도 8은 도 1에 도시한 액정 표시 장치의 구성 중 화소부의 다른 예를 나타낸 레이아웃 형태 및 마스크 패턴을 나타낸 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이며, 단지 하나의 구성요소를 다른 구성요소와 구별하기 위해 사용하는 것이다. 따라서, 이하에서 언급되는 제1구성요소는 본 발명의 기술적 사상 내에서 제2구성요소일 수 있음은 물론이다.
이하, 첨부된 도면을 참조로 하여 본 발명의 실시예들에 대해 설명한다.
다만, 본 명세서에서는 본 발명에 따른 표시 장치를 액정 표시 장치를 예로 들어 설명하나, 이에 제한되는 것은 아니며 유기 발광 표시 장치의 경우에도 적용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치를 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 액정 표시 장치는 표시 패널(110), 데이터 구동부(120), 게이트 구동부(130) 및 타이밍 제어부(140)를 포함할 수 있다.
표시 패널(110)은 화상을 표시하는 패널이다. 표시 패널(110)은 하부 표시판, 하부 표시판에 대향하는 상부 표시판 및 그 사이에 개재되는 액정층을 포함할 수 있다. 즉, 표시 패널(110)은 액정 패널일 수 있다. 표시 패널(110)은 복수의 게이트 라인(GL1 내지 GLn, n은 1 이상의 자연수) 및 복수의 데이터 라인(DL1 내지 DLm, m은 1 이상의 자연수)과 연결된다. 또한, 표시 패널(110)은 복수의 게이트 라인(GL1 내지 GLn) 중 하나와 복수의 데이터 라인(DL1 내지 DLm) 중 하나와 연결되는 복수의 화소부를 포함한다. 복수의 게이트 라인(GL1 내지 GLn), 복수의 데이터 라인(DL1 내지 DLm) 및 복수의 화소부는 표시 패널(110)의 하부 표시판(10, 도 8 참조) 상에 형성될 수 있으며, 각 라인들은 서로 절연되어 배치된다. 복수의 화소부는 일 실시예로 매트릭스 형상으로 배치될 수 있다. 복수의 데이터 라인(DL1 내지 DLm)은 일 실시예로 하부 표시판 상에 제1 방향(d1)을 따라 연장될 수 있으며, 복수의 게이트 라인(GL1 내지 GLn)은 제1 방향(d1)과 교차되는 제2 방향(d2)을 따라 연장될 수 있다. 도 1을 기준으로 제1 방향(d1)은 열 방향이며, 제2 방향(d2)은 행 방향이다.
본 명세서에는 복수의 화소부 중 제i 게이트 라인(GLi) 및 제j 데이터 라인(DLj) 각각과 연결되는 하나의 화소부(PXij)를 대표로 설명하기로 한다. 화소부(PXij)는 제i 게이트 라인(GLi)으로부터 제공되는 제i 게이트 신호(Gi)에 응답하여, 제j 데이터 라인(DLj)으로부터 제j 데이터 신호(Dj)를 제공받는다.
데이터 구동부(120)는 일 실시예로 쉬프트 레지스터(shift register), 래치(latch) 및 디지털-아날로그 변환부(DAC) 등을 포함할 수 있다. 데이터 구동부(120)는 타이밍 제어부(140)로부터 제1 제어 신호(CONL1) 및 영상 데이터(DATA)를 제공받을 수 있다. 데이터 구동부(120)는 제1 제어 신호(CONL1)에 대응하여 기준 전압을 선택할 수 있으며, 선택된 기준 전압에 따라 입력되는 디지털 파형의 영상 데이터(DATA)를 복수의 데이터 신호(D1 내지 Dm)로 변환할 수 있다. 데이터 구동부(120)는 생성된 복수의 데이터 신호(D1 내지 Dm)를 표시 패널(110)로 제공할 수 있다.
게이트 구동부(130)는 타이밍 제어부(140)로부터 제2 제어 신호(CONL2)를 제공받을 수 있다. 게이트 구동부(130)는 제공받은 제2 제어 신호(CONL2)에 따라 복수의 게이트 신호(G1 내지 Gn)를 표시 패널(110)에 제공할 수 있다.
타이밍 제어부(140)는 외부로부터 영상 신호(R, G, B) 및 이의 제어 신호(CS)를 입력 받을 수 있다. 제어 신호(CS)는 일 실시예로 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 메인 클럭 신호(MCLK) 및 데이터 인에이블 신호 등을 포함할 수 있다. 타이밍 제어부(140)는 외부로부터 제공받은 신호들을 표시 패널(110)의 동작 조건에 적합하도록 처리한 이후, 영상 데이터(DATA), 제1 제어 신호(CONL1) 및 제2 제어 신호(CONL2)를 생성할 수 있다. 제1 제어 신호(CONL1)는 영상 데이터(DATA)의 입력 시작을 지시하는 수평 동기 시작 신호(STH) 및 복수의 데이터 라인(DL1 내지 DLm)에 복수의 데이터 신호(D1 내지 Dm)의 인가를 제어하는 로드 신호(TP) 등을 포함할 수 있다. 제2 제어 신호(CONL2)는 복수의 게이트 신호(G1 내지 Gn)의 출력 시작을 지시하는 스캔 개시 신호(STV) 및 스캔 온 펄스의 출력 시기를 제어하는 게이트 클록 신호(CPV) 등을 포함할 수 있다.
화소부(PXij)는 스위칭 소자(TR) 및 화소 전극(PE)을 포함할 수 있다. 스위칭 소자(TR)는 일 실시예로 트랜지스터일 수 있다. 스위칭 소자(TR)는 게이트 전극이 제i 게이트 라인(GLi)과 연결되고, 일 전극이 제j 데이터 라인(DLj)과 연결되며, 타 전극이 화소 전극(PE)과 연결될 수 있다. 이하, 스위칭 소자(TR)의 일 전극은 소스 전극이며, 타 전극은 드레인 전극인 것으로 설명하기로 한다.
스위칭 소자(TR)는 게이트 라인(GL1)으로부터 제공받은 제i 게이트 신호(Gi)에 응답하여 턴 온 되어, 제j 데이터 라인(DLj)으로부터 제공받은 제j 데이터 신호(Dj)를 화소 전극(PE)에 제공할 수 있다. 한편, 화소부(PXij)는 공통 전극(CE, 도 3 참조)과 적어도 일부와 중첩될 수 있다. 화소부(PXij)는 공통 전극(CE, 도 3 참조)으로부터 공통 전압(Vcom)을 제공받을 수 있다.
이에 따라, 화소부(PXij)는 화소 전극(PE)과 공통 전극(CE) 사이에 액정 커패시터(Clc)가 형성될 수 있다. 즉, 액정 커패시터(Clc)의 일 전극은 화소 전극(PE)이며, 타 전극은 공통 전극(CE)일 수 있다. 액정 커패시터(Clc)는 화소 전극(PE)에 인가되는 전압과 공통 전압(Vcom)의 차 전압을 충전할 수 있다.
화소부(PXij)는 화소 전극(PE)과 스토리지 라인(도면 미도시) 사이에 스토리지 커패시터(Cst)가 더 형성될 수 있다. 스토리지 커패시터(Cst)는 스토리지 라인으로부터 제공받은 스토리지 전압(Vcst) 및 화소 전극(PE) 사이의 차 전압을 충전할 수 있다.
도 2는 도 1에 도시한 액정 표시 장치의 구성 중 화소부(PXij)의 일 예를 나타낸 레이아웃도이다. 한편, 제i 게이트 라인(GLi, 도 1 참조)의 제1 실시예는 GLia로 도면에 표시하기로 한다.
도 2를 참조하면, 제j 및 제j+1 데이터 라인(DLj, DLj+1)은 제1 방향(d1)을 따라 배치될 수 있으며, 제i 게이트 라인(GLia)은 제2 방향(d2)을 따라 배치될 수 있다.
제i 게이트 라인(GLia)은 제j 데이터 라인(DLj)과 중첩되는 제1 영역(G1), 제j+1 데이터 라인(DLj+1)과 중첩되는 제2 영역(G2)을 포함할 수 있다. 또한, 제i 게이트 라인(GLia)은 제1 및 제2 영역(G1, G2) 사이에 배치되는 제3 영역(G3)을 포함할 수 있다. 제3 영역(G3)은 제1 및 제2 영역(G1, G2)보다 폭이 작을 수 있다. 한편, 제1 및 제2 영역(G1, G2)은 모두 제3 영역(G3)보다 폭이 큰 경우라면, 제1 및 제2 영역(G1, G2)의 폭은 서로 다를 수도 있다.보다 상세하게는, 제1 영역(G1)은 제1폭(l1)을 가질 수 있으며, 제2 영역(G2)은 제2폭(l2)을 가질 수 있다. 또한, 제3 영역(G3)은 제3폭(l3)을 가질 수 있다. 이때, 본 발명의 일 실시예에 따른 액정 표시 장치는 제3폭(l3)의 크기가 제1 및 제2폭(l1, l2)의 크기보다 작을 수 있다. 또한, 제1폭(l1)의 크기는 제2폭(l2)의 크기와 서로 동일할 수 있다. 즉, 제1 영역(G1) 및 제2 영역(G2)은 제3 영역(G3)을 기준으로 서로 대칭으로 형성될 수 있다.
화소부(PXij)는 제j 데이터 라인(DLj), 제j+1 데이터 라인(DLj+1) 및 제i 게이트 라인(GLi)에 의해 구분되는 영역 내에 배치될 수 있다.
스위칭 소자(TR)는 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다.
스위칭 소자(TR)의 소스 전극(SE)은 제1 영역(G1)과 적어도 일부가 중첩되도록 배치되어 제j 데이터 라인(DLj)과 연결될 수 있다. 보다 상세하게는, 스위칭 소자(TR)는 제j 데이터 라인(DLj) 그 자체를 소스 전극(SE)으로 이용할 수 있다. 즉, 스위칭 소자(TR)의 소스 전극(SE)은 제j 데이터 라인(DLj)과 일체로 형성될 수 있다. 따라서, 소스 전극(SE)이 제j 데이터 라인(DLj)에서 별도로 연장되지 않는다.
스위칭 소자(TR)의 게이트 전극(GE)은 제i 게이트 라인(GLia)과 연결될 수 있다. 보다 상세하게는 스위칭 소자(TR)는 제i 게이트 라인(GLia) 그 자체를 게이트 전극(GE)으로 이용한다. 즉, 제i 게이트 라인(GLia)은 게이트 전극(GE)과 일체로 형성될 수 있다. 이를 통해, 게이트 전극(GE)이 제i 게이트 라인(GLia)에서 별도로 연장되지 않는다.
따라서, 스위칭 소자(TR)는 소스 전극(SE) 및 게이트 전극(GE) 각각을 제j 데이터 라인(DLj) 및 제i 게이트 라인(GLia) 각각과 일체로 형성함에 따라, 스위칭 소자(TR)의 면적을 최소화할 수 있다. 또한 본 발명의 일 실시예에 따른 액정 표시 장치는 스위칭 소자(TR)의 면적을 최소화됨에 따라 개구율이 향상될 수 있다.
스위칭 소자(TR)의 드레인 전극(DE)은 제i 게이트 라인(GLia)의 제1 내지 제3 영역(G1 내지 G3) 모두와 중첩될 수 있다. 드레인 전극(DE)의 폭(l5)은 제3 영역(G3)의 제3폭(l3)보다 클 수 있으며, 제1 및 제2 영역(G1, G2)의 폭(l1, l2)보다 작을 수 있다. 한편, 스위칭 소자(TR)의 드레인 전극(DE)은 컨택홀(CNT)을 통해 화소 전극(PE)과 전기적으로 연결될 수 있다. 이에 대해서는 도 3 및 도 4를 참조하여 후술하기로 한다.
도 3은 도 2의 I-I'면을 따라 자른 단면도의 일 실시예이다.
본 발명의 일 실시예에 따른 액정 표시 장치는 하부 표시판, 상부 표시판 및 그 사이에 개재되는 액정층을 포함할 수 있다. 하부 표시판은 상부 표시판과 서로 마주보도록 배치될 수 있다. 일 실시예로, 하부 표시판은 상부 표시판과 실링(sealing)을 통해 합착될 수 있다. 다만, 본 명세서에서는 하부 표시판 및 이에 배치되는 구성만을 설명하기로 한다.
도 2 및 도 3을 참조하면, 하부 기판(210)의 상부에는 게이트 전극(GE)과 일체로 형성되는 제i 게이트 라인(GLia)이 배치될 수 있다. 하부 기판(210)은 일 실시예로 투명한 유리 기판, 플라스틱 기판 등일 수 있으며, 복수의 스위칭 소자가 배치되는 어레이 기판일 수 있다.
제i 게이트 라인(GLia)은 게이트 전극(GE)과 일체로 형성됨에 따라, 반도체층(230) 쪽으로 돌출 또는 확장되는 부분을 포함하지 않는다. 제i 게이트 라인(GLia)은 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중에서 선택되는 단일 막, 적어도 두 개로 구성되는 이중 막 또는 세 개로 구성되는 삼중 막으로 형성될 수 있다.
게이트 절연막(220)은 제i 게이트 라인(GLia) 및 게이트 전극(GE)의 상부에 배치될 수 있다. 게이트 절연막(220)은 일 실시예로 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 형성될 수 있다. 게이트 절연막(220)은 물리적 성질이 다른 적어도 두 개의 절연층을 포함하는 다중 막 구조를 가질 수도 있다.
반도체층(230)은 게이트 절연막(220)의 상부에 배치될 수 있다. 반도체층(230)은 일 실시예로 비정질 규소, 다결정 규소 등으로 형성될 수 있다. 또는 반도체층(230)은 다른 실시예로 IGZO(In-Ga-Zinc-Oxide), ZnO, ZnO2, CdO, SrO, SrO2, CaO, CaO2, MgO, MgO2, InO, In2O2, GaO, Ga2O, Ga2O3, SnO, SnO2, GeO, GeO2, PbO, Pb2O3, Pb3O4, TiO, TiO2, Ti2O3, 및 Ti3O5을 포함한 산화물 반도체 중에서 선택되는 하나로 형성될 수 있다. 반도체층(230)은 제j 데이터 라인(DLj) 및 제j+1 데이터 라인(DLj+1)과 적어도 일부가 중첩되도록 배치될 수 있다. 뿐만 아니라, 일 실시예로 하나의 마스크 공정을 통해 복수의 데이터 라인, 드레인 전극(DE) 및 소스 전극(SE)과 반도체층(230)을 함께 형성하는 경우, 상기 구성의 하부에 반도체층(230)이 배치될 수 있다. 즉, 반도체층(230)은 채널 영역을 제외하고는 전반적으로 복수의 데이터 라인과 실질적으로 동일한 형태를 가질 수 있다. 반도체층(230)은 스위칭 소자(TR)를 형성하는 반도체 패턴(230a)을 포함할 수 있다. 반도체 패턴(230)은 게이트 전극(GE)과 적어도 일부가 중첩되도록 배치된다.
저항성 접촉층(240)은 반도체층(230)의 상부에 배치될 수 있다. 저항성 접촉층(240)은 인(phosphorus)과 같은 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 등의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 한편, 저항성 접촉층(240)은 반도체층(230)을 이루는 물질의 종류에 따라 생략될 수도 있다.
제j 데이터 라인(DLj), 제j+1 데이터 라인(DLj+1), 드레인 전극(DE) 및 소스 전극(SE)은 저항성 접촉층(240)의 상부에 배치될 수 있다. 제j 데이터 라인(DLj), 제j+1 데이터 라인(DLj+1), 드레인 전극(DE) 및 소스 전극(SE)은 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중에서 선택되는 단일 막, 적어도 두 개로 구성되는 이중 막 또는 세 개로 구성되는 삼중 막으로 형성될 수 있다. 다만 이에 제한되는 것은 아니며, 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
소스 전극(SE)은 제j 데이터 라인(DLj)과 일체로 형성되어 제j 데이터 신호(Dj)를 드레인 전극(DE)에 제공할 수 있다. 드레인 전극(DE)은 컨택홀(CNT)을 통해 화소 전극(PE)과 전기적으로 연결될 수 있다. 소스 및 드레인 전극(SE, DE)은 게이트 전극(GE)과 적어도 일부가 중첩되도록 배치될 수 있으며, 서로 동일 층에서 소정의 거리 이격되어 배치될 수 있다.
이에 따라, 스위칭 소자(TR)는 게이트 전극(GE), 반도체 패턴(230a), 드레인 전극(DE) 및 소스 전극(SE)을 포함할 수 있다. 스위칭 소자(TR2)는 소스 전극(SE)을 통해 제공받은 제j 데이터 신호(Dj)를 제공받아, 드레인 전극(DE) 및 컨택홀(CNT)을 통해 화소 전극(PE)에 제공할 수 있다.
제1 패시베이션막(250)은 드레인 전극(DE) 및 소스 전극(SE)을 포함한 게이트 절연막(220)의 상부에 배치될 수 있다. 제1 패시베이션막(250)은 질화 규소와 산화 규소 등의 무기 절연물로 형성될 수 있다.
유기 절연막(260)은 제1 패시베이션막(250)의 상부에 배치되어, 드레인 전극(DE)의 적어도 일부를 노출시킬 수 있다. 유기 절연막(260)은 감광성 물질을 포함할 수 있으며, 이 경우 컨택홀(CNT) 형성 등과 같은 유기 절연막(260)의 패터닝(patterning)시 별도의 포토 레지스트(photo resist)를 사용할 필요가 없어, 공정 효율이 개선될 수 있다.
공통 전극(CE)은 유기 절연막(260)의 상부에 배치될 수 있다. 공통 전극(CE)은 화소 전극(PE)과 적어도 일부가 중첩될 수 있다. 공통 전극(CE)은 화소 전극(PE)과 전기장을 생성함으로써, 하부 표시판 및 상부 표시판 사이에 개재되는 액정 분자의 배열 방향을 조절할 수 있다. 공통 전극(CE)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 투명한 도전 물질로 이루어질 수 있다. 공통 전극(CE)은 하부 기판(210)의 전면에 배치되지만, 컨택홀 내부에 배치되는 화소 전극과의 단락을 피하기 위해 컨택홀과 중첩되며 그보다 큰 개구부를 포함할 수도 있다.
제2 패시베이션막(270)은 공통 전극(CE)의 상부에 배치될 수 있다. 제2 패시베이션막(270)은 질화 규소와 산화 규소 등의 무기 절연물로 형성될 수 있다.
화소 전극(PE)은 제2 패시베이션막(270)의 상부에 배치될 수 있다. 화소 전극(PE)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 투명한 도전 물질로 이루어질 수 있다. 화소 전극(PE)은 공통 전극(CE)의 적어도 일부와 중첩되도록 배치될 수 있다. 즉, 화소 전극(PE)은 하부 기판(210)을 기준으로 수직 방향으로 공통 전극(CE)의 적어도 일부와 중첩되어, 수평 전계를 형성할 수 있다. 화소 전극(PE) 및 공통 전극(CE)은 제2 패시베이션막(270)에 의해 절연될 수 있다.
화소 전극(PE)은 복수의 슬릿(SL)을 포함할 수 있다. 복수의 슬릿(SL)은 화소 전극(PE)과 공통 전극(CE) 사이에 프린지 필드를 생성하여, 액정이 특정 방향으로 회전할 수 있도록 돕는다. 도 2를 참조할 때, 화소 전극(PE) 각각의 슬릿(SL)은 일 실시예로 제j 및 제j+1 데이터 라인(DLj, DLj+1)의 연장 방향과 실질적으로 동일한 방향으로 연장되어 있고, 중앙부에서 둔각으로 절곡되어 있다. 슬릿(SL)이 절곡된 부분을 중심으로 화소 전극(PE)의 상부와 하부는 서로 다른 도메인으로 구분될 수 있다. 한편, 화소 전극(PE)의 슬릿 형상과 도메인은 반드시 도 2에 도시된 것으로 제한되지 않으며, 다양한 형상 및 도메인이 형성될 수 있다.
한편, 도면에는 도시하지 않았으나, 화소 전극(PE)의 상부에는 하부 배향막(도면 미도시)이 배치될 수 있다. 하부 배향막은 폴리이미드 등으로 형성될 수 있으며, 또한 화소 전극(PE)이 형성된 표시 영역에 전면적으로 형성될 수 있다.
도면에는 도시하지 않았으나 상부 기판은 하부 기판(210)과 대향되도록 배치될 수 있다. 상부 기판은 투명한 유리 또는 플라스틱 등으로 형성될 수 있으며, 일 실시예로 하부 기판(210)과 동일한 재질로 형성될 수 있다.
상부 기판 상에는 화소 영역 외의 영역에 광이 투과되는 것을 차단시키는 블랙 매트릭스가 배치될 수 있다. 또한, 블랙 매트릭스의 상부에는 컬러 필터(CF: Color filter)가 배치될 수 있다. 컬러 필터는 블랙 매트릭스(200)에 의해 정의되는 화소 영역에 대응하는 상부 기판 상에 형성될 수 있다. 컬러 필터는 일 실시예로, 적색(R), 녹색(G) 및 청색(B) 중 어느 하나를 표시할 수 있다. 또한, 상부 기판 상에는 오버코팅층 및 상부 배향막이 형성될 수 있다. 오버코팅층은 컬러 필터 및 블랙 매트릭스를 덮어 평탄화한다.
도 4는 도 2에 도시한 화소부의 일 예를 형성하기 위한 마스크 패턴을 나타낸 도면이다. 보다 상세하게는, 도 4는 도 2에 도시한 화소부를 형성하기 위한 노광 공정 수행 전의 마스크 패턴을 나타낸 도면이다. 다만, 설명의 편의를 위해 노광 공정 수행 전의 구성과 수행 후의 구성을 동일한 구성으로 지칭하여 설명하기로 한다.
도 4를 참조하면, 제i 게이트 라인(GLia)은 제j 데이터 라인(DLj)과 중첩되는 제1 영역(G1), 제j+1 데이터 라인(DLj+1)과 중첩되는 제2 영역(G2)을 포함할 수 있다. 또한, 제i 게이트 라인(GLia)은 제1 및 제2 영역(G1, G2) 사이에 배치되는 제3 영역(G3)을 포함할 수 있다. 여기서, 제1 스위칭 소자(TR)의 드레인 전극(DE)은 제i 게이트 라인(GLia)의 제1 영역(G1) 내지 제3 영역(G3) 모두와 중첩될 수 있다. 이를 통해 노광 공정 수행에 따른 산포가 발생되는 경우라도, 드레인 전극(DE)과 게이트 전극(GE)의 중첩되는 면적은 동일할 수 있다.
종래 액정 표시 장치의 경우 노광 공정 시 발생될 수 있는 산포로 인해 화소 전극과 전기적으로 연결되는 스위칭 소자의 게이트 전극 및 드레인 전극 간의 중첩되는 영역이 틀어지는 문제가 발생될 수 있다.이에 따라, 상기 스위칭 소자의 게이트 전극과 드레인 전극 간의 중첩 면적에 따른 기생 커패시터에 충전되는 전압으로 정의되는 킥백 전압이 변동될 수 있다. 킥백 전압의 변동은 액정 표시 장치 전체에 있어 플리커 또는 잔상 불량 문제를 야기시킬 수 있다.
이에 반해, 본 발명의 일 실시예에 따른 액정 표시 장치의 경우 제i 게이트 라인(GLia)이 제1 및 제2 영역(G1, G2) 사이에 배치되는 제3 영역(G3)을 포함하며, 제1 스위칭 소자(TR)의 드레인 전극(DE)이 상기 제1 영역(G1) 내지 제3 영역(G3) 모두와 중첩됨에 따라, 노광 공정을 수행에 따른 산포가 발생되는 경우라도 결과적으로 상기 스위칭 소자의 게이트 전극과 드레인 전극 간의 중첩 면적은 변동이 없다. 이를 통해, 킥백 전압의 변동되는 것을 방지할 수 있다.
즉, 제1 스위칭 소자(TR)의 드레인 전극(DE)의 폭(l5)은 제1 및 제2 영역(G1, G2)의 폭(l1, l2)보다 작게, 제3 영역(G3)의 폭(l3)보다는 크게 형성하여, 공정 산포로 인한 틀어짐이 발생되는 경우라도 드레인 전극(DE)과 제i 게이트 라인(GLia) 간의 중첩 면적이 변동되지 않도록 할 수 있다. 또한, 드레인 전극(DE)과 제i 게이트 라인(GLia) 간의 중첩 면적이 변동되지 않는 범위 내라면, 제1 영역(G1)에 위치하는 게이트 전극(GE)과 드레인 전극(DE)의 중첩되는 길이(l6)는 제2 영역(G2)에 위치하는 게이트 전극(GE)과 드레인 전극(DE)의 중첩되는 길이(l7)와 서로 동일하거나, 다를 수 있다.
보다 상세하게는, 제i 게이트 라인(GLia)의 제1 영역(G1)의 제1폭(l1)과 제2 영역(G2)의 제2폭(l2)이 실질적으로 동일하다고 할 때, 제1폭(l1)에서 드레인 전극(DE)의 폭(l5)의 차는 2um 이상 3um 이하일 수 있다. 특히, 스위칭 소자(TR)의 드레인 전극(DE)이 제i 게이트 라인(GLia)의 제1 및 제2 영역(G1, G2)의 중앙부에 배치되는 경우, 드레인 전극(DE)의 폭 방향의 일 측면에서 제1 영역(G1)의 폭 방향의 일 측면까지의 길이(t4)는 1um 이상 1.5um 이하일 수 있다.
도 4는 도 2의 I-I'면을 따라 자른 단면도의 다른 실시예이다. 다만, 도 3에서 설명한 내용과 중복되는 부분은 생략하기로 한다.
도 4를 참조하면, 공통 전극(CE)은 제1 패시베이션막(250a)의 상부에 배치될 수 있다. 제1 패시베이션막(250a)은 상술한 바와 같이 질화 규소와 산화 규소 등의 무기 절연물로 형성될 수 있으며, 또한 일 실시예로 약 2000 내지 4000의 두께(단위: )로 형성될 수 있다.
이후, 제2 패시베이션막(250b)이 공통 전극(CE)의 상부에 배치될 수 있다. 일 실시예로 제2 패시베이션막(250b)을 형성하는 재료와 제1 패시베이션막(250a)을 형성하는 재료는 서로 동일할 수 있다. 즉, 본 발명의 또 다른 실시예에 따른 액정 표시 장치의 경우 도 3에서 도시한 유기 절연막(260)을 포함하지 않는다. 도 4에서는 설명의 편의를 위해 화소 전극(PE)이 배치되는 제2 패시베이션막(250b)의 상면이 모두 균일하도록 도시하였으나, 이에 제한되는 것은 아니다. 즉, 도 4에 도시된 바와는 달리, 제2 패시베이션막(250b)의 두께는 제1 패시베이션막(250a)의 두께와 서로 유사할 수 있다.
즉, 제2 패시베이션막(250b)은 일 실시예로 약 2000 내지 4000 정도의 두께(단위: )를 가질 수 있다. 따라, 도 4에 도시한 본 발명의 일 실시예에 따른 액정 표시 장치는 약 3 내지 4 두께 (단위: μm)를 갖는 유기 절연막을 포함하지 않는다. 이로써, 별도의 유기 절연막을 형성할 필요가 없어 제조 공정이 보다 간소화될 수 있으며, 비용 측면에서 유리하다.
한편, 화소 전극(PE)은 제2 패시베이션막(250b)의 상부에 배치될 수 있다. 이에 따라, 컨택홀(CNT)은 노출된 드레인 전극(DE)의 일부와 화소 전극(PE)을 전기적으로 연결시킬 수 있다.
도 6은 도 1에 도시한 액정 표시 장치의 구성 중 화소부의 다른 예를 나타낸 레이아웃 형태 및 마스크 패턴을 나타낸 도면이다. 도 7은 도 1에 도시한 액정 표시 장치의 구성 중 화소부의 또 다른 예를 나타낸 레이아웃 형태 및 마스크 패턴을 나타낸 도면이다. 도 8은 도 1에 도시한 액정 표시 장치의 구성 중 화소부의 다른 예를 나타낸 레이아웃 형태 및 마스크 패턴을 나타낸 도면이다. 다만, 도 2 내지 도 4에서 설명한 것과 중복되는 설명은 생략하기로 한다. 한편, 제i 게이트 라인의 제2 실시예는 GLib로(도 6), 제3 실시예는 GLic로(도 7), 제4 실시예는 GLid(도 8)로 표시하기로 한다.
도 6을를 참조하여 노광 공정 수행 이전을 먼저 설명하면, 제i 게이트 라인(GLib)은 일정한 폭을 갖도록 형성될 수 있다. 이때, 제i 게이트 라인(GLib)의 폭은 드레인 전극(DE)의 폭보다 작을 수 있다. 즉, 드레인 전극(DE)은 제i 게이트 라인(GLib)의 폭 방향의 양 측면 외부로 연장되어 배치될 수 있다. 이를 통해 노광 공정이 수행되어 공정 산포가 발생되는 경우라도, 드레인 전극(DE)과 제i 게이트 라인(GLib) 간의 중첩되는 면적은 변하지 않는다. 이에 따라, 노광 공정 수행 이후의 드레인 전극(DE)과 제i 게이트 라인(GLib) 간의 중첩 면적에 따른 킥백 전압 역시 변동되지 않을 수 있다. 또한, 도 2 내지 도 4에서 설명한 실시예와 비교 시, 스위칭 소자(TR)의 게이트 전극(GE)과 드레인 전극(DE)간의 중첩되는 면적을 줄여, 이로부터 야기되는 기생 커패시터(Cgs)의 용량을 줄일 수 있다. 또한, 제i 게이트 라인(GLid)과 각 데이터 라인(DLj, DLj+1)과의 커플링 현상을 저감시킬 수 있다.
도 7을 참조하면, 제i 게이트 라인(GLic)은 일정한 폭을 갖도록 형성되나, 제i 게이트 라인(GLic)의 폭은 드레인 전극(DE)의 폭보다 클 수 있다. 이에 따라, 드레인 전극(DE)은 제i 게이트 라인(GLic)의 폭 방향의 양 측면 내부에 제i 게이트 라인(GLic)과 완전히 중첩되도록 배치될 수 있다.
도 8을 참조하면, 제i 게이트 라인(GLid)은 드레인 전극(DE)과 중첩되는 영역의 폭이 각 데이터 라인(DLj, DLj+1)과 중첩되는 영역의 폭보다 클 수 있다. 도 8의 경우 역시 드레인 전극(DE)은 제i 게이트 라인(GLic)의 폭 방향의 양 측면 내부에 제i 게이트 라인(GLic)과 완전히 중첩되도록 배치될 수 있다.
즉, 노광 공정 전 스위칭 소자(TR)의 게이트 전극(GE)과 드레인 전극(DE)간의 중첩 면적과 노광 공정 후의 스위칭 소자(TR)의 게이트 전극(GE)과 드레인 전극(DE)간의 중첩 면적을 동일할 수 있도록, 마스크 패턴을 도 7 및 도 8과 같이 각각 형성할 수 있다.
이에 따라, 노광 공정을 수행에 따른 산포가 발생되는 경우라도 결과적으로 상기 스위칭 소자(TR)의 게이트 전극(GE)과 드레인 전극(DE) 간의 중첩 면적은 변동이 없다. 이를 통해, 킥백 전압의 변동되는 것을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이지 않는 것으로 이해해야 한다.
110: 표시 패널;
120: 데이터 구동부;
130: 게이트 구동부;
140: 타이밍 제어부;
TR: 스위칭 소자; PE: 화소 전극; CE: 공통 전극;

Claims (20)

  1. 제1 방향으로 배치되는 제1 데이터 라인;
    상기 제1 방향으로 배치되며, 상기 제1 데이터 라인과 이웃하는 제2 데이터 라인;
    상기 제1 방향과 다른 방향인 제2 방향으로 배치되며, 상기 제1 데이터 라인과 중첩되는 제1 영역, 상기 제2 데이터 라인과 중첩되는 제2 영역 및 상기 제1 영역과 상기 제2 영역 사이에 배치되는 제3 영역을 갖는 게이트 라인; 및
    일 전극이 상기 제1 데이터 라인과 연결되고, 타 전극이 상기 제1 내지 제3 영역 모두와 중첩하는 스위칭 소자를 갖는 화소부를 포함하고,
    상기 제3 영역의 폭은 상기 제1 및 제2 영역의 폭보다 작은 액정 표시 장치.
  2. 제1항에 있어서,
    상기 타 전극의 폭은 상기 제3 영역의 폭보다 크며, 상기 제1 및 제2 영역의 폭보다 작은 액정 표시 장치.
  3. 제1항에 있어서,
    상기 스위칭 소자의 타 전극과 컨택홀을 통해 전기적으로 연결되는 화소 전극을 더 포함하고,
    상기 컨택홀은 상기 제3 영역과 적어도 일부가 중첩되는 액정 표시 장치.
  4. 제1항에 있어서,
    상기 제1 및 제2 영역의 폭은 서로 동일한 액정 표시 장치.
  5. 제1항에 있어서,
    상기 제1 및 제2 영역 중 적어도 하나의 폭과 상기 타 전극의 폭 사이의 차는 2 이상 3um 이하인 액정 표시 장치.
  6. 제1항에 있어서,
    상기 타 전극이 상기 제1 영역과 중첩되는 길이 및 상기 타 전극이 상기 제2 영역과 중첩되는 길이 중 적어도 하나는 1 이상 1.5um 이하인 액정 표시 장치.
  7. 제1항에 있어서,
    상기 스위칭 소자의 일 전극 및 타 전극의 상부에 배치되는 제1 패시베이션막;
    상기 제1 패시베이션막의 상부에 배치되는 공통 전극; 및
    상기 공통 전극의 상부에 배치되는 제2 패시베이션막을 더 포함하고,
    상기 화소 전극은 상기 제2 패시베이션막의 상부에서 상기 공통 전극과 적어도 일부가 중첩되도록 배치되는 액정 표시 장치.
  8. 제7항에 있어서,
    상기 스위칭 소자의 일 전극 및 타 전극의 상부에 배치되는 제1 패시베이션막;
    상기 제1 패시베이션막의 상부에 배치되는 유기 절연막;
    상기 유기 절연막의 상부에 배치되는 공통 전극; 및
    상기 공통 전극의 상부에 배치되는 제2 패시베이션막을 더 포함하고,
    상기 화소 전극은 상기 제2 패시베이션막의 상부에서 상기 공통 전극과 적어도 일부가 중첩되도록 배치되는 액정 표시 장치.
  9. 제1폭을 가지며, 기판의 상부에 일 방향으로 배치되는 게이트 라인;
    상기 게이트 라인의 상부에 상기 게이트 라인과 다른 방향으로 절연되도록 배치되는 데이터 라인; 및
    일 전극이 상기 데이터 라인과 연결되고 타 전극이 화소 전극과 연결되는 스위칭 소자를 갖는 표시부를 포함하고,
    상기 스위칭 소자의 타 전극은 제2폭을 가지며, 상기 제2폭은 상기 제1폭보다 큰 액정 표시 장치.
  10. 제9항에 있어서,
    상기 스위칭 소자의 게이트 전극은 상기 게이트 라인과 일체로 형성되는 액정 표시 장치.
  11. 제9항에 있어서,
    상기 제2폭과 상기 제1폭의 차는 2 이상 3um 이하인 액정 표시 장치.
  12. 제9항에 있어서,
    상기 화소 전극은 컨택홀을 통해 상기 스위칭 소자의 타 전극과 전기적으로 연결되며,
    상기 컨택홀은 상기 게이트 라인과 적어도 일부가 중첩되는 액정 표시 장치.
  13. 제9항에 있어서,
    상기 스위칭 소자의 일 전극 및 타 전극의 상부에 배치되는 제1 패시베이션막;
    상기 제1 패시베이션막의 상부에 배치되는 공통 전극; 및
    상기 공통 전극의 상부에 배치되는 제2 패시베이션막을 더 포함하고,
    상기 화소 전극은 상기 제2 패시베이션막의 상부에서 상기 공통 전극과 적어도 일부가 중첩되도록 배치되는 액정 표시 장치.
  14. 제9항에 있어서,
    상기 스위칭 소자의 일 전극 및 타 전극의 상부에 배치되는 제1 패시베이션막;
    상기 제1 패시베이션막의 상부에 배치되는 유기 절연막;
    상기 유기 절연막의 상부에 배치되는 공통 전극; 및
    상기 공통 전극의 상부에 배치되는 제2 패시베이션막을 더 포함하고,
    상기 화소 전극은 상기 제2 패시베이션막의 상부에서 상기 공통 전극과 적어도 일부가 중첩되도록 배치되는 액정 표시 장치.
  15. 제1 방향으로 배치되는 제1 데이터 라인;
    상기 제1 방향으로 배치되며, 상기 제1 데이터 라인과 이웃하는 제2 데이터 라인;
    상기 제1 방향과 다른 방향인 제2 방향으로 배치되며, 상기 제1 데이터 라인과 중첩되는 제1 영역, 상기 제2 데이터 라인과 중첩되는 제2 영역 및 상기 제1 영역과 상기 제2 영역 사이에 배치되는 제3 영역을 갖는 게이트 라인; 및
    일 전극이 상기 제1 데이터 라인과 연결되고, 타 전극이 상기 제3 영역과 완전히 중첩하는 스위칭 소자를 갖는 화소부를 포함하고,
    상기 제3 영역의 폭은 상기 제1 및 제2 영역의 폭보다 큰 액정 표시 장치.
  16. 제15항에 있어서,
    상기 스위칭 소자의 타 전극의 폭은 상기 제3 영역의 폭보다 작고, 상기 제1 및 제2 영역의 폭보다 큰 액정 표시 장치.
  17. 제15항에 있어서,
    상기 스위칭 소자의 타 전극과 컨택홀을 통해 전기적으로 연결되는 화소 전극을 더 포함하고,
    상기 컨택홀은 상기 제3 영역과 중첩되는 액정 표시 장치.
  18. 제15항에 있어서,
    상기 스위칭 소자의 게이트 전극은 상기 게이트 라인과 일체로 형성되는 액정 표시 장치.
  19. 제15항에 있어서,
    상기 스위칭 소자의 일 전극 및 타 전극의 상부에 배치되는 제1 패시베이션막;
    상기 제1 패시베이션막의 상부에 배치되는 공통 전극;
    상기 공통 전극의 상부에 배치되는 제2 패시베이션막; 및
    상기 제2 패시베이션막의 상부에 배치되며, 상기 공통 전극과 적어도 일부가 중첩되는 화소 전극을 더 포함하는 액정 표시 장치.
  20. 제7항에 있어서,
    상기 스위칭 소자의 일 전극 및 타 전극의 상부에 배치되는 제1 패시베이션막;
    상기 제1 패시베이션막의 상부에 배치되는 유기 절연막;
    상기 유기 절연막의 상부에 배치되는 공통 전극;
    상기 공통 전극의 상부에 배치되는 제2 패시베이션막; 및
    상기 제2 패시베이션막의 상부에 배치되며, 상기 공통 전극과 적어도 일부가 중첩되는 화소 전극을 더 포함하는 액정 표시 장치.
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