KR20170045404A - Thin film transister substrate and manufacturing method thereof - Google Patents

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KR20170045404A
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Abstract

According to an embodiment of the present invention, a thin film transistor substrate comprises: a first substrate; a gate electrode arranged on the first substrate; a semiconductor pattern layer arranged on the gate electrode; a diffusion prevention pattern arranged on the semiconductor pattern layer; an ohmic contact layer arranged on the ohmic contact layer, and exposing a part of the diffusion prevention layer; source/drain electrodes arranged to be overlapped with the ohmic contact layer on the ohmic contact layer, and facing each other by being separated from each other.

Description

박막 트랜지스터 기판 및 그 제조방법{THIN FILM TRANSISTER SUBSTRATE AND MANUFACTURING METHOD THEREOF}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a thin film transistor substrate,

본 발명은 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다.The present invention relates to a thin film transistor substrate and a manufacturing method thereof.

표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.Display devices are becoming increasingly important with the development of multimedia. Various types of display devices such as a liquid crystal display (LCD), an organic light emitting display (OLED) and the like are used in response to this.

그 중 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 기판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고, 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.Among them, a liquid crystal display device is one of the most widely used flat panel display devices and includes two substrates having field generating electrodes such as a pixel electrode and a common electrode and a liquid crystal layer interposed therebetween . The liquid crystal display displays an image by applying a voltage to the electric field generating electrode to generate an electric field in the liquid crystal layer, thereby determining the direction of the liquid crystal molecules in the liquid crystal layer and controlling the polarization of the incident light.

액정 표시 장치는 일반적으로 복수개의 구성을 성막하고 마스크를 이용하여 패터닝하는 단계를 거치게 된다. 다만, 이러한 마스크 공정은 각각 복수개의 절차가 필요하고, 각 절차에 따라 비용 및 시간이 소요된다. 즉, 공정 설계 방식에 따라 공정에 필요한 비용 및 시간이 달라지고, 이에 더하여, 액정 표시 장치의 구동에 필요한 성능 또한 달라질 수 있다. 이에 따라, 공정에 소요되는 비용과 절차를 최대한 절약하면서 액정 표시 장치 구동에 필요한 특성을 확보하기 위한 다양한 시도가 행해지고 있다. The liquid crystal display device is generally subjected to a step of forming a plurality of structures and patterning using a mask. However, each of these mask processes requires a plurality of procedures, and each procedure requires cost and time. That is, the cost and time required for the process are changed according to the process designing method, and the performance required for driving the liquid crystal display device may be varied. Accordingly, various attempts have been made to secure the characteristics necessary for driving the liquid crystal display device while minimizing the cost and procedures required for the process.

본 발명이 해결하고자 하는 과제는 우수한 전기적 특성을 갖는 반도체 패턴층을 갖는 액정 표시 장치를 제공하는 것이다. A problem to be solved by the present invention is to provide a liquid crystal display device having a semiconductor pattern layer having excellent electrical characteristics.

본 발명이 해결하고자 하는 다른 과제는 일부 공정을 생략하여 생산 효율이 향상되는 액정 표시 장치의 제조 방법을 제공하는 것이다. Another object of the present invention is to provide a method of manufacturing a liquid crystal display device in which production efficiency is improved by omitting some processes.

본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The present invention has been made in view of the above problems, and it is an object of the present invention to provide a method of manufacturing the same.

본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 제1 기판, 제1 기판 상에 배치되는 게이트 전극, 게이트 전극 상에 배치되는 반도체 패턴층, 반도체 패턴층 상에 배치되는 확산 방지 패턴, 반도체 패턴층 상에 배치되며, 확산 방지층의 일부를 노출시키는 오믹 콘택층, 오믹 콘택층 상에 오믹 콘택층과 중첩되어 배치되며, 서로 이격되어 대향하는 소스/드레인 전극을 포함한다. The thin film transistor substrate according to an embodiment of the present invention includes a first substrate, a gate electrode disposed on the first substrate, a semiconductor pattern layer disposed on the gate electrode, a diffusion prevention pattern disposed on the semiconductor pattern layer, An ohmic contact layer which is disposed on the ohmic contact layer and exposes a part of the diffusion preventing layer; and a source / drain electrode which is disposed on the ohmic contact layer and overlaps with the ohmic contact layer.

또한, 상기 오믹 콘택층은 인(P)원자를 포함할 수 있다.In addition, the ohmic contact layer may include a phosphorus (P) atom.

또한, 상기 인(P) 원자의 농도는 1.74E+21/cm3 이상일 수 있다.Further, the concentration of the phosphorus (P) atom may be 1.74E + 21 / cm3 or more.

또한, 상기 소스 전극과 상기 드레인 전극의 이격 공간에 채널부가 배치되고, 상기 확산 방지 패턴은 상기 채널부와 중첩될 수 있다.A channel portion may be disposed in a space between the source electrode and the drain electrode, and the diffusion prevention pattern may overlap the channel portion.

또한, 상기 채널부와 중첩되는 상기 반도체 패턴층의 높이와 상기 채널부와 중첩되지 않는 상기 반도체 패턴층의 높이는 동일할 수 있다.In addition, the height of the semiconductor pattern layer overlapping the channel portion and the height of the semiconductor pattern layer not overlapping the channel portion may be the same.

또한, 상기 확산 방지 패턴의 외측단은 상기 반도체 패턴층의 외측단에 비해 상대적으로 내측에 배치될 수 있다.In addition, the outer end of the diffusion prevention pattern may be disposed inward relative to the outer end of the semiconductor pattern layer.

또한, 상기 확산 방지 패턴은 상기 게이트 전극과 중첩되는 상기 반도체 패턴층의 상면을 노출할 수 있다.In addition, the diffusion prevention pattern may expose the upper surface of the semiconductor pattern layer overlapping the gate electrode.

또한, 상기 확산 방지 패턴의 중앙부의 높이와 상기 확산 방지 패턴의 양측단의 높이는 상이할 수 있다. In addition, the height of the central portion of the diffusion prevention pattern may be different from the height of both side ends of the diffusion prevention pattern.

또한, 상기 확산 방지 패턴의 내측벽과 상기 소스 전극/드레인 적극 및 상기 오믹 콘택층의 내측벽이 서로 정렬될 수 있다. Also, the inner wall of the diffusion prevention pattern, the source electrode / drain active layer, and the inner wall of the ohmic contact layer may be aligned with each other.

또한, 상기 소스/드레인 전극 상에 배치되는 패시베이션막을 더 포함하고, 상기 확산 방지 패턴은 제1 무기 절연 물질로 이루어지고, 상기 패시베이션막은 상기 제1 무기 절연 물질과 상이한 제2 무기 절연 물질로 이루어질 수 있다. The diffusion preventing pattern may be formed of a first inorganic insulating material, and the passivation film may be formed of a second inorganic insulating material different from the first inorganic insulating material. have.

본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 게이트 전극, 게이트 전극 상에 배치된 게이트 절연막을 구비하는 제1 기판을 준비하는 단계, 게이트 절연막 상에 반도체층, 반도체층 상에 확산 방지층을 형성하는 단계, 확산 방지층을 패터닝하여 확산 방지 패턴을 형성하고, 반도체층을 패터닝하여 반도체 패턴층을 형성하는 단계, 상기 확산 방지 패턴 및 상기 반도체 패턴층 상에 오믹 콘택층 및 제1 도전막을 형성하는 단계 및 상기 제1 도전막 및 상기 오믹 콘택층을 일괄 식각하여 채널부를 형성하는 단계를 포함한다.A method of manufacturing a thin film transistor substrate according to an embodiment of the present invention includes the steps of preparing a first substrate having a gate electrode, a gate insulating film disposed on the gate electrode, a semiconductor layer on the gate insulating film, Forming a diffusion preventing pattern by patterning the diffusion preventing layer and patterning the semiconductor layer to form a semiconductor pattern layer; forming an ohmic contact layer and a first conductive film on the diffusion preventing pattern and the semiconductor pattern layer; And forming a channel portion by collectively etching the first conductive layer and the ohmic contact layer.

또한, 상기 제1 도전막 및 상기 오믹 콘택층을 일괄 식각하여 채널부를 형성하는 단꼐는 상기 제1 도전막 및 상기 오믹 콘택층을 일괄 식각하여 상기 확산 방지 패턴의 상면을 노출시키는 단계를 포함할 수 있다. The step of collectively etching the first conductive layer and the ohmic contact layer to form a channel part may include a step of collectively etching the first conductive layer and the ohmic contact layer to expose the upper surface of the diffusion prevention pattern have.

또한, 상기 제1 도전막 및 상기 오믹 콘택층을 일괄 식각하여 채널부를 형성하는 단계는 상기 확산 방지 패턴을 식각하여, 상기 반도체 패턴층의 상면을 노출하는 단계를 포함할 수 있다.The step of forming the channel portion by collectively etching the first conductive layer and the ohmic contact layer may include exposing the top surface of the semiconductor pattern layer by etching the diffusion prevention pattern.

또한, 상기 제1 도전막 및 상기 오믹 콘택층을 일괄 식각하여 채널부를 형성하는 단계는 상기 확산 방지 패턴 중앙부의 일부를 식각하여 상기 확산 방지 패턴의 중앙부와 상기 확산 방지 채턴의 양측부의 높이가 상이한 상기 확산 방지 패턴을 형성하는 단계를 포함할 수 있다.The step of forming the channel portion by collectively etching the first conductive layer and the ohmic contact layer may include etching a part of the central portion of the diffusion prevention pattern so that the height of the central portion of the diffusion prevention pattern and the height of both sides of the diffusion prevention chal- And forming a diffusion prevention pattern.

또한, 상기 제1 도전막 및 상기 오믹 콘택층을 일괄 식각하여 채널부를 형성하는 단계는 상기 확산 방지 패턴을 완전하게 제거하는 단계를 포함할 수 있다. The step of forming the channel portion by collectively etching the first conductive layer and the ohmic contact layer may include completely removing the diffusion prevention pattern.

또한, 상기 오믹 콘택층은 인(P)원자를 포함할 수 있다.In addition, the ohmic contact layer may include a phosphorus (P) atom.

또한, 상기 인(P) 원자의 농도는 1.74E+21/cm3 이상일 수 있다.Further, the concentration of the phosphorus (P) atom may be 1.74E + 21 / cm3 or more.

본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.The embodiments of the present invention have at least the following effects.

즉, 우수한 전기적 특성을 갖는 반도체 패턴층을 갖는 박막 트랜지스터 기판을 구현할 수 있다. That is, a thin film transistor substrate having a semiconductor pattern layer having excellent electrical characteristics can be realized.

또한, 일부 공정을 생략하여 생산 효율이 향상되는 박막 트랜지스터 기판의 제조 방법을 제공할 수 있다. In addition, it is possible to provide a method of manufacturing a thin film transistor substrate in which a partial process is omitted and the production efficiency is improved.

본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.The effects according to the embodiments of the present invention are not limited by the contents exemplified above, and more various effects are included in the specification.

도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'라인을 따라 자른 단면도이다.
도 3은 도 2의 일부 구성을 표시한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판 일부 구성의 특성을 나타내는 그래프이다.
도 5는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도이다.
도 9는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도이다.
도 10은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도이다.
도 11은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도이다.
도 12는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도이다.
도 13은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판 제조 방법에 대한 단면도이다.
도 14는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 단면도이다.
도 15는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 단면도이다.1 is a plan view of a thin film transistor substrate according to an embodiment of the present invention.
2 is a cross-sectional view taken along the line I-I 'of FIG.
3 is a cross-sectional view showing a part of the configuration of Fig.
FIG. 4 is a graph showing characteristics of a part of the structure of a thin film transistor substrate according to an embodiment of the present invention.
5 is a cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention.
6 is a cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention.
7 is a cross-sectional view illustrating a method of manufacturing a thin film transistor substrate according to an embodiment of the present invention.
8 is a cross-sectional view illustrating a method of manufacturing a thin film transistor substrate according to an embodiment of the present invention.
9 is a cross-sectional view illustrating a method of manufacturing a TFT substrate according to an embodiment of the present invention.
10 is a cross-sectional view illustrating a method of manufacturing a thin film transistor substrate according to an embodiment of the present invention.
11 is a cross-sectional view illustrating a method of manufacturing a thin film transistor substrate according to an embodiment of the present invention.
12 is a cross-sectional view illustrating a method of manufacturing a thin film transistor substrate according to an embodiment of the present invention.
13 is a cross-sectional view illustrating a method of manufacturing a thin film transistor substrate according to another embodiment of the present invention.
14 is a cross-sectional view of a method of manufacturing a thin film transistor substrate according to another embodiment of the present invention.
15 is a sectional view of a method of manufacturing a thin film transistor substrate according to another embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention, and the manner of achieving them, will be apparent from and elucidated with reference to the embodiments described hereinafter in conjunction with the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. To fully disclose the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이며, 단지 하나의 구성요소를 다른 구성요소와 구별하기 위해 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수 있음은 물론이다.The first, second, etc. are used to describe various components, but these components are not limited by these terms, and are used only to distinguish one component from another. Therefore, it goes without saying that the first component mentioned below may be the second component within the technical scope of the present invention.

이하, 첨부된 도면을 참조로 하여 본 발명의 실시예들에 대해 설명한다. 다만, 본 명세서에서는 본 발명에 따른 표시 장치를 액정 표시 장치를 예로 들어 설명하나, 이에 제한되는 것은 아니며 유기 발광 표시 장치의 경우에도 적용될 수 있다. 즉, 본 발명의 몇몇 실시예에 따른 박막 트랜지스터 기판은 표시 장치의 종류를 불문하고적용될 수 있다. Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. However, the display device according to the present invention will be described in the context of a liquid crystal display device, but the present invention is not limited thereto and can be applied to an organic light emitting display device. That is, the thin film transistor substrate according to some embodiments of the present invention can be applied to any type of display device.

도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 평면도이다. 도 2는 도 1의 Ⅰ-Ⅰ'라인을 따라 자른 단면도이다. 도 3은 도 2의 일부 구성을 표시한 단면도이다. 도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판 일부 구성의 특성을 나타내는 그래프이다. 1 is a plan view of a thin film transistor substrate according to an embodiment of the present invention. 2 is a cross-sectional view taken along the line I-I 'of FIG. 3 is a cross-sectional view showing a part of the configuration of Fig. FIG. 4 is a graph showing characteristics of a part of the structure of a thin film transistor substrate according to an embodiment of the present invention.

도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 제1 기판(500), 제1 기판(500) 상에 배치되는 게이트 전극(GE), 게이트 전극(GE) 상에 배치되는 반도체 패턴층(70), 반도체 패턴층(70) 상에 배치되는 확산 방지층(DP), 반도체 패턴층(700) 상에 배치되며, 확산 방지층(DP)의 일부를 노출시키는 오믹 콘택층(800), 오믹 콘택층(800) 상에 오믹 콘택층(800)과 중첩되어 배치되며, 서로 이격되어 대향하는 소스전극(SE)과 드레인 전극(DE)을 포함한다.Referring to FIGS. 1 and 2, a thin film transistor substrate according to an embodiment of the present invention includes a first substrate 500, a gate electrode GE disposed on the first substrate 500, A diffusion preventive layer DP disposed on the semiconductor pattern layer 70; an ohmic contact layer 70 disposed on the semiconductor pattern layer 700 to expose a part of the diffusion preventive layer DP; A source electrode SE and a drain electrode DE disposed on the ohmic contact layer 800 in an overlapped manner with the ohmic contact layer 800 and spaced apart from each other.

제1 기판(500)은 내열성 및 투과성을 가진 물질로 형성될 수 있다. 제1 기판(500)은 예컨대, 투명 유리 또는 플라스틱으로 형성될 수 있으나, 이에 제한되는 것은 아니다. The first substrate 500 may be formed of a material having heat resistance and transparency. The first substrate 500 may be formed of, for example, transparent glass or plastic, but is not limited thereto.

제1 기판(500) 상에는 게이트 배선(GL, GE)이 배치될 수 있다. 게이트 배선(GL, GE)은 구동에 필요한 신호를 전달받는 게이트 라인(GL), 게이트 라인(GL)으로부터 돌기 형태로 돌출된 게이트 전극(GE) 및 게이트 라인(GL1, GL2)의 적어도 일단에 배치되는 게이트 끝단(도시하지 않음)을 포함할 수 있다. The gate lines GL and GE may be disposed on the first substrate 500. The gate lines GL and GE are disposed at least at one end of the gate line GL to receive a signal necessary for driving the gate electrode GL and the gate electrode GE and the gate lines GL1 and GL2 protruding from the gate line GL (Not shown).

게이트 라인(GL)은 제1 방향으로 연장될 수 있다. 제1 방향은 도 2의 x축 방향과 실질적으로 동일할 수 있다. 게이트 전극(GE)은 후술하는 소스 전극(SE) 및 드레인 전극(DE)과 함께 박막 트랜지스터의 삼단자를 구성할 수 있다. The gate line GL may extend in the first direction. The first direction may be substantially the same as the x-axis direction of Fig. The gate electrode GE together with the source electrode SE and the drain electrode DE, which will be described later, can constitute the three terminals of the thin film transistor.

게이트 라인(GL)은 복수개일 수 있으며, 각각의 게이트 라인(GL)은 서로 평행하게 연장된다.The gate lines GL may be plural, and each of the gate lines GL extend parallel to each other.

도 1은 게이트 라인(GL)이 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)을 포함하는 경우를 예시한다. FIG. 1 illustrates a case where the gate line GL includes a first gate line GL1 and a second gate line GL2.

게이트 배선(GL, GE)은 알루미늄 합금을 포함하는 알루미늄(Al) 계열의 금속, 은 합금을 포함하는 은(Ag) 계열의 금속, 구리 합금을 포함하는 구리(Cu)계열의 금속, 몰리브덴 합금을 포함하는 몰리브덴(Mo) 계열 금속, 크롬(Cr), 티타늄(Ti), 및 탄탈륨(Ta) 중 어느 하나 이상을 포함할 수 있다. 다만, 이는 예시적인 것으로 게이트 배선(GL, GE)의 재질이 이에 제한되는 것은 아니며, 원하는 표시장치를 구현하기 위해 요구되는 성능을 가진 금속 또는 고분자 물질이 게이트 배선(GL, GE)의 재료로서 이용될 수 있다.The gate wirings GL and GE may be formed of an aluminum (Al) based metal including an aluminum alloy, a silver based metal including a silver alloy, a copper based metal including a copper alloy, a molybdenum alloy (Cr), titanium (Ti), and tantalum (Ta), each of which contains at least one of molybdenum (Mo) However, the material of the gate lines GL and GE is not limited thereto, and a metal or a polymer material having a performance required to realize a desired display device may be used as a material of the gate lines GL and GE. .

게이트 배선(GL, GE)은 단일막 구조일 수 있으나, 이에 제한되지 않으며, 이중막, 삼중막 또는 그 이상의 다중막일 수 있다. The gate lines GL and GE may be a single film structure, but not limited thereto, and may be a double film, a triple film or a multiple film.

게이트 배선(GL, GE) 상에는 게이트 절연막(200)이 배치될 수 있다. 게이트 절연막(200)은 게이트 배선(GL, GE)을 덮으며, 제1 기판(500)의 전면에 형성될 수 있다. A gate insulating film 200 may be disposed on the gate lines GL and GE. The gate insulating layer 200 covers the gate lines GL and GE and may be formed on the entire surface of the first substrate 500.

게이트 절연막(200) 실리콘 산화물(SiOx), 실리콘 산화물(SiNx) 등의 무기 절연물질, BCB(BenzoCycloButene), 아크릴계 물질, 및 폴리이미드와 같은 유기 절연 물질로 이루어진 군에서 선택된 어느 하나 또는 하나 이상의 물질을 혼합하여 형성할 수 있다. 다만, 이는 예시적인 것으로 게이트 절연막(200)의 재질이 이에 제한되는 것은 아니다.The gate insulating film 200 may be formed of any one or more materials selected from the group consisting of an inorganic insulating material such as silicon oxide (SiOx) and silicon oxide (SiNx), an organic insulating material such as BCB (BenzoCycloButene) Can be mixed and formed. However, this is an example, and the material of the gate insulating film 200 is not limited thereto.

게이트 절연막(200) 상에는 반도체 패턴층(700)이 배치될 수 있다.The semiconductor pattern layer 700 may be disposed on the gate insulating layer 200.

반도체 패턴층(700)은 비정질 규소 또는 다결정 규소를 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, 반도체 패턴층(700)은 산화물 반도체를 포함하여 이루어질 수도 있다. The semiconductor pattern layer 700 may include amorphous silicon or polycrystalline silicon. However, the present invention is not limited thereto, and the semiconductor pattern layer 700 may include an oxide semiconductor.

반도체 패턴층(700)은 섬형, 선형 등과 같은 다양한 형상을 가질 수 있다. 반도체 패턴층(700)이 선형을 갖는 경우, 반도체 패턴층(700)은 데이터 라인(DL) 아래에 위치하여 게이트 전극(GE) 상부까지 연장될 수 있다. The semiconductor pattern layer 700 may have various shapes such as a island shape, a linear shape, and the like. When the semiconductor pattern layer 700 has a linear shape, the semiconductor pattern layer 700 may be located below the data line DL and extend to the top of the gate electrode GE.

예시적인 실시예에서 반도체 패턴층(700)은 채널부(ch)를 제외한 영역에서 후술하는 데이터 배선(DL, SE, DE, 150)과 실질적으로 동일한 형상으로 패터닝될 수 있다. 다시 말하면, 반도체 패턴층(700)은 채널부(ch)를 제외한 전 영역에서 데이터 배선(DL, SE, DE, 150)과 중첩되도록 배치될 수 있다. 다만, 이에 제한되는 것은 아니며, 반도체 패턴층(700)은 도 2에서 예시하는 바와 같이 게이트 전극(GE)과 중첩되도록 배치되며, 반도체 패턴층(700)의 양 단부는 후술하는 오믹 콘택층(800)에 의해 덮일 수 있다. In the exemplary embodiment, the semiconductor pattern layer 700 may be patterned in substantially the same shape as the data lines DL, SE, DE 150 described later in the region except the channel portion ch. In other words, the semiconductor pattern layer 700 may be arranged so as to overlap with the data lines DL, SE, DE 150 in the entire region excluding the channel portion ch. The semiconductor pattern layer 700 is disposed to overlap the gate electrode GE as illustrated in FIG. 2, and both ends of the semiconductor pattern layer 700 are connected to the ohmic contact layer 800 ). ≪ / RTI >

채널부(ch)는 대향하는 소스 전극(SE)과 드레인 전극(DE)사이에 배치될 수 있다. 채널부(ch)는 소스 전극(SE)과 드레인 전극(DE)을 전기적으로 이어주는 역할을 하며, 그 구체적인 형상은 제한되지 않는다. The channel portion (ch) may be disposed between the opposing source electrode (SE) and the drain electrode (DE). The channel portion ch serves to electrically connect the source electrode SE and the drain electrode DE, and its specific shape is not limited.

반도체 패턴층(700) 상에는 확산 방지 패턴(DP)이 배치될 수 있다. 확산 방지 패턴(DP)은 반도체 패턴층(700)의 중앙부에 배치될 수 있다. 다시 말하면, 확산 방지 패턴(DP)의 양측단은 반도체 패턴층(700)의 양측단에 비해 상대적으로 내측에 배치될 수 있다. 또한, 확산 방지 패턴(DP)은 채널부(ch)와 적어도 부분적으로 중첩되도록 배치될 수 있다. A diffusion prevention pattern DP may be disposed on the semiconductor pattern layer 700. [ The diffusion prevention pattern DP may be disposed at the center of the semiconductor pattern layer 700. [ In other words, both side edges of the diffusion prevention pattern DP can be disposed on the inner side relative to both side edges of the semiconductor pattern layer 700. In addition, the diffusion prevention pattern DP may be disposed so as to at least partially overlap the channel portion ch.

확산 방지 패턴(DP)은 오믹 콘택층(800)에 포함된 인(P) 원자가 반도체 패턴층(700)에 확산되는 것을 방지하는 역할을 할 수 있다. 즉, 확산 방지 패턴(DP)은 반도체 패턴층(700)에 비해 인(P) 원자와 상대적으로 높은 친화력을 가지며, 따라서, 오믹 콘택층(800)에 포함된 인(P)원자가 반도체 패턴층(700)으로 확산되는 것을 방지할 수 있다.The diffusion prevention pattern DP may prevent the phosphorus (P) atoms included in the ohmic contact layer 800 from diffusing into the semiconductor pattern layer 700. That is, the diffusion preventive pattern DP has a relatively high affinity with phosphorus (P) atoms compared to the semiconductor pattern layer 700, so that the phosphorus (P) atoms contained in the ohmic contact layer 800 700).

확산 방지 패턴(DP)은 무기 절연 물질을 포함할 수 있다. 예를 들어, 확산 방지 패턴(DP)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 산질화 알루미늄, 산질화 티탄, 산질화 지르코늄, 산질화 하프늄, 산질화 탄탈 및 산질화 텅스텐 등으로 이루어진 군에서 선택된 하나 이상을 포함하여 형성될 수 있다. 확산 방지 패턴(DP)은 후술하는 패시베이션막(600)과 무기 절연 물질로 형성되는 점에서는 공통되나, 양자는 서로 상이한 무기 절연 물질로 이루어질 수 있다. The diffusion prevention pattern DP may include an inorganic insulating material. For example, the diffusion preventive pattern DP may be selected from the group consisting of silicon oxide, silicon nitride, silicon oxynitride, aluminum oxynitride, titanium oxynitride, zirconium oxynitride, hafnium oxynitride, tantalum oxynitride and tungsten oxynitride And may be formed to include one or more. The diffusion prevention pattern DP is common to the later-described passivation film 600 in that it is formed of an inorganic insulating material, but they may be made of different inorganic insulating materials.

반도체 패턴층(700) 상부에는 n형 불순물이 고농도로 도핑되어 있는 오믹 콘택층(800)이 배치될 수 있다. 오믹 콘택층(800)은 반도체 패턴층(700)의 전부 또는 일부와 중첩될 수 있다. An ohmic contact layer 800 doped with an n-type impurity at a high concentration may be disposed on the semiconductor pattern layer 700. The ohmic contact layer 800 may overlap all or a portion of the semiconductor pattern layer 700.

본 발명의 몇몇 실시예에서 오믹 콘택층(800)은 반도체 패턴층(700)의 일부를 노출시킬 수 있다. 채널부(ch)는 오믹 콘택층(800)에 의해 노출되는 반도체 패턴층(700) 상의 공간에 배치될 수 있다. 즉, 채널부(ch)는 오믹 콘택층(800)이 이격되어 형성된 이격 공간 상에 배치될 수 있다. In some embodiments of the present invention, the ohmic contact layer 800 may expose a portion of the semiconductor pattern layer 700. The channel portion (ch) may be disposed in a space on the semiconductor pattern layer 700 exposed by the ohmic contact layer 800. That is, the channel portion (ch) may be disposed on the spaced space formed by the ohmic contact layer 800 being spaced apart.

오믹 콘택층(800)은 후술하는 소스 전극(SE), 드레인 전극(DE) 및 드레인 전극 확장부(150)와 완전하게 중첩되도록 배치될 수 있다. 다만, 이는 예시적인 것으로, 오믹 콘택층(800)은 소스 전극(SE), 드레인 전극(DE) 및 드레인 전극 확장부(150)와 부분적으로 중첩될 수도 있다. 즉, 다른 예시적인 실시예에서 오믹 콘택층(800)은 소스 전극(SE), 드레인 전극(DE) 및 드레인 전극 확장부(150)에 의해 완전하게 덮일 수 있다. The ohmic contact layer 800 may be disposed so as to completely overlap the source electrode SE, the drain electrode DE and the drain electrode extension 150 described later. However, this is an example, and the ohmic contact layer 800 may partially overlap the source electrode SE, the drain electrode DE, and the drain electrode extension 150. That is, in other exemplary embodiments, the ohmic contact layer 800 may be completely covered by the source electrode SE, the drain electrode DE, and the drain electrode extension 150.

오믹 콘택층(800)은 확산 방지 패턴(DP)의 적어도 일부를 노출시킬 수 있다. 다시 말하면, 오믹 콘택층(800)은 채널부(ch)와 중첩되는 확산 방지 패턴(DP)의 적어도 일부를 노출시킬 수 있다. The ohmic contact layer 800 may expose at least a portion of the diffusion prevention pattern DP. In other words, the ohmic contact layer 800 can expose at least a part of the diffusion prevention pattern DP overlapping the channel portion ch.

오믹 콘택층(800) 상에는 데이터 배선(DL, SE, DE, 150)이 배치될 수 있다. 데이터 배선(DL, SE, DE, 150)은 제2 방향, 예컨대 도 1에서 y축 방향으로 연장되어 게이트 라인(GL)과 교차하는 데이터 라인(DL), 데이터 라인(DL)으로부터 가지 형태로 분지되어 반도체 패턴층(700)의 상부까지 연장되어 있는 소스 전극(SE), 소스 전극(SE)과 이격되어 있으며, 게이트 전극(GE) 또는 채널부(ch)를 중심으로 반도체 패턴층(700) 상부에 소스 전극(SE)과 대향하도록 배치되는 드레인 전극(DE) 및 드레인 전극(DE)으로부터 연장되어 후술하는 화소 전극(PE)와 전기적으로 연결되는 드레인 전극 확장부(150)을 포함할 수 있다. 드레인 전극 확장부(150)는 드레인 전극(DE)에 비해 상대적으로 넓은 폭을 가져, 화소 전극(PE)과의 전기적 접촉을 보다 용이하게 할 수 있다. Data lines DL, SE, DE, 150 may be disposed on the ohmic contact layer 800. The data lines DL, SE and DE 150 are connected to the data lines DL and the data lines DL extending in the second direction, for example, the y- And is spaced apart from the source electrode SE and the source electrode SE extending to the upper portion of the semiconductor pattern layer 700. The gate electrode GE or the channel portion ch, A drain electrode DE disposed to face the source electrode SE and a drain electrode extension 150 extending from the drain electrode DE and electrically connected to a pixel electrode PE described later. The drain electrode extension 150 has a relatively larger width than the drain electrode DE and can more easily make electrical contact with the pixel electrode PE.

데이터 배선(DL, SE, DE, 150)은 니켈(Ni), 코발트(Co), 티탄(Ti), 은(Ag), 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 베릴륨(Be), 니오브(Nb), 금(Au), 철(Fe), 셀렌(Se) 또는 탄탈(Ta) 등으로 이루어진 단일막 또는 다중막 구조를 가질 수 있다. 또한, 상기 금속에 티탄(Ti), 지르코늄(Zr), 텅스텐(W), 탄탈(Ta), 니오브(Nb), 백금(Pt), 하프늄(Hf), 산소(O) 및 질소(N)로 이루어진 군에서 선택된 하나 이상의 원소를 포함시켜 형성한 합금도 적용할 수 있다. 다만, 상기한 재료는 예시적인 것으로, 데이터 배선(DL, SE, DE, 150)의 재질이 이에 제한되는 것은 아니다.The data lines DL, SE, DE 150 may be formed of a material selected from the group consisting of Ni, Co, Ti, Ag, Cu, Mo, Al, ), Niobium (Nb), gold (Au), iron (Fe), selenium (Se) or tantalum (Ta). Further, it is also possible to use a metal such as titanium (Ti), zirconium (Zr), tungsten (W), tantalum (Ta), niobium (Nb), platinum (Pt), hafnium (Hf), oxygen An alloy formed by incorporating at least one element selected from the group consisting of the foregoing can also be applied. However, the above materials are only illustrative, and the materials of the data lines (DL, SE, DE, 150) are not limited thereto.

도 1은 하나의 화소에 하나의 박막 트랜지스터가 배치되는 경우를 예시하지만, 본 발명의 범위가 이에 제한되지 않음은 물론이다. 즉, 다른 예시적인 실시예에서 하나의 화소에 배치되는 박막 트랜지스터의 개수는 복수일 수 있다. 1 illustrates a case where one thin film transistor is disposed in one pixel, but the scope of the present invention is not limited thereto. That is, in another exemplary embodiment, the number of the thin film transistors arranged in one pixel may be plural.

소스 전극(SE)과 드레인 전극(DE) 사이에 배치되는 이격 공간에는 채널부(ch)가 배치될 수 있다. 소스 전극(DE)과 드레인 전극(DE) 사이의 이격 공간은 앞서 앞서 설명한 오믹 콘택층(800)에 의해 노출되는 반도체 패턴층(700) 상면의 공간과 중첩될 수 있다. 또한, 상술한 확산 방지 패턴(DP)와도 중첩될 수 있다. 결과적으로, 채널부(ch), 소스 전극(SE)과 드레인 전극(DE) 사이에 배치되는 이격 공간 및 확산 방지 패턴(DP)은 적어도 부분적으로 중첩될 수 있다. A channel portion (ch) may be disposed in the spacing space disposed between the source electrode (SE) and the drain electrode (DE). The space between the source electrode DE and the drain electrode DE may overlap the space on the upper surface of the semiconductor pattern layer 700 exposed by the ohmic contact layer 800 described above. It can also be overlapped with the diffusion prevention pattern DP described above. As a result, the channel region ch, the spacing space disposed between the source electrode SE and the drain electrode DE, and the diffusion prevention pattern DP can be at least partially overlapped.

이에 대해 다시 설명하면, 소스 전극(SE) 및 드레인 전극(DE)의 측벽과 확산 방지 패턴(DP)을 노출시키는 오믹 콘택층(800)의 측벽은 서로 정렬될 수 있다. 이에 의해 확산 방지 패턴(DP)의 상면이 적어도 부분적으로 노출될 수 있으며, 후술하는 패시베이션막(600)과 확산 방지 패턴(DP)의 상면이 직접적으로 접할 수 있다. To explain this, the sidewalls of the source electrode SE and the drain electrode DE and the sidewalls of the ohmic contact layer 800 that expose the diffusion prevention pattern DP can be aligned with each other. Thus, the upper surface of the diffusion preventing pattern DP can be at least partly exposed, and the upper surface of the passivation film 600, which will be described later, can directly contact the upper surface of the diffusion preventing pattern DP.

데이터 배선(DL, SE, DE, 150), 오믹 콘택층(800) 및 확산 방지 패턴(DP) 상부에는 패시베이션막(600)이 배치될 수 있다. A passivation film 600 may be disposed on the data lines DL, SE, DE 150, the ohmic contact layer 800, and the diffusion prevention pattern DP.

패시베이션막(600)은 무기 절연 물질을 포함할 수 있다. 예를 들어, 패시베이션막(600)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 산질화 알루미늄, 산질화 티탄, 산질화 지르코늄, 산질화 하프늄, 산질화 탄탈 및 산질화 텅스텐 등으로 이루어질 수 있다. 다만, 이는 예시적인 것으로 패시베이션막(600)의 재질이 이제 제한되는 것은 아니다. The passivation film 600 may include an inorganic insulating material. For example, the passivation film 600 may be formed of silicon oxide, silicon nitride, silicon oxynitride, aluminum oxynitride, titanium oxynitride, zirconium oxynitride, hafnium oxynitride, tantalum oxynitride, and tungsten oxynitride. However, this is an example, and the material of the passivation film 600 is not limited to this.

패시베이션막(600) 상에는 드레인 전극 확장부(150)을 노출시키는 컨택홀이 형성될 수 있다. A contact hole exposing the drain electrode extension 150 may be formed on the passivation film 600.

패시베이션막(600) 상에는 화소 전극(PE)이 배치될 수 있다. 화소 전극(PE)은 패시베이션막(600)에 형성된 컨택홀을 통해 드레인 전극(DE)와 전기적으로 연결될 수 있다. A pixel electrode PE may be disposed on the passivation film 600. The pixel electrode PE may be electrically connected to the drain electrode DE through a contact hole formed in the passivation film 600.

예시적인 실시예에서 화소 전극(PE)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체 또는 알루미늄 등의 반사성 도전체로 형성될 수 있다. In the exemplary embodiment, the pixel electrode PE may be formed of a transparent conductor such as ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide) or a reflective conductor such as aluminum.

도 1은 화소 전극(PE)이 평판 형상을 가지는 경우를 예시하지만, 화소 전극의 형상은 이에 제한되지 않는다. 즉, 다른 예시적인 실시예에서 화소 전극은 하나 이상의 슬릿을 갖는 구조일 수 있다. 또한, 또 다른 예시적인 실시예에서 화소 전극은 하나 이상 배치될 수 있으며, 이 경우, 복수의 화소 전극에 서로 다른 전압이 인가될 수도 있다. FIG. 1 illustrates a case where the pixel electrode PE has a flat plate shape, but the shape of the pixel electrode is not limited thereto. That is, in other exemplary embodiments, the pixel electrode may be a structure having one or more slits. Further, in another exemplary embodiment, one or more pixel electrodes may be disposed, and in this case, different voltages may be applied to the plurality of pixel electrodes.

이하에서는, 도 3을 참조하여, 반도체 패턴층(700)의 두께에 대해 더욱 구체적으로 설명하기로 한다. Hereinafter, with reference to FIG. 3, the thickness of the semiconductor pattern layer 700 will be described in more detail.

도 3을 참조하면, 채널부(ch)와 중첩하는 반도체 패턴층(700)의 높이(h1, 이하 제1 높이로 지칭한다.) 와 채널부(ch)와 중첩되지 않은 반도체 패턴층(700)의 높이(h2, 이하 제2 높이로 지칭한다)가 실질적으로 동일할 수 있다. 일반적으로 오믹 콘택층(800)을 건식 식각(dry etching)하여 패터닝하는 경우, 반도체 패턴층(700)의 상면 일부는 오믹 컨택층(800)과 함께 식각될 수 있다. 즉, 반도체 패턴층(700) 중앙부의 높이는 양 측부의 높이에 비해 상대적으로 낮을 수 있다. 이 경우, 반도체 패턴층(700) 높이 차이로 인해 반도체 패턴층(700)의 전기적 특성이 저하되는 문제가 발생할 수 있다. 3, the height h1 (hereinafter referred to as a first height) of the semiconductor pattern layer 700 overlapping the channel portion ch and the semiconductor pattern layer 700 not overlapping the channel portion ch, (H2, hereinafter referred to as the second height) may be substantially the same. Generally, when the ohmic contact layer 800 is patterned by dry etching, a part of the upper surface of the semiconductor pattern layer 700 may be etched together with the ohmic contact layer 800. That is, the height of the central portion of the semiconductor pattern layer 700 may be relatively low as compared with the height of both side portions. In this case, the electrical characteristics of the semiconductor pattern layer 700 may be deteriorated due to the height difference of the semiconductor pattern layer 700.

본 발명의 몇몇 실시예에 따른 박막 트랜지스터 기판에서와 같이 확산 방지 패턴을 채택하고, 오믹 콘택층(800)과 소스 전극(SE)/드레인 전극(DE)을 동시에 습식 식각하는 경우, 반도체 패턴층(700) 상면의 일부가 식각되는 것을 방지할 수 있다. 이에 따라. 반도체 패턴층(700)의 상면이 균일한 높이를 가질 수 있다. 반도체 패턴층(700) 상면의 높이가 균일해지면, 상면의 높이가 불균일한 경우에 비해 상대적으로 우수한 전기적 특성을 가질 수 있다. When the diffusion prevention pattern is adopted as in the thin film transistor substrate according to some embodiments of the present invention and the ohmic contact layer 800 and the source electrode SE / drain electrode DE are simultaneously wet etched, the semiconductor pattern layer 700) can be prevented from being etched. Accordingly. The upper surface of the semiconductor pattern layer 700 can have a uniform height. When the height of the upper surface of the semiconductor pattern layer 700 is uniform, it is possible to have relatively excellent electrical characteristics as compared with the case where the height of the top surface is uneven.

도 4는 본 발명의 몇몇 실시예에 따른 오믹 콘택층(800)의 인(P) 원자 함량에 따른 습식 식각 속도의 변화 양상을 보여주는 그래프이다.FIG. 4 is a graph showing the change in the wet etching rate depending on the phosphorus (P) atomic content of the ohmic contact layer 800 according to some embodiments of the present invention.

도 4를 참조하면, 본 발명의 몇몇 실시예에 따른 오믹 콘택층(800)은 일정한 농도 이상의 인(P) 원자를 함유할 수 있다.Referring to FIG. 4, the ohmic contact layer 800 according to some embodiments of the present invention may contain (P) atoms of a certain concentration or more.

일반적으로, 오믹 콘택층(800)은 습식 식각 방식에 의해 식각되지 않는다. 다만, 오믹 콘택층(800)이 일정 농도 이상의 인(P)원자를 함유하는 경우, 습식 식각 방식으로 오믹 콘택층(800)을 식각할 수 있다. 즉, 도 4에서 도시된 바와 같이 오믹 콘택층(800)에 함유된 인(P) 원자의 농도가 1.74E+21/cm3 이상인 경우, 습식 식각 방식을 통해 오믹 콘택층(800)을 용이하게 패터닝할 수 있다. 이와 같이 오믹 콘택층(800)을 습식 식각을 통해 패터닝할 수 있게되면, 후술하는 바와 같이 소스 전극(SE)/드레인 전극(DE)과 오믹 콘택층(800)을 동시에 습식 식각할 수 있다. 이에 의해, 오믹 콘택층(800)을 패터닝하기 위한 건식 식각 공정을 생략하여 공정의 효율성을 향상시킬 수 있다. 이에 더하여, 반도체 패턴층(700)은 습식 식각에 의해 식각되지 않는데 이에 의해 상술한 바와 같이 상면의 높이가 균일한 반도체 패턴층(700)을 구현할 수 있게된다. 다만, 이와 같이 오믹 콘택층(800)이 인(P) 원자를 함유하는 경우, 인(P) 원자의 일부가 반도체 패턴층(700)에 확산될 수 있다. 반도체 패턴층(700)에 인(P)원자가 확산되는 경우, 반도체 패턴층(700)의 전하 이동도가 저하되는 문제가 유발될 수 있다. In general, the ohmic contact layer 800 is not etched by the wet etching method. However, when the ohmic contact layer 800 contains (P) atoms having a certain concentration or more, the ohmic contact layer 800 can be etched by a wet etching method. 4, when the concentration of phosphorus (P) atoms contained in the ohmic contact layer 800 is 1.74E + 21 / cm3 or more, the ohmic contact layer 800 is easily patterned by the wet etching method can do. When the ohmic contact layer 800 can be patterned by wet etching, the source electrode SE / drain electrode DE and the ohmic contact layer 800 can be simultaneously wet etched as described later. Thus, the dry etching process for patterning the ohmic contact layer 800 can be omitted, and the efficiency of the process can be improved. In addition, the semiconductor pattern layer 700 is not etched by wet etching, thereby making it possible to realize the semiconductor pattern layer 700 having a uniform top surface height as described above. However, when the ohmic contact layer 800 contains phosphorus (P) atoms, a part of the phosphorus (P) atoms may diffuse into the semiconductor pattern layer 700. [ When phosphorus (P) atoms are diffused into the semiconductor pattern layer 700, the charge mobility of the semiconductor pattern layer 700 may be lowered.

본 발명의 몇몇 실시예와 같이 반도체 패턴층(700) 상에 확산 방지 패턴(DP)을 배치하는 경우, 인(P) 원자가 반도체 패턴층(700) 로 확산되는 것을 방지할 수 있다. 즉, 확산 방지 패턴(DP)은 반도체 패턴층(700)에 비해 인(P)원자와의 친화력이 높으며 따라서, 인(P)원자는 반도체 패턴층(700)으로 확산되는 대신 확산 방지 패턴(DP)으로 확산될 수 있다. When the diffusion prevention pattern DP is disposed on the semiconductor pattern layer 700 as in some embodiments of the present invention, phosphorus (P) atoms can be prevented from diffusing into the semiconductor pattern layer 700. [ That is, the diffusion preventive pattern DP has a higher affinity for phosphorus (P) atoms than the semiconductor pattern layer 700, and thus the phosphorus (P) atoms diffuse into the semiconductor pattern layer 700, ).

이하에서는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판에 대해 설명한다. 이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대해서는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.Hereinafter, a thin film transistor substrate according to another embodiment of the present invention will be described. In the following embodiments, the same components as those already described are referred to as the same reference numerals, and redundant description will be omitted or simplified.

도 5는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다. 5 is a cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention.

도 5를 참조하면 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판은 확산 방지 패턴(DP1)가 반도체 패턴층(700)을 노출시키는 점이 도 3의 실시예와 다른 점이다. Referring to FIG. 5, the thin film transistor substrate according to another embodiment of the present invention is different from the embodiment of FIG. 3 in that the diffusion prevention pattern DP1 exposes the semiconductor pattern layer 700. Referring to FIG.

확산 방지 패턴(DP1)은 게이트 전극(GE)과 중첩되는 반도체 패턴층(700) 상면의 일부를 노출시킬 수 있다. 이는 후술하는 본 발명의 몇몇 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 기인하는 것일 수 있으나, 이에 제한되는 것은 아니다. The diffusion prevention pattern DP1 may expose a part of the upper surface of the semiconductor pattern layer 700 overlapping with the gate electrode GE. However, the present invention is not limited to the method of fabricating the thin film transistor substrate according to some embodiments of the present invention described below.

확산 방지 패턴(DP1)의 내측벽은 오믹 콘택층(800)의 내측벽 및 소스 전극(SE)/ 드레인 전극(DE)의 내측벽과 정렬되도록 배치될 수 있다. 즉, 오믹 콘택층(800)은 확산 방지 패턴(DP1)의 내측벽을 적어도 부분적으로 노출시킬 수 있다. 다시 말하면, 채널부(ch)를 채우는 패시베이션막(600)은 확산 방지 패턴(DP1)의 내측벽과 직접적으로 접할 수 있다. The inner wall of the diffusion prevention pattern DP1 may be arranged to align with the inner wall of the ohmic contact layer 800 and the inner wall of the source electrode SE / drain electrode DE. That is, the ohmic contact layer 800 can at least partially expose the inner wall of the diffusion prevention pattern DP1. In other words, the passivation film 600 filling the channel portion ch can be in direct contact with the inner wall of the diffusion preventing pattern DP1.

도 6은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다. 6 is a cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention.

도 6을 참조하면, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 확산 방지 패턴(DP2)는 중앙부의 높이(d4)가 양 측단의 높이에 비해 낮은 점이 도 3의 실시예와 다른 점이다.Referring to FIG. 6, the diffusion prevention pattern DP2 of the thin film transistor substrate according to another embodiment of the present invention is different from the embodiment of FIG. 3 in that the height d4 of the central portion is lower than the height of both side ends.

확산 방지 패턴(DP2)의 높이는 불균일할 수 있다. 이는 후술하는 박막 트랜지스터 기판의 제조 방법에 기인할 수 있으나, 이에 제한되는 것은 아니다. 구체적으로, 확산 방지 패턴(DP2) 중 오믹 콘택층(800)과 중첩되는 부분과 중첩되지 않는 부분의 높이가 상이할 수 있다. 이는 식각 공정에서 오믹 콘택층(800)이 식각 저지막으로 기능함에 따라 얻어지는 결과물일 수 있으나, 이에 제한되는 것은 아니다. The height of the diffusion prevention pattern DP2 may be uneven. This may be caused by a method of manufacturing a thin film transistor substrate described later, but is not limited thereto. Specifically, the height of the portion of the diffusion preventing pattern DP2 that does not overlap with the portion overlapping the ohmic contact layer 800 may be different. This may be the result of the ohmic contact layer 800 functioning as an etch barrier in the etch process, but is not limited thereto.

이하에서는, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대해 설명하기로 한다. 이하에서 설명하는 구성의 일부는 앞서 본 발명의 몇몇 실시예에 따른 박막 트랜지스터 기판의 구성과 동일할 수 있으며, 중복 설명을 피하기 위해 일부 구성에 대한 설명은 생략될 수 있다. Hereinafter, a method of manufacturing a thin film transistor substrate according to an embodiment of the present invention will be described. Some of the structures described below may be the same as those of the thin film transistor substrate according to some embodiments of the present invention, and a description of some of the structures may be omitted in order to avoid redundant description.

도 7 내지 도 12는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도이다. 7 to 12 are cross-sectional views illustrating a method of manufacturing a TFT substrate according to an embodiment of the present invention.

도 7 내지 도 12를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 게이트 전극(GE), 게이트 전극(GE) 상에 배치된 게이트 절연막(200)을 구비하는 제1 기판(500)을 준비하는 단계, 게이트 절연막(200) 상에 반도체층(750), 반도체층(750) 상에 확산 방지층(950)을 형성하는 단계, 확산 방지층(950)을 패터닝하여 확산 방지 패턴(DP)을 형성하고, 반도체층(750)을 패터닝하여 반도체 패턴층(700)을 형성하는 단계, 확산 방지 패턴(DP) 및 반도체 패턴층(700) 상에 오믹 콘택층(800) 및 제1 도전막(450)을 형성하는 단계 및 제1 도전막(450) 및 오믹 콘택층(800)을 일괄 식각하여 채널부(ch)를 형성하는 단계를 포함한다.7 to 12, a method of manufacturing a thin film transistor substrate according to an embodiment of the present invention includes a gate electrode GE, a first substrate having a gate insulating film 200 disposed on the gate electrode GE, Forming a diffusion preventing layer 950 on the semiconductor layer 750 and the semiconductor layer 750 on the gate insulating layer 200 by patterning the diffusion preventing layer 950, Forming the semiconductor pattern layer 700 by patterning the semiconductor layer 750 on the semiconductor pattern layer 700 and the ohmic contact layer 800 on the semiconductor pattern layer 700; Forming a film 450 and forming the channel portion ch by collectively etching the first conductive film 450 and the ohmic contact layer 800.

먼저, 도 7을 참조하면, 제1 기판(500) 상에 게이트 전극(GE)을 형성한다. 게이트 전극(GE)은 게이트 배선용 도전체를 패터닝하여 형성할 수 있다. 게이트 배선용 도전체는 예시적으로 화학 기상 증착, 플라즈마 화학 기상 증착, 물리 기상 증착 및 스퍼터링으로 이루어진 군에서 선택된 어느 하나 이상의 방법으로 형성될 수 있다. First, referring to FIG. 7, a gate electrode GE is formed on a first substrate 500. The gate electrode GE can be formed by patterning a gate wiring conductor. The conductor for a gate wiring may be formed by any one or more methods selected from the group consisting of chemical vapor deposition, plasma chemical vapor deposition, physical vapor deposition and sputtering.

이어, 게이트 전극(GE) 상에 게이트 절연막(200)을 형성한다. 게이트 절연막(200)은 화학 기상 증착 등의 방법으로 형성될 수 있다.Next, a gate insulating film 200 is formed on the gate electrode GE. The gate insulating layer 200 may be formed by chemical vapor deposition or the like.

이어, 도 8을 참조하면, 게이트 절연막(200) 상에 반도체층(750)과 확산 방지층(950)을 형성한다. 반도체층(750)은 비정질 실리콘을 포함하여 이루어질 수 있다. 반도체층(750)은 예컨대, 화학 기상 증착 등의 방법으로 형성될 수 있으나, 반도체층(750)의 형성 방식이 이에 제한되는 것은 아니다. 8, a semiconductor layer 750 and a diffusion preventing layer 950 are formed on the gate insulating layer 200. Referring to FIG. The semiconductor layer 750 may include amorphous silicon. The semiconductor layer 750 may be formed by, for example, chemical vapor deposition or the like, but the formation method of the semiconductor layer 750 is not limited thereto.

반도체층(750) 상에는 확산 방지층(950)이 형성될 수 있다. 확산 방지층(950)은 무기 절연 물질을 포함할 수 있다. 예를 들어, 확산 방지층(950)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 산질화 알루미늄, 산질화 티탄, 산질화 지르코늄, 산질화 하프늄, 산질화 탄탈 및 산질화 텅스텐 등으로 이루어진 군에서 선택된 하나 이상을 포함하여 형성될 수 있다.A diffusion barrier layer 950 may be formed on the semiconductor layer 750. The diffusion barrier layer 950 may comprise an inorganic insulating material. For example, the diffusion preventing layer 950 may be formed of one selected from the group consisting of silicon oxide, silicon nitride, silicon oxynitride, aluminum oxynitride, titanium oxynitride, hafnium oxynitride, hafnium oxynitride, tantalum oxynitride, Or more.

이어서, 도 9를 참조하면, 확산 방지층(950)을 패터닝하여 확산 방지 패턴(DP)을 형성하고, 반도체층(750)을 패터닝하여 반도체 패턴층(700)을 형성하는 단계가 진행될 수 있다. 확산 방지층(950)은 감광막 패턴 또는 마스크를 적용하여 식각될 수 있다. 확산 방지층(950)은 식각되어 확산 방지 패턴(DP)을 형성한다. 확산 방지 패턴(DP)은 앞서 본 발명의 몇몇 실시예에 따른 박막 트랜지스터 기판에서 설명한 것과 실질적으로 동일할 수 있다. 따라서, 이에 대한 자세한 설명은 생략하기로 한다. 9, a diffusion preventing pattern DP may be formed by patterning the diffusion preventing layer 950, and a semiconductor pattern layer 700 may be formed by patterning the semiconductor layer 750. Referring to FIG. The diffusion preventing layer 950 may be etched by applying a photoresist pattern or a mask. The diffusion prevention layer 950 is etched to form a diffusion prevention pattern DP. The diffusion prevention pattern DP may be substantially the same as that described above in the thin film transistor substrate according to some embodiments of the present invention. Therefore, a detailed description thereof will be omitted.

이어서, 반도체층(750)을 패터닝할 수 있다. 반도체층(750)의 패터닝은 예컨대 건식 식각 방식에 의할 수 있다. 반도체층(750)을 패터닝하여 반도체 패턴층(700)을 형성할 수 있다. 반도체 패턴층(700)은 상술한 확산 방지 패턴(DP)과 중첩될 수 있다. 다만, 반도체 패턴층(700)의 폭은 확산 방지 패턴(DP)의 폭에 비해 넓을 수 있다. Then, the semiconductor layer 750 can be patterned. The semiconductor layer 750 may be patterned by, for example, a dry etching method. The semiconductor layer 750 may be formed by patterning the semiconductor layer 750. The semiconductor pattern layer 700 may overlap with the diffusion prevention pattern DP described above. However, the width of the semiconductor pattern layer 700 may be larger than the width of the diffusion prevention pattern DP.

이어서, 도 10을 참조하면, 반도체 패턴층(700), 확산 방지 패턴(DP) 및 게이트 절연막(200) 상에 오믹 콘택층(800) 및 제1 도전막(450)을 순차적으로 형성하는 단계가 진행된다. 10, sequentially forming the ohmic contact layer 800 and the first conductive layer 450 on the semiconductor pattern layer 700, the diffusion prevention pattern DP, and the gate insulating layer 200 It proceeds.

오믹 콘택층(800)은 앞서 본 발명의 몇몇 실시예에 따른 박막 트랜지스터 기판의 오믹 콘택층과 실질적으로 동일할 수 있다. 따라서, 이에 대한 자세한 설명은 생략하기로 한다. 제1 도전막(450)은 니켈(Ni), 코발트(Co), 티탄(Ti), 은(Ag), 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 베릴륨(Be), 니오브(Nb), 금(Au), 철(Fe), 셀렌(Se) 또는 탄탈(Ta) 등으로 이루어진 단일막 또는 다중막 구조를 가질 수 있다. 또한, 상기 금속에 티탄(Ti), 지르코늄(Zr), 텅스텐(W), 탄탈(Ta), 니오브(Nb), 백금(Pt), 하프늄(Hf), 산소(O) 및 질소(N)로 이루어진 군에서 선택된 하나 이상의 원소를 포함시켜 형성한 합금도 적용할 수 있다. 즉, 제1 도전막(450)은 패터닝되어 본 발명의 몇몇 실시예에 따른 박막 트랜지스터 기판에서 설명한 데이터 배선(DL, SE, DE, 150)을 형성할 수 있다. The ohmic contact layer 800 may be substantially the same as the ohmic contact layer of the thin film transistor substrate according to some embodiments of the present invention. Therefore, a detailed description thereof will be omitted. The first conductive layer 450 may include at least one selected from the group consisting of Ni, Co, Ti, Ag, Cu, Mo, Al, Nb), gold (Au), iron (Fe), selenium (Se) or tantalum (Ta) Further, it is also possible to use a metal such as titanium (Ti), zirconium (Zr), tungsten (W), tantalum (Ta), niobium (Nb), platinum (Pt), hafnium (Hf), oxygen An alloy formed by incorporating at least one element selected from the group consisting of the foregoing can also be applied. That is, the first conductive layer 450 may be patterned to form the data lines DL, SE, DE 150 described in the thin film transistor substrate according to some embodiments of the present invention.

이어서, 도 11을 참조하면, 제1 도전막(450) 및 오믹 콘택층(800)을 일괄 식각 하는 단계가 진행된다. 제1 도전막(450) 및 오믹 콘택층(800)은 습식 식각될 수 있다. 오믹 콘택층(800)이 일정 농도 이상의 인(P)원자를 함유하는 경우, 습식 식각될 수 있음은 앞서 도 4에서 설명한 바와 같다. 11, the step of collectively etching the first conductive layer 450 and the ohmic contact layer 800 proceeds. The first conductive layer 450 and the ohmic contact layer 800 may be wet etched. In the case where the ohmic contact layer 800 contains (P) atoms having a certain concentration or more, wet etching can be performed as described above with reference to FIG.

제1 도전막(450) 및 오믹 콘택층(800)은 동일한 에천트에 의해 습식 식각될 수 있다. 이에 의해 채널부(ch)가 형성될 수 있으며, 채널부(ch)가 형성됨에 따라 채널부(ch)와 중첩되는 확산 방지 패턴(DP) 상면의 적어도 일부가 노출될 수 있다. 즉, 제1 도전막(450)과 오믹 콘택층(800)이 일괄 식각됨으로써, 소스 전극(SE)/드레인 전극(DE) 및 소스 전극(SE)과 드레인 전극(DE) 사이에 배치되는 채널부(ch)를 형성할 수 있다. 또한, 채널부(ch)가 형성됨과 동시에 채널부(ch)와 중첩되는 확산 방지 패턴(DP)의 상면의 적어도 일부가 노출될 수 있다. 즉, 제1 도전막(450)과 오믹 콘택층(800)을 일괄 식각하는 와중에 확산 방지 패턴(DP)은 적어도 부분적으로 식각될 수 있다. 확산 방지 패턴(DP)은 도 11에서 도시한 바와 같이 일부가 잔류하여 반도체 패턴층(700) 상에 배치될 수 있다. The first conductive layer 450 and the ohmic contact layer 800 may be wet etched by the same etchant. As a result, at least a part of the top surface of the diffusion preventing pattern DP overlapping with the channel portion ch can be exposed as the channel portion ch is formed. That is, the first conductive layer 450 and the ohmic contact layer 800 are collectively etched, thereby forming a channel portion (not shown) disposed between the source electrode SE / drain electrode DE and the source electrode SE and the drain electrode DE, (ch) can be formed. At the same time that the channel portion ch is formed, at least a part of the upper surface of the diffusion prevention pattern DP overlapping the channel portion ch can be exposed. That is, the diffusion prevention pattern DP may be at least partially etched during the batch etching of the first conductive layer 450 and the ohmic contact layer 800. The diffusion prevention pattern DP may be partially disposed on the semiconductor pattern layer 700 as shown in FIG.

이어서, 도 12를 참조하면, 소스 전극(SE)/드레인 전극(DE), 오믹 콘택층(800) 및 확산 방지 패턴(DP) 상에 패시베이션막(600)을 형성한다. 패시베이션막(600)은 앞서 본 발명의 몇몇 실시예에 따른 박막 트랜지스터 기판에서 설명한 것과 실질적으로 동일할 수 있으며, 따라서, 이에 대한 자세한 설명은 생략하기로 한다. 12, a passivation film 600 is formed on the source electrode SE / drain electrode DE, the ohmic contact layer 800, and the diffusion prevention pattern DP. The passivation film 600 may be substantially the same as that described above in the thin film transistor substrate according to some embodiments of the present invention, and therefore, a detailed description thereof will be omitted.

이하에서는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판에 대해 설명한다. 이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대해서는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.Hereinafter, a thin film transistor substrate according to another embodiment of the present invention will be described. In the following embodiments, the same components as those already described are referred to as the same reference numerals, and redundant description will be omitted or simplified.

도 13은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판 제조 방법에 대한 단면도이다.13 is a cross-sectional view illustrating a method of manufacturing a thin film transistor substrate according to another embodiment of the present invention.

도 13을 참조하면, 제1 도전막(450)과 오믹 콘택층(800)을 일괄 식각함에 따라, 확산 방지 패턴(DP)도 같이 식각되어, 반도체 패턴층(700)의 상면을 노출시키는 점이 도 11의 실시예와 다른 점이다.13, the first conductive layer 450 and the ohmic contact layer 800 are etched in a batch so that the diffusion prevention pattern DP is also etched to expose the upper surface of the semiconductor pattern layer 700 11 is different from the embodiment of FIG.

제1 도전막(450)과 오믹 콘택층(800)을 동일한 에천트를 사용하여 습식 식각 하는 경우, 확산 방지 패턴(DP)은 적어도 부분적으로 식각될 수 있다. 예시적으로 소스 전극(SE)/드레인 전극(DE) 및 오믹 콘택층(800)에 의해 노출된 확산 방지 패턴(DP)이 식각되어 반도체 패턴층(700)을 노출시킬 수 있다. 다만, 이 경우에도 오믹 콘택층(800)에서 식각되는 부분을 제외한 나머지 부분과 중첩되는 확산 방지 패턴(DP)은 식각되지 않고 잔류할 수 있다. 이를 통해 형성된 결과물은 도 5에서 설명한 박막 트랜지스터 기판과 실질적으로 동일할 수 있다. 따라서, 이에 대한 자세한 설명은 생략하기로 한다.When the first conductive layer 450 and the ohmic contact layer 800 are wet-etched using the same etchant, the diffusion prevention pattern DP may be at least partially etched. The diffusion prevention pattern DP exposed by the source electrode SE / drain electrode DE and the ohmic contact layer 800 may be etched to expose the semiconductor pattern layer 700 as an example. In this case, however, the diffusion prevention pattern DP overlapping the remaining portion except the portion to be etched in the ohmic contact layer 800 may remain without being etched. The resultant structure may be substantially the same as the thin film transistor substrate described with reference to FIG. Therefore, a detailed description thereof will be omitted.

도 14는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 단면도이다. 14 is a cross-sectional view of a method of manufacturing a thin film transistor substrate according to another embodiment of the present invention.

도 14를 참조하면, 제1 도전막(450)과 오믹 콘택층(800)을 일괄 식각함에 따라, 확산 방지 패턴(DP)도 같이 식각되어, 확산 방지 패턴(DP) 중앙부의 두께와 양측부의 두께가 상이한 점이 도 11의 실시예와 다른 점이다. 14, the first conductive layer 450 and the ohmic contact layer 800 are etched together to etch the diffusion prevention pattern DP so that the thickness of the central portion of the diffusion prevention pattern DP and the thickness 11 is different from the embodiment of Fig.

확산 방지 패턴(DP) 중앙부는 부분적으로 식각될 수 있다. 다만, 이 경우에도, 식각되지 않는 오믹 콘택층(800)과 중첩되는 부분은 식각되지 않을 수 있다. 이에 의해, 확산 방지 패턴(DP)의 중앙부의 높이가 확산 방지 패턴(DP) 양측부의 높이에 비해 낮을 수 있다.The central portion of the diffusion prevention pattern DP may be partially etched. In this case, however, the portion overlapping the non-etched ohmic contact layer 800 may not be etched. Thus, the height of the central portion of the diffusion preventing pattern DP can be lower than the height of the diffusion preventing patterns DP.

도 15는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 단면도이다.15 is a sectional view of a method of manufacturing a thin film transistor substrate according to another embodiment of the present invention.

도 15를 참조하면, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 제1 도전막(450)과 오믹 콘택층(800)을 일괄 식각함에 따라, 확산 방지 패턴(DP)이 전부 식각되는 점이 도 11의 실시예와 다른 점이다.Referring to FIG. 15, in the method of fabricating a thin film transistor substrate according to another embodiment of the present invention, the first conductive layer 450 and the ohmic contact layer 800 are collectively etched, Is different from the embodiment of Fig.

예시적인 실시예에서 확산 방지 패턴(DP)은 전부 식각되어 제1 도전막(450)과 오믹 콘택층(800)을 일괄 식각하는 단계를 진행 한 후 결과물에는 확산 방지 패턴(DP)이 잔류하지 않을 수 있다. 다만, 이 경우에도, 확산 방지 패턴(DP)이 기판 상에 배치되는 동안 오믹 콘택층(800)이 함유하는 인(P)이 반도체 패턴층(700)이 확산되는 것을 방지할 수 있다. In the exemplary embodiment, the diffusion prevention pattern DP is entirely etched to perform the step of collectively etching the first conductive layer 450 and the ohmic contact layer 800, and then the diffusion prevention pattern DP remains . In this case, however, phosphorus (P) contained in the ohmic contact layer 800 can be prevented from diffusing the semiconductor pattern layer 700 while the diffusion preventing pattern DP is disposed on the substrate.

또한, 확산 방지 패턴(DP)이 전부 식각되더라도, 반도체 패턴층(700)은 습식식각에 의해 식각되지 않으므로, 반도체 패턴층(700) 중앙부의 높이(h1)는 측단부의 높이(h2)와 실질적으로 동일할 수 있다. 이에 의해, 반도체 패턴층(700) 높이 불균일로 인한 반도체 패턴층(700)의 전기적 특성 저하를 방지할 수 있다. Since the semiconductor pattern layer 700 is not etched by wet etching even if the diffusion prevention pattern DP is completely etched, the height h1 of the central portion of the semiconductor pattern layer 700 is substantially equal to the height h2 of the side end portions, . ≪ / RTI > Thus, deterioration in electrical characteristics of the semiconductor pattern layer 700 due to height unevenness of the semiconductor pattern layer 700 can be prevented.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이지 않는 것으로 이해해야 한다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, You will understand. It is therefore to be understood that the above-described embodiments are to be considered in all respects as illustrative and not restrictive.

DL: 데이터 라인
GL: 게이트 라인
GE: 게이트 전극
SE: 소스 전극
DE: 드레인 전극
PE: 화소 전극
150: 드레인 전극 확장부
500: 제1 기판
200: 게이트 절연막
700: 반도체 패턴층
600: 패시베이션막
800: 오믹 콘택층
DP: 확산 방지 패턴
ch: 채널부
750: 반도체층
950: 확산 방지층
450: 제1 도전막DL: Data line
GL: gate line
GE: gate electrode
SE: source electrode
DE: drain electrode
PE: pixel electrode
150: drain electrode extension part
500: first substrate
200: gate insulating film
700: semiconductor pattern layer
600: passivation film
800: ohmic contact layer
DP: diffusion prevention pattern
ch: channel section
750: semiconductor layer
950: diffusion prevention layer
450: first conductive film

Claims (18)

제1 기판;
상기 제1 기판 상에 배치되는 게이트 전극;
상기 게이트 전극 상에 배치되는 반도체 패턴층;
상기 반도체 패턴층 상에 배치되는 확산 방지 패턴;
상기 반도체 패턴층 상에 배치되며, 상기 확산 방지층의 일부를 노출시키는 오믹 콘택층; 및
상기 오믹 콘택층 상에 상기 오믹 콘택층과 중첩되어 배치되며, 서로 이격되어 대향하는 소스/드레인 전극을 포함하는 박막 트랜지스터 기판. A first substrate;
A gate electrode disposed on the first substrate;
A semiconductor pattern layer disposed on the gate electrode;
A diffusion prevention pattern disposed on the semiconductor pattern layer;
An ohmic contact layer disposed on the semiconductor pattern layer and exposing a part of the diffusion preventing layer; And
And a source / drain electrode disposed on the ohmic contact layer so as to overlap the ohmic contact layer and spaced apart from each other. 제1 항에 있어서,
상기 오믹 콘택층은 인(P)원자를 함유하는 박막 트랜지스터 기판. The method according to claim 1,
Wherein the ohmic contact layer contains phosphorus (P) atoms. 제2 항에 있어서,
상기 인(P) 원자의 농도는 1.74E+21/cm3 이상인 박막 트랜지스터 기판. 3. The method of claim 2,
Wherein a concentration of the phosphorus (P) atom is 1.74E + 21 / cm3 or more. 제1 항에 있어서,
상기 소스 전극과 상기 드레인 전극의 이격 공간에 채널부가 배치되고, 상기 확산 방지 패턴은 상기 채널부와 중첩되는 박막 트랜지스터 기판. The method according to claim 1,
Wherein a channel portion is disposed in a space between the source electrode and the drain electrode, and the diffusion prevention pattern overlaps with the channel portion. 제4 항에 있어서,
상기 채널부와 중첩되는 상기 반도체 패턴층의 높이와 상기 채널부와 중첩되지 않는 상기 반도체 패턴층의 높이는 동일한 박막 트랜지스터 기판. 5. The method of claim 4,
Wherein a height of the semiconductor pattern layer overlapping the channel portion is equal to a height of the semiconductor pattern layer not overlapping the channel portion. 제1 항에 있어서,
상기 확산 방지 패턴의 외측단은 상기 반도체 패턴층의 외측단에 비해 상대적으로 내측에 배치되는 박막 트랜지스터 기판. The method according to claim 1,
Wherein an outer end of the diffusion prevention pattern is disposed on the inner side relative to an outer end of the semiconductor pattern layer. 제1 항에 있어서,
상기 확산 방지 패턴은 상기 게이트 전극과 중첩되는 상기 반도체 패턴층의 상면을 노출하는 박막 트랜지스터 기판. The method according to claim 1,
Wherein the diffusion prevention pattern exposes an upper surface of the semiconductor pattern layer overlapping with the gate electrode. 제1 항에 있어서,
상기 확산 방지 패턴은 상기 게이트 전극과 중첩되는 상기 반도체 패턴층의 상면을 노출하는 박막 트랜지스터 기판. The method according to claim 1,
Wherein the diffusion prevention pattern exposes an upper surface of the semiconductor pattern layer overlapping with the gate electrode. 제1 항에 있어서,
상기 확산 방지 패턴의 중앙부의 높이와 상기 확산 방지 패턴의 양측단의 높이는 상이한 박막 트랜지스터 기판. The method according to claim 1,
Wherein a height of a central portion of the diffusion prevention pattern is different from a height of both side ends of the diffusion prevention pattern. 제1 항에 있어서,
상기 확산 방지 패턴의 내측벽과 상기 소스전극/상기드레인 전극 및 상기 오믹 콘택층의 내측벽이 서로 정렬되는 박막 트랜지스터 기판. The method according to claim 1,
The inner wall of the diffusion prevention pattern and the inner wall of the source electrode / drain electrode and the ohmic contact layer are aligned with each other. 제1 항에 있어서,
상기 소스/드레인 전극 상에 배치되는 패시베이션막을 더 포함하고, 상기 확산 방지 패턴은 제1 무기 절연 물질로 이루어지고, 상기 패시베이션막은 상기 제1 무기 절연 물질과 상이한 상이한 제2 무기 절연 물질로 이루어지는 박막 트랜지스터 기판. The method according to claim 1,
And a passivation film disposed on the source / drain electrode, wherein the diffusion prevention pattern is formed of a first inorganic insulating material, and the passivation film is formed of a thin film transistor Board. 게이트 전극, 상기 게이트 전극 상에 배치된 게이트 절연막을 구비하는 제1 기판을 준비하는 단계;
상기 게이트 절연막 상에 반도체층, 상기 반도체층 상에 확산 방지층을 형성하는 단계;
상기 확산 방지층을 패터닝하여 확산 방지 패턴을 형성하고, 상기 반도체층을 패터닝하여 반도체 패턴층을 형성하는 단계;
상기 확산 방지 패턴 및 상기 반도체 패턴층 상에 오믹 콘택층 및 제1 도전막을 형성하는 단계; 및
상기 제1 도전막 및 상기 오믹 콘택층을 일괄 식각하여 채널부를 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법. Preparing a first substrate having a gate electrode and a gate insulating film disposed on the gate electrode;
Forming a semiconductor layer on the gate insulating layer and a diffusion preventing layer on the semiconductor layer;
Forming a diffusion prevention pattern by patterning the diffusion preventing layer, and patterning the semiconductor layer to form a semiconductor pattern layer;
Forming an ohmic contact layer and a first conductive layer on the diffusion prevention pattern and the semiconductor pattern layer; And
And forming a channel portion by collectively etching the first conductive layer and the ohmic contact layer. 제12 항에 있어서,
상기 제1 도전막 및 상기 오믹 콘택층을 일괄 식각하여 채널부를 형성하는 단계는 상기 제1 도전막 및 상기 오믹 콘택층을 일괄 식각하여 상기 확산 방지 패턴의 상면을 노출시키는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법. 13. The method of claim 12,
Wherein forming the channel portion by collectively etching the first conductive layer and the ohmic contact layer includes exposing an upper surface of the diffusion prevention pattern by collectively etching the first conductive layer and the ohmic contact layer, ≪ / RTI > 제12 항에 있어서,
상기 제1 도전막 및 상기 오믹 콘택층을 일괄 식각하여 채널부를 형성하는 단계는 상기 확산 방지 패턴을 식각하여, 상기 반도체 패턴층의 상면을 노출하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법. 13. The method of claim 12,
Wherein the forming the channel portion by collectively etching the first conductive layer and the ohmic contact layer includes exposing the top surface of the semiconductor pattern layer by etching the diffusion prevention pattern. 제12 항에 있어서,
상기 제1 도전막 및 상기 오믹 콘택층을 일괄 식각하여 채널부를 형성하는 단계는 상기 확산 방지 패턴의 중앙부의 일부를 식각하여 상기 확산 방지 패턴의 중앙부와 상기 확산 방지 패턴의 양측부의 높이가 상이한 상기 확산 방지 패턴을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법. 13. The method of claim 12,
Forming a channel portion by collectively etching the first conductive layer and the ohmic contact layer may include etching the central portion of the diffusion prevention pattern to etch a portion of the diffusion prevention pattern at a central portion of the diffusion prevention pattern and at the opposite sides of the diffusion prevention pattern, And forming a protective pattern on the surface of the thin film transistor substrate. 제12 항에 있어서,
상기 제1 도전막 및 상기 오믹 콘택층을 일괄 식각하여 채널부를 형성하는 단계는 상기 확산 방지 패턴을 완전하게 제거하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법. 13. The method of claim 12,
Wherein the forming the channel portion by collectively etching the first conductive layer and the ohmic contact layer includes completely removing the diffusion prevention pattern. 제12 항에 있어서,
상기 오믹 콘택층은 인(P)원자를 함유하는 박막 트랜지스터 기판의 제조 방법. 13. The method of claim 12,
Wherein the ohmic contact layer contains phosphorus (P) atoms. 제17 항에 있어서,
상기 인(P) 원자의 농도는 1.74E+21/cm3 이상인 박막 트랜지스터 기판의 제조 방법.
18. The method of claim 17,
Wherein the concentration of the phosphorus atom is 1.74E + 21 / cm < 3 > or more.
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