KR20170040719A - Memory system with zq global managing scheme - Google Patents

Memory system with zq global managing scheme Download PDF

Info

Publication number
KR20170040719A
KR20170040719A KR1020150158992A KR20150158992A KR20170040719A KR 20170040719 A KR20170040719 A KR 20170040719A KR 1020150158992 A KR1020150158992 A KR 1020150158992A KR 20150158992 A KR20150158992 A KR 20150158992A KR 20170040719 A KR20170040719 A KR 20170040719A
Authority
KR
South Korea
Prior art keywords
calibration
memory
pull
circuit
signal
Prior art date
Application number
KR1020150158992A
Other languages
Korean (ko)
Inventor
이상열
김석일
정회주
신용재
한유근
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to US15/282,291 priority Critical patent/US10284198B2/en
Publication of KR20170040719A publication Critical patent/KR20170040719A/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 메모리 컨트롤러의 제어에 의한 ZQ 글로벌 매니징을 수행할 수 있는 메모리 시스템을 개시한다. 메모리 시스템은, ZQ 캘리브레이션 회로를 갖는 복수의 반도체 메모리 장치들을 포함하며 메모리 슬롯에 장착되는 메모리 모듈과, 메모리 모듈을 제어하는 메모리 컨트롤러를 포함한다. 메모리 컨트롤러는, 상기 ZQ 캘리브레이션 회로의 캘리브레이션 결과 데이터를 상기 메모리 슬롯을 통해 수신하고 상기 메모리 모듈이 장착된 상기 메모리 슬롯의 신호 로딩 특성에 따라 상기 ZQ 캘리브레이션 회로의 파이널 캘리브레이션 값을 결정하는 ZQ 글로벌 매니징 회로를 포함한다. The present invention discloses a memory system capable of performing ZQ global management under the control of a memory controller. The memory system includes a memory module including a plurality of semiconductor memory devices having a ZQ calibration circuit and mounted in a memory slot, and a memory controller for controlling the memory module. The memory controller includes a ZQ global management module that receives calibration result data of the ZQ calibration circuit through the memory slot and determines a final calibration value of the ZQ calibration circuit according to the signal loading characteristics of the memory slot in which the memory module is mounted Circuit.

Description

ZQ 글로벌 매니징 기능을 갖는 메모리 시스템{MEMORY SYSTEM WITH ZQ GLOBAL MANAGING SCHEME}MEMORY SYSTEM WITH ZQ GLOBAL MANAGING FUNCTION {MEMORY SYSTEM WITH ZQ GLOBAL MANAGING SCHEME}

본 발명은 메모리 시스템에 관한 것으로, 보다 상세하게는 메모리 컨트롤러에 의한 ZQ 글로벌 매니징을 수행할 수 있는 메모리 시스템에 관한 것이다. The present invention relates to a memory system, and more particularly, to a memory system capable of performing ZQ global management by a memory controller.

메모리 시스템을 구성하는 반도체 메모리 장치는 데이터, 어드레스, 또는 커맨드 등과 같은 신호를 전송하는 전송 선로를 통해 메모리 컨트롤러와 연결된다. 전송 선로를 따라 전송되는 신호들은 전송 선로의 터미네이션에서 반사될 수 있다. 반사된 신호들은 노이즈(Noise)로 작용하여 원래의 신호에 영향을 주므로 결국 신호 완결성(SI)을 저하시킨다.A semiconductor memory device constituting a memory system is connected to a memory controller through a transmission line for transmitting signals such as data, addresses, or commands. Signals transmitted along the transmission line may be reflected at the termination of the transmission line. Reflected signals act as noise, affecting the original signal and eventually degrade signal integrity (SI).

신호의 반사를 방지하기 위해 전송 선로의 터미네이션 노드에 터미네이션 저항(Termination Resistance)이 연결될 수 있다. 터미네이션 저항은 반도체 메모리 장치의 내부와 외부 간의 임피던스를 매칭(Matching)하는 역할을 할 수 있다. 터미네이션 저항은 빠른 동작 속도를 갖는 DRAM(Dynamic Random Access Memory)에서 주로 사용된다. DRAMs 사이의 신호 간섭을 막기 위해 DRAM의 다이(die)상에 터미네이션 저항을 직접적으로 연결하는 ODT(On Die Termination) 기술이 사용된다. DDR3 SDRAM(Double Data Rate 3 Synchronous DRAM) 의 경우에 1000MHz 이상의 매우 빠른 동작 속도를 가지므로, 보다 높은 신호 완결성과 안정성이 요구된다. 터미네이션 저항 값이 제조 공정, 전원 전압, 및 동작 온도의 변화에 따라 변동되기 때문에 임피던스 매칭이 정확히 이루어지지 않으면, 신호의 빠른 전송이 어려워지고 신호가 왜곡될 수 있다. A termination resistor may be connected to the termination node of the transmission line to prevent reflection of the signal. The termination resistance may serve to match the impedance between the inside and the outside of the semiconductor memory device. The termination resistance is mainly used in DRAM (Dynamic Random Access Memory) having a high operating speed. An on-die termination (ODT) technique is used to directly connect a termination resistor on the die of the DRAM to prevent signal interference between the DRAMs. In the case of the DDR3 SDRAM (Double Data Rate 3 Synchronous DRAM), since it has a very high operation speed of 1000 MHz or more, higher signal integrity and stability are required. Since the termination resistance value fluctuates according to changes in the manufacturing process, the power supply voltage, and the operating temperature, if the impedance matching is not accurately performed, rapid transmission of the signal becomes difficult and the signal may be distorted.

DDR3 SDRAM은 높은 신호 품질과 안정성의 확보를 위해 ZQ 캘리브레이션(ZQ Calibration) 회로를 이용한다. ZQ 캘리브레이션 회로로부터 생성된 캘리브레이션 코드에 따라 터미네이션 저항 값이 정확히 보정될 경우에 메모리 시스템 내에서의 임피던스 매칭이 제대로 이루어질 수 있다.DDR3 SDRAM uses ZQ Calibration circuit to ensure high signal quality and stability. The impedance matching in the memory system can be properly performed if the termination resistance value is accurately corrected according to the calibration code generated from the ZQ calibration circuit.

본 발명이 해결하고자 하는 기술적 과제는, 메모리 컨트롤러의 제어에 의한 ZQ 글로벌 매니징을 수행할 수 있는 메모리 시스템을 제공함에 있다. SUMMARY OF THE INVENTION It is an object of the present invention to provide a memory system capable of performing ZQ global management under the control of a memory controller.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 일 양상(an aspect)에 따라, 메모리 시스템은, According to an aspect of the inventive concept to achieve the above object,

ZQ 캘리브레이션 회로를 갖는 복수의 반도체 메모리 장치들을 포함하며 메모리 슬롯에 장착되는 메모리 모듈과, A memory module including a plurality of semiconductor memory devices having a ZQ calibration circuit and mounted in a memory slot,

상기 메모리 모듈을 제어하는 메모리 컨트롤러를 포함하며, And a memory controller for controlling the memory module,

상기 메모리 컨트롤러는, 상기 ZQ 캘리브레이션 회로의 캘리브레이션 결과 데이터를 상기 메모리 슬롯을 통해 수신하고 상기 메모리 모듈이 장착된 상기 메모리 슬롯의 신호 로딩 특성에 따라 상기 ZQ 캘리브레이션 회로의 파이널 캘리브레이션 값을 결정하는 ZQ 글로벌 매니징 회로를 포함한다. Wherein the memory controller is configured to receive the calibration result data of the ZQ calibration circuit through the memory slot and to determine a final calibration value of the ZQ calibration circuit according to a signal loading characteristic of the memory slot in which the memory module is mounted, And includes a charging circuit.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 메모리 시스템은, According to another aspect of the concept of the present invention to achieve the above object,

ZQ 캘리브레이션 회로를 갖는 복수의 반도체 메모리 장치들을 포함하며 회로 보오드에 설치된 복수의 메모리 슬롯들 중 하나에 장착되는 메모리 모듈과, A memory module including a plurality of semiconductor memory devices having a ZQ calibration circuit and mounted in one of a plurality of memory slots provided in a circuit board,

상기 메모리 모듈내의 상기 복수의 반도체 메모리 장치들을 랭크별로 제어하는 메모리 컨트롤러를 포함하며, And a memory controller for controlling the plurality of semiconductor memory devices in the memory module on a rank by rank basis,

상기 메모리 컨트롤러는, 상기 ZQ 캘리브레이션 회로의 캘리브레이션 결과 데이터를 상기 복수의 메모리 슬롯들 중 하나를 통해 수신하고 상기 메모리 모듈 내에서의 상기 랭크의 위치별 신호로딩 특성에 따라 상기 ZQ 캘리브레이션 회로의 ZQ 파인 컨트롤을 위한 파이널 캘리브레이션 값을 결정하는 ZQ 글로벌 매니징 회로를 포함한다. Wherein the memory controller receives calibration result data of the ZQ calibration circuit through one of the plurality of memory slots and controls the ZQ fine control of the ZQ calibration circuit in accordance with the signal loading characteristics by position of the rank in the memory module Lt; RTI ID = 0.0 > ZQ < / RTI > global management circuitry.

본 발명의 실시 예에 따르면, 메모리 컨트롤러의 ZQ 글로벌 매니징에 의해 메모리 슬롯별 또는 랭크별 신호 로딩 특성에 따라 캘리브레이션이 정확하게 수행된다. According to the embodiment of the present invention, the ZQ global management of the memory controller accurately performs calibration according to memory slot or rank-specific signal loading characteristics.

도 1은 본 발명의 실시 예에 따른 메모리 시스템의 블록도이다.
도 2는 도 1의 메모리 컨트롤러의 상세 블록도이다.
도 3은 도 1의 메모리 그룹들을 형성하는 메모리 모듈들의 슬롯 장착 도면이다.
도 4는 도 3의 터미네이션 회로 블록의 예시도이다.
도 5는 도 3의 반도체 메모리 장치에 구현되는 캘리브레이션 및 터미네이션 회로의 블록도이다.
도 6은 도 5의 캘리브레이션 회로의 구현 상세도이다.
도 7은 도 5의 온다이 터미네이션 회로의 구현 상세도이다.
도 8은 도 5의 데이터 출력 드라이버의 상세 블록도이다.
도 9는 본 발명의 실시 예에 따른 ZQ 글로벌 매니징 컨트롤의 플로우챠트이다.
도 10은 메모리 모듈이 장착되는 슬롯 위치별 신호 특성 차를 보여주는 그래프이다.
도 11은 본 발명의 실시 예에 따른 반도체 메모리 장치의 상세 블록도이다.
도 12는 본 발명의 실시 예에 따른 캘리브레이션 결과 데이터에 관련된 동작 타이밍도이다. 1 is a block diagram of a memory system in accordance with an embodiment of the present invention.
2 is a detailed block diagram of the memory controller of FIG.
Figure 3 is a slot mounting view of memory modules forming the memory groups of Figure 1;
4 is an exemplary diagram of the termination circuit block of Fig.
5 is a block diagram of a calibration and termination circuit implemented in the semiconductor memory device of FIG.
Figure 6 is an implementation detail of the calibration circuit of Figure 5;
7 is an implementation detail view of the on-die termination circuit of FIG.
8 is a detailed block diagram of the data output driver of FIG.
9 is a flowchart of ZQ global management control according to an embodiment of the present invention.
FIG. 10 is a graph showing a difference in signal characteristics according to slot positions at which the memory module is mounted.
11 is a detailed block diagram of a semiconductor memory device according to an embodiment of the present invention.
12 is an operation timing diagram related to calibration result data according to an embodiment of the present invention.

위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당 업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.BRIEF DESCRIPTION OF THE DRAWINGS The above and other objects, features, and advantages of the present invention will become more apparent from the following description of preferred embodiments with reference to the attached drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments disclosed herein are provided so that this disclosure will be thorough and complete, and will fully convey the concept of the invention to those skilled in the art, .

본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다. In this specification, when it is mentioned that some element or lines are connected to a target element block, it also includes a direct connection as well as a meaning indirectly connected to the target element block via some other element.

또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다. In addition, the same or similar reference numerals shown in the drawings denote the same or similar components as possible. In some drawings, the connection relationship of elements and lines is shown for an effective explanation of the technical contents, and other elements or circuit blocks may be further provided.

여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, ZQ 캘리브레이션 회로 및 온다이 터미네이션 회로의 기본적 동작 및 그러한 기본적 동작을 수행하기 위한 기능적 회로에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.Each embodiment described and exemplified herein may also include its complementary embodiment, and details of the basic operation of the ZQ calibration circuit and the on-die termination circuit and of the functional circuit for performing such basic operation are not intended to limit the scope of the present invention Please note that it is not described in detail in order to avoid.

도 1은 본 발명의 실시 예에 따른 메모리 시스템의 블록도이다.1 is a block diagram of a memory system in accordance with an embodiment of the present invention.

도 1을 참조하면, 메모리 시스템(1500)은 메모리 컨트롤러(1000)와 메모리 그룹들(2000)을 포함한다. Referring to FIG. 1, a memory system 1500 includes a memory controller 1000 and memory groups 2000.

메모리 그룹들(2000-1, 2000-2,…,2000-n)은 각기, 메모리 모듈을 포함할 수 있다. 여기서 n은 2 이상의 자연수이다. 메모리 모듈은 복수의 반도체 메모리 장치들을 포함한다. 메모리 모듈은 ZQ 캘리브레이션 회로를 갖는 복수의 반도체 메모리 장치들을 포함하며 메모리 슬롯에 장착된다. Each of the memory groups 2000-1, 2000-2, ..., 2000-n may include a memory module. Where n is a natural number greater than or equal to 2. The memory module includes a plurality of semiconductor memory devices. The memory module includes a plurality of semiconductor memory devices having a ZQ calibration circuit and is mounted in a memory slot.

메모리 컨트롤러(1000)는 메모리 모듈을 제어한다. The memory controller 1000 controls the memory module.

메모리 컨트롤러(1000)는, ZQ 캘리브레이션 회로의 캘리브레이션 결과 데이터를 메모리 슬롯을 통해 수신하고 상기 메모리 모듈이 장착된 상기 메모리 슬롯의 신호 로딩 특성에 따라 상기 ZQ 캘리브레이션 회로의 파이널 캘리브레이션 값을 결정하는 ZQ 글로벌 매니징 회로(1200)를 포함한다. The memory controller 1000 receives the calibration result data of the ZQ calibration circuit through a memory slot and determines the final calibration value of the ZQ calibration circuit according to the signal loading characteristics of the memory slot in which the memory module is mounted. And a charging circuit (1200).

메모리 컨트롤러(1000)와 메모리 그룹들(2000)사이에 연결된 버스(B10)는 커맨드 및 어드레스 버스(C/A BUS)일 수 있다. 상기 메모리 컨트롤러(1000)와 메모리 그룹들(2000)사이에 연결된 버스(B20)는 데이터 버스(Data BUS)일 수 있다.The bus B10 connected between the memory controller 1000 and the memory groups 2000 may be a command and address bus (C / A BUS). The bus B20 connected between the memory controller 1000 and the memory groups 2000 may be a data bus.

캘리브레이션 결과 데이터는 상기 버스(B20)를 통해 상기 ZQ 글로벌 매니징 회로(1200)에 제공될 수 있다. Calibration result data may be provided to the ZQ global management circuit 1200 via the bus B20.

메모리 그룹들(2000-1, 2000-2,…, 2000-n)에는 ZQ 패드들을 통해 ZQ 저항부들(1a, 2a,…,na)이 각기 대응적으로 연결될 수 있다. The ZQ resistors 1a, 2a, ..., na may be correspondingly connected to the memory groups 2000-1, 2000-2, ..., 2000-n through ZQ pads.

메모리 컨트롤러(1000)를 기준으로 제2 메모리 그룹(2000-2)이 제1 메모리 그룹(2000-1)에 비해 더 먼 곳에 위치된 메모리 슬롯에 장착된 경우라고 하자. And the second memory group 2000-2 is mounted in a memory slot located farther from the first memory group 2000-1 than the first memory group 2000-1.

따라서, 메모리 슬롯들 간에는 신호 로딩 특성 차이가 존재한다. 그러므로 ZQ 캘리브레이션이 일단 수행되었다고 하더라도 신호 로딩 특성 차이를 반영하여 ZQ 캘리브레이션이 최종적으로 정밀하게 수행될 필요성이 있다. 그러므로, 본 발명의 실시 예에서는 ZQ 글로벌 매니징 회로(1200)가 ZQ 캘리브레이션 회로의 파이널 캘리브레이션 값을 결정하고 이를 해당 메모리 그룹 내의 반도체 메모리 장치로 전송한다. Thus, there is a difference in signal loading characteristics between memory slots. Therefore, even if the ZQ calibration is performed once, it is necessary that the ZQ calibration is finally performed accurately, reflecting the difference in the signal loading characteristics. Therefore, in the embodiment of the present invention, the ZQ global management circuit 1200 determines the final calibration value of the ZQ calibration circuit and transmits it to the semiconductor memory device in the corresponding memory group.

도 2는 도 1의 메모리 컨트롤러의 상세 블록도이다. 2 is a detailed block diagram of the memory controller of FIG.

도 2를 참조하면, 메모리 컨트롤러(1000)는 프로그램에 따라 데이터를 처리하기 위한 호스트(500)의 내부에 포함된 인터날 메모리 컨트롤러(IMC)일 수 있다. 호스트(500)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 호스트(500)는 마이크로프로세서 또는 중앙 처리 장치일 수 있다. 호스트(500)는 어드레스 버스, 제어 버스 및/또는 데이터 버스를 포함하는 프로세서 버스를 통하여 인터날 메모리 컨트롤러(1000)에 연결될 수 있다. Referring to FIG. 2, the memory controller 1000 may be an internal memory controller (IMC) included in the host 500 for processing data according to a program. Host 500 may execute various computing functions, such as executing specific calculations or specific software executing tasks. For example, the host 500 may be a microprocessor or a central processing unit. The host 500 may be coupled to the internal memory controller 1000 via a processor bus including an address bus, a control bus, and / or a data bus.

메모리 컨트롤러(1000)에 포함되는 ZQ 글로벌 매니징 회로(1200)는 신호 완결 레지스터(1210), ZQ 코드 레지스터(1230), 및 ZQ 글로벌 컨트롤부(1220)를 포함한다. The ZQ global management circuit 1200 included in the memory controller 1000 includes a signal termination register 1210, a ZQ code register 1230, and a ZQ global control unit 1220.

상기 신호 완결 레지스터(1210)는 메모리 슬롯의 신호 로딩 특성에 따른 SI 정보를 저장한다.  The signal termination register 1210 stores SI information according to signal loading characteristics of a memory slot.

상기 ZQ 코드 레지스터(1230)는 상기 파이널 캘리브레이션 값을 저장한다. The ZQ code register 1230 stores the final calibration value.

상기 ZQ 글로벌 컨트롤부(1220)는 상기 SI 정보와 상기 캘리브레이션 결과 데이터를 이용하여 상기 파이널 캘리브레이션 값을 결정한다. The ZQ global controller 1220 determines the final calibration value using the SI information and the calibration result data.

메모리 컨트롤러(1000)는 커맨드/어드레스 버스(B10-1)를 통해 캘리브레이션 커맨드를 인가할 수 있다. The memory controller 1000 can apply the calibration command via the command / address bus B10-1.

메모리 컨트롤러(1000)는 데이터 버스(B20-1)를 통해 상기 캘리브레이션 결과 데이터를 수신할 수 있다. The memory controller 1000 may receive the calibration result data via the data bus B20-1.

메모리 컨트롤러(1000)는 데이터 버스(B20-1)를 통해 상기 파이널 캘리브레이션 값을 제공할 수 있다. The memory controller 1000 may provide the final calibration value via the data bus B20-1.

도 3은 도 1의 메모리 그룹들을 형성하는 메모리 모듈들의 슬롯 장착 도면이다.Figure 3 is a slot mounting view of memory modules forming the memory groups of Figure 1;

도 3을 참조하면, 2개의 메모리 모듈들(2000-1, 2000-2)이 제1,2 메모리 슬롯들(350, 360)에 각기 장착된다. 제1,2 메모리 슬롯들(350, 360)에 연결된 라인(120)은 메모리 컨트롤러(1000)와 연결된다. 메모리 컨트롤러(1000)는 칩 셋(chipset)으로서도 불려질 수 있다. Referring to FIG. 3, two memory modules 2000-1 and 2000-2 are mounted in the first and second memory slots 350 and 360, respectively. The line 120 connected to the first and second memory slots 350 and 360 is connected to the memory controller 1000. The memory controller 1000 may also be referred to as a chipset.

상기 라인(120)은 데이터 버스(data bus) 및 제어 버스(control bus)를 포함할 수 있다. 제어 버스는 클럭 신호(clock signal), 커맨드, 또는 어드레스 신호(address signal)등과 같은 제어 신호를 전달하는 버스일 수 있다. 데이터 버스는 데이터를 전달하는 버스일 수 있다. The line 120 may include a data bus and a control bus. The control bus may be a bus carrying control signals such as a clock signal, a command, or an address signal. The data bus may be a bus carrying data.

각각의 메모리 모듈들(2000-1, 2000-2)은 복수의 랭크들을 포함하며, 대응되는 각각의 메모리 슬롯들(350, 360)에 장착되어 상기 라인(120)을 통해 메모리 컨트롤러(1000)에 연결된다. 각각의 메모리 모듈들(2000-1, 2000-2)은 도시된 바와 같이 듀얼 랭크(dual rank)([R0, R1], [R2, R3])로 구성되는 DiMM(Dual in-line Memory Module)일 수 있다. 그러나, 본 실시 예는 이에 한정되지 않고, 각각의 메모리 모듈들(2000-1, 2000-2) 쿼드 랭크나 싱글 랭크(single rank)로 구성되는 DiMM일 수도 있다. 여기서, 하나의 랭크는 적어도 하나 이상의 반도체 메모리 장치들(예를 들어, 디램(DRAM))을 포함할 수 있다.Each of the memory modules 2000-1 and 2000-2 includes a plurality of ranks and is mounted to each of the corresponding memory slots 350 and 360 and is connected to the memory controller 1000 through the line 120 . Each of the memory modules 2000-1 and 2000-2 includes a dual in-line memory module DiMM (dual in-line memory module) composed of dual ranks ([R0, R1], [R2, Lt; / RTI > However, the present embodiment is not limited to this, and each of the memory modules 2000-1 and 2000-2 may be a DiMM configured with a quad rank or a single rank. Here, one rank may include at least one semiconductor memory device (e.g., DRAM (DRAM)).

각각의 메모리 모듈들(2000-1, 2000-2)은 ODT(On Die Termination)회로들([331, 332], [341, 342])을 각기 포함할 수 있다. 상기 ODT 회로는 상기 메모리 모듈에 포함되는 반도체 메모리 장치의 라이트 동작(write operation) 또는 리드 동작(read operation)과 같은 정상 동작(normal operation)이 수행될 때 입력/출력되는 데이터의 반사(reflection)로 인한 데이터의 왜곡(distortion)을 방지(prevention)하는 역할을 한다. 결국, ODT 회로는 반도체 메모리 장치 내부에 포함되는 터미네이션 매칭 회로(termination matching circuit)이다. Each of the memory modules 2000-1 and 2000-2 may include On Die Termination (ODT) circuits ([331, 332], [341, 342]). The ODT circuit is a reflection of data input / output when a normal operation such as a write operation or a read operation of the semiconductor memory device included in the memory module is performed And to prevent distortion of data caused by the data. As a result, the ODT circuit is a termination matching circuit included in the semiconductor memory device.

ODT 회로는 반도체 메모리 장치의 DQ 핀(pin)이나 DQ 포트(port))에 연결된다.The ODT circuit is connected to the DQ pin or the DQ port of the semiconductor memory device.

아더(other) 터미네이션 방식이 적용되고, 제1 메모리 모듈(2000-1)의 랭크들(RO, R1)이 라이트 동작 또는 리드 동작을 수행하는 경우라고 가정하자. 이 경우에 제2 메모리 모듈(2000-2)의 ODT 회로들(341, 342)은 라인(120)을 통해 전달되는 제1 터미네이션 제어 신호의 활성화에 응답하여 온(on)되어(또는 활성화되어) 라인(120)에 연결된 터미네이션 매칭 회로의 역할을 수행한다. 이 경우에, 제1 메모리 모듈(2000-1)의 ODT 회로들(331, 332)은 라인(120)을 통해 전달되는 제2 터미네이션 제어 신호에 응답하여 오프(off)된다(또는 비활성화된다). 상기 제1 및 제2 터미네이션 제어 신호들은 메모리 컨트롤러(1000)로부터 인가된다. It is assumed that the other termination scheme is applied and the ranks RO and R1 of the first memory module 2000-1 perform a write operation or a read operation. In this case, the ODT circuits 341 and 342 of the second memory module 2000-2 are turned on (or activated) in response to the activation of the first termination control signal transmitted through the line 120, And serves as a termination matching circuit coupled to line 120. In this case, the ODT circuits 331 and 332 of the first memory module 2000-1 are turned off (or deactivated) in response to the second termination control signal transmitted through the line 120. The first and second termination control signals are applied from the memory controller 1000.

한편, 제2 메모리 모듈(2000-2)의 랭크들(R2, R3)이 라이트 동작 또는 리드 동작을 수행할 때 ODT 회로들([331, 332], [341, 342])의 동작들은 전술한 ODT 회로들의 동작들과 반대의 동작으로 수행된다. 즉, 제2 메모리 모듈(2000-2)의 ODT 회로들(341, 342)은 오프되고, 제1 메모리 모듈(2000-1)의 ODT 회로들(331, 332)은 온된다. On the other hand, when the ranks R2 and R3 of the second memory module 2000-2 perform a write operation or a read operation, the operations of the ODT circuits (331, 332, 341, and 342) Lt; RTI ID = 0.0 > ODT < / RTI > That is, the ODT circuits 341 and 342 of the second memory module 2000-2 are turned off and the ODT circuits 331 and 332 of the first memory module 2000-1 are turned on.

도 3에서, 메모리 컨트롤러(1000)를 기준으로 제2 메모리 슬롯(360)이 제1 메모리 슬롯(350)에 비해 더 먼 곳에 위치된 메모리 슬롯이라고 하자. 따라서, 메모리 슬롯들(350,360) 간에는 신호 로딩 특성 차이가 존재한다. 그러므로 ZQ 캘리브레이션이 수행되고 그에 따라 온다이 터미네이션 동작이 일단 수행되 었다고 하더라도 터미네이션 매칭이 신호 로딩 특성 차이에 기인하여 오프셋을 가질 수 있다. 따라서, ZQ 글로벌 매니징 회로(1200)가 ZQ 캘리브레이션 회로의 파이널 캘리브레이션 값을 결정하고 이를 해당 랭크로 전송하는 것이 필요할 수 있다. 3, it is assumed that the second memory slot 360 is a memory slot located farther from the first memory slot 350 than the first memory slot 350 based on the memory controller 1000. Thus, there is a difference in signal loading characteristics between the memory slots 350 and 360. FIG. Therefore, even though the ZQ calibration is performed and hence the on-die termination operation has been performed once, the termination match may have an offset due to the difference in signal loading characteristics. Therefore, it may be necessary for the ZQ global management circuit 1200 to determine the final calibration value of the ZQ calibration circuit and transmit it to the corresponding rank.

도 4는 도 3의 터미네이션 회로 블록의 예시도이다.4 is an exemplary diagram of the termination circuit block of Fig.

도 4를 참조하면, 제1 ODT 회로(331)는 중앙 탭 터미네이션(Center Tap Termination; CTT) 방식(type)을 사용할 수 있다. 제1 ODT 회로(331)는 스위치들(SW1, SW2) 및 터미네이션 저항들(termination resistors)(R1, R2)을 포함한다. 나머지 ODT 회로들(332, 341, 342)도 제1 ODT 회로(331)와 동일한 구성 요소들을 포함할 수 있다.Referring to FIG. 4, the first ODT circuit 331 may use a center tap termination (CTT) type. The first ODT circuit 331 includes switches SW1 and SW2 and termination resistors R1 and R2. The remaining ODT circuits 332, 341, and 342 may include the same components as the first ODT circuit 331.

각각의 스위치들(SW1, SW2)은 모스(MOS) 트랜지스터로 구현될 수 있다. 각각의 스위치들(SW1, SW2)은 터미네이션 제어 신호(ODT_C)의 활성화에 응답하여 ODT 회로(331)를 온(on)시킨다. 즉, 각각의 스위치들(SW1, SW2)은 각각의 터미네이션 저항들(R1, R2)의 일단에 전원 전압(VDD) 및 접지 전압(VSS)을 공급하여 ODT 회로(331)를 온(on)시킨다.Each of the switches SW1 and SW2 may be implemented as a MOS transistor. Each of the switches SW1 and SW2 turns on the ODT circuit 331 in response to the activation of the termination control signal ODT_C. That is, each of the switches SW1 and SW2 supplies the power supply voltage VDD and the ground voltage VSS to one end of each of the termination resistors R1 and R2 to turn on the ODT circuit 331 .

터미네이션 저항들(R1, R2)은 서로 동일한 저항값을 가질 수 있다. 터미네이션 저항들(R1, R2) 사이에 연결된 노드(node)(A)는 도 3에 도시된 메모리 모듈(2000-1)에 포함된 반도체 메모리 장치의 DQ 핀에 연결된다.The termination resistors R1 and R2 may have the same resistance value. The node A connected between the termination resistors R1 and R2 is connected to the DQ pin of the semiconductor memory device included in the memory module 2000-1 shown in FIG.

도 5는 도 3의 반도체 메모리 장치에 구현되는 캘리브레이션 및 터미네이션 회로의 블록도이다. 5 is a block diagram of a calibration and termination circuit implemented in the semiconductor memory device of FIG.

도 5를 참조하면, 캘리브레이션 및 터미네이션 회로(2100)는 캘리브레이션 회로(2200)와 ODT 회로(2300)를 포함할 수 있다. 5, the calibration and termination circuit 2100 may include a calibration circuit 2200 and an ODT circuit 2300.

캘리브레이션 회로(2200)에는 ZQ 패드(11)가 연결되며 상기 ZQ 패드(11)에는 ZQ 저항(RZQ)이 외부저항으로서 연결된다. 즉, ZQ 저항(RZQ)은 반도체 메모리 장치의 칩 외부에 연결되는 저항으로서 예를 들어 240 오옴(Ω)일 수 있다. A ZQ pad 11 is connected to the calibration circuit 2200 and a ZQ resistor RZQ is connected to the ZQ pad 11 as an external resistor. That is, the ZQ resistor RZQ may be a resistor connected to the outside of the chip of the semiconductor memory device, for example, 240 ohms (Ω).

파이널 캘리브레이션 값의 결정에 따른 파이널 풀업 제어신호(FPUC)와 파이널 풀다운 제어신호(FPDC)는 캘리브레이션 회로(2200)에 인가된다. The final pull-up control signal FPUC and the final pull-down control signal FPDC in accordance with the determination of the final calibration value are applied to the calibration circuit 2200.

파이널 풀업 제어신호(FPUC)또는 파이널 풀다운 제어신호(FPDC)는 상기 ZQ 저항(RZQ)의 저항 값을 미세하게 조절하는 역할을 한다. The final pull-up control signal FPUC or the final pull-down control signal FPDC finely adjusts the resistance value of the ZQ resistor RZQ.

캘리브레이션 회로(2200)는 캘리브레이션 인에이블 신호(ENC)응답하여 캘리브레이션 동작을 수행한다. Calibration circuit 2200 performs a calibration operation in response to a calibration enable signal ENC.

ODT 회로(2300)는 ODT 인에이블 신호(ENO)에 응답하여 ODT 동작을 수행할 수 있다. The ODT circuit 2300 can perform the ODT operation in response to the ODT enable signal ENO.

데이터 출력 드라이버(2500)는 풀업 캘리브레이션 코드(PCODE) 및 풀다운 캘리브레이션 코드(NCODE)에 응답하여 데이터(Din)가 출력단(DQ)으로 출력되도록 구동할 수 있다. The data output driver 2500 can drive the data Din to be output to the output terminal DQ in response to the pull-up calibration code PCODE and the pull-down calibration code NCODE.

데이터 출력 드라이버(2500)는 이퀄라이즈 회로(2550)를 구비할 수 있다. The data output driver 2500 may include an equalizing circuit 2550.

메모리 시스템에서는 복수의 반도체 메모리 장치들이 하나의 라인에 공통으로 연결된다. 그러한 버스(bus) 구조에서 전송 채널에 의한 대역폭 제한을 극복함과 아울러 신호의 고속 전달을 구현하기 위해 이퀄라이징 기법이 적용될 수 있다. 이퀄라이징의 수행에 의해 입력 데이터 신호의 고주파 성분이 증폭되거나 감쇠될 수 있다. In a memory system, a plurality of semiconductor memory devices are commonly connected to one line. An equalizing technique can be applied to overcome bandwidth limitation due to a transmission channel in such a bus structure and to realize high-speed signal transmission. By performing the equalizing, the high frequency component of the input data signal can be amplified or attenuated.

이퀄라이징의 구동력이 설정된 값에서 벗어나는 경우에 전송 임피던스 값도 정상적인 임피던스 값으로부터 벗어난다. 임피던스 매칭을 위하여 구동력이 너무 작게 설정되면 입력 신호의 크기가 작아지기 때문에 신호 판단이 어렵게 된다. 이퀄라이징 동작은 커패시턴스를 조절하는 것에 의해 구현될 수 있다. If the driving force of the equalizing deviates from the set value, the transmission impedance value deviates from the normal impedance value. If the driving force is set too small for impedance matching, the size of the input signal becomes small, so that it becomes difficult to judge the signal. The equalizing operation can be implemented by adjusting the capacitance.

본 발명의 실시 예에서는 이퀄라이즈 회로(2550)가 반도체 메모리 장치에 구비된 경우에는 파이널 캘리브레이션 값을 결정 시에 이퀄라이징의 구동력이 반영된다. 따라서, 보다 정밀한 ZQ 캘리브레이션이 구현된다.In the embodiment of the present invention, when the equalizing circuit 2550 is provided in the semiconductor memory device, the driving force of the equalizing is reflected when determining the final calibration value. Thus, a more precise ZQ calibration is realized.

도 6은 도 5의 캘리브레이션 회로의 구현 상세도이다. Figure 6 is an implementation detail of the calibration circuit of Figure 5;

도 6을 참조하면, 캘리브레이션 회로(2200)는 풀업 캘리브레이션 코드 생성부(100), 풀다운 캘리브레이션 코드 생성부(200), 및 ZQ 파인 조절부(300)를 포함한다. 6, the calibration circuit 2200 includes a pull-up calibration code generator 100, a pull-down calibration code generator 200, and a ZQ fine adjuster 300.

풀업 캘리브레이션 코드 생성부(100)는 제1 풀업부(130), 제1 비교부(110), 및 제1 코드 카운터(120)를 포함한다. The pull-up calibration code generation unit 100 includes a first pull-up unit 130, a first comparison unit 110, and a first code counter 120.

풀다운 캘리브레이션 코드 생성부(200)는 제2 풀업부(210), 제2 비교부(220), 제2 코드 카운터(230), 및 풀다운부(240)를 포함한다. The pull-down calibration code generation unit 200 includes a second pull-up unit 210, a second comparison unit 220, a second code counter 230, and a pull-down unit 240.

ZQ 파인 조절부(300)는 제1 비교부(110)의 분배전압 입력단인 제1 캘리브레이션 노드(ND1)를 사이에 두고 연결된 가변 풀업 저항(310)과 가변 풀다운 저항(320)을 포함한다. The ZQ fine adjustment unit 300 includes a variable pull-up resistor 310 and a variable pull-down resistor 320 connected between the first calibration node ND1 and a distribution voltage input terminal of the first comparator 110. [

파이널 풀업 제어신호(FPUC)는 가변 풀업 저항(310)의 저항값을 조절하는 신호이다. 파이널 풀다운 제어신호(FPDC)는 가변 풀다운 저항(320)의 저항값을 조절하는 신호이다. The final pull-up control signal FPUC is a signal for adjusting the resistance value of the variable pull-up resistor 310. The final pull-down control signal FPDC is a signal for adjusting the resistance value of the variable pull-down resistor 320.

상기 가변 풀업 저항(310)과 가변 풀다운 저항(320)의 저항값들이 조절되면 제1 캘리브레이션 노드(ND1)에 나타나는 전압 레벨이 변경된다. When the resistance values of the variable pull-up resistor 310 and the variable pull-down resistor 320 are adjusted, a voltage level appearing at the first calibration node ND1 is changed.

결국, 본 발명의 실시 예에서는 일단 ZQ 캘리브레이션 동작이 수행되면, 메모리 모듈이나 랭크의 신호 로딩 특성에 근거하여 메모리 컨트롤러(1000)가 시스템 환경에 맞게 파이널 풀업 제어신호(FPUC)나 파이널 풀다운 제어신호(FPDC)를 결정한다. 이에 따라 상기 ZQ 저항(RZQ)의 저항 값이 회로 보오드에 위치된 메모리 슬롯이나 메모리 모듈 또는 랭크의 신호 로딩 특성에 맞게 미세하게 조절되는 것과 마찬가지로 된다. As a result, in the embodiment of the present invention, once the ZQ calibration operation is performed, the memory controller 1000 generates a final pull-up control signal FPUC or a final pull-down control signal FPDC). Accordingly, the resistance value of the ZQ resistor RZQ is finely adjusted in accordance with the signal loading characteristics of the memory slot or the memory module or the rank placed in the circuit board.

ZQ캘리브레이션(ZQ calibration)이란, PVT(Process, Voltage, Temperature: 프로세스, 전압. 온도)조건이 변함에 따라 변화하는 임피던스 코드를 생성하는 과정을 말한다. ZQ 캘리브레이션 결과로 생성된 코드는 터미네이션 저항값을 조절하는데 이용된다. 일반적으로 캘리브레이션의 기준이 되는 외부저항이 연결되는 패드를 ZQ패드(ZQ PAD)라고 하며, 이러한 이유로 ZQ 캘리브레이션이라는 용어가 흔히 사용된다.ZQ calibration refers to the process of generating an impedance code that changes as PVT (Process, Voltage, Temperature) conditions change. The code generated as a result of the ZQ calibration is used to adjust the termination resistance value. In general, a pad to which an external resistor is connected as a reference for calibration is referred to as a ZQ pad (ZQ pad), and for this reason, the term ZQ calibration is often used.

아직, ZQ 파인 조절부(300)가 미세 조절이 없는 초기 상태라고 하면, 제1 비교부(110)는 ZQ 패드(11)에 연결된 ZQ 저항(RZQ)과 제1 풀업부(130)에 의해 생성되는 분배 전압을 제1 캘리브레이션 노드로 수신한다. 상기 제1 비교부(110)는 상기 제1 캘리브레이션 노드(ND1)의 분배 전압과 기준전압(VREF, 예를들어 VDD/2)을 서로 비교하고 그 비교결과에 따라 업/다운 신호(UP/DN)를 생성한다.Assuming that the ZQ fine adjustment unit 300 is an initial state without fine adjustment, the first comparison unit 110 generates the ZQ resistance RZQ connected to the ZQ pad 11 and the ZQ resistance RZQ generated by the first pull- Lt; / RTI > to the first calibration node. The first comparator 110 compares the divided voltage of the first calibration node ND1 with a reference voltage VREF (for example, VDD / 2) and outputs an up / down signal UP / DN ).

제1 코드 카운터(120)는 제1 비교부(110)의 비교결과인 업/다운 신호(UP/DN)에 응답하여 N+1 비트(0:N)의 풀업 캘리브레이션 코드(PCODE)를 생성한다. 여기서 N은 1 이상의 자연수이다. 풀업 캘리브레이션 코드(PCODE)는 제1 풀업부(130)내의 병렬 저항들(각각의 저항값은 바이너리 웨이트(Binary Weight)에 맞게 설계될 수 있음)을 온/오프함에 의해 제1 풀업부(130)의 풀업 저항값이 조절된다. 조절된 제1 풀업부(130)의 저항 값은 다시 제1 캘리브레이션 노드(ND1)의 분배 전압에 영향을 주게 되고, 제1 비교부(110)는 상기한 바와 같은 동작을 반복한다. 결과적으로, 제1 풀업부(130)의 저항 값이 ZQ 저항(RZQ)의 저항 값과 같아질 때까지 풀업 캘리브레이션 동작이 반복된다. The first code counter 120 generates a pull-up calibration code PCODE of N + 1 bits (0: N) in response to the up / down signal UP / DN as a comparison result of the first comparator 110 . Where N is a natural number greater than or equal to one. The pull-up calibration code PCODE is generated by turning on / off the parallel resistors in the first pull-up unit 130 (each resistance value can be designed for a binary weight) The pull-up resistance value of the transistor Q1 is adjusted. The adjusted resistance value of the first pull-up unit 130 again affects the divided voltage of the first calibration node ND1, and the first comparator 110 repeats the above-described operation. As a result, the pull-up calibration operation is repeated until the resistance value of the first pull-up section 130 becomes equal to the resistance value of the ZQ resistance RZQ.

풀업 캘리브레이션 동작에 의해 생성되는 풀업 캘리브레이션 코드(PCODE)는 제2 풀업부(210)에 입력되어 제2 풀업부(210)의 전체 풀업 저항 값이 결정되도록 한다. 이제 풀다운 캘리브레이션 동작이 시작된다. 풀업 캘리브레이션 동작과 유사하게, 제2 비교부(220)는 제2 풀업부(210)와 풀다운부(240)에 생성되는 분배 전압을 제2 캘리브레이션 노드로 수신한다. 상기 제2 비교부(220)는 상기 제2 캘리브레이션 노드의 분배 전압과 기준전압을 서로 비교하고 그 비교결과에 따라 업/다운 신호(UP/DN)를 생성한다.The pull-up calibration code PCODE generated by the pull-up calibration operation is input to the second pull-up unit 210 so that the total pull-up resistance value of the second pull-up unit 210 is determined. The pulldown calibration operation is now started. Similar to the pull-up calibration operation, the second comparator 220 receives the distribution voltage generated at the second pull-up unit 210 and the pull-down unit 240 at the second calibration node. The second comparator 220 compares the divided voltage of the second calibration node with a reference voltage and generates an up / down signal (UP / DN) according to the comparison result.

제2 코드 카운터(230)는 제2 비교부(220)의 비교결과인 업/다운 신호(UP/DN)에 응답하여 N+1 비트(0:N)의 풀다운 캘리브레이션 코드(NCODE)를 생성한다. 풀다운 캘리브레이션 코드(NCODE)는 풀다운부(240)내의 병렬 저항들을 온/오프함에 의해 풀다운부(240)의 풀다운 저항값이 조절된다. 조절된 풀다운부(240)의 저항 값은 다시 제2 캘리브레이션 노드(ND2)의 분배 전압에 영향을 주게 되고, 제2 비교부(220)는 상기한 바와 같은 동작을 반복한다. 결과적으로, 제2 풀업부(210)의 저항 값과 풀다운부(240)의 저항 값이 서로 같아질 때까지 풀다운 캘리브레이션 동작이 반복적으로 수행된다. 풀다운 캘리브레이션 동작이 완료되면 제2 캘리브레이션 노드(ND2)의 전압은 기준전압(VREF)과 같아진다. The second code counter 230 generates a pull down calibration code NCODE of N + 1 bits (0: N) in response to the up / down signal UP / DN as a comparison result of the second comparator 220 . The pull-down calibration code NCODE controls the pull-down resistance of the pull-down portion 240 by turning on / off the parallel resistors in the pull-down portion 240. The resistance value of the controlled pull-down unit 240 again affects the distribution voltage of the second calibration node ND2, and the second comparison unit 220 repeats the above-described operation. As a result, the pull-down calibration operation is repeatedly performed until the resistance value of the second pull-up unit 210 and the resistance value of the pull-down unit 240 become equal to each other. When the pull-down calibration operation is completed, the voltage of the second calibration node ND2 becomes equal to the reference voltage VREF.

본 발명의 실시 예에서는 위와 같은 풀업 및 풀다운 캘리브레이션 동작이 완료되었을 때 풀업 캘리브레이션 코드(PCODE)와 풀다운 캘리브레이션 코드(NCODE)를 메모리 컨트롤러(1000)내의 ZQ 글로벌 매니징 회로(1200)가 수신한다. ZQ 글로벌 매니징 회로(1200)는 회로 보오드에 위치된 메모리 슬롯이나 메모리 모듈 또는 랭크의 신호 로딩 특성에 맞게 파이널 캘리브레이션 값을 결정한다. 결국, 파이널 풀업 제어신호(FPUC) 및 파이널 풀다운 제어신호(FPDC)가 ZQ 글로벌 컨트롤부(1220)에 의해 생성되어 해당 메모리 슬롯이나 메모리 모듈 또는 랭크로 제공된다. 이에 따라, 신호 로딩 특성 차이를 반영하여 ZQ 캘리브레이션이 최종적으로 정밀하게 수행된다. In the embodiment of the present invention, the ZQ global management circuit 1200 in the memory controller 1000 receives the pull-up calibration code PCODE and the pull-down calibration code NCODE when the pull-up and pull-down operations are completed. The ZQ global management circuit 1200 determines the final calibration value according to the signal loading characteristics of the memory slot or memory module or rank located in the circuit board. As a result, the final pull-up control signal FPUC and the final pull-down control signal FPDC are generated by the ZQ global control unit 1220 and provided to the corresponding memory slot, memory module, or rank. Thus, the ZQ calibration is finally performed accurately, reflecting the difference in signal loading characteristics.

도 6의 캘리브레이션 회로(2200)는 예시적인 것에 불과하며 본 발명은 이에 한정되지 않는다. The calibration circuit 2200 of Fig. 6 is merely exemplary and the invention is not so limited.

도 7은 도 5의 온다이 터미네이션 회로의 구현 상세도이다. 7 is an implementation detail view of the on-die termination circuit of FIG.

도 7을 참조하면, 온다이 터미네이션 회로(2300)는 풀업 컨트롤부(502), 풀다운 컨트롤부(504), 풀업 터미네이션부(506), 및 풀다운 터미네이션부(508)를 포함한다. 7, the on termination circuit 2300 includes a pull-up control unit 502, a pull-down control unit 504, a pull-up termination unit 506, and a pull-down termination unit 508.

온다이 터미네이션 회로(2300)는 캘리브레이션 회로(2200)에서 생성된 풀업 및 풀다운 캘리브레이션 코드들(PCODE, NCODE)에 응답하여 인터페이스 패드(510)를 터미네이션한다. 여기서, 인터페이스 패드(510)는 데이터 출력(DQ)패드일 수 있다. The on termination circuit 2300 terminates the interface pad 510 in response to the pull-up and pull-down calibration codes PCODE, NCODE generated in the calibration circuit 2200. Here, the interface pad 510 may be a data output (DQ) pad.

풀업 터미네이션부(506)는 제1 풀업부(130)와 유사하게 구성될 수 있다. 결국, 풀업 캘리브레이션 코드(PCODE)에 의해 풀업 터미네이션부(506)의 저항 값이 결정되므로 풀업 터미네이션부(506)와 제1 풀업부(130)는 동일하거나 유사하게 설계될 수 있다. 풀업 터미네이션부(506)의 동작이 이하에서 설명될 것이다. The pull-up termination section 506 may be configured similar to the first pull-up section 130. As a result, the pull-up termination unit 506 and the first pull-up unit 130 can be designed to be identical or similar, since the resistance value of the pull-up termination unit 506 is determined by the pull-up calibration code PCODE. The operation of the pull-up termination unit 506 will be described below.

풀업 컨트롤부(502)는 풀업 캘리브레이션 코드(PCODE)와 풀업 인에이블 신호(PU_EN)에 응답하여 풀업 터미네이션부(506)를 제어한다. 풀업 인에이블 신호(PU_EN)는 풀업 터미네이션부(506)를 온/오프 시키는 신호이다. 풀업 인에이블 신호(PU_EN)가 활성화되면 풀업 터미네이션부(506) 내의 저항들(UR1, UR2,..,URn)은 풀업 코드(PCODE)에 따라 온/오프된다. 풀업 인이에블 신호(PU_EN)가 비활성화되면 풀업 터미네이션부(506)는 풀업 코드(PCODE)에 상관없이 동작하지 않는다. 즉 풀업 터미네이션부(506) 내의 저항들(UR1, UR2,..,URn)은 모두 오프된다.Up control unit 502 controls the pull-up termination unit 506 in response to the pull-up calibration code PCODE and the pull-up enable signal PU_EN. The pull-up enable signal PU_EN is a signal for turning on / off the pull-up termination unit 506. When the pull-up enable signal PU_EN is activated, the resistors UR1, UR2, ..., URn in the pull-up termination unit 506 are turned on / off according to the pull-up code PCODE. When the pullup enable signal PU_EN is inactivated, the pullup termination unit 506 does not operate regardless of the pullup code (PCODE). That is, the resistors UR1, UR2, ..., URn in the pull-up termination section 506 are all off.

풀다운 터미네이션부(508)는 풀다운부(240)와 유사하게 설계된다. 결국, 풀다운 캘리브레이션 코드(NCODE)에 의해 풀다운 터미네이션부(508)의 저항 값이 결정되므로 풀다운 터미네이션부(508)와 풀다운부(240)는 동일하거나 유사하게 설계될 수 있다. 풀다운 터미네이션부(508)의 동작이 이하에서 설명될 것이다. The pull down termination portion 508 is designed similar to the pull down portion 240. As a result, since the resistance value of the pull-down termination unit 508 is determined by the pull-down calibration code NCODE, the pull-down termination unit 508 and the pull-down unit 240 can be designed to be the same or similar. The operation of the pull-down termination unit 508 will be described below.

풀다운 컨트롤부(504)는 풀다운 캘리브레이션 코드(NCODE)와 풀다운 인에이블 신호(PD_EN)에 응답하여 풀다운 터미네이션부(508)를 제어한다. 풀다운 인에이블 신호(PD_EN)는 풀다운 터미네이션부(508)를 온/오프 시키는 신호이다. 풀다운 인에이블 신호(PD_EN)가 활성화되면 풀다운 터미네이션부(508) 내의 저항들(DR1, DR2,..,DRn)은 풀다운 코드(NCODE)에 따라 온/오프된다. 풀다운 인이에블 신호(PD_EN)가 비활성화되면 풀다운 터미네이션부(508)는 풀다운 코드(NCODE)에 상관없이 동작하지 않는다. The pull-down control unit 504 controls the pull-down termination unit 508 in response to the pull-down calibration code NCODE and the pull-down enable signal PD_EN. The pull-down enable signal PD_EN is a signal for turning on / off the pull-down termination unit 508. When the pull-down enable signal PD_EN is activated, the resistors DR1, DR2, ..., DRn in the pull-down termination unit 508 are turned on / off according to the pull-down code NCODE. When the pull-down enable signal PD_EN is inactivated, the pull-down termination unit 508 does not operate regardless of the pull-down code NCODE.

온다이 터미네이션 회로(2300)는 데이터 출력 드라이버(2500)의 메인 드라이버로서 기능할 수 있다. 풀업 인에이블 신호(PU_EN)에 의해 풀업 터미네이션부(506)가 활성화되면 풀업 터미네이션부(506)가 인터페이스 패드 (510)의 레벨을 '하이' 레벨로 만든다. 따라서, 인터페이스 패드(510)를 통해서는 '하이' 데이터가 출력될 것이다. 한편, 풀다운 인에이블 신호(PD_EN)에 의해 풀다운 터미네이션부(508)가 활성화되면 풀다운 터미네이션부(508)가 인터페이스 패드(510)의 레벨을 '로우' 레벨로 만든다. 따라서, 인터페이스 패드(510)를 통해 '로우' 데이터가 출력될 것이다.The on-die termination circuit 2300 can function as a main driver of the data output driver 2500. When the pull-up termination unit 506 is activated by the pull-up enable signal PU_EN, the pull-up termination unit 506 turns the level of the interface pad 510 to a high level. Therefore, 'high' data will be output through the interface pad 510. On the other hand, when the pull-down termination unit 508 is activated by the pull-down enable signal PD_EN, the pull-down termination unit 508 lowers the level of the interface pad 510 to a low level. Accordingly, 'low' data will be output through the interface pad 510.

도 8은 도 5의 데이터 출력 드라이버의 상세 블록도이다. 8 is a detailed block diagram of the data output driver of FIG.

도 8을 참조하면, 데이터 출력 드라이버(2500)는 풀업 드라이버(2510)와 풀다운 드라이버(2520)를 포함한다. Referring to FIG. 8, the data output driver 2500 includes a pull-up driver 2510 and a pull-down driver 2520.

풀업 드라이버(2510)는 도 7의 풀업 터미네이션부(506)와 동일 또는 유사하게 구성될 수 있다. 풀업 드라이버(2510)는 데이터(Din)가 '하이' 데이터인 경우에 풀업 캘리브레이션 코드(PCODE)에 따라 데이터 출력단(Dout)에 대한 데이터 구동력을 제어할 수 있다. 또한, 풀다운 드라이버(2520)는 도 7의 풀다운 터미네이션부(508)와 동일 또는 유사하게 구현될 수 있다. 풀다운 드라이버(2520)는 데이터(Din)가 '로우' 데이터인 경우에 풀다운 캘리브레이션 코드(NCODE)에 따라 데이터 출력단(Dout)에 대한 데이터 구동력을 제어할 수 있다. 도 8은 예시적인 것에 불과하며 본 발명은 이에 한정되지 않는다. The pull-up driver 2510 may be configured to be the same as or similar to the pull-up termination unit 506 in FIG. The pull-up driver 2510 can control the data driving force for the data output terminal D out according to the pull-up calibration code PCODE when the data Din is high data. In addition, the pull-down driver 2520 may be implemented in the same or similar manner as the pull-down termination unit 508 in FIG. The pull-down driver 2520 can control the data driving force for the data output terminal Dout according to the pull-down calibration code NCODE when the data Din is 'low' data. Fig. 8 is merely an example and the present invention is not limited thereto.

도 9는 본 발명의 실시 예에 따른 ZQ 글로벌 매니징 컨트롤의 플로우챠트이다. 9 is a flowchart of ZQ global management control according to an embodiment of the present invention.

도 9를 참조하면, ZQ 글로벌 매니징 회로(1200)는 S910에서 초기화 동작을 수행한다. 초기화 동작에 의해 ZQ 코드 레지스터(1230)의 저장 값 뿐만 아니라 선택된 메모리 모듈 내의 버퍼의 내부 상태 값도 초기화된다. S920에서, MRS 커맨드를 이슈함에 의해 MRS 세팅이 반도체 메모리 장치에서 이루어진다. MRS 세팅에 의해 랭크 또는 모듈별로 반도체 메모리 장치의 I/O 패쓰들을 통해 ZQ 캘리브레이션 결과 데이터가 출력되도록 할 수 있다. Referring to FIG. 9, the ZQ global management circuit 1200 performs an initialization operation in S910. The initialization operation initializes the stored value of the ZQ code register 1230 as well as the internal state value of the buffer in the selected memory module. At S920, by issuing the MRS command, the MRS setting is made in the semiconductor memory device. The MRS setting allows the ZQ calibration result data to be output through the I / O paths of the semiconductor memory device by rank or module.

S930에서 ZQ 글로벌 매니징 회로(1200)는 QCL(ZQ Calibration Long) 커맨드 또는 ZQCS(ZQ Calibration Short) 커맨드를 이슈한다. 이에 따라, 반도체 메모리 장치는 ZQ 캘리브레이션 동작을 실행한다. 이에 따라 ZQ 캘리브레이션 회로(2200)의 캘리브레이션 결과 데이터가 생성된다. In S930, the ZQ global management circuit 1200 issues a QCL (ZQ Calibration Long) command or a ZQCS (ZQ Calibration Short) command. Thus, the semiconductor memory device executes the ZQ calibration operation. Calibration result data of the ZQ calibration circuit 2200 is thereby generated.

S940에서 ZQ 글로벌 매니징 회로(1200)는 랭크별 또는 모듈별로 I/O 패쓰들을 통해 상기 캘리브레이션 결과 데이터를 수신한다. 반도체 메모리 장치에 이퀄라이즈 회로가 적용된 경우에 이를 나타내는 인디케이팅 데이터가 함께 수신될 수 있다. At S940, the ZQ global management circuit 1200 receives the calibration result data via I / O paths by rank or module. Indication data indicative thereof may be received together when the equalizing circuit is applied to the semiconductor memory device.

S950에서 ZQ 글로벌 매니징 회로(1200)는 랭크별, 모듈별, 또는 채널 별로 SI 특성 정보에 근거하여 파이널 ZQ 값들을 결정한다. 이 경우에 이퀄라이징이 파이널 ZQ 값들 내에 반영될 수 있다. 즉, 이퀄라이즈 회로(2550)가 반도체 메모리 장치에 구비된 경우에는 파이널 캘리브레이션 값을 결정 시에 이퀄라이징의 구동력이 반영될 수 있는 것이다. 이에 따라, 보다 정밀한 ZQ 캘리브레이션이 구현된다. At S950, the ZQ global management circuit 1200 determines the final ZQ values based on the SI characteristic information by rank, module, or channel. In this case, the equalizing can be reflected in the final ZQ values. That is, when the equalizing circuit 2550 is provided in the semiconductor memory device, the driving force of the equalizing can be reflected when determining the final calibration value. As a result, a more precise ZQ calibration is realized.

한편, 메모리 모듈이 장착되는 메모리 슬롯의 신호로딩 특성에 따른 SI 정보나 메모리 모듈 내에서의 랭크의 위치별 신호로딩 특성에 따른 SI 정보는 신호 완결 레지스터(1210)에 미리 저장된다.SI information according to the signal loading characteristics of the memory slot in which the memory module is mounted and SI information according to the signal loading characteristics of the rank positions in the memory module are stored in the signal termination register 1210 in advance.

S960에서 ZQ 글로벌 매니징 회로(1200)는 가변 오프셋 저항을 미세하게 조절하기 위해 반도체 메모리 장치로 ZQ 컨트롤 데이터를 인가한다. 즉, 파이널 풀업 제어신호(FPUC) 및 파이널 풀다운 제어신호(FPDC)가 ZQ 글로벌 컨트롤부(1220)로부터 출력되어 해당 반도체 메모리 장치로 제공된다. 이에 따라, ZQ 캘리브레이션이 SI 특성 차이를 반영하여 최종적으로 정밀하게 수행된다. In operation S960, the ZQ global management circuit 1200 applies ZQ control data to the semiconductor memory device to finely adjust the variable offset resistance. That is, the final pull-up control signal FPUC and the final pull-down control signal FPDC are output from the ZQ global control unit 1220 and provided to the corresponding semiconductor memory device. Accordingly, the ZQ calibration is finally performed accurately, reflecting the difference in SI characteristics.

도 10은 메모리 모듈이 장착되는 슬롯 위치별 신호 특성 차를 보여주는 그래프이다. FIG. 10 is a graph showing a difference in signal characteristics according to slot positions at which the memory module is mounted.

도 10을 참조하면, 가로축은 메모리 슬롯의 거리를 가리키고, 세로축은 신호 완결성(SI)을 나타낸다. Referring to FIG. 10, the horizontal axis indicates the distance of the memory slot, and the vertical axis indicates the signal integrity (SI).

그래프(GR1)를 참조하면, 제1,2 메모리 슬롯들의 SI 특성이 다른 것이 보여진다. 즉, 제1 메모리 슬롯에 비해 메모리 컨트롤러에서 더 멀리 위치된 제2 메모리 슬롯의 SI 값은 레벨 b2로 나타나고 제1 메모리 슬롯의 SI 값은 레벨 b1으로 나타남을 알 수 있다. 결국, 회로 보오드 상에 설치되는 메모리 슬롯의 위치에 따라 SI 특성은 서로 다르게 나타난다. 본 발명의 실시 예에서는 이러한 신호 로딩 차이가 메모리 컨트롤러의 제어에 의해 시스템 환경에 맞추어 글로벌 하게 반영된다. Referring to the graph GR1, it is shown that the SI characteristics of the first and second memory slots are different. That is, the SI value of the second memory slot located farther from the memory controller than the first memory slot is represented by level b2, and the SI value of the first memory slot is represented by level b1. As a result, the SI characteristics are different depending on the position of the memory slot installed on the circuit board. In the embodiment of the present invention, this signal loading difference is reflected globally in accordance with the system environment by the control of the memory controller.

도 11은 본 발명의 실시 예에 따른 반도체 메모리 장치의 상세 블록도이다. 11 is a detailed block diagram of a semiconductor memory device according to an embodiment of the present invention.

도 11을 참조하면, 반도체 메모리 장치(200-1i)는 어드레스 래치(2400), 로우 디코더(2320), 컬럼 디코더(2330), 메모리 셀 어레이(2300), 센스 앰프(2310), 커맨드 디코더(2600), 인터날 클럭 신호 발생기(2700), 캘리브레이션 회로(2100), 데이터 입력 드라이버(2550), 및 데이터 출력 드라이버(1500)를 포함한다. 11, the semiconductor memory device 200-1i includes an address latch 2400, a row decoder 2320, a column decoder 2330, a memory cell array 2300, a sense amplifier 2310, a command decoder 2600 An internal clock signal generator 2700, a calibration circuit 2100, a data input driver 2550, and a data output driver 1500.

캘리브레이션 회로(2100)는 캘리브레이션 시작 신호(CAL_ST)에 응답하여 캘리브레이션 동작을 수행한다. 풀업 캘리브레이션 코드(PCODE)와 풀다운 캘리브레이션 코드(NCODE)가 캘리브레이션 결과 데이터로서 데이터 출력패드(DQ)를 통해 출력된다. 도 2의 ZQ 글로벌 컨트롤부(1220)에 의해 결정된 파이널 캘리브레이션 값은 상기 파이널 풀업 제어신호(FPUC) 및 파이널 풀다운 제어신호(FPDC)로서 상기 캘리브레이션 회로(2100)에 인가된다. 상기 파이널 풀업 제어신호(FPUC) 및 파이널 풀다운 제어신호(FPDC)는 캘리브레이션 회로(2100)내의 오프셋 가변 저항들의 저항 값을 미세하게 가변시킨다. 따라서, 메모리 시스템의 환경에 맞게 임피던스 매칭이 최적화된다. The calibration circuit 2100 performs a calibration operation in response to the calibration start signal CAL_ST. A pull-up calibration code (PCODE) and a pull-down calibration code (NCODE) are output via the data output pad (DQ) as calibration result data. The final calibration value determined by the ZQ global control unit 1220 in FIG. 2 is applied to the calibration circuit 2100 as the final pull-up control signal FPUC and the final pull-down control signal FPDC. The final pull-up control signal FPUC and the final pull-down control signal FPDC minutely vary the resistance value of the offset variable resistors in the calibration circuit 2100. Thus, the impedance matching is optimized for the environment of the memory system.

데이터 출력 드라이버(2500)는 데이터 출력 패드(DQ)를 통해 메모리 셀 어레이(2300)에 저장된 데이터를 출력할 수 있다. The data output driver 2500 can output the data stored in the memory cell array 2300 via the data output pad DQ.

메모리 셀 어레이(2300)에 저장된 데이터는 센스 앰프(2310)를 통해 데이터 출력 드라이버(2500)로 제공될 수 있다. 이 때, 로우 디코더(2320)와 컬럼 디코더(2330)는 출력될 데이터가 저장된 메모리 셀의 어드레스(ADDR)를 메모리 셀 어레이(2300)로 제공할 수 있다. 메모리 셀의 어드레스(ADDR)는 어드레스 래치(2400)를 통해 로우 디코더(1320)와 칼럼 디코더(1330)로 제공될 수 있다.Data stored in the memory cell array 2300 may be provided to the data output driver 2500 through the sense amplifier 2310. [ At this time, the row decoder 2320 and the column decoder 2330 can provide the address ADDR of the memory cell storing the data to be output to the memory cell array 2300. The address ADDR of the memory cell may be provided to the row decoder 1320 and the column decoder 1330 via an address latch 2400. [

반도체 메모리 장치로 인가되는 데이터는 상기 패드(DQ)를 통해 데이터 입력 드라이버(2500)로 제공될 수 있다. 데이터 입력 드라이버(2500)로 제공된 데이터는 센스 앰프(2310)를 통해 메모리 셀 어레이(2300)에 저장될 수 있다.Data applied to the semiconductor memory device may be provided to the data input driver 2500 through the pad DQ. Data provided to the data input driver 2500 may be stored in the memory cell array 2300 through the sense amplifier 2310. [

메모리 셀에 데이터가 저장될 때 메모리 셀을 선택하는 어드레스(ADDR)는 어드레스 래치(2400), 로우 디코더(2320), 및 컬럼 디코더(2330)를 통해 제공될 수 있다.An address ADDR for selecting a memory cell when data is stored in the memory cell may be provided through an address latch 2400, a row decoder 2320, and a column decoder 2330. [

커맨드 디코더(2600)는 커맨드 패드(CMD)를 통해 다양한 명령을 수신한다. 커맨드 디코더(2600)는 로우 디코더(2320) 및 칼럼 디코더(2330) 등과 같은 회로 블록으로 커맨드를 제공한다. 특히, 커맨드 디코더(2600)는 캘리브레이션 시작 신호(CAL_ST)를 캘리브레이션 회로(2100)로 제공할 수 있다. 캘리브레이션 시작 신호(CAL_ST)는 ZQCL(ZQ Calibration Long) 커맨드 또는 ZQCS(ZQ Calibration Short) 커맨드일 수 있다.The command decoder 2600 receives various commands via the command pad CMD. The command decoder 2600 provides commands to circuit blocks such as the row decoder 2320 and the column decoder 2330 and the like. In particular, the command decoder 2600 may provide a calibration start signal (CAL_ST) to the calibration circuit 2100. The calibration start signal CAL_ST may be a ZQCL (ZQ Calibration Long) command or a ZQCS (ZQ Calibration Short) command.

인터날 클럭 신호 발생기(2700)는 외부 클럭 신호(CK_t, /CK_c)에 근거하여 내부 클럭 신호를 생성할 수 있다. 특히, 캘리브레이션 회로(2100)는 인터날 클럭 신호 발생기(2700)에 의해 생성된 내부 클럭 신호에 응답하여 캘리브레이션 동작을 수행할 수 있다.The internal clock signal generator 2700 may generate an internal clock signal based on the external clock signals CK_t and / CK_c. In particular, the calibration circuit 2100 may perform a calibration operation in response to an internal clock signal generated by the internal clock signal generator 2700.

도 12는 본 발명의 실시 예에 따른 캘리브레이션 결과 데이터에 관련된 동작 타이밍도이다. 12 is an operation timing diagram related to calibration result data according to an embodiment of the present invention.

도 12를 참조하면, 제1 클럭(CK_t)과 제2 클럭(CK_c)은 서로 반대의 위상으로 토글링된다. 즉, 제1 클럭(CK_t)과 제2 클럭(CK_c)은 차동 신호의 형태로 제공된다. Referring to FIG. 12, the first clock CK_t and the second clock CK_c are toggled in phases opposite to each other. That is, the first clock CK_t and the second clock CK_c are provided in the form of a differential signal.

커맨드(CMD)는 MRS 신호의 이슈 및 ZQ 캘리브레이션 커맨드의 이슈를 보여준다. 구간(T10)이 지난 후에 인가되는 MRS 커맨드는 반도체 메모리 장치가 캘리브레이션 결과를 출력할 것을 명령하는 커맨드이다. 이에 따라, 반도체 메모리 장치는 내부의 ZQ 캘리브레이션 동작이 일단 완료되면 ZQ 캘리브레이션 결과 데이터가 출력한다. The command CMD shows the issue of the MRS signal and the issue of the ZQ calibration command. The MRS command applied after the interval T10 is a command for instructing the semiconductor memory device to output the calibration result. Accordingly, the semiconductor memory device outputs the ZQ calibration result data once the internal ZQ calibration operation is completed.

구간(T20)내에서 구간(T40)이 지난 후에 인가되는 커맨드는 ZQCL(ZQ Calibration Long) 커맨드일 수 있다. ZQCL을 받은 반도체 메모리 장치는 ZQ 캘리브레이션 동작을 내부적으로 수행하고, 구간(T50)내에서 구간(T30)동안 ZQ 캘리브레이션 결과 데이터를 메모리 컨트롤러로 출력한다. 상기 구간(T30)은 상기 캘리브레이션 결과 데이터를 메모리 컨트롤러로 출력하는데 걸리는 시간보다 충분히 길다. The command applied after the interval T40 within the interval T20 may be a ZQCL (ZQ Calibration Long) command. The semiconductor memory device receiving the ZQCL performs the ZQ calibration operation internally and outputs the ZQ calibration result data to the memory controller during the section T30 within the section T50. The interval T30 is sufficiently longer than the time taken to output the calibration result data to the memory controller.

이상에서와 같이 도면과 명세서를 통해 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. As described above, embodiments are disclosed in the drawings and specification. Although specific terms have been employed herein, they are used for purposes of illustration only and are not intended to limit the scope of the invention as defined in the claims or the claims. Therefore, those skilled in the art will appreciate that various modifications and equivalent embodiments are possible without departing from the scope of the present invention.

1000: 메모리 컨트롤러 1200: ZQ 글로벌 매니징 회로
1210: SI 레지스터 1230: ZQ 코드 레지스터1000: Memory controller 1200: ZQ global management circuit
1210: SI register 1230: ZQ code register

Claims (10)

ZQ 캘리브레이션 회로를 갖는 복수의 반도체 메모리 장치들을 포함하며 메모리 슬롯에 장착되는 메모리 모듈; 및
상기 메모리 모듈을 제어하는 메모리 컨트롤러를 포함하며,
상기 메모리 컨트롤러는, 상기 ZQ 캘리브레이션 회로의 캘리브레이션 결과 데이터를 상기 메모리 슬롯을 통해 수신하고 상기 메모리 모듈이 장착된 상기 메모리 슬롯의 신호 로딩 특성에 따라 상기 ZQ 캘리브레이션 회로의 파이널 캘리브레이션 값을 결정하는 ZQ 글로벌 매니징 회로를 포함하는 메모리 시스템. A memory module including a plurality of semiconductor memory devices having a ZQ calibration circuit and mounted in a memory slot; And
And a memory controller for controlling the memory module,
Wherein the memory controller is configured to receive the calibration result data of the ZQ calibration circuit through the memory slot and to determine a final calibration value of the ZQ calibration circuit according to a signal loading characteristic of the memory slot in which the memory module is mounted, Memory circuit. 제1항에 있어서, 상기 캘리브레이션 결과 데이터는 풀업 캘리브레이션 코드 및 풀다운 캘리브레이션 코드를 포함하는 메모리 시스템.2. The memory system of claim 1, wherein the calibration result data comprises a pullup calibration code and a pull down calibration code. 제1항에 있어서, 상기 파이널 캘리브레이션 값은 상기 ZQ 캘리브레이션 회로를 제어하기 위해 상기 ZQ 캘리브레이션 회로로 전송되는 메모리 시스템.2. The memory system of claim 1, wherein the final calibration value is sent to the ZQ calibration circuit to control the ZQ calibration circuit. 제1항에 있어서, 상기 파이널 캘리브레이션 값에 의해 변경된 상기 캘리브레이션 결과 데이터는 온다이 터미네이션 회로의 온다이 터미네이션 동작에 반영되는 메모리 시스템.2. The memory system of claim 1 wherein the calibration result data modified by the final calibration value is reflected in an on termination operation of an on termination circuit. 제1항에 있어서, 상기 ZQ 글로벌 매니징 회로는,
상기 메모리 슬롯의 신호 로딩 특성에 따른 SI 정보를 저장하는 신호 완결 레지스터;
상기 파이널 캘리브레이션 값을 저장하는 ZQ 코드 레지스터; 및
상기 SI 정보와 상기 캘리브레이션 결과 데이터를 이용하여 상기 파이널 캘리브레이션 값을 결정하는 ZQ 글로벌 컨트롤부를 포함하는 메모리 시스템.The apparatus of claim 1, wherein the ZQ global management circuit comprises:
A signal completion register for storing SI information according to signal loading characteristics of the memory slot;
A ZQ code register for storing the final calibration value; And
And a ZQ global control unit for determining the final calibration value using the SI information and the calibration result data. 제1항에 있어서, 상기 ZQ 캘리브레이션 회로는,
제1 캘리브레이션 노드에 연결된 가변 오프셋 저항부를 포함하는 메모리 시스템.The apparatus of claim 1, wherein the ZQ calibration circuit comprises:
And a variable offset resistor coupled to the first calibration node. 제6항에 있어서, 상기 가변 오프셋 저항부는,
상기 제1 캘리브레이션 노드를 사이에 두고 연결된 가변 풀업 저항과 가변 풀다운 저항을 포함하는 메모리 시스템.7. The variable offset resistor according to claim 6,
And a variable pull-up resistor and a variable pull-down resistor coupled across the first calibration node. 제7항에 있어서, 상기 가변 풀업 저항이나 상기 가변 풀다운 저항이 동작되면 상기 제1 캘리브레이션 노드의 전압이 조절되는 메모리 시스템.8. The memory system of claim 7, wherein the voltage of the first calibration node is adjusted when the variable pull-up resistor or the variable pull-down resistor is operated. 제7항에 있어서, 상기 제1 캘리브레이션 노드는 ZQ 저항에 의한 ZQ 패드 전압이 나타나는 노드인 메모리 시스템.8. The memory system of claim 7, wherein the first calibration node is a node where the ZQ pad voltage by the ZQ resistor appears. 제1항에 있어서, 상기 복수의 반도체 메모리 장치들은 신호 송수신 세기를 이퀄라이징 하기 위한 이퀄라이즈 회로를 구비하며, 상기 결정된 파이널 캘리브레이션 값은 상기 이퀄라이즈 회로의 이퀄라이징 특성이 더 반영되어진 것인 메모리 시스템.2. The memory system of claim 1, wherein the plurality of semiconductor memory devices includes an equalizing circuit for equalizing signal transmission and reception intensities, wherein the determined final calibration value further reflects an equalizing characteristic of the equalizing circuit.
KR1020150158992A 2015-10-02 2015-11-12 Memory system with zq global managing scheme KR20170040719A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US15/282,291 US10284198B2 (en) 2015-10-02 2016-09-30 Memory systems with ZQ global management and methods of operating same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201562236321P 2015-10-02 2015-10-02
US62/236,321 2015-10-02

Publications (1)

Publication Number Publication Date
KR20170040719A true KR20170040719A (en) 2017-04-13

Family

ID=58580052

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150158992A KR20170040719A (en) 2015-10-02 2015-11-12 Memory system with zq global managing scheme

Country Status (1)

Country Link
KR (1) KR20170040719A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200020069A (en) * 2018-08-16 2020-02-26 삼성전자주식회사 Calibration circuit including common node shared by pull-up calibration path and pull-down calibration path, and semiconductor memory device including the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200020069A (en) * 2018-08-16 2020-02-26 삼성전자주식회사 Calibration circuit including common node shared by pull-up calibration path and pull-down calibration path, and semiconductor memory device including the same

Similar Documents

Publication Publication Date Title
US10284198B2 (en) Memory systems with ZQ global management and methods of operating same
US20240154605A1 (en) Apparatuses and methods for calibrating adjustable impedances of a semiconductor device
US9805787B2 (en) Calibration circuit and memory device including the same
US7773440B2 (en) ZQ calibration controller and method for ZQ calibration
CN107767899B (en) Semiconductor device, semiconductor system and method therefor
CN1808902B (en) Output circuit, semiconductor device, and method of adjusting characteristics of output circuit
US11145355B2 (en) Calibration circuit for controlling resistance of output driver circuit, memory device including the same, and operating method of the memory device
CN110838336B (en) Calibration circuit and semiconductor memory device including the same
US9812187B2 (en) Termination topology of memory system and associated memory module and control method
US20200051615A1 (en) Multi-rank topology of memory module and associated control method
US8922240B2 (en) Termination circuit
US9871518B2 (en) Memory interface circuit capable of controlling driving ability and associated control method
CN111418019A (en) System and method for improving input signal quality in a memory device
US20220391210A1 (en) Method and apparatus in memory for input and output parameters optimization in a memory system during operation
US8610457B2 (en) Termination control circuit and semiconductor device including the same
US9478262B2 (en) Semiconductor device including input/output circuit
US9647659B1 (en) Semiconductor devices
KR20170040719A (en) Memory system with zq global managing scheme
JP6429097B2 (en) Termination topology of memory system and related memory module and control method
CN111406285A (en) System and method for generating staggered delays in a memory device
JP2015011730A (en) Semiconductor device

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20151112

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination