KR20170040441A - 멀티 메모리 다이 구조에서 외부 파워에 대한 피크 전류 감소 기능을 갖는 반도체 메모리 장치 - Google Patents

멀티 메모리 다이 구조에서 외부 파워에 대한 피크 전류 감소 기능을 갖는 반도체 메모리 장치 Download PDF

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Abstract

차아지 펌프의 구동 능력 및 소모 전류를 타 메모리 다이의 동작 상태 정보 에 따라 구별적으로 제어할 수 있는 반도체 메모리 장치가 개시된다. 본 발명에 따른 반도체 메모리 장치는, 복수의 메모리 다이들에 각기 설치된 복수의 차아지 펌프들과, 상기 복수의 차아지 펌프들을 제어하기 위해 상기 복수의 메모리 다이들에 각기 설치되며, 타 메모리 다이에 대한 동작 상태 정보를 수신하여 자신의 메모리 다이에 있는 상기 복수의 차아지 펌프들을 제어하기 위한 제어 신호들을 생성하는 펌프 매니징 회로를 구비한다.

Description

멀티 메모리 다이 구조에서 외부 파워에 대한 피크 전류 감소 기능을 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE FOR DIMINISHING PEAK CURRENT FOR EXTERNAL POWER IN MULTI MEMORY DIES STRUCTURE}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 복수의 메모리 다이들이 기판에 탑재된 구조에서 외부 파워에 대한 피크 전류를 최소화 또는 줄일 수 있는 반도체 메모리 장치에 관한 것이다.
스마트 폰 등과 같은 전자 기기에는 고속동작 저전력 소비를 위해 모바일 다이나믹 랜덤 억세스 메모리(이하 DRAM)가 일반적으로 탑재될 수 있다.
그러한 DRAM은 메모리 용량을 늘리기 위해 멀티 칩 패키지 형태로 구현될 수 있다. 즉, 멀티 칩 패키지는 하나의 패키지에 복수의 메모리 다이들이 기판에 수직으로 적층되어 있는 구조를 의미할 수 있다. 예를 들어 하부 및 상부에 각기 형성된 메모리 다이들은 컨트롤러로부터 제공되는 신호를 공통으로 수신하는 구조 즉 멀티 랭크 구조를 취할 수 있다. 복수의 메모리 다이들이 기판에서 수직으로 적층된 경우에 복수의 메모리 다이들은 외부 파워를 이용하여 필요한 전압을 생성하는 복수의 차아지 펌프들을 구비할 수 있다.
또한, 복수의 메모리 다이들이 기판에 수평으로 배열된 경우에도 복수의 차아지 펌프들이 복수의 메모리 다이들 각각에 탑재될 수 있다.
복수의 메모리 다이들에 탑재된 복수의 차아지 펌프들이 한꺼번에 구동되면 산발적으로 구동되는 경우에 비해 동시 소모 전류량이 많게 되어 외부 파워에 대한 피크 전류가 증가된다.
본 발명이 해결하고자 하는 기술적 과제는, 복수의 메모리 다이들이 탑재된 구조에서 차아지 펌프의 구동 능력 및 소모 전류를 타 메모리 다이의 동작 상태 정보에 따라 차별적으로 제어할 수 있는 반도체 메모리 장치를 제공함에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 일 양상(an aspect)에 따라, 반도체 메모리 장치는,
복수의 메모리 다이들에 각기 설치된 복수의 차아지 펌프들과,
상기 복수의 차아지 펌프들을 제어하기 위해 상기 복수의 메모리 다이들에 각기 설치되며, 타 메모리 다이에 대한 동작 상태 정보를 수신하여 자신의 메모리 다이에 있는 상기 복수의 차아지 펌프들을 제어하기 위한 제어 신호들을 생성하는 펌프 매니징 회로를 구비한다.
본 발명의 실시 예에 따라, 상기 복수의 메모리 다이들은 멀티 칩 패키지 형태로 이루어질 수 있다.
본 발명의 실시 예에 따라, 상기 복수의 메모리 다이들은 실리콘 관통 전극을 통해 서로 연결될 수 있다.
본 발명의 실시 예에 따라, 상기 동작 상태 정보는 상기 타 메모리 다이에 대한 파워 업 신호일 수 있다.
본 발명의 실시 예에 따라, 상기 제어 신호들의 생성 시 상기 자신의 메모리 다이에 대한 현재의 동작 모드가 더 반영될 수 있다.
본 발명의 실시 예에 따라, 상기 제어 신호들의 생성 시 자신의 메모리 다이에 대한 전압 레벨 검출 정보가 더 반영될 수 있다.
본 발명의 실시 예에 따라, 상기 제어 신호들은 상기 복수의 차아지 펌프들에 인가되는 발진 클럭의 주기를 변경하는 신호를 포함할 수 있다.
본 발명의 실시 예에 따라, 상기 제어 신호들은 상기 복수의 차아지 펌프들 중 적어도 하나를 온 또는 오프시키기 위한 신호를 포함할 수 있다.
본 발명의 실시 예에 따라, 상기 제어 신호들은 상기 복수의 차아지 펌프들 내의 펌핑 구동 소자들을 차아지 펌핑 동작에 참여시키기 위한 신호를 포함할 수 있다.
본 발명의 실시 예에 따라, 상기 자신의 메모리 다이는 상기 동작 상태 정보를 수신할 타 메모리 다이가 미리 셋팅되도록 구성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 반도체 메모리 장치는,
복수의 메모리 다이들에 각기 설치된 복수의 전압 발생기들; 및
상기 복수의 전압 발생기들을 제어하여 패키지 전체의 전력을 관리하기 위해 상기 복수의 전압 발생기들에 각기 설치되며, 타 메모리 다이에 대한 동작 상태 정보를 수신하여 자신의 메모리 다이에 있는 상기 복수의 전압 발생기들을 제어하기 위한 제어 신호들을 생성하는 파워 매니징 회로를 구비한다.
본 발명의 실시 예에 따라, 상기 복수의 메모리 다이들은 기판의 상부에 수직방향으로 적층될 수 있다.
본 발명의 실시 예에 따라, 상기 복수의 메모리 다이들은 실리콘 관통 전극을 통해 어드레스, 커맨드, 또는 데이터를 수신할 수 있다.
본 발명의 실시 예에 따라, 상기 복수의 메모리 다이들은 평면적으로 분산 배치되며 하나의 메모리 컨트롤러에 공통으로 연결될 수 있다.
본 발명의 실시 예에 따라, 상기 복수의 메모리 다이들은 모바일 기기에 적용될 경우에 멀티 랭크 구조로 동작될 수 있다.
본 발명의 실시 예들의 구성에 따르면, 복수의 메모리 다이들이 탑재된 구조에서 차아지 펌프의 구동 능력 및 소모 전류가 차별적으로 제어되므로 내부 파워의 공급 능력이 안정화됨은 물론, 외부 파워에 대한 동시 소모 전류량이 줄어들어 피크 전류가 감소된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치가 적용된 패키지 구조를 보여주는 예시적 블록도이다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치에서의 차아지 펌프 회로 제어 동작을 설명하기 위해 제시된 도면이다.
도 3은 도 2중 제어 회로에 의해 제어되는 오실레이터의 출력을 예시적으로 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 파워 매니징 회로의 제어 동작을 설명하기 위해 제시된 도면이다.
도 5는 도 2중 차아지 펌프 회로를 보여주는 예시적 도면이다.
도 6은 본 발명의 또 다른 실시 예에 따른 메모리 다이들의 배치 구조를 보여주는 도면이다.
도 7은 도 6에 적용되는 차아지 펌프 회로의 예시도이다.
도 8은 도 7에 따른 동작 타이밍도이다.
도 9는 도 6에 적용되는 차아지 펌프 회로의 또 다른 예시도이다.
도 10은 도 9에 따른 타이밍도이다.
도 11은 컴퓨팅 디바이스에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 12는 클라우드 시스템에 적용된 본 발명의 응용 예를 도시한 블록도이다.
위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.
또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.
여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, DRAM 과 같은 휘발성 메모리의 리드 동작, 라이트 동작 등과 같은 기본적 동작 및 그러한 기본적 동작을 수행하기 위한 내부 기능회로에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치가 적용된 패키지 구조를 보여주는 예시적 블록도이다.
도 1을 참조하면 기판(108)의 상부에는 복수의 메모리 다이들(101,102,103)이 적층되어 있다. 제1 메모리 다이(101)는 제1 파워 매니징 회로(111)를 가지며, 제2 메모리 다이(102)는 제2 파워 매니징 회로(112)를 가지며, 제N 메모리 다이(103)는 제N 파워 매니징 회로(113)를 가질 수 있다. 여기서, N은 2 이상의 자연수일 수 있다.
상기 복수의 메모리 다이들(101,102,103)은 하나의 패키지(100)로 패키징되어 MCP 구조를 형성할 수 있다. 기판(108)의 하부에는 전기적 연결을 위한 복수의 범프(104)들이 형성될 수 있다. 상기 범프(104)들은 상기 기판(108)의 하부에 위치될 수 있는 프로세서 또는 메모리 컨트롤러와 상기 복수의 메모리 다이들(101,102,103)간의 전기적 연결을 담당한다.
복수의 메모리 다이들(101,102,103)은 인터커넥션 라인(106)을 통해 어드레스, 커맨드, 또는 데이터를 수신할 수 있다. 상기 인터커넥션 라인(106)은 실리콘 관통 전극(TSV)으로 형성될 수 있다.
복수의 메모리 다이들(101,102,103) 각각에는 외부 파워를 이용하여 내부의 각종 필요한 전압들을 생성하는 차아지 펌프가 복수로 설치될 수 있다.
제1 파워 매니징 회로(111)는 자신의 메모리 다이(101)에 있는 상기 복수의 차아지 펌프들을 제어하기 위한 제어 신호들을 생성하는 펌프 매니징 회로로서 기능한다. 제1 파워 매니징 회로(111)는 상기 제어 신호들을 생성하기 위해 타 메모리 다이(102,103)에 대한 동작 상태 정보 예컨대 파워 업 정보를 수신할 수 있다. 여기서, 펌프 매니징 회로인 제1 파워 매니징 회로(111)는 상기 복수의 차아지 펌프들을 제어하기 위해 상기 복수의 메모리 다이들(101,102,103)중 자신의 메모리 다이(101)에 설치된다.
제2 파워 매니징 회로(112)는 자신의 메모리 다이(102)에 있는 상기 복수의 차아지 펌프들을 제어하기 위한 제어 신호들을 생성하는 펌프 매니징 회로로서 기능한다. 제2 파워 매니징 회로(112)는 상기 제어 신호들을 생성하기 위해 타 메모리 다이(101,103)에 대한 동작 상태 정보 예컨대 파워 업 정보를 수신할 수 있다. 여기서, 펌프 매니징 회로인 제2 파워 매니징 회로(112)는 상기 복수의 차아지 펌프들을 제어하기 위해 상기 복수의 메모리 다이들(101,102,103)중 자신의 메모리 다이(102)에 설치된다.
제N 파워 매니징 회로(113)는 자신의 메모리 다이(103)에 있는 상기 복수의 차아지 펌프들을 제어하기 위한 제어 신호들을 생성하는 펌프 매니징 회로로서 기능한다. 제N 파워 매니징 회로(113)는 상기 제어 신호들을 생성하기 위해 타 메모리 다이(101,102)에 대한 동작 상태 정보 예컨대 파워 업 정보를 수신할 수 있다. 여기서, 펌프 매니징 회로인 제N 파워 매니징 회로(113)는 상기 복수의 차아지 펌프들을 제어하기 위해 상기 복수의 메모리 다이들(101,102,103)중 자신의 메모리 다이(103)에 설치된다.
복수의 메모리 다이들(101,102,103)은 모바일 DRAM을 포함할 수 있다.
모바일 DRAM 내의 메모리 셀 어레이 내에는 노말 메모리 셀들과 스페어 메모리 셀들이 존재할 수 있다. 노말 메모리 셀들과 스페어 메모리 셀들은 서로 동일한 사이즈와 형태를 가질 수 있다. 하나의 DRAM 메모리 셀은 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터로 이루어질 수 있다.
본 발명의 실시 예에서 액티브 동작은 메모리 셀로부터 데이터를 리드하거나 메모리 셀에 데이터를 라이트하기 위해 선택된 메모리 셀의 억세스 트랜지스터에 연결된 워드라인을 인에이블 하는 동작을 의미할 수 있다.
메모리 다이 내에 구비된 메모리 셀 어레이가 DRAM 셀들로 이루어진 것으로 설명되고 있으나, 이에 한정됨이 없이 DRAM 셀들 대신에 MRAM 셀들이 메모리 셀 어레이를 구성할 수도 있을 것이다.
에스램(SRAM) 또는 디램(DRAM)과 같은 휘발성 반도체 메모리 장치는 전원이 중단될 때 저장된 데이터를 잃어버린다. 이와 대조적으로, 자기 랜덤 억세스 메모리(MRAM)와 같은 불휘발성 반도체 메모리 장치는 전원 공급이 중단된 후에도 저장된 데이터를 유지한다. 따라서, 전원 불량 또는 전원 차단에 의하여 데이터의 소실을 원하지 않는 경우에, 불휘발성 반도체 메모리 장치가 데이터를 저장하는데 선호적으로 사용된다. 특히, STT-MRAM(Spin transfer torque magneto resistive random access memory)이 메모리를 구성하는 경우에 DRAM이 갖는 장점에 더하여 MRAM이 갖는 장점이 부가될 수 있다. STT-MRAM 셀은 MTJ(Magnetic Tunnel Junction) 소자와 선택 트랜지스터를 포함할 수 있다. 상기 MTJ 소자는 고정층(fixed layer)과 자유층(free layer) 및 이들 사이에 형성된 터널층을 기본적으로 포함할 수 있다. 상기 고정층의 자화 방향은 고정되어 있으며, 자유층의 자화 방향은 조건에 따라 고정층의 자화 방향과 같거나 역방향이 될 수 있다.
고 대역폭 메모리(High Bandwidth Memory)나 스택드 칩 구조가 고용량 및 고속 동작 등과 같은 하이 퍼포먼스의 제공을 위해 주목받고 있다.
고 대역폭 메모리(이하 HBM)는 메모리 구조의 한 형태로서, 하부에서 로직(Logic)회로의 역할을 수행하는 버퍼 다이(혹는 베이스 다이)상에 복수 개의 메모리 다이들이 적층된 형태를 이루고 있다. 여기서, 버퍼 다이와 메모리 다이들은 데이터 및 제어 신호들을 통신하기 위해 쓰루 실리콘 비아(Through Silicon Via: 이하 TSV)를 통해 각기 연결될 수 있다.
한편, 스택드 칩 구조의 형태로서 2.5D 칩 구조와 3D 칩 구조가 알려져 있다. 2.5D 칩 구조는 전기적 연결을 위한 PCB 대신에 인터포저(Interposer)를 사용하여 상기 HBM과 호스트(Host)를 서로 연결한 칩 구조이다. 이에 비해 3D 칩 구조는 호스트의 상부에 상기 HBM를 적층하여 호스트와 HBM을 직접 적으로 연결한 칩 구조이다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치에서의 차아지 펌프 회로 제어 동작을 설명하기 위해 제시된 도면이다.
도 2를 참조하면, 반도체 메모리 장치는 디텍터(120), 오실레이터(122), 펌프 드라이버(124), 차아지 펌프회로들(130,131,133), 및 컨트롤 회로(110)를 포함한다.
디텍터(120)는 기준 입력(I1)과 차아지 펌프 회로의 피드백 입력(I2)을 수신하여 비교차를 검출한다. 상기 비교차는 업/다운 신호(UP/DN)의 형태로 나타날 수 있다. 기준 입력(I1)이 피드백 입력(I2)보다 높을 경우에 UP 신호가 출력되고, 그 반대인 경우에 DN 신호가 출력될 수 있다. 오실레이터(122)는 상기 업/다운 신호에 따라 활성화되어 구동 발진신호(DOSC)를 출력한다. 상기 오실레이터(122)는 제1 제어 신호(CON1)에 응답하여 상기 구동 발진신호(DOSC)의 주기를 조절한다.
펌프 드라이버(124)는 상기 구동 발진신호(DOSC)에 의해 활성화되어 상기 발진 클럭(OSC)를 출력한다.
차아지 펌프 회로(130)는 상기 발진 클럭(OSC)에 따라 차아지 펌핑 동작을 수행한다.
차아지 펌프 회로(130)는 제2 제어 신호(CON2)에 응답하여 차아지 전달 시간을 조절할 수 있으며, 제3 제어 신호(CON3)의 상태에 따라 턴온 또는 턴오프될 수 있다. 나머지 차아지 펌프 회로들(131,133)의 동작도 상기 차아지 펌프 회로(130)와 동일하다.
컨트롤 회로(110)는 도 1의 펌프 매니징 회로로서 기능하는 파워 매니징 회로에 상응할 수 있다.
컨트롤 회로(110)는 복수의 차아지 펌프들을 제어하기 위한 제어 신호들을 생성하기 위해 참조 정보(RI)를 수신한다. 상기 참조 정보(RI)는 타 메모리 다이의 동작 상태 정보 예컨대 파워 업 정보를 포함할 수 있다. 예를 들어, 도 1의 경우에 제1 메모리 다이(101)의 동작이 시작되는 경우라고 하면, 제2 메모리 다이(102)나 제N 메모리 다이(103)의 파워 업 정보가 상기 참조 정보(RI)로서 제공될 수 있다. 이 경우에 상기 제1 메모리 다이(101)의 동작 시에 다른 모든 메모리 다이들의 파워 업 정보가 반드시 제공될 필요는 없다. 즉, 제1 메모리 다이(101)의 동작 시에 제2 메모리 다이(102) 및 제3 메모리 다이의 파워 업 정보가 참조되고, 제2 메모리 다이(102)의 동작 시에 제3 메모리 다이 및 제4 메모리 다이의 파워 업 정보가 참조될 수 있다. 결국, 임의의 메모리 다이의 동작 시에 참조 되어야 할 타 메모리 다이들이 미리 셋팅될 수 있다.
상기 참조 정보(RI)는 자신의 메모리 다이에 대한 현재의 동작 모드를 포함할 수 있다. 즉, 현재의 동작 모드가 상기 제어 신호들을 생성 시에 더 반영될 수 있는 것이다. 예를 들어, 제1 메모리 다이(101)의 동작 시에 제1 메모리 다이(101)의 동작 모드 예컨대 액티브 모드나 스탠바이 모드가 상기 제어 신호들의 생성에 관여하게 된다. 만약, 스탠바이 모드의 경우에는 액티브 모드에 비해 전력을 적게 소모하므로 차아지 펌프들을 모두 온 시킬 필요는 없다. 또한, 이 경우에 차아지 펌프 내에 차아지 펌핑에 관련된 트랜지스터들의 참여 개수를 조절하여 차아지 전달 시간을 상대적으로 느리게 할 수 있다. 상기 액티브 모드은 워드라인의 레벨을 전원전압 보다 높은 고전압의 레벨로 활성화 시키는 동작을 가리킨다. 리드 동작 이나 라이트 동작에서 선택된 메모리 셀의 워드라인은 고전압의 레벨로 액티베이션된다.
상기 참조 정보(RI)는 자신의 메모리 다이에 대한 전압 레벨 검출 정보를 더 포함할 수 있다. 예를 들어 내부전원 전압 발생기의 출력 전압이 모니터링 구간 내에서 설정된 기준 레벨보다 낮은 경우 턴온되는 차아지 펌프들을 개수를 증가시키거나 차아지 전달 시간을 빠르게 제어할 수 있다.
컨트롤 회로(110)는 라인(L10)을 통해 제1 제어 신호(CON1)를 출력할 수 있다. 상기 제1 제어 신호(CON1)는 오실레이터(122)로 인가된다. 오실레이터(122)는 상기 제1 제어 신호(CON1)에 응답하여 복수의 차아지 펌프들(130,131,133)에 인가되는 발진 클럭(OSC)의 주기를 변경하기 위한 구동 발진신호(DOSC)를 출력한다.
결국, 상기 제1 제어 신호(CON1)가 상기 구동 발진신호(DOSC)의 주파수를 느리게 하는 신호인 경우에 펌프 드라이버(124)의 구동 능력은 상대적으로 약해지고, 상기 발진 클럭(OSC)의 주기는 증가된다. 반대로, 상기 제1 제어 신호(CON1)가 상기 구동 발진신호(DOSC)의 주파수를 빠르게 하는 신호인 경우에 펌프 드라이버(124)의 구동 능력은 상대적으로 강해지고, 상기 발진 클럭(OSC)의 주기는 감소된다. 상기 발진 클럭(OSC)의 주기가 감소될 수록 차아지 펌프의 차아지 펌핑 능력은 증가된다.
컨트롤 회로(110)는 라인(L20)을 통해 제2 제어 신호(CON2)를 출력할 수 있다. 상기 제2 제어 신호(CON2)는 복수의 차아지 펌프들(130,131,133)로 개별적으로 인가된다. 상기 제2 제어 신호(CON2)는 복수의 차아지 펌프들(130,131,133)내의 펌핑 구동 소자들을 차아지 펌핑 동작에 참여시키기 위한 신호일 수 있다. 예를 들어, 도 5의 제2 스위칭부(SU2)내의 스위칭 소자들(SW1,SW2,SWn)의 스위칭에 따라 펌핑 구동 소자들(DT1,DT2,DTn)이 차아지 펌핑 동작에 선택적으로 참여하게 된다.
컨트롤 회로(110)는 라인(L30)을 통해 제3 제어 신호(CON3)를 출력할 수 있다. 상기 제3 제어 신호(CON3)는 복수의 차아지 펌프들(130,131,133)로 개별적으로 인가된다. 제3 제어 신호(CON3)는 상기 복수의 차아지 펌프들(130,131,133)을 각기 개별적으로 온 또는 오프시키기 위한 신호일 수 있다. 예를 들어, 차아지 펌프(130)는 라인(L30)을 통해 자신에게 할당된 제3 제어 신호(CON3)의 상태에 따라 턴온 또는 턴오프된다. 턴 오프인 경우에 도 5의 제1 스위칭부(SU1)내의 스위칭 소자(SW10)가 오픈되어 버퍼(BU1)의 입력단에 발진 클럭(OSC)이 인가되지 않는다.
도 3은 도 2중 제어 회로에 의해 제어되는 오실레이터의 출력을 예시적으로 보여주는 도면이다.
도 3을 참조하면, 오실레이터(122)로부터 출력되는 구동 발진신호(DOSC)의 다양한 형태가 나타나 있다. 제1 구동 발진신호(DOSC-1)는 가장 빠른 주기를 갖는 출력 신호이고, 제N 구동 발진신호(DOSC-n)은 가장 느린 주기를 갖는 출력 신호이다. 제1 제어 신호(CON1)에 의해 상기 제N 구동 발진신호(DOSC-n)가 출력되는 경우에 펌프 드라이버(124)의 구동 능력은 가장 낮게 되고 발진 클럭(OSC)의 주기는 상대적으로 증가하게 된다.
한편, 제1 제어 신호(CON1)에 의해 상기 제1 구동 발진신호(DOSC-1)가 출력되는 경우에 펌프 드라이버(124)의 구동 능력은 가장 높게 되고, 발진 클럭(OSC)의 주기는 상대적으로 감소하게 된다. 발진 클럭(OSC)의 주기가 감소될 수록 대응되는 차아지 펌프의 차아지 펌핑 능력은 증가된다.
도 4는 본 발명의 실시 예에 따른 파워 매니징 회로의 제어 동작을 설명하기 위해 제시된 도면이다.
도 4를 참조하면, 참조 정보(RI)를 형성하기 위해 402에서 타 메모리 다이(아더 메모리 다이)의 동작 상태 정보가 수신된다. 또한, 404에서 자신의 메모리 다이(현 메모리 다이)의 동작 모드 정보가 수신되며, 406에서 자신의 메모리 다이의 레벨 검출 정보가 수신된다. 결국, 타 메모리 다이의 파워 업 정보, 자신의 메모리 다이의 액티브 모드나 스탠바이 모드에 대한 정보, 및 자신의 메모리 다이의 전압 레벨 검출 정보 중의 적어도 하나가 제어 신호들의 생성을 위해 참조 정보로서 이용될 수 있다. 상기한 바와 같은 정보들이 수신되는 경우에 컨트롤 회로(110)는 상기 제어 신호들을 생성하여 차아지 펌프들이 제어되도록 할 수 있다. 이에 따라, 복수의 메모리 다이들이 탑재된 구조에서 차아지 펌프의 구동 능력 및 소모 전류가 차별적으로 제어되므로 내부 파워의 공급 능력이 안정화됨은 물론, 외부 파워에 대한 동시 소모 전류량이 줄어들어 피크 전류가 감소된다.
도 5는 도 2중 차아지 펌프 회로를 보여주는 예시적 도면이다.
도 5를 참조하면, 버퍼(BU1), 커패시터(C1), 피형 모오스 트랜지스터(PM1), 및 다이오드 커플드 피형 모오스 트랜지스터들(DT1,DT2,DTn)은 차아지 펌프 회로를 구성할 수 있다. 본 발명의 실시 예의 구현을 위해 도 5의 차아지 펌프 회로에서 제1 스위칭부(SU1)와 제2 스위칭부(SU2)가 더 구비될 수 있다.
제1 스위칭부(SU1)내의 스위칭 소자(SW10)가 제3 제어 신호(CON3)에 따라 클로즈되면, 발진 클럭(OSC)이 상기 버퍼(BU1)의 입력단에 인가된다. 한편, 제1 스위칭부(SU1)내의 스위칭 소자(SW10)가 제3 제어 신호(CON3)에 따라 오픈되면, 발진 클럭(OSC)이 상기 버퍼(BU1)의 입력단에 인가되지 않는다. 이와 같이 발진 클럭(OSC)이 차단되는 경우에 도 5의 차아지 펌프의 동작은 디세이블된다.
제2 스위칭부(SU2)내의 스위칭 소자들(SW1,SW2,SWn)이 제2 제어 신호(CON2)에 따라 모두 클로즈되면 펌핑 구동 소자로서 기능하는 다이오드 커플드 피형 모오스 트랜지스터들(DT1,DT2,DTn)이 모두 차아지 펌핑 동작에 참여하게 된다.
한편, 스위칭 소자들(SW1,SW2,SWn)중 스위칭 소자(SW1,SW2)이 제2 제어 신호(CON2)에 따라 클로즈되면 다이오드 커플드 피형 모오스 트랜지스터들(DT1,DT2)만이 차아지 펌핑 동작에 참여하게 된다. 이 경우에는 모든 스위칭 소자들(SW1,SW2,SWn)이 클로즈되는 경우에 비해 차아지 전달 시간이 느리다. 예를 들어, 내부 동작이 액티브 모드가 아닌 경우 즉 스탠바이 모드인 경우에 소모 전력이 상대적으로 적으므로 피크 전류의 감소를 위해 스위칭 소자들(SW1,SW2,SWn)중 일부 스위칭 소자들 만이 차아지 펌핑 동작에 참여되도록 제어할 수 있다.
도 5에서 차아지 펌프(130)는 발진 클럭(OSC)에 동기하여 차아지 펌핑 동작을 수행함에 의해 고전압(VPP)을 발생한다.
차아지 펌프(130)의 충전 노드(Y)는 스위칭 소자들(SW1,SW2,SWn)중 적어도 하나가 클로즈된 경우에 전원전압(VDD)의 레벨로 프리차아지되어 있다. 상기 차아지 펌프(130)의 펌핑 출력 노드(OU1)에 나타나는 고전압(VPP)은 도 2의 디텍터(110)로 피드백되어 기준전압과 비교된다. 기준전압에 비해 상기 고전압(VPP)이 낮으면 업 신호가 출력되어 오실레이터(112)에 인가된다. 오실레이터(112)의 출력에 의해 펌프 드라이버(114)로부터 발진 클럭(OSC)가 생성되면, 상기 스위치 소자(SW10)가 클로즈된 경우에 차아지 펌프회로내의 버퍼(BU1)에 인가된다. 이 경우에 피형 모오스 트랜지스터(PM1)의 게이트에도 상기 발진 클럭(OSC)이 인가된다.
상기 발진 클럭(OSC)이 로우에서 하이로 천이할 경우에 전원전압(VDD)의 레벨로 프리차아지되어 있던 충전 노드(Y)의 전압 레벨은 펌핑용 커패시터(C1)의 커플링 동작에 의해 전원전압 + 발진 클럭의 하이 레벨의 전압으로 상승된다. 이 경우에 피형 모오스 트랜지스터(PM1)는 턴 오프 상태에 있다.
한편, 발진 클럭(OSC)이 하이에서 로우로 천이할 경우에 펌핑용 커패시터(C1)의 차아지 펌핑 동작은 중단되고 피형 모오스 트랜지스터(PM1)가 턴온 상태로 감에 따라 상기 전원전압 + 발진 클럭의 하이 레벨의 전압으로 상승된 상기 충전 노드(Y)의 전압은 펌핑 출력 노드(OU1)로 전달된다. 이에 따라, 이퀄라이징 동작이 수행되어 상기 충전 노드(Y)의 전압은 전원전압(VDD)의 레벨을 향해 하강하기 시작한다.
다시, 발진 클럭(OSC)이 로우에서 하이로 천이할 경우에 피형 모오스 트랜지스터(PM1)가 턴 오프 상태로 가고, 전원전압(VDD)의 레벨로 프리차아지되어 있던 충전 노드(Y)의 전압 레벨은 전원전압 + 발진 클럭의 하이 레벨의 전압으로 다시 상승되는 차아지 펌핑 동작이 재개된다.
도 5의 경우에 차아지 펌프 회로의 동작 온/오프는 상기 스위칭 소자(SW10)가 담당한다. 또한, 차아지 전달 시간의 조절은 상기 스위칭 소자들(SW1,SW2,SWn)의 스위칭 동작을 제어함에 따라 수행된다.
도 6은 본 발명의 또 다른 실시 예에 따른 메모리 다이들의 배치 구조를 보여주는 도면이다.
도 6의 경우에 도 1의 구조와는 달리 메모리 다이들이 수평으로 배열된다. 예를 들어, 제1 메모리 다이(200)는 제N 메모리 다이(210)와 동일 층에서 배치될 수 있다. 제1 파워 매니징 회로(211)는 제1 메모리 다이(200)에 탑재되어 제1 메모리 다이(200)에 설치된 복수의 차아지 펌프들을 제어하기 위한 제어 신호들을 생성한다. 즉, 상기 제1 파워 매니징 회로(211)는 상기 제어 신호들을 생성하는 펌프 매니징 회로로서 기능한다.
제N 파워 매니징 회로(213)는 제N 메모리 다이(210)에 탑재되어 제N 메모리 다이(210)에 설치된 복수의 차아지 펌프들을 제어하기 위한 제어 신호들을 생성한다. 즉, 상기 제N 파워 매니징 회로(213)는 상기 제어 신호들을 생성하는 펌프 매니징 회로로서 기능한다.
도 6과 같이 메모리 다이들이 수평으로 배열된 경우에도 메모리 다이들 간의 통신에 의해 또는 메모리 컨트롤러를 통해 타 메모리 다이의 동작 상태 정보가 제공될 수 있다.
도 6의 메모리 다이들 각각은 온-다이 터미네이션(On-Die Termination) 또는 온-칩 터미네이션(On-Chip Termination) 이라고 불리는 임피던스 매칭회로가 메모리 다이 내의 패드 근방에 탑재될 수 있다. 일반적으로 온-다이 터미네이션 스킴(scheme)에 있어서, 전송 측에서는 소오스 터미네이션(Source Termination)이 행해지고, 수신측에서는 입력 패드에 연결된 수신 회로에 대하여 병렬로 연결된 터미네이션 회로에 의해 병렬 터미네이션이 행해진다. 고속 동작용 메모리 에서, 신호의 전송 스피드가 고속화됨에 따라 신호 전달에 걸리는 지연시간을 최소화하기 위해서 메모리 컨트롤러와 DRAM 간에 인터페이스 되는 신호의 스윙 폭은 점차로 줄어들고 있다. 신호의 스윙 폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스 단에서 임피던스 미스 매칭(mismatching, 부정합)에 따른 신호의 반사도 크리티컬(critical) 해진다. 신호의 전송 과정에서 임피던스 미스 매칭이 발생되면 신호 완결성(signal integrity)이슈가 심각하게 초래될 수 있다. 신호 완결성이 저하되는 경우에 신호의 고속 전송이 어렵게 되고, DRAM의 라이트 동작 및 리드 동작을 포함하는 억세스 동작에서의 에러가 유발될 수 있다. 따라서, 메모리 다이들 각각에 대하여 온-다이 터미네이션이 실행될 수 있다.
도 7은 도 6에 적용되는 차아지 펌프 회로의 예시도이다. 또한, 도 8은 도 7에 따른 동작 타이밍도이다.
도 7을 참조하면, 입력신호(A)와 입력신호(B)는 도 8에서 보여지는 바와 같이 서로 반대위상을 가지면서 클럭킹된다. 즉, A가 로우(Low)에서 하이(High)로 천이될 때, B는 하이에서 로우로 천이된다. 물론, 같은 방법으로 반대의 경우도 성립한다. 도 7의 회로에서 입력신호들(A,B)가 제로(zero)값과 전원전압(vcc)값 사이를 움직일 때, 출력신호들(A', B')은 전원전압(vcc)와 2배의 전원전압(2*vcc)값 사이를 움직인다. 입력신호(A)가 0 v에서 vcc로 움직이는 경우에, A' 노드는 vcc에서 2*vcc값으로 도 8에서 보여지는 바와 같이 변한다. 이때, B' 노드의 전압레벨은 엔형 모오스 트랜지스터(MNb)를 턴오프(turnoff)시키는 레벨(level)까지 미리 내려와 있어야 한다. 그렇지 않으면, 승압된 A' 노드의 차아지(charge)들이 상기 트랜지스터(MNb)를 통해 전원 노드(Pb)로 빠져나가 버린다. 그러한 경우에 원하는 승압 전위가 노드 A'에 만들어지지 않는다. 따라서, 두 입력 신호는 서로의 시간차를 가지면서 반대 위상으로 정확히 움직여야 함을 알 수 있다. 두 입력신호 중 로우에서 하이로 움직이는 신호가 발생하기 이전에, 다른 신호는 하이에서 로우로 이미 천이되어 있어야 한다. 같은 방법으로 반대의 경우에도 같은 신호 타이밍을 가져야 한다. 결국, 도 8에서 보여지는 바와 같이, 타이밍 스큐의 폭(SG)이 일정하게 유지되도록 하는 제어가 수행된다.
도 7의 경우에도 도 5의 구조와 유사하게 변경하고 스위칭 소자들을 추가하는 것에 의해 차아지 펌프의 온/오프 제어 및 차아지 전달 시간 제어가 수행될 수 있다.
도 9는 도 6에 적용되는 차아지 펌프 회로의 또 다른 예시도이다. 또한, 도 10은 도 9에 따른 타이밍도이다.
도 9를 참조하면, 제1 모오스 트랜지스터 MN1는 전원 전압 Vcc을 게이트 드레인 단자로 수신하고 소오스 단자를 통해 제1노드 N1상에 초기 전압을 제공한다. 메인 캐패시터로서의 제1캐패시시터 C1는 미리 설정된 캐패시턴스 값을 가지며, 일측 플레이트가 상기 제1노드 N1에 연결되고 타측 플레이트로는 인가되는 제1발진신호 OSC를 수신한다. 제3 모오스 트랜지스터 MN3는 상기 게1노드 N1에 게이트 및 소오스/드레인 단자가 연결되어 상기 제1노드의 전류를 자신의 드레인/소오스 단자로 제공한다. 서브 캐패시터로서의 제2캐패시터 C2는 상기 제1캐패시터의 상기 캐패시턴스 값보다 낮은 값을 가지며, 상기 제3 모오스트랜지스터의 상기 드레인/소오스 단자인 제2노드에 일측 플레이트가 연결되고 타측 플레이트로는 인가되는 제2 발진신호 /OSC를 수신한다. 제2 모오스 트랜지스터 MN2는 상기 제1노드에 드레인 단자가 연결되고 상기 제2 노드에 게이트 단자가 연결되고 출력노드에 소오스 단자가 연결되어 상기 제2 노드의 전압에 응답하여 상기 제1노드 상의 전압을 상기 출력노드 Vp에 제공한다.
여기서, 상기 제1,2,3 트랜지스터들 MN1, MN2, MN3은 노말(일반) N형 MOS 트랜지스터들이고, 제1,2캐패시터들 C1, C2는 캐패시턴스 값을 서로 다르게 가지는 일반적인 모오스 캐패시터들이다.
상기 제1 발진신호 OSC는 반도체 메모리 장치 내부에 형성된 발진기에 의해 일정주기로 발진되는 클럭으로서, 이는 도 10의 OSC 파형과 같다. 제2발진신호 /OSC는 상기 OSC와 주기는 같고 펄스 폭(pulse width)은 작은데, 이는 도 10의 /OSC 파형과 같다. 도 9의 출력단 Vp에는 상기 차아지 펌프 회로의 출력전압이 제공된다.
도 9에서, 제1트랜지스터 MN1은 게이트와 한쪽 소오스 또는 드레인이 전원전압에 연결되고 다른쪽 소오스/드레인은 노드 N1에 연결되어, 노드 N1의 초기 전압을 전원 전압 - 문턱 전압으로 세팅한 후 상기 노드 N1의 전압이 상기 전원전압보다 높아지는 경우에 노드 N1으로부터 전원전압쪽으로 전류가 역류하는 것을 방지하는 역할을 한다. 그리고 제2트랜지스터 MN2는 한쪽 소오스/드레인이 노드 N1에 연결되고 다른 쪽 소오스/드레인이 상기 Vp에 연결되어 있으며 게이트는 노드 N2에 연결되어, 노드 N1의 전압이 Vp 전압보다 높은 경우에는 노드 N1으로부터 전류를 Vp로 전달하고 반대로 Vp의 전압이 노드 N1의 전압보다 높아지는 경우에는 Vp로부터 노드 N1으로 전류가 역류하는 것을 방지하는 역할을 한다. 또한 제3트랜지스터MN3은 게이트와 한쪽 소오스/드레인이 노드 N1에 연결되고 다른 쪽 소오스/드레인 노드 N2에 연결되어, 노드 N1의 전압이 노드 N2의 전압보다 높은 경우에는 노드 N1으로부터 전류를 노드 N2에 전달하고, 반대로 노드 N2의 전압이 노드 N1의 전압보다 높아지는 경우에는 노드 N2로부터 노드 N1으로 전류가 역류하는 것을 방지하는 역할을 한다. 상기 제1,3트랜지스터 MN1,3는 실제로 다이오드 기능을 하는 소자이므로 필요시 동일한 특성을 가지는 다이오드로서 제조될 수 있다.
제1캐패시터 C1의 한쪽 전극(일측 플레이트라고도 함)은 노드 N1에 연결되고 다른 쪽 전극은 상기 제1발진신호 OSC에 연결된다. 여기서, 상기 C1의 캐패시턴스 값은 상기 노드 N1에 형성되어 있는 다른 모든 캐패시턴스 값보다 충분히 크도록 설계된다. 제2캐패시터 C2의 한쪽 전극은 노드 N2에 연결되고 다른쪽 전극은 상기 제2발진신호 /OSC에 연결된다. 여기서, 상기 C2의 캐패시턴스 값은 상기 노드 N2에 형성되어 있는 다른 모든 캐패시턴스 값보다 충분히 크도록 설계되며, 상기 C1의 캐패시턴스 값에 비해 절반 이하가 되는 캐패시턴스 값을 가지는 것이 바람직하다.
여기서, 도 9의 회로는 하나의 단위 차아지 펌프를 나타낸 것이며, 실제로 반도체 메모리 장치에 적용시 사안에 따라 직렬 및 병렬로 추가 접속이 가능하다. 예를들어, 상기 단위 차아지 펌프가 3볼트의 펌프능력을 가지는 것이라고 할 경우에, 출력되는 펌핑 전압을 9볼트로 하기 위해서는 도 9의 제1트랜지스터 MN1을 제외한 구성을 Vp단에 2부분 더 추가하면 된다. 또한, 전압은 그대로 하고 전류의 용량을 크게 하기 위해서는 상기 단위 차아지 펌프를 병렬로 구성하고 하나의 출력단에서 출력전압을 취하면 되는 것이다.
상기한 구성을 가지는 도 9의 회로에 대한 동작을 설명한다. 상기 회로에 전원전압 Vcc가 인가되면, 상기 제1트랜스터 MN1에 의해 노드 N1의 초기 전압은 전원전압-제1트랜지스터의 문턱 전압(즉 전원전압에서 제1 트랜지스터의 문턱전압을 뺀 전압)으로서 나타나고 노드 N2의 초기 전압은 전원 전압-2배의 문턱전압으로 나타난다. 이때 제1발진신호 OSC가 접지전압에서 전원전압의 레벨로 천이하면 메인 캐패시터 C1의 캐패시턴스가 상기 노드 N1의 캐패시턴스 보다 큰 값을 가지고 있으므로 상기 노드 N1의 전압은 상기 캐패시터 C1의 커플링작용에 의해 상기 OSC의 변화된 전압레벨만큼 더 증가된다. 즉 노드 N1의 전압은 초기 전압에서 전원전압만큼 승압된 전압이 되는데 이때의 레벨은 2배의 전원전압-문턱전압의 레벨이 된다. 따라서, 노드 N2의 전압은 MN3에 의해 2배의 전원 전압-2배의 문턱전압으로 나타난다. 이때, 도 10의 타이밍도에서 보여지는 바와 같이 /OSC가 OSC와는 시간 간격을 두고 상기 서브 캐패시터 C2에 입력된다. 상기 제2발진신호 /OSC가 접지전압에서 전원전압으로 천이하면, 제2캐패시터 C2의 커플링작용에 의해 /OSC의 전압 변화분의 거의 전부가 노드 N2에 전달되어 노드 N2의 전압은 3배의 전원전압-2배의 문턱전압의 레벨로 나타난다. 따라서 도 9의 동작을 전체적으로 정리하면, 노드 N1의 전압이 MN2를 통해 Vp에 전달될 때, 즉 MN2의 드레인이 되는 N1의 전압이 2 x 전원전압-문턱전압일 때, MN2의 게이트가 연결된 노드 N2의 전압은 3x 전원전압 - 2x문턱전압으로 나타남을 알 수 있다. 이에 따라 상기 제2트랜지스터 MN2의 게이트와 드레인 사이에는 전원전압-문턱전압에 상당하는 전압 차이가 발생하고, 따라서, 상기 MN2에 의한 전압손실이 하나도 없이 상기 노드 N1의 전압을 그대로 출력단 Vp에전달한다.
한편, 도 9에서 트랜지스터 기본소자의 드레인 소오스단자들을 바꾸어 구성할 수 있음은 물론이고, 다이오드를 트랜지스터 대신에 사용할 수 있으며, 사안에 따라 하나의 단위 차아지펌프를 직렬 및 또는 병렬로 확장하여 차아지 펌프 회로의 펌핑용량을 크게 하는 것이 가능하다.
도 11은 컴퓨팅 디바이스에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 11을 참조하면, 컴퓨팅 디바이스는 메모리 장치(4520)과 메모리 컨트롤러(4510)를 구비하는 메모리 시스템(4500)을 포함할 수 있다. 컴퓨팅 디바이스는 정보처리 장치나 컴퓨터 등을 포함할 수 있다. 일 예로, 컴퓨팅 디바이스는 메모리 시스템(4500) 이외에, 시스템 버스(4250)에 각기 전기적으로 연결된 모뎀(MODEM:4400), CPU(4100), 디램(DRAM:4200), 유저 인터페이스(4300)를 포함할 수 있다. 메모리 시스템(4500)에는 CPU(4100)에 의해 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다.
컴퓨팅 디바이스는 솔리드 스테이트 디스크(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 어플리케이션 칩셋(Application Chipset)에도 적용될 수 있다. 일 예로, 메모리 시스템(4500)은 SSD로 구성될 수 있으며, 이 경우 컴퓨팅 디바이스는 대용량의 데이터를 메모리 시스템(4500)에 저장할 수 있다.
메모리 장치(4520)가 DRAM인 경우에 상기 메모리 시스템(4500)내에서 메모리 컨트롤러(4510)는 DRAM(4520)으로 커맨드, 어드레스, 데이터, 또는 기타 제어 신호를 인가할 수 있다.
메모리 장치(4520)는 휘발성 메모리 또는 불휘발성 메모리로 구현될 수 있다. 휘발성 메모리는 DRAM(dynamic random access memory), SRAM(static random access memory), TRAM(thyristor RAM), Z-RAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)일 수 있다.
불휘발성 메모리는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(flash) 메모리, MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), PRAM(Phase change RAM), 저항 메모리(Resistive RAM: RRAM), 나노튜브 RRAM(Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory:NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)일 수 있다. 불휘발성 메모리의 단위 셀에는 1비트 또는 그 이상의 비트들이 저장될 수 있다.
CPU(4100)는 호스트로서 기능하며 컴퓨팅 디바이스의 제반 동작을 제어한다.
상기 CPU(4100)와 상기 메모리 컨트롤러(4510)간의 호스트 인터페이스는 호스트와 메모리 컨트롤러(4500) 사이의 데이터 교환을 수행하기 위한 다양한 프로토콜들을 포함한다. 예시적으로, 메모리 컨트롤러(4510)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트나 외부와 통신하도록 구성될 수 있다.
도 11과 같은 컴퓨팅 디바이스는 컴퓨터, UMPC (Ultra Mobile PC), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로서도 제공될 수도 있다.
메모리 장치(4520)이나 DRAM(4200)은 도 2를 통해 설명된 바와 같이 복수의 메모리 다이들이 탑재된 구조에서 차아지 펌프의 구동 능력 및 소모 전류가 차별적으로 제어될 수 있다. 따라서, 내부 파워의 공급 능력이 안정화됨은 물론, 외부 파워에 대한 동시 소모 전류량이 줄어들어 피크 전류가 감소된다.
도 11의 컴퓨팅 디바이스의 메모리 시스템(4500)은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 반도체 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 12는 클라우드 시스템에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 12를 참조하면, 클라우드 시스템 또는 클라우드 컴퓨팅 시스템은 클라우드 서버(14000), 사용자 DB(14100), 컴퓨팅 자원(14200) 및 복수의 사용자 단말기들을 포함하여 이루어질 수 있다.
여기서, 사용자 단말기는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로서 제공될 수도 있다.
클라우드 시스템은, 사용자 단말기의 요청에 따라 인터넷과 같은 정보 통신망을 통해 컴퓨팅 자원의 온 디맨드 아웃소싱 서비스를 제공할 수 있다. 클라우드 컴퓨팅 환경에서, 서비스 제공자는 서로 다른 물리적인 위치에 존재하는 데이터 센터의 컴퓨팅 자원를 가상화 기술로 통합하여 사용자들에게 필요로 하는 서비스를 제공할 수 있다.
서비스 사용자는 어플리케이션(Application), 스토리지(Storage), 운영체제(OS), 보안(Security) 등의 컴퓨팅 자원을 각 사용자 소유의 단말에 설치하여 사용하는 것이 아니라, 가상화 기술을 통해 생성된 가상 공간상의 서비스를 원하는 시점에 원하는 만큼 골라서 사용할 수 있다.
특정 서비스 사용자의 사용자 단말기는 인터넷 및 이동통신망을 포함하는 정보통신망을 통해 클라우드 컴퓨팅 서버(14000)에 접속한다. 사용자 단말기들은 클라우드 서버(14000)로부터 클라우드 컴퓨팅 서비스 특히, 동영상 재생 서비스를 제공받을 수 있다. 도면 내에서 사용자 단말기는 데스트탑 PC(14300), 스마트TV(14400), 스마트폰(14500), 노트북(14600), PMP(Portable Multimedia Player)(14700), 태블릿 PC(14800)이 예시적으로 나타나 있지만, 사용자 단말기는 이에 한정됨이 없이 인터넷 접속이 가능한 모든 전자 기기가 될 수 있다.
클라우드 서버(14000)는 클라우드 망에 분산되어 있는 다수의 컴퓨팅 자원(14200)을 통합하여 사용자 단말기에게 제공할 수 있다. 다수의 컴퓨팅 자원(14200)은 여러 가지 데이터 서비스를 포함하며, 사용자 단말기로 부터 업로드된 데이터를 포함할 수 있다. 클라우드 컴퓨팅 서버(14000)는 여러 곳에 분산되어 있는 동영상 데이터베이스를 가상화 기술로 통합하여 사용자 단말기가 요구하는 서비스를 제공한다.
사용자 DB(14100)에는 클라우드 컴퓨팅 서비스에 가입되어 있는 사용자 정보가 저장될 수 있다. 여기서, 사용자 정보는 로그인 정보와, 주소, 이름 등 개인 신용 정보를 포함할 수 있다. 또한, 사용자 정보는 동영상의 인덱스(Index)를 포함할 수 있다. 여기서, 인덱스는 재생을 완료한 동영상 목록과, 재생 중인 동영상 목록과, 재생 중인 동영상의 정지 시점 등을 포함할 수 있다.
사용자 DB(14100)에 저장된 동영상에 대한 정보는, 사용자 디바이스들 간에 공유될 수 있다. 따라서 예를 들어 노트북(14600)으로부터 재생 요청되어 노트북(14600)에게 소정 동영상 서비스를 제공한 경우, 사용자 DB(14100)에 소정 동영상 서비스의 재생 히스토리가 저장된다. 스마트폰(14500)으로부터 동일한 동영상 서비스의 재생요청이 수신되는 경우, 클라우드 컴퓨팅 서버(14000)는 사용자 DB(14100)을 참조하여 소정 동영상 서비스를 찾아서 재생한다.
스마트폰(14500)이 클라우드 서버(14000)를 통해 동영상 데이터 스트림을 수신하는 경우, 동영상 데이터 스트림을 디코딩하여 비디오를 재생하는 동작은, 휴대폰(12500)의 동작과 유사하다.
클라우드 컴퓨팅 서버(14000)는 사용자 DB(14100)에 저장된 소정 동영상 서비스의 재생 히스토리를 참조할 수도 있다. 예를 들어, 클라우드 서버(14000)는 사용자 단말기로부터 사용자 DB(14100)에 저장된 동영상에 대한 재생 요청을 수신한다. 동영상이 그 전에 재생 중이었던 것이면, 클라우드 서버(14000)는 사용자 단말기로의 선택에 따라 처음부터 재생하거나, 이전 정지 시점부터 재생하느냐에 따라 스트리밍 방법이 달라질 수 있다.
예를 들어, 사용자 단말기가 처음부터 재생하도록 요청한 경우에는 클라우드 서버(14000)가 사용자 단말기에게 해당 동영상을 첫 프레임부터 스트리밍 전송한다. 반면, 단말기가 이전 정지시점부터 이어서 재생하도록 요청한 경우에는, 클라우드 컴퓨팅 서버(14000)가 사용자 단말기에게 해당 동영상을 정지시점의 프레임부터 스트리밍 전송한다.
이 경우에 사용자 단말기에는, 전술한 본 발명의 반도체 메모리 장치가 모바일 DRAM으로서 포함될 수 있으며, 도 2를 통해 설명된 바와 같이 복수의 메모리 다이들이 기판에 탑재된 구조에서 차아지 펌프의 구동 능력 및 소모 전류가 차별적으로 제어될 수 있다. 따라서, 내부 파워의 공급 능력이 안정화될 뿐만 아니라, 외부 파워에 대한 동시 소모 전류량이 줄어들어 피크 전류가 감소된다. 따라서, 클라우드 시스템의 동작 퍼포먼스나 신뢰성이 증대될 수 있다.
전술한 예시적인 실시 예들은 본 발명의 개념을 제한하는 것으로 해석되어서는 아니된다. 몇몇 실시 예들이 설명되었지만, 당업자는 본 발명의 신규한 티칭 및 이점을 벗어나지 않고 많은 변형이 이들 실시 예에 대해 가능하다는 것을 쉽게 이해할 것이다. 따라서, 그러한 모든 변형은 청구 범위에 기재된 본 발명의 개념의 범위 내에 포함되는 것으로 해석되어야 한다.
110: 컨트롤 회로 111: 파워 매니징 회로
122: 오실레이터 130: 차아지 펌프 회로

Claims (10)

  1. 복수의 메모리 다이들에 각기 설치된 복수의 차아지 펌프들; 및
    상기 복수의 차아지 펌프들을 제어하기 위해 상기 복수의 메모리 다이들에 각기 설치되며, 타 메모리 다이에 대한 동작 상태 정보를 수신하여 자신의 메모리 다이에 있는 상기 복수의 차아지 펌프들을 제어하기 위한 제어 신호들을 생성하는 펌프 매니징 회로를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 복수의 메모리 다이들은 멀티 칩 패키지 형태로 이루어진 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 복수의 메모리 다이들은 실리콘 관통 전극을 통해 서로 연결되어 있는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 동작 상태 정보는 상기 타 메모리 다이에 대한 파워 업 신호인 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 제어 신호들의 생성 시 상기 자신의 메모리 다이에 대한 현재의 동작 모드가 더 반영되는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 제어 신호들의 생성 시 자신의 메모리 다이에 대한 전압 레벨 검출 정보가 더 반영되는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 제어 신호들은 상기 복수의 차아지 펌프들에 인가되는 발진 클럭의 주기를 변경하는 신호를 포함하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 제어 신호들은 상기 복수의 차아지 펌프들 중 적어도 하나를 온 또는 오프시키기 위한 신호를 포함하는 반도체 메모리 장치.
  9. 제1항에 있어서, 상기 제어 신호들은 상기 복수의 차아지 펌프들 내의 펌핑 구동 소자들을 차아지 펌핑 동작에 참여시키기 위한 신호를 포함하는 반도체 메모리 장치.
  10. 제1항에 있어서, 상기 자신의 메모리 다이는 상기 동작 상태 정보를 수신할 타 메모리 다이가 미리 셋팅되도록 구성된 반도체 메모리 장치.
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