KR20170038406A

KR20170038406A - Display Device

Info

Publication number: KR20170038406A
Application number: KR1020150137729A
Authority: KR
Inventors: 천대웅; 이현행
Original assignee: 엘지디스플레이 주식회사
Priority date: 2015-09-30
Filing date: 2015-09-30
Publication date: 2017-04-07
Also published as: KR102393315B1

Abstract

The present invention relates to a display apparatus capable of improving electrical connection properties between a pad electrode and a lead wiring. The display apparatus comprises: a pad electrode provided in a pad area on a substrate and a planarization layer, wherein the pad electrode and the planarization layer are spaced apart from each other.

Description

[0001]

본 발명은 디스플레이 장치에 관한 것으로서, 보다 구체적으로는 디스플레이 장치의 패드 영역에 관한 것이다. The present invention relates to a display device, and more particularly to a pad area of a display device.

현재까지 액정 디스플레이 장치(Liquid Crystal Display Device), 플라즈마 디스플레이 패널(Plasma Display Panel), 및 유기 발광 디스플레이 장치(Organic Light Emitting Display Device) 등과 같은 디스플레이 장치가 개발된 바 있다. Display devices such as a liquid crystal display device, a plasma display panel, and an organic light emitting display device have been developed.

디스플레이 장치는 화상을 디스플레이하기 위한 디스플레이 패널과 상기 디스플레이 패널을 구동하기 위한 패널 구동부를 포함하여 이루어지는데, 이하, 도면을 참조하여 종래의 디스플레이 장치에 대해서 설명하기로 한다. The display device includes a display panel for displaying an image and a panel driver for driving the display panel. Hereinafter, a conventional display device will be described with reference to the drawings.

도 1은 종래의 디스플레이 장치의 개략적인 평면도이다. 1 is a schematic plan view of a conventional display device.

도 1에서 알 수 있듯이, 종래의 디스플레이 장치는 디스플레이 패널(10) 및 패널 구동부(20)를 포함하여 이루어진다. 1, the conventional display apparatus includes a display panel 10 and a panel driving unit 20. [

상기 디스플레이 패널(10)은 화상을 디스플레이하는 표시 영역(DA)과 상기 표시 영역(DA)의 외곽에 구비되는 비표시 영역(NDA)으로 이루어진다. 또한, 상기 비표시 영역(NDA)에는 복수 개의 패드가 배열되어 있는 패드 영역(PA)이 마련되어 있다. The display panel 10 includes a display area DA for displaying an image and a non-display area NDA provided at the periphery of the display area DA. The non-display area NDA is provided with a pad area PA in which a plurality of pads are arranged.

상기 패널 구동부(20)는 상기 디스플레이 패널(10)의 패드 영역(PA)에 부착되어 있다. 이와 같은 패널 구동부(20)는 연성 인쇄 회로 필름(Flexible Printed Circuit Film)(21), 인쇄 회로 기판(Printed Circuit Board)(22), 및 구동칩(23)을 포함하여 이루어진다. 복수 개의 연성 인쇄 회로 필름(21)은 상기 디스플레이 패널(10)의 패드 영역(PA)에 부착되어 있고, 상기 인쇄 회로 기판(22)은 상기 복수 개의 연성 인쇄 회로 필름(21)에 연결되어 있으며, 상기 구동칩(23)은 상기 복수 개의 연성 인쇄 회로 필름(21) 상에 각각 형성되어 있다 The panel driving unit 20 is attached to the pad area PA of the display panel 10. The panel driving unit 20 includes a flexible printed circuit film 21, a printed circuit board 22, and a driving chip 23. A plurality of flexible printed circuit films 21 are attached to a pad area PA of the display panel 10 and the printed circuit board 22 is connected to the plurality of flexible printed circuit films 21, The driving chips 23 are respectively formed on the plurality of flexible printed circuit films 21

도 1의 확대도는 상기 디스플레이 패널(10)의 기판(1) 상에 구비된 신호 패드(11)와 연성 인쇄 회로 필름(21) 상에 구비된 리드 배선(미도시)이 복수 개의 도전볼(32)에 의해 전기적으로 연결되는 모습을 도시한 것으로서, 이와 같은 기판(1) 상의 신호 패드(11)와 상기 연성 인쇄 회로 필름(21) 상의 리드 배선 사이의 전기적 연결 모습에 대해서는 도 2를 참조하여 보다 구체적으로 설명하기로 한다. 1 is an enlarged view of the display panel 10 in which the signal pads 11 provided on the substrate 1 of the display panel 10 and the lead wirings (not shown) provided on the flexible printed circuit film 21 are connected to a plurality of conductive balls 32, an electrical connection between the signal pad 11 on the substrate 1 and the lead wiring on the flexible printed circuit film 21 will be described with reference to FIG. 2 More specifically, it will be described.

도 2는 종래의 디스플레이 장치의 패드 영역(PA)의 단면도로서, 이는 도 1의 I-I라인의 단면에 해당한다. 2 is a cross-sectional view of a pad area PA of a conventional display device, which corresponds to a cross section of the line I-I in Fig.

도 2에서 알 수 있듯이, 종래의 디스플레이 장치는 디스플레이 패널(10), 연성 인쇄 회로 필름(21), 및 도전성 접착 필름(30)을 포함하여 이루어진다. 2, the conventional display device includes a display panel 10, a flexible printed circuit film 21, and a conductive adhesive film 30. As shown in Fig.

상기 디스플레이 패널(10)은 기판(1), 신호 패드(11), 절연층(12), 연결 전극(13), 패시베이션층(14), 평탄화층(15), 및 패드 전극(16)을 포함하여 이루어진다. The display panel 10 includes a substrate 1, a signal pad 11, an insulating layer 12, a connection electrode 13, a passivation layer 14, a planarization layer 15, and a pad electrode 16 .

상기 신호 패드(11)는 상기 기판(1)의 상면 상에 형성되어 있고, 상기 절연층(12)은 상기 신호 패드(11)의 상면 상에 형성되어 있다. 상기 절연층(12)에는 콘택홀이 구비되어 있어, 상기 콘택홀을 통해서 상기 신호 패드(11)의 상면이 노출될 수 있다. The signal pad 11 is formed on the upper surface of the substrate 1 and the insulating layer 12 is formed on the upper surface of the signal pad 11. The insulating layer 12 is provided with a contact hole, and the upper surface of the signal pad 11 can be exposed through the contact hole.

상기 연결 전극(13)은 상기 절연층(12)의 상면 상에 형성되어 있다. 상기 연결 전극(13)은 상기 절연층(12)에 구비된 콘택홀을 통해서 상기 신호 패드(11)와 연결되어 있다. The connection electrode 13 is formed on the upper surface of the insulating layer 12. The connection electrode 13 is connected to the signal pad 11 through a contact hole provided in the insulating layer 12. [

상기 패시베이션층(14)은 상기 연결 전극(13)의 상면 상에 형성되어 있고, 상기 평탄화층(15)은 상기 패시베이션층(14)의 상면 상에 형성되어 있다. 상기 패시베이션층(14)과 상기 평탄화층(15)에는 상기 연결 전극(13)의 상면이 노출될 수 있도록 콘택홀이 구비되어 있다. The passivation layer 14 is formed on the upper surface of the connection electrode 13 and the planarization layer 15 is formed on the upper surface of the passivation layer 14. A contact hole is formed in the passivation layer 14 and the planarization layer 15 so that the top surface of the connection electrode 13 can be exposed.

상기 패드 전극(16)은 상기 패시베이션층(14)과 상기 평탄화층(15)에 구비된 콘택홀을 통해서 상기 연결 전극(13)에 연결되어 있다. 상기 패드 전극(16)의 일부는 상기 연결 전극(13)의 상면 상에 형성되고, 상기 패드 전극(16)의 나머지 부분은 상기 패시베이션층(14)의 상면 상에 형성되어 있다. The pad electrode 16 is connected to the connection electrode 13 through a contact hole formed in the passivation layer 14 and the planarization layer 15. A portion of the pad electrode 16 is formed on the upper surface of the connection electrode 13 and the remaining portion of the pad electrode 16 is formed on the upper surface of the passivation layer 14.

상기 연성 인쇄 회로 필름(21)은 상기 디스플레이 패널(10)의 위쪽에 위치하며 상기 도전성 접착 필름(30)을 통해서 상기 디스플레이 패널(10)에 부착되어 있다. 상기 연성 인쇄 회로 필름(21)의 하면 상에는 리드 배선(21a)이 구비되어 있다. 상기 리드 배선(21a)은 상기 패드 전극(16)과 일 대 일로 대응한다. The flexible printed circuit film 21 is positioned above the display panel 10 and is attached to the display panel 10 through the conductive adhesive film 30. On the lower surface of the flexible printed circuit film 21, a lead wiring 21a is provided. The lead interconnection 21a corresponds to the pad electrode 16 in a one-to-one correspondence.

상기 도전성 접착 필름(30)은 접착층(31) 및 복수 개의 도전볼(32)을 포함하여 이루어진다. 상기 접착층(31)은 상기 연성 인쇄 회로 필름(21)과 상기 디스플레이 패널(10)을 접착시킨다. 상기 복수 개의 도전볼(32)은 상기 리드 배선(21a)과 상기 패드 전극(16)을 전기적으로 연결시킨다. The conductive adhesive film 30 includes an adhesive layer 31 and a plurality of conductive balls 32. The adhesive layer (31) bonds the flexible printed circuit film (21) and the display panel (10). The plurality of conductive balls 32 electrically connect the lead interconnection 21a and the pad electrode 16.

따라서, 상기 연성 인쇄 회로 필름(21)에 형성된 상기 리드 배선(21a)은 상기 도전볼(32), 상기 패드 전극(16), 및 상기 연결 전극(13)을 각각 경유하여 상기 신호 패드(11)에 전기적으로 연결되며, 그에 따라, 상기 리드 배선(21a)을 통해서 상기 신호 패드(11)에 구동 신호가 인가될 수 있다. The lead wires 21a formed on the flexible printed circuit film 21 are electrically connected to the signal pad 11 via the conductive balls 32, the pad electrodes 16, and the connection electrodes 13, So that a driving signal can be applied to the signal pad 11 through the lead wiring 21a.

그러나, 이와 같은 종래의 디스플레이 장치는 상기 리드 배선(21a)과 상기 패드 전극(16) 사이의 간격이 일정하지 못하다. 즉, 상기 패드 전극(16)의 일부는 상기 연결 전극(13)의 상면 상에 형성되고 상기 패드 전극(16)의 나머지 부분은 상기 패시베이션층(14)의 상면 상에 형성되기 때문에, 상기 패드 전극(16)이 위치별로 단차가 발생하게 되고, 그에 따라 상기 패드 전극(16)과 상기 리드 배선(21a) 사이의 간격이 일정하지 못하다. However, in such a conventional display device, the interval between the lead interconnection 21a and the pad electrode 16 is not constant. That is, since a part of the pad electrode 16 is formed on the upper surface of the connection electrode 13 and the rest of the pad electrode 16 is formed on the upper surface of the passivation layer 14, The distance between the pad electrode 16 and the lead wire 21a is not constant.

이와 같이, 상기 패드 전극(16)과 상기 리드 배선(21a) 사이의 간격이 일정하지 못하기 때문에, 상기 패드 전극(16)과 상기 리드 배선(21a)을 전기적으로 연결시킬 때 다음과 같은 문제가 발생한다. Since the distance between the pad electrode 16 and the lead wiring 21a is not constant, the following problem occurs when the pad electrode 16 and the lead wiring 21a are electrically connected to each other Occurs.

상기 패드 전극(16)과 상기 리드 배선(21a) 사이의 전기적 연결은 상기 도전성 접착 필름(30)을 상기 디스플레이 패널(10)의 상면 상에 적층한 후 상기 도전성 접착 필름(30)의 상면 상에 상기 연성 인쇄 회로 필름(21)을 올려놓고 상기 연성 인쇄 회로 필름(21)을 가압하는 공정을 통해 이루어진다. 구체적으로, 상기 연성 인쇄 회로 필름(21)을 가압하면 상기 도전볼(32)에 의해서 상기 패드 전극(16)과 상기 리드 배선(21a)이 전기적으로 연결된다. The electrical connection between the pad electrode 16 and the lead interconnection 21a may be achieved by laminating the conductive adhesive film 30 on the upper surface of the display panel 10 and then by laminating the conductive adhesive film 30 on the upper surface of the conductive adhesive film 30 And pressing the flexible printed circuit film 21 by placing the flexible printed circuit film 21 thereon. More specifically, when the flexible printed circuit film 21 is pressed, the pad electrode 16 and the lead wiring 21a are electrically connected by the conductive ball 32. [

이때, 상대적으로 간격이 좁은 영역, 즉, 상기 패시베이션층(14)의 상면 상에 상기 패드 전극(16)이 형성된 영역에 위치하는 제1 도전볼(32a)에는 강한 압력이 가해져 상기 제1 도전볼(32a) 아래에 위치하는 상기 패드 전극(16)에 크랙이 발생하여 상기 패드 전극(16)과 상기 리드 배선(21a) 사이의 전기적 연결 특성이 떨어질 수 있다. 또한, 상대적으로 간격이 넓은 영역, 즉, 상기 연결 전극(13)의 상면 상에 상기 패드 전극(16)이 형성된 영역에 위치하는 제2 도전볼(32a)에는 압력이 가해지지 않게 되어, 상기 제2 도전볼(32a)이 형성된 영역에서는 상기 패드 전극(16)과 상기 리드 배선(21a) 사이의 전기적 연결이 이루어지지 않게 된다. At this time, a strong pressure is applied to the first conductive ball 32a located in the region where the pad electrode 16 is formed on the relatively narrow space, that is, the upper surface of the passivation layer 14, A crack may be generated in the pad electrode 16 located under the pad electrode 16a and the electrical connection characteristic between the pad electrode 16 and the lead wiring line 21a may be deteriorated. In addition, no pressure is applied to the second conductive balls 32a located in the region where the pad electrode 16 is formed on a relatively large area, that is, on the upper surface of the connection electrode 13, In the region where the second conductive ball 32a is formed, the pad electrode 16 and the lead interconnection 21a are not electrically connected.

이상과 같이, 종래의 경우 상기 패드 전극(16)의 일부는 상기 연결 전극(13)의 상면 상에 형성되고 상기 패드 전극(16)의 나머지 부분은 상기 패시베이션층(14)의 상면 상에 형성되기 때문에, 상기 패드 전극(16)과 상기 리드 배선(21a) 사이의 간격이 상대적으로 좁은 영역에서는 상기 패드 전극(16)에 크랙이 발생하여 상기 패드 전극(16)과 상기 리드 배선(21a) 사이의 전기적 연결 특성이 떨어지는 문제가 발생할 수 있고, 상기 패드 전극(16)과 상기 리드 배선(21a) 사이의 간격이 상대적으로 넓은 영역에서는 상기 패드 전극(16)과 상기 리드 배선(21a) 사이의 전기적 연결이 이루어지지 않는 문제가 발생할 수 있다. A portion of the pad electrode 16 is formed on the upper surface of the connecting electrode 13 and the remaining portion of the pad electrode 16 is formed on the upper surface of the passivation layer 14 A crack is generated in the pad electrode 16 in a region where the gap between the pad electrode 16 and the lead wiring 21a is relatively narrow and a crack is generated between the pad electrode 16 and the lead wiring 21a An electrical connection characteristic between the pad electrode 16 and the lead wiring 21a may be lowered in a region where the distance between the pad electrode 16 and the lead wiring 21a is relatively large, A problem may arise that this problem is not solved.

본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 상기 패드 전극과 상기 리드 배선 사이의 전기적 연결 특성을 향상시킬 수 있는 디스플레이 장치를 제공하는 것을 목적으로 한다. SUMMARY OF THE INVENTION It is an object of the present invention to provide a display device capable of improving the electrical connection characteristics between the pad electrode and the lead wirings.

상기 목적을 달성하기 위해서, 본 발명은 기판 상의 패드 영역에 구비된 패드 전극과 평탄화층을 포함하고, 상기 패드 전극과 평탄화층이 서로 이격되어 있는 디스플레이 장치를 제공한다. According to an aspect of the present invention, there is provided a display device including a pad electrode and a planarization layer provided in a pad region on a substrate, wherein the pad electrode and the planarization layer are spaced apart from each other.

이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다. According to the present invention as described above, the following effects can be obtained.

본 발명의 일 실시예에 따르면, 패드 전극이 평탄화층과 오버랩되지 않고 이격되어 있기 때문에, 상기 평탄화층으로 인해서 패드 전극의 상면에 단차가 발생하는 것이 방지될 수 있고, 그에 따라 패드 전극과 리드 배선 사이의 전기적 연결 특성이 향상될 수 있다. According to an embodiment of the present invention, since the pad electrode is spaced apart from the planarization layer without overlapping, it is possible to prevent a step from being formed on the upper surface of the pad electrode due to the planarization layer, Can be improved.

본 발명의 일 실시예에 따르면, 패드 전극이 패시베이션층과 오버랩되지 않고 이격되어 있기 때문에, 상기 패시베이션층으로 인해서 패드 전극의 상면에 단차가 발생하는 것이 방지될 수 있고, 그에 따라 패드 전극과 리드 배선 사이의 전기적 연결 특성이 향상될 수 있다. According to an embodiment of the present invention, since the pad electrode is spaced apart from the passivation layer without overlapping, it is possible to prevent a step from being formed on the upper surface of the pad electrode due to the passivation layer, Can be improved.

도 1은 종래의 디스플레이 장치의 개략적인 평면도이다.
도 2는 종래의 디스플레이 장치의 패드 영역의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치의 개략도이다.
도 4는 본 발명의 일 실시예에 따른 디스플레이 패널의 패드 영역의 개략적인 평면도이다.
도 5는 본 발명의 일 실시예에 따른 디스플레이 장치의 개략적인 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 디스플레이 장치의 개략적인 단면도이다.1 is a schematic plan view of a conventional display device.
2 is a cross-sectional view of a pad region of a conventional display device.
3 is a schematic diagram of a display device according to an embodiment of the present invention.
4 is a schematic plan view of a pad region of a display panel according to an embodiment of the present invention.
5 is a schematic cross-sectional view of a display device according to an embodiment of the present invention.
6 is a schematic cross-sectional view of a display device according to another embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention and the manner of achieving them will become apparent with reference to the embodiments described in detail below with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.The shapes, sizes, ratios, angles, numbers, and the like disclosed in the drawings for describing the embodiments of the present invention are illustrative, and thus the present invention is not limited thereto. Like reference numerals refer to like elements throughout the specification. In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail. In the case where the word 'includes', 'having', 'done', etc. are used in this specification, other parts can be added unless '~ only' is used. Unless the context clearly dictates otherwise, including the plural unless the context clearly dictates otherwise.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the constituent elements, it is construed to include the error range even if there is no separate description.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.In the case of a description of the positional relationship, for example, if the positional relationship between two parts is described as 'on', 'on top', 'under', and 'next to' Or " direct " is not used, one or more other portions may be located between the two portions.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the case of a description of a temporal relationship, for example, if the temporal relationship is described by 'after', 'after', 'after', 'before', etc., May not be continuous unless they are not used.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.The first, second, etc. are used to describe various components, but these components are not limited by these terms. These terms are used only to distinguish one component from another. Therefore, the first component mentioned below may be the second component within the technical spirit of the present invention.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다. It is to be understood that each of the features of the various embodiments of the present invention may be combined or combined with each other, partially or wholly, technically various interlocking and driving, and that the embodiments may be practiced independently of each other, It is possible.

이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.

도 3은 본 발명의 일 실시예에 따른 디스플레이 장치의 개략도로서, 이는 유기 발광 디스플레이 장치에 관한 것이다. 3 is a schematic diagram of a display device according to an embodiment of the present invention, which relates to an organic light emitting display device.

도 3에서 알 수 있듯이, 본 발명의 일 실시예에 따른 디스플레이 장치는 디스플레이 패널(100) 및 패널 구동부(200)를 포함하여 이루어진다. As shown in FIG. 3, the display apparatus according to an embodiment of the present invention includes a display panel 100 and a panel driver 200.

상기 디스플레이 패널(100)은 화상을 디스플레이하는 표시 영역(DA)과 상기 표시 영역(DA)의 외곽에 구비되는 비표시 영역(NDA)으로 이루어진다. 또한, 상기 비표시 영역(NDA)에는 복수 개의 패드가 배열되어 있는 패드 영역(PA)이 마련되어 있다. The display panel 100 includes a display area DA for displaying an image and a non-display area NDA provided at the periphery of the display area DA. The non-display area NDA is provided with a pad area PA in which a plurality of pads are arranged.

상기 표시 영역(DA)에는 게이트 라인(GL), 데이터 라인(DL), 전원 라인(VDD), 스위칭 박막 트랜지스터(S-TR), 구동 박막 트랜지스터(D-TR), 커패시터(C), 및 유기 발광 다이오드(OLED)가 형성되어 있다. The display region DA includes a gate line GL, a data line DL, a power supply line VDD, a switching thin film transistor S-TR, a driving thin film transistor D-TR, a capacitor C, A light emitting diode (OLED) is formed.

상기 게이트 라인(GL)과 상기 데이터 라인(DL)은 서로 교차하도록 배열되고, 상기 데이터 라인(DL)과 상기 전원 라인(VDD)은 서로 평행하게 배열될 수 있다. 이와 같은 게이트 라인(GL), 데이터 라인(DL), 및 전원 라인(VDD)에 의해서 개별 화소가 정의될 수 있다. The gate line GL and the data line DL may be arranged to intersect with each other and the data line DL and the power source line VDD may be arranged in parallel with each other. Individual pixels can be defined by the gate line GL, the data line DL, and the power source line VDD.

상기 스위칭 박막 트랜지스터(S-TR)는 상기 게이트 라인(GL)으로부터 공급되는 게이트 신호에 따라 스위칭되어 상기 데이터 라인(DL)으로부터 공급되는 데이터 전압을 상기 구동 박막 트랜지스터(D-TR)에 공급한다. The switching thin film transistor S-TR is switched according to a gate signal supplied from the gate line GL to supply a data voltage supplied from the data line DL to the driving thin film transistor D-TR.

상기 구동 박막 트랜지스터(D-TR)는 상기 스위칭 박막 트랜지스터(S-TR)로부터 공급되는 데이터 전압에 따라 스위칭되어 상기 전원 라인(VDD)에서 공급되는 전원으로부터 데이터 전류를 생성하여 상기 유기 발광 다이오드(OLED)에 공급한다. The driving thin film transistor D-TR is switched according to a data voltage supplied from the switching thin film transistor S-TR to generate a data current from a power source supplied from the power source line VDD, .

상기 커패시터(C)는 상기 구동 박막 트랜지스터(D-TR)에 공급되는 데이터 전압을 한 프레임 동안 유지시키는 것으로서, 상기 구동 박막 트랜지스터(D-TR)의 게이트 단자 및 소스 단자에 각각 연결된다. The capacitor C maintains the data voltage supplied to the driving thin film transistor D-TR for one frame, and is connected to the gate terminal and the source terminal of the driving thin film transistor D-TR, respectively.

상기 유기 발광 다이오드(OLED)는 상기 구동 박막 트랜지스터(D-TR)에서 공급되는 데이터 전류에 따라 소정의 광을 발광한다. 상기 유기 발광 다이오드(OLED)는 상기 구동 박막 트랜지스터(D-TR)의 소스 전극에 연결된 양극, 및 상기 양극 위에 차례로 형성된 발광층과 음극을 포함하여 이루어진다. 상기 유기 발광 다이오드(OLED)의 음극은 저전원 라인(VSS)과 연결된다. The organic light emitting diode OLED emits a predetermined light according to a data current supplied from the driving thin film transistor D-TR. The organic light emitting diode OLED includes a cathode connected to a source electrode of the driving thin film transistor D-TR, and a light emitting layer and a cathode sequentially formed on the anode. The cathode of the organic light emitting diode OLED is connected to the low power line VSS.

이와 같은 표시 영역(DA)의 구체적인 구성은 다양하게 변경될 수 있다. 예를 들어, 상기 표시 영역(DA)에는 상기 구동 박막 트랜지스터(D-TR)의 문턱 전압 편차를 센싱하여 보상하기 위해서 상기 구동 박막 트랜지스터(D-TR)의 소스 단자와 연결되는 센싱 박막 트랜지스터 및 상기 센싱 박막 트랜지스터에 연결되는 기준 라인이 추가로 형성될 수 있다. The specific configuration of the display area DA may be variously changed. For example, the display area DA may include a sensing thin film transistor connected to a source terminal of the driving thin film transistor D-TR for sensing and compensating for a threshold voltage deviation of the driving thin film transistor D-TR, A reference line connected to the sensing thin film transistor may be additionally formed.

상기 패널 구동부(200)는 상기 디스플레이 패널(100)의 패드 영역(PA)에 부착되어 있다. 이와 같은 패널 구동부(200)는 연성 인쇄 회로 필름(Flexible Printed Circuit Film)(210), 인쇄 회로 기판(Printed Circuit Board)(220), 및 구동칩(230)을 포함하여 이루어진다. The panel driving unit 200 is attached to a pad area PA of the display panel 100. The panel driving unit 200 includes a flexible printed circuit film 210, a printed circuit board 220, and a driving chip 230.

복수 개의 연성 인쇄 회로 필름(210)은 상기 디스플레이 패널(100)의 패드 영역(PA)에 부착되어 있다. 상기 인쇄 회로 기판(220)은 상기 복수 개의 연성 인쇄 회로 필름(210)에 연결되어 있어, 상기 연성 인쇄 회로 필름(210)을 통해 상기 디스플레이 패널(100)에 각종 신호를 공급한다. 도시하지는 않았지만, 상기 인쇄 회로 기판(220) 상에는 타이밍 제어부, 각종 전원 회로, 및 메모리 소자 등이 실장되어 있다. 상기 구동칩(230)은 상기 복수 개의 연성 인쇄 회로 필름(210) 상에 형성되어 있다. 이와 같이 연성 인쇄 회로 필름(210) 상에 데이터 구동 집적 회로와 같은 구동칩(230)이 형성되어 COF(chip on film) 구조를 이룰 수 있으나, 반드시 그에 한정되는 것은 아니고, 상기 디스플레이 패널(100) 상에 칩(chip)이 형성되어 COG(chip on glass) 구조를 이룰 수도 있다.A plurality of flexible printed circuit films 210 are attached to the pad area PA of the display panel 100. The printed circuit board 220 is connected to the plurality of flexible printed circuit films 210 to supply various signals to the display panel 100 through the flexible printed circuit film 210. Although not shown, a timing control unit, various power supply circuits, memory devices, and the like are mounted on the printed circuit board 220. The driving chip 230 is formed on the plurality of flexible printed circuit films 210. The driving chip 230 may be formed on the flexible printed circuit film 210 to form a chip on film (COF) structure. However, the present invention is not limited thereto. And a chip on glass (COG) structure may be formed.

도 4는 본 발명의 일 실시예에 따른 디스플레이 패널의 개략적인 평면도로서, 이는 패드 영역(PA)에 관한 것이다. 도 4에는 설명의 편의를 위해서 다른 구성들은 생략하고 패드 전극(180), 패시베이션층(160) 및 평탄화층(170)을 위주로 도시하였다. 4 is a schematic plan view of a display panel according to an embodiment of the present invention, which relates to a pad area PA. 4, the pad electrode 180, the passivation layer 160, and the planarization layer 170 are mainly shown for the sake of convenience of description.

도 4에서 알 수 있듯이, 기판(1)의 패드 영역(PA)에는 복수 개의 패드 전극(180)이 배열되어 있고, 상기 복수 개의 패드 전극(180)들 사이에는 패시베이션층(160)과 평탄화층(170)이 형성되어 있다. 후술하는 단면도를 통해 알 수 있듯이, 상기 패시베이션층(160)은 상기 평탄화층(170) 아래에 위치하고, 상기 평탄화층(170)은 상기 패시베이션층(160) 위에 위치한다. 4, a plurality of pad electrodes 180 are arranged in a pad area PA of the substrate 1, and a passivation layer 160 and a planarization layer (not shown) are formed between the plurality of pad electrodes 180, 170 are formed. The passivation layer 160 is positioned below the planarization layer 170 and the planarization layer 170 is positioned over the passivation layer 160. As shown in FIG.

이때, 상기 패시베이션층(160)은 상기 패드 전극(180)과 오버랩되지 않고 상기 평탄화층(170)도 상기 패드 전극(180)과 오버랩되지 않는다. 또한, 상기 패시베이션층(160)과 평탄화층(170)은 상기 패드 전극(180)과 인접한 영역에서 서로 동일한 패턴으로 형성될 수 있다. 다시 말하면, 상기 패드 전극(180)과 인접한 영역에서 상기 패시베이션층(160)의 측면과 상기 평탄화층(170)의 측면은 서로 일치할 수 있다. At this time, the passivation layer 160 does not overlap with the pad electrode 180, and the planarization layer 170 does not overlap the pad electrode 180. In addition, the passivation layer 160 and the planarization layer 170 may be formed in the same pattern in the region adjacent to the pad electrode 180. In other words, the side surface of the passivation layer 160 and the side surface of the planarization layer 170 in the region adjacent to the pad electrode 180 may coincide with each other.

예를 들어, 도시된 바와 같이 상기 패드 전극(180)이 사각형의 평면구조를 가질 경우, 상기 패드 전극(180)의 네 변과 마주하는 각각의 영역에서 상기 패시베이션층(160)의 측면과 상기 평탄화층(170)의 측면이 서로 일치할 수 있다. 또한, 평면 구조상에서, 상기 패드 전극(180)의 좌측 변에서 제1 거리(D1)만큼 상기 패시베이션층(160) 및 상기 평탄화층(170)이 이격되어 있고, 상기 패드 전극(180)의 우측 변에서 제2 거리(D2)만큼 상기 패시베이션층(160) 및 상기 평탄화층(170)이 이격되어 있고, 상기 패드 전극(180)의 상측 변에서 제3 거리(D3)만큼 상기 패시베이션층(160) 및 상기 평탄화층(170)이 이격되어 있고, 상기 패드 전극(180)의 하측 변에서 제4 거리(D4)만큼 상기 패시베이션층(160) 및 상기 평탄화층(170)이 이격되어 있다. 상기 제1 거리(D1), 제2 거리(D2), 제3 거리(D3), 및 제4 거리(D4) 각각은 서로 동일할 수도 있고, 서로 상이할 수도 있다. For example, when the pad electrode 180 has a quadrangular planar structure, the side surface of the passivation layer 160 and the surface of the passivation layer 160 in the respective regions facing the four sides of the pad electrode 180, The sides of the layer 170 can coincide with each other. The passivation layer 160 and the planarization layer 170 are spaced apart from each other by a first distance D1 from the left side of the pad electrode 180 in a planar structure. The passivation layer 160 and the planarization layer 170 are spaced apart from each other by a second distance D2 from the upper side of the pad electrode 180 and the passivation layer 160 and the planarization layer 170 are spaced apart from the upper side of the pad electrode 180 by a third distance D3. The passivation layer 160 and the planarization layer 170 are spaced apart from each other by a fourth distance D4 from the lower side of the pad electrode 180. [ The first distance D1, the second distance D2, the third distance D3 and the fourth distance D4 may be the same or different from each other.

이와 같이 본 발명의 일 실시예에 따르면, 상기 패드 전극(180)이 상기 패시베이션층(160) 및 평탄화층(170)과 오버랩되지 않고 소정 거리(D1, D2, D3, D4) 만큼 이격되어 있기 때문에, 상기 패시베이션층(160) 및 평탄화층(170)으로 인해서 상기 패드 전극(180)의 상면에 단차가 발생하는 것이 방지될 수 있고, 그에 따라 상기 패드 전극(180)과 상기 리드 배선 사이의 전기적 연결 특성이 향상될 수 있다. According to an embodiment of the present invention, since the pad electrode 180 is spaced apart from the passivation layer 160 and the planarization layer 170 by a predetermined distance D1, D2, D3, and D4, The passivation layer 160 and the planarization layer 170 can prevent a step from being formed on the top surface of the pad electrode 180 and thus the electrical connection between the pad electrode 180 and the lead wiring The characteristics can be improved.

또한, 상기 패시베이션층(160) 및 평탄화층(170)을 상기 패드 전극(180)과 오버랩되지 않도록 형성함에 있어서, 상기 패드 전극(180)과 마주하는 영역에서 상기 패시베이션층(160)의 측면과 상기 평탄화층(170)의 측면을 서로 일치하게 형성함으로써, 동일한 패턴의 마스크를 이용하여 상기 패시베이션층(160)과 상기 평탄화층(170)을 패턴 형성할 수 있는 장점이 있다. When the passivation layer 160 and the planarization layer 170 are formed so as not to overlap the pad electrode 180, the side surface of the passivation layer 160 in the region facing the pad electrode 180, The passivation layer 160 and the planarization layer 170 can be patterned by using masks having the same pattern by forming side surfaces of the planarization layer 170 to be coincident with each other.

이하에서는, 단면 구조를 통해서 본 발명의 특징에 대해서 보다 상세히 설명하기로 한다. Hereinafter, the features of the present invention will be described in more detail through a cross-sectional structure.

도 5는 본 발명의 일 실시예에 따른 디스플레이 장치의 개략적인 단면도이다. 도 5의 좌측 도면은 패드 영역(PA)의 단면도로서 이는 도 4의 I-I라인의 단면에 해당하고, 도 5의 우측 도면은 표시 영역(DA)의 단면도이다. 패드 영역(PA)의 단면도와 표시 영역(DA)의 단면도를 함께 도시함으로써, 각각의 층들의 적층 순서 등을 보다 용이하게 비교할 수 있다. 5 is a schematic cross-sectional view of a display device according to an embodiment of the present invention. 5 is a cross-sectional view of the pad area PA, which corresponds to the cross-section of line I-I in FIG. 4, and the right-hand side of FIG. 5 is a cross-sectional view of the display area DA. By showing the sectional view of the pad area PA and the sectional view of the display area DA together, it is possible to more easily compare the stacking order and the like of the respective layers.

우선, 도 5의 우측 도면을 통해서 표시 영역(DA)의 단면 구조에 대해서 설명한 후, 이어서, 도 5의 좌측 도면을 통해서 패드 영역(PA)의 단면 구조에 대해서 설명하기로 한다. First, the sectional structure of the display area DA will be described with reference to the right side view of FIG. 5, and then the sectional structure of the pad area PA will be described with reference to the left side view of FIG.

기판(1)의 표시 영역(DA) 상에는 차광층(105), 버퍼층(110), 액티브층(115), 게이트 절연막(120), 게이트 전극(131), 층간 절연막(140), 드레인 전극(151), 소스 전극(152), 패시베이션층(160), 평탄화층(170), 애노드 전극(181), 뱅크층(190), 유기 발광층(191), 및 캐소드 전극(193)이 차례로 형성되어 있다. A light shielding layer 105, a buffer layer 110, an active layer 115, a gate insulating film 120, a gate electrode 131, an interlayer insulating film 140, and a drain electrode 151 are formed on the display region DA of the substrate 1 A source electrode 152, a passivation layer 160, a planarization layer 170, an anode electrode 181, a bank layer 190, an organic light emitting layer 191, and a cathode electrode 193 are formed in this order.

상기 차광층(105)은 상기 기판(1)의 상면 상에 형성되어 있다. 상기 차광층(105)은 상기 기판(1)을 통해서 상기 액티브층(115)으로 외부 광이 입사되는 것을 방지하는 역할을 한다. 따라서, 상기 차광층(105)은 상기 액티브층(115)과 오버랩되면서 상기 액티브층(115)보다 넓은 면적으로 형성될 수 있다. The light-shielding layer 105 is formed on the upper surface of the substrate 1. The light shielding layer 105 serves to prevent external light from entering the active layer 115 through the substrate 1. Accordingly, the light shielding layer 105 may be formed to have a larger area than the active layer 115 while overlapping with the active layer 115.

상기 버퍼층(110)은 상기 차광층(105)의 상면 상에 형성되어 있다. 상기 버퍼층(110)은 상기 차광층(105)과 상기 액티브층(115) 사이에 형성되어 상기 차광층(105)과 상기 액티브층(115)을 절연시킬 수 있다. 또한, 상기 버퍼층(110)은 상기 기판(1)에 포함된 불순물이 상기 액티브층(115)으로 확산되는 것을 방지하는 역할도 수행할 수 있다. The buffer layer 110 is formed on the upper surface of the light shielding layer 105. The buffer layer 110 may be formed between the light shielding layer 105 and the active layer 115 to insulate the light shielding layer 105 from the active layer 115. The buffer layer 110 may also prevent impurities contained in the substrate 1 from diffusing into the active layer 115.

상기 액티브층(115)은 상기 버퍼층(110)의 상면 상에 형성되어 있다. 상기 액티브층(115)은 상기 게이트 전극(131)과 중첩되도록 형성되어 박막 트랜지스터에서 전자가 이동하는 채널 역할을 한다. 상기 액티브층(115)은 실리콘계 반도체 물질로 이루어질 수도 있고, 산화물계 반도체 물질로 이루어질 수도 있다.The active layer 115 is formed on the upper surface of the buffer layer 110. The active layer 115 overlaps with the gate electrode 131 and functions as a channel through which electrons move in the thin film transistor. The active layer 115 may be made of a silicon-based semiconductor material or an oxide-based semiconductor material.

상기 게이트 절연막(120)은 상기 액티브층(115)의 상면 상에 형성되어 있다. 상기 게이트 절연막(120)은 상기 액티브층(115)과 상기 게이트 전극(131) 사이에 형성되어 상기 액티브층(115)과 상기 게이트 전극(131)을 절연시킨다. 상기 게이트 절연막(120)은 무기 절연 물질, 예를 들어, 실리콘 산화막(SiO_X), 실리콘 질화막(SiN_X), 또는 이들의 다중막으로 이루어질 수 있으나, 반드시 그에 한정되는 것은 아니다. The gate insulating layer 120 is formed on the upper surface of the active layer 115. The gate insulating layer 120 is formed between the active layer 115 and the gate electrode 131 to isolate the active layer 115 from the gate electrode 131. The gate insulating layer 120 may be formed of an inorganic insulating material, for example, a silicon oxide (SiO _x ) layer, a silicon nitride (SiN _x ) layer, or a multilayer thereof. However, the gate insulating layer 120 is not limited thereto.

상기 게이트 전극(131)은 상기 게이트 절연막(120)의 상면 상에 형성되어 있다. 상기 게이트 전극(131)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 반드시 그에 한정되는 것은 아니다. The gate electrode 131 is formed on the upper surface of the gate insulating layer 120. The gate electrode 131 may be formed of any one selected from the group consisting of Mo, Al, Cr, Au, Ti, Ni, Ne, And may be a single layer or multiple layers made of these alloys, but it is not necessarily limited thereto.

상기 층간 절연막(140)은 상기 게이트 전극(131)의 상면 상에 형성되어 있다. 상기 층간 절연막(140)은 상기 게이트 전극(131)과 상기 드레인/소스 전극(151, 152) 사이에 형성되어 상기 게이트 전극(131)과 상기 드레인/소스 전극(151, 152)을 절연시킨다. 상기 층간 절연막(140)에는 상기 액티브층(115)의 일측과 타측을 각각 노출시키는 복수 개의 콘택홀이 형성되어 있다. 상기 층간 절연막(140)은 무기 절연 물질 예를 들어, 실리콘 산화막(SiO_X), 실리콘 질화막(SiN_X), 또는 이들의 다중막으로 형성될 수 있지만, 반드시 그에 한정되는 것은 아니다. The interlayer insulating layer 140 is formed on the upper surface of the gate electrode 131. The interlayer insulating layer 140 is formed between the gate electrode 131 and the drain and source electrodes 151 and 152 to insulate the gate electrode 131 from the drain and source electrodes 151 and 152. The interlayer insulating layer 140 is formed with a plurality of contact holes exposing one side and the other side of the active layer 115, respectively. The interlayer insulating layer 140 may be formed of an inorganic insulating material, for example, a silicon oxide layer (SiO _x ), a silicon nitride layer (SiN _x ), or a multilayer thereof. However, the present invention is not limited thereto.

상기 드레인 전극(151) 및 상기 소스 전극(152)은 상기 층간 절연막(140)의 상면 상에서 서로 마주하고 있다. 상기 드레인 전극(151)과 상기 소스 전극(152)은 상기 층간 절연막(140)에 형성된 콘택홀을 통해서 상기 액티브층(115)의 일측과 타측에 각각 연결된다. 상기 드레인 전극(151) 및 상기 소스 전극(152)은 서로 동일한 물질로 동일한 공정을 통해 형성된다. 상기 드레인 전극(151) 및 상기 소스 전극(152)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 반드시 그에 한정되는 것은 아니다. The drain electrode 151 and the source electrode 152 are opposed to each other on the upper surface of the interlayer insulating layer 140. The drain electrode 151 and the source electrode 152 are connected to one side and the other side of the active layer 115 through a contact hole formed in the interlayer insulating layer 140. The drain electrode 151 and the source electrode 152 are formed of the same material through the same process. The drain electrode 151 and the source electrode 152 may be formed of one selected from the group consisting of Mo, Al, Cr, Au, Ti, Ni, (Cu), or an alloy thereof. However, the present invention is not limited thereto.

상기 패시베이션층(160)은 상기 드레인 전극(151)과 상기 소스 전극(152)의 상면 상에 형성되어 있다. 상기 패시베이션층(160)은 박막 트랜지스터를 보호하는 역할을 한다. 상기 패시베이션층(160)은 무기 절연 물질, 예를 들어, 실리콘 산화막(SiO_X) 또는 실리콘 질화막(SiN_X)으로 이루어질 수 있으나, 반드시 그에 한정되는 것은 아니다. The passivation layer 160 is formed on the upper surface of the drain electrode 151 and the source electrode 152. The passivation layer 160 protects the thin film transistor. The passivation layer 160 may be formed of an inorganic insulating material, for example, a silicon oxide film (SiO _x ) or a silicon nitride film (SiN _x ), but the present invention is not limited thereto.

상기 평탄화층(170)은 상기 패시베이션층(160)의 상면 상에 형성되어 있다. 상기 평탄화층(170)은 디스플레이 패널의 상면을 평탄하게 해주는 역할을 한다. 상기 평탄화층(170)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기 절연물로 이루어질 수 있으나, 반드시 그에 한정되는 것은 아니다. The planarization layer 170 is formed on the upper surface of the passivation layer 160. The planarization layer 170 serves to flatten the top surface of the display panel. The planarization layer 170 may be formed of an organic insulating material such as an acryl resin, an epoxy resin, a phenolic resin, a polyamide resin, or a polyimide resin. However, the present invention is not limited thereto.

상기 패시베이션층(160)과 상기 평탄화층(170)에는 상기 소스 전극(152)의 상면을 노출시키기 위한 콘택홀이 형성되어 있다. A contact hole is formed in the passivation layer 160 and the planarization layer 170 to expose the upper surface of the source electrode 152.

상기 애노드 전극(181)은 상기 평탄화층(170)의 상면 상에 형성되어 있다. 상기 애노드 전극(181)은 상기 패시베이션층(160)과 상기 평탄화층(170)에 구비된 콘택홀을 통해서 상기 소스 전극(152)과 연결되어 있다. 상기 애노드 전극(181)은 유기 발광 표시 장치가 상부 발광(Top emission) 방식인 경우에는 반사 도전물로 이루어지고 하부 발광(Bottom emission) 방식인 경우에는 투명 도전물로 이루어진다. The anode electrode 181 is formed on the upper surface of the planarization layer 170. The anode electrode 181 is connected to the source electrode 152 through a contact hole provided in the passivation layer 160 and the planarization layer 170. The anode electrode 181 is formed of a reflective conductive material when the organic light emitting display device is a top emission type and a transparent conductive material when the organic light emitting display device is a bottom emission type.

상기 뱅크층(190)은 상기 애노드 전극(181)의 일부를 노출시키면서 상기 평탄화층(170)의 상면 상에 형성되어 있다. 상기 뱅크층(190)은 매스릭스 구조로 형성되어 상기 뱅크층(190)에 의해 화소 영역이 정의될 수 있다. The bank layer 190 is formed on the upper surface of the planarization layer 170 while exposing a part of the anode electrode 181. The bank layer 190 is formed in a matrix structure, and the pixel region can be defined by the bank layer 190.

상기 유기 발광층(191)은 상기 애노드 전극(181)의 상면 상에 형성되어 있다. 상기 유기 발광층(191)은 정공 주입층(Hole Injecting Layer), 정공 수송층(Hole Transporting Layer), 발광층(Emitting Layer), 전자 수송층(Electron Transporting Layer), 및 전자 주입층(Electron Injecting Layer)을 포함하여 이루어질 수 있다. 이와 같은 유기 발광층(191)의 구조는 당업계에 공지된 다양한 형태로 변경될 수 있다. 상기 유기 발광층(191)은 화소 별로 적색(R)의 광, 녹색(G)의 광, 또는 청색(B)의 광이 방출되도록 구성될 수도 있고, 모든 화소에서 백색(W)의 광이 방출되도록 구성될 수도 있다. 상기 유기 발광층(191)에서 백색(W)의 광이 방출될 경우에는 도시하지는 않았지만 광이 진행되는 경로에 화소 별로 컬러 필터가 추가로 형성된다. The organic emission layer 191 is formed on the upper surface of the anode 181. The organic light emitting layer 191 may include a hole injecting layer, a hole transporting layer, an emitting layer, an electron transporting layer, and an electron injecting layer. Lt; / RTI > The structure of the organic light emitting layer 191 may be changed into various forms known in the art. The organic light emitting layer 191 may be configured to emit red (R) light, green (G) light, or blue (B) light for each pixel so that white light (W) . When white light (W) is emitted from the organic light emitting layer 191, a color filter is additionally formed for each pixel in the light traveling path, though not shown.

상기 캐소드 전극(193)은 상기 유기 발광층(191)의 상면 상에 형성된다. 상기 캐소드 전극(193)에는 공통 전압이 인가될 수 있고, 따라서, 상기 캐소드 전극(193)은 표시 영역(DA) 전체에 형성될 수 있다. 상기 캐소드 전극(193)은 유기 발광 표시 장치가 상부 발광(Top emission) 방식인 경우에는 투명 도전물로 이루어지고 하부 발광(Bottom emission) 방식인 경우에는 반사 도전물로 이루어진다. The cathode electrode 193 is formed on the upper surface of the organic light emitting layer 191. A common voltage may be applied to the cathode electrode 193, and thus the cathode electrode 193 may be formed over the entire display area DA. The cathode electrode 193 is made of a transparent conductive material when the organic light emitting display device is a top emission type and is a reflective conductive material when the organic light emitting display device is a bottom emission type.

한편, 도면에 도시되지는 않았으나, 상기 캐소드 전극(193)의 상면 상에는 밀봉층(encapsulation layer)이 추가로 형성되어 수분의 침투를 방지할 수 있다. 상기 밀봉층은 당업계에 공지된 다양한 재료가 이용될 수 있다.Although not shown in the drawing, an encapsulation layer may be additionally formed on the upper surface of the cathode electrode 193 to prevent the penetration of water. As the sealing layer, various materials known in the art can be used.

상기 기판(1)의 패드 영역(PA) 상에는 버퍼층(110), 게이트 절연막(120), 신호 패드(130), 층간 절연막(140), 연결 전극(150), 패시베이션층(160), 평탄화층(170), 및 패드 전극(180)이 차례로 형성되어 있다. A buffer layer 110, a gate insulating layer 120, a signal pad 130, an interlayer insulating layer 140, a connecting electrode 150, a passivation layer 160, a planarization layer (not shown) 170, and a pad electrode 180 are sequentially formed.

상기 버퍼층(110)은 상기 기판(1)의 상면 상에 형성되어 있다. 상기 패드 영역(PA)에 형성된 버퍼층(110)은 상기 표시 영역(DA)에 형성된 버퍼층(110)과 동일한 물질로 동일한 공정을 통해 형성된다. 상기 기판(1)의 패드 영역(PA)에는 박막 트랜지스터가 형성되지 않기 때문에 전술한 액티브층(105)을 가리기 위한 차광층(105)이 필요 없고, 따라서 상기 버퍼층(110)이 상기 기판(1)의 상면에 바로 형성될 수 있다. 다만, 반드시 그에 한정되는 것은 아니고, 상기 차광층(105)이 도전물로 이루어진 경우, 상기 도전물로 이루어진 차광층(105)을 상기 패드 영역(PA)에도 형성하여 상기 신호 패드(130)를 검사 패드와 연결하는 용도로 이용할 수도 있다. 이 경우, 상기 도전물로 이루어진 차광층(105)은 콘택홀을 통해서 상기 신호 패드(130)와 직접 연결되거나 또는 상기 연결 전극(150)을 통해 상기 신호 패드(130)와 연결될 수 있다. The buffer layer 110 is formed on the upper surface of the substrate 1. The buffer layer 110 formed on the pad region PA is formed by the same process as the buffer layer 110 formed on the display region DA. Since the thin film transistor is not formed in the pad region PA of the substrate 1 so that the light shielding layer 105 for covering the active layer 105 is not required and the buffer layer 110 is formed on the substrate 1, As shown in FIG. When the light-shielding layer 105 is made of a conductive material, a light-shielding layer 105 made of the conductive material may be formed in the pad region PA to inspect the signal pad 130 It can also be used to connect with a pad. In this case, the light-shielding layer 105 made of the conductive material may be directly connected to the signal pad 130 through the contact hole or may be connected to the signal pad 130 through the connection electrode 150.

상기 게이트 절연막(120)은 상기 버퍼층(110)의 상면 상에 형성되어 있다. 상기 패드 영역(PA)에 형성된 게이트 절연막(120)은 상기 표시 영역(DA)에 형성된 게이트 절연막(120)과 동일한 물질로 동일한 공정을 통해 형성된다. The gate insulating layer 120 is formed on the upper surface of the buffer layer 110. The gate insulating layer 120 formed on the pad region PA is formed through the same process as the gate insulating layer 120 formed on the display region DA.

상기 신호 패드(130)는 상기 게이트 절연막(120)의 상면 상에 형성되어 있다. 상기 패드 영역(PA)에 형성된 신호 패드(130)는 상기 표시 영역(DA)에 형성된 게이트 전극(131)과 동일한 물질로 동일한 공정을 통해 형성된다. The signal pad 130 is formed on the upper surface of the gate insulating layer 120. The signal pad 130 formed in the pad region PA is formed through the same process as the gate electrode 131 formed in the display region DA.

상기 층간 절연막(140)은 상기 신호 패드(130)의 상면 상에 형성되어 있다. 상기 층간 절연막(140)에는 상기 신호 패드(130)의 상면을 노출시키는 콘택홀이 형성되어 있다. 상기 패드 영역(PA)에 형성된 층간 절연막(140)은 상기 표시 영역(DA)에 형성된 층간 절연막(140)과 동일한 물질로 동일한 공정을 통해 형성된다. The interlayer insulating layer 140 is formed on the upper surface of the signal pad 130. A contact hole is formed in the interlayer insulating layer 140 to expose the upper surface of the signal pad 130. The interlayer insulating layer 140 formed on the pad region PA is formed through the same process as the interlayer insulating layer 140 formed on the display region DA.

상기 연결 전극(150)은 상기 층간 절연막(140)의 상면 상에 형성되어 있다. 상기 연결 전극(150)은 상기 층간 절연막(140)에 구비된 콘택홀을 통해서 상기 신호 패드(130)와 연결된다. 상기 패드 영역(PA)에 형성된 연결 전극(150)은 상기 표시 영역(DA)에 형성된 드레인/소스 전극(151, 152)과 동일한 물질로 동일한 공정을 통해 형성된다. The connection electrode 150 is formed on the upper surface of the interlayer insulating layer 140. The connection electrode 150 is connected to the signal pad 130 through a contact hole provided in the interlayer insulating layer 140. The connection electrode 150 formed in the pad region PA is formed through the same process as the drain / source electrodes 151 and 152 formed in the display region DA.

상기 패시베이션층(160)은 상기 층간 절연막(140)의 상면 상에 형성되고, 상기 평탄화층(170)은 상기 패시베이션층(160)의 상면 상에 형성된다. 상기 패드 영역(PA)에 형성된 상기 패시베이션층(160)은 상기 표시 영역(DA)에 형성된 상기 패시베이션층(160)과 동일한 물질로 동일한 공정을 통해 형성되고, 상기 패드 영역(PA)에 형성된 상기 평탄화층(170)은 상기 표시 영역(DA)에 형성된 상기 평탄화층(170)과 동일한 물질로 동일한 공정을 통해 형성된다. The passivation layer 160 is formed on the upper surface of the interlayer insulating layer 140 and the planarization layer 170 is formed on the upper surface of the passivation layer 160. The passivation layer 160 formed on the pad region PA is formed through the same process with the same material as the passivation layer 160 formed on the display region DA, The layer 170 is formed through the same process with the same material as the planarization layer 170 formed in the display area DA.

상기 패시베이션층(160)과 상기 평탄화층(170)은 상기 패드 전극(180)과 오버랩되지 않고 서로 소정 간격으로 이격되어 있다. 보다 구체적으로, 상기 패시베이션층(160)과 상기 평탄화층(170)은 상기 패드 전극(180)의 일단(180a)과 제1 거리(D1)만큼 이격되어 있고 상기 패드 전극(180)의 타단(180b)과 제2 거리(D2)만큼 이격되어 있다. The passivation layer 160 and the planarization layer 170 are spaced apart from each other without overlapping with the pad electrode 180. More specifically, the passivation layer 160 and the planarization layer 170 are separated from the one end 180a of the pad electrode 180 by a first distance D1 and the other end 180b of the pad electrode 180 And the second distance D2.

또한, 상기 패드 전극(180)의 일단(180a)과 마주하는 상기 패시베이션층(160) 및 평탄화층(170)의 일 측면은 서로 일치하게 형성되고, 상기 패드 전극(180)의 타단(180b)과 마주하는 상기 패시베이션층(160) 및 평탄화층(170)의 타 측면도 서로 일치하게 형성된다. 따라서, 동일한 패턴의 마스크를 이용하여 상기 패시베이션층(160)과 상기 평탄화층(170)을 패턴 형성할 수 있는 장점이 있다. One side of the passivation layer 160 and the planarization layer 170 facing the one end 180a of the pad electrode 180 are formed to coincide with each other and the other end 180b of the pad electrode 180, The opposite sides of the passivation layer 160 and the planarization layer 170 facing each other are also formed to coincide with each other. Therefore, the passivation layer 160 and the planarization layer 170 can be patterned using a mask having the same pattern.

상기 패드 전극(180)은 상기 연결 전극(150)의 상면 상에 형성되어 있다. 특히, 상기 패드 전극(180)과 상기 연결 전극(150) 사이에는 다른 구성이 구비되어 있지 않고, 따라서, 상기 패드 전극(180)은 상기 연결 전극(150)의 상면에 직접 형성되어 있다. 상기 표시 영역(DA)의 경우는 상기 드레인/소스 전극(151, 152)과 상기 애노드 전극(181) 사이에 상기 패시베이션층(160)과 상기 평탄화층(170)이 구비되어 있지만, 패드 영역(PA)의 경우는 상기 패시베이션층(160)과 상기 평탄화층(170)이 상기 패드 전극(180)과 오버랩되지 않기 때문에 상기 패드 전극(180)과 상기 연결 전극(150) 사이에 상기 패시베이션층(160)과 상기 평탄화층(170)이 구비되지 않는 것이다. The pad electrode 180 is formed on the upper surface of the connection electrode 150. In other words, the pad electrode 180 is formed directly on the upper surface of the connection electrode 150. The pad electrode 180 is formed on the upper surface of the connection electrode 150. In the case of the display area DA, the passivation layer 160 and the planarization layer 170 are provided between the drain / source electrodes 151 and 152 and the anode electrode 181, The passivation layer 160 and the planarization layer 170 do not overlap the pad electrode 180 so that the passivation layer 160 is formed between the pad electrode 180 and the connection electrode 150. [ And the planarization layer 170 are not provided.

상기 패드 전극(180)은 도시된 바와 같이 상기 연결 전극(150)보다 넓은 면적을 가지도록 형성될 수 있지만, 반드시 그에 한정되는 것은 아니고 상기 연결 전극(150)과 동일한 면적을 가지도록 형성될 수도 있고 상기 연결 전극(150)보다 작은 면적을 가지도록 형성될 수도 있다. The pad electrode 180 may be formed to have a larger area than the connection electrode 150 as shown in the drawing, but may be formed to have the same area as the connection electrode 150 And may have a smaller area than the connection electrode 150.

상기 패드 영역(PA)에 형성된 상기 패드 전극(180)은 상기 표시 영역(DA)에 형성된 상기 애노드 전극(181)과 동일한 물질로 동일한 공정을 통해 형성될 수 있다. 경우에 따라서, 상기 패드 영역(PA)에 형성된 상기 패드 전극(180)은 상기 표시 영역(DA)에 형성된 상기 캐소드 전극(193)과 동일한 물질로 동일한 공정을 통해 형성될 수도 있다. The pad electrode 180 formed in the pad region PA may be formed through the same process using the same material as the anode electrode 181 formed in the display region DA. The pad electrode 180 formed on the pad region PA may be formed using the same material as the cathode electrode 193 formed in the display region DA through the same process.

상기 패드 전극(180)의 일단(180a)과 타단(180b)은 각각 상기 패시베이션층(160) 및 상기 평탄화층(170)과 오버랩되지 않고 제1 거리(D1) 및 제2 거리(D2)만큼 이격되어 있다. 따라서, 상기 패시베이션층(160) 및 평탄화층(170)으로 인해서 상기 패드 전극(180)의 상면에 단차가 발생하는 것이 방지될 수 있고, 그에 따라 상기 패드 전극(180) 및 연성 인쇄 회로 필름(210) 상의 리드 배선(211) 사이의 전기적 연결 특성이 향상될 수 있다. One end 180a and the other end 180b of the pad electrode 180 are spaced apart by a first distance D1 and a second distance D2 without overlapping with the passivation layer 160 and the planarization layer 170, . The passivation layer 160 and the planarization layer 170 can prevent a step on the upper surface of the pad electrode 180 so that the pad electrode 180 and the flexible printed circuit film 210 The electrical connection characteristics between the lead wirings 211 can be improved.

보다 구체적으로 설명하면, 상기 패드 전극(180)의 일단(180a)과 타단(180b)이 상기 패시베이션층(160) 및 상기 평탄화층(170)과 오버랩되지 않기 때문에, 상기 패드 전극(180)의 일단(180a)과 타단(180b)의 높이가 상기 패드 전극(180)의 중앙부(180c)의 높이보다 낮게 된다. 상기 패드 전극(180)은 상대적으로 높은 영역, 상대적으로 낮은 영역, 및 상기 상대적으로 높은 영역과 상대적으로 낮은 영역 사이의 경사진 영역을 포함하는데, 상기 상대적으로 낮은 영역이 상기 패드 전극(180)의 일단(180a)과 타단(180b) 영역이 되고, 상기 상대적으로 높은 영역이 상기 패드 전극(180)의 중앙부(180c) 영역이 된다. More specifically, since one end 180a and the other end 180b of the pad electrode 180 do not overlap with the passivation layer 160 and the planarization layer 170, The height of the first electrode 180a and the second electrode 180b is lower than the height of the central portion 180c of the pad electrode 180. The pad electrode 180 includes a relatively high region, a relatively low region, and a sloped region between the relatively high region and a relatively low region, And the relatively higher region becomes the central portion 180c region of the pad electrode 180. In other words,

여기서, 도전성 접착 필름(300)을 이용하여 연성 인쇄 회로 필름(210)을 상기 기판(1)의 패드 영역(PA)에 접착할 때, 상대적으로 높이가 높은 상기 패드 전극(180)의 중앙부(180c)와 상기 연성 인쇄 회로 필름(210) 상의 리드 배선(211) 사이에 위치하는 도전볼(320)을 통해 양자 사이의 전기적 연결이 이루어질 수 있을 정도의 가압력으로 상기 도전볼(320)을 가압하게 된다. 그에 따라, 도전볼(320)에 가해지는 압력에 의해서 상기 도전볼(320) 아래에 위치한 상기 패드 전극(180)의 중앙부(180c)에 크랙이 발생하지 않게 된다. 한편, 이 경우에는 상대적으로 높이가 낮은 상기 패드 전극(180)의 일단(180a)과 타단(180b) 영역 및 상기 리드 배선(211) 사이는 도전볼(320)에 의해 전기적으로 연결되지 않을 수 있다. 그러나, 상기 패드 전극(180)의 일단(180a)과 타단(180b) 영역의 면적은 상기 패드 전극(180)의 중앙부(180c) 영역의 면적보다 작기 때문에 상기 패드 전극(180)과 상기 리드 배선(211) 사이의 전기적 연결 특성이 저하되는 것은 아니다. When the flexible printed circuit film 210 is adhered to the pad area PA of the substrate 1 using the conductive adhesive film 300, the central portion 180c of the pad electrode 180 having a relatively high height And the conductive balls 320 located between the lead wires 211 on the flexible printed circuit film 210 and the lead wires 211 on the flexible printed circuit film 210 . Accordingly, a crack is not generated in the central portion 180c of the pad electrode 180 located under the conductive balls 320 due to the pressure applied to the conductive balls 320. [ In this case, the one end 180a and the other end 180b of the pad electrode 180 having a relatively low height and the lead wiring 211 may not be electrically connected by the conductive balls 320 . However, since the area of one end 180a and the other end 180b of the pad electrode 180 is smaller than the area of the central portion 180c of the pad electrode 180, the pad electrode 180 and the lead wire 211 are not deteriorated.

상기 패드 전극(180)의 일단(180a)과 타단(180b)에 대응하는 상기 연결 전극(150)의 일단(150a)과 타단(150b)도 상기 패시베이션층(160) 및 상기 평탄화층(170)과 오버랩되지 않고 소정 거리 만큼 이격될 수 있다. 다만, 상기 연결 전극(150)의 일단(150a)과 타단(150b)이 상기 패시베이션층(160) 및 상기 평탄화층(170)과 오버랩되는 것도 가능하다. 왜냐하면, 상기 연결 전극(150)의 일단(150a)과 타단(150b)이 상기 패시베이션층(160) 및 상기 평탄화층(170)과 오버랩된다 하여도 그로 인해서 상기 패드 전극(180)의 상면의 단차가 변화되는 것은 아니기 때문이다. 그러나, 상기 연결 전극(150)의 일단(150a)과 타단(150b)이 상기 패시베이션층(160) 및 상기 평탄화층(170)과 오버랩되도록 연장되면, 복수 개의 서로 이웃하는 연결 전극(150)들 사이의 간격이 줄어들어 쇼트 발생의 가능성이 있고, 쇼트 발생을 줄이기 위해서 이웃하는 연결 전극(150)들 사이의 간격을 늘이면 고해상도 구현에 어려움이 발생할 수 있다. 따라서, 상기 연결 전극(150)의 일단(150a)과 타단(150b)도 상기 패시베이션층(160) 및 상기 평탄화층(170)과 오버랩되지 않고 소정 거리 만큼 이격되는 것이, 이웃하는 연결 전극(150)들 사이에 쇼트 발생을 방지하면서 고해상 구현에 바람직할 수 있다. One end 150a and the other end 150b of the connection electrode 150 corresponding to one end 180a and the other end 180b of the pad electrode 180 are also connected to the passivation layer 160 and the planarization layer 170 They can be spaced apart by a predetermined distance without overlapping. It is also possible that one end 150a and the other end 150b of the connection electrode 150 overlap the passivation layer 160 and the planarization layer 170. [ This is because one end 150a and the other end 150b of the connection electrode 150 overlap with the passivation layer 160 and the planarization layer 170 so that the step difference of the upper surface of the pad electrode 180 It is not changed. However, when one end 150a and the other end 150b of the connection electrode 150 are extended to overlap with the passivation layer 160 and the planarization layer 170, a gap between the adjacent connection electrodes 150 There is a possibility of occurrence of a short, and if the interval between adjacent connecting electrodes 150 is increased in order to reduce the occurrence of a short circuit, it may be difficult to realize a high resolution. One end 150a and the other end 150b of the connection electrode 150 are spaced apart from each other by a predetermined distance without overlapping with the passivation layer 160 and the planarization layer 170, It may be preferable to implement a high resolution while preventing the occurrence of a short between the two.

상기 기판(1)의 패드 영역(PA) 상에는 전술한 바와 같은 연성 인쇄 회로 필름(210) 및 상기 연성 인쇄 회로 필름(210)을 상기 기판(1)의 패드 영역(PA)에 접착시키는 도전성 접착 필름(300)이 형성되어 있다. The flexible printed circuit film 210 and the flexible printed circuit film 210 described above are adhered to the pad area PA of the substrate 1 on the pad area PA of the substrate 1, (Not shown).

상기 연성 인쇄 회로 필름(210)의 하면 상에는 리드 배선(211)이 구비되어 있고, 상기 리드 배선(211)은 상기 패드 전극(180)과 일 대 일로 대응한다. A lead wiring 211 is provided on the lower surface of the flexible printed circuit film 210 and the lead wiring 211 corresponds to the pad electrode 180 in a one-to-one correspondence.

상기 도전성 접착 필름(300)은 접착층(310) 및 복수 개의 도전볼(320)을 포함하여 이루어지며, 상기 접착층(310)에 의해서 상기 연성 인쇄 회로 필름(210)이 상기 기판(1)의 패드 영역(PA)에 접착된다. The conductive adhesive film 300 includes an adhesive layer 310 and a plurality of conductive balls 320. The adhesive printed circuit board 310 may be formed on the flexible printed circuit film 210 by the adhesive layer 310, (PA).

상기 접착층(310)은 상기 리드 배선(211)의 하면을 포함한 상기 연성 인쇄 회로 필름(210)의 하면과 접한다. 또한, 상기 접착층(310)은 상기 층간 절연막(140)의 상면, 상기 패시베이션층(160)의 측면, 상기 평탄화층(170)의 상면 및 측면, 및 패드 전극(180)의 상면 및 측면과 접할 수 있다. 이와 같은 접착층(310)의 접촉 구조는 상기 패드 전극(180) 및 상기 연결 전극(150)이 상기 패시베이션층(160) 및 상기 평탄화층(170)과 오버랩되지 않기 때문에 얻어지는 구조이다. The adhesive layer 310 is in contact with the lower surface of the flexible printed circuit film 210 including the lower surface of the lead wiring 211. The adhesive layer 310 may be in contact with the upper surface of the interlayer insulating layer 140, the side surface of the passivation layer 160, the upper surface and side surfaces of the planarization layer 170, have. The contact structure of the adhesive layer 310 is obtained because the pad electrode 180 and the connection electrode 150 do not overlap with the passivation layer 160 and the planarization layer 170.

상기 복수 개의 도전볼(320)은 상기 리드 배선(211)과 상기 패드 전극(180)을 전기적으로 연결시킨다. 구체적으로, 상기 도전볼(320)은 상기 리드 배선(211)의 하면 및 상기 패드 전극(180)의 상면과 각각 접한다. 따라서, 상기 연성 인쇄 회로 필름(210)에 형성된 상기 리드 배선(211)은 상기 도전볼(320), 상기 패드 전극(180), 및 상기 연결 전극(150)을 경유하여 상기 신호 패드(130)에 전기적으로 연결되며, 그에 따라, 상기 리드 배선(211)을 통해서 상기 신호 패드(130)에 구동 신호가 인가될 수 있다.The plurality of conductive balls 320 electrically connect the lead wiring 211 and the pad electrode 180. Specifically, the conductive ball 320 contacts the lower surface of the lead wiring 211 and the upper surface of the pad electrode 180, respectively. Therefore, the lead wiring 211 formed on the flexible printed circuit film 210 is electrically connected to the signal pad 130 via the conductive ball 320, the pad electrode 180, and the connection electrode 150 So that a driving signal may be applied to the signal pad 130 through the lead wiring 211.

도 6은 본 발명의 다른 실시예에 따른 디스플레이 장치의 개략적인 단면도이다. 도 6의 좌측 도면은 패드 영역(PA)의 단면도로서 이는 도 4의 I-I라인의 단면에 해당하고, 도 6의 우측 도면은 표시 영역(DA)의 단면도이다. 6 is a schematic cross-sectional view of a display device according to another embodiment of the present invention. 6 is a sectional view of the pad area PA, which corresponds to the section of line I-I in Fig. 4, and the right view of Fig. 6 is a sectional view of the display area DA.

전술한 도 5는 게이트 전극(131)이 액티브층(115)의 위쪽에 위치하는 탑 게이트(Top Gate) 구조에 관한 것이고, 도 6은 게이트 전극(131)이 액티브층(115)의 아래쪽에 위치하는 바텀 게이트(Bottom Gate) 구조에 관한 것이다. 5 is a top gate structure in which the gate electrode 131 is located above the active layer 115 and Fig. 6 is a sectional view of the top gate structure in which the gate electrode 131 is located below the active layer 115 To a bottom gate structure.

기판(1)의 표시 영역(DA) 상에는 게이트 전극(131), 게이트 절연막(120), 액티브층(115), 드레인 전극(151), 소스 전극(152), 패시베이션층(160), 평탄화층(170), 애노드 전극(181), 뱅크층(190), 유기 발광층(191), 및 캐소드 전극(193)이 차례로 형성되어 있다. A gate electrode 131, a gate insulating film 120, an active layer 115, a drain electrode 151, a source electrode 152, a passivation layer 160, and a planarization layer (not shown) are formed on the display region DA of the substrate 1 An anode electrode 181, a bank layer 190, an organic light emitting layer 191, and a cathode electrode 193 are formed in this order.

상기 게이트 전극(131)은 상기 기판(1)의 상면 상에 형성되어 있고, 상기 게이트 절연막(120)은 상기 게이트 전극(131)의 상면 상에 형성되어 있고, 상기 액티브층(115)은 상기 게이트 절연막(120)의 상면 상에서 상기 게이트 전극(131)과 오버랩되도록 형성되어 있다. 상기 액티브층(115)의 채널 영역이 상기 게이트 전극(131)에 의해 가려지기 때문에, 전술한 도 5에와 같은 차광층(105)은 필요하지 않다. The gate electrode 131 is formed on the upper surface of the substrate 1 and the gate insulating layer 120 is formed on the upper surface of the gate electrode 131. The active layer 115 is formed on the gate electrode 131, And is formed to overlap the gate electrode 131 on the upper surface of the insulating film 120. Since the channel region of the active layer 115 is covered by the gate electrode 131, the light shielding layer 105 as shown in Fig. 5 is not necessary.

상기 드레인 전극(151) 및 상기 소스 전극(152)은 상기 액티브층(115)의 상면 상에서 서로 마주하고 있다. 상기 드레인 전극(151) 및 상기 소스 전극(152)은 별도의 콘택홀을 통하지 않고 상기 액티브층(115)의 상면에 직접 형성되어 있다. The drain electrode 151 and the source electrode 152 are opposed to each other on the upper surface of the active layer 115. The drain electrode 151 and the source electrode 152 are formed directly on the upper surface of the active layer 115 without passing through another contact hole.

상기 패시베이션층(160), 상기 평탄화층(170), 상기 애노드 전극(181), 상기 뱅크층(190), 상기 유기 발광층(191), 및 상기 캐소드 전극(193)은 전술한 도 5에서와 동일하므로, 반복설명은 생략하기로 한다. 5, the passivation layer 160, the planarization layer 170, the anode electrode 181, the bank layer 190, the organic light emitting layer 191, and the cathode electrode 193 are the same as those in FIG. 5 Therefore, the repetitive description will be omitted.

상기 기판(1)의 패드 영역(PA) 상에는 신호 패드(130), 게이트 절연막(120), 연결 전극(150), 패시베이션층(160), 평탄화층(170), 및 패드 전극(180)이 차례로 형성되어 있다. A signal pad 130, a gate insulating layer 120, a connection electrode 150, a passivation layer 160, a planarization layer 170, and a pad electrode 180 are sequentially formed on the pad region PA of the substrate 1 Respectively.

상기 신호 패드(130)는 상기 기판(1)의 상면 상에 형성되어 있다. 상기 패드 영역(PA)에 형성된 신호 패드(130)는 상기 표시 영역(DA)에 형성된 게이트 전극(131)과 동일한 물질로 동일한 공정을 통해 형성된다. The signal pad 130 is formed on the upper surface of the substrate 1. The signal pad 130 formed in the pad region PA is formed through the same process as the gate electrode 131 formed in the display region DA.

상기 게이트 절연막(120)은 상기 신호 패드(130)의 상면 상에 형성되어 있다. 상기 게이트 절연막(120)에는 상기 신호 패드(130)의 상면을 노출시키는 콘택홀이 형성되어 있다. 상기 패드 영역(PA)에 형성된 게이트 절연막(120)은 상기 표시 영역(DA)에 형성된 게이트 절연막(120)과 동일한 물질로 동일한 공정을 통해 형성된다. The gate insulating layer 120 is formed on the upper surface of the signal pad 130. A contact hole exposing the upper surface of the signal pad 130 is formed in the gate insulating layer 120. The gate insulating layer 120 formed on the pad region PA is formed through the same process as the gate insulating layer 120 formed on the display region DA.

상기 연결 전극(150)은 상기 게이트 절연막(120)의 상면 상에 형성되어 있다. 상기 연결 전극(150)은 상기 게이트 절연막(120)에 구비된 콘택홀을 통해서 상기 신호 패드(130)와 연결된다. 상기 패드 영역(PA)에 형성된 연결 전극(150)은 상기 표시 영역(DA)에 형성된 드레인/소스 전극(151, 152)과 동일한 물질로 동일한 공정을 통해 형성된다. 상기 연결 전극(150)의 일단(150a)과 타단(150b)은 상기 패시베이션층(160) 및 상기 평탄화층(170)과 오버랩되지 않고 소정 거리 만큼 이격될 수 있다. The connection electrode 150 is formed on the upper surface of the gate insulating layer 120. The connection electrode 150 is connected to the signal pad 130 through a contact hole provided in the gate insulating layer 120. The connection electrode 150 formed in the pad region PA is formed through the same process as the drain / source electrodes 151 and 152 formed in the display region DA. One end 150a and the other end 150b of the connection electrode 150 may be separated from each other by a predetermined distance without overlapping with the passivation layer 160 and the planarization layer 170. [

상기 패시베이션층(160)은 상기 게이트 절연막(120)의 상면 상에 형성되고, 상기 평탄화층(170)은 상기 패시베이션층(160)의 상면 상에 형성된다. 상기 패드 영역(PA)에 형성된 상기 패시베이션층(160)은 상기 표시 영역(DA)에 형성된 상기 패시베이션층(160)과 동일한 물질로 동일한 공정을 통해 형성되고, 상기 패드 영역(PA)에 형성된 상기 평탄화층(170)은 상기 표시 영역(DA)에 형성된 상기 평탄화층(170)과 동일한 물질로 동일한 공정을 통해 형성된다. The passivation layer 160 is formed on the upper surface of the gate insulating layer 120 and the planarization layer 170 is formed on the upper surface of the passivation layer 160. The passivation layer 160 formed on the pad region PA is formed through the same process with the same material as the passivation layer 160 formed on the display region DA, The layer 170 is formed through the same process with the same material as the planarization layer 170 formed in the display area DA.

상기 패시베이션층(160)과 상기 평탄화층(170)은 전술한 실시예와 마찬가지로 상기 패드 전극(180)과 오버랩되지 않고 상기 패드 전극(180)의 일단(180a)과 제1 거리(D1)만큼 이격되어 있고 상기 패드 전극(180)의 타단(180b)과 제2 거리(D2)만큼 이격되어 있다. 또한, 상기 패드 전극(180)의 일단(180a)과 마주하는 상기 패시베이션층(160) 및 평탄화층(170)의 일 측면은 서로 일치하게 형성되고, 상기 패드 전극(180)의 타단(180b)과 마주하는 상기 패시베이션층(160) 및 평탄화층(170)의 타 측면도 서로 일치하게 형성된다. The passivation layer 160 and the planarization layer 170 are spaced apart from the first end 180a of the pad electrode 180 by a first distance D1 without overlapping with the pad electrode 180 as in the above- And is spaced apart from the other end 180b of the pad electrode 180 by a second distance D2. One side of the passivation layer 160 and the planarization layer 170 facing the one end 180a of the pad electrode 180 are formed to coincide with each other and the other end 180b of the pad electrode 180, The opposite sides of the passivation layer 160 and the planarization layer 170 facing each other are also formed to coincide with each other.

상기 패드 전극(180)은 상기 연결 전극(150)의 상면 상에 형성되어 있다. 전술한 실시예와 마찬가지로, 상기 패드 전극(180)과 상기 연결 전극(150) 사이에는 다른 구성이 구비되어 있지 않고, 따라서, 상기 패드 전극(180)은 상기 연결 전극(150)의 상면에 직접 형성되어 있다. 또한, 상기 패드 전극(180)은 도시된 바와 같이 상기 연결 전극(150)보다 넓은 면적을 가지도록 형성될 수 있지만, 반드시 그에 한정되는 것은 아니다. 또한, 상기 패드 영역(PA)에 형성된 상기 패드 전극(180)은 상기 표시 영역(DA)에 형성된 상기 애노드 전극(181) 또는 상기 캐소드 전극(193)과 동일한 물질로 동일한 공정을 통해 형성될 수 있다. The pad electrode 180 is formed on the upper surface of the connection electrode 150. The pad electrode 180 may be formed directly on the upper surface of the connection electrode 150. The pad electrode 180 may be formed on the upper surface of the connection electrode 150 in a similar manner to the above- . The pad electrode 180 may be formed to have a larger area than the connection electrode 150, but is not limited thereto. The pad electrode 180 formed in the pad region PA may be formed using the same material as the anode electrode 181 or the cathode electrode 193 formed in the display region DA through the same process .

또한, 상기 기판(1)의 패드 영역(PA) 상에는 연성 인쇄 회로 필름(210) 및 상기 연성 인쇄 회로 필름(210)을 상기 기판(1)의 패드 영역(PA)에 접착시키는 도전성 접착 필름(300)이 형성되어 있다. A conductive adhesive film 300 for adhering the flexible printed circuit film 210 and the flexible printed circuit film 210 to the pad region PA of the substrate 1 is formed on the pad region PA of the substrate 1, Is formed.

상기 도전성 접착 필름(300)은 접착층(310) 및 복수 개의 도전볼(320)을 포함하여 이루어진다. 상기 접착층(310)은 상기 리드 배선(211)의 하면을 포함한 상기 연성 인쇄 회로 필름(210)의 하면과 접한다. 또한, 상기 접착층(310)은 상기 게이트 절연막(120)의 상면, 상기 패시베이션층(160)의 측면, 상기 평탄화층(170)의 상면 및 측면, 및 패드 전극(180)의 상면 및 측면과 접할 수 있다. 상기 복수 개의 도전볼(320)은 상기 리드 배선(211)과 상기 패드 전극(180)을 전기적으로 연결시킨다. The conductive adhesive film 300 includes an adhesive layer 310 and a plurality of conductive balls 320. The adhesive layer 310 is in contact with the lower surface of the flexible printed circuit film 210 including the lower surface of the lead wiring 211. The adhesive layer 310 may be in contact with the upper surface of the gate insulating layer 120, the side surface of the passivation layer 160, the upper surface and side surfaces of the planarization layer 170, and the upper surface and side surfaces of the pad electrode 180. have. The plurality of conductive balls 320 electrically connect the lead wiring 211 and the pad electrode 180.

이상은 디스플레이 장치 중 하나인 유기 발광 디스플레이 장치를 대상으로 하여 설명하였지만, 본 발명에 따른 디스플레이 장치가 반드시 유기 발광 디스플레이 장치로 한정되는 것은 아니고, 액정 디스플레이 장치 등과 같은 다양한 디스플레이 장치를 포함할 수 있다. Although the present invention has been described with respect to the organic light emitting display device as one of the display devices, the display device according to the present invention is not limited to the organic light emitting display device, but may include various display devices such as a liquid crystal display device.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다 Although the embodiments of the present invention have been described in detail with reference to the accompanying drawings, it is to be understood that the present invention is not limited to those precise embodiments, and various modifications may be made without departing from the spirit of the present invention. Therefore, the embodiments disclosed in the present invention are intended to illustrate rather than limit the scope of the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments. Therefore, it should be understood that the above-described embodiments are illustrative in all aspects and not restrictive. The scope of protection of the present invention should be construed according to the claims, and all technical ideas within the scope of the same should be interpreted as being included in the scope of the present invention

1: 기판 105: 차광층
110: 버퍼층 115: 액티브층
120: 게이트 절연막 130: 신호 패드
140: 층간 절연막 150: 연결 전극
151: 드레인 전극 152: 소스 전극
160: 패시베이션층 170: 평탄화층
180: 패드 전극 181: 애노드 전극
190: 뱅크층 191: 유기 발광층
193: 캐소드 200: 패널 구동부
210: 연성 인쇄 회로 필름 211: 리드 배선
220: 인쇄 회로 기판 230: 구동칩
300: 도전성 접착 필름 310: 접착층
320: 도전볼1: substrate 105: shielding layer
110: buffer layer 115: active layer
120: gate insulating film 130: signal pad
140: interlayer insulating film 150: connecting electrode
151: drain electrode 152: source electrode
160: passivation layer 170: planarization layer
180: pad electrode 181: anode electrode
190: bank layer 191: organic light emitting layer
193: cathode 200: panel driver
210: flexible printed circuit film 211: lead wiring
220: printed circuit board 230: driving chip
300: conductive adhesive film 310: adhesive layer
320: Challenge Ball

Claims

A signal pad provided in a pad region on the substrate;
A pad electrode provided on the signal pad and electrically connected to the signal pad; And
And a planarization layer provided in a pad region on the substrate,
Wherein the planarization layer is spaced apart from the pad electrode.

The method according to claim 1,
Further comprising a passivation layer underlying the planarization layer,
Wherein the passivation layer is spaced apart from the pad electrode.

3. The method of claim 2,
And a side surface of the passivation layer and a side surface of the planarization layer match with each other in a region facing the pad electrode.

The method according to claim 1,
And a connection electrode provided between the signal pad and the pad electrode and connected to the signal pad and the pad electrode, respectively,
Wherein the connection electrode is spaced apart from the planarization layer.

5. The method of claim 4,
Further comprising a passivation layer underlying the planarization layer,
Wherein the passivation layer is spaced apart from the connection electrode.

The method according to claim 1,
And the height of one end and the other end of the pad electrode is lower than the height of the center of the pad electrode.

The method according to claim 6,
Wherein an area of one end of the pad electrode is smaller than an area of a center of the pad electrode.

The method according to claim 6,
A flexible printed circuit film provided with lead wirings corresponding to the pad electrodes; And
Further comprising a conductive ball electrically connecting the pad electrode and the lead wiring,
Wherein the conductive balls are provided between a central portion of the pad electrode and the lead wirings.

The method according to claim 1,
Further comprising an adhesive layer provided on the pad electrode,
Wherein the adhesive layer is in contact with the top and side surfaces of the planarization layer and the top and side surfaces of the pad electrode, respectively.

The method according to claim 1,
A passivation layer provided below the planarization layer; And
Further comprising an insulating layer provided below the passivation layer,
Wherein the adhesive layer further contacts the side surface of the passivation layer and the upper surface of the insulating layer.