KR20170028224A - 트립 시간 지연 제어 5-단자 엔모스 트랜지스터 소자를 이용한 누전 차단 장치 - Google Patents

트립 시간 지연 제어 5-단자 엔모스 트랜지스터 소자를 이용한 누전 차단 장치 Download PDF

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Abstract

누전차단기의 제어 장치에 관한 것으로서, 교류 및 직류 전원의 고 전압에서 저 전압의 직류 전원으로 변환하는 통상 변압 회로의 구성과 제너 다이오드(Zener diode) 소자의 구성이 없으며, 음의 게이트 소스간의 전압(negative Vgs) 특성을 갖는 디플리션 엔모스(depletion NMOS(N-type metal oxide semiconductor)) 전계 효과 트랜지스터(FET(field effect transistor))의 구성, 즉, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 소자를 포함함을 특징으로 한다. 따라서, 통상 변압 회로(100) 및 제너 다이오드(Zener diode)(104)회로 영역의 구성을 제거하여 통상 변압 회로(100) 및 제너 다이오드(Zener diode)(104)회로 영역에서 차지하는 면적을 제거하여 저 비용 회로의 구현이 가능하고, 대기 및 동작 전력 손실을 차단하여 대기 및 동작 전원 공급 상태에서 전력 소모가 없는 회로의 구현이 가능하고, 고 전압 공급 전원 영역까지 프리 전압(free voltage) 동작 구현을 특징으로 하는 누전차단기의 제어 장치다.
또한, 복수개의 Flip-Flop latch 구조의 pulse shift 소자와 복수개의 AND 연산 소자로 구성되어 일시적인 Noise 모드에 의해 발생한 것인지 아니면 실재로 유효한 누전 모드에 의해 발생한 것인지를 구별할 수 있는 기능의 구현을 특징으로 하는 누전차단기의 제어 장치다.

Description

트립 시간 지연 제어 5-단자 엔모스 트랜지스터 소자를 이용한 누전 차단 장치 {An earth leakage breaker system using a five-terminal NMOS FET device for trip time delay control}
본 발명은 누전차단기의 제어 장치에 관한 것으로서, 고 전압의 교류 전원에서 저 전압의 직류 전원으로 변환하는 통상 변압 회로(100) 및 제너 다이오드(Zener diode)(104)회로 영역의 구성을 제거하여 통상 변압 회로(100) 및 제너 다이오드(Zener diode)(104)회로 영역에서 차지하는 면적을 제거하여 저 비용 회로의 구현과 대기 및 동작 전력 손실을 차단하여 대기 및 동작 전원 공급 상태에서 전력 소모가 없는 회로의 구현이 가능하게 하는 것을 특징으로 하고, 음의 문턱전압 엔모스 트랜지스터 소자를 이용하여 프리 전압(free voltage) 동작 구현이 가능하게 하는 누전차단기의 제어 장치에 관한 기술이다. 트립 구동부는 누전발생시 부하로 인가되는 공급전원을 차단하는 것으로, ZCT 제어기로부터 전달되는 제어신호에 따라 전기회로를 개방하거나 폐쇄시키는 스위칭 절환동작을 구현한다.
누전차단기는 누전이 발생할 경우 누전을 검출하여 사용 중인 전기를 차단하는 기능을 하는 것으로서, 누전을 검출하고 전원선을 오픈시키는 제어장치가 구비된다.
누전차단기는 소정의 누설 전류(통상적으로 15mA내지 30mA)를 감지하여 감전을 방지하기 위한 수단으로써, 전력선으로 나가는 전류와 중립 선으로 들어오는 전류의 차이를 측정하여 나가는 전류와 들어오는 전류의 합이 0이 아니면 누전이 되고 있다고 판단하여 전류를 차단한다.
이러한 누전차단기는 전원선에서 발생하는 누설전류를 감지하는 누설전류감지부(예; ZCT: Zero-phase current transformer, 홀센서)와, 누설전류감지부에서 감지된 전류를 승압하여 승압된 값이 설정값 이상일 경우 전류의 누설로 판단하고 트립구동를 작동시키는 제어부와, 제어부의 제어에 따라 큰 전류가 흐르게 되어 차단기를 작동하여 전류 누설시 전원을 차단하는 트립구동부로 구성된다.
이러한 통상의 누전차단기는 전원선에 흐르는 전류에 의해 누설전류감지부의 입출력 전류의 변화 혹은 자속의 변화를 감지하여 누설 여부를 판단하게 된다.
관련 선행 기술 자료는 대한민국(KR) 공개특허 10-2004-0099982, 공개특허 10-2011-0053193, 등록특허 10-1402046, 등록특허 10-0827208, 및 등록실용 20-0428420 등이 있다.
고 전압의 교류 전원에서 저 전압의 직류 전원으로 변환하는 전압 변환 장치에 있어서 통상 변압 회로(100)는 회로의 구성에 많은 면적과 비용을 유발하는 회로 영역이 된다.
따라서 저 비용의 회로를 구성하는데 있어서 방해 요인으로 작용하게 된다. 한편, 제너 다이오드(Zener diode)(104)회로 영역은 정 전압의 출력 전압 특성을 확보하기 위해 정류 회로(102)의 출력 단자에 병렬로 배치하여 사용하게 된다.
이때 대기 혹은 동작 전원 공급 상태에서 제너 다이오드(Zener diode)(104)에 일정 전류를 흐르게 하여 출력 전압에서 정 전압의 출력 전압 특성을 확보하는 동작을 특징으로 하게 된다. 따라서 대기 혹은 동작 전원 공급 상태에서 일정한 대기 혹은 동작 공급 전력의 손실이 발생하게 된다.
이러한 문제점을 해결하여 대기 및 동작 전원 공급 상태에서 전력 손실이 없는 회로의 구성이 필요하게 된다. 특히 에너지 절약 측면에서 대기 상태에서 전력 손실이 없는 회로의 구성이 절실하게 필요하게 된다.
또한, 통신 분야의 system transients와 lightning-induced transients로부터 시스템을 보호해주는 써지 보호 역할과, 이동 통신 단말기, 노트북 PC, 전자수첩, PDA등의 정전 기에 대하여 회로를 보호해주는 ESD(electrostatic discharge) protection의 역할로서 PN 바리스터(Varistor)가 필요하다.
각종 정보기기, 제어기기 등 전기를 사용하는 제품에 갑작스런 전압의 변화(surge) 가전제품에 대한 기기 손상을 방지하기 위한 써지 흡수소자로서 사용 된다. 또한 발전소, 변전소, 송전소 같은 전력 기기 분야에서 낙뢰로부터 설비를 안전하게 보호하기 위한 전력용 피뢰기의 핵심 소자에 이르기까지 다양한 부분에 사용된다.
이에 따라 이들 장비에 발생하는 전원서지, 낙뇌서지 등으로부터 시스템을 보호하기 위한 필요성이 그 어느 때보다도 강하게 요구되고 있다.
전력 계통에 설치되는 전자기기들을 이러한 과도 외부 서지로부터 파괴, 또는 오동작하지 않도록 서지를 차단하기 위해서는 서지 보호 장치(Surge Protection Device : SPD, Voltage Transient Management System : VTMS, or Transient Voltage Surge Suppressor : TVSS)를 설치하여야 한다.
본 발명의 실시예는 다음과 같은 특징을 갖는다.
첫째, 통상 변압 회로(100) 및 제너 다이오드(Zener diode)(104)회로 영역의 구성을 제거하여 통상 변압 회로(100) 및 제너 다이오드(Zener diode)(104)회로 영역에서 차지하는 면적을 제거하여 저 비용 회로의 구현이 가능하게 하는 특징을 갖는다.
둘째, 통상 변압 회로(100) 및 제너 다이오드(Zener diode)(104)회로 영역의 구성을 제거하여 대기 및 동작 전력 손실을 차단하여 대기 및 동작 전원 공급 상태에서 전력 소모가 없는 회로의 구현이 가능하도록 하는 특징을 갖는다.
셋째, 음의 문턱 전압(negative threshold Vt) 디플리션 엔모스(depletion NMOS(N-type metal oxide semiconductor)) 전계 효과 트랜지스터(FET(field effect transistor)) 임계 고 전압(약 1000V 이상) 공급 전원 영역까지 프리 전압(free voltage) 동작 구현이 가능하게 하는 특징을 갖는다.
넷째, 음의 문턱 전압(negative threshold Vt) 즉, 음의 게이트 소스간의 전압(negative Vgs) 특성을 갖는 디플리션 엔모스(depletion NMOS(N-type metal oxide semiconductor)) 전계 효과 트랜지스터(FET(field effect transistor))의 구성, 즉, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 소자를 포함함을 특징으로 하여 회로의 동작 특성에서 안정적 동작 구현이 가능하게 하는 특징을 갖는다.
다섯째, 트립 구동부는 누전발생시 부하로 인가되는 공급전원을 차단하는 것으로, ZCT 제어기로부터 전달되는 제어신호에 따라 전기회로를 개방하거나 폐쇄시키는 스위칭 절환동작을 구현이 가능하게 하는 특징을 갖는다.
여섯째 전원서지, 낙뇌서지, 및 ESD(electrostatic discharge) protection의 역할로서 PN 바리스터(Varistor) 기능의 구현이 가능하게 하는 특징을 갖는다.
일곱째 복수개의 Flip-Flop latch 구조의 pulse shift 소자와 복수개의 AND 연산 소자로 구성되어 일시적인 Noise 모드에 의해 발생한 것인지 아니면 실재로 유효한 누전 모드에 의해 발생한 것인지를 구별할 수 있는 기능의 구현이 가능하게 하는 특징을 갖는다.
고 전압의 교류 및 직류 전원에서 저 전압의 직류 전원으로 변환하는 전압 변환 장치에 있어서, 통상 변압 회로(100)의 구성을 제거하여 통상 변압 회로(100) 구성에서 차지하는 많은 면적과 전력 소모를 절약 하여 저 비용의 회로를 구성할 수 있도록 하는 것을 특징으로 한다. 또한, 제너 다이오드(Zener diode)(104) 회로 영역의 구성을 제거하여 제너 다이오드(Zener diode)(104) 회로 영역에서 차지하는 면적과 대기 및 동작 전력 소모를 차단하여 저 비용의 회로를 구성할 수 있도록 하는 것과 대기 및 동작 전원 공급 상태에서 전력 손실이 없는 회로의 구현이 가능하게 하는 것을 특징으로 한다.
또한 고 전압의 교류 및 직류 전원의 입력 전압은 넓은 전압 범위에 걸쳐서 동작해야 하기 때문에 모든 전압 동작 범위에서 동일한 출력 전압 특성을 유지할 수 있는 동작 특성이 요구되는데, 본 발명은 이러한 동작 특성을 만족할 수 있는 프리 전압(free voltage) 동작 특성을 나타냄을 특징으로 한다.
교류 및 직류 전원에서 직류 전원의 전압으로 변환하는 전압 변환 장치에 있어서 음의 문턱 전압(negative threshold voltage) 즉, 음의 게이트 소스간의 전압(negative Vgs) 특성을 갖는 디플리션 엔모스(depletion NMOS) 전계 효과 트랜지스터(FET: field effect transistor)의 구성, 즉, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 구성을 포함함을 특징으로 한다. 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)는 드레인(drain:D), 게이트(gate:G), 소스(source:S), 바디(body:B) 및 P-기판(P-substrate: P-Sub)의 5-단자로 구성됨을 특징으로 한다. 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다. 게이트(gate:G)와 P-기판(P-substrate:P-sub)는 접지 단자, 드레인(drain:D)은 전압 변환 전의 전원이 입력되는 단자, 소스(source:S)은 전압 변환 후의 전력 공급 단자로 각각 연결되어 사용된다.
ZCT 제어기는 영상변류기(ZCT: Zero-phase current transformer)로부터 검출된 신호를 누전판단의 기준이 되는 설정된 기준레벨과 비교하여 누전발생 여부를 판단하며, 부하측에 흐르는 누설 전류가 설정된 기준치 이상으로 판단되면 트립 구동부에 전원차단 요청신호를 전달한다.
상기 트립 구동부는 누전발생시 부하로 인가되는 공급전원을 차단하는 것으로, ZCT 제어기로부터 전달되는 제어신호에 따라 전기회로를 개방하거나 폐쇄시키는 스위칭 절환동작을 수행한다. 바람직하게, 상기 트립 구동부에 적용되는 스위칭수단은 LDMOS(laterally diffused MOS) 혹은 실리콘 제어 정류기 (SCR: Silicon Controlled Rectifier)와 같은 무접점 방식의 반도체 소자가 적용된다.
이상에서 설명한 바와 같이, 본 발명의 실시예는 다음과 같은 효과를 갖는다.
첫째, 통상 변압 회로(100) 및 제너 다이오드(Zener diode)(104)회로 영역의 구성을 제거하여 통상 변압 회로(100) 및 제너 다이오드(Zener diode)(104)회로 영역에서 차지하는 면적을 제거하여 저 비용 회로의 구현이 가능하도록 한다.
둘째, 통상 변압 회로(100) 및 제너 다이오드(Zener diode)(104)회로 영역의 구성을 제거하여 대기 및 동작 전력 손실을 차단하여 대기 및 동작 전원 공급 상태에서 전력 소모가 없는 회로의 구현이 가능하도록 한다.
셋째, 고 전압의 교류 및 직류 전원의 입력 전압은 넓은 전압 범위에 걸쳐서 동작해야 하기 때문에 모든 전압 동작 범위에서 동일한 출력 전압 특성을 유지할 수 있는 동작 특성이 요구되는데, 본 발명은 이러한 동작 특성을 만족할 수 있는 고 전압(약 1000V 이상) 공급 전원 영역까지 프리 전압(free voltage) 동작 특성을 나타냄을 특징으로 하는 효과를 제공한다.
넷째, 음의 문턱 전압(negative threshold Vt) 즉, 음의 게이트 소스간의 전압(negative Vgs) 특성을 갖는 디플리션 엔모스(depletion NMOS(N-type metal oxide semiconductor) 전계 효과 트랜지스터(FET(field effect transistor))의 구성, 즉, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 소자를 포함함을 특징으로 하여 회로의 동작 특성에서 안정적 동작 구현이 가능할 수 있도록 하는 효과를 제공한다.
다섯째, 트립 구동부는 누전발생시 부하로 인가되는 공급전원을 차단하는 것으로, ZCT 제어기로부터 전달되는 제어신호에 따라 전기회로를 개방하거나 폐쇄시키는 스위칭 절환동작을 구현이 가능함을 특징으로 하는 효과를 제공한다.
여섯째 전원서지, 낙뇌서지, 및 ESD(electrostatic discharge) protection의 역할로서 PN 바리스터(Varistor) 기능의 구현이 가능함을 특징으로 하는 효과를 제공한다.
일곱째 복수개의 Flip-Flop latch 구조의 pulse shift 소자와 복수개의 AND 연산 소자로 구성되어 일시적인 Noise 모드에 의해 발생한 것인지 아니면 실재로 유효한 누전 모드에 의해 발생한 것인지를 구별할 수 있는 기능의 구현이 가능함을 특징으로 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 통상의 변압 회로와 제너 다이오드(Zener diode)를 이용한 전압 변환 회로의 구성도.
도 2는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 단자 구성도.
도 3은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 동작 특성도.
도 4는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 전력 증폭(Power Amplification) 전압 변환 회로의 구성도.
도 5는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 전력 증폭(Power Amplification) 전압 변환 회로의 동작 파형도.
도 6은 본 발명의 FPSC(Flip-Flop Pulse Shift Control) 상세 회로의 구성도.
도 7은 본 발명의 FPSC(Flip-Flop Pulse Shift Control) 상세 회로의 제1 동작 파형도.
도 8은 본 발명의 FPSC(Flip-Flop Pulse Shift Control) 상세 회로의 제2 동작 파형도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 통상의 변압 회로와 제너 다이오드(Zener diode)를 이용한 전압 변환 회로의 구성도이다.
교류 입력 전원(100)에서 저 전압의 직류 전원의 전압으로 변환하는 전압 변환 장치에 있어서 통상 변압회로(101), 정류 회로(102), 및 제너 다이오드(Zener diode)(104)의 회로 영역으로 구성된다. 통상 변압 회로(100)는 고 전압의 입력 전원을 저 전압으로 변환하는 회로 영역이다.
정류 회로(102)는 교류 전원을 직류 전원으로 변환하는 반파 혹은 전파 정류 다이오드로 구성된 회로 영역이다. 통상 변압 회로(100)는 회로의 구성에 많은 면적과 비용을 유발하는 회로 영역이 된다.
따라서 저 비용의 회로를 구성하는데 있어서 방해 요인으로 작용하게 된다.
한편, 제너 다이오드(Zener diode)(104)회로 영역은 정 전압의 출력 전압 특성을 확보하기 위해 정류 회로(102)의 출력 단자(103)에 병렬로 배치하여 사용하게 된다.
정류 회로(102)의 출력 단자(103)는 최종 출력 전력 공급 단자(105)로 사용된다.
이때 대기 혹은 동작 전원 공급 상태에서 제너 다이오드(Zener diode)에 일정 전류를 흐르게 하여 출력 전압에서 정 전압의 출력 전압 특성을 확보하게 된다. 따라서 대기 혹은 동작 전원 공급 상태에서 일정한 대기 혹은 동작 공급 전력의 손실이 발생하게 된다.
도 2는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 단자 구성도이다.
음의 문턱 전압(negative threshold Vt) 즉, 음의 게이트 소스간의 전압(negative Vgs) 특성을 갖는 디플리션 엔모스(depletion NMOS) 전계 효과 트랜지스터(FET: field effect transistor)의 구성, 즉, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 구성을 포함함을 특징으로 한다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)는 드레인(drain:D), 게이트(gate:G), 소스(source:S), 바디(body:B) 및 P-기판(P-substrate: P-sub)의 5-단자로 구성됨을 특징으로 한다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다.
상기의 상기 바디(body:B) 단자는 설계적 선택 방법에 따라 다음과 같이 0V의 접지 전압 전압을 공급하기 위한 공통의 접지 단자에 연결하는 첫 번째 방법과 상기 소스(source:S) 단자에 연결되어 출력 단자로 사용되는 두 번째 연결 방법이 가능하다.
좀더 상세 설명하면,
첫 번째 방법으로써, 상기 게이트(gate:G) 단자, 상기 바디(body:B) 단자, 및 P-기판(P-substrate: P-sub) 단자는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.
다른 두 번째 선택 방법으로써, 상기 게이트(gate:G) 단자 및 상기 P-기판(P-substrate: P-sub) 단자는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결되고, 상기 바디(body:B) 단자는 상기 소스(source:S) 단자에 연결되어 표시하고 출력 단자로 사용된다.
상기 게이트(gate:G) 단자는 별도의 제어 전압이 공급될 수도 있음을 특징으로 한다.
상기 드레인(drain:D) 단자는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 공급 전원에 연결하기 위한 단자 구성이다. 드레인(drain:D) 단자는 약 1000V 이상의 고 전압, 즉, 프리 전압(free voltage) 인가가 가능한 것을 특징으로 한다.
또한, 상기 드레인(drain:D) 단자 영역은 상기 바디(body:B) 단자와 상기 소스(source:S) 단자 영역을 감싸서 상기 드레인(drain:D) 단자 영역 내부에 포함하는 것을 특징으로 한다.
상기 드레인(drain:D) 단자 영역은 P-기판 (P-substrate: P-sub) 단자에 직접 접하면서 PN 바리스터(Varistor) 구조를 형성함을 특징으로 한다.
상기 PN 바리스터(Varistor)는 보호하고자 하는 상기 드레인(drain:D) 단자 영역에 병렬로 연결 구조로 사용된다. 일정한 전압 이하에서는 상기 PN 바리스터(Varistor)가 부도체로 작용을 하기 때문에 회로에 아무 영향을 주지 않지만, 일정량 이상의 전압이 가해지게 되면 병렬로 연결되어있는 PN 바리스터(Varistor)가 도체로 변하게 되어서 전기를 P-기판 (P-substrate: P-sub) 단자로 방출하게 됨으로써 소자를 써지로부터 보호하게 되는 것이다.
상기 PN 바리스터(Varistor) 구조의 추가 동작 특성은 다음과 같다.
바리스터(Varistor)란 variable resistor란 말의 준말이며, 때로는 VDR(Voltage-Dependent Resistors)라고 불리기도 한다. PN 바리스터(Varistor)의 역할은 위의 이름에서도 예상할 수 있듯이 입력되는 전압에 따라 저항을 달리하는 반도체 소자이다.
일반적인 PN 바리스터(Varistor)의 특징은 비직선적인 I-V 그래프에서 나타나는데, 어느 일정한 항복 전압 이전까지는 전기에 대한 부도체로 작용을 하다가 항복 전압 이후에는 도체의 성질을 나타낸다.
저전압을 사용하는 저전압 마이크로프로세서가 적용된 시스템이나 기기에 낙뢰나 스위치 개폐시 발생하는 서지(surge)가 침입하게 되면 시스템의 정지, 장비의 소손 및 열화, 데이터 전송의 오류, 통신 에러, 원인 불명의 전체적인 시스템 운용불능 등의 장애발생이 순간적으로 일어날 수 있다는 것이 반도체를 이용한 시스템의 큰 약점으로 나타나게 되는데 이러한 약점을 보호하기 위해 PN 바리스터(Varistor)가 필요하다.
상기 소스(source:S) 단자는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 목표 출력 전력 공급 전압을 얻기 위한 출력 단자로 사용됨을 특징으로 한다. 상기 소스(source:S) 단자는 상기 바디(body:B) 단자와 공통으로 연결되어 출력 단자로 사용될 수도 있고, 상기 소스(source:S) 단자만을 이용하여 출력 단자로 사용될 수도 있는 선택 사양 특성을 갖는다.
도 3은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 동작 특성도이다.
게이트(gate:G) 단자와 소스(source:S) 단자 사이의 전압인 Vgs와 드레인(drain:D) 단자와 소스(source:S) 단자 사이의 전류인 Ids의 전압 전류 특성 곡선에서 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 문턱 전압 값은 음의 값(VT)을 가짐을 특징으로 한다.
도 4는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 전력 증폭(Power Amplification) 전압 변환 회로의 구성도이다.
정류 회로(401)는 교류 전원을 직류 전원으로 변환하는 반파 혹은 전파 정류 다이오드로 구성된 회로 영역이다. 또한, 직류 전원을 직류 전원으로 변환하는 용도에서도 동일하게 구성된 정류 다이오드로 사용이 가능함을 특징으로 한다.
즉, 직류 전원의 극성에 상관 없이 연결하여 직류 전원으로 변환하는 용도에서도 동일하게 구성된 정류 다이오드로 사용이 가능함을 특징으로 한다.
정류 회로(401)는 전파 정류 다이오드 회로의 구성을 나타낸 것으로 입력 단자에는 입력 전원(400)이 연결되고, 정류 출력 단자(1)은 정류회로(401)의 정류 출력 단자(402)가 연결되고 정류 접지 단자(0)은 공통 접지 단자(GND)에 연결된다.
정류회로(401)의 정류 출력 단자(402)는 복수 N 개의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403; 409, 415; 421)의 드레인(drain:D) 단자(404; 410; 416; 422)에 공통으로 연결된다.
첫 번째 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 연결 구성은 다음과 같다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 게이트(gate:G) 단자(405)와 P-기판(P-substrate:P-sub) 단자(406)는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 소스(source:S) 단자(407)는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 목표 출력 전력 공급 전압을 얻기 위한 출력 단자인 Step-1 전력 공급 단자(408)로 사용됨을 특징으로 한다.
상기 소스(source:S) 단자(407)는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 바디(body:B) 단자와 공통으로 연결되어 출력 단자로 사용될 수도 있고, 상기 소스(source:S) 단자(407)만을 이용하여 출력 단자로 사용될 수도 있는 선택 사양 특성을 갖는다.
상기 드레인(drain:D) 단자(404)는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 공급 전원에 연결하기 위한 단자 구성이다. 상기 드레인(drain:D) 단자(404)는 약 1000V 이상의 고 전압, 즉, 프리 전압(free voltage) 인가가 가능한 것을 특징으로 한다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다.
상기 게이트(gate:G) 단자(405)와 상기 P-기판(P-substrate:P-sub) 단자(406)는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.
상기 소스(source:S) 단자(407)는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 목표 출력 전력 공급 전압을 얻기 위한 출력 단자인 Step-1 전력 공급 단자(408)로 사용됨을 특징으로 한다.
두 번째 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 연결 구성은 다음과 같다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 게이트(gate:G) 단자(411)와 P-기판(P-substrate:P-sub) 단자(412)는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 소스(source:S) 단자(413)는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 목표 출력 전력 공급 전압을 얻기 위한 출력 단자인 Step-2 전력 공급 단자(414)로 사용됨을 특징으로 한다.
상기 소스(source:S) 단자(413)는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 바디(body:B) 단자와 공통으로 연결되어 출력 단자로 사용될 수도 있고, 상기 소스(source:S) 단자(413)만을 이용하여 출력 단자로 사용될 수도 있는 선택 사양 특성을 갖는다.
상기 드레인(drain:D) 단자(410)는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 공급 전원에 연결하기 위한 단자 구성이다. 상기 드레인(drain:D) 단자(410)는 약 1000V 이상의 고 전압, 즉, 프리 전압(free voltage) 인가가 가능한 것을 특징으로 한다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 게이트(gate:G) 단자(411)는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 소스(source:S) 단자(407) 혹은 출력 단자인 Step-1 전력 공급 단자(408)와 연결된다. 상기 P-기판(P-substrate:P-sub) 단자(412)는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.
상기 소스(source:S) 단자(413)는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 목표 출력 전력 공급 전압을 얻기 위한 출력 단자인 Step-2 전력 공급 단자(414)로 사용됨을 특징으로 한다.
N 번째 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 연결 구성은 다음과 같다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 게이트(gate:G) 단자(417)와 P-기판(P-substrate:P-sub) 단자(418)는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 소스(source:S) 단자(419)는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 목표 출력 전력 공급 전압을 얻기 위한 출력 단자인 Step-N 전력 공급 단자(420)로 사용됨을 특징으로 한다.
상기 소스(source:S) 단자(420)는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 바디(body:B) 단자와 공통으로 연결되어 출력 단자로 사용될 수도 있고, 상기 소스(source:S) 단자(420)만을 이용하여 출력 단자로 사용될 수도 있는 선택 사양 특성을 갖는다.
상기 드레인(drain:D) 단자(416)는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 공급 전원에 연결하기 위한 단자 구성이다. 상기 드레인(drain:D) 단자(416)는 약 1000V 이상의 고 전압, 즉, 프리 전압(free voltage) 인가가 가능한 것을 특징으로 한다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 게이트(gate:G) 단자(417)는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 소스(source:S) 단자(413) 혹은 출력 단자인 Step-2 전력 공급 단자(414)와 연결된다.
상기 P-기판(P-substrate:P-sub) 단자(418)는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.
상기 소스(source:S) 단자(419)는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 목표 출력 전력 공급 전압을 얻기 위한 출력 단자인 Step-N 전력 공급 단자(420)로 사용됨을 특징으로 한다.
복수 N은 한 개 이상의 자연수를 의미한다. 전 단 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 소스(source:S) 단자(N-1) 혹은 출력 단자인 Step-(N-1) 전력 공급 단자는 다음 단 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 게이트(gate:G) 단자에 연결되는 방법이다.
이렇게 발생된 N 배수의 Step-N 전력 공급 단자 전압을 전원으로 하여 제어회로를 구성한다.
상기 제어회로는 트립 제어회로 증폭기(Trip Control OP Amplifier) (430)를 중심으로 하여 구성되어 있다.
상기 트립 제어회로 증폭기(Trip Control OP Amplifier) (430)의 입력은 ZCT 제어기(440)의 출력 신호가 입력된다.
상기 ZCT 제어기(440)는 영상변류기(ZCT: Zero-phase current transformer)로부터 검출된 신호를 누전판단의 기준이 되는 설정된 기준레벨과 비교하여 누전발생 여부를 판단하며, 부하측에 흐르는 누설 전류가 설정된 기준치 이상으로 판단되면 트립 구동부에 전원차단 요청신호를 전달한다.
트립 구동부는 누전발생시 부하로 인가되는 공급전원을 차단하는 것으로, 상기 ZCT 제어기(440)로부터 전달되는 제어신호에 따라 전기회로를 개방하거나 폐쇄시키는 스위칭 절환동작을 수행한다. 바람직하게, 상기 트립 구동부에 적용되는 스위칭수단은 LDMOS(laterally diffused MOS) 혹은 실리콘 제어 정류기 (SCR: Silicon Controlled Rectifier)와 같은 무접점 방식의 반도체 소자가 적용된다.
상기 트립 제어회로 증폭기(Trip Control OP Amplifier) (430)의 출력 단자(431) 전압은 FPSC(Flip-Flop Pulse Shift Control)회로(450)의 입력 단자인 FPSC입력(451)에 연결된다.
상기 FPSC(Flip-Flop Pulse Shift Control)회로(450)는 Flip-Flop의 회로를 직렬로 복수개 연결하여 Pulse Shift 동작을 수행하는 회로이다.
상기 FPSC(Flip-Flop Pulse Shift Control)회로(450)의 다른 입력 단자인 Clock(453)은 Step-2 전력 공급 단자 신호를 받는다. 또 다른 실시 예로써 상기 입력 단자인 Clock(453)은 Step-1 전력 공급 단자 신호 혹은 Step-N 전력 공급 단자 신호 등의 다른 전력 공급 단자 신호 중에서 하나를 선택적으로 받을 수 있다.
상기 FPSC(Flip-Flop Pulse Shift Control)회로(450)의 전원은 VDD_FPSC(460) 신호를 통해 공급된다. 다이오드(462)는 전원은 VDD_FPSC(460) 신호의 역방향 전류를 차단하는 목적으로 사용된다. Capacitor(461)는 Step-2 전력 공급 단자 신호가 임계 이하 상태일 때 VDD_FPSC(460) 신호의 전압 크기를 일정 값 이상 유지하기 위한 Capacitor이다.
상기 FPSC(Flip-Flop Pulse Shift Control)회로(450)의 출력 신호는 FPSC출력(452) 단자에 연결된다.
상기 FPSC출력(452) 신호 단자는 전력 증폭기 (Power Amplifier) 소자인 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 게이트(gate:G) 단자(423)에 입력된다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 드레인(drain:D) 단자(422)는 정류회로(401)의 정류 출력 단자(402)에 공통으로 연결된다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 소스(source:S) 단자(425)는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 목표 출력 전력 공급 전압을 얻기 위한 출력 단자인 상기 Trip 전력 공급 단자(426)로 사용됨을 특징으로 한다.
상기 소스(source:S) 단자(425)는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 바디(body:B) 단자와 공통으로 연결되어 출력 단자로 사용될 수도 있고, 상기 소스(source:S) 단자(425)만을 이용하여 상기 Trip 전력 공급 단자(426)로 사용될 수도 있는 선택 사양 특성을 갖는다.
상기 Trip 전력 공급 단자(426)는 높은 전류 공급 능력과 전력 소모가 큰 부하에 적용된다. 따라서 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)는 높은 전력 구동 능력을 구비한 Power Amplifier의 소자가 된다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 P-기판(P-substrate:P-sub) 단자(424)는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.
도 5는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 전력 증폭(Power Amplification) 전압 변환 회로의 동작 파형도이다.
상기 입력전원(500)은 정류 회로를 통과하여 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 드레인(drain:D) 단자(404)에 입력된다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다.
상기 게이트(gate:G) 단자(405)와 상기 P-기판(P-substrate:P-sub) 단자(406)는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.
상기 소스(source:S) 단자(407)의 Step-1 전력 공급 단자(508)의 전압은 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 문턱 전압(Vt:Vgs)에 대응하여 각각, +1V, +2V, +3V, +4V 등의 양의 출력 공급 전압 값을 갖는 것을 특징으로 한다.
또한, 각 Step 별로 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 문턱전압(Vgs) 만큼씩 전압을 상승시키는 것을 특징으로 한다.
따라서 N 개의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 상기 방법으로 구성하면 Vgs의 N 배수 개의 전압 값과 최종 단에서는 Vgs의 N 배수의 전압을 얻을 수 있다.
Trip 전력 공급 단자(526)는 높은 전류 공급 능력과 전력 소모가 큰 부하에 적용된다. 따라서 N 배수의 전압인 Step-N 전원 공급 단자(520) 전압보다 낮은 상기 Trip 전력 공급 단자(526)을 갖도록 설계하여 높은 Vgs 전압 구동 조건으로 높은 전력 구동 능력을 구비한 Power Amplifier의 소자가 되도록 하는 것을 특징으로 한다.
도 6은 본 발명의 FPSC(Flip-Flop Pulse Shift Control) 상세 회로의 구성도이다.
하나의 실시 예로써 4개의 Flip-Flop(461), Flip-Flop(462), Flip-Flop(463) 및 Flip-Flop(464)는 직렬로 구성된다.
상기 4개의 Flip-Flop(461), Flip-Flop(462), Flip-Flop(463) 및 Flip-Flop(464)의 shift-data clock 제어 입력 신호는 Clock(453)에 연결 구성된다.
상기 Flip-Flop(461)의 입력은 Data 단자로써 상기 FPSC입력(451) 신호가 연결된다.
상기 Flip-Flop(461)의 입력 FPSC입력(451) 신호에 대한 제1 shift delay pulse 출력은 QA 단자이다.
상기 Flip-Flop(461)의 입력 FPSC입력(451) 신호에 대한 제2 shift delay pulse 출력은 QB 단자이다.
상기 Flip-Flop(461)의 입력 FPSC입력(451) 신호에 대한 제3 shift delay pulse 출력은 QC 단자이다.
상기 Flip-Flop(461)의 입력 FPSC입력(451) 신호에 대한 제4 shift delay pulse 출력은 QD 단자이다.
상기 Flip-Flop(461)의 입력 FPSC입력(451) 신호와 상기 제1 shift delay pulse 출력은 QA 단자신호는 AND 논리 연산 소자인 AND(465)에 의해 AND 연산되어 pulse_1_delay 신호를 출력한다.
상기 Flip-Flop(461)의 입력 FPSC입력(451) 신호와 상기 제2 shift delay pulse 출력은 QB 단자신호는 AND 논리 연산 소자인 AND(466)에 의해 AND 연산되어 pulse_2_delay 신호를 출력한다.
상기 Flip-Flop(461)의 입력 FPSC입력(451) 신호와 상기 제3 shift delay pulse 출력은 QC 단자신호는 AND 논리 연산 소자인 AND(467)에 의해 AND 연산되어 pulse_3_delay 신호를 출력한다.
상기 Flip-Flop(461)의 입력 FPSC입력(451) 신호와 상기 제4 shift delay pulse 출력은 QD 단자신호는 AND 논리 연산 소자인 AND(468)에 의해 AND 연산되어 pulse_4_delay 신호를 출력한다.
상기의 pulse_1_delay, pulse_2_delay, pulse_3_delay, 및 pulse_4_delay는 multiplexer 인 MUX(469)에 의해 하나의 신호가 선택되어 출력 신호인 상기 FPSC출력(452)를 출력하게 된다.
도 7은 본 발명의 FPSC(Flip-Flop Pulse Shift Control) 상세 회로의 제1 동작 파형도이다.
전원 신호인 상기 VDD_FPSC(460) 신호는 연속적인 직류 전압 특성을 나타냄을 특징으로 한다.
clock 신호인 상기 Clock(453) 신호는 전파 정류 파형과 주파수 특성이 동일한 pulse 파형을 특징으로 한다.
누전 감지 신호인 FPSC입력(451) 신호는 누전이 감지되게 되면 발생하는 파형을 특징으로 한다. 또한, 일시적인 Noise 모드에 의해 발생할 수도 있다. 따라서 일시적인 Noise 모드에 의해 발생한 것인지 아니면 실재로 유효한 누전 모드에 의해 발생한 것인지를 구별할 수 있는 수단이 필요하게 된다. 일시적인 Noise 모드는 하나의 Pulse 이상 지속되지 않는 특징을 보이고, 실재로 유효한 누전 모드에서는 하나의 Pulse 이상에서 상기 누전 감지 신호인 FPSC입력(451) 신호가 지속되는 특성을 보이게 된다.
따라서 이러한 상기 누전 감지 신호인 FPSC입력(451) 신호의 지속여부를 판단하기 위해 상기 누전 감지 신호인 FPSC입력(451) 신호를 상기 Clock(453)에 대응해서 shift delay를 시키게 된다. 각각의 shift delay 신호를 각각 상기 QA, QB, 및 QC 에 각각 대응되며 각각 shift_1_delay, shift_2_delay, 및 shift_3_delay으로 정의한다.
도 7의 실시 예에서는 누전 감지 신호인 FPSC입력(451) 신호가 일시적인 Noise 모드에 의해 발생한 것에 해당되어 상기 유효한 FPSC입력(452) 신호는 발생하지 않는 제1 실시 예를 보여 준다.
도 8은 본 발명의 FPSC(Flip-Flop Pulse Shift Control) 상세 회로의 제2 동작 파형도이다.
상기 누전 감지 신호인 FPSC입력(451) 신호가 연속적으로 발생하는 경우의 실시 예를 보여 주고 있다.
상기 누전 감지 신호인 FPSC입력(451) 신호가 연속적으로 발생하는 경우에 해당되어 유효한 FPSC입력(451) 신호와 각각의 QA, QB, QC 신호가 AND 연산되어 FPSC츨력(452)는 발생하는 제2 실시 예를 보여 준다.
100 입력 전원
101 변압 회로
102 정류 회로
104 제너 다이노드(Zener diode)
105 Step-1 전력 공급 단자
400 입력 전원
401 정류 회로
403 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)
404 드레인(drain:D) 단자
405 게이트(gate:G) 단자
406 P-기판(P-substrate:P-sub) 단자
407 소스(source:S) 단자
408 Step-1 전력 공급 단자
414 Step-2 전력 공급 단자
420 Step-N 전력 공급 단자
426 Trip 전력 공급 단자

Claims (5)

  1. 고 전압의 교류 혹은 직류 입력 전원에서 저 전압의 출력 전압으로 변환하는 트립(Trip) 전력 공급 장치에 있어서,
    교류 전원을 직류 전원으로 변환하는 정류 다이오드로 구성된 정류 회로(401); 및
    상기 정류 회로(401)의 입력 단에 연결되는 입력 전원 단자(400); 및
    상기 정류 회로(401)의 출력 단에 연결되는 정류 출력 단자(402); 및
    첫 번째, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403); 및
    상기 정류 출력 단자(402)에 연결되는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 드레인(drain:D) 단자(404); 및
    상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 게이트(gate:G) 단자(405)와 P-기판(P-substrate:P-sub) 단자(406)에 연결되어 접지 전압을 공급하기 위한 공통의 접지 단자; 및
    상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 소스(source:S) 단자(407)에 연결되어 출력 전력을 공급하기 위한 Step-1 전력 공급 단자(408); 및
    상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 상기 소스(source:S) 단자(407) 혹은 P-기판(P-substrate:P-sub) 단자(406) 중에서 선택적으로 한 단자에 연결되는 제 1 바디(body:B); 및
    두 번째, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409); 및
    상기 정류 출력 단자(402)에 연결되는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 드레인(drain:D) 단자(410); 및
    상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 소스(source:S) 단자(407)에 연결되는 상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 게이트(gate:G) 단자(411); 및
    P-기판(P-substrate:P-sub) 단자(412)에 연결되어 접지 전압을 공급하기 위한 공통의 접지 단자; 및
    상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 소스(source:S) 단자(413)에 연결되어 출력 전력을 공급하기 위한 Step-2 전력 공급 단자(414); 및
    상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 상기 소스(source:S) 단자(413) 혹은 P-기판(P-substrate:P-sub) 단자(412) 중에서 선택적으로 한 단자에 연결되는 제 2 바디(body:B); 및
    N 번째, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415); 및
    상기 정류 출력 단자(402)에 연결되는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 드레인(drain:D) 단자(416); 및
    상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 소스(source:S) 단자(413)에 연결되는 상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 게이트(gate:G) 단자(417); 및
    P-기판(P-substrate:P-sub) 단자(418)에 연결되어 접지 전압을 공급하기 위한 공통의 접지 단자; 및
    상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 소스(source:S) 단자(419)에 연결되어 출력 전력을 공급하기 위한 Step-N 전력 공급 단자(420); 및
    상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 상기 소스(source:S) 단자(419) 혹은 P-기판(P-substrate:P-sub) 단자(418) 중에서 선택적으로 한 단자에 연결되는 제 N 바디(body:B) 단자; 및
    N+1 번째, 전력 증폭기 (Power Amplifier) 소자인 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421); 및
    상기 정류 출력 단자(402)에 연결되는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 드레인(drain:D) 단자(422); 및
    상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 소스(source:S) 단자(425)에 연결되어 출력 전력을 공급하기 위한 Trip 전력 공급 단자(426); 및
    상기 Step-N 전력 공급 단자(420)의 전압을 전원으로 ZCT 제어기(440)의 출력 신호를 입력으로 사용하는 트립 제어회로 증폭기(Trip Control OP Amplifier) (430); 및
    상기 트립 제어회로 증폭기(Trip Control OP Amplifier) (430)의 출력 단자(431)에 연결되는 FPSC(Flip-Flop Pulse Shift Control)회로(450)의 FPSC입력(451) 단자; 및
    상기 Step-N 전력 공급 단자(420)에 연결되는 FPSC(Flip-Flop Pulse Shift Control)회로(450)의 입력 Clock(453) 단자; 및
    상기 Step-N 전력 공급 단자(420)에 연결되는 다이노드(462)의 출력단에 연결되는 FPSC(Flip-Flop Pulse Shift Control)회로(450)의 전원 VDD_FPSC(460) 단자; 및
    상기 전원 VDD_FPSC(460) 단자에 병렬로 연결되는 Capacitor(461) 단자; 및
    FPSC(Flip-Flop Pulse Shift Control)회로(450)의 FPSC출력(452) 단자에 연결되는 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 게이트(gate:G) 단자(423); 및
    P-기판(P-substrate:P-sub) 단자(424)에 연결되어 접지 전압을 공급하기 위한 공통의 접지 단자; 및
    상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 상기 소스(source:S) 단자(425) 혹은 상기 P-기판(P-substrate:P-sub) 단자(424) 중에서 선택적으로 한 단자에 연결되는 제 N+1 바디(body:B) 단자로 구성됨을 특징으로 하는 shift pulse 제어 트립(Trip) 전력 공급 장치.
  2. 제 1항에 있어서,
    상기 드레인(drain:D) 단자(404), 상기 드레인(drain:D) 단자(410), 상기 드레인(drain:D) 단자(416), 혹은 상기 드레인(drain:D) 단자(422)와 상기 P-기판(P-substrate:P-sub) 단자(406), P-기판(P-substrate:P-sub) 단자(412), P-기판(P-substrate:P-sub) 단자(418), 혹은 P-기판(P-substrate:P-sub) 단자(424) 사이에 PN 바리스터(Varistor) 기능의 구조로 형성됨을 특징으로 하는 shift pulse 제어 트립(Trip) 전력 공급 장치.
  3. 제 1항에 있어서,
    상기 FPSC(Flip-Flop Pulse Shift Control)회로(450) 는 복수개의 Flip-Flop latch 구조의 pulse shift 소자와 복수개의 AND 연산 소자로 구성됨을 특징으로 하는 shift pulse 제어 트립(Trip) 전력 공급 장치.
  4. 고 전압의 교류 혹은 직류 입력 전원에서 저 전압의 출력 전압으로 변환하는 트립(Trip) 전력 공급 장치에 있어서,
    교류 전원을 직류 전원으로 변환하는 정류 다이오드로 구성된 정류 회로(401); 및
    상기 정류 회로(401)의 입력 단에 연결되는 입력 전원 단자(400); 및
    상기 정류 회로(401)의 출력 단에 연결되는 정류 출력 단자(402); 및
    첫 번째, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403); 및
    상기 정류 출력 단자(402)에 연결되는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 드레인(drain:D) 단자(404); 및
    상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 게이트(gate:G) 단자(405)와 P-기판(P-substrate:P-sub) 단자(406)에 연결되어 접지 전압을 공급하기 위한 공통의 접지 단자; 및
    상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 소스(source:S) 단자(407)에 연결되어 출력 전력을 공급하기 위한 Step-1 전력 공급 단자(408); 및
    상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 상기 소스(source:S) 단자(407) 혹은 P-기판(P-substrate:P-sub) 단자(406) 중에서 선택적으로 한 단자에 연결되는 제 1 바디(body:B); 및
    두 번째, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409); 및
    상기 정류 출력 단자(402)에 연결되는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 드레인(drain:D) 단자(410); 및
    상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 소스(source:S) 단자(407)에 연결되는 상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 게이트(gate:G) 단자(411); 및
    P-기판(P-substrate:P-sub) 단자(412)에 연결되어 접지 전압을 공급하기 위한 공통의 접지 단자; 및
    상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 소스(source:S) 단자(413)에 연결되어 출력 전력을 공급하기 위한 Step-2 전력 공급 단자(414); 및
    상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 상기 소스(source:S) 단자(413) 혹은 P-기판(P-substrate:P-sub) 단자(412) 중에서 선택적으로 한 단자에 연결되는 제 2 바디(body:B); 및
    N 번째, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415); 및
    상기 정류 출력 단자(402)에 연결되는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 드레인(drain:D) 단자(416); 및
    상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 소스(source:S) 단자(413)에 연결되는 상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 게이트(gate:G) 단자(417); 및
    P-기판(P-substrate:P-sub) 단자(418)에 연결되어 접지 전압을 공급하기 위한 공통의 접지 단자; 및
    상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 소스(source:S) 단자(419)에 연결되어 출력 전력을 공급하기 위한 Step-N 전력 공급 단자(420); 및
    상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 상기 소스(source:S) 단자(419) 혹은 P-기판(P-substrate:P-sub) 단자(418) 중에서 선택적으로 한 단자에 연결되는 제 N 바디(body:B) 단자; 및
    N+1 번째, 전력 증폭기 (Power Amplifier) 소자인 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421); 및
    상기 정류 출력 단자(402)에 연결되는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 드레인(drain:D) 단자(422); 및
    상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 소스(source:S) 단자(425)에 연결되어 출력 전력을 공급하기 위한 Trip 전력 공급 단자(426); 및
    상기 Step-N 전력 공급 단자(420)의 전압을 전원으로 ZCT 제어기(440)의 출력 신호를 입력으로 사용하는 트립 제어회로 증폭기(Trip Control OP Amplifier) (430); 및
    상기 트립 제어회로 증폭기(Trip Control OP Amplifier) (430)의 출력 단자(431)에 연결되는 FPSC(Flip-Flop Pulse Shift Control)회로(450)의 FPSC입력(451) 단자; 및
    상기 Step-N 전력 공급 단자(420)에 연결되는 FPSC(Flip-Flop Pulse Shift Control)회로(450)의 입력 Clock(453) 단자; 및
    상기 Step-N 전력 공급 단자(420)에 연결되는 다이노드(462)의 출력단에 연결되는 FPSC(Flip-Flop Pulse Shift Control)회로(450)의 전원 VDD_FPSC(460) 단자; 및
    상기 전원 VDD_FPSC(460) 단자에 병렬로 연결되는 Capacitor(461) 단자; 및
    FPSC(Flip-Flop Pulse Shift Control)회로(450)의 FPSC출력(452) 단자에 연결되는 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 게이트(gate:G) 단자(423); 및
    P-기판(P-substrate:P-sub) 단자(424)에 연결되어 접지 전압을 공급하기 위한 공통의 접지 단자; 및
    상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 상기 소스(source:S) 단자(425) 혹은 상기 P-기판(P-substrate:P-sub) 단자(424) 중에서 선택적으로 한 단자에 연결되는 제 N+1 바디(body:B) 단자로 구성되어 동작됨을 특징으로 하는 트립(Trip) 전력 공급 방법.
  5. 고 전압의 교류 혹은 직류 입력 전원에서 저 전압의 출력 전압으로 변환하는 트립(Trip) 전력 공급 장치에 있어서,
    교류 전원을 직류 전원으로 변환하는 정류 다이오드로 구성된 정류 회로(401); 및
    상기 정류 회로(401)의 입력 단에 연결되는 입력 전원 단자(400); 및
    상기 정류 회로(401)의 출력 단에 연결되는 정류 출력 단자(402); 및
    첫 번째, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403); 및
    상기 정류 출력 단자(402)에 연결되는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 드레인(drain:D) 단자(404); 및
    상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 게이트(gate:G) 단자(405)와 P-기판(P-substrate:P-sub) 단자(406)에 연결되어 접지 전압을 공급하기 위한 공통의 접지 단자; 및
    상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 소스(source:S) 단자(407)에 연결되어 출력 전력을 공급하기 위한 Step-1 전력 공급 단자(408); 및
    상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 상기 소스(source:S) 단자(407) 혹은 P-기판(P-substrate:P-sub) 단자(406) 중에서 선택적으로 한 단자에 연결되는 제 1 바디(body:B); 및
    두 번째, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409); 및
    상기 정류 출력 단자(402)에 연결되는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 드레인(drain:D) 단자(410); 및
    상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 소스(source:S) 단자(407)에 연결되는 상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 게이트(gate:G) 단자(411); 및
    P-기판(P-substrate:P-sub) 단자(412)에 연결되어 접지 전압을 공급하기 위한 공통의 접지 단자; 및
    상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 소스(source:S) 단자(413)에 연결되어 출력 전력을 공급하기 위한 Step-2 전력 공급 단자(414); 및
    상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 상기 소스(source:S) 단자(413) 혹은 P-기판(P-substrate:P-sub) 단자(412) 중에서 선택적으로 한 단자에 연결되는 제 2 바디(body:B); 및
    N 번째, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415); 및
    상기 정류 출력 단자(402)에 연결되는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 드레인(drain:D) 단자(416); 및
    상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 소스(source:S) 단자(413)에 연결되는 상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 게이트(gate:G) 단자(417); 및
    P-기판(P-substrate:P-sub) 단자(418)에 연결되어 접지 전압을 공급하기 위한 공통의 접지 단자; 및
    상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 소스(source:S) 단자(419)에 연결되어 출력 전력을 공급하기 위한 Step-N 전력 공급 단자(420); 및
    상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 상기 소스(source:S) 단자(419) 혹은 P-기판(P-substrate:P-sub) 단자(418) 중에서 선택적으로 한 단자에 연결되는 제 N 바디(body:B) 단자; 및
    N+1 번째, 전력 증폭기 (Power Amplifier) 소자인 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421); 및
    상기 정류 출력 단자(402)에 연결되는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 드레인(drain:D) 단자(422); 및
    상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 소스(source:S) 단자(425)에 연결되어 출력 전력을 공급하기 위한 Trip 전력 공급 단자(426); 및
    상기 Step-N 전력 공급 단자(420)의 전압을 전원으로 ZCT 제어기(440)의 출력 신호를 입력으로 사용하는 트립 제어회로 증폭기(Trip Control OP Amplifier) (430); 및
    상기 트립 제어회로 증폭기(Trip Control OP Amplifier) (430)의 출력 단자(431)에 연결되는 FPSC(Flip-Flop Pulse Shift Control)회로(450)의 FPSC입력(451) 단자; 및
    상기 Step-N 전력 공급 단자(420)에 연결되는 FPSC(Flip-Flop Pulse Shift Control)회로(450)의 입력 Clock(453) 단자; 및
    상기 Step-N 전력 공급 단자(420)에 연결되는 다이노드(462)의 출력단에 연결되는 FPSC(Flip-Flop Pulse Shift Control)회로(450)의 전원 VDD_FPSC(460) 단자; 및
    상기 전원 VDD_FPSC(460) 단자에 병렬로 연결되는 Capacitor(461) 단자; 및
    FPSC(Flip-Flop Pulse Shift Control)회로(450)의 FPSC출력(452) 단자에 연결되는 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 게이트(gate:G) 단자(423); 및
    P-기판(P-substrate:P-sub) 단자(424)에 연결되어 접지 전압을 공급하기 위한 공통의 접지 단자; 및
    상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 상기 소스(source:S) 단자(425) 혹은 상기 P-기판(P-substrate:P-sub) 단자(424) 중에서 선택적으로 한 단자에 연결되는 제 N+1 바디(body:B) 단자로 구성되어 반도체 집적회로로 구현됨을 특징으로 하는 반도체 집적회로 칩(Chip) 소자.
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