KR20170025614A - Thin film transistor substrate and liquid crystal display panel with the same - Google Patents

Thin film transistor substrate and liquid crystal display panel with the same Download PDF

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Abstract

The present invention relates to a thin film transistor substrate capable of securing a capacitance value of a storage capacitor of a proper size without the reduction of an aperture ratio and a liquid crystal display panel including the same. The thin film transistor according to the present invention includes a storage hole which passes through any one of a first storage electrode and a second storage electrode in a region where the first storage electrode connected to a common electrode and the second storage electrode connected to a pixel electrode overlap.

Description

박막트랜지스터 기판 및 그를 가지는 액정 표시 패널{THIN FILM TRANSISTOR SUBSTRATE AND LIQUID CRYSTAL DISPLAY PANEL WITH THE SAME}TECHNICAL FIELD [0001] The present invention relates to a thin film transistor (TFT) substrate and a liquid crystal display panel having the thin film transistor substrate.

본 발명은 박막트랜지스터 기판에 관한 것으로, 특히 개구율 감소없이 적절한 크기의 스토리지 커패시터의 용량값을 확보할 수 있는 박막트랜지스터 기판 및 그를 가지는 액정 표시 패널에 관한 것이다. The present invention relates to a thin film transistor substrate, and more particularly, to a thin film transistor substrate and a liquid crystal display panel having the thin film transistor substrate capable of ensuring a capacity value of a storage capacitor of an appropriate size without reducing an aperture ratio.

다양한 정보를 화면으로 구현해 주는 영상 표시 장치는 정보 통신 시대의 핵심 기술로 더 얇고 더 가볍고 휴대가 가능하면서도 고성능의 방향으로 발전하고 있다. 이에 음극선관(CRT)의 단점인 무게와 부피를 줄일 수 있는 평판 표시 장치가 각광받고 있다. The image display device that realizes various information on the screen is a core technology of the information communication age and it is becoming thinner, lighter, more portable and higher performance. Accordingly, a flat panel display device capable of reducing weight and volume, which is a disadvantage of a cathode ray tube (CRT), has attracted attention.

평판형 표시 장치 중 액정 표시 장치는 화소 전극과 공통 전극에 형성되는 전계에 의해 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계 방식과 수평 전계 방식으로 구별된다. 수직 전계형 액정 표시 장치는 상부기판 상에 형성된 공통전극과 하부기판 상에 형성된 화소전극이 서로 대향되게 배치되어 이들 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동한다. 이러한 수직 전계형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다. 수평 전계 방식의 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위칭(In Plane Switching; IPS) 모드의 액정을 구동한다. 이러한 수평 전계 방식의 액정 표시 장치는 시야각이 160도 정도로 수직 전계 방식에 비해 넓으며, 구동 속도가 빠르다는 장점을 가진다. 따라서, 더 좋은 표시 품질을 제공하는 수평 전계 방식의 액정표시장치에 대한 요구가 날로 증가하고 있다.Among the flat panel display devices, the liquid crystal display device displays an image by adjusting the light transmittance of the liquid crystal by the electric field formed on the pixel electrode and the common electrode. Such a liquid crystal display device is distinguished by a vertical electric field system and a horizontal electric field system in accordance with the direction of the electric field for driving the liquid crystal. In a vertical electric field type liquid crystal display device, a common electrode formed on an upper substrate and a pixel electrode formed on a lower substrate are opposed to each other to drive a liquid crystal of a TN (twisted nematic) mode by a vertical electric field formed therebetween. Such a vertical electric field type liquid crystal display device has a disadvantage that the aperture ratio is large, but the viewing angle is as narrow as 90 degrees. A horizontal electric field type liquid crystal display device drives an in plane switching (IPS) mode liquid crystal by a horizontal electric field between a pixel electrode and a common electrode arranged in parallel on a lower substrate. Such a horizontal electric field type liquid crystal display device has a viewing angle of about 160 degrees, which is broader than the vertical electric field type, and has an advantage that the driving speed is fast. Therefore, a demand for a horizontal electric field type liquid crystal display device that provides a better display quality is increasing day by day.

이 수평 전계 방식의 액정 표시 장치는 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터(TFT)와, 박막 트랜지스터와 접속된 액정 커패시터(Clc)와, 액정 커패시터(Clc)와 병렬로 접속된 스토리지 커패시터(Cst)를 포함한다. The horizontal electric field type liquid crystal display device includes a thin film transistor (TFT) connected to a gate line and a data line, a liquid crystal capacitor Clc connected to a thin film transistor, and a storage capacitor Cst connected in parallel with the liquid crystal capacitor Clc ).

이러한 액정 표시 장치는 공정 기술의 비약적인 발전에 힘입어 각 화소 영역에서 핑거 형상으로 형성되는 화소 전극 및 공통 전극을 미세하게 형성할 수 있다. 이에 따라, 각 화소 영역에서 화소 전극 및 공통 전극의 간격이 가까워져 액정 커패시터의 용량이 증가하게 되며, 액정 커패시터의 용량이 커진만큼, 각 서브 화소의 전체 커패시터(=액정 커패시터+스토리지 커패시터)의 총 용량도 증가하게 된다. 그 결과, 한 프레임동안 각 서브 화소에 충전해야 할 전체 커패시터의 용량의 증가로 충전 특성이 저하된다. 저하된 충전 특성을 보상하기 위해, 온 전류(Ion)에 비례하는 박막트랜지스터의 채널 폭을 증가시키게 되면 박막트랜지스터의 크기가 커져 박막트랜지스터가 차지하는 비투과 영역도 커지게 되어 개구율이 감소하는 문제점이 있다.Such a liquid crystal display device can finely form a pixel electrode and a common electrode which are formed in a finger shape in each pixel region due to the breakthrough of the process technology. Accordingly, the gap between the pixel electrode and the common electrode in each pixel region becomes close to increase the capacitance of the liquid crystal capacitor. As the capacitance of the liquid crystal capacitor increases, the total capacitance (= liquid crystal capacitor + storage capacitor) . As a result, the charging characteristic is lowered due to an increase in the capacitance of all the capacitors to be charged in each sub-pixel during one frame. If the channel width of the thin film transistor proportional to the on current Ion is increased in order to compensate for the degraded charging characteristics, the size of the thin film transistor becomes larger and the non-transmissive region occupied by the thin film transistor becomes larger.

본 발명은 상기 문제점을 해결하기 위한 것으로서, 본 발명은 개구율 감소없이 적절한 크기의 스토리지 커패시터의 용량값을 확보할 수 있는 박막트랜지스터 기판 및 그를 가지는 액정 표시 패널을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention provides a thin film transistor substrate and a liquid crystal display panel having the thin film transistor substrate.

상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 기판은 공통 전극과 접속된 제1 스토리지 전극과, 화소 전극과 접속된 제2 스토리지 전극이 중첩되는 영역에서 제1 및 제2 스토리지 전극 중 적어도 어느 하나를 관통하는 스토리지홀을 구비한다.In order to achieve the above object, a thin film transistor substrate according to the present invention includes a first storage electrode connected to a common electrode, and at least one of first and second storage electrodes in a region where a second storage electrode connected to the pixel electrode is overlapped. And a storage hole passing through one.

본 발명에 따른 박막트랜지스터 기판 및 그를 가지는 액정 표시 패널은 제1 스토리지 전극인 공통 라인 및 제2 스토리지 전극인 드레인 전극이 중첩되는 영역에서 공통 라인 및 드레인 전극 중 적어도 어느 하나를 관통하는 스토리지홀을 구비한다. 이 스토리지홀에 의해, 드레인 전극과 공통 라인의 중첩면적을 줄일 수 있어 스토리지 커패시터의 용량이 종래보다 감소한다. 이에 따라, 각 서브 화소에서 스토리지 커패시터의 용량이 줄어든 만큼, 각 서브 화소의 전체 커패시터(=액정 커패시터+스토리지 커패시터)의 총 용량도 감소하게 된다. 그 결과, 본 발명에서는 박막트랜지스터의 채널 폭(면적) 증가없이도 충전 특성을 확보할 수 있으므로, 박막트랜지스터로 인한 개구율 감소를 방지할 수 있다.The thin film transistor substrate and the liquid crystal display panel having the thin film transistor substrate according to the present invention have a storage hole passing through at least one of the common line and the drain electrode in a region where the common line which is the first storage electrode and the drain electrode which is the second storage electrode overlap with each other do. By this storage hole, the overlapping area of the drain electrode and the common line can be reduced, and the capacity of the storage capacitor is reduced as compared with the conventional case. Accordingly, as the capacitance of the storage capacitor decreases in each sub-pixel, the total capacitance of all the capacitors (= liquid crystal capacitor + storage capacitor) of each sub-pixel also decreases. As a result, according to the present invention, since the charge characteristics can be ensured without increasing the channel width (area) of the thin film transistor, it is possible to prevent the aperture ratio from being reduced due to the thin film transistor.

도 1은 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이다.
도 2는 도 1에서 선"Ⅰ-Ⅰ'"를 따라 절단한 박막트랜지스터 기판을 나타내는 단면도이다.
도 3은 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이다.
도 4는 도 3에서 선"Ⅱ-Ⅱ'"를 따라 절단한 박막트랜지스터 기판을 나타내는 단면도이다.
도 5는 본 발명의 제3 실시 예에 따른 박막트랜지스터 기판을 나타내는 단면도이다.
도 6은 도 5에 도시된 제2 스토리지홀의 다른 실시 예를 나타내는 단면도이다.1 is a plan view showing a thin film transistor substrate according to a first embodiment of the present invention.
Fig. 2 is a cross-sectional view showing a thin film transistor substrate cut along the line "I-I" in Fig. 1. Fig.
3 is a plan view showing a thin film transistor substrate according to a second embodiment of the present invention.
4 is a cross-sectional view showing a thin film transistor substrate cut along the line "II-II" in Fig. 3.
5 is a cross-sectional view illustrating a thin film transistor substrate according to a third embodiment of the present invention.
6 is a cross-sectional view showing another embodiment of the second storage hole shown in FIG.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이며, 도 2는 도 1에서 선"Ⅰ-Ⅰ'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.FIG. 1 is a plan view showing a thin film transistor substrate according to a first embodiment of the present invention, and FIG. 2 is a cross-sectional view showing a thin film transistor substrate taken along a line I-I '' in FIG.

도 1 및 도 2에 도시된 박막트랜지스터 기판은 게이트 라인(102), 데이터 라인(104), 박막트랜지스터, 화소 전극(122), 공통 전극(132) 및 스토리지 커패시터를 구비한다.The thin film transistor substrate shown in FIGS. 1 and 2 includes a gate line 102, a data line 104, a thin film transistor, a pixel electrode 122, a common electrode 132, and a storage capacitor.

게이트 라인(102) 및 데이터 라인(104)은 게이트 절연막(112)을 사이에 두고 교차하여 각 화소 영역을 정의한다. 게이트 라인(102)은 각 화소 영역의 박막트랜지스터의 게이트 전극(106)에 스캔 신호를, 데이터 라인(104)은 각 화소 영역의 박막트랜지스터의 소스 전극(108)에 데이터 신호를 공급한다.The gate line 102 and the data line 104 intersect each other with a gate insulating film 112 therebetween to define respective pixel regions. The gate line 102 supplies a scan signal to the gate electrode 106 of the thin film transistor in each pixel region and the data line 104 supplies a data signal to the source electrode 108 of the thin film transistor in each pixel region.

박막 트랜지스터는 게이트 라인(102)의 스캔 신호에 응답하여 데이터 라인(104)의 데이터 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터는 게이트 전극(106), 소스 전극(108), 드레인 전극(110), 활성층(114) 및 오믹접촉층(116)을 구비한다.The thin film transistor causes the data signal of the data line 104 to be charged and held in the pixel electrode 122 in response to the scan signal of the gate line 102. For this purpose, the thin film transistor has a gate electrode 106, a source electrode 108, a drain electrode 110, an active layer 114, and an ohmic contact layer 116.

게이트 전극(106)은 게이트 절연막(112)을 사이에 두고 활성층(114)의 채널과 중첩된다. 이러한 게이트 전극(106)은 기판(101) 상에 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다. 예를 들어, 게이트 전극(106)은 MoTi로 이루어진 제1 게이트 금속층과, Cu로 이루어진 제2 게이트 금속층이 적층된 구조로 형성된다. The gate electrode 106 overlaps the channel of the active layer 114 with the gate insulating film 112 interposed therebetween. The gate electrode 106 may be formed on the substrate 101 using a metal such as molybdenum, aluminum, chromium, gold, titanium, Cu), or an alloy thereof. However, the present invention is not limited thereto. For example, the gate electrode 106 is formed of a stacked structure of a first gate metal layer made of MoTi and a second gate metal layer made of Cu.

활성층(114)은 게이트 절연막(112) 상에 게이트 전극(106)과 중첩되게 형성되어 소스 및 드레인 전극(108,110) 사이에 채널을 형성한다. 오믹 접촉층(116)은 소스 및 드레인 전극(108,110) 각각과 활성층(114) 간의 오믹 접촉을 위해 채널을 제외한 활성층(114) 상에 형성된다. 이러한 활성층(114) 및 오믹 접촉층(116)은 소스 및 드레인 전극(108,110) 뿐만 아니라, 데이터 라인(104)과도 중첩되도록 형성된다. The active layer 114 is formed on the gate insulating layer 112 so as to overlap with the gate electrode 106 to form a channel between the source and drain electrodes 108 and 110. The ohmic contact layer 116 is formed on the active layer 114 except for the channel for ohmic contact between the source and drain electrodes 108 and 110 and the active layer 114, respectively. The active layer 114 and the ohmic contact layer 116 are formed so as to overlap not only the source and drain electrodes 108 and 110 but also the data line 104.

소스 전극(108)은 오믹 접촉층(116) 상에 데이터 라인(104)과 접속된다. 이 소스 전극(108)은 채널을 사이에 두고 드레인 전극(110)과 마주한다. 이 소스 전극(108) 및 드레인 전극(110)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다. A source electrode 108 is connected to the data line 104 on the ohmic contact layer 116. The source electrode 108 faces the drain electrode 110 with a channel therebetween. The source electrode 108 and the drain electrode 110 are formed of a metal such as Mo, Al, Cr, Au, Ti, Ni, Cu), or an alloy thereof. However, the present invention is not limited thereto.

드레인 전극(110)은 제1 및 제2 보호막(118,128)을 관통하는 화소 컨택홀(120)을 통해 노출되어 화소 전극(122)과 전기적으로 접속된다. 제1 보호막(118)은 SiNx 또는 SiOx와 같은 무기 절연막으로 형성되어 외부로부터 유입되는 수분을 차단하여 박막트랜지스터를 구성하는 전극들의 부식을 방지한다. 제2 보호막(128)은 제1 보호막(118) 상에 포토아크릴과 같은 유기 절연막으로 형성되어 박막트랜지스터 기판의 표면을 평탄화한다. The drain electrode 110 is exposed through the pixel contact hole 120 passing through the first and second protective layers 118 and 128 and is electrically connected to the pixel electrode 122. The first passivation layer 118 may be formed of an inorganic insulating layer such as SiNx or SiOx to block moisture flowing from the outside to prevent corrosion of electrodes constituting the TFT. The second protective film 128 is formed on the first protective film 118 as an organic insulating film such as photo-acryl to planarize the surface of the thin film transistor substrate.

화소 전극(122)은 박막트랜지스터의 드레인 전극(110)과 화소 콘택홀(120)을 통해 접속된다. 이에 따라, 화소 전극(122)은 박막트랜지스터를 통해 데이터 라인(104)으로부터의 데이터 신호가 공급된다. 이러한 화소 전극(122)은 공통 라인(126)과 나란한 화소 수평부(122a)와, 데이터 라인(104)과 나란하게 화소 수평부(122a)에서 화소 영역으로 신장된 화소 핑거부(122b)를 구비한다.The pixel electrode 122 is connected to the drain electrode 110 of the thin film transistor through the pixel contact hole 120. Accordingly, the pixel electrode 122 is supplied with the data signal from the data line 104 through the thin film transistor. The pixel electrode 122 includes a pixel horizontal portion 122a aligned with the common line 126 and a pixel finger vertex 122b extending in the pixel region in the pixel horizontal portion 122a side by side with the data line 104 do.

공통 전극(132)은 공통 라인(126)과 접속되어 공통 라인(126)을 통해 공통 전압이 공급된다. 이러한 공통 전극(132)은 공통 라인(126)과 나란하게 형성된 공통 수평부(134)와, 화소 핑거부(122b)와 나란하게 형성된 공통 핑거부(136)를 구비한다. 공통 핑거부(136)는 제1 및 제2 공통 핑거부(136a,136b)를 구비한다. 제1 공통 핑거부(136a)는 데이터 라인(104)과 인접하게 각 화소 영역의 양측에 위치한다. 이 제1 공통 핑거부(136a)는 공통 라인(126)으로부터 화소 영역으로 신장되어 형성되며 공통 컨택홀(130)을 통해 공통 수평부(134)와 전기적으로 접촉된다. 제2 공통 핑거부(136b)는 화소 핑거부(122b)들 사이에 위치하며, 공통 수평부(134)로부터 화소 영역으로 신장되어 형성된다. The common electrode 132 is connected to the common line 126 and a common voltage is supplied through the common line 126. [ The common electrode 132 includes a common horizontal portion 134 formed in parallel with the common line 126 and a common fingering 136 formed in parallel with the pixel fingering 122b. The common fingering unit 136 includes first and second common fingering units 136a and 136b. The first common finger rejection 136a is located on both sides of each pixel region adjacent to the data line 104. [ The first common fingers 136a are formed extending from the common line 126 to the pixel region and are in electrical contact with the common horizontal portion 134 through the common contact hole 130. [ The second common finger rejection 136b is located between the pixel fingerprints 122b and is formed extending from the common horizontal portion 134 to the pixel region.

이러한 공통 전극(132)은 화소 전극(122)과 동일 평면 상에 동일 재질로 형성되거나 화소 전극(122)과 다른 평면 상에 다른 재질 또는 같은 재질로 형성된다. 본 발명에서는, 공통 라인(126) 및 제1 공통 핑거부(136a)가 기판(101) 상에 게이트 전극과 동일한 게이트 금속층으로 형성되고, 공통 수평부(134) 및 제2 공통 핑거부(136b)는 제2 보호막(128) 상에 화소 전극(122)과 동일한 투명 도전막으로 형성되는 경우를 예로 들어 설명하기로 한다.The common electrode 132 may be formed of the same material on the same plane as the pixel electrode 122 or may be formed of the same material or the same material on a different plane from the pixel electrode 122. In the present invention, the common line 126 and the first common finger rejection 136a are formed on the substrate 101 with the same gate metal layer as the gate electrode, and the common horizontal portion 134 and the second common finger reflex 136b, The second protective film 128 is formed of the same transparent conductive film as that of the pixel electrode 122, as an example.

한편, 공통 전압이 공급된 공통 전극(132)은 박막 트랜지스터를 통해 비디오 신호가 공급되는 화소 전극(122)과 수평 전계를 형성하여 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.On the other hand, the common electrode 132 to which the common voltage is supplied forms a horizontal electric field with the pixel electrode 122 through which the video signal is supplied through the thin film transistor, so that liquid crystal molecules arranged in the horizontal direction between the thin film transistor substrate and the color filter substrate And is rotated by dielectric anisotropy. The transmittance of light passing through the pixel region is changed according to the degree of rotation of the liquid crystal molecules, thereby realizing the gradation.

스토리지 커패시터(Cst)는 화소 전극(122)에 충전된 비디오 신호가 다음 신호가 충전될 때까지 안정적으로 유지할 수 있게 된다. 이러한 스토리지 커패시터는 제1 스토리지 전극인 공통 라인(126)과, 제2 스토리지 전극인 드레인 전극(110)이 게이트 절연막(112), 활성층(114) 및 오믹 접촉층(116)을 사이에 두고 중첩됨으로써 형성된다.The storage capacitor Cst can stably maintain the video signal charged in the pixel electrode 122 until the next signal is charged. The storage capacitor includes a common line 126 as a first storage electrode and a drain electrode 110 as a second storage electrode overlapping the gate insulating layer 112, the active layer 114, and the ohmic contact layer 116 .

공통 라인(126)은 드레인 전극(110)과 중첩되는 영역에서 기판(101)을 노출시키는 적어도 하나의 스토리지홀(140)을 구비한다. 이 스토리지홀(140)은 공통 라인(126)을 관통하도록 형성됨으로써 공통 라인(126)의 면적이 줄어든다. 이에 따라, 드레인 전극(110)과 공통 라인(126)의 중첩면적을 줄일 수 있어 스토리지 커패시터의 용량이 종래보다 감소한다. 이에 따라, 각 서브 화소에서 스토리지 커패시터의 용량이 줄어든 만큼, 각 서브 화소의 전체 커패시터(=액정 커패시터+스토리지 커패시터)의 총 용량도 감소하게 된다. 그 결과, 본 발명에서는 박막트랜지스터의 채널 폭(면적) 증가없이도 충전 특성을 확보할 수 있으므로, 박막트랜지스터로 인한 개구율 감소를 방지할 수 있다.The common line 126 has at least one storage hole 140 exposing the substrate 101 in an area overlapping the drain electrode 110. The storage holes 140 are formed so as to pass through the common lines 126, thereby reducing the area of the common lines 126. Accordingly, the overlapping area of the drain electrode 110 and the common line 126 can be reduced, and the capacity of the storage capacitor is reduced as compared with the related art. Accordingly, as the capacitance of the storage capacitor decreases in each sub-pixel, the total capacitance of all the capacitors (= liquid crystal capacitor + storage capacitor) of each sub-pixel also decreases. As a result, according to the present invention, since the charge characteristics can be ensured without increasing the channel width (area) of the thin film transistor, it is possible to prevent the aperture ratio from being reduced due to the thin film transistor.

도 3은 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이며, 도 4는 도 3에서 선"Ⅱ-Ⅱ'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.FIG. 3 is a plan view showing a thin film transistor substrate according to a first embodiment of the present invention, and FIG. 4 is a cross-sectional view showing a thin film transistor substrate taken along the line II-II '' in FIG.

도 3 및 도 4에 도시된 박막트랜지스터 기판은 도 1 및 도 2에 도시된 박막트랜지스터 기판과 대비하여 스토리지홀(140)이 제2 스토리지 전극인 드레인 전극(110) 내에 위치하는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.The thin film transistor substrate shown in FIGS. 3 and 4 is the same as the thin film transistor substrate shown in FIGS. 1 and 2 except that the storage hole 140 is located in the drain electrode 110, which is the second storage electrode. . Accordingly, detailed description of the same constituent elements will be omitted.

드레인 전극(110)은 공통 라인(126)과 중첩되는 영역에 위치하는 적어도 하나의 스토리지홀(140)을 구비한다. 이 스토리지홀(140)은 드레인 전극(100), 오믹 접촉층(116) 및 활성층(114)을 관통하여 게이트 절연막(112)을 노출시킨다. 이 때, 스토리지홀(140)은 드레인 전극(110)을 노출시키는 화소 컨택홀(120)과 엇갈리게 서로 다른 영역에 배치된다. 예를 들어,화소 컨택홀(120)은 드레인 전극(110), 화소 전극(122) 및 공통 라인(126)이 중첩되는 영역에 형성되는 반면에, 스토리지홀(140)은 드레인 전극(110) 및 공통 라인(126)이 중첩되는 영역에 형성된다.The drain electrode 110 has at least one storage hole 140 located in a region overlapping the common line 126. The storage hole 140 exposes the gate insulating layer 112 through the drain electrode 100, the ohmic contact layer 116, and the active layer 114. At this time, the storage holes 140 are disposed in different areas from the pixel contact holes 120 which expose the drain electrodes 110 in a staggered manner. For example, the pixel contact hole 120 is formed in a region where the drain electrode 110, the pixel electrode 122, and the common line 126 are overlapped, while the storage hole 140 is formed in the region where the drain electrode 110 and the common line 126 are overlapped. A common line 126 is formed in the overlapping area.

이와 같이, 스토리지홀(140)은 드레인 전극(110)을 관통하도록 형성됨으로써 드레인 전극(110)의 면적이 줄어든다. 이에 따라, 드레인 전극(110)과 공통 라인(126)의 중첩면적을 줄일 수 있어 스토리지 커패시터의 크기가 종래보다 감소한다. 이에 따라, 각 서브 화소에서 스토리지 커패시터의 용량이 줄어든 만큼, 각 서브 화소의 전체 커패시터(=액정 커패시터+스토리지 커패시터)의 총 용량도 감소하게 된다. 그 결과, 본 발명에서는 박막트랜지스터의 채널 폭(면적) 증가없이도 충전 특성을 확보할 수 있으므로, 박막트랜지스터로 인한 개구율 감소를 방지할 수 있다.Thus, the storage hole 140 is formed to penetrate the drain electrode 110, so that the area of the drain electrode 110 is reduced. Accordingly, the overlapping area of the drain electrode 110 and the common line 126 can be reduced, and the size of the storage capacitor is reduced as compared with the related art. Accordingly, as the capacitance of the storage capacitor decreases in each sub-pixel, the total capacitance of all the capacitors (= liquid crystal capacitor + storage capacitor) of each sub-pixel also decreases. As a result, according to the present invention, since the charge characteristics can be ensured without increasing the channel width (area) of the thin film transistor, it is possible to prevent the aperture ratio from being reduced due to the thin film transistor.

도 5 및 도 6은 본 발명의 제3 실시 예에 따른 박막트랜지스터 기판을 나타내는 단면도들이다.5 and 6 are cross-sectional views illustrating a thin film transistor substrate according to a third embodiment of the present invention.

도 5 및 도 6에 도시된 박마트랜지스터 기판은 도 1 및 도 2에 도시된 박막트랜지스터 기판과 대비하여 스토리지홀(140)이 드레인 전극(110) 및 공통 라인(126) 각각에 위치하는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.5 and 6, except that the storage holes 140 are located in the drain electrode 110 and the common line 126, respectively, as compared to the TFT substrate shown in FIGS. 1 and 2 Have the same components. Accordingly, detailed description of the same constituent elements will be omitted.

스토리지홀(140)은 공통 라인(126) 내에 위치하는 제1 스토리지홀(140a)과, 드레인 전극(110) 내에 위치하는 제2 스토리지홀(140b)을 구비한다.The storage hole 140 has a first storage hole 140a located in the common line 126 and a second storage hole 140b located in the drain electrode 110. [

제1 스토리지홀(140a)은 드레인 전극(110) 및 공통 라인(126)이 중첩되는 영역에서 공통 라인(126)을 관통하도록 형성되므로, 스토리지 커패시터 영역 내에서 공통 라인(126)의 면적을 최소화한다.The first storage hole 140a is formed to penetrate the common line 126 in the region where the drain electrode 110 and the common line 126 overlap with each other so that the area of the common line 126 in the storage capacitor region is minimized .

제2 스토리지홀(140b)은 드레인 전극(110) 및 공통 라인(126)이 중첩되는 영역에서 드레인 전극(110), 오믹 접촉층(116) 및 활성층(114)을 관통하도록 형성되므로, 스토리지 커패시터 영역 내에서 드레인 전극(110)의 면적을 최소화한다. 이 때, 제2 스토리지홀(140b)은 도 5에 도시된 바와 같이 화소 컨택홀(120)보다 작은 면적으로 화소 컨택홀(120) 내에 위치한다. 이에 따라, 화소 전극(122)은 화소 컨택홀(120)에 의해 노출된 드레인 전극(110)의 상부면과, 제2 스토리지홀(140b)에 의해 노출된 드레인 전극(110)의 측면과 접촉하게 된다.The second storage hole 140b is formed to penetrate the drain electrode 110, the ohmic contact layer 116, and the active layer 114 in a region where the drain electrode 110 and the common line 126 are overlapped. The area of the drain electrode 110 is minimized. At this time, the second storage hole 140b is located in the pixel contact hole 120 with a smaller area than the pixel contact hole 120 as shown in FIG. The pixel electrode 122 is in contact with the upper surface of the drain electrode 110 exposed by the pixel contact hole 120 and the side surface of the drain electrode 110 exposed by the second storage hole 140b do.

이외에도 제2 스토리지홀(140b)은 도 6에 도시된 바와 같이 화소 컨택홀(120)과 엇갈리게 배치될 수도 있다. In addition, the second storage holes 140b may be staggered from the pixel contact holes 120 as shown in FIG.

이러한 제1 및 제2 스토리지홀(140a,140b)에 의해 스토리지 커패시터의 영역 내에서 공통 라인(126) 및 드레인 전극(110) 각각의 면적이 줄어든다. 이에 따라, 드레인 전극(110)과 공통 라인(126)의 중첩면적을 줄일 수 있어 스토리지 커패시터의 크기가 종래보다 감소한다. 이에 따라, 각 서브 화소에서 스토리지 커패시터의 용량이 줄어든 만큼, 각 서브 화소의 전체 커패시터(=액정 커패시터+스토리지 커패시터)의 총 용량도 감소하게 된다. 그 결과, 본 발명에서는 박막트랜지스터의 채널 폭(면적) 증가없이도 충전 특성을 확보할 수 있으므로, 박막트랜지스터로 인한 개구율 감소를 방지할 수 있다.The first and second storage holes 140a and 140b reduce the area of each of the common line 126 and the drain electrode 110 in the region of the storage capacitor. Accordingly, the overlapping area of the drain electrode 110 and the common line 126 can be reduced, and the size of the storage capacitor is reduced as compared with the related art. Accordingly, as the capacitance of the storage capacitor decreases in each sub-pixel, the total capacitance of all the capacitors (= liquid crystal capacitor + storage capacitor) of each sub-pixel also decreases. As a result, according to the present invention, since the charge characteristics can be ensured without increasing the channel width (area) of the thin film transistor, it is possible to prevent the aperture ratio from being reduced due to the thin film transistor.

표 1은 종래와 본 발명의 액정 표시 패널의 스토리지 커패시터의 크기에 따른 충전 특성을 설명하기 표이다.Table 1 is a table for explaining the charging characteristics according to the sizes of the storage capacitors of the conventional and the liquid crystal display panel of the present invention.

종래1Conventional 1 종래2Conventional 2 본 발명Invention Cst(fF)Cst (fF) 115115 115115 3030 채널폭(㎛)Channel width (탆) 2020 3030 2020 Charging RationCharging Ration 96.1%96.1% 99.2%99.2% 98.3%98.3% 99.7%99.7% 98.6%98.6% 99.8%99.8%

표 1에 도시된 종래 1의 액정 표시 패널은 스토리지 커패시터(Cst)의 용량 증가로 인해, 전체 커패시터(=액정 커패시터+스토리지 커패시터)의 총 용량도 증가하게 되어 충전 특성이 저하됨을 알 수 있다. 이 저하된 충전 특성을 보상하기 위해 종래 2의 액정 표시 패널은 온 전류에 비례하는 박막트랜지스터의 채널 폭을 증가시켜 충전 특성을 확보하였으나, 채널 폭 증가로 인해 개구율이 감소된다. 반면에 본 발명에서는 스토리지 커패시터(Cst)의 용량을 종래보다 작게 형성함으로써 전체 커패시터(=액정 커패시터+스토리지 커패시터)의 총 용량도 감소하게 된다. 그 결과, 본 발명에서는 박막트랜지스터의 채널 폭(면적) 증가없이도 충전 특성을 확보할 수 있으므로, 박막트랜지스터로 인한 개구율 감소를 방지할 수 있다.In the conventional liquid crystal display panel 1 shown in Table 1, the total capacitance of all the capacitors (= liquid crystal capacitor + storage capacitor) also increases due to the increase of the capacitance of the storage capacitor Cst, and the charging characteristic is lowered. In order to compensate the degraded charging characteristics, the conventional liquid crystal display panel 2 increases the channel width of the thin film transistor proportional to the ON current to secure the charging characteristic, but the aperture ratio is reduced due to the increase of the channel width. On the other hand, in the present invention, since the storage capacitor Cst is made smaller than the conventional one, the total capacitance of all the capacitors (liquid crystal capacitor + storage capacitor) is also reduced. As a result, according to the present invention, since the charge characteristics can be ensured without increasing the channel width (area) of the thin film transistor, it is possible to prevent the aperture ratio from being reduced due to the thin film transistor.

한편, 수평 전계형 액정 표시 패널의 박막트랜지스터 기판을 예로 들어 설명하였지만, 이외에도 공통 전극 및 화소 전극 중 어느 하나를 핑거 형상으로 형성하는 프린지 전계(FFS)형 액정 표시 패널의 박막트랜지스터 기판에도 적용 가능하다.Though the thin film transistor substrate of the horizontal electric field type liquid crystal display panel has been described as an example, the present invention is also applicable to a thin film transistor substrate of a fringe electric field (FFS) type liquid crystal display panel in which any one of the common electrode and the pixel electrode is formed as a finger.

이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.The foregoing description is merely illustrative of the present invention, and various modifications may be made by those skilled in the art without departing from the spirit of the present invention. Accordingly, the embodiments disclosed in the specification of the present invention are not intended to limit the present invention. The scope of the present invention should be construed according to the following claims, and all the techniques within the scope of equivalents should be construed as being included in the scope of the present invention.

110 : 드레인 전극 122 : 화소 전극
126 : 공통 라인 136 : 공통 전극
140 : 스토리지홀110: drain electrode 122: pixel electrode
126: common line 136: common electrode
140: Storage hole

Claims (8)

기판 상에 위치하며, 공통 전극과 접속된 제1 스토리지 전극과;
상기 공통 전극과 전계를 이루는 화소 전극과 접속되며, 상기 제1 스토리지 전극과 중첩되어 스토리지 커패시터를 이루는 제2 스토리지 전극과;
상기 제1 및 제2 스토리지 전극이 중첩되는 영역에서 상기 제1 및 제2 스토리지 전극 중 적어도 어느 하나를 관통하는 스토리지홀을 구비하는 박막트랜지스터 기판.A first storage electrode located on the substrate and connected to the common electrode;
A second storage electrode connected to the pixel electrode which forms an electric field with the common electrode and overlapped with the first storage electrode to form a storage capacitor;
And a storage hole passing through at least one of the first and second storage electrodes in a region where the first and second storage electrodes are overlapped. 제 1 항에 있어서,
상기 스토리지홀은 상기 공통 전극과 접속된 공통 라인인 상기 제1 스토리지 전극을 관통하는 박막트랜지스터 기판.The method according to claim 1,
And the storage hole passes through the first storage electrode which is a common line connected to the common electrode. 제 1 항에 있어서,
상기 스토리지홀은 상기 화소 전극과 접속된 박막트랜지스터의 드레인 전극인 상기 제2 스토리지 전극을 관통하는 박막트랜지스터 기판.The method according to claim 1,
Wherein the storage hole passes through the second storage electrode which is a drain electrode of the thin film transistor connected to the pixel electrode. 제 3 항에 있어서,
상기 드레인 전극과 상기 화소 전극 사이에 위치하는 적어도 한 층의 보호막을 관통하여 상기 드레인 전극을 노출시키는 화소 컨택홀을 더 구비하며,
상기 스토리지홀은 상기 화소 컨택홀과 엇갈리게 배치되는 박막트랜지스터 기판.The method of claim 3,
And a pixel contact hole penetrating a protective film of at least one layer positioned between the drain electrode and the pixel electrode to expose the drain electrode,
And the storage holes are arranged to be offset from the pixel contact holes. 제 1 항에 있어서,
상기 스토리지홀은
상기 공통 전극과 접속된 공통 라인인 상기 제1 스토리지 전극을 관통하는 제1 스토리지홀과;
상기 화소 전극과 접속된 박막트랜지스터의 드레인 전극인 상기 제2 스토리지 전극을 관통하는 제2 스토리지홀을 구비하는 박막트랜지스터 기판.The method according to claim 1,
The storage hole
A first storage hole passing through the first storage electrode which is a common line connected to the common electrode;
And a second storage hole passing through the second storage electrode which is a drain electrode of the thin film transistor connected to the pixel electrode. 제 5 항에 있어서,
상기 드레인 전극과 상기 화소 전극 사이에 위치하는 적어도 한 층의 보호막을 관통하여 상기 드레인 전극을 노출시키는 화소 컨택홀을 더 구비하며,
상기 제2 스토리지홀은 상기 화소 컨택홀과 엇갈리게 배치되는 박막트랜지스터 기판.6. The method of claim 5,
And a pixel contact hole penetrating a protective film of at least one layer positioned between the drain electrode and the pixel electrode to expose the drain electrode,
And the second storage holes are arranged to be offset from the pixel contact holes. 제 5 항에 있어서,
상기 드레인 전극과 상기 화소 전극 사이에 위치하는 적어도 한 층의 보호막을 관통하여 상기 드레인 전극을 노출시키는 화소 컨택홀을 더 구비하며,
상기 제2 스토리지홀은 상기 화소 컨택홀보다 좁은 면적을 가지며 상기 화소 컨택홀 내에서 상기 드레인 전극을 관통하는 박막트랜지스터 기판.6. The method of claim 5,
And a pixel contact hole penetrating a protective film of at least one layer positioned between the drain electrode and the pixel electrode to expose the drain electrode,
Wherein the second storage hole has a smaller area than the pixel contact hole and penetrates the drain electrode in the pixel contact hole. 액정층과,
상기 액정층을 구동하기 위해 전계를 이루는 화소 전극 및 공통 전극을 가지는 박막트랜지스터 기판을 구비하며,
상기 박막트랜지스터 기판은
상기 공통 전극과 접속된 제1 스토리지 전극과;
상기 화소 전극과 접속되며, 상기 제1 스토리지 전극과 중첩되어 스토리지 커패시터를 이루는 제2 스토리지 전극과;
상기 제1 및 제2 스토리지 전극이 중첩되는 영역에서 상기 제1 및 제2 스토리지 전극 중 적어도 어느 하나를 관통하는 스토리지홀을 구비하는 액정 표시 패널.A liquid crystal layer,
And a thin film transistor substrate having a pixel electrode and a common electrode which form an electric field for driving the liquid crystal layer,
The thin film transistor substrate
A first storage electrode connected to the common electrode;
A second storage electrode connected to the pixel electrode and overlapped with the first storage electrode to form a storage capacitor;
And a storage hole passing through at least one of the first and second storage electrodes in a region where the first and second storage electrodes overlap each other.
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