KR20170013270A

KR20170013270A - 플래시 메모리 기반 저장 디바이스의 입력/출력 가상화 (iov) 호스트 제어기 (hc) (iov-hc)

Info

Publication number: KR20170013270A
Application number: KR1020167033830A
Authority: KR
Inventors: 아사프 샤참; 돌레브 라비브; 다비드 텝
Original assignee: 퀄컴 인코포레이티드
Priority date: 2014-06-03
Filing date: 2015-06-03
Publication date: 2017-02-06
Also published as: CN106462522A; CN106462522B; EP3152667A1; US20150347016A1; JP2017522645A; US9632953B2; WO2015187810A1

Abstract

플래시 메모리 기반 저장 디바이스의 입력/출력 가상화 (IOV) 호스트 제어기 (HC) (IOV-HC) 가 개시된다. 하나의 양태에서, IOV-HC 는 대응하는 클라이언트 레지스터 인터페이스 (CRI) 들을 통해 입력/출력 (I/O) 클라이언트들에 커플링되고, 또한 플래시 메모리 기반 저장 디바이스에 커플링된다. IOV-HC 는, CRI 들의 각각에 베이스 슬롯들로서 할당되는 공유된 전송 요청 리스트 (TRL) 의 슬롯들을 나타내는 전송 요청 리스트 (TRL) 슬롯 오프셋 레지스터들을 포함한다. IOV-HC 는, CRI 들의 각각에, 공유된 TRL 의 얼마나 많은 슬롯들이 할당되는지를 나타내는 TRL 슬롯 카운트 레지스터들을 또한 포함한다. 플래시 메모리 기반 저장 디바이스로 지향된 전송 요청 (TR) 이 CRI 로부터 수신될 때, IOV-HC 는, CRI 에 대응하는 복수의 TRL 슬롯 카운트 레지스터들 중의 TRL 슬롯 카운트 레지스터 및 TRL 슬롯 오프셋 레지스터에 기초하여, TR 을 공유된 TRL 의 슬롯에 대해 맵핑하도록 구성된다.

Description

플래시 메모리 기반 저장 디바이스의 입력/출력 가상화 (IOV) 호스트 제어기 (HC) (IOV-HC){AN INPUT/OUTPUT VIRTUALIZATION (IOV) HOST CONTROLLER (HC) (IOV-HC) OF A FLASH-MEMORY-BASED STORAGE DEVICE}

우선권 주장

본 출원은 "MULTI-HOST UNIVERSAL FLASH STORAGE (UFS)" 라는 제목의 2014년 6월 3일 출원된 미국 가특허출원 번호 제 62/007,136 호에 대해 우선권을 주장하고, 그것의 내용들은 그 전체가 참조에 의해 본원에 통합된다.

본 출원은 또한 "AN INPUT/OUTPUT VIRTUALIZATION (IOV) HOST CONTROLLER (HC) (IOV-HC) OF A FLASH-MEMORY-BASED STORAGE DEVICE" 라는 제목의 2015년 6월 2일 출원된 미국 특허출원 번호 제 14/728,343 호에 대해 우선권을 주장하고, 그것의 내용들은 그 전체가 참조에 의해 본원에 통합된다.

배경

I. 본 개시의 분야

본 개시의 기술은 일반적으로 모바일 컴퓨팅 디바이스들에서의 플래시 메모리 기반 스토리지에 관한 것이다.

II. 배경

플래시 메모리는 데이터가 전기적으로 기입되고 소거될 수도 있는 비휘발성 데이터 저장 매체이다. 플래시 메모리는 현재 메모리 카드들, 솔리드 스테이트 드라이브들, 및 유니버설 시리얼 버스 (USB) 플래시 드라이브들을 포함한, 다양한 플래시 메모리 기반 저장 디바이스들에 사용된다. 플래시 메모리 기반 저장 디바이스들은 종래 하드 디스크들 보다 더 높은 내구성 및 내충격성을 제공하면서 동적 랜덤 액세스 메모리 (RAM) 와 비교할 만한 빠른 판독 및 기입 시간들을 제공할 수도 있다.

플래시 메모리 기반 저장 디바이스들의 광범위한 사용을 용이하게 하기 위해, 많은 표준들이 개발되고 있거나 현재 개발 중이다. 하나의 그러한 표준이 스마트 폰들 및 태블릿 컴퓨터들과 같은 모바일 디바이스들에서의 플래시 메모리 기반 스토리지를 위해 공동 전자 디바이스 엔지니어링 협의회 (JEDEC) 에 의해 개발된, 유니버설 플래시 스토리지 (UFS) 이다. UFS 는 커맨드 대기행렬 피처들을 갖는 다중 커맨드들을 지원하는 커맨드 프로토콜들 및 소형 컴퓨터 시스템 인터페이스 (SCSI) 아키텍처 모델을 채용하고, 이로써 멀티 스레드 프로그래밍 패러다임을 가능하게 한다. JEDEC 에 의해 개발된 다른 표준은 내장형 멀티미디어카드 (eMMC) 표준이며, 이 표준은 간략화된 어플리케이션 인터페이스 설계, 소형 패키지 사이즈, 및 저전력 소비를 제공한다. eMMC 플래시 메모리 기반 저장 디바이스들은 현재 모바일 디바이스들에서 스토리지의 주요 형태들 중 하나이다.

UFS 및 eMMC 와 같은 종래의 플래시 메모리 기반 저장 디바이스 표준들은 현재 단일 입력/출력 (I/O) 클라이언트에 의한 관리 및 사용을 위해 설계된다. 하지만, 많은 최신 컴퓨팅 디바이스들은 가상화 환경들을 사용하여 동시에 다중 I/O 클라이언트들 (예를 들어, 호스트들 또는 다른 프로세서 서브시스템들) 을 지원할 수 있다. 그러한 가상화 환경들에 있어서, 다중 I/O 클라이언트들은 각각, 플래시 메모리 기반 저장 디바이스의 유일한 호스트인 것처럼 단일 플래시 메모리 기반 저장 디바이스와 상호작용하여야 할 수도 있다. 유사하게, 플래시 메모리 기반 저장 디바이스는, 사실, 다중 I/O 클라이언트들과 통신할 때, 단지 단일 I/O 클라이언트와만 통신하는 것처럼 동작하여야 할 수도 있다.

특히, 플래시 메모리 기반 저장 디바이스를 위한 종래의 호스트 제어기 (host controller; HC) 는 다수의 "슬롯들" 로 이루어진 전송 요청 리스트 (transfer request list; TRL) (또한, 다수의 태스크 디스크립터 (TD) 들을 포함하는, 태스크 디스크립터 리스트 (TDL) 로서 일부 표준들 하에서 지칭됨) 를 제공할 수도 있다. 슬롯들은 플래시 메모리 기반 저장 디바이스에 대해, 판독/기입 트랜잭션들과 같은, 전송 요청 (transfer request; TR) 을 발행하기 위해 I/O 클라이언트에 의해 사용될 수도 있다. 하지만, 다중-호스트 환경에서 플래시 메모리 기반 저장 디바이스에 대한 액세스를 제공하기 위해, HC 는, 단일 호스트에 반해, 다수의 I/O 클라이언트들로 하여금 TRL 에 액세스하는 것을 허용하는 것이 필요할 수도 있다.

상세한 설명에서 개시된 양태들은, 플래시 메모리 기반 저장 디바이스의 입력/출력 가상화 (input/output virtualization; IOV) 호스트 제어기 (HC) (IOV-HC) 를 포함한다. 이와 관련하여, 하나의 양태에서, IOV-HC 는 시스템-온-칩 (SoC) 상의 단일 시스템 내의 다중 입력/출력 (input/output; I/O) 클라이언트들에게 플래시 메모리 기반 저장 디바이스에 대한 액세스를 제공한다. 특히, IOV-HC 는, 플래시 메모리 기반 저장 디바이스에 대해, 판독/기입 트랜잭션들과 같은, 전송 요청 (TR) 들을 발행하기 위해 물리적 "슬롯들" 을 포함하는 공유된 전송 요청 리스트 (TRL) 를 제공함으로써 다수의 I/O 클라이언트들에 대한 스토리지 액세스를 제공한다. IOV-HC 는 다수의 클라이언트 레지스터 인터페이스 (client register interface; CRI) 들을 구현하고, 이들의 각각에는 공유된 TRL 의 슬롯들의 서브셋트로 이루어진 그 자신의 가상 TRL 이 제공된다. 가상 TRL 들은 IOV-HC 에 의해 유지되는 TRL 슬롯 오프셋 레지스터들 및 TRL 슬롯 카운트 레지스터들에 의해 정의된다. 가상 TRL 들을 이용하여, IOV-HC 는, 다수의 I/O 클라이언트들에 대해 투명한 방식으로, 다수의 I/O 디바이스들로부터 플래시 메모리 기반 저장 디바이스로의 TR 들 및 다수의 I/O 클라이언트들에 대해 플래시 메모리 기반 저장 디바이스에 의해 제공된 응답들을 효율적으로 프로세싱할 수도 있다.

다른 양태에서, IOV-HC 가 제공된다. IOV-HC 는 대응하는 복수의 클라이언트 레지스터 인터페이스 (CRI) 들을 통해 복수의 입력/출력 (I/O) 클라이언트들에 통신가능하게 커플링되고 (communicatively coupled), 또한 플래시 메모리 기반 저장 디바이스에 통신가능하게 커플링된다. IOV-HC 는, 복수의 CRI 들의 각각의 CRI 에 베이스 슬롯으로서 할당되는 공유된 TRL 의 슬롯을 각각 나타내는, 복수의 전송 요청 리스트 (TRL) 슬롯 오프셋 레지스터들을 포함한다. IOV-HC 는, 복수의 CRI 들의 각각의 CRI 에 할당된 공유된 TRL 의 슬롯들의 수를 각각 나타내는, 복수의 TRL 슬롯 카운트 레지스터들을 더 포함한다. IOV-HC 는, 복수의 CRI 들의 CRI 로부터 플래시 메모리 기반 저장 디바이스로 지향된 (directed) 전송 요청 (TR) 을 수신하도록 구성된다. IOV-HC 는, IOV-HC 의 TR 페치 회로에 의해, 복수의 TRL 슬롯 오프셋 레지스터들의 TRL 슬롯 오프셋 레지스터 및 복수의 TRL 슬롯 카운트 레지스터들의 TRL 슬롯 카운트 레지스터에 기초하여, TR 을 공유된 TRL 의 슬롯에 대해 맵핑하도록 더 구성되고, TRL 슬롯 오프셋 레지스터 및 TRL 슬롯 카운트 레지스터는 CRI 에 대응한다.

다른 양태에서, 다수의 호스트들에 대해 가상의 TRL 들을 제공하는 방법이 제공된다. 이 방법은, IOV-HC 에 의해, 복수의 CRI 들의 CRI 로부터 플래시 메모리 기반 저장 디바이스로 지향된 TR 을 수신하는 단계를 포함한다. 이 방법은, IOV-HC 의 TR 페치 회로에 의해, 복수의 TRL 슬롯 오프셋 레지스터들의 TRL 슬롯 오프셋 레지스터 및 복수의 TRL 슬롯 카운트 레지스터들의 TRL 슬롯 카운트 레지스터에 기초하여, TR 을 공유된 TRL 의 슬롯에 대해 맵핑하는 단계를 더 포함하고, TRL 슬롯 오프셋 레지스터 및 TRL 슬롯 카운트 레지스터는 CRI 에 대응한다. 복수의 TRL 슬롯 오프셋 레지스터들 각각은 복수의 CRI 들의 대응하는 CRI 에 대해 베이스 슬롯으로서 할당되는 공유된 TRL 의 슬롯을 나타낸다. 복수의 TRL 슬롯 카운트 레지스터들 각각은 복수의 CRI 들의 대응하는 CRI 에 할당된 공유된 TRL 의 슬롯들의 수를 나타낸다.

또 다른 양태에서, IOV-HC 가 제공된다. IOV-HC 는, 복수의 CRI 들의 CRI 로부터 플래시 메모리 기반 저장 디바이스로 지향된 TR 을 수신하는 수단을 포함한다. IOV-HC 는, 복수의 TRL 슬롯 오프셋 레지스터들의 TRL 슬롯 오프셋 레지스터 및 복수의 TRL 슬롯 카운트 레지스터들의 TRL 슬롯 카운트 레지스터에 기초하여, TR 을 공유된 TRL 의 슬롯에 대해 맵핑하는 수단을 더 포함하고, TRL 슬롯 오프셋 레지스터 및 TRL 슬롯 카운트 레지스터는 CRI 에 대응한다. 복수의 TRL 슬롯 오프셋 레지스터들 각각은 복수의 CRI 들의 대응하는 CRI 에 대해 베이스 슬롯으로서 할당되는 공유된 TRL 의 슬롯을 나타낸다. 복수의 TRL 슬롯 카운트 레지스터들 각각은 복수의 CRI 들의 대응하는 CRI 에 할당된 공유된 TRL 의 슬롯들의 수를 나타낸다.

도 1 은 복수의 호스트들 및 입력/출력 가상화 (IOV) 호스트 제어기 (HC) (IOV-HC) 를 채용하는 예시적인 시스템-온-칩 (SoC) 및 예시적인 플래시 메모리 기반 저장 디바이스의 블록도이다.
도 2 는 가상 전송 요청 리스트 (TRL) 레지스터들을 채용하는 예시적인 IOV-HC 의 블록도이다.
도 3 은 가상 TRL 레지스터들을 이용하여 도 2 의 IOV-HC 에 의해 다수의 클라이언트 레지스터 인터페이스 (CRI) 들에 대한 공유된 TRL 에서의 슬롯들의 예시적인 할당을 나타내는 블록도이다.
도 4a 및 도 4b 는, 전송 요청 (TR) 을 수신하고, 도 2 의 가상 TRL 레지스터들을 이용하여 공유된 TRL 의 슬롯에 TR 을 맵핑하며, 응답을 리턴하기 위한 도 2 의 IOV-HC 의 예시적인 동작들을 나타내는 블록도들이다.
도 5 는 가상 TMRL 레지스터들을 이용하여 도 2 의 IOV-HC 의 일부 양태들에 의해 다수의 CRI 들에 대한 공유된 태스크 관리 요청 리스트 (TMRL) 에서의 슬롯들의 예시적인 할당을 나타내는 블록도이다.
도 6 은, 태스크 관리 요청 (TMR) 을 수신하고, 도 5 의 가상 TMRL 레지스터들을 이용하여 공유된 TMRL 의 슬롯에 TMR 을 맵핑하며, 응답을 리턴하기 위한 도 2 의 IOV-HC 의 예시적인 동작들을 나타내는 블록도들이다.
도 7a 및 도 7b 는 가상 TRL 레지스터들을 이용하여 공유된 TRL 의 슬롯들을 할당하기 위한 도 2 의 IOV-HC 의 예시적인 동작들을 나타내는 플로우차트들이다.
도 8 은 IOV-HC 내의 도 2 및 도 3 의 가상 TRL 레지스터들을 채용하는 SoC 를 포함할 수도 있는 예시적인 컴퓨팅 디바이스의 블록도이다.

이제 도면들을 참조하여, 본 개시의 몇몇 예시적인 양태들이 설명된다. "예시적인" 이라는 단어는 예, 경우, 또는 실례로서 기능하는" 을 의미하기 위해 본 명세서에서 사용된다. "예시적인" 것으로서 본 명세서에서 설명된 임의의 양태는 다른 양태들에 비해 선호되거나 유리한 것으로서 반드시 해석될 필요는 없다.

상세한 설명에서 개시된 양태들은 플래시 메모리 기반 저장 디바이스의 입력/출력 가상화 (IOV) 호스트 제어기 (HC) (IOV-HC) 를 포함한다. 이와 관련하여, 하나의 양태에서, IOV-HC 는 시스템-온-칩 (SoC) 상의 단일 시스템 내의 다중 입력/출력 (I/O) 클라이언트들에게 플래시 메모리 기반 저장 디바이스에 대한 액세스를 제공한다. 특히, IOV-HC 는, 플래시 메모리 기반 저장 디바이스에 대해, 판독/기입 트랜잭션들과 같은, 전송 요청 (TR) 들을 발행하기 위해 물리적 "슬롯들" 을 포함하는 공유된 전송 요청 리스트 (TRL) 를 제공함으로써 다수의 I/O 클라이언트들에 대한 스토리지 액세스 (storage access) 를 제공한다. IOV-HC 는 다수의 클라이언트 레지스터 인터페이스 (CRI) 들을 구현하고, 이들의 각각에는 공유된 TRL 의 슬롯들의 서브셋트로 이루어진 그 자신의 가상 TRL 이 제공된다. 가상 TRL 들은 IOV-HC 에 의해 유지되는 TRL 슬롯 오프셋 레지스터들 및 TRL 슬롯 카운트 레지스터들에 의해 정의된다. 가상 TRL 들을 이용하여, IOV-HC 는, 다수의 I/O 클라이언트들에 대해 투명한 방식으로, 다수의 I/O 디바이스들로부터 플래시 메모리 기반 저장 디바이스로의 TR 들 및 다수의 I/O 클라이언트들에 대해 플래시 메모리 기반 저장 디바이스에 의해 제공된 응답들을 효율적으로 프로세싱할 수도 있다.

이와 관련하여, 도 1 은 IOV-HC (102) 를 포함하는 예시적인 시스템 온 칩 (SoC) (100) 의 블록 다이어그램이다. 도 1 의 예에서, IOV-HC (102) 는 복수의 I/O 클라이언트들 (104(0)-104(N)) 이 단일 플래시 메모리 기반 저장 디바이스 (106) 에 액세스하는 것을 가능하게 하기 위해 제공된다. 일부 양태들에서, 플래시 메모리 기반 저장 디바이스 (106) 는, 한정이 아닌 예들로서, 유니버설 플래시 스토리지 (UFS) 디바이스 또는 내장형 멀티미디어카드 (eMMC) 디바이스를 포함할 수도 있다. 특히, 이 양태에서는 플래시 메모리 기반 저장 디바이스 (106) 가 모바일 디바이스 내에서 SoC (100) 에 인접하여 내장되는 한편, 다른 양태들은 탈착가능한 메모리 디바이스로서 플래시 메모리 기반 저장 디바이스 (106) 를 채용할 때 유사한 기능을 달성할 수도 있다.

SoC (100) 는 또한, I/O 클라이언트들 (104(0)-104(N)) 에 대한 가상화 기능 및 관리를 제공하는, 가상 머신 관리자 (VMM) (108) 를 포함한다. VMM (108) 은 SoC (100) 의 프로세서 (미도시) 에 의해 실행되고 SoC (100) 의 시스템 메모리 또는 필요 또는 요망에 따라 다른 메모리 위치에 상주하는 소프트웨어 모듈일 수도 있다. I/O 클라이언트들 (104(0)-104(N)) 의 각각은, SoC (100) 의 프로세서 및/또는 SoC (100) 의 서브시스템 (미도시) 상에서 실행되는, 호스트 소프트웨어 엔티티 (예컨대 도 1 의 I/O 클라이언트 (104(0)) 및 I/O 클라이언트 (104(1))) 를 포함할 수도 있다. IOV-HC (102) 는 I/O 클라이언트들 (104(0)-104(N)) 과 플래시 메모리 기반 저장 디바이스 (106) 사이에서 중재자로서 작용할 수도 있다. 이러한 방식으로, IOV-HC (102) 는, 단지 I/O 클라이언트 (104(0)-104(N)) 만이 플래시 메모리 기반 저장 디바이스 (106) 와 통신하는 것처럼 I/O 클라이언트들 (104(0)-104(N)) 이 각각 플래시 메모리 기반 저장 디바이스 (106) 와 상호작용하도록 I/O 클라이언트들 (104(0)-104(N)) 과 플래시 메모리 기반 저장 디바이스 (106) 사이의 상호작용들을 제어할 수도 있다. 유사하게, IOV-HC (102) 는, 사실, 다중 I/O 클라이언트들 (104(0)-104(N)) 과 통신할 때, 단지 단일 I/O 클라이언트 (104(0)-104(N)) 와만 통신하고 있는 것처럼 플래시 메모리 기반 저장 디바이스 (106) 가 동작하는 것을 가능하게 하도록 구성될 수도 있다.

일부 양태들에 따른 도 1 의 IOV-HC (102) 의 예시적인 구성 엘리먼트들을 더 양호하게 예시하기 위해서, 도 2 가 제공된다. IOV-HC (102) 는 사용 시 플래시 메모리 기반 저장 디바이스 표준 (예를 들어, 한정이 아닌 예들로서, UFS 또는 eMMC) 의 필요들에 따라, 도 2 에 도시된 것 보다 더 많거나 더 적은 엘리먼트들을 포함할 수도 있다는 것을 이해해야 한다. 도 2 에서 알 수 있는 바와 같이, IOV-HC (102) 는 도 1 의 VMM (108) 이 IOV-HC (102) 와 통신할 수도 있는 베이스 레지스터 인터페이스 (BRI) (200) 를 포함한다. IOV-HC (102) 는 또한 클라이언트 레지스터 인터페이스들 (CRI들) (202(0)-202(N)) 을 포함한다. (CRI들) (202(0)-202(N)) 의 각각은 IOV-HC (102) 에 TR (미도시) 을 송신하기 위해 도 1 의 I/O 클라이언트들 (104(0)-104(N)) 의 대응하는 것들에 대한 인터페이스를 나타낸다. CRI들 (202(0)-202(N)) 은 또한, 질의들 또는 무동작 (NOP) 명령들과 같은 다른, 비-TR 요청들을 전송하기 위해 사용될 수도 있다.

도 2 에서 알 수 있는 바와 같이, CRI들 (202(0)-202(N)) 은 화살표들 (206, 208, 및 210) 로 각각 표시된 바와 같이, IOV-HC (102) 의 TR 페치 회로 (TR FETCH CIRC) (204) 에 통신가능하게 커플링된다. 일부 양태들에서, TR 페치 회로 (204) 는, 시스템 메모리로부터, UFS 전송 프로토콜 (UTP) 전송 요청 디스크립터 (UTRD) (미도시) 와 같은, 전송 프로토콜 디스크립터를 페치하는 것, 및 UTP 커맨드 디스크립터 (UCD) (미도시) 와 같은, 커맨드 디스크립터의 위치를 결정하기 위한 전송 프로토콜 디스크립터를 디코딩하는 것을 담당할 수도 있다. TR 페치 회로 (204) 는 그 후 화살표 (214) 로 표시된 바와 같이, 시스템 메모리 (212) 로부터, 커맨드 디스크립터의 TR 섹션 (미도시) 을 페치할 수도 있다.

종래 호스트 제어기에 있어서, TR 페치 회로 (204) 는 그 후 TR 로부터 파라미터들을 추출하고, 프로세싱을 위해 전체 TR 을 전송 프로토콜 엔진 (216) (예를 들어, UTP 엔진 또는 eMMC 전송 프로토콜 엔진) 에 포워드 (forward) 한다. 하지만, 멀티 클라이언트 환경에서, TR 의 부가 검사 및 프로세싱이 요구될 수도 있다. 실례로, 상이한 타입들의 TR들에 대한 커스텀 핸들링을 제공하거나, TR 을 트랩 또는 종료하는 것이 바람직할 수도 있다. 따라서, IOV-HC (102) 는 커맨드 트랩핑 기능을 제공하도록 구성된다. 따라서, IOV-HC (102) 는 TR 검사 및 프로세싱을 위한 TR 필터 회로 (210), 커맨드 트랩핑을 위한 TR 트랩 (220), 및 I/O 클라이언트들 (104(0)-104(N)) (미도시) 에 대한 트랩된 커맨드들로부터 발생하는 응답들의 송신을 용이하게 하기 위한 응답 생성 회로 (222) 를 포함한다. TR 필터 회로 (218), TR 트랩 (220), 및 응답 생성 회로 (222) 의 동작들은 하기에서 더욱 더 상세하게 논의된다.

도 2 에 대한 참조를 계속하면, TR 페치 회로 (204) 에 의해 페치된 모든 TR 의 검사 및 프로세싱은 IOV-HC (102) 의 TR 필터 회로 (218) 에 의해 실행된다. TR 필터 회로 (218) 는 TR 이 그 컨텐츠에 기초하여 어떻게 프로세싱될지를 결정한다. TR 의 컨텐츠가 TR 이 판독 또는 기입 커맨드에 대응하는 것을 표시하는 경우, TR 은 화살표 (226) 로 표시된 바와 같이, TR 필터 회로 (218) 에 의해 액세스 제어 회로 (224) 에 포워드될 수도 있다. 액세스 제어 회로 (224) 는 논리 유닛들 (미도시) 에 대한 판독/기입 액세스 룰들의 하드웨어 강제를 제공한다. TR 이 액세스 제어 회로 (224) 에 의해 유효화되는 경우, TR 은 화살표 (228) 로 나타낸 바와 같이 전송 프로토콜 엔진 (216) 으로 전달된다. 액세스 제어 회로 (224) 에 의해 거부되는 TR들은 화살표 (230) 로 표시된 바와 같이, 소프트웨어 프로세싱을 위해 트랩된다. TR 의 컨텐츠들이, TR 이 전력 모드 변경 커맨드에 대응하는 것을 나타내는 경우에, TR 은, 화살표 (234) 에 의해 표시되는 바와 같이, TR 필터 회로 (218) 에 의해 다중-호스트 전력 제어기 (MHPC) (232) 로 전송된다.

도 2 의 MHPC (232) 는 I/O 클라이언트들 (104(0)-104(N)) 로부터의 전력 모드 변경 요청들 (미도시) 에 기초하여 플래시 메모리 기반 저장 디바이스 (106) 의 전력 모드들을 제어하는 하드웨어 상태 머신이다. TR 이 MHPC (232) 에 의해 성공적으로 프로세싱되는 경우, TR 은 화살표 (236) 로 표시된 바와 같이, 전송 프로토콜 엔진 (216) 으로 패스될 수도 있다. 전송 프로토콜 엔진 (216) 은 그 후 상호접속 (238) 및 버스 (240) 를 통해 플래시 메모리 기반 저장 디바이스 (106) 와 전력 모드 변경 커맨드들 및 응답들을 통신한다. 그렇지 않으면, MHPC (232) 는 화살표 (242) 로 표시된 바와 같이, TR 을 조용히 폐기할 수도 있고, 또는 소프트웨어 프로세싱을 위해 TR 을 트랩할 수도 있다. MHPC (232) 는 또한 요청된 전력 모드 변경들이 성공적이지 않았다는 플래시 메모리 기반 저장 디바이스 (106) 에 의한 통지 시 에러 인터럽트 (미도시) 를 생성할 수도 있다. TR 이 다른 커맨드들을 포함하는 경우, TR 은 화살표 (246) 로 표시된 바와 같이, TR 필터 회로 (218) 에 의해 인터셉트되고 트랩될 수도 있다.

도 2 에서 알 수 있는 바와 같이, TR 트랩 (220) 은 트랩된 TR 들을 저장하기 위해 IOV-HC (102) 에 의해 제공된다. TR 트랩 (220) 내에 커맨드 (CMD) 미러들 (248(0)-248(N)) 이 있으며, 각각은 CRI들 (202(0)-202(N)) 중 하나와 연관된다. 트랩된 TR 은 TR 이 수신되었던 CRI (202(0)-202(N)) 의 CMD 미러 (248(0)-248(N)) 에 저장된다. 인터럽트 (화살표들 (250 및 252) 로 나타냄) 가 TR 이 트랩되는 것을 표시하기 위해 BRI (200) 를 통해 VMM (108) 에 대해 생성된다. VMM (108) 은 그 후 정보를 추출하기 위해 적절한 CMD 미러 (248(0)-248(N)) 의 컨텐츠를 판독하고, 발신 CRI (202(0)-202(N)) 에 대한 응답을 생성하는 것에 의해 TR 을 추가로 프로세싱할 수도 있다.

일단 TR 이 트랩되면, TR 페치 회로 (204) 는 그 프로세싱을 완료하고, 다른 CRI (202(0)-202(N)) 에 대해 다음 TR 을 페치하는 것을 진행할 수도 있다. 트랩된 TR 이 VMM (108) 에 의해 프로세싱될 때까지, 트랩된 TR 과 연관된 CRI (202(0)-202(N)) 는 TR 페치 중재 (arbitration) (미도시) 로부터 제거된다. 단지 VMM (108) 이 IOV-HC (102) 가 TR 을 포워드하거나 폐기하도록 명령하는 것에 의해 TR 를 프로세스할 때만 동일한 CRI (202(0)-202(N)) 로부터 후속 TR 들이 TR 페치 회로 (204) 에 의해 페치될 수도 있다.

도 1 및 도 2 에 대해 상기 설명된 양태들은 다중 호스트들 (예컨대, I/O 클라이언트들 (104(0)-104(N)) 에 의한 플래시 메모리 기반 저장 디바이스 (106) 의 사용을 위해 많은 기능들이 인에이블되는 것을 허용하지만, IOV-HC (102) 에 의한 TR 들의 프로세싱과 관련하여 추가적인 문제들이 남아 있다. 특히, 종래의 호스트 제어기 (HC) 는 다수의 "슬롯들" (일부 양태들에서, UFS-HCI (UFS Host Controller Interface) 표준 및 eMMC 표준에 따라, 서른 두 개 (32) 의 슬롯들까지) 을 포함하는 TRL (미도시) 을 제공할 수도 있다. TRL 슬롯들은 플래시 메모리 기반 저장 디바이스 (106) 에 TR 들을 발행하고 그로부터 응답들을 수신하기 위한 소프트웨어 프로세스들에 의해 사용된다. 하지만, 도 1 의 SoC (100) 와 같은 다중 I/O 클라이언트 환경에서, IOV-HC (102) 는 다수의 I/O 클라이언트들 (104(0)-104(N)) 중에서 슬롯들을 할당하고 추적하는 것이 가능할 필요가 있다. 일부 양태들에서, 동일한 문제가 태스크 관리 요청 리스트 (task management request list; TMRL) (미도시) 의 슬롯들의 할당과 관련하여 발생할 수도 있다.

이와 관련하여, IOV-HC (102) 는 I/O 클라이언트들 (104(0)-104(N)) 에 대응하는 CRI들 (202(0)-202(N)) 에 가상 TRL 들 (미도시) 로서 공유된 TRL (256) 의 슬롯들을 할당하기 위해 가상 TRL 레지스터들 (254) 을 제공한다. 일부 양태들은, I/O 클라이언트들 (104(0)-104(N)) 에 대응하는 CRI들 (202(0)-202(N)) 에 가상 TMRL 들 (미도시) 로서 공유된 TMRL (260) 의 슬롯들을 할당하기 위해 가상 TMRL 레지스터들 (258) 을 또한 제공할 수도 있다. 가상 TRL 레지스터들 (254) 의 사용은 도 3, 도 4a, 및 도 4b 와 관련하여 이하 더 자세히 설명되는 한편, 가상 TMRL 레지스터들 (258) 의 사용은 도 5 및 도 6 과 관련하여 이하 설명된다.

도 3 은 도 2 의 공유된 TRL (256) 및 가상 TRL 레지스터들 (254) 의 보다 상세한 예시를 제공한다. 도 3 의 예에서, 공유된 TRL (256) 은 서른 두 개 (32) 의 슬롯들 (300(0)-300(31)) 을 포함한다. 일부 양태들에서, 공유된 TRL (256) 은 여기서 예시된 서른 두 개의 (32) 슬롯들 (300(0)-300(31)) 보다 더 많은 다수의 슬롯들을 포함할 수도 있다. 도 3 의 가상 TRL 레지스터들 (254) 은 복수의 TRL 슬롯 오프셋 레지스터들 (302(0)-302(4)) 및 복수의 TRL 슬롯 카운트 레지스터들 (304(0)-304(4)) 을 포함한다. TRL 슬롯 오프셋 레지스터들 (302(1)-302(4)) 및 TRL 슬롯 카운트 레지스터들 (304(1)-304(4)) 의 각각은, 클라이언트 ID 칼럼 (306) 에 의해 표시된 바와 같이, CRI (202(0)-202(3)) 에 대응한다. 예시의 목적을 위해, TRL 슬롯 오프셋 레지스터 (302(0)) 및 TRL 슬롯 카운트 레지스터 (304(0)) 는 BRI (200) 와 연관된다. 일부 양태들에서, 가상 TRL 레지스터들 (254) 은 도 2 의 BRI (200) 를 통해 VMM (108) 에 의해 액세스가능할 수도 있다. 특히, 공유된 TRL (256) 의 사이즈는 BRI (200) 를 통해 VMM (108) 에 광고될 수도 있다.

도 3 에서 보는 바와 같이, 공유된 TRL (256) 의 부분들은 대응하는 TRL 슬롯 오프셋 레지스터들 (302(0)-302(4)) 및 TRL 슬롯 카운트 레지스터들 (304(0)-304(4)) 을 이용하여 IOV-HC (102) 에 의해 CRI 들 (202(0)-202(3)) 의 각각 및 BRI (200) 에 할당될 수도 있다. TRL 슬롯 오프셋 레지스터들 (302(0)-302(4)) 의 TRL 슬롯 오프셋 레지스터 값들 (308(0)-308(4)) 각각은 BRI (200) 및 CRI 들 (202(0)-202(3)) 에 대한 베이스 슬롯 (즉, 제일 먼저 할당되는 슬롯) 의 인덱스를 각각 나타낸다. 따라서, BRI (200) 는 TRL 슬롯 오프셋 레지스터 값 (308(0)) 에 의해 표시되는 바와 같이, 베이스 슬롯으로서 슬롯 (300(0)) 을 할당받는 한편, CRI (202(0)) 는 TRL 슬롯 오프셋 레지스터 값 (308(1)) 에 의해 표시되는 바와 같이, 베이스 슬롯으로서 슬롯 (300(16)) 을 할당받는다. CRI 들 (202(1)-202(3)) 은 각각의 TRL 슬롯 오프셋 레지스터 값들 (308(2)-308(4)) 에 의해 표시되는 바와 같이 슬롯들 (300(4), 300(5), 및 300(8)) 을 각각 할당받는다. 일부 양태들에 따르면, TRL 슬롯 오프셋 레지스터 값들 (308(0)-308(4)) 각각은 2 의 거듭제곱 (예컨대, 1, 2, 4, 8 등) 이고, 특정 CRI (202(0)-202(3)) 에 대한 셋팅들은, 대응하는 I/O 클라이언트들 (104(0)-104(N)) 이 인에이블되기 전에 구성되어야만 하고 CRI (202(0)-202(3)) 가 활성인 한 변경되어서는 아니된다.

도 3 을 계속 참조하면, TRL 슬롯 카운트 레지스터들 (304(0)-304(4)) 은 대응하는 TRL 슬롯 카운트 레지스터 값들 (310(0)-310(4)) 을 저장한다. TRL 슬롯 카운트 레지스터 값들 (310(0)-310(4)) 각각은 BRI (200) 및 CRI 들 (202(0)-202(3)) 에 각각 할당되는 공유된 TRL (256) 의 슬롯들 (300(0)-300(31)) 의 수를 나타낸다. 도 3 에 도시된 바와 같이, BRI (200) 는 TRL 슬롯 카운트 레지스터 값 (310(0)) 에 의해 표시된 바와 같이 4 개의 슬롯들을 할당받는다. BRI (200) 는 따라서 공유된 TRL (256) 내에서 슬롯들 (300(0)-300(3)) 로 이루어진 가상 TRL (312) 을 할당받는다. 유사하게, CRI 들 (202(0)-202(3)) 은 TRL 슬롯 카운트 레지스터 값들 (310(1)-310(4)) 에 의해 표시된 바와 같이 16, 1, 1, 및 8 개의 슬롯들을 각각 할당받는다. CRI 들 (202(0)-202(3)) 은 따라서 대응하는 슬롯들 (300(16)-300(31), 300(4), 300(5), 및 300(8)-300(15)) 로 이루어진 각각의 가상 TRL 들 (314, 316, 318, 및 320) 을 할당받는다. 예시적인 양태에서, TRL 슬롯 카운트 레지스터 값들 (310(0)-310(4)) 의 각각은 대응하는 TRL 슬롯 오프셋 레지스터 값들 (308(0)-308(4)) 에 할당되고, 특정 CRI (202(0)-202(3)) 에 대한 셋팅들은, 대응하는 I/O 클라이언트들 (104(0)-104(3)) 이 인에이블되기 전에 구성되어야만 하고 CRI (202(0)-202(3)) 가 활성인 한 변경되어서는 아니된다. 이들 요건들은 또한 선택적이다.

일부 양태들에서, IOV-HC (102) 의 초기화 시에, IOV-HC (102) 는, 슬롯들 (300(0)-300(31)) 의 할당을 담당할 수도 있는 VMM (108) 으로부터 TRL 슬롯 오프셋 레지스터 값들 (308(0)-308(4)) 및 TRL 슬롯 카운트 레지스터 값들 (310(0)-310(4)) 을 수신할 수도 있다. 일부 양태들은 슬롯들 (300(0)-300(31)) 이 휴리스틱 알고리즘 (heuristic algorithm) (미도시) 의 결과에 또는 정적 구성 (미도시) 에 기초하여 할당되는 것을 제공할 수도 있다. 일부 양태들에 따르면, IOV-HC (102) 는, CRI (202(3)) 와 같은 새로운 CRI 가 VMM (108) 에 의해 생성될 때, VMM (108) 으로부터, TRL 슬롯 오프셋 레지스터 값 (308(4)) 과 같은 TRL 슬롯 오프셋 레지스터 값, 및 TRL 슬롯 카운트 레지스터 값 (310(4)) 과 같은 TRL 슬롯 카운트 레지스터 값을 수신할 수도 있다. 일부 양태들은, VMM (108) 이 I/O 클라이언트들 (104(0)-104(3)) 에 제시된 가상 TRL 들 (312, 314, 316, 318, 320) 의 파라미터들을 제어하는 것을 제공할 수도 있다. 일부 양태들에서, 할당된 슬롯들 (300(0)-300(31)) 의 수 및 위치는 IOV-HC (102) 에서의 성능 레지스터 (미도시) 에, 그리고, 특히, BRI (200) 를 통해 VMM (108) 에 의해 액세스되는 레지스터에 쓰여질 수도 있다.

UFS-HCI 에 기초한 종래의 제어기들에서, 하드웨어 상수들로서 구현되고 NUTRS 및/또는 NUTMRS 로서 지칭되는 성능 필드들 (capability fields) 은 TRL 및/또는 TMRL 의 사이즈를 각각 나타내기 위해 사용된다. 본 개시의 일부 양태들에서, 이들 필드들은 CRI 들 (202(0)-202(N)) 의 각각 내로 통합될 수도 있다. 이러한 양태들에서, VMM (108) 은, 슬롯들 (300(0)-300(31)) 중 얼마나 많이 할당되는지를 I/O 클라이언트들 (104(0)-104(3)) 의 각각에 통지하기 위해 초기화 시에 또는 가상 머신 생성 시에 이들 필드들에 기입할 수도 있다.

TR 을 수신하고, 도 2 및 도 3 의 가상 TRL 레지스터들 (254) 을 이용하여 공유된 TRL (256) 의 슬롯에 TR 을 맵핑하며, 응답을 리턴하기 위한 도 2 의 IOV-HC (102) 의 예시적인 동작들을 나타내기 위해, 도 4a 및 도 4b 가 제공된다. 명확함을 위해, 도 4a 및 도 4b 를 설명함에 있어서, 도 1 내지 도 3 의 엘리먼트들이 참조된다. 도 4a 에서, IOV-HC (102) 는 CRI (202(3)) 로부터 TR (400) 을 수신한다. TR (400) 은 슬롯 식별자 (402) 를 포함하고, 이는 이 예에서 일 (1) 의 값을 가지고, CRI (202(3)) 에 할당된 도 3 의 가상 TRL (320) 에서의 제 2 슬롯에 대한 인덱스를 나타낸다. IOV-HC (102) (특히, IOV-HC (102) 의 TR 페치 회로 (204)) 는 그 후에 CRI (202(3)) 에 대응하는 TRL 슬롯 카운트 레지스터 (304(4)) 및 TRL 슬롯 오프셋 레지스터 (302(4)) 를 이용하여 공유된 TRL (256) 의 슬롯 (300(9)) 에 TR (400) 을 맵핑한다. 예를 들어, 맵핑 (mapping) 은 CRI (202(3)) 에 대응하는 TRL 슬롯 오프셋 레지스터 값 (308(4)) 과 슬롯 식별자 (402) 를 합산함으로써 달성될 수도 있다. 도 3 에서 도시된 바와 같이, TRL 슬롯 오프셋 레지스터 값 (308(4)) 은 팔 (8) 이고, 이는, 일 (1) 의 값을 갖는 슬롯 식별자 (402) 와 합산될 때, 구 (9) 의 슬롯 인덱스를 초래한다. 재계산된 슬롯 인덱스는 그 후에, 플래시 메모리 기반 저장 디바이스 (106) 에 송신되도록 TR (400) 내에서 IOV-HC (102) 에 의해 인코딩된다. 비제한적 예들로서, UFS 에 기초한 양태들에서, 재계산된 슬롯 인덱스는 TR (400) 의 태스크 태그 (Task Tag) 필드에서 인코딩될 수도 있는 한편, eMMC 에 기초한 양태들에서, 재계산된 슬롯 인덱스는 TR (400) 의 태스크 ID 필드에서 인코딩될 수도 있다. IOV-HC (102) 는 따라서 TR (400) 을 공유된 TRL (256) 의 슬롯 300(9) 에 지향 (direct) 시키고, 거기에서부터, TR (400) 은 직렬로 프로세싱되고 플래시 메모리 기반 저장 디바이스 (106) 로 패스된다. 일부 양태들은, TRL 슬롯 카운트 레지스터 (304(4)) 는, TR (400) 이 가상 TRL (320) 의 유효 슬롯 (300(0)-300(31)) 으로 지향되는 것을 보장하기 위해 슬롯 식별자 (402) 를 바운드-체크하기 위해 사용되는 것을 제공한다. 이러한 양태들에서, TR (400) 이 대응하는 CRI (202(0)-202(3)) 에 할당된 범위 밖의 슬롯 (300(0)-300(31)) 으로 지향되는 경우에, TR (400) 은 트랩된다.

도 4b 에서, IOV-HC (102) 는 플래시 메모리 기반 저장 디바이스 (106) 로부터 응답 (404) 을 수신한다. 응답 (404) 은 TR (400) 이 전송되었던 것과 동일한 슬롯 (300(9)) 으로 지향된다. 따라서, IOV-HC (102) 는 CRI (202(3)) 에 대응하는 TRL 슬롯 오프셋 레지스터 (302(4)) 및 TRL 슬롯 카운트 레지스터 (304(4)) 를 이용하여 CRI (202(3)) 에 응답 (404) 을 라우팅한다. 비제한적 예로서, IOV-HC (102) 는 응답 (404) 의 슬롯 식별자 (406) (구 (9)) 로부터 CRI (202(3)) 에 대응하는 TRL 슬롯 오프셋 레지스터 값 (308(4)) (즉, 팔 (8)) 을 감산할 수도 있다. 비제한적 예들로서, UFS 에 기초한 양태들에서, 슬롯 식별자 (406) 는 응답 (404) 의 태스크 태그 필드로부터 수신될 수도 있는 한편, eMMC 에 기초한 양태들에서, 슬롯 식별자 (406) 는 응답 (404) 의 태스크 ID 필드로부터 취출될 수도 있다. 응답 (404) 은 그 후에 일 (1) 의 슬롯 식별자 (408) 로 CRI (202(3)) 에 제공된다.

본 개시의 일부 양태들은, 다수의 I/O 클라이언트들 (104(0)-104(N)) 에 대한 TMRL 에서의 슬롯들의 할당은 상기 설명된 바와 같이 공유된 TRL (256) 에서 슬롯들 (300(0)-300(31)) 의 할당과 유사한 방식으로 IOV-HC (102) 에 의해 관리되는 것을 추가로 제공할 수도 있다. 이에 따라, 도 5 는 도 2 의 공유된 TMRL (260) 및 가상 TMRL 레지스터들 (258) 의 예시적인 양태들을 나타내기 위해 제공된다. 도 5 의 예에서, 공유된 TMRL (260) 은, 비록 일부 양태들은 여기에 나타낸 것보다 더 많거나 더 적은 슬롯들을 제공할 수도 있지만, 여덟 (8) 개의 슬롯들 (500(0)-500(7)) 을 포함한다. 도 5 의 가상 TMRL 레지스터들 (258) 은 복수의 TMRL 슬롯 오프셋 레지스터들 (502(0)-502(4)) 및 복수의 TMRL 슬롯 카운트 레지스터들 (504(0)-504(4)) 을 제공한다. TMRL 슬롯 오프셋 레지스터들 (502(1)-502(4)) 및 TMRL 슬롯 카운트 레지스터들 (504(1)-504(4)) 의 각각은, 클라이언트 ID 칼럼 (506) 에 의해 표시된 바와 같이, CRI (202(0)-202(3)) 에 대응한다. 예시의 목적을 위해, TMRL 슬롯 오프셋 레지스터 (502(0)) 및 TMRL 슬롯 카운트 레지스터 (504(0)) 는 BRI (200) 와 연관된다.

도 5 에서 도시된 바와 같이, IOV-HC (102) 는 대응하는 TMRL 슬롯 오프셋 레지스터들 (502(0)-502(4)) 및 TMRL 슬롯 카운트 레지스터들 (504(0)-504(4)) 을 이용하여 BRI(200) 및 CRI 들 (202(0)-202(3)) 의 각각에 공유된 TMRL (260) 의 부분들을 할당할 수도 있다. TMRL 슬롯 오프셋 레지스터들 (502(0)-502(4)) 의 TMRL 슬롯 오프셋 레지스터 값들 (508(0)-508(4)) 각각은 BRI(200) 및 CRI 들 (202(0)-202(3)) 에 각각 베이스 슬롯 (즉, 제일 먼저 할당되는 슬롯) 의 인덱스를 나타낸다. BRI (200) 는 따라서 TMRL 슬롯 오프셋 레지스터 값 (508(0)) 에 의해 표시되는 바와 같이 베이스 슬롯으로서 슬롯 (500(0)) 을 할당받는 한편, CRI (202(0)) 는 TMRL 슬롯 오프셋 레지스터 값 (508(1)) 에 의해 표시되는 바와 같이 베이스 슬롯으로서 슬롯 (500(3)) 을 할당받는다. CRI 들 (202(1)-202(3)) 은 각각의 TMRL 슬롯 오프셋 레지스터 값들 (508(2)-508(4)) 에 의해 표시되는 바와 같이 베이스 슬롯으로서 슬롯들 (500(1), 500(2), 및 500(5)) 을 각각 할당받는다. 일부 양태들에 따르면, TMRL 슬롯 오프셋 레지스터 값들 (508(0)-508(4)) 각각은 2 의 거듭제곱 (예컨대, 1, 2, 4, 8 등) 이고, 특정 CRI (202(0)-202(3)) 에 대한 셋팅들은, 대응하는 I/O 클라이언트들 (104(0)-104(N)) 이 인에이블되기 전에 구성되어야만 하고 CRI (202(0)-202(3)) 가 활성인 한 변경되어서는 아니된다.

도 5 를 계속 참조하면, TMRL 슬롯 카운트 레지스터들 (504(0)-504(4)) 은 대응하는 TMRL 슬롯 카운트 레지스터 값들 (510(0)-510(4)) 을 저장한다. TMRL 슬롯 카운트 레지스터 값들 (510(0)-510(4)) 각각은 BRI (200) 및 CRI 들 (202(0)-202(3)) 에 각각 할당되는 공유된 TMRL (260) 의 슬롯들 (500(0)-500(31)) 의 수를 나타낸다. 도 5 에 도시된 바와 같이, BRI (200) 는 TMRL 슬롯 카운트 레지스터 값 (510(0)) 에 의해 표시된 바와 같이 한 (1) 개의 슬롯을 할당받는다. BRI (200) 는 따라서 공유된 TMRL (260) 내에서 슬롯 (500(0)) 으로 이루어진 가상 TMRL (512) 을 할당받는다. 유사하게, CRI 들 (202(0)-202(3)) 은 TMRL 슬롯 카운트 레지스터 값들 (510(1)-510(4)) 에 의해 표시된 바와 같이 2, 1, 1, 및 3 개의 슬롯들을 각각 할당받는다. CRI 들 (202(0)-202(3)) 은 따라서 슬롯들 (500(6)-500(7), 500(1), 500(2), 및 500(3)-500(4)) 로 이루어진 각각의 가상 TMRL 들 (514, 516, 518, 및 520) 을 할당받는다. 예시적인 양태에서, TMRL 슬롯 카운트 레지스터 값들 (510(0)-510(4)) 의 각각은 대응하는 TMRL 슬롯 오프셋 레지스터 값들 (508(0)-508(4)) 에 정렬되어야 하고, 특정 CRI (202(0)-202(3)) 에 대한 셋팅들은, 대응하는 I/O 클라이언트들 (104(0)-104(3)) 이 인에이블되기 전에 구성되어야만 하고 CRI (202(0)-202(3)) 가 활성인 한 변경되어서는 아니된다. 이들 요건들은 또한 선택적이다.

TMR 을 수신하고, 도 2 및 도 5 의 가상 TMRL 레지스터들 (258) 을 이용하여 공유된 TMRL (260) 의 슬롯에 TMR 을 맵핑하기 위한 도 2 의 IOV-HC (102) 의 예시적인 동작들을 나타내기 위해, 도 6 이 제공된다. 명확함을 위해, 도 6 을 설명함에 있어서, 도 1, 도 2 및 도 5 의 엘리먼트들이 참조된다. 도 6 에서, IOV-HC (102) 는 CRI (202(3)) 로부터 TMR (600) 을 수신한다. TMR (600) 은 슬롯 식별자 (602) 를 포함하고, 이는 이 예에서 일 (1) 의 값을 가지고, CRI (202(3)) 에 할당된 도 5 의 가상 TMRL (520) 에서의 제 2 슬롯에 대한 인덱스를 나타낸다. IOV-HC (102) (특히, IOV-HC (102) 의 TMR 페치 회로 (204)) 는 그 후에 CRI (202(3)) 에 대응하는 TMRL 슬롯 카운트 레지스터 (504(4)) 및 TMRL 슬롯 오프셋 레지스터 (502(4)) 를 이용하여 공유된 TMRL (260) 의 슬롯 (500(6)) 에 TMR (600) 을 맵핑한다. 예를 들어, 맵핑은 CRI (202(3)) 에 대응하는 TMRL 슬롯 오프셋 레지스터 값 (508(4)) 과 슬롯 식별자 (602) 를 합산함으로써 달성될 수도 있다. 도 5 에서 도시된 바와 같이, TMRL 슬롯 오프셋 레지스터 값 (508(4)) 은 오 (5) 이고, 이는, 일 (1) 의 값을 갖는 슬롯 식별자 (602) 와 합산될 때, 육 (6) 의 슬롯 인덱스를 초래한다. 재계산된 슬롯 인덱스는 그 후에, 플래시 메모리 기반 저장 디바이스 (106) 에 송신되도록 TMR (600) 내에서 IOV-HC (102) 에 의해 인코딩된다. 비제한적 예들로서, UFS 에 기초한 양태들에서, 재계산된 슬롯 인덱스는 TMR (600) 의 태스크 태그 필드에서 인코딩될 수도 있는 한편, eMMC 에 기초한 양태들에서, 재계산된 슬롯 인덱스는 TMR (600) 의 태스크 ID 필드에서 인코딩될 수도 있다. IOV-HC (102) 는 따라서 TMR (400) 을 공유된 TMRL (260) 의 슬롯 500(6) 에 지향시키고, 거기에서부터, TMR (600) 은 직렬로 프로세싱되고 플래시 메모리 기반 저장 디바이스 (106) 로 패스된다. 일부 양태들에서, TMRL 슬롯 카운트 레지스터 (504(4)) 는, TMR (600) 이 가상 TMRL (520) 의 유효 슬롯 (500(1)-500(31)) 으로 지향되는 것을 보장하기 위해 슬롯 식별자 (602) 를 바운드-체크하기 위해 사용될 수도 있다.

도 2 의 가상 TRL 레지스터들 (254) 을 이용하여 공유된 TRL (256) 의 슬롯들을 할당하기 위한 도 1 의 IOV-HC (102) 의 예시적인 동작들을 나타내기 위해, 도 7a 및 도 7b 가 제공된다. 명확함을 위해, 도 7a 및 도 7b 를 설명함에 있어서, 도 1 내지 도 6 의 엘리먼트들이 참조된다. 도 7a 에서, 일부 양태들에 따른 동작들은, IOV-HC (102) 의 초기화에 응답하여, IOV-HC (102) 가, 복수의 CRI 들 (202(0)-202(N)) 의 각각의 CRI (202(1)) 에 대해 VMM (108) 으로부터 (TRL 슬롯 오프셋 레지스터 값 (308(1)) 과 같은) TRL 슬롯 오프셋 레지스터 값 및 (TRL 슬롯 카운트 레지스터 값 (310(1)) 과 같은) TRL 슬롯 카운트 레지스터 값을 수신하는 것으로 시작할 수도 있다 (블록 700). IOV-HC (102) 는 따라서, "IOV-HC (102) 의 초기화에 응답하여, 복수의 CRI 들의 각각의 CRI 에 대해 VMM 으로부터 TRL 슬롯 오프셋 레지스터 값 및 TRL 슬롯 카운트 레지스터 값을 수신하는 수단" 으로서 지칭될 수도 있다. IOV-HC (102) 는 그 후에, 복수의 CRI 들 (202(0)-202(N)) 의 CRI (202(3)) 로부터 플래시 메모리 기반 저장 디바이스 (106) 로 지향된 TR (400) 을 수신한다 (블록 702). 이와 관련하여, IOV-HC (102) 는 "CRI 로부터 플래시 메모리 기반 저장 디바이스로 지향된 TR 을 수신하는 수단" 으로서 본 명세서에서 지칭될 수도 있다.

IOV-HC (102) (그리고 특히, IOV-HC (102) 의 TR 페치 회로 (204)) 는 그 다음, 복수의 TRL 슬롯 오프셋 레지스터들 (302(0)-302(4)) 의 TRL 슬롯 오프셋 레지스터 (302(4)) 및 복수의 TRL 슬롯 카운트 레지스터들 (304(0)-304(4)) 의 TRL 슬롯 카운트 레지스터 (304(4)) 에 기초하여, 공유된 TRL (256) 의 슬롯 (300(9)) 에 TR (400) 을 맵핑한다 (블록 704). 이에 따라, TR 페치 회로 (204) 는 "복수의 TRL 슬롯 오프셋 레지스터들의 TRL 슬롯 오프셋 레지스터 및 복수의 TRL 슬롯 카운트 레지스터들의 TRL 슬롯 카운트 레지스터에 기초하여, 공유된 TRL 의 슬롯에 TR 을 맵핑하는 수단" 으로서 본 명세서에서 지칭될 수도 있다. TRL 슬롯 오프셋 레지스터 (302(4)) 및 TRL 슬롯 카운트 레지스터 (304(4)) 양자는 CRI (202(3)) 에 대응한다. 일부 양태들에서, TR (400) 을 슬롯 (300(9)) 에 맵핑하기 위한 블록 704 의 동작들은, TR (400) 의 슬롯 식별자 (402) 및 TRL 슬롯 오프셋 레지스터 (302(4)) 의 TRL 슬롯 오프셋 레지스터 값 (308(4)) 의 합에 기초할 수도 있다 (블록 706). 프로세싱은 그 후에 도 7b 의 블록 708 에서 계속된다.

이제 도 7b 를 참조하면, 일부 양태들에 따른 IOV-HC (102) 는 플래시 메모리 기반 저장 디바이스 (106) 로부터 TR (400) 에 대한 응답 (404) 을 수신할 수도 있다 (블록 708). IOV-HC (102) 는 따라서, "플래시 메모리 기반 저장 디바이스로부터 TR 에 대한 응답을 수신하는 수단" 으로서 본 명세서에서 지칭될 수도 있다. CRI (202(3)) 에 대응하는 TRL 슬롯 오프셋 레지스터 (302(4)) 및 TRL 슬롯 카운트 레지스터 (304(4)) 에 기초하여, IOV-HC (102) 는 응답 (404) 을 CRI (202(3)) 로 라우팅할 수도 있다 (블록 710). 이와 관련하여, IOV-HC (102) 는 "CRI 에 대응하는 TRL 슬롯 오프셋 레지스터 및 TRL 슬롯 카운트 레지스터에 기초하여, 응답을 CRI 로 라우팅하는 수단" 으로서 본 명세서에서 지칭될 수도 있다. 일부 양태들에서, IOV-HC (102) 는, VMM (108) 에 의한 새로운 I/O 클라이언트 (104(1)) 의 생성에 응답하여, VMM (108) 으로부터, 새로운 I/O 클라이언트 (104(1)) 에 대응하는 새로운 CRI (202(1)) 에 대해 (TRL 슬롯 오프셋 레지스터 값 (308(2)) 과 같은) TRL 슬롯 오프셋 레지스터 값 및 (TRL 슬롯 카운트 레지스터 값 (310(2)) 과 같은) TRL 슬롯 카운트 레지스터 값을 수신할 수도 있다 (블록 712). 이에 따라, IOV-HC (102) 는, "VMM 으로부터, I/O 클라이언트에 대응하는 새로운 CRI 에 대해 TRL 슬롯 오프셋 레지스터 값 및 TRL 슬롯 카운트 레지스터 값을 수신하는 수단" 으로서 본 명세서에서 지칭될 수도 있다.

상기 언급된 바와 같이, 일부 양태들에서, 다수의 I/O 클라이언트들 (104(0)-104(N)) 에 대한 태스크 관리를 위한 슬롯들 (500(0)-500(31)) 의 할당은 상기 설명된 바와 같이 공유된 TRL (256) 에서 슬롯들 (300(0)-300(31)) 의 할당과 유사한 방식으로 IOV-HC (102) 에 의해 관리될 수도 있다. 이에 따라, 이러한 양태들에서, IOV-HC (102) 는 복수의 CRI 들 (202(0)-202(N)) 의 CRI (202(3)) 로부터 TMR (600) 을 수신할 수도 있다 (블록 714). IOV-HC (102) 는 따라서, "복수의 CRI 들의 CRI 로부터 TMR 을 수신하는 수단" 으로서 본 명세서에서 지칭될 수도 있다. IOV-HC (102) (특히, IOV-HC (102) 의 TR 페치 회로 (204)) 는 그 후에, 복수의 TMRL 슬롯 오프셋 레지스터들 (502(0)-502(4)) 의 TMRL 슬롯 오프셋 레지스터 (502(4)) 및 복수의 TMRL 슬롯 카운트 레지스터들 (504(0)-504(4)) 의 TMRL 슬롯 카운트 레지스터 (504(4)) 에 기초하여, 공유된 TMRL (260) 의 슬롯 (500(9)) 에 TMR (600) 을 맵핑할 수도 있고, TMRL 슬롯 오프셋 레지스터 (502(4)) 및 TMRL 슬롯 카운트 레지스터 (504(4)) 는 CRI (202(3)) 에 대응한다 (블록 716). 이와 관련하여, TR 페치 회로 (204) 는, "복수의 TMRL 슬롯 오프셋 레지스터들의 TMRL 슬롯 오프셋 레지스터 및 복수의 TMRL 슬롯 카운트 레지스터들의 TMRL 슬롯 카운트 레지스터에 기초하여, 공유된 TMRL 의 슬롯에 TMR 을 맵핑" 하는 수단으로서 본 명세서에서 지칭될 수도 있다.

본 명세서에 개시된 양태들에 따른 플래시 메모리 기반 저장 디바이스의 IOV-HC 는 임의의 프로세서-기반 디바이스에서 제공되거나, 임의의 프로세서-기반 디바이스에 통합될 수도 있다. 제한이 아닌 예들은, 셋톱 박스, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 고정 위치 데이터 유닛, 이동 위치 데이터 유닛, 모바일 전화기, 셀룰러 전화기, 컴퓨터, 휴대용 컴퓨터, 데스크톱 컴퓨터, 개인 휴대 정보 단말기 (PDA), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 뮤직 플레이어, 디지털 뮤직 플레이어, 휴대용 뮤직 플레이어, 디지털 비디오 플레이어, 비디오 플레이어, 디지털 비디오 디스크 (DVD) 플레이어, 및 휴대용 디지털 비디오 플레이어를 포함한다.

이와 관련하여, 도 8 은 도 2 에 도시된 IOV-HC (102) 와 함께 도 2 의 SoC (100) 를 채용할 수 있는 프로세서-기반 시스템 (800) 의 일 예를 도시한다. 이 예에서, 프로세서-기반 시스템 (800) 은, 각각 하나 이상의 프로세서들 (804) 을 포함하는 하나 이상의 중앙 프로세싱 유닛들 (CPU들) (802) 을 포함한다. CPU(들) (802) 은 일시적으로 저장된 데이터로의 신속한 액세스를 위해 프로세서(들) (804) 에 커플링된 캐시 메모리 (806) 를 가질 수도 있다. CPU(들) (802) 은 시스템 버스 (808) 에 커플링되고 프로세서 기반 시스템 (800) 에 포함된 디바이스들을 상호 커플링할 수 있다. 잘 알려진 바와 같이, CPU(들) (802) 은 시스템 버스 (808) 를 통해 어드레스, 제어, 및 데이터 정보를 교환함으로써 이들 다른 디바이스들과 통신한다. 예를 들어, CPU(들) (802) 은 슬레이브 디바이스의 예로서 메모리 제어기 (810) 에 버스 트랜잭션 요청들을 통신할 수 있다. 도 8 에 도시되지는 않았지만, 다중 시스템 버스들 (808) 이 제공될 수 있다.

다른 디바이스들이 시스템 버스 (808) 에 접속될 수 있다. 도 8 에 도시된 바와 같이, 이들 디바이스들은, 메모리 시스템 (812), 하나 이상의 입력 디바이스들 (814), 하나 이상의 출력 디바이스들 (816), 하나 이상의 네트워크 인터페이스 디바이스들 (818), 및 하나 이상의 디스플레이 제어기들 (820) 을, 예들로서 포함할 수 있다. 입력 디바이스(들) (814) 은 입력 키들, 스위치들, 음성 프로세서들 등을 포함하지만 이에 제한되지 않는 임의의 타입의 입력 디바이스를 포함할 수 있다. 출력 디바이스(들) (816) 은 오디오, 비디오, 다른 시각적 표시자들, 등을 포함하지만 이에 제한되지 않는 임의의 타입의 출력 디바이스를 포함할 수 있다. 네트워크 인터페이스 디바이스(들) (818) 은 데이터의 네트워크 (822) 로 및 네트워크 (822) 로부터의 교환을 허용하도록 구성된 임의의 디바이스들일 수 있다. 네트워크 (822) 는 유선 또는 무선 네트워크, 개인 또는 공공 네트워크, 로컬 영역 네트워크 (LAN), 광역 네트워크, 무선 로컬 영역 네트워크, 블루투스 (BT), 및 인터넷을 포함하지만 이에 제한되지 않는 임의의 타입의 네트워크일 수 있다. 네트워크 인터페이스 디바이스(들) (818) 은 요망된 임의의 타입의 통신 프로토콜을 지원하도록 구성될 수 있다. 메모리 시스템 (812) 은 하나 이상의 메모리 유닛들 (824(0)-824(N)) 을 포함할 수 있다.

CPU(들) (802) 은 또한, 하나 이상의 디스플레이들 (826) 에 전송된 정보를 제어하기 위해, 시스템 버스 (808) 를 통해 디스플레이 제어기(들) (820) 에 액세스하도록 구성될 수도 있다. 디스플레이 제어기(들) (820) 은 하나 이상의 비디오 프로세서들 (828) 을 통해 디스플레이되도록 정보를 디스플레이(들) (826) 로 전송하고, 하나 이상의 비디오 프로세서들 (828) 은 디스플레이될 정보를 디스플레이(들) (826) 에 적합한 포맷으로 프로세싱한다. 디스플레이(들) (826) 은 음극선관 (CRT), 액정 디스플레이 (LCD), 발광 다이오드 (LED), 플라즈마 디스플레이 등을 포함하지만 이에 제한되지 않는 임의의 타입의 디스플레이를 포함할 수 있다.

당해 기술분야에서 통상의 지식을 가진 자 (이하, '통상의 기술자' 라 함) 는 추가로, 본원에 개시된 양태들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 회로들, 및 알고리즘들이 전자 하드웨어, 메모리에 또는 다른 컴퓨터 판독가능 매체에 저장되고 프로세서 또는 다른 프로세싱 디바이스에 의해 실행되는 명령들, 또는 이들 양자의 조합들로서 구현될 수도 있음을 인식할 것이다. 본원에 설명된 디바이스들은 예들로서, 임의의 회로, 하드웨어 컴포넌트, 집적 회로 (IC), 또는 IC 칩에서 채용될 수도 있다. 본원에 개시된 메모리는 임의의 타입 및 사이즈의 메모리일 수도 있고, 원하는 임의의 타입의 정보를 저장하도록 구성될 수도 있다. 이러한 상호교환 가능성을 분명히 예시하기 위하여, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들 및 단계들이 일반적으로 그들의 기능의 관점에서 위에 기재되었다. 그러한 기능이 어떻게 구현되는지는 특정 어플리케이션, 설계 선택들, 및/또는 전체 시스템에 부과되는 설계 제약들에 따라 달라진다. 통상의 기술자는 설명된 기능을 각각의 특정 어플리케이션에 대하여 다양한 방식으로 구현할 수도 있지만, 그러한 구현의 결정들이 본 개시의 범위로부터의 일탈을 야기하는 것으로서 해석되지는 않아야 한다.

본원에서 개시된 구현들과 연계하여 설명된 여러 가지 예시적인 논리 블록들, 모듈들, 및 회로들은 본원에서 개시된 기능들을 수행하도록 설계된 프로세서, 디지털 신호 프로세서 (DSP), 주문형 반도체 (ASIC), 필드 프로그램가능 게이트 어레이 (FPGA) 또는 다른 프로그램가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 이들의 임의의 조합에 의해 구현되거나 수행될 수도 있다. 프로세서는 마이크로프로세서일 수도 있지만, 대안적으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수도 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합, 예를 들면, DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서들의 조합, DSP 코어와 연계한 하나 이상의 마이크로프로세서들의 조합, 또는 임의의 다른 그러한 구성으로서 구현될 수도 있다.

본원에 개시된 양태들은 하드웨어에서 및 하드웨어에 저장된 명령들에서 구현될 수도 있고, 예컨대, RAM (Random Access Memory), 플래시 메모리, ROM (Read Only Memory), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable Programmable ROM), 레지스터, 하드디스크, 탈착가능 디스크, CD-ROM, 또는 종래 기술에서 공지된 임의의 다른 형태의 컴퓨터 판독가능 매체 내에 상주할 수도 있다. 예시적인 저장 매체는 프로세서에 커플링되어, 프로세가 저장 매체로부터 정보를 판독하거나 저장 매체에 정보를 기록할 수 있다. 대안에서, 저장 매체는 프로세서에 통합될 수도 있다. 프로세서 및 저장 매체는 ASIC 에 상주할 수도 있다. ASIC 는 원격 스테이션에 상주할 수도 있다. 대안에서, 프로세서와 저장 매체는 원격 스테이션, 기지국, 또는 서버에 개별 컴포넌트들로 상주할 수도 있다.

본원의 임의의 예시적인 양태들에 설명된 동작 단계들은 예들 및 논의를 제공하도록 설명되는 것에 또한 유의한다. 설명된 동작들은 예시된 순서들이 아닌 다수의 상이한 순서들로 수행될 수도 있다. 추가로, 단일 동작 단계에서 설명되는 동작들은 실제로 다수의 상이한 단계들에서 수행될 수도 있다. 추가로, 예시적인 양태들에서 논의되는 하나 이상의 동작 단계들이 결합될 수도 있다. 플로우챠트 다이어그램들에서 예시된 동작 단계에 통상의 기술자에게 용이하게 인식되는 것과 같은 다수의 상이한 변경들이 적용될 수도 있음이 이해될 것이다. 통상의 기술자는 또한, 정보 및 신호들이 임의의 다양한 상이한 기술들 및 기법들을 사용하여 표현될 수도 있음을 이해할 것이다. 예를 들어, 위의 기재 전체에 걸쳐 언급될 수도 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압, 전류, 전자기파, 자계 또는 자성 입자, 광학계 또는 광학 입자, 또는 이들의 임의의 조합에 의해 표현될 수도 있다.

앞서의 본 개시물의 설명은 통상의 기술자가 개시물을 제조하거나 이용하는 것을 가능하게 하기 위해 제공된다. 본 개시물의 다양한 수정들이 통상의 기술자에게 쉽게 자명할 것이고, 본원에 정의된 일반적인 원리들은 본 개시물의 사상 또는 범위를 벗어나지 않으면서 다양한 변형들에 적용될 수도 있다. 따라서, 본 개시물은 본원에 설명된 예시들 및 설계들로 제한되지 않고, 본원에 개시된 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위에 부합되고자 한다.

Claims

대응하는 복수의 클라이언트 레지스터 인터페이스 (CRI) 들을 통해 복수의 입력/출력 (I/O) 클라이언트들에, 및 플래시 메모리 기반 저장 디바이스에 통신가능하게 커플링된 입력/출력 가상화 (IOV) 호스트 제어기 (HC) (IOV-HC) 로서,
상기 IOV-HC 는,
상기 복수의 CRI 들의 각각의 CRI 에 대해 베이스 슬롯으로서 할당되는 공유된 전송 요청 리스트 (TRL) 의 슬롯을 각각 나타내는 복수의 전송 요청 리스트 (TRL) 슬롯 오프셋 레지스터들; 및
상기 복수의 CRI 들의 각각의 CRI 에 할당된 상기 공유된 TRL 의 슬롯들의 수를 각각 나타내는 복수의 TRL 슬롯 카운트 레지스터들을 포함하고
상기 IOV-HC 는,
상기 복수의 CRI 들 중의 CRI 로부터 상기 플래시 메모리 기반 저장 디바이스로 지향된 전송 요청 (TR) 을 수신하고; 그리고
상기 IOV-HC 의 TR 페치 회로에 의해, 상기 복수의 TRL 슬롯 오프셋 레지스터들 중의 TRL 슬롯 오프셋 레지스터 및 상기 복수의 TRL 슬롯 카운트 레지스터들 중의 TRL 슬롯 카운트 레지스터에 기초하여, 상기 TR 을 상기 공유된 TRL 의 슬롯에 대해 맵핑하는 것으로서, 상기 TRL 슬롯 오프셋 레지스터 및 상기 TRL 슬롯 카운트 레지스터는 상기 CRI 에 대응하는, 상기 TR 을 상기 공유된 TRL 의 슬롯에 대해 맵핑하는 것을 행하도록 구성되는, IOV-HC.
제 1 항에 있어서,
상기 TRL 슬롯 오프셋 레지스터의 TRL 슬롯 오프셋 레지스터 값 및 상기 TR 의 슬롯 식별자의 합에 기초하여, 상기 TR 을 상기 공유된 TRL 의 슬롯에 대해 맵핑하도록 구성되는, IOV-HC.
제 1 항에 있어서,
상기 플래시 메모리 기반 저장 디바이스로부터, 상기 TR 에 대한 응답을 수신하고; 그리고
상기 IOV-HC 에 의해, 상기 CRI 에 대응하는 상기 TRL 슬롯 오프셋 레지스터 및 상기 TRL 슬롯 카운트 레지스터에 기초하여, 상기 응답을 상기 CRI 에 라우팅하도록 더 구성되는, IOV-HC.
제 1 항에 있어서,
가상 머신 관리자 (VMM) 로부터, 상기 IOV-HC 의 초기화에 응답하는, 상기 복수의 CRI 들 중의 각각의 CRI 에 대한 TRL 슬롯 오프셋 레지스터 값 및 TRL 슬롯 카운트 레지스터 값을 수신하도록 더 구성되는, IOV-HC.
제 1 항에 있어서,
VMM 으로부터, 상기 VMM 에 의한 새로운 I/O 클라이언트의 생성에 응답하는, 상기 새로운 I/O 클라이언트에 대응하는 새로운 CRI 에 대한 TRL 슬롯 오프셋 레지스터 값 및 TRL 슬롯 카운트 레지스터 값을 수신하도록 더 구성되는, IOV-HC.
제 1 항에 있어서,
상기 IOV-HC 는,
상기 복수의 CRI 들의 각각의 CRI 에 대해 베이스 슬롯으로서 할당되는 공유된 태스크 관리 요청 리스트 (TMRL) 의 슬롯을 각각 나타내는 복수의 태스크 관리 요청 리스트 (TMRL) 슬롯 오프셋 레지스터들;
상기 복수의 CRI 들의 각각의 CRI 에 할당된 상기 공유된 TMRL 의 슬롯들의 수를 각각 나타내는 복수의 TMRL 슬롯 카운트 레지스터들을 더 포함하고
상기 IOV-HC 는,
상기 복수의 CRI 들 중의 CRI 로부터 태스크 관리 요청 (TMR) 을 수신하고; 그리고
상기 IOV-HC 의 상기 TR 페치 회로에 의해, 상기 복수의 TMRL 슬롯 오프셋 레지스터들 중의 TMRL 슬롯 오프셋 레지스터 및 상기 복수의 TMRL 슬롯 카운트 레지스터들 중의 TMRL 슬롯 카운트 레지스터에 기초하여, 상기 TMR 을 상기 공유된 TMRL 의 슬롯에 대해 맵핑하는 것으로서, 상기 TMRL 슬롯 오프셋 레지스터 및 상기 TMRL 슬롯 카운트 레지스터는 상기 CRI 에 대응하는, 상기 TMR 을 상기 공유된 TMRL 의 슬롯에 대해 맵핑하는 것을 행하도록 더 구성되는, IOV-HC.
제 1 항에 있어서,
내장형 멀티미디어 카드 (eMMC) 표준에 따라 상기 플래시 메모리 기반 저장 디바이스에 통신가능하게 커플링된, IOV-HC.
제 1 항에 있어서,
유니버설 플래시 스토리지 (UFS) 표준에 따라 상기 플래시 메모리 기반 저장 디바이스에 통신가능하게 커플링된, IOV-HC.
제 1 항에 있어서,
집적 회로 (IC) 내로 통합된, IOV-HC.
제 1 항에 있어서,
셋톱 박스; 엔터테인먼트 유닛; 내비게이션 디바이스; 통신 디바이스; 고정 위치 데이터 유닛; 이동 위치 데이터 유닛; 이동 전화기; 셀룰러 전화기; 컴퓨터; 휴대용 컴퓨터; 데스크톱 컴퓨터; 개인 휴대 정보 단말기 (PDA); 모니터; 컴퓨터 모니터; 텔레비전; 튜너; 라디오; 위성 라디오; 뮤직 플레이어; 디지털 뮤직 플레이어; 휴대용 뮤직 플레이어; 디지털 비디오 플레이어; 비디오 플레이어; 디지털 비디오 디스크 (DVD) 플레이어; 및 휴대용 디지털 비디오 플레이어로 이루어지는 그룹으로부터 선택된 디바이스 내로 통합된, IOV-HC.
다수의 호스트들에 대해 가상의 전송 요청 리스트 (TRL) 들을 제공하는 방법으로서,
입력/출력 가상화 (IOV) 호스트 제어기 (HC) (IOV-HC) 에 의해, 복수의 클라이언트 레지스터 인터페이스 (CRI) 들 중의 CRI 로부터 플래시 메모리 기반 저장 디바이스로 지향된 전송 요청 (TR) 을 수신하는 단계; 및
상기 IOV-HC 의 TR 페치 회로에 의해, 복수의 TRL 슬롯 오프셋 레지스터들 중의 TRL 슬롯 오프셋 레지스터 및 복수의 TRL 슬롯 카운트 레지스터들 중의 TRL 슬롯 카운트 레지스터에 기초하여, 상기 TR 을 공유된 TRL 의 슬롯에 대해 맵핑하는 단계로서, 상기 TRL 슬롯 오프셋 레지스터 및 상기 TRL 슬롯 카운트 레지스터는 상기 CRI 에 대응하는, 상기 TR 을 공유된 TRL 의 슬롯에 대해 맵핑하는 단계를 포함하고,
상기 복수의 TRL 슬롯 오프셋 레지스터들 각각은 상기 복수의 CRI 들 중의 대응하는 CRI 에 대해 베이스 슬롯으로서 할당되는 상기 공유된 TRL 의 슬롯을 나타내고; 그리고
상기 복수의 TRL 슬롯 카운트 레지스터들 각각은 상기 복수의 CRI 들 중의 상기 대응하는 CRI 에 할당된 상기 공유된 TRL 의 슬롯들의 수를 나타내는, 다수의 호스트들에 대해 가상의 전송 요청 리스트들을 제공하는 방법.
제 11 항에 있어서,
상기 TR 을 상기 공유된 TRL 의 슬롯에 대해 맵핑하는 것은, 상기 TRL 슬롯 오프셋 레지스터의 TRL 슬롯 오프셋 레지스터 값 및 상기 TR 의 슬롯 식별자의 합에 기초하는, 다수의 호스트들에 대해 가상의 전송 요청 리스트들을 제공하는 방법.
제 11 항에 있어서,
상기 플래시 메모리 기반 저장 디바이스로부터, 상기 TR 에 대한 응답을 수신하는 단계; 및
상기 CRI 에 대응하는 상기 TRL 슬롯 오프셋 레지스터 및 상기 TRL 슬롯 카운트 레지스터에 기초하여, 상기 응답을 상기 CRI 에 라우팅하는 단계를 더 포함하는, 다수의 호스트들에 대해 가상의 전송 요청 리스트들을 제공하는 방법.
제 11 항에 있어서,
가상 머신 관리자 (VMM) 로부터, 상기 IOV-HC 의 초기화에 응답하는, 상기 복수의 CRI 들 중의 각각의 CRI 에 대한 TRL 슬롯 오프셋 레지스터 값 및 TRL 슬롯 카운트 레지스터 값을 수신하는 단계를 더 포함하는, 다수의 호스트들에 대해 가상의 전송 요청 리스트들을 제공하는 방법.
제 11 항에 있어서,
VMM 으로부터, 상기 VMM 에 의한 새로운 입력/출력 (I/O) 클라이언트의 생성에 응답하는, 상기 새로운 I/O 클라이언트에 대응하는 새로운 CRI 에 대한 TRL 슬롯 오프셋 레지스터 값 및 TRL 슬롯 카운트 레지스터 값을 수신하는 단계를 더 포함하는, 다수의 호스트들에 대해 가상의 전송 요청 리스트들을 제공하는 방법.
제 11 항에 있어서,
상기 IOV-HC 에 의해, 상기 복수의 CRI 들 중의 CRI 로부터 태스크 관리 요청 (TMR) 을 수신하는 단계; 및
상기 IOV-HC 의 상기 TR 페치 회로에 의해, 복수의 태스크 관리 요청 리스트 (TMRL) 슬롯 오프셋 레지스터들 중의 TMRL 슬롯 오프셋 레지스터 및 복수의 TMRL 슬롯 카운트 레지스터들 중의 TMRL 슬롯 카운트 레지스터에 기초하여, 상기 TMR 을 공유된 TMRL 의 슬롯에 대해 맵핑하는 단계로서, 상기 TMRL 슬롯 오프셋 레지스터 및 상기 TMRL 슬롯 카운트 레지스터는 상기 CRI 에 대응하는, 상기 TMR 을 공유된 TMRL 의 슬롯에 대해 맵핑하는 단계를 더 포함하고,
상기 복수의 TMRL 슬롯 오프셋 레지스터들 각각은 상기 복수의 CRI 들 중의 상기 대응하는 CRI 에 대해 베이스 슬롯으로서 할당되는 공유된 TMRL 의 슬롯을 나타내고; 그리고
상기 복수의 TMRL 슬롯 카운트 레지스터들 각각은 상기 복수의 CRI 들의 상기 대응하는 CRI 에 할당된 상기 공유된 TMRL 의 슬롯들의 수를 나타내는, 다수의 호스트들에 대해 가상의 전송 요청 리스트들을 제공하는 방법.
제 11 항에 있어서,
상기 플래시 메모리 기반 저장 디바이스는 내장형 멀티미디어 카드 (eMMC) 디바이스를 포함하는, 다수의 호스트들에 대해 가상의 전송 요청 리스트들을 제공하는 방법.
제 11 항에 있어서,
상기 플래시 메모리 기반 저장 디바이스는 유니버설 플래시 스토리지 (UFS) 디바이스를 포함하는, 다수의 호스트들에 대해 가상의 전송 요청 리스트들을 제공하는 방법.
입력/출력 가상화 (IOV) 호스트 제어기 (HC) (IOV-HC) 로서,
복수의 클라이언트 레지스터 인터페이스 (CRI) 들 중의 CRI 로부터 플래시 메모리 기반 저장 디바이스로 지향된 전송 요청 (TR) 을 수신하는 수단; 및
복수의 전송 요청 리스트 (TRL) 슬롯 오프셋 레지스터들 중의 TRL 슬롯 오프셋 레지스터 및 복수의 TRL 슬롯 카운트 레지스터들 중의 TRL 슬롯 카운트 레지스터에 기초하여, 상기 TR 을 공유된 TRL 의 슬롯에 대해 맵핑하는 수단으로서, 상기 TRL 슬롯 오프셋 레지스터 및 상기 TRL 슬롯 카운트 레지스터는 상기 CRI 에 대응하는, 상기 TR 을 공유된 TRL 의 슬롯에 대해 맵핑하는 수단을 포함하고,
상기 복수의 TRL 슬롯 오프셋 레지스터들 각각은 상기 복수의 CRI 들 중의 대응하는 CRI 에 대해 베이스 슬롯으로서 할당되는 상기 공유된 TRL 의 슬롯을 나타내고; 그리고
상기 복수의 TRL 슬롯 카운트 레지스터들 각각은 상기 복수의 CRI 들 중의 상기 대응하는 CRI 에 할당된 상기 공유된 TRL 의 슬롯들의 수를 나타내는, IOV-HC.
제 19 항에 있어서,
상기 플래시 메모리 기반 저장 디바이스로부터, 상기 TR 에 대한 응답을 수신하는 수단; 및
상기 CRI 에 대응하는 상기 TRL 슬롯 오프셋 레지스터 및 상기 TRL 슬롯 카운트 레지스터에 기초하여, 상기 응답을 상기 CRI 에 라우팅하는 수단을 더 포함하는, IOV-HC.
제 19 항에 있어서,
가상 머신 관리자 (VMM) 로부터, 상기 IOV-HC 의 초기화에 응답하는, 상기 복수의 CRI 들 중의 각각의 CRI 에 대한 TRL 슬롯 오프셋 레지스터 값 및 TRL 슬롯 카운트 레지스터 값을 수신하는 수단을 더 포함하는, IOV-HC.
제 19 항에 있어서,
VMM 으로부터, 상기 VMM 에 의한 새로운 입력/출력 (I/O) 클라이언트의 생성에 응답하는, 상기 새로운 I/O 클라이언트에 대응하는 새로운 CRI 에 대한 TRL 슬롯 오프셋 레지스터 값 및 TRL 슬롯 카운트 레지스터 값을 수신하는 수단을 더 포함하는, IOV-HC.
제 19 항에 있어서,
상기 복수의 CRI 들 중의 CRI 로부터 태스크 관리 요청 (TMR) 을 수신하는 단계; 및
복수의 태스크 관리 요청 리스트 (TMRL) 슬롯 오프셋 레지스터들 중의 TMRL 슬롯 오프셋 레지스터 및 복수의 TMRL 슬롯 카운트 레지스터들 중의 TMRL 슬롯 카운트 레지스터에 기초하여, 상기 TMR 을 공유된 TMRL 의 슬롯에 대해 맵핑하는 수단으로서, 상기 TMRL 슬롯 오프셋 레지스터 및 상기 TMRL 슬롯 카운트 레지스터는 상기 CRI 에 대응하는, 상기 TMR 을 공유된 TMRL 의 슬롯에 대해 맵핑하는 수단을 더 포함하고,
상기 복수의 TMRL 슬롯 오프셋 레지스터들 각각은 상기 복수의 CRI 들 중의 대응하는 CRI 에 대해 베이스 슬롯으로서 할당되는 상기 공유된 TMRL 의 슬롯을 나타내고; 그리고
상기 복수의 TMRL 슬롯 카운트 레지스터들 각각은 상기 복수의 CRI 들의 상기 대응하는 CRI 에 할당된 상기 공유된 TMRL 의 슬롯들의 수를 나타내는, IOV-HC.