KR20170010211A

KR20170010211A - 표시 패널, 이를 포함하는 표시 장치 및 이의 구동 방법

Info

Publication number: KR20170010211A
Application number: KR1020150101091A
Authority: KR
Inventors: 박준현; 신경주
Original assignee: 삼성디스플레이 주식회사
Priority date: 2015-07-16
Filing date: 2015-07-16
Publication date: 2017-01-26
Also published as: US10657913B2; US20170018237A1; KR102356986B1

Abstract

표시 패널은 제1 방향으로 연장되는 제1 게이트 라인, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 제1 극성을 갖는 제1 데이터 전압이 인가되는 제1 데이터 라인, 상기 제2 방향으로 연장되고, 상기 제1 극성과 다른 제2 극성을 갖는 제2 데이터 전압이 인가되는 제2 데이터 라인, 제1 게이트 제어 전압이 인가되는 제1 게이트 제어 라인, 상기 제1 게이트 제어 전압과 다른 제2 게이트 제어 전압이 인가되는 제2 게이트 제어 라인, 상기 제1 게이트 라인에 연결되는 제1 게이트 전극, 상기 제1 데이터 라인에 연결되는 제1 소스 전극, 및 상기 제1 게이트 제어 라인에 연결되는 제2 게이트 전극을 포함하는 제1 이중 게이트형 스위칭 소자를 포함하는 제1 픽셀, 및 상기 제1 게이트 라인에 연결되는 제3 게이트 전극, 상기 제2 데이터 라인에 연결되는 제2 소스 전극, 및 상기 제2 게이트 제어 라인에 연결되는 제4 게이트 전극을 포함하는 제2 이중 게이트형 스위칭 소자를 포함하는 제2 픽셀을 포함한다.

Description

표시 패널, 이를 포함하는 표시 장치 및 이의 구동 방법{DISPLAY PANEL, DISPLAY APPARATUS HAVING THE SAME AND METHOD OF DRIVING THE SAME}

본 발명은 표시 패널, 이를 포함하는 표시 장치 및 이의 구동 방법에 관한 것으로, 보다 상세하게는 표시 품질을 향상시킬 수 있는 표시 패널, 이를 포함하는 표시 장치 및 이의 구동 방법에 관한 것이다.

일반적으로, 액정 표시 장치는 표시 패널 및 상기 표시 패널을 구동시키기 위한 표시 패널의 구동 장치를 포함한다. 상기 표시 패널은 복수의 게이트 라인들, 복수의 데이터 라인들 및 복수의 픽셀들을 포함한다. 상기 각 픽셀은 액정 셀을 구동하기 위한 스위칭 소자를 포함한다.

상기 액정 셀의 충전 전압은 상기 스위칭 소자의 게이트 전극과 드레인 전극 사이의 기생 캐패시터로 인해 전압 쉬프트가 발생하게 된다. 이러한 전압 쉬프트를 킥백 전압이라 한다.

이로 인해 액정 셀은 데이터 전압보다 킥백 전압만큼 낮아진 전압으로 충전된다. 즉, 정(+)극성 구동 시에는 공통 전압에 대하여 데이터 전압보다 킥백 전압만큼 작은 전위차를 가지는 전압으로 충전되고, 부(-)극성 구동 시에는 공통 전압에 대하여 데이터 전압보다 킥백 전압만큼 큰 전위차를 가지는 전압으로 충전된다. 이로 인해 화면에는 플리커가 발생하고, 픽셀의 충전율이 감소하는 문제가 발생한다.

종래에는 공통 전압을 조정함으로써 이러한 문제를 해결하고자 했다. 그러나 정극성과 부극성 간 킥백 전압 편차가 심화된 경우에는 여전히 플리커 발생이나 충전율 감소 등의 문제가 발생한다.

이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 표시 품질을 향상시키는 표시 패널을 제공하는 것이다.

본 발명의 다른 목적은 상기 표시 패널을 포함하는 표시 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 상기 표시 패널의 구동 방법을 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 패널은 제1 방향으로 연장되는 제1 게이트 라인, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 제1 극성을 갖는 제1 데이터 전압이 인가되는 제1 데이터 라인, 상기 제2 방향으로 연장되고, 상기 제1 극성과 다른 제2 극성을 갖는 제2 데이터 전압이 인가되는 제2 데이터 라인, 제1 게이트 제어 전압이 인가되는 제1 게이트 제어 라인, 상기 제1 게이트 제어 전압과 다른 제2 게이트 제어 전압이 인가되는 제2 게이트 제어 라인, 상기 제1 게이트 라인에 연결되는 제1 게이트 전극, 상기 제1 데이터 라인에 연결되는 제1 소스 전극, 및 상기 제1 게이트 제어 라인에 연결되는 제2 게이트 전극을 포함하는 제1 이중 게이트형 스위칭 소자를 포함하는 제1 픽셀, 및 상기 제1 게이트 라인에 연결되는 제3 게이트 전극, 상기 제2 데이터 라인에 연결되는 제2 소스 전극, 및 상기 제2 게이트 제어 라인에 연결되는 제4 게이트 전극을 포함하는 제2 이중 게이트형 스위칭 소자를 포함하는 제2 픽셀을 포함한다.

본 발명의 일 실시예에 있어서, 상기 제1 극성은 정(+)극성이고, 상기 제2 극성은 부(-)극성일 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 게이트 제어 전압과 상기 제2 게이트 제어 전압의 차는 상기 제1 데이터 전압과 상기 제2 데이터 전압의 차와 동일할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제2 게이트 제어 전압은 상기 제2 데이터 전압과 동일할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 및 제2 게이트 제어 라인들은 상기 제2 방향으로 연장될 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 게이트 제어 라인은 상기 제1 데이터 라인과 중첩되고, 상기 제2 게이트 제어 라인은 상기 제2 데이터 라인과 중첩될 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 방향으로 연장되는 제2 게이트 라인, 상기 제2 방향으로 연장되고, 상기 제1 극성을 갖는 제3 데이터 전압이 인가되는 제3 데이터 라인, 상기 제2 방향으로 연장되고, 상기 제1 게이트 제어 전압이 인가되는 제3 게이트 제어 라인, 상기 제1 픽셀과 상기 제2 방향으로 인접하고, 상기 제2 게이트 라인에 연결되는 제5 게이트 전극, 상기 제2 데이터 라인에 연결되는 제3 소스 전극, 및 상기 제2 게이트 제어 라인에 연결되는 제6 게이트 전극을 포함하는 제3 이중 게이트형 스위칭 소자를 포함하는 제3 픽셀, 및 상기 제2 픽셀과 상기 제2 방향으로 인접하고, 상기 제2 게이트 라인에 연결되는 제7 게이트 전극, 상기 제3 데이터 라인에 연결되는 제4 소스 전극, 및 상기 제3 게이트 제어 라인에 연결되는 제8 게이트 전극을 포함하는 제4 이중 게이트형 스위칭 소자를 포함하는 제4 픽셀을 더 포함할 수 있다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 제1 방향으로 연장되는 제1 게이트 라인, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 및 제2 데이터 라인들, 제1 및 제2 게이트 제어 라인들, 상기 제1 게이트 라인에 연결되는 제1 게이트 전극, 상기 제1 데이터 라인에 연결되는 제1 소스 전극, 및 상기 제1 게이트 제어 라인에 연결되는 제2 게이트 전극을 포함하는 제1 이중 게이트형 스위칭 소자를 포함하는 제1 픽셀, 및 상기 제1 게이트 라인에 연결되는 제3 게이트 전극, 상기 제2 데이터 라인에 연결되는 제2 소스 전극, 및 상기 제2 게이트 제어 라인에 연결되는 제4 게이트 전극을 포함하는 제2 이중 게이트형 스위칭 소자를 포함하는 제2 픽셀을 포함하는 표시 패널, 상기 제1 게이트 라인에 제1 게이트 신호를 인가하는 게이트 구동부, 상기 제1 데이터 라인에 제1 극성을 갖는 제1 데이터 전압을 인가하고, 상기 제2 데이터 라인에 상기 제1 극성과 다른 제2 극성을 갖는 제2 데이터 전압을 인가하는 데이터 구동부, 및 상기 제1 게이트 제어 라인에 제1 게이트 제어 전압을 인가하고, 상기 제2 게이트 제어 라인에 상기 제1 게이트 제어 전압과 다른 제2 게이트 제어 전압을 인가하는 게이트 제어 전압 생성부를 포함한다.

본 발명의 일 실시예에 있어서, 상기 표시 패널은 상기 제1 방향으로 연장되는 제2 게이트 라인, 상기 제2 방향으로 연장되는 제3 데이터 라인, 상기 제2 방향으로 연장되는 제3 게이트 제어 라인, 상기 제1 픽셀과 상기 제2 방향으로 인접하고, 상기 제2 게이트 라인에 연결되는 제5 게이트 전극, 상기 제2 데이터 라인에 연결되는 제3 소스 전극, 및 상기 제2 게이트 제어 라인에 연결되는 제6 게이트 전극을 포함하는 제3 이중 게이트형 스위칭 소자를 포함하는 제3 픽셀, 및 상기 제2 픽셀과 상기 제2 방향으로 인접하고, 상기 제2 게이트 라인에 연결되는 제7 게이트 전극, 상기 제3 데이터 라인에 연결되는 제4 소스 전극, 및 상기 제3 게이트 제어 라인에 연결되는 제8 게이트 전극을 포함하는 제4 이중 게이트형 스위칭 소자를 포함하는 제4 픽셀을 더 포함하고, 상기 게이트 구동부는 상기 제2 게이트 라인에 제2 게이트 신호를 인가하며, 상기 게이트 제어 전압 생성부는 상기 제3 게이트 제어 라인에 상기 제1 게이트 제어 전압을 인가할 수 있다.

본 발명의 일 실시예에 있어서, 상기 데이터 구동부는 상기 제3 데이터 라인에 상기 제1 극성을 갖는 제3 데이터 전압을 인가할 수 있다.

본 발명의 일 실시예에 있어서, 디먹스 스위치들의 스위칭 동작을 통해 상기 제1 데이터 전압을 시분할하여 상기 제1 및 제3 데이터 라인들에 인가하는 디먹스 스위칭부를 더 포함할 수 있다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 패널의 구동 방법은 제1 게이트 전극, 제1 소스 전극, 및 제2 게이트 전극을 포함하는 제1 이중 게이트형 스위칭 소자를 포함하는 제1 픽셀, 및 제3 게이트 전극, 제2 소스 전극, 및 제4 게이트 전극을 포함하는 제2 이중 게이트형 스위칭 소자를 포함하는 제2 픽셀을 포함하는 표시 패널에 있어서, 상기 제1 및 제3 게이트 전극들에 제1 게이트 신호를 인가하는 단계, 상기 제1 소스 전극에 제1 극성을 갖는 제1 데이터 전압을 인가하는 단계, 상기 제2 소스 전극에 상기 제1 극성과 다른 제2 극성을 갖는 제2 데이터 전압을 인가하는 단계, 상기 제1 및 제2 데이터 전압들에 기초하여 제1 게이트 제어 전압 및 상기 제1 게이트 제어 전압과 다른 제2 게이트 제어 전압을 생성하는 단계, 상기 제2 게이트 전극에 상기 제1 게이트 제어 전압을 인가하는 단계, 및 상기 제4 게이트 전극에 상기 제2 게이트 제어 전압을 인가하는 단계를 포함한다.

본 발명의 일 실시예에 있어서, 상기 표시 패널은 제5 게이트 전극, 제3 소스 전극, 및 제6 게이트 전극을 포함하는 제3 이중 게이트형 스위칭 소자를 포함하는 제3 픽셀을 더 포함하고, 디먹스 스위치들의 스위칭 동작을 통해 상기 제1 데이터 전압을 시분할하여 상기 제1 및 제3 소스 전극들에 인가하는 단계, 및 상기 제6 게이트 전극에 상기 제1 게이트 제어 전압을 인가하는 단계를 포함할 수 있다.

본 발명의 실시예들에 따른 표시 패널, 이를 포함하는 표시 장치 및 이의 구동 방법에 따르면, 정(+)극성과 부(-)극성 각각의 데이터 전압에 따라 이중 게이트형 스위칭 소자의 탑 게이트 전압을 조절함으로써, 정극성과 부극성 간의 킥백 편차를 줄일 수 있다. 이에 따라, 표시 장치의 표시 품질을 향상시킬 수 있다.

도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2a는 도 1의 표시 장치에 포함되는 표시 패널의 일 예를 나타내는 회로도이다.
도 2b는 도 1의 표시 장치에 포함되는 표시 패널의 다른 예를 나타내는 회로도이다.
도 3a는 도 2a의 표시 패널에 포함되는 이중 게이트형 스위칭 소자를 나타내는 회로도이다.
도 3b는 도 2a의 표시 패널에 포함되는 이중 게이트형 스위칭 소자를 나타내는 단면도이다.
도 4a는 종래 기술에 따른 스위칭 소자의 소스 전압에 따른 게이트 전압과 드레인 전류 간의 관계를 나타내는 그래프이다.
도 4b는 종래 기술에 따른 이중 게이트형 스위칭 소자의 게이트 제어 전압에 따른 게이트 전압과 드레인 전류 간의 관계를 나타내는 그래프이다.
도 4c는 본 발명의 실시예들에 따른 이중 게이트형 스위칭 소자의 게이트 전압과 드레인 전류 간의 관계를 나타내는 그래프이다.
도 4d는 본 발명의 실시예들에 따른 이중 게이트형 스위칭 소자의 게이트 전압과 드레인 전류 간의 관계를 나타내는 그래프이다.
도 4e는 본 발명의 실시예들에 따른 이중 게이트형 스위칭 소자의 게이트 전압과 드레인 전류 간의 관계를 나타내는 그래프이다.
도 5는 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 6은 도 5의 표시 장치에 포함되는 표시 패널 및 디먹스 스위칭부를 나타내는 회로도이다.

이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.

도 1을 참조하면, 상기 표시 장치는 표시 패널(100) 및 패널 구동부를 포함한다. 상기 패널 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300), 감마 기준 전압 생성부(400), 데이터 구동부(500) 및 게이트 제어 전압 생성부(600)를 포함한다.

상기 표시 패널(100)은 영상을 표시하는 표시부 및 상기 표시부에 이웃하여 배치되는 주변부를 포함한다.

상기 표시 패널(100)은 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL), 복수의 게이트 제어 라인들(GCL) 및 상기 게이트 라인들(GL), 상기 데이터 라인들(DL) 및 상기 게이트 제어 라인들(GCL) 각각에 전기적으로 연결된 복수의 픽셀들을 포함한다. 상기 게이트 라인들(GL)은 제1 방향(D1)으로 연장되고, 상기 데이터 라인들은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된다. 상기 게이트 제어 라인들(GCL)은 상기 제2 방향(D2)으로 연장될 수 있다.

각 픽셀은 이중 게이트형 스위칭 소자(미도시), 상기 이중 게이트형 스위칭 소자에 전기적으로 연결된 액정 캐패시터(미도시) 및 스토리지 캐패시터(미도시)를 포함할 수 있다. 상기 픽셀들은 매트릭스 형태로 배치된다.

상기 표시 패널(100) 및 상기 이중 게이트형 스위칭 소자에 대해서는 도 2a, 2b, 3a 및 3b에서 상세히 설명한다.

상기 타이밍 컨트롤러(200)는 외부의 장치(미도시)로부터 입력 영상 데이터(RGB) 및 입력 제어 신호(CONT)를 수신한다. 상기 입력 영상 데이터는 적색 영상 데이터(R), 녹색 영상 데이터(G) 및 청색 영상 데이터(B)를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 마스터 클럭 신호, 데이터 인에이블 신호를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(RGB) 및 상기 입력 제어 신호(CONT)를 근거로 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 제3 제어 신호(CONT3) 및 데이터 신호(DAT)를 생성한다.

상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 게이트 구동부(300)의 동작을 제어하기 위한 상기 제1 제어 신호(CONT1)를 생성한다. 상기 타이밍 컨트롤러(200)는 상기 제1 제어 신호(CONT1)를 상기 게이트 구동부(300)에 출력한다. 상기 제1 제어 신호(CONT1)는 수직 개시 신호 및 게이트 클럭 신호를 포함할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 데이터 구동부(500)의 동작을 제어하기 위한 상기 제2 제어 신호(CONT2)를 생성한다. 상기 타이밍 컨트롤러(200)는 상기 제2 제어 신호(CONT2)를 상기 데이터 구동부(500)에 출력한다. 상기 제2 제어 신호(CONT2)는 수평 개시 신호 및 로드 신호를 포함할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(RGB)를 근거로 상기 데이터 신호(DAT)를 생성한다. 상기 타이밍 컨트롤러(200)는 상기 데이터 신호(DAT)를 상기 데이터 구동부(500)에 출력한다.

상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 감마 기준 전압 생성부(400)의 동작을 제어하기 위한 상기 제3 제어 신호(CONT3)를 생성한다. 상기 타이밍 컨트롤러(200)는 상기 제3 제어 신호(CONT3)를 상기 감마 기준 전압 생성부(400)에 출력한다.

상기 게이트 구동부(300)는 상기 타이밍 컨트롤러(200)로부터 입력 받은 상기 제1 제어 신호(CONT1)에 응답하여 상기 게이트 라인들(GL)을 구동하기 위한 게이트 신호들을 생성한다. 상기 게이트 구동부(300)는 상기 게이트 신호들을 상기 게이트 라인들(GL)에 순차적으로 출력한다.

상기 게이트 구동부(300)는 상기 표시 패널(100)에 직접 실장(mounted)되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 게이트 구동부(300)는 상기 표시 패널(100)의 상기 주변부에 집적(integrated)될 수 있다.

상기 감마 기준 전압 생성부(400)는 상기 타이밍 컨트롤러(200)로부터 입력 받은 상기 제3 제어 신호(CONT3)에 응답하여 감마 기준 전압(VGREF)을 생성한다. 상기 감마 기준 전압 생성부(400)는 상기 감마 기준 전압(VGREF)을 상기 데이터 구동부(500)에 제공한다. 상기 감마 기준 전압(VGREF)은 각각의 데이터 신호(DAT)에 대응하는 값을 갖는다.

본 발명의 일 실시예에서, 상기 감마 기준 전압 생성부(400)는 상기 타이밍 컨트롤러(200) 내에 배치되거나 상기 데이터 구동부(500) 내에 배치될 수 있다.

상기 데이터 구동부(500)는 상기 타이밍 컨트롤러(200)로부터 상기 제2 제어 신호(CONT2) 및 상기 데이터 신호(DAT)를 입력 받고, 상기 감마 기준 전압 생성부(400)로부터 상기 감마 기준 전압(VGREF)을 입력 받는다. 상기 데이터 구동부(500)는 상기 데이터 신호(DAT)를 상기 감마 기준 전압(VGREF)을 이용하여 아날로그 형태의 데이터 전압들로 변환한다. 상기 데이터 구동부(500)는 상기 데이터 전압들을 상기 데이터 라인들에 출력한다.

상기 데이터 구동부(500)는 상기 데이터 전압들을 기초로 상기 게이트 제어 전압 생성부(600)에 데이터 전압 신호(DV)를 출력한다. 상기 데이터 전압 신호(DV)는 상기 데이터 전압들에 관한 정보를 포함한다.

상기 데이터 구동부(500)는 상기 표시 패널(100)에 직접 실장되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 데이터 구동부(500)는 상기 표시 패널(100)의 상기 주변부에 집적될 수도 있다.

상기 게이트 전압 생성부(600)는 상기 데이터 구동부(500)로부터 입력 받은 상기 데이터 전압 신호(DV)를 근거로 게이트 제어 전압들을 생성한다. 상기 게이트 전압 생성부(600)는 상기 게이트 제어 전압들을 상기 게이트 제어 라인들(GCL)에 출력한다.

상기 게이트 제어 전압들에 대해서는 도 4c 및 4d에서 상세히 설명한다.

도 2a는 도 1의 표시 장치에 포함되는 표시 패널의 일 예를 나타내는 회로도이다.

도 1 및 2a를 참조하면, 상기 표시 패널(100)은 상기 제1 방향(D1)으로 연장되는 제1 게이트 라인(GL1)을 포함한다. 상기 게이트 구동부(300)는 상기 제1 게이트 라인(GL1)에 제1 게이트 신호를 출력할 수 있다.

상기 표시 패널(100)은 상기 제2 방향(D2)으로 연장되는 제1 및 제2 데이터 라인들(DL1, DL2)을 포함한다. 상기 데이터 구동부(500)는 상기 제1 데이터 라인(DL1)에 제1 극성을 갖는 제1 데이터 전압을 인가한다. 상기 데이터 구동부(500)는 상기 제2 데이터 라인(DL2)에 상기 제1 극성과 다른 제2 극성을 갖는 제2 데이터 전압을 인가한다. 상기 제1 극성은 정(+)극성이고, 상기 제2 극성은 부(-)극성일 수 있다. 이와는 달리, 상기 제1 극성은 부극성이고, 상기 제2 극성은 정극성일 수 있다. 상기 제2 데이터 라인(DL2)은 상기 제1 방향(D1)을 따라 상기 제1 데이터 라인(DL1)과 인접할 수 있다.

상기 표시 패널(100)은 제1 및 제2 게이트 제어 라인들(GCL1, GCL2)을 포함한다. 상기 게이트 제어 전압 생성부(600)는 상기 제1 게이트 제어 라인(GCL1)에 제1 게이트 제어 전압을 인가한다. 상기 게이트 제어 전압 생성부(600)는 상기 제2 게이트 제어 라인(GCL2)에 상기 제1 게이트 제어 전압과 다른 제2 게이트 제어 전압을 인가한다. 상기 제1 게이트 제어 전압과 상기 제2 게이트 제어 전압의 차는 상기 제1 데이터 전압과 상기 제2 데이터 전압의 차와 동일할 수 있다. 상기 제2 게이트 제어 전압은 상기 제2 데이터 전압과 동일할 수 있다. 상기 제1 및 제2 게이트 제어 라인들(GCL1, GCL2)은 상기 제2 방향(D2)으로 연장될 수 있다. 상기 제2 게이트 제어 라인(GCL2)은 상기 제1 게이트 제어 라인(GCL1)과 인접할 수 있다. 상기 제1 게이트 제어 라인(GCL1)은 상기 제1 데이터 라인(DL1)과 중첩될 수 있다. 상기 제2 게이트 제어 라인(GCL2)은 상기 제2 데이터 라인(DL2)과 중첩될 수 있다.

상기 제1 및 제2 게이트 제어 라인들(GCL1, GCL2) 및 상기 제1 및 제2 데이터 라인들(DL1, DL2)에 대해서는 도 3b에서 상세히 설명한다. 상기 제1 및 제2 게이트 제어 전압들 및 상기 제1 및 제2 데이터 전압들에 대해서는 도 4c 및 4d에서 상세히 설명한다.

상기 표시 패널(100)은 제1 및 제2 픽셀들(P1, P2)을 포함한다. 상기 제1 픽셀(P1)은 제1 이중 게이트형 스위칭 소자(SW1)를 포함한다. 상기 제1 픽셀(P1)은 제1 액정 캐패시터(Clc1) 및 제1 스토리지 캐패시터(미도시)를 포함할 수 있다. 상기 제1 이중 게이트형 스위칭 소자(SW1)는 제1 및 제2 게이트 전극들, 제1 소스 전극 및 제1 드레인 전극을 포함한다. 상기 제1 게이트 전극은 바텀 게이트 전극일 수 있다. 상기 제2 게이트 전극은 탑 게이트 전극일 수 있다. 상기 제1 게이트 전극은 상기 제1 게이트 라인(GL1)에 연결된다. 상기 제1 소스 전극은 상기 제1 데이터 라인(DL1)에 연결된다. 상기 제2 게이트 전극은 상기 제1 게이트 제어 라인(GCL1)에 연결된다. 상기 제1 드레인 전극은 상기 제1 액정 캐패시터(Clc1)에 연결될 수 있다.

상기 제1 이중 게이트형 스위칭 소자(SW1)에 대해서는 도 3a 및 3b에서 상세히 설명한다.

상기 제2 픽셀(P2)은 제2 이중 게이트형 스위칭 소자(SW2)를 포함한다. 상기 제2 픽셀(P2)은 제2 액정 캐패시터(Clc2) 및 제2 스토리지 캐패시터(미도시)를 포함할 수 있다. 상기 제2 이중 게이트형 스위칭 소자(SW2)는 제3 및 제4 게이트 전극들, 제2 소스 전극 및 제2 드레인 전극을 포함한다. 상기 제3 게이트 전극은 바텀 게이트 전극일 수 있다. 상기 제4 게이트 전극은 탑 게이트 전극일 수 있다. 상기 제3 게이트 전극은 상기 제1 게이트 라인(GL1)에 연결된다. 상기 제2 소스 전극은 상기 제2 데이터 라인(DL2)에 연결된다. 상기 제4 게이트 전극은 상기 제2 게이트 제어 라인(GCL2)에 연결된다. 상기 제2 드레인 전극은 상기 제2 액정 캐패시터(Clc2)에 연결될 수 있다.

도 2b는 도 1의 표시 장치에 포함되는 표시 패널의 다른 예를 나타내는 회로도이다.

도 1 및 2b를 참조하면, 상기 표시 패널(100a)은 상기 제1 방향(D1)으로 연장되는 제1 게이트 라인(GL1)을 포함한다. 상기 표시 패널(100a)은 상기 제1 방향(D1)으로 연장되는 제2 게이트 라인(GL2)을 더 포함할 수 있다. 상기 게이트 구동부(300)는 상기 제1 게이트 라인(GL1)에 제1 게이트 신호를 출력할 수 있다. 상기 게이트 구동부(300)는 상기 제2 게이트 라인(GL2)에 제2 게이트 신호를 출력할 수 있다. 상기 제2 게이트 라인(GL2)은 상기 제2 방향(D2)을 따라 상기 제1 게이트 라인(GL1)과 인접할 수 있다.

상기 표시 패널(100a)은 상기 제2 방향(D2)으로 연장되는 제1 및 제2 데이터 라인들(DL1, DL2)을 포함한다. 상기 표시 패널(100a)은 상기 제2 방향(D2)으로 연장되는 제3 데이터 라인(DL3)을 더 포함할 수 있다. 상기 데이터 구동부(500)는 상기 제1 데이터 라인(DL1)에 제1 극성을 갖는 제1 데이터 전압을 인가한다. 상기 데이터 구동부(500)는 상기 제2 데이터 라인(DL2)에 상기 제1 극성과 다른 제2 극성을 갖는 제2 데이터 전압을 인가한다. 상기 데이터 구동부(500)는 상기 제3 데이터 라인(DL3)에 상기 제1 극성을 갖는 제3 데이터 전압을 인가할 수 있다. 상기 제1 극성은 정(+)극성이고, 상기 제2 극성은 부(-)극성일 수 있다. 이와는 달리, 상기 제1 극성은 부극성이고, 상기 제2 극성은 정극성일 수 있다. 상기 제2 데이터 라인(DL2)은 상기 제1 방향(D1)을 따라 상기 제1 데이터 라인(DL1)과 인접할 수 있다. 상기 제3 데이터 라인(DL3)은 상기 제1 방향(D1)을 따라 상기 제2 데이터 라인(DL2)과 인접할 수 있다.

상기 표시 패널(100a)은 제1 및 제2 게이트 제어 라인들(GCL1, GCL2)을 포함한다. 상기 표시 패널(100a)은 제3 게이트 제어 라인(GCL3)을 더 포함할 수 있다. 상기 게이트 제어 전압 생성부(600)는 상기 제1 게이트 제어 라인(GCL1)에 제1 게이트 제어 전압을 인가한다. 상기 게이트 제어 전압 생성부(600)는 상기 제2 게이트 제어 라인(GCL2)에 상기 제1 게이트 제어 전압과 다른 제2 게이트 제어 전압을 인가한다. 상기 게이트 제어 전압 생성부(600)는 상기 제3 게이트 제어 라인(GCL3)에 상기 제1 게이트 제어 전압을 인가할 수 있다. 상기 제1 게이트 제어 전압과 상기 제2 게이트 제어 전압의 차는 상기 제1 데이터 전압과 상기 제2 데이터 전압의 차와 동일할 수 있다. 상기 제2 게이트 제어 전압은 상기 제2 데이터 전압과 동일할 수 있다. 상기 제1, 제2 및 제3 게이트 제어 라인들(GCL1, GCL2, GCL3)은 상기 제2 방향(D2)으로 연장될 수 있다. 상기 제2 게이트 제어 라인(GCL2)은 상기 제1 게이트 제어 라인(GCL1)과 인접할 수 있다. 상기 제3 게이트 제어 라인(GCL3)은 상기 제2 게이트 제어 라인(GCL2)과 인접할 수 있다. 상기 제1 게이트 제어 라인(GCL1)은 상기 제1 데이터 라인(DL1)과 중첩될 수 있다. 상기 제2 게이트 제어 라인(GCL2)은 상기 제2 데이터 라인(DL2)과 중첩될 수 있다. 상기 제3 게이트 제어 라인(GCL3)은 상기 제3 데이터 라인(DL3)과 중첩될 수 있다.

상기 표시 패널(100a)은 제1 및 제2 픽셀들(P1, P2)을 포함한다. 상기 표시 패널(100a)은 제3 및 제4 픽셀들(P3, P4)을 더 포함할 수 있다. 상기 제1 픽셀(P1)은 제1 이중 게이트형 스위칭 소자(SW1)를 포함한다. 상기 제1 픽셀(P1)은 제1 액정 캐패시터(Clc1) 및 제1 스토리지 캐패시터(미도시)를 포함할 수 있다. 상기 제1 이중 게이트형 스위칭 소자(SW1)는 제1 및 제2 게이트 전극들, 제1 소스 전극 및 제1 드레인 전극을 포함한다. 상기 제1 게이트 전극은 바텀 게이트 전극일 수 있다. 상기 제2 게이트 전극은 탑 게이트 전극일 수 있다. 상기 제1 게이트 전극은 상기 제1 게이트 라인(GL1)에 연결된다. 상기 제1 소스 전극은 상기 제1 데이터 라인(DL1)에 연결된다. 상기 제2 게이트 전극은 상기 제1 게이트 제어 라인(GCL1)에 연결된다. 상기 제1 드레인 전극은 상기 제1 액정 캐패시터(Clc1)에 연결될 수 있다.

상기 제3 픽셀(P3)은 상기 제1 픽셀(P1)과 상기 제2 방향(D2)으로 인접할 수 있다. 상기 제3 픽셀(P3)은 제3 이중 게이트형 스위칭 소자(SW3)를 포함할 수 있다. 상기 제3 픽셀(P3)은 제3 액정 캐패시터(Clc3) 및 제3 스토리지 캐패시터(미도시)를 포함할 수 있다. 상기 제3 이중 게이트형 스위칭 소자(SW3)는 제5 및 제6 게이트 전극들, 제3 소스 전극 및 제3 드레인 전극을 포함할 수 있다. 상기 제5 게이트 전극은 바텀 게이트 전극일 수 있다. 상기 제6 게이트 전극은 탑 게이트 전극일 수 있다. 상기 제5 게이트 전극은 상기 제2 게이트 라인(GL2)에 연결될 수 있다. 상기 제3 소스 전극은 상기 제2 데이터 라인(DL2)에 연결될 수 있다. 상기 제6 게이트 전극은 상기 제2 게이트 제어 라인(GCL2)에 연결될 수 있다. 상기 제3 드레인 전극은 상기 제3 액정 캐패시터(Clc3)에 연결될 수 있다.

상기 제4 픽셀(P4)은 상기 제2 픽셀(P2)과 상기 제2 방향(D2)으로 인접할 수 있다. 상기 제4 픽셀(P4)은 상기 제3 픽셀(P3)과 상기 제1 방향(D1)으로 인접할 수 있다. 상기 제4 픽셀(P4)은 제4 이중 게이트형 스위칭 소자(SW4)를 포함할 수 있다. 상기 제4 픽셀(P4)은 제4 액정 캐패시터(Clc4) 및 제4 스토리지 캐패시터(미도시)를 포함할 수 있다. 상기 제4 이중 게이트형 스위칭 소자(SW4)는 제7 및 제8 게이트 전극들, 제4 소스 전극 및 제4 드레인 전극을 포함할 수 있다. 상기 제7 게이트 전극은 바텀 게이트 전극일 수 있다. 상기 제8 게이트 전극은 탑 게이트 전극일 수 있다. 상기 제7 게이트 전극은 상기 제2 게이트 라인(GL2)에 연결될 수 있다. 상기 제4 소스 전극은 상기 제3 데이터 라인(DL3)에 연결될 수 있다. 상기 제8 게이트 전극은 상기 제3 게이트 제어 라인(GCL3)에 연결될 수 있다. 상기 제4 드레인 전극은 상기 제4 액정 캐패시터(Clc4)에 연결될 수 있다.

도 3a는 도 2a의 표시 패널에 포함되는 이중 게이트형 스위칭 소자를 나타내는 회로도이다.

도 2a 및 3a를 참조하면, 상기 제1 이중 게이트형 스위칭 소자(SW1)는 제1 게이트 전극(GE1), 제1 소스 전극(SE1), 제2 게이트 전극(GE2) 및 제1 드레인 전극(DE1)을 포함한다.

상기 제1 게이트 전극(GE1)은 제1 게이트 라인(GL1)에 연결된다. 상기 제1 게이트 전극(GE1)은 이중 게이트형 스위칭 소자의 바텀 게이트 전극일 수 있다. 상기 제1 게이트 전극(GE1)에는 상기 제1 게이트 라인(GL1)을 통해 상기 제1 게이트 신호가 인가될 수 있다.

상기 제1 소스 전극(SE1)은 상기 제1 데이터 라인(DL1)에 연결된다. 상기 제1 소스 전극(SE1)에는 상기 제1 데이터 라인(DL1)을 통해 상기 제1 데이터 전압이 인가된다.

상기 제2 게이트 전극(GE2)은 상기 제1 게이트 제어 라인(GCL1)에 연결된다. 상기 제2 게이트 전극(GE2)은 이중 게이트형 스위칭 소자의 탑 게이트 전극일 수 있다. 상기 제2 게이트 전극(GE2)에는 상기 제1 게이트 제어 라인(GCL1)을 통해 상기 제1 게이트 제어 전압이 인가된다.

상기 제1 드레인 전극(DE1)은 상기 제1 액정 캐패시터(Clc1)에 연결될 수 있다.

도 3b는 도 2a의 표시 패널에 포함되는 이중 게이트형 스위칭 소자를 나타내는 단면도이다.

도 2a 및 3b를 참조하면, 상기 제1 이중 게이트형 스위칭 소자(SW1)는 제1 기판(SB1), 상기 제1 기판(SB1) 위에 형성되고 상기 제1 게이트 라인(GL1)과 연결되는 제1 게이트 전극(GE1), 상기 제1 게이트 전극(GE1) 위에 형성되는 제1 게이트 절연막(B1), 상기 제1 게이트 절연막(B1) 위에 형성되고 상기 제1 데이터 라인(DL1)에 연결되는 제1 소스 전극(SE1), 상기 제1 소스 전극(SE1)과 이격되어 형성되는 제1 드레인 전극(DE1), 상기 제1 소스 전극(SE1)과 상기 제1 드레인 전극(DE1) 사이에 채널을 형성하는 제1 반도체층(O1), 상기 제1 반도체층(O1)을 보호하기 위해 상기 제1 반도체층(O1) 위에 형성되는 제1 에치 스토퍼(C1), 상기 제1 소스 전극(SE1), 상기 제1 드레인 전극(DE1) 및 상기 제1 에치 스토퍼(C1)를 포함한 상기 제1 기판(SB1) 전면을 덮는 제1 층간 절연막(E1), 상기 제1 층간 절연막(E1) 위에서 상기 제1 게이트 전극(GE1)에 대향하도록 형성되고 상기 제1 게이트 제어 라인(GCL1)과 연결되는 제2 게이트 전극(GE2) 및 상기 제2 게이트 전극(GE2)을 포함하는 상기 제1 층간 절연막(E1) 전면을 덮는 제2 층간 절연막(E2)을 포함한다.

상기 제1 데이터 라인(DL1)은 상기 제1 게이트 절연막(B1)위에 형성되고 상기 제1 소스 전극(SE1)과 연결될 수 있다. 상기 제1 게이트 제어 라인(GCL1)은 상기 제1 층간 절연막(E1) 위에 형성되고 상기 제2 게이트 전극(GE2)과 연결될 수 있다. 상기 제1 게이트 제어 라인(GCL1)은 상기 제1 데이터 라인(DL1)의 위에 형성될 수 있다. 상기 제1 게이트 제어 라인(GCL1)은 임의의 물질을 사이에 두고 상기 제1 데이터 라인(DL1)의 위에 형성될 수 있다. 상기 임의의 물질은 상기 제1 층간 절연막(E1)일 수 있다.

상기 제1 이중 게이트형 스위칭 소자(SW1)는 상기 제2 게이트 전극(GE2)에 인가되는 상기 제1 게이트 제어 전압에 따라 문턱 전압이 쉬프트 되는 특징이 있다.

상기 제1 이중 게이트형 스위칭 소자(SW1)의 동작에 대해서는 도 4c 및 4d에서 상세히 설명한다.

도 4a는 종래 기술에 따른 스위칭 소자의 소스 전압에 따른 게이트 전압과 드레인 전류 간의 관계를 나타내는 그래프이다.

도 4a를 참조하면, 스위칭 소자는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다(미도시). 상기 게이트 전극에는 게이트 전압(VG)이 인가된다. 상기 소스 전극에는 소스 전압(VS)이 인가된다. 상기 스위칭 소자는 상기 게이트 전압(VG)과 상기 소스 전압(VS)의 차가 문턱 전압보다 커지면, 상기 드레인 전극과 상기 소스 전극 사이에 드레인 전류(ID)가 흐르는 특징이 있다. 따라서 상기 스위칭 소자에 전류가 흐르도록 하는 상기 게이트 전압(VG)은 상기 소스 전압(VS)에 따라 달라진다.

예를 들어, 소스 전압(VS)이 5V 일 때는 상기 스위칭 소자에 전류가 흐르도록 하는 게이트 전압(VG)이 소스 전압(VS)이 0V 일 때보다 5V 증가한다. 소스 전압(VS)이 -5V 일 때는 상기 스위칭 소자에 전류가 흐르도록 하는 게이트 전압(VG)이 소스 전압(VS)이 0V 일 때보다 5V 감소한다.

도 4b는 종래 기술에 따른 이중 게이트형 스위칭 소자의 게이트 제어 전압에 따른 게이트 전압과 드레인 전류 간의 관계를 나타내는 그래프이다.

도 4b를 참조하면, 이중 게이트형 스위칭 소자는 바텀 게이트 전극, 소스 전극, 탑 게이트 전극 및 드레인 전극을 포함한다(미도시). 상기 바텀 게이트 전극에는 바텀 게이트 전압(VG)이 인가된다. 상기 소스 전극에는 소스 전압(VS)이 인가된다. 상기 탑 게이트 전극에는 탑 게이트 전압(VTG)이 인가된다. 상기 이중 게이트형 스위칭 소자는 상기 바텀 게이트 전압(VG)과 상기 소스 전압(VS)의 차가 문턱 전압보다 커지면, 상기 드레인 전극과 상기 소스 전극 사이에 드레인 전류(ID)가 흐르는 특징이 있다. 상기 이중 게이트형 스위칭 소자에서는 상기 탑 게이트 전압(VTG)과 상기 소스 전압(VS)의 차에 따라 상기 문턱 전압이 쉬프트 되는 특징이 있다.

예를 들어, 상기 소스 전압(VS)이 0V 인 경우, 상기 탑 게이트 전압(VTG)이 5V 이면 상기 문턱 전압은 상기 탑 게이트 전압(VTG)이 0V 일 때보다 5V 감소한다. 상기 탑 게이트 전압(VTG)이 -5V 이면 상기 문턱 전압은 상기 탑 게이트 전압(VTG)이 0V 일 때보다 5V 증가한다.

도 4c는 본 발명의 실시예들에 따른 이중 게이트형 스위칭 소자의 게이트 전압과 드레인 전류 간의 관계를 나타내는 그래프이다.

도 2a, 3a 및 4c를 참조하면, 상기 제1 이중 게이트형 스위칭 소자(SW1)의 상기 제1 소스 전극(SE1)에 인가되는 제1 데이터 전압(VS)이 5V 일 때의 상기 제1 이중 게이트형 스위칭 소자(SW1)의 제1 문턱 전압(VTh1)은, 상기 제2 이중 게이트형 스위칭 소자(SW2)의 상기 제2 소스 전극(SE2)에 인가되는 제2 데이터 전압(VS)이 -5V 일 때의 상기 제2 이중 게이트형 스위칭 소자(SW2)의 제2 문턱 전압(VTh2)보다 10V 크다.

이 때, 상기 제1 이중 게이트형 스위칭 소자(SW1)의 상기 제2 게이트 전극(GE2)에 15V 의 크기를 갖는 제1 게이트 제어 전압(VTG1)을 인가하고, 상기 제2 이중 게이트형 스위칭 소자(SW2)의 상기 제4 게이트 전극에 -5V 의 크기를 갖는 제2 게이트 제어 전압(VTG2)을 인가한다. 즉, 상기 제1 게이트 제어 전압(VTG1)에서 상기 제1 데이터 전압(VS)을 뺀 값은 10V 가 되고, 상기 제2 게이트 제어 전압(VTG2)에서 상기 제2 데이터 전압(VS)을 뺀 값은 0V 가 된다. 이에 따라, 상기 제1 이중 게이트형 스위칭 소자(SW1)의 제1 문턱 전압(VTh1)이 10V 감소하여 상기 제2 이중 게이트형 스위칭 소자(SW2)의 제2 문턱 전압(VTh2)과 같아지게 된다.

도 4d는 본 발명의 실시예들에 따른 이중 게이트형 스위칭 소자의 게이트 전압과 드레인 전류 간의 관계를 나타내는 그래프이다.

도 2a, 3a 및 4d를 참조하면, 상기 제1 이중 게이트형 스위칭 소자(SW1)의 상기 제1 소스 전극(SE1)에 인가되는 제1 데이터 전압(VS)이 5V 일 때의 상기 제1 이중 게이트형 스위칭 소자(SW1)의 제1 문턱 전압(VTh1)은, 상기 제2 이중 게이트형 스위칭 소자(SW2)의 상기 제2 소스 전극(SE2)에 인가되는 제2 데이터 전압(VS)이 -5V 일 때의 상기 제2 이중 게이트형 스위칭 소자(SW2)의 제2 문턱 전압(VTh2)보다 10V 크다.

이 때, 상기 제1 이중 게이트형 스위칭 소자(SW1)의 상기 제2 게이트 전극(GE2)에 5V 의 크기를 갖는 제1 게이트 제어 전압(VTG1)을 인가하고, 상기 제2 이중 게이트형 스위칭 소자(SW2)의 상기 제4 게이트 전극에 -15V 의 크기를 갖는 제2 게이트 제어 전압(VTG2)을 인가한다. 즉, 상기 제1 게이트 제어 전압(VTG1)에서 상기 제1 데이터 전압(VS)을 뺀 값은 0V 가 되고, 상기 제2 게이트 제어 전압(VTG2)에서 상기 제2 데이터 전압(VS)을 뺀 값은 -10V 가 된다. 이에 따라, 상기 제2 이중 게이트형 스위칭 소자(SW2)의 제2 문턱 전압(VTh2)이 10V 증가하여 상기 제1 이중 게이트형 스위칭 소자(SW1)의 제1 문턱 전압(VTh1)과 같아지게 된다.

도 4e는 본 발명의 실시예들에 따른 이중 게이트형 스위칭 소자의 게이트 전압과 드레인 전류 간의 관계를 나타내는 그래프이다.

도 2a, 3a 및 4e를 참조하면, 상기 제1 이중 게이트형 스위칭 소자(SW1)의 상기 제1 소스 전극(SE1)에 인가되는 제1 데이터 전압(VS)이 5V 일 때의 상기 제1 이중 게이트형 스위칭 소자(SW1)의 제1 문턱 전압(VTh1)은, 상기 제2 이중 게이트형 스위칭 소자(SW2)의 상기 제2 소스 전극(SE2)에 인가되는 제2 데이터 전압(VS)이 -5V 일 때의 상기 제2 이중 게이트형 스위칭 소자(SW2)의 제2 문턱 전압(VTh2)보다 10V 크다.

이 때, 상기 제1 이중 게이트형 스위칭 소자(SW1)의 상기 제2 게이트 전극(GE2)에 10V 의 크기를 갖는 제1 게이트 제어 전압(VTG1)을 인가하고, 상기 제2 이중 게이트형 스위칭 소자(SW2)의 상기 제4 게이트 전극에 -10V 의 크기를 갖는 제2 게이트 제어 전압(VTG2)을 인가한다. 즉, 상기 제1 게이트 제어 전압(VTG1)에서 상기 제1 데이터 전압(VS)을 뺀 값은 5V 가 되고, 상기 제2 게이트 제어 전압(VTG2)에서 상기 제2 데이터 전압(VS)을 뺀 값은 -5V 가 된다. 이에 따라, 상기 제1 이중 게이트형 스위칭 소자(SW1)의 상기 제1 문턱 전압(VTh1)이 5V 감소하고 상기 제2 이중 게이트형 스위칭 소자(SW2)의 상기 제2 문턱 전압(VTh2)이 5V 증가하여, 상기 제1 이중 게이트형 스위칭 소자(SW1)의 상기 제1 문턱 전압(VTh1)과 상기 제2 이중 게이트형 스위칭 소자(SW2)의 상기 제2 문턱 전압(VTh2)이 서로 같아지게 된다.

본 실시예에 따르면, 이중 게이트형 스위칭 소자의 탑 게이트 전압을 적절하게 인가함으로써, 소스 전극에 인가되는 데이터 전압에 따라 상기 스위칭 소자를 턴-온 시키는 바텀 게이트 전압이 변화되는 것을 상쇄시킬 수 있다. 이에 따라, 데이터 전압에 따라 킥백 전압 편차가 발생하는 문제를 개선할 수 있다.

도 5는 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다. 도 1과 중복되는 설명은 생략한다.

도 5를 참조하면, 상기 표시 장치는 표시 패널(100) 및 패널 구동부를 포함한다. 상기 패널 구동부는 타이밍 컨트롤러(201), 게이트 구동부(300), 감마 기준 전압 생성부(400), 데이터 구동부(501), 게이트 제어 전압 생성부(600) 및 디먹스 스위칭부(700)를 포함한다.

상기 표시 패널(100)에 대해서는 도 6에서 상세히 설명한다.

상기 타이밍 컨트롤러(201)는 입력 영상 데이터(RGB) 및 입력 제어 신호(CONT)를 근거로 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 제3 제어 신호(CONT3), 데이터 신호(DAT) 및 디먹스 제어 신호(DM)를 생성한다.

상기 데이터 구동부(501)는 상기 타이밍 컨트롤러(201)로부터 상기 제2 제어 신호(CONT2) 및 상기 데이터 신호(DAT)를 입력 받고, 상기 감마 기준 전압 생성부(400)로부터 상기 감마 기준 전압(VGREF)을 입력 받는다. 상기 데이터 구동부(501)는 상기 데이터 신호(DAT)를 상기 감마 기준 전압(VGREF)을 이용하여 아날로그 형태의 데이터 전압들로 변환한다. 상기 데이터 구동부(501)는 상기 표시 패널(100)에 포함되는 데이터 라인들(DL)의 개수보다 적은 수의 IC를 포함할 수 있다. 상기 데이터 구동부(501)는 상기 데이터 전압들을 상기 디먹스 스위칭부(700)에 출력한다. 상기 데이터 구동부(501)는 상기 데이터 라인들(DL)의 개수보다 적은 수의 데이터 전압들을 상기 디먹스 스위칭부(700)에 출력할 수 있다.

상기 데이터 구동부(501)는 상기 데이터 전압들을 기초로 상기 게이트 제어 전압 생성부(600)에 데이터 전압 신호(DV)를 출력한다. 상기 데이터 전압 신호(DV)는 상기 데이터 전압들에 관한 정보를 포함한다.

상기 게이트 전압 생성부(600)는 상기 데이터 구동부(501)로부터 입력 받은 상기 데이터 전압 신호(DV)를 근거로 게이트 제어 전압들을 생성한다. 상기 게이트 전압 생성부(600)는 상기 게이트 제어 전압들을 상기 게이트 제어 라인들(GCL)에 출력한다.

상기 디먹스 스위칭부(700)는 복수의 디먹스 스위치들을 포함한다. 상기 디먹스 스위칭부(700)는 상기 디먹스 제어 신호(DM)를 기초로 상기 디먹스 스위치들의 스위칭 동작을 통해 상기 데이터 전압들을 시분할 하여 상기 데이터 라인들(DL)에 인가한다.

상기 디먹스 스위칭부(700)에 대해서는 도 6에서 상세히 설명한다.

도 6은 도 5의 표시 장치에 포함되는 표시 패널 및 디먹스 스위칭부를 나타내는 회로도이다. 도 2a 및 2b와 중복되는 설명은 생략한다.

도 5 및 6을 참조하면, 상기 표시 패널(100)은 상기 제1 방향(D1)으로 연장되는 제1 및 제2 게이트 라인들(GL1, GL2)을 포함한다. 상기 표시 패널(100)은 상기 제2 방향(D2)으로 연장되는 제1, 제2, 제3 및 제4 데이터 라인들(DL1, DL2, DL3, DL4)을 포함한다. 상기 표시 패널(100)은 제1, 제2, 제3 및 제4 게이트 제어 라인들(GCL1, GCL2, GCL3, GCL4)을 포함한다. 상기 제1 내지 제4 게이트 제어 라인들(GCL1 ~ GCL4)은 상기 제2 방향(D2)으로 연장될 수 있다.

상기 표시 패널(100)은 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8 픽셀(P1, P2, P3, P4, P5, P6, P7, P8)을 포함한다. 상기 제1 내지 제8 픽셀들(P1 ~ P8)은 매트릭스 형태로 배열될 수 있다. 상기 제5 픽셀(P5)은 상기 제1 방향(D1)을 따라 상기 제2 픽셀(P2)과 인접할 수 있다. 상기 제6 픽셀(P6)은 상기 제1 방향(D1)을 따라 상기 제5 픽셀(P5)과 인접할 수 있다. 상기 제7 픽셀(P7)은 상기 제1 방향(D1)을 따라 상기 제4 픽셀(P4)과 인접할 수 있다. 상기 제8 픽셀(P8)은 상기 제1 방향(D1)을 따라 상기 제7 픽셀(P7)과 인접할 수 있다. 상기 제1 내지 제4 픽셀들(P1 ~ P4)은 도 2b에 도시된 제1 내지 제4 픽셀들과 동일한 형태 및 연결 관계를 가진다. 상기 제5 내지 제8 픽셀들(P5 ~ P8)은 도 2b에 도시된 제1 내지 제4 픽셀들과 동일한 형태 및 연결 관계를 가진다.

예를 들어, 상기 제1 픽셀(P1)은 제1 이중 게이트형 스위칭 소자를 포함한다. 상기 제1 픽셀(P1)은 제1 액정 캐패시터 및 제1 스토리지 캐패시터를 포함할 수 있다. 상기 제1 이중 게이트형 스위칭 소자는 제1 및 제2 게이트 전극들, 제1 소스 전극 및 제1 드레인 전극을 포함한다. 상기 제1 게이트 전극은 바텀 게이트 전극일 수 있다. 상기 제2 게이트 전극은 탑 게이트 전극일 수 있다. 상기 제1 게이트 전극은 상기 제1 게이트 라인(GL1)에 연결된다. 상기 제1 소스 전극은 상기 제1 데이터 라인(DL1)에 연결된다. 상기 제2 게이트 전극은 상기 제1 게이트 제어 라인(GCL1)에 연결된다. 상기 제1 드레인 전극은 상기 제1 액정 캐패시터에 연결될 수 있다. 상기 제2 내지 제8 픽셀들(P2 ~ P8)도 이와 동일한 형태 및 연결 관계를 가진다.

도시하지는 않았으나, 상기 표시 패널(100)은 상기 제2 방향(D2)으로 연장되는 제5 데이터 라인 및 제5 게이트 제어 라인을 더 포함할 수 있다. 상기 제8 픽셀(P8)은 상기 제5 데이터 라인 및 상기 제5 게이트 제어 라인과 연결될 수 있다.

상기 디먹스 스위칭부(700)는 제1, 제2, 제3 및 제4 디먹스 스위치들(DSW1, DSW2, DSW3, DSW4)을 포함한다. 상기 디먹스 스위칭부(700)는 상기 데이터 구동부(501)로부터 제1 및 제2 데이터 전압들(DV1, DV2)을 입력 받는다. 상기 제1 데이터 전압(DV1)은 상기 제1 데이터 라인(DL1)에 연결되는 픽셀들 및 상기 제3 데이터 라인(DL3)에 연결되는 픽셀들에 관한 데이터일 수 있다. 상기 제2 데이터 전압(DV2)은 상기 제2 데이터 라인(DL2)에 연결되는 픽셀들 및 상기 제4 데이터 라인(DL4)에 연결되는 픽셀들에 관한 데이터일 수 있다. 상기 디먹스 스위칭부(700)는 상기 타이밍 컨트롤러(201)로부터 제1 및 제2 디먹스 제어 신호들(DM1, DM2)을 입력 받는다.

상기 제1 디먹스 스위치(DSW1) 및 상기 제3 디먹스 스위치(DSW3)는 상기 제1 디먹스 제어 신호(DM1) 및 상기 제2 디먹스 제어 신호(DM2)를 기초로 상기 제1 데이터 전압(DV1)을 시분할하여 상기 제1 데이터 라인(DL1) 및 상기 제3 데이터 라인(DL3)에 인가한다.

상기 제2 디먹스 스위치(DSW2) 및 상기 제4 디먹스 스위치(DSW4)는 상기 제1 디먹스 제어 신호(DM1) 및 상기 제2 디먹스 제어 신호(DM2)를 기초로 상기 제2 데이터 전압(DV2)을 시분할하여 상기 제2 데이터 라인(DL2) 및 상기 제4 데이터 라인(DL4)에 인가한다.

본 실시예에 따르면, 데이터 라인 간 충전율 문제가 극대화되는 디먹스 구동 방식에 있어서도, 이중 게이트형 스위칭 소자의 탑 게이트 전압을 적절하게 인가함으로써, 소스 전극에 인가되는 데이터 전압에 따라 상기 스위칭 소자를 턴-온 시키는 바텀 게이트 전압이 변화되는 것을 상쇄시킬 수 있다.

본 발명은 표시 장치 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서 본 발명은 휴대폰, 스마트 폰, PDA, PMP, 디지털 카메라, 캠코더, PC, 서버 컴퓨터, 워크스테이션, 노트북, 디지털 TV, 셋-탑 박스, 음악 재생기, 휴대용 게임 콘솔, 네비게이션 시스템, 스마트 카드, 프린터 등과 같은 다양한 전자 기기에 유용하게 이용될 수 있다.

이상 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100, 100a: 표시 패널 200, 201: 타이밍 컨트롤러
300: 게이트 구동부 400: 감마 기준 전압 생성부
500, 501: 데이터 구동부 600: 게이트 제어 전압 생성부
700: 디먹스 스위칭부

Claims

제1 방향으로 연장되는 제1 게이트 라인;
상기 제1 방향과 교차하는 제2 방향으로 연장되고, 제1 극성을 갖는 제1 데이터 전압이 인가되는 제1 데이터 라인;
상기 제2 방향으로 연장되고, 상기 제1 극성과 다른 제2 극성을 갖는 제2 데이터 전압이 인가되는 제2 데이터 라인;
제1 게이트 제어 전압이 인가되는 제1 게이트 제어 라인;
상기 제1 게이트 제어 전압과 다른 제2 게이트 제어 전압이 인가되는 제2 게이트 제어 라인;
상기 제1 게이트 라인에 연결되는 제1 게이트 전극, 상기 제1 데이터 라인에 연결되는 제1 소스 전극, 및 상기 제1 게이트 제어 라인에 연결되는 제2 게이트 전극을 포함하는 제1 이중 게이트형 스위칭 소자를 포함하는 제1 픽셀; 및
상기 제1 게이트 라인에 연결되는 제3 게이트 전극, 상기 제2 데이터 라인에 연결되는 제2 소스 전극, 및 상기 제2 게이트 제어 라인에 연결되는 제4 게이트 전극을 포함하는 제2 이중 게이트형 스위칭 소자를 포함하는 제2 픽셀을 포함하는 표시 패널.
제1항에 있어서,
상기 제1 극성은 정(+)극성이고, 상기 제2 극성은 부(-)극성인 것을 특징으로 하는 표시 패널.
제1항에 있어서,
상기 제1 게이트 제어 전압에서 상기 제1 데이터 전압을 뺀 값과 상기 제2 게이트 제어 전압에서 상기 제2 데이터 전압을 뺀 값의 차는 상기 제1 데이터 전압과 상기 제2 데이터 전압의 차와 동일한 것을 특징으로 하는 표시 패널.
제3항에 있어서,
상기 제2 게이트 제어 전압은 상기 제2 데이터 전압과 동일한 것을 특징으로 하는 표시 패널.
제1항에 있어서,
상기 제1 및 제2 게이트 제어 라인들은 상기 제2 방향으로 연장되는 것을 특징으로 하는 표시 패널.
제5항에 있어서,
상기 제1 게이트 제어 라인은 상기 제1 데이터 라인과 중첩되고, 상기 제2 게이트 제어 라인은 상기 제2 데이터 라인과 중첩되는 것을 특징으로 하는 표시 패널.
제1항에 있어서,
상기 제1 방향으로 연장되는 제2 게이트 라인;
상기 제2 방향으로 연장되고, 상기 제1 극성을 갖는 제3 데이터 전압이 인가되는 제3 데이터 라인;
상기 제2 방향으로 연장되고, 상기 제1 게이트 제어 전압이 인가되는 제3 게이트 제어 라인;
상기 제1 픽셀과 상기 제2 방향으로 인접하고, 상기 제2 게이트 라인에 연결되는 제5 게이트 전극, 상기 제2 데이터 라인에 연결되는 제3 소스 전극, 및 상기 제2 게이트 제어 라인에 연결되는 제6 게이트 전극을 포함하는 제3 이중 게이트형 스위칭 소자를 포함하는 제3 픽셀; 및
상기 제2 픽셀과 상기 제2 방향으로 인접하고, 상기 제2 게이트 라인에 연결되는 제7 게이트 전극, 상기 제3 데이터 라인에 연결되는 제4 소스 전극, 및 상기 제3 게이트 제어 라인에 연결되는 제8 게이트 전극을 포함하는 제4 이중 게이트형 스위칭 소자를 포함하는 제4 픽셀을 더 포함하는 것을 특징으로 하는 표시 패널.
제1 방향으로 연장되는 제1 게이트 라인, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 및 제2 데이터 라인들, 제1 및 제2 게이트 제어 라인들, 상기 제1 게이트 라인에 연결되는 제1 게이트 전극, 상기 제1 데이터 라인에 연결되는 제1 소스 전극, 및 상기 제1 게이트 제어 라인에 연결되는 제2 게이트 전극을 포함하는 제1 이중 게이트형 스위칭 소자를 포함하는 제1 픽셀, 및 상기 제1 게이트 라인에 연결되는 제3 게이트 전극, 상기 제2 데이터 라인에 연결되는 제2 소스 전극, 및 상기 제2 게이트 제어 라인에 연결되는 제4 게이트 전극을 포함하는 제2 이중 게이트형 스위칭 소자를 포함하는 제2 픽셀을 포함하는 표시 패널;
상기 제1 게이트 라인에 제1 게이트 신호를 인가하는 게이트 구동부;
상기 제1 데이터 라인에 제1 극성을 갖는 제1 데이터 전압을 인가하고, 상기 제2 데이터 라인에 상기 제1 극성과 다른 제2 극성을 갖는 제2 데이터 전압을 인가하는 데이터 구동부; 및
상기 제1 게이트 제어 라인에 제1 게이트 제어 전압을 인가하고, 상기 제2 게이트 제어 라인에 상기 제1 게이트 제어 전압과 다른 제2 게이트 제어 전압을 인가하는 게이트 제어 전압 생성부를 포함하는 표시 장치.
제8항에 있어서,
상기 제1 극성은 정(+)극성이고, 상기 제2 극성은 부(-)극성인 것을 특징으로 하는 표시 장치.
제8항에 있어서,
상기 제1 게이트 제어 전압에서 상기 제1 데이터 전압을 뺀 값과 상기 제2 게이트 제어 전압에서 상기 제2 데이터 전압을 뺀 값의 차는 상기 제1 데이터 전압과 상기 제2 데이터 전압의 차와 동일한 것을 특징으로 하는 표시 장치.
제8항에 있어서,
상기 제1 및 제2 게이트 제어 라인들은 상기 제2 방향으로 연장되는 것을 특징으로 하는 표시 장치.
제11항에 있어서,
상기 제1 게이트 제어 라인은 상기 제1 데이터 라인과 중첩되고, 상기 제2 게이트 제어 라인은 상기 제2 데이터 라인과 중첩되는 것을 특징으로 하는 표시 장치.
제8항에 있어서,
상기 표시 패널은 상기 제1 방향으로 연장되는 제2 게이트 라인, 상기 제2 방향으로 연장되는 제3 데이터 라인, 상기 제2 방향으로 연장되는 제3 게이트 제어 라인, 상기 제1 픽셀과 상기 제2 방향으로 인접하고, 상기 제2 게이트 라인에 연결되는 제5 게이트 전극, 상기 제2 데이터 라인에 연결되는 제3 소스 전극, 및 상기 제2 게이트 제어 라인에 연결되는 제6 게이트 전극을 포함하는 제3 이중 게이트형 스위칭 소자를 포함하는 제3 픽셀, 및 상기 제2 픽셀과 상기 제2 방향으로 인접하고, 상기 제2 게이트 라인에 연결되는 제7 게이트 전극, 상기 제3 데이터 라인에 연결되는 제4 소스 전극, 및 상기 제3 게이트 제어 라인에 연결되는 제8 게이트 전극을 포함하는 제4 이중 게이트형 스위칭 소자를 포함하는 제4 픽셀을 더 포함하고,
상기 게이트 구동부는 상기 제2 게이트 라인에 제2 게이트 신호를 인가하며,
상기 게이트 제어 전압 생성부는 상기 제3 게이트 제어 라인에 상기 제1 게이트 제어 전압을 인가하는 것을 특징으로 하는 표시 장치.
제13항에 있어서,
상기 데이터 구동부는 상기 제3 데이터 라인에 상기 제1 극성을 갖는 제3 데이터 전압을 인가하는 것을 특징으로 하는 표시 장치.
제13항에 있어서,
디먹스 스위치들의 스위칭 동작을 통해 상기 제1 데이터 전압을 시분할하여 상기 제1 및 제3 데이터 라인들에 인가하는 디먹스 스위칭부를 더 포함하는 것을 특징으로 하는 표시 장치.
제1 게이트 전극, 제1 소스 전극, 및 제2 게이트 전극을 포함하는 제1 이중 게이트형 스위칭 소자를 포함하는 제1 픽셀, 및 제3 게이트 전극, 제2 소스 전극, 및 제4 게이트 전극을 포함하는 제2 이중 게이트형 스위칭 소자를 포함하는 제2 픽셀을 포함하는 표시 패널에 있어서,
상기 제1 및 제3 게이트 전극들에 제1 게이트 신호를 인가하는 단계;
상기 제1 소스 전극에 제1 극성을 갖는 제1 데이터 전압을 인가하는 단계;
상기 제2 소스 전극에 상기 제1 극성과 다른 제2 극성을 갖는 제2 데이터 전압을 인가하는 단계;
상기 제1 및 제2 데이터 전압들에 기초하여 제1 게이트 제어 전압 및 상기 제1 게이트 제어 전압과 다른 제2 게이트 제어 전압을 생성하는 단계;
상기 제2 게이트 전극에 상기 제1 게이트 제어 전압을 인가하는 단계; 및
상기 제4 게이트 전극에 상기 제2 게이트 제어 전압을 인가하는 단계를 포함하는 표시 패널의 구동 방법.
제16항에 있어서,
상기 제1 극성은 정(+)극성이고, 상기 제2 극성은 부(-)극성인 것을 특징으로 하는 표시 패널의 구동 방법.
제16항에 있어서,
상기 제1 게이트 제어 전압에서 상기 제1 데이터 전압을 뺀 값과 상기 제2 게이트 제어 전압에서 상기 제2 데이터 전압을 뺀 값의 차는 상기 제1 데이터 전압과 상기 제2 데이터 전압의 차와 동일한 것을 특징으로 하는 표시 패널의 구동 방법.
제18항에 있어서,
상기 제2 게이트 제어 전압은 상기 제2 데이터 전압과 동일한 것을 특징으로 하는 표시 패널의 구동 방법.
제16항에 있어서,
상기 표시 패널은 제5 게이트 전극, 제3 소스 전극, 및 제6 게이트 전극을 포함하는 제3 이중 게이트형 스위칭 소자를 포함하는 제3 픽셀을 더 포함하고,
디먹스 스위치들의 스위칭 동작을 통해 상기 제1 데이터 전압을 시분할하여 상기 제1 및 제3 소스 전극들에 인가하는 단계; 및
상기 제6 게이트 전극에 상기 제1 게이트 제어 전압을 인가하는 단계를 포함하는 표시 패널의 구동 방법.