KR20170008023A - Semiconductor package and method for fabricating the same - Google Patents
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Abstract
Description
본 발명은 반도체 패키지 및 그지의 제조 방법에 관한 것으로, 특히 전력 트랜지스터 소자를 포함하는 반도체 패키지 및 그의 제조 방법에 관한 것이다. The present invention relates to a semiconductor package and a method of manufacturing the semiconductor package, and more particularly, to a semiconductor package including a power transistor element and a method of manufacturing the same.
최근 들어 전자기기의 고속화, 대용량화 및 고집적화가 급진전되면서 자동차, 산업 기기 및 가전제품에 적용되는 전력 트랜지스터 소자를 포함하는 반도체 패키지 역시 저 비용으로 소형화 및 경량화를 달성해야 하는 요구에 직면하고 있다. In recent years, as the speed of electronic devices, the capacity and the degree of integration are rapidly increasing, semiconductor packages including power transistor devices applied to automobiles, industrial devices, and household appliances are also required to achieve miniaturization and weight reduction at low cost.
한편, 최근 전력용 전자 산업이 발전함에 따라 전자제품이 소형화 고밀도화되고, 이로 인해 반도체 패키지 내부에서는 대량의 열이 발생한다. On the other hand, as the electric power industry develops recently, electronic products are miniaturized and increased in density, and a large amount of heat is generated in the semiconductor package.
이와 같이 현재 반도체 패키지 제품에 있어서, 전력 트랜지스터 소자에서 발생하는 열을 방출하는 기능은 반도체 패키지의 고신뢰성 확보를 위해 매우 중요한 위치를 차지하고 있으며, 이를 해결하기 위해 여러 다양한 기술들이 도입되어 왔다. 이러한 기술들 중 대표적인 예를 들면, 전력 트랜지스터 소자에서 발생하는 열을 외부로 방출하는 히트 싱크를 반도체 패키지에 부착하거나 팬(fan)을 반도체 패키지에 부착하는 기술 등이 있다. As described above, in the semiconductor package product, the function of releasing heat generated from the power transistor device occupies a very important position in order to secure high reliability of the semiconductor package, and various techniques have been introduced to solve the problem. As a representative example of these techniques, there is a technique of attaching a heat sink for discharging heat generated from a power transistor element to a semiconductor package or attaching a fan to a semiconductor package.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 소형화 및 경량화를 달성할 수 있고, 저비용으로 열 방출 특성이 우수한 전력 트랜지스터 소자를 포함하는 반도체 패키지 및 그의 제조 방법을 제공하는 데에 있다. A problem to be solved by the technical idea of the present invention is to provide a semiconductor package including a power transistor element which can achieve downsizing and weight reduction and which is excellent in heat emission characteristics at low cost and a method of manufacturing the same.
특히 전력 패키지 기판의 손상없이 전력 트랜지스터 소자를 포함하는 반도체 패키지 및 그의 제조 방법을 제공하는 데에 있다. And more particularly, to a semiconductor package including a power transistor element without damaging the power package substrate and a manufacturing method thereof.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 패키지 및 그의 제조 방법을 제공한다. In order to accomplish the above object, the present invention provides a semiconductor package and a method of manufacturing the same.
본 발명에 따른 반도체 패키지의 제조 방법은, 반도체 칩이 부착된 리드프레임을 준비하는 단계, 비-스테이지(B-stage) 상태의 완충 부재를 사이에 두고 상기 리드프레임이 부착된 전력 패키지 기판을 하부 금형 상에 거치하는 단계, 상기 리드프레임에 압력을 가하는 서포트 핀을 제공하는 상부 금형을 상기 하부 금형과 결합하는 단계 및 결합된 상기 상부 금형과 상기 하부 금형에 의하여 형성되며, 상기 반도체 칩이 부착된 리드프레임이 수용된 캐비티에 수지를 주입하는 단계를 포함하되, 상기 완충 부재는 상기 서포트 핀에 의한 충격이 상기 전력 패키지 기판의 변형 한계치를 넘지 않도록 상기 충격을 완화시킨다.A method of manufacturing a semiconductor package according to the present invention includes the steps of preparing a lead frame to which a semiconductor chip is attached, placing a power package substrate on which the lead frame is attached with a cushioning member in a non-stage (B- The method of manufacturing a semiconductor device according to any one of the preceding claims, further comprising the steps of: (a) mounting the semiconductor die on a mold, (b) bonding an upper mold to the lower mold, And injecting resin into the cavity in which the lead frame is housed, wherein the buffer member alleviates the impact such that the impact caused by the support pin does not exceed the deformation limit of the power package substrate.
상기 수지를 경화시켜 열처리 단계를 더 포함하되, 상기 열처리 단계는 상기 완충 부재를 함께 경화시켜 씨-스테이지(C-stage) 상태로 변화시킬 수 있다. And curing the resin to further heat treatment, wherein the heat treatment step may change the cushioning member to a C-stage state by curing the buffer member together.
경화된 상기 수지로부터 상기 상부 금형 및 상기 하부 금형을 제거하는 단계를 더 포함하며, 상기 전력 패키지 기판의 하면은 경화된 상기 수지에 의하여 노출될 수 있다. 상기 전력 패키지 기판의 하면과 경화된 상기 수지의 하면은 동일 평면을 이룰 수 있다. Further comprising removing the upper mold and the lower mold from the cured resin, wherein a lower surface of the power package substrate is exposed by the cured resin. The lower surface of the power package substrate and the lower surface of the cured resin may be flush with each other.
상기 리드프레임이 부착된 전력 패키지 기판을 상기 하부 금형 상에 거치하는 단계는, 상기 전력 패키지 기판을 상기 하부 금형 상에 거치하는 단계, 상기 완충 부재를 상기 전력 패키지 기판의 상면에 배치하는 단계 및 상기 완충 부재를 접착층으로 하여 상기 리드프레임을 상기 전력 패키지 기판 상에 부착하는 단계를 포함할 수 있다. The step of mounting the power package substrate with the lead frame on the lower mold includes: mounting the power package substrate on the lower mold; disposing the buffer member on the upper surface of the power package substrate; And attaching the lead frame to the power package substrate using the buffer member as an adhesive layer.
상기 완충 부재를 상기 전력 패키지 기판의 상면에 배치하는 단계는, 에이-스테이지(A-stage) 상태의 예비 완충 물질층을 상기 전력 패키지 기판의 상면에 형성하는 단계 및 상기 예비 완충 물질층에 포함된 용매(solvent)를 제거하여 비-스테이지 상태의 상기 완충 부재를 형성하는 단계를 포함할 수 있다. The step of disposing the buffer member on the top surface of the power package substrate may include forming an A-stage preliminary buffer layer on the top surface of the power package substrate, And removing the solvent to form the buffer member in the non-stage state.
상기 리드프레임이 부착된 전력 패키지 기판을 상기 하부 금형 상에 거치하는 단계는, 상기 완충 부재를 상기 전력 패키지 기판의 상면에 부착하는 단계, 상기 완충 부재가 부착된 상기 전력 패키지 기판을 상기 하부 금형 상에 거치하는 단계 및 상기 완충 부재를 접착층으로 하여 상기 리드프레임을 상기 전력 패키지 기판 상에 부착하는 단계를 포함할 수 있다. The step of mounting the power package substrate with the lead frame on the lower mold further includes the steps of attaching the buffer member to the upper surface of the power package substrate, And attaching the lead frame to the power package substrate using the buffer member as an adhesive layer.
상기 리드프레임이 부착된 전력 패키지 기판을 상기 하부 금형 상에 거치하는 단계는, 상리 리드프레임의 하면에 상기 완충 부재를 접착층으로 하여 상기 전력 패키지 기판을 부착하는 단계 및 상기 리드프레임이 부착된 상기 전력 패키지 기판을 상기 하부 금형 상에 거치하는 단계를 포함할 수 있다. The step of mounting the power package substrate with the lead frame on the lower mold includes the steps of attaching the power package substrate with the buffer member as an adhesive layer on the lower surface of the common leadframe, And mounting the package substrate on the lower mold.
상기 전력 패키지 기판은, 알루미늄 산화물, 실리콘 질화물 또는 알루미늄 질화물로 이루어질 수 있다. The power package substrate may be made of aluminum oxide, silicon nitride, or aluminum nitride.
상기 전력 패키지 기판의 두께는, 상기 리드프레임의 두께와 동일하거나 얇을 수 있다. The thickness of the power package substrate may be equal to or thinner than the thickness of the lead frame.
상기 완충 부재의 두께는, 상기 리드프레임의 두께의 20% 내지 50%의 값을 가질 수 있다. The thickness of the buffer member may have a value of 20% to 50% of the thickness of the lead frame.
상기 반도체 칩이 부착된 리드프레임을 준비하는 단계는, 제1 다이 어태치 패드 및 제2 다이 어태치 패드를 가지는 리드프레임을 준비하는 단계, 상기 제2 다이 어태치 패드가 상기 제1 다이 어태치 패드보다 낮은 레벨을 가지도록 상기 리드프레임을 절곡하는 단계 및 상기 제1 다이 어태치 패드 및 상기 제2 다이 어태치 패드의 상면에 각각 적어도 하나의 제1 반도체 칩 및 적어도 하나의 제2 반도체 칩을 부착하는 단계를 포함하며, 상기 전력 패키지 기판은 상기 리드프레임의 상기 제2 다이 어태치 패드의 하면에 부착될 수 있다. Wherein preparing the lead frame with the semiconductor chip comprises: preparing a leadframe having a first die attach pad and a second die attach pad, the second die attach pad having a first die attach pad Pad; and bending at least one first semiconductor chip and at least one second semiconductor chip on the upper surface of the first die attach pad and the second die attach pad, respectively, And the power package substrate may be attached to a lower surface of the second die attach pad of the lead frame.
상기 제1 반도체 칩은 드라이버 반도체 칩이고, 상기 제2 반도체 칩은 전력 트랜지스터 소자일 수 있다. The first semiconductor chip may be a driver semiconductor chip, and the second semiconductor chip may be a power transistor device.
상기 서포트 핀은 상기 제2 다이 어태치 패드에 압력을 가하여, 상기 전력 패키지 기판과 상기 하부 프레임 사이에 상기 수지가 주입되지 않도록 할 수 있다. The support pin may apply pressure to the second die attach pad to prevent the resin from being injected between the power package substrate and the lower frame.
상면에 반도체 칩이 부착되고, 하면에 비-스테이지 상태의 완충 부재를 접착층으로 하여 전력 패키지 기판이 부착된 리드프레임을 하부 금형 상에 거치하는 단계, 상기 반도체 칩이 부착된 리드프레임이 수용되는 캐비티를 형성하도록 상부 금형을 상기 하부 금형과 결합하는 단계, 서포트 핀으로 상기 리드프레임에 압력을 가하며 상기 캐비티에 수지를 주입하는 단계 및 상기 수지 및 상기 완충 부재를 함께 경화시키는 열처리 단계를 포함한다. A step of mounting a lead frame having a power package substrate on a lower mold with a semiconductor chip on an upper surface thereof and a cushioning member in a non-stage state on the lower surface as an adhesive layer; Bonding the upper mold to the lower mold so as to form a cavity, applying pressure to the lead frame with a support pin and injecting resin into the cavity, and a heat treatment step of curing the resin and the buffer member together.
상기 캐비티에 수지를 주입하는 단계는, 상기 서포트 핀이 상기 리드프레임의 상면을 통하여 압력을 가하여, 상기 전력 패키지 기판과 상기 하부 프레임 사이에 상기 수지가 주입되지 않도록 할 수 있다. The step of injecting resin into the cavity may apply pressure to the support pin through the upper surface of the lead frame so that the resin is not injected between the power package substrate and the lower frame.
상기 완충 부재는 상기 리드프레임의 두께의 20% 내지 50%의 값을 가져서, 상기 서포트 핀이 상기 리드프레임의 상면을 통하여 가하는 압력에 의하여 상기 전력 패키지 기판에 가해지는 충격이 상기 전력 패키지 기판의 변형 한계치를 넘지 않도록 상기 충격을 완화시킬 수 있다. Wherein the cushioning member has a value of 20% to 50% of the thickness of the lead frame so that an impact applied to the power package substrate by the pressure applied by the support pin through the upper surface of the lead frame, The impact can be mitigated so as not to exceed the limit value.
본 발명에 따른 반도체 패키지는, 리드프레임, 상기 리드프레임 상에 배치된 반도체 칩, 및 상기 반도체 칩과 전기적으로 연결되는 본딩 와이어를 포함하며 독립적으로 구성된 반도체 칩 패키지 조립체, 전력 패키지 기판, 및 상기 반도체 칩 패키지 조립체와 상기 전력 패키지 기판 사이에 배치되는 경화된 완충 부재를 포함하며 독립적으로 구성된 패키지 기판 조립체 및 상기 반도체 칩 패키지 조립체의 전면, 및 상기 패키지 기판 조립체의 일부를 감싸주는 몰딩층을 포함한다.A semiconductor package according to the present invention includes a semiconductor chip package assembly including a lead frame, a semiconductor chip disposed on the lead frame, and a bonding wire electrically connected to the semiconductor chip, a power package substrate, A package substrate assembly comprising an independently configured cushioning buffer member disposed between the chip package assembly and the power package substrate, and a molding layer covering a front surface of the semiconductor chip package assembly and a portion of the package substrate assembly.
상기 전력 패키지 기판의 두께는, 상기 리드프레임의 두께와 동일하거나 얇고, 상기 완충 부재의 두께는, 상기 리드프레임의 두께의 20% 내지 50%의 값을 가질 수 있다. The thickness of the power package substrate may be equal to or thinner than the thickness of the lead frame, and the thickness of the buffer member may be 20% to 50% of the thickness of the lead frame.
상기 리드프레임은, 제1 다이 어태치 패드, 및 상기 제1 다이 어태치 패드보다 낮은 레벨을 가지는 제2 다이 어태치 패드를 가지고, 상기 패키지 기판 조립체는 상기 제2 다이 어태치 패드의 하면에 부착되며, 상기 전력 패키지 기판의 하면은 상기 몰딩층에 의하여 노출될 수 있다. Wherein the lead frame has a first die attach pad and a second die attach pad having a lower level than the first die attach pad and the package substrate assembly is attached to a lower face of the second die attach pad And the bottom surface of the power package substrate may be exposed by the molding layer.
본 발명에 따른 반도체 패키지는, 상대적으로 얇은 두께를 가지는 전력 패키지 기판을 포함하므로, 상대적으로 작은 값의 접합 케이스 열저항을 가질 수 있다. 따라서 반도체 패키지의 내부에서 발생하는 열이 외부로 쉽게 방출될 수 있다. Since the semiconductor package according to the present invention includes the power package substrate having a relatively thin thickness, it can have a relatively small value of junction case thermal resistance. Therefore, the heat generated inside the semiconductor package can be easily released to the outside.
또한 본 발명에 따른 반도체 패키지의 제조 방법은 비-스페이지의 완충 부재에 의하여 전력 패키지 기판에 가해지는 충격이 완화되어, 전력 패키지 기판의 변형 한계치를 넘지 않도록 할 수 있으므로, 상대적으로 얇은 두께를 가지는 전력 패키지 기판을 포함하는 반도체 패키지를 손상없이 제조할 수 있다. In addition, the method of manufacturing a semiconductor package according to the present invention can mitigate impact applied to a power package substrate by a buffer member of a non-page, so as not to exceed the deformation limit of the power package substrate, A semiconductor package including a power package substrate can be manufactured without damaging it.
따라서 상대적으로 고가인 DBC 기판을 사용하지 않아도 열 방출 특성이 우수한 반도체 패키지를 제조할 수 있는 바, 반도체 패키지의 제조 비용이 감소될 수 있다. Therefore, it is possible to manufacture a semiconductor package having excellent heat dissipation characteristics without using a relatively expensive DBC substrate, so that the manufacturing cost of the semiconductor package can be reduced.
도 1 내지 도 12는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 13은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 14 및 도 15는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 16은 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도이다.
도 17은 본 발명의 일 실시 예에 따른 반도체 패키지의 구성도이다.
도 18은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 19는 본 발명의 일 실시 예에 따른 반도체 패키지의 구성도이다.
도 20은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 사시도이다.
도 21은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 사시도이다. 1 to 12 are cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.
13 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.
14 and 15 are cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.
16 is a cross-sectional view illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.
17 is a configuration diagram of a semiconductor package according to an embodiment of the present invention.
18 is a cross-sectional view showing a semiconductor package according to an embodiment of the present invention.
19 is a configuration diagram of a semiconductor package according to an embodiment of the present invention.
20 is a perspective view showing a semiconductor package according to an embodiment of the present invention.
21 is a perspective view showing a semiconductor package according to an embodiment of the present invention.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다. In order to fully understand the structure and effects of the present invention, preferred embodiments of the present invention will be described with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. It should be understood, however, that the description of the embodiments is provided to enable the disclosure of the invention to be complete, and will fully convey the scope of the invention to those skilled in the art to which the present invention pertains. In the accompanying drawings, the constituent elements are shown enlarged for the sake of convenience of explanation, and the proportions of the constituent elements may be exaggerated or reduced.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다. It is to be understood that when an element is referred to as being "on" or "tangent" to another element, it is to be understood that other elements may directly contact or be connected to the image, something to do. On the other hand, when an element is described as being "directly on" or "directly adjacent" another element, it can be understood that there is no other element in between. Other expressions that describe the relationship between components, for example, "between" and "directly between"
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. The terms first, second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The terms may only be used for the purpose of distinguishing one element from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다. The singular forms "a", "an" and "the" include plural referents unless the context clearly dictates otherwise. The word "comprising" or "having ", when used in this specification, is intended to specify the presence of stated features, integers, steps, operations, elements, A step, an operation, an element, a part, or a combination thereof.
본 발명의 실시 예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.The terms used in the embodiments of the present invention may be interpreted as commonly known to those skilled in the art unless otherwise defined.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. Hereinafter, the present invention will be described in detail with reference to the preferred embodiments of the present invention with reference to the accompanying drawings.
도 1 내지 도 12는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.1 to 12 are cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.
도 1은 본 발명의 일 실시 예에 따른 반도체 패키지를 제조하기 위한 리드프레임을 준비하는 단계를 나타내는 단면도이다.1 is a cross-sectional view illustrating a step of preparing a lead frame for manufacturing a semiconductor package according to an embodiment of the present invention.
도 1을 참조하면, 리드프레임(200)은 적어도 하나의 제1 다이 어태치 패드(210)와 적어도 하나의 제2 다이 어태치 패드(220)을 가진다. 리드프레임(200)은 복수의 제1 리드(230)와 복수의 제2 리드(240)를 더 가질 수 있다. 리드프레임(200)은 예를 들면, 은, 구리 또는 은과 구리 등과 같은 도전성 물질로 이루어질 수 있다. 제2 다이 어태치 패드(220)는 제1 다이 어태치 패드(210)와 근접하되, 제1 다이 어태치 패드(210)로부터 분리되도록 배치될 수 있다. Referring to FIG. 1, the
도 1에는 제1 다이 어태치 패드(210)과 제1 리드(230), 그리고 제2 다이 어태치 패드(220)과 제2 리드(240)가 각각 직접 연결된 것으로 도시되었으나, 도 1은 제1 다이 어태치 패드(210)과 직접 연결되는 하나의 제1 리드(230)의 단면 및 제2 다이 어태치 패드(220)과 직접 연결되는 하나의 제2 리드(240)의 단면을 선택적으로 도시한 것으로, 이에 한정되는 것은 아니다. 예를 들면, 복수의 제1 리드(230) 중 일부는 제1 다이 어태치 패드(210)과 직접 연결될 수 있고, 복수의 제1 리드(230) 중 나머지는 제1 다이 어태치 패드(210)과 분리될 수 있다. 또한 복수의 제2 리드(240) 중 일부는 제2 다이 어태치 패드(220)과 직접 연결될 수 있고, 복수의 제2 리드(240) 중 나머지는 제2 다이 어태치 패드(220)과 이격될 수 있다. 1 shows the first
즉, 형성하고자 하는 반도체 패키지의 회로 구성에 의하여, 제1 다이 어태치 패드(210)과 복수의 제1 리드(230) 사이의 연결 관계 및 제2 다이 어태치 패드(220)과 복수의 제2 리드(240) 사이의 연결 관계는 다양하게 구성될 수 있다. That is, by the circuit configuration of the semiconductor package to be formed, the connection relationship between the first die attach
제1 리드(230)와 제2 리드(240)는 각각 형성하고자 하는 반도체 패키지의 입력 단자와 출력 단자의 기능을 수행할 수 있다. The first and
도 2는 본 발명의 일 실시 예에 따른 반도체 패키지를 제조하기 위한 리드프레임을 절곡하는 단계를 나타내는 단면도이다.2 is a cross-sectional view illustrating a step of bending a lead frame for manufacturing a semiconductor package according to an embodiment of the present invention.
도 2를 참조하면, 리드프레임(200)을 절곡하여 제2 다이 어태치 패드(220)가 제1 다이 어태치 패드(210)보다 낮은 레벨을 가지도록 한다. 예를 들면, 제2 다이 어태치 패드(220)는 제1 다이 어태치 패드(210)보다 2㎜ 내지 4㎜ 낮은 레벨을 가질 수 있다. 또한 리드프레임(200)을 절곡하는 과정에서 도 20 및 도 21에 보인 것과 같이 제1 리드(230)와 제2 리드(240)도 함께 절곡할 수 있다. 또는 제1 리드(230)와 제2 리드(240)는 후속 공정에서 별도로 절곡할 수도 있다. Referring to FIG. 2, the
도 3은 본 발명의 일 실시 예에 따른 리드프레임 상에 제1 반도체 칩 및 제2 반도체 칩을 부착하는 단계를 나타내는 단면도이다. 3 is a cross-sectional view illustrating a step of attaching a first semiconductor chip and a second semiconductor chip on a lead frame according to an embodiment of the present invention.
도 3을 참조하면, 리드프레임(200)의 상면에 적어도 하나의 제1 반도체 칩(110) 및 적어도 하나의 제2 반도체 칩(120)을 부착한다. 제1 반도체 칩(110)은 리드프레임(200)의 제1 다이 어태치 패드(210) 상에 부착될 수 있고, 제2 반도체 칩(120)은 리드프레임(200)의 제2 다이 어태치 패드(220) 상에 부착될 수 있다. 제1 반도체 칩(110)과 제2 반도체 칩(120)은 각각 접착 물질층(150)을 이용하여 제1 다이 어태치 패드(210)와 제2 다이 어태치 패드(220) 상에 부착될 수 있다. 접착 물질층(150)은 도전성 물질로 이루어질 수 있다. 접착 물질층(150)은 예를 들면, 도전성 페이스트 또는 도전성 접착 필름일 수 있다. Referring to FIG. 3, at least one
제1 반도체 칩(110)은 드라이버 반도체 칩일 수 있고, 제2 반도체 칩(120)은 전력 트랜지스터 소자일 수 있다. The
예를 들어, 형성하고자 하는 반도체 패키지가 3상 모터를 구동하기 위한 인버터 회로를 구현하기 위한 반도체 패키지인 경우, 제2 반도체 칩(120)은 3의 배수의 개수를 가질 수 있다. 예를 들면, 제2 반도체 칩(120)은 6개일 수 있다. 또한 예를 들면, 제1 반도체 칩(110)은 1개, 2개 또는 3개일 수 있다. 제1 반도체 칩(110)은 상면에 복수의 패드를 가질 수 있다. 예를 들면, 제1 반도체 칩(110)의 상면에는 제1 반도체 칩(110)의 입력단 및 출력단을 위한 패드가 형성될 수 있다. For example, when the semiconductor package to be formed is a semiconductor package for implementing an inverter circuit for driving a three-phase motor, the
제2 반도체 칩(120)은 예를 들면, IGBT(Insulated Gate Bipolar Transistor) 소자일 수 있다. 제2 반도체 칩(120)은 적어도 하나의 상면 전극을 위한 패드와 하면 전극을 위한 패드를 가질 수 있다. 예를 들면, 제2 반도체 칩(120)의 적어도 하나의 상면 전극은 게이트 전극, 에미터 전극일 수 있고, 하면 전극은 콜렉터 전극일 수 있다. 예를 들면, 제2 반도체 칩(120)의 하면은 전체가 하면 전극인 콜렉터 전극일 수 있고, 상면에는 적어도 하나의 상면 전극을 위한 적어도 하나의 패드가 형성될 수 있다. The
제2 반도체 칩(120)이 IGBT 소자인 경우, 제2 다이 어태치 패드(220) 상에는 다이오드 소자(130)가 더 부착될 수 있다. 다이오드 소자(130)는 접착 물질층(150)을 이용하여 제2 다이 어태치 패드(220) 상에 부착될 수 있다. 다이오드 소자(130)는 상면에 복수의 패드를 가질 수 있다. 예를 들면, 다이오드 소자(130)의 상면에는 양단을 위한 패드가 형성될 수 있다. 다이오드 소자(130)는 제2 반도체 칩(120)에 대응되는 개수를 가질 수 있다. 예를 들면, 제2 반도체 칩(120)이 6개인 경우, 다이오드 소자(130)는 6개일 수 있다. When the
도 4는 본 발명의 일 실시 예에 따른 반도체 칩 패키지 조립체를 형성하는 단계를 나타내는 단면도이다. 4 is a cross-sectional view illustrating a step of forming a semiconductor chip package assembly according to an embodiment of the present invention.
도 4를 참조하면, 제1 반도체 칩(110) 및 제2 반도체 칩(120)과 전기적으로 연결되는 본딩 와이어(300)를 형성하여 반도체 칩 패키지 조립체(10)를 형성한다. 반도체 칩 패키지 조립체(10)는 리드프레임(200), 리드프레임(200) 상에 배치된 제1 및 제2 반도체 칩(110, 120), 제1 및 제2 반도체 칩(110, 120)과 전기적으로 연결되는 본딩 와이어(300)를 포함하도록 독립적으로 구성될 수 있다. Referring to FIG. 4, a
본딩 와이어(300)는 금, 구리, 알루미늄 중 적어도 하나의 금속을 포함할 수 있다. 본딩 와이어(300)는 제1 본딩 와이어(310) 및 제2 본딩 와이어(320)를 포함할 수 있다. 제1 본딩 와이어(310)와 제2 본딩 와이어(320)는 각각 동일한 물질로 이루어질 수 있으나, 이에 한정되지는 않는다. 제2 본딩 와이어(320)는 제1 본딩 와이어(310)보다 허용 부하 용량이 클 수 있다. 제1 본딩 와이어(310)는 제1 리드(230)와 제1 반도체 칩(110) 사이와 제1 반도체 칩과 제2 반도체 칩(120) 사이의 전기적 연결에 사용될 수 있고, 제2 본딩 와이어(320)는 제2 반도체 칩(120)과 제2 리드(240) 사이의 전기적 연결에 사용될 수 있다. 예를 들면, 제2 본딩 와이어(320)는 제2 반도체 칩(120)과 다이오드 소자(130) 사이의 전기적 연결과 다이오드 소자(130)와 제2 리드(240) 사이의 전기적 연결에 사용될 수 있다. The
도 5는 본 발명의 일 실시 예에 따른 반도체 패키지를 제조하기 위한 패키지 기판 조립체를 준비하는 단계를 나타내는 단면도이다. 5 is a cross-sectional view illustrating a step of preparing a package substrate assembly for manufacturing a semiconductor package according to an embodiment of the present invention.
도 5를 참조하면, 패키지 기판 조립체(900)는 전력 패키지 기판(850)의 상면에 완충 부재(800)가 부착되도록 독립적으로 구성될 수 있다. 전력 패키지 기판(850)은 예를 들면, 알루미늄 산화물, 알루미늄 질화물, 실리콘 산화물, 실리콘 질화물 및 베릴륨 산화물 중 적어도 어느 하나를 포함할 수 있다. 전력 패키지 기판(850)은 예를 들면, 세라믹 기판, DBC(Direct Bond Copper on Ceramic) 기판일 수 있다. 전력 패키지 기판(850)은 1㎜ 미만의 두께를 가질 수 있다. 전력 패키지 기판(850)은 예를 들면, 200㎛ 내지 700㎛의 두께를 가질 수 있다. Referring to FIG. 5, the
전력 패키지 기판(850) 상에는 완충 부재(800)는 부착하여 패키지 기판 조립체(900)를 형성한다. 완충 부재(800)는 후술할 서포트 핀에 의한 충격을 완화하여 전력 패키지 기판(850)의 변형 한계치를 넘지 않도록 할 수 있다. 즉, 완충 부재(800)는 전력 패키지 기판(850)의 변형 허용치를 흡수하는 탄성변형부재일 수 있다. On the
완충 부재(800)는 비-스테이지(B-stage) 상태일 수 있다. 비-스테이지 상태란 열경화성 수지의 초기 반응 단계인 에이-스테이지(A-stage) 상태에서 솔벤트는 제거되었지만, 경화는 진행되지 않은 상태로, 용융하지 않고, 용제에 팽윤하지만, 용해하지 않는 상태를 말한다. 따라서 일반적으로 열처리를 통하여 에이-스테이지 상태에서 비-스테이지 상태를 만들게 된다. 비-스테이지 상태는 접착성을 가질 수 있다. 참고로, 씨-스테이지(C-stage) 상태는 완전 경화가 된 상태를 의미한다. The
완충 부재(800)는 예를 들면, 접착제(adhesive), 에폭시, 페이스트 등과 같은 절연 물질로 이루어질 수 있다. 완충 부재(800)는 바인더 성분 및 경화 성분을 포함할 수 있다. 완충 부재(800)의 바인더 성분은 예를 들면, 아크릴계 고분자 수지 및/또는 에폭시 수지로 이루어질 수 있다. 완충 부재(800)의 경화 성분은 예를 들면, 에폭시 수지, 페놀계 경화수지 또는 페녹시 수지로 이루어질 수 있다. 완충 부재(800)는 경화촉매 또는 실란 케플링제와 같은 첨가제와 충진제를 더 포함할 수 있다. 상기 경화촉매는 예를 들면, 포스핀계, 이미다졸계 또는 아민계 경화촉매일 수 있다. 상기 실란 케플링제는 예를 들면, 머켑토 실란 커플링제 또는 에폭시 실란 커플링제일 수 있다. 상기 충진제는 예를 들면 실리카일 수 있다. The
완충 부재(800)는 전력 패키지 기판(850)의 변형 허용치를 흡수할 수 있는 소정의 두께를 가질 수 있으며, 이에 대해서는 후술하도록 한다. The
도 6은 본 발명의 일 실시 예에 따른 하부 금형 상에 패키지 기판 조립체를 거치하는 단계를 나타내는 단면도이다. 6 is a cross-sectional view illustrating a step of mounting a package substrate assembly on a lower mold according to an embodiment of the present invention.
도 6을 참조하면, 하부 금형(10B) 상에 완충 부재(800)가 부착된 전력 패키지 기판(850)인 패키지 기판 조립체(900)를 거치한다. 하부 금형(10B) 상면에는 후속 공정에서 하부 금형(10B)의 분리를 용이하게 하기 위한 이형 필름(release film, 도시 생략)이 부착될 수 있다. Referring to FIG. 6, a
도 6에서는 하부 금형(10B)이 평판 형태로 도시되었으나, 이에 한정되지 않으며, 전력 패키지 기판(850)이 거치되는 하부 금형(10B)의 부분이 평평한 상면을 가지는 한, 하부 금형(10B)은 다양한 형태를 가질 수 있다. The
도 7은 본 발명의 일 실시 예에 따른 반도체 칩 패키지 조립체를 패키지 기판 조립체 상에 부착하는 단계를 나타내는 단면도이다. 7 is a cross-sectional view illustrating a step of attaching a semiconductor chip package assembly according to an embodiment of the present invention to a package substrate assembly.
도 7을 참조하면, 반도체 칩 패키지 조립체(10)를 패키지 기판 조립체(900) 상에 부착한다. 완충 부재(800)는 비-스테이지 상태인 바, 접착성을 가질 수 있으며, 리드프레임(200)은 완충 부재(800)를 사이에 두고 전력 패키지 기판(850) 상에 부착될 수 있다.Referring to FIG. 7, a semiconductor
리드프레임(200)은 제2 다이 어태치 패드(220)의 부분이 완충 부재(800)를 사이에 두고 전력 패키지 기판(850) 상에 부착될 수 있다. 즉, 제2 다이 어태치 패드(200)의 하면에는 완충 부재(800)를 접착층으로 하여 전력 패키지 기판(850)이 부착될 수 있다. The
전력 패키지 기판(850), 완충 부재(800) 및 리드프레임(200)은 각각 제1 두께(t1), 제2 두께(t2) 및 제3 두께(t3)를 가질 수 있다. The
전력 패키지 기판(850)의 두께인 제1 두께(t1)는 리드프레임(200)의 두께인 제3 두께(t3)와 동일하거나 작은 값을 가질 수 있다. 완충 부재(800)의 두께인 제2 두께(t2)는 제3 두께(t3)의 20% 내지 50%의 값을 가질 수 있다. 예를 들면, 제1 두께(t1)가 500㎛인 경우, 제2 두께(t2)는 100㎛ 내지 250㎛일 수 있고, 제3 두께(t3)는 500㎛ 이하일 수 있다. The first thickness t1 which is the thickness of the
전력 패키지 기판은, 두께가 얇을수록 상대적으로 작은 값의 접합 케이스 열저항(junction-to-case thermal resistance, Rthjc)을 가진다. 그러나 전력 패키지 기판이 매우 얇은 경우에는 반도체 패키지를 제조하는 과정에서 가해지는 충격에 의하여 전력 패키지 기판에 크랙(crack)과 같은 손상이 발생할 수 있다. 따라서 반도체 패키지에 포함되는 통상적인 전력 패키지 기판은 상대적으로 리드프레임보다 큰 두께를 가진다. The power package substrate has a junction-to-case thermal resistance (Rthjc) that is relatively small as the thickness is thinner. However, when the power package substrate is very thin, damage such as cracks may occur in the power package substrate due to impact applied in the process of manufacturing the semiconductor package. Therefore, the conventional power package substrate included in the semiconductor package has a relatively larger thickness than the lead frame.
그러나 본 발명에 따른 반도체 패키지에 포함되는 전력 패키지 기판(850)은, 완충 부재(800)에 의하여 전력 패키지 기판(850)에 가해지는 충격이 완화되어, 전력 패키지 기판(850)의 변형 한계치를 넘지 않도록 할 수 있으므로, 리드프레임(200)과 동일하거나 얇은 두께를 가질 수 있다. However, in the
즉, 리드프레임(200)을 전력 패키지 기판(850) 상에 부착하기 위하여 리드프레임(200)에 가해지는 압력은 전력 패키지 기판(850)에 가해지는 충격이 될 수 있다. 그러나 리드프레임(200)과 전력 패키지 기판(850) 사이에 배치되는 완충 부재(800)가 비-스테이지 상태이기 때문에 리드프레임(200)에 가해지는 압력은 완충 부재(800)에 의하여 흡수되어, 전력 패키지 기판(850)에 가해지는 충격이 완화될 수 있다. 이를 위하여 완충 부재(800)의 두께는 리드프레임(200) 두께의 20% 내지 50%의 값을 가질 수 있다. That is, the pressure applied to the
따라서 전력 패키지 기판(850)의 두께가 상대적으로 얇아도, 전력 패키지 기판(850)이 손상되는 것을 방지할 수 있으며, 상대적으로 얇은 전력 패키지 기판(850)을 포함하도록 형성한 반도체 패키지는 우수한 접합 케이스 열저항을 가질 수 있다. Therefore, even if the thickness of the
도 8은 본 발명의 일 실시 예에 따른 상부 금형을 하부 금형과 결합하는 단계를 나타내는 단면도이다. 8 is a cross-sectional view illustrating a step of coupling an upper mold to a lower mold according to an embodiment of the present invention.
도 8을 참조하면, 상부 금형(10T)을 하부 금형(10B)에 결합하여 리드프레임(200)이 수용되는 캐비티(10C)가 형성된다. Referring to FIG. 8, a
도 8에서는 상부 금형(10B)이 평판 형태로 도시되었으나, 이에 한정되지 않으며, 하부 금형(10B)과 결합하여 리드프레임(200)이 수용되는 캐비티(10C)가 형성되는 한, 상부 금형(10T)은 다양한 형태를 가질 수 있다. The
캐비티(10C)의 양측이 오픈된 형태로 도시되었으나, 이는 도시의 편의를 위함이며 캐비티(10C)는 상부 금형(10T)과 하부 금형(10B)이 결합되어 수지 공급을 위한 부분과 공기 등의 가스 배출을 위한 부분 등 일부분을 제외하고는 밀폐된 공간의 형태를 가질 수 있다. The
또한 캐비티(10C)는 형성하고자 하는 반도체 패키지의 외형에 대응하는 형태의 공간일 수 있다. The
상부 금형(10T)의 하면, 즉 상부 금형(10T)의 캐비티(10C) 방향의 표면에는 후속 공정에서 상부 금형(10T)의 분리를 용이하게 하기 위한 이형 필름(도시 생략)이 부착될 수 있다. A release film (not shown) for facilitating the separation of the
도 9는 본 발명의 일 실시 예에 따른 서포트 핀으로 리드프레임에 압력을 가하는 단계를 나타내는 단계를 나타내는 단면도이다.9 is a cross-sectional view illustrating a step of applying pressure to a lead frame with a support pin according to an embodiment of the present invention.
도 9를 참조하면, 상부 금형(10T)을 통하여 서포트 핀(20)이 캐비티(10C) 내부로 제공된다. 서포트 핀(20)은 리드프레임(200)에 압력을 가하여, 캐비티(10C) 내로 수지가 주입되는 동안, 리드프레임(200)을 지지할 수 있다. 서포트 핀(20)은 제2 다이 어태치 패드(220)의 상면 중 제2 반도체 칩(120) 및 다이오드 소자(130)가 부착되지 않은 부분에 압력을 가할 수 있다. 예를 들면, 서포트 핀(20)은 리드프레임(200)에 수백N의 압력을 가할 수 있다. Referring to FIG. 9, the
또한 서포트 핀(20)에 의하여 리드프레임(200)의 하면에 부착된 전력 패키지 기판(850)은 하부 금형(10B)과 밀착될 수 있다. The
서포트 핀(20)이 리드프레임(200)에 가하는 압력에 의하여 리드프레임(200)이 일부 변형될 수 있으나, 왼충 부재(800)에 의하여 리드프레임(200)이 변형이 흡수되거나 완화되어 전력 패키지 기판(850)은 변형되지 않거나, 변형 한계치를 넘지 않을 수 있다. 또는 서포트 핀(20)이 리드프레임(200)에 가하는 압력에 의하여 리드프레임(200)이 직접 변형되지 않는 경우에도, 서포트 핀(20)이 리드프레임(200)에 접촉할 때 가해지는 충격이 발생할 수 있으나, 완충 부재(800)에 의하여 서포트 핀(20)에 의하여 리드프레임(200)에 가해진 충격이 완충 분재(800)에 의하여 흡수되거나 완화되어 전력 패키지 기판(850)에는 충격이 가해지지 않거나, 변형 한계치를 넘지 않는 충격만이 가해질 수 있다. The
이와 같이 완충 부재(800)가 변형 및/또는 충격을 흡수하거나 완화하기 위하여 완충 부재(800)의 두께인 제2 두께(t2)는 리드프레임(200)의 두께인 제3 두께(t3)의 20% 내지 50%의 값을 가질 수 있다. 이에 따라 전력 패키지 기판(850)의 두께인 제1 두께(t1)는 제3 두께(t3)와 동일하거나 작은 값인 상대적으로 얇은 두께인 가지는 경우에도 손상이 되지 않을 수 있으며, 상대적으로 얇은 전력 패키지 기판(850)을 포함하도록 형성한 반도체 패키지는 우수한 접합 케이스 열저항을 가질 수 있다. The second thickness t2 which is the thickness of the cushioning
도 10은 본 발명의 일 실시 예에 따른 상부 금형과 하부 금형에 의하여 형성되는 캐비티에 수지를 주입하는 단계를 나타내는 단면도이다.10 is a cross-sectional view illustrating a step of injecting resin into a cavity formed by an upper mold and a lower mold according to an embodiment of the present invention.
도 10을 참조하면, 상부 금형(10T)과 하부 금형(10B)이 결합하여 형성되며, 리드프레임(200)이 수용된 캐비티(10C)에 수지(700)를 주입한다. 수지(700)는 예를 들면, EMC(Epoxy Mold Compound)로 이루어질 수 있다. 10, the
수지(700)가 캐비티(10C)에 주입되는 동안, 서포트 핀(20)은 리드프레임(200)의 제2 다이 어태치 패드(220)에 압력을 가하여, 제2 다이 어태치 패드(220)의 하면에 부착된 전력 패키지 기판(850)과 하부 프레임(10B)이 밀착되도록 하여, 전력 패키지 기판(850)과 하부 프레임(10B) 사이에 수지(700)가 주입되지 않도록 할 수 있다. The support pins 20 apply a pressure to the second die attach
도 11은 본 발명의 일 실시 예에 따른 서포트 핀을 제거하는 단계를 나타내는 단면도이다. 11 is a cross-sectional view illustrating a step of removing a support pin according to an embodiment of the present invention.
도 11을 참조하면, 수지(700)가 캐비티(10C)에 주입된 후, 서포트 핀(20)을 캐비티(10C) 내로부터 제거한다. 서포트 핀(20)은 캐비티(10C) 내에 수지(700)의 주입이 완료된 후에, 캐비티(10C) 내로부터 제거될 수도 있으나, 이에 한정되지는 않으며, 캐비티(10C) 내로 일정량 이상의 수지(700)가 주입된 후에, 서포트 핀(20)이 캐비티(10C) 내로부터 제거되고, 이후에 캐비티(10C) 내를 모두 채우도록 수지(700)의 주입이 추가로 진행될 수 있다. Referring to Fig. 11, after the
예를 들면, 제2 다이 어태치 패드(220)와 상부 금형(10T) 사이의 캐비티(10C)의 공간이 소정량 이상의 수지(700)에 의하여 채워지는 경우, 서포트 핀(20)이 제2 다이 어태치 패드(220)에 압력을 가하지 않아도, 이미 채워진 수지(700)에 의하여 제2 다이 어태치 패드(220)에 압력이 가해지기 때문에, 추가적인 수지(700)의 주입이 이루어져도 제2 다이 어태치 패드(220)의 하면에 부착된 전력 패키지 기판(850)과 하부 프레임(10B)을 밀착시킬 수 있어, 전력 패키지 기판(850)과 하부 프레임(10B) 사이에 수지(700)가 주입되지 않을 수 있다. For example, when the space of the
도 12는 본 발명의 일 실시 예에 따른 수지와 완충 부재를 경화시키는 단계를 나타내는 단면도이다. 12 is a cross-sectional view showing a step of curing a resin and a buffer member according to an embodiment of the present invention.
도 12를 참조하면, 캐비티(10C) 내에 수지(도 11의 700)의 주입을 완료한 후, 열처리를 통하여 경화된 수지(710)를 형성한다. 경화된 수지(710)는 몰딩층이라 호칭할 수 있다. Referring to FIG. 12, after the injection of the resin (700 in FIG. 11) into the
경화된 수지(710)를 형성하기 위한 열처리는, 비-스테이지 상태인 완충 부재(도 11의 800)를 함께 경화시켜, 씨-스테이지(C-stage) 상태로 변화되어 경화 부재(810)를 형성할 수 있다. 경화 부재(810)는 경화된 완충 부재라 호칭할 수 있다. 즉, 패키지 기판 조립체(910)는 경화된 완충 부재(810)와 반도체 패키지 기판(850)를 포함할 수 있다. The heat treatment for forming the cured
경화된 수지(710)를 형성하기 위한 열처리는 예를 들면 약 125℃의 온도에서 수행될 수 있다. 또는 경화된 수지(710)와 함께 경화 부재(810)를 형성하기 위하여 125℃보다 높은 온도에서 열처리가 수행될 수 있다. The heat treatment for forming the cured
도 13은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다. 13 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.
도 12 및 도 13을 함께 참조하면, 경화된 수지(710)를 감싸고 있는 상부 금형(10T) 및 하부 금형(10B)을 제거하여 반도체 패키지(1000)를 완성한다. Referring to FIGS. 12 and 13, the
반도체 패키지(1000)는 제1 반도체 칩(110), 제2 반도체 칩(120), 다이오드 소자(130), 리드프레임(200), 본딩 와이어(300), 경화된 수지(710) 및 전력 패키지 기판(850)을 포함한다. 경화된 수지(710)는 제1 반도체 칩(110), 제2 반도체 칩(120), 다이오드 소자(130) 및 본딩 와이어(300)를 감쌀 수 있다. 경화된 수지(710)는 리드프레임(200)의 일부분을 감쌀 수 있다. 리드프레임(200)의 제1 리드(230) 및 제2 리드(240)의 적어도 일부분은 경화된 수지(710)에 의하여 노출될 수 있다. The
전력 패키지 기판(850)의 하면은 경화된 수지(710)에 의하여 노출될 수 있다. 즉, 전력 패키지 기판(850)의 하면은 반도체 패키지(1000)의 하면에 노출될 수 있다. The lower surface of the
전력 패키지 기판(850)은 경화된 수지(710)를 형성하는 공정 중에 하부 금형(10B) 상에 거치되는바, 반도체 패키지(1000)의 하면인 경화된 수지(710)의 하면과 전력 패키지 기판(850)의 하면은 동일 평면을 이룰 수 있다. The
본 발명에 따른 반도체 패키지의 제조 방법에 의하여 제조된 반도체 패키지(1000)는 상대적으로 얇은 두께를 가지는 전력 패키지 기판(850)을 포함할 수 있다. 예를 들면, 전력 패키지 기판(850)의 두께인 제1 두께(t1)는 리드프레임(200)의 두께인 제3 두께(t3)와 동일하거나 작은 값을 가질 수 있다. 따라서 반도체 패키지(1000)의 두께를 최소화할 수 있다. The
또한 상대적으로 얇은 두께를 가지는 전력 패키지 기판(850)은 작은 값의 접합 케이스 열저항을 가지는 바, 반도체 패키지(1000)의 내부에서 발생하는 열, 예를 들면, 제2 반도체 칩(120) 및/또는 다이오드 소자(130)에서 발생하는 열이 외부로 쉽게 방출될 수 있다. The
따라서 상대적으로 고가인 DBC 기판을 사용하지 않아도 열 방출 특성이 우수한 반도체 패키지를 제조할 수 있는 바, 반도체 패키지(1000)의 제조 비용이 감소될 수 있다. Therefore, it is possible to manufacture a semiconductor package having excellent heat dissipation characteristics without using a relatively expensive DBC substrate, so that the manufacturing cost of the
도 14 및 도 15는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 도 14 및 도 15에 관한 설명 중 도 1 내지 도 13과 중복된 내용은 생략될 수 있다. 14 and 15 are cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention. 14 and Fig. 15 may be omitted from the description of Figs.
도 14는 본 발명의 일 실시 예에 따른 전력 패키지 기판의 상면에 예비 완충 물질층을 형성하는 단계를 나타내는 단면도이다.14 is a cross-sectional view illustrating a step of forming a preliminary buffer material layer on a top surface of a power package substrate according to an embodiment of the present invention.
도 14를 참조하면, 하부 금형(10B) 상에 전력 패키지 기판(850)을 거치한다. 이후, 전력 패키지 기판(850)의 상면에 에이-스테이지 상태의 예비 완충 물질층(800a)을 형성한다. 예비 완충 물질층(800a)은, 코팅, 분무 등의 방식으로 전력 패키지 기판(850)의 상면에 형성할 수 있다. 예비 완충 물질층(800a)은 용매(solvent)를 포함할 수 있다. Referring to FIG. 14, the
도 15는 본 발명의 일 실시 예에 따른 패키지 기판 조립체를 형성하는 단계를 나타내는 단면도이다.15 is a cross-sectional view illustrating a step of forming a package substrate assembly according to an embodiment of the present invention.
도 14 및 도 15를 참조하면, 전력 패키지 기판(850) 상에 에이-스테이지 상태의 예비 완충 물질층(800a)을 형성한 후, 예비 완충 물질층(800a)에 포함된 용매를 제거하여 비-스테이지 상태의 완충 부재(800)를 형성하여, 전력 패키지 기판(850) 상에 완충 부재(800)가 부착된 패키지 기판 조립체(900)를 형성한다. 완충 부재(800)를 형성하기 위하여 상대적으로 저온의 열처리를 수행할 수 있다. 예를 들면, 상온보다 높고, 완충 부재(800)를 경화시키는 온도보다 낮은 온도인 40℃ 내지 80℃ 사이의 온도에서 열처리를 수행하여, 비-스테이지 상태의 완충 부재(800)를 형성할 수 있다. 14 and 15, after forming the a-stage state
이후, 도 7 내지 도 13에서 보인 과정을 통하여 반도체 패키지를 형성할 수 있다. Thereafter, the semiconductor package can be formed through the processes shown in FIGS.
도 16은 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도이다. 도 16에 관한 설명 중 도 1 내지 도 13과 중복된 내용은 생략될 수 있다. 16 is a cross-sectional view illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention. The description of FIG. 16 overlapping with those of FIGS. 1 to 13 may be omitted.
도 16을 참조하면, 리드 프레임(200)의 하면에 완충 부재(800)를 접착층으로 하여 전력 패키지 기판(850)을 부착한다. 구체적으로 리드 프레임(200)의 제2 다이 어태치 패드(220)의 하면에 전력 패키지 기판(850)을 부착한다. Referring to FIG. 16, the
제2 다이 어태치 패드(220)의 하면에 전력 패키지 기판(850)을 부착하기 위하여, 완충 부재(800)를 제2 다이 어태치 패드(220)의 하면에 먼저 부착한 후, 전력 패키지 기판(850)을 완충 부재(800)의 하면에 부착할 수 있다. 또는 제2 다이 어태치 패드(220)의 하면에 전력 패키지 기판(850)을 부착하기 위하여, 완충 부재(800)를 전력 패키지 기판(850)의 상면에 먼저 부착하여 패키지 기판 구조체(900)를 형성한 후, 제2 다이 어태치 패드(220)의 하면을 패키지 기판 구조체(900)의 완충 부재(800)의 상면에 부착할 수 있다. The
이후, 도 7 내지 도 13에서 보인 과정을 통하여 반도체 패키지를 형성할 수 있다. Thereafter, the semiconductor package can be formed through the processes shown in FIGS.
도 17은 본 발명의 일 실시 예에 따른 반도체 패키지의 구성도이다. 17 is a configuration diagram of a semiconductor package according to an embodiment of the present invention.
도 17을 참조하면, 반도체 패키지(1000)는 제1 반도체 칩(110), 제2 반도체 칩(120) 및 다이오드 소자(130)를 포함한다.Referring to FIG. 17, a
제1 반도체 칩(110)은 드라이버 반도체 칩(110)이라 병용할 수 있다. 제2 반도체 칩(120)은 복수의 트랜지스터 소자(120WH, 120WL, 120VH, 120VL, 120UH, 120UL)일 수 있다. 다이오드 소자(130)는 복수의 다이오드 소자(130WH, 130WL, 130VH, 130VL, 130UH, 130UL)일 수 있다. 반도체 패키지(1000)는 예를 들면, 3상 모터를 구동하기 위한 인버터 회로를 구현하기 위한 반도체 패키지일 수 있다. 반도체 패키지(1000)는 예를 들면, DIP(Dual In-line Package) 또는 SMD(Surface Mount Device)로 구현될 수 있다. The
복수의 트랜지스터 소자(120WH, 120WL, 120VH, 120VL, 120UH, 120UL) 및 복수의 다이오드 소자(130WH, 130WL, 130VH, 130VL, 130UH, 130UL) 각각은 개별 소자(discrete device)일 수 있다. 복수의 트랜지스터 소자(120WH, 120WL, 120VH, 120VL, 120UH, 120UL)는 W-상(W-phase) 상부 암(arm) 트랜지스터 소자(120WH), W-상 하부 암 트랜지스터 소자(120WL), V-상(V-phase) 상부 암 트랜지스터 소자(120VH), V-상 하부 암 트랜지스터 소자(120VL), U-상(U-phase) 상부 암 트랜지스터 소자(120UH) 및 U-상 하부 암 트랜지스터 소자(120UL)를 포함할 수 있다. 복수의 다이오드 소자(130WH, 130WL, 130VH, 130VL, 130UH, 130UL)는 W-상 상부 암 다이오드(130WH), W-상 하부 암 다이오드(130WL), V-상 상부 암 다이오드(130VH), V-상 하부 암 다이오드(130VL), U-상 상부 암 다이오드(130UH) 및 U-상 하부 암 다이오드(130UL)를 포함할 수 있다. Each of the plurality of transistor elements 120WH, 120WL, 120VH, 120VL, 120UH and 120UL and the plurality of diode elements 130WH, 130WL, 130VH, 130VL, 130UH and 130UL may be discrete devices. A plurality of transistor elements 120WH, 120WL, 120VH, 120VL, 120UH and 120UL are connected to the W-phase upper arm transistor element 120WH, the W-upper and lower arm transistor element 120WL, The upper V-phase upper transistor element 120VH, the upper V-upper lower arm transistor element 120VL, the U-phase upper arm transistor element 120UH and the U- ). Upper upper arm diode 130WH, W-upper upper arm diode 130WL, V-upper upper arm diode 130VH, V-phase upper arm diode 130WL, Upper and lower arm diode 130VL, U-upper upper arm diode 130UH and U-upper lower arm diode 130UL.
복수의 트랜지스터 소자(120WH, 120WL, 120VH, 120VL, 120UH, 120UL)는 예를 들면, 전력 트랜지스터 소자일 수 있다. 복수의 트랜지스터 소자(120WH, 120WL, 120VH, 120VL, 120UH, 120UL) 각각은 예를 들면, IGBT(Insulated Gate Bipolar Transistor) 소자일 수 있다. The plurality of transistor elements 120WH, 120WL, 120VH, 120VL, 120UH, 120UL may be, for example, power transistor elements. Each of the plurality of transistor elements 120WH, 120WL, 120VH, 120VL, 120UH, and 120UL may be, for example, an IGBT (Insulated Gate Bipolar Transistor) element.
본 발명의 명세서에서 IGBT-다이오드 소자라 함은, 1개의 IGBT인 트랜지스터 소자와 1개의 다이오드 소자가 병렬로 연결된 것을 의미할 수 있다. 예를 들면, IGBT-다이오드 소자는 IGBT의 에미터 및 컬렉터 사이에 다이오드 소자가 병렬로 연결될 수 있다. In the specification of the present invention, an IGBT-diode element may mean that a transistor element, which is one IGBT, and one diode element are connected in parallel. For example, the IGBT-diode device can be connected in parallel with the diode device between the emitter and collector of the IGBT.
예를 들면, W-상 상부 암 트랜지스터 소자(120WH)와 W-상 상부 암 다이오드(130WH)는 W-상 상부 암 IGBT-다이오드 소자, W-상 하부 암 트랜지스터 소자(120WL)와 W-상 하부 암 다이오드(130WL)는 W-상 하부 암 IGBT-다이오드 소자, V-상 상부 암 트랜지스터 소자(120VH)와 V-상 상부 암 다이오드(130VH)는 V-상 상부 암 IGBT-다이오드 소자, V-상 하부 암 트랜지스터 소자(120VL)와 V-상 하부 암 다이오드(130VL)는 V-상 하부 암 IGBT-다이오드 소자, U-상 상부 암 트랜지스터 소자(120UH)와 U-상 상부 암 다이오드(130UH)는 U-상 상부 암 IGBT-다이오드 소자, U-상 하부 암 트랜지스터 소자(120UL)와 U-상 하부 암 다이오드(130UL)는 U-상 하부 암 IGBT-다이오드 소자일 수 있다. For example, the W-upper upper arm transistor element 120WH and the W-upper upper arm diode 130WH are connected to the W-upper upper arm IGBT-diode element, the W-upper upper arm transistor element 120WL and the W- Upper arm IGBT-diode element, V-upper upper arm transistor element 120VH and V-upper upper arm diode 130VH are connected to V-upper upper arm IGBT-diode element, V- The lower arm transistor element 120VL and the V-upper upper arm diode 130VL are connected to the V-upper lower arm IGBT-diode element, the U-upper upper arm transistor element 120UH and the U- The upper upper arm IGBT-diode element, the U-upper lower arm transistor element 120UL and the U-upper lower arm diode 130UL may be U-upper and lower arm IGBT-diode elements.
반도체 패키지(1000)는 3상 모터를 구동하기 위한 인버터 회로를 구현하기 위한 것일 수 있으나, 이에 제한되지 않으며, 예를 들면, 2상 모터를 구동하기 위한 인버터 회로를 구현하기 위한 것일 수 있다. The
반도체 패키지(1000)가 3상 모터를 구동하기 위한 인버터 회로를 구현하기 위한 것인 경우, 반도체 패키지(1000)는 3개의 상부 암 IGBT-다이오드 소자와 3개의 하부 암 IGBT-다이오드 소자를 포함하는 6개의 IGBT-다이오드 소자를 포함할 수 있다. When the
반도체 패키지(1000)는 W-상 상부 암과 하부 암 각각을 위한 입력 신호를 제공받는 제1 입력단(IN(WH), IN(WL)), V-상 상부 암과 하부 암 각각을 위한 입력 신호를 제공받는 제2 입력단(IN(VH), IN(VL)) 및 U-상 상부 암과 하부 암 각각을 위한 입력 신호를 제공받는 제3 입력단(IN(UH), IN(UL))을 구비할 수 있다. 또한 반도체 패키지(1000)는 W-상, V-상 및 U-상 각각의 IGBT-다이오드 소자를 위한 바이어스 전압 입력단(VB(W), VB(V), VB(U))을 구비할 수 있다. The
또한 반도체 패키지(1000)는 드라이버 반도체 칩(110), 복수의 트랜지스터 소자(120WH, 120WL, 120VH, 120VL, 120UH, 120UL) 및 복수의 다이오드 소자(130WH, 130WL, 130VH, 130VL, 130UH, 130UL)를 위한 공통 바이어스 전압 입력단(VCC) 및 공통 그라운드 입력단(COM)과 결함 신호단(VF)과 단락 전류 검출을 위한 커패시터 입력단(CSC)을 더 구비할 수 있다. The
반도체 패키지(1000)는 W-상 출력 신호를 제공하는 제1 출력단(W), V-상 출력 신호를 제공하는 제2 출력단(V), U-상 출력 신호를 제공하는 제3 출력단(U)을 구비할 수 있다. 또한 반도체 패키지(1000)는 W-상, V-상, U-상 각각을 위한 전류 검출 단자(NW, NV, NU), 및 구동 전원 단자(P)를 구비할 수 있다. W-상, V-상, U-상 각각을 위한 전류 검출 단자(NW, NV, NU), 및 구동 전원 단자(P)는 W-상, V-상, U-상 각각을 위한 네거티브 DC-링크 단(NW, NV, NU) 및 포지시트 DC-링크 단이라 호칭할 수 있다. The
드라이버 반도체 칩(110)은 반도체 패키지(1000)의 제1 내지 제3 입력단(IN(WH), IN(WL, IN(VH), IN(VL), IN(UH), IN(UL)), 바이어스 전압 입력단(VB(W), VB(V), VB(U)), 공통 바이어스 전압 입력단(VCC), 공통 그라운드 입력단(COM), 결함 신호단(VF) 및 커패시터 입력단(CSC) 각각에 대응되는 입력단(IN(WH), IN(WL), IN(VH), IN(VL), IN(UH), IN(UL), VB(W), VB(V), VB(U), VF, CSC, VCC, COM)을 구비할 수 있다. 드라이버 반도체 칩(110)의 입력단(IN(WH), IN(WL), IN(VH), IN(VL), IN(UH), IN(UL), VB(W), VB(V), VB(U), VF, CSC, VCC, COM)과 반도체 패키지(1000)의 입력단(IN(WH), IN(WL), IN(VH), IN(VL), IN(UH), IN(UL), VB(W), VB(V), VB(U), VF, CSC, VCC, COM)은 각각 서로 대응되도록 전기적으로 연결되는 바, 본 명세서에서는 입력단(IN(WH), IN(WL), IN(VH), IN(VL), IN(UH), IN(UL), VB(W), VB(V), VB(U), VF, CSC, VCC, COM)을 드라이버 반도체 칩(110)과 반도체 패키지(1000) 각각에 대하여 특별히 구분하지 않고 호칭할 수 있다. The
드라이버 반도체 칩(110)은 각각 3개의 상부 암 출력단(HO), 하부 암 출력단(LO) 및 3개의 센스 출력단(VS)을 구비할 수 있다. 3개의 상부 암 출력단(HO)은 각각 상부암 구동 신호를 출력할 수 있고, 3개의 하부 암 출력단(LO)은 각각 하부암 구동 신호를 출력할 수 있다. 3개의 상부 암 출력단(HO)은 각각 W-상 상부 암 트랜지스터 소자(120WH), V-상 상부 암 트랜지스터 소자(120VH) 및 U-상 상부 암 트랜지스터 소자(120UH)의 게이트에 연결되어 W-상 상부 암 구동신호, V-상 상부 암 구동신호 및 U-상 상부 암 구동신호를 제공할 수 있다. 3개의 하부 암 출력단(LO)은 각각 W-상 하부 암 트랜지스터 소자(120WL), V-상 하부 암 트랜지스터 소자(120VL) 및 U-상 하부 암 트랜지스터 소자(120UL)의 게이트에 연결되어, W-상 하부 암 구동신호, V-상 하부 암 구동신호 및 U-상 하부 암 구동신호를 제공할 수 있다. 3개의 센스 출력단(VS)은 각각 W-상 상부 암 트랜지스터 소자(120WH), V-상 상부 암 트랜지스터 소자(120VH) 및 U-상 상부 암 트랜지스터 소자(120UH)의 에미터 또는 센스 터미널(sense terminal)에 연결될 수 있다. The
W-상 상부 암 트랜지스터 소자(120WH), V-상 상부 암 트랜지스터 소자(120VH) 및 U-상 상부 암 트랜지스터 소자(120UH)의 컬렉터는 함께 반도체 패키지(1000)의 구동 전원 단자(P)에 연결될 수 있다. W-상 상부 암 트랜지스터 소자(120WH)의 에미터와 W-상 하부 암 트랜지스터 소자(120WL)의 컬렉터는 함께 반도체 패키지(1000)의 제1 출력단(W)에 연결될 수 있다. V-상 상부 암 트랜지스터 소자(120VH)의 에미터와 V-상 하부 암 트랜지스터 소자(120VL)의 컬렉터는 함께 반도체 패키지(1000)의 제2 출력단(V)에 연결될 수 있다. U-상 상부 암 트랜지스터 소자(120UH)의 에미터와 U-상 하부 암 트랜지스터 소자(120UL)의 컬렉터는 함께 반도체 패키지(1000)의 제3 출력단(U)에 연결될 수 있다. W-상 하부 암 트랜지스터 소자(120WL), V-상 하부 암 트랜지스터 소자(120VL) 및 U-상 하부 암 트랜지스터 소자(120UL)의 에미터는 각각 반도체 패키지(1000)의 W-상, V-상 및 U-상을 위한 전류 검출 단자(NW, NV, NU)에 연결될 수 있다. The collector of the W-upper upper transistor element 120WH, V-upper upper transistor element 120VH and U-upper upper transistor element 120UH are connected together to the driving power terminal P of the
반도체 패키지(1000)가 1개의 드라이버 반도체 칩(110)을 구비하는 경우, 공통 바이어스 전압 입력단(VCC) 및 공통 그라운드 입력단(COM)과 결함 신호단(VF)과 커패시터 입력단(CSC) 각각은 1개씩이 구비될 수 있다. When the
드라이버 반도체 칩(110)은 인터록 기능(inter-lock function)을 수행할 수 있다. 인터록 기능은 전기적으로 설정 조건을 만족하지 않은 경우에 해당 기기가 동작되지 않도록 제어하는 것을 의미한다. 즉, 드라이버 반도체 칩(110)은 인터록 기능을 수행하므로, 하나의 진행 중인 동작(operation in progress)이 완료되기 전까지 다른 동작이 시작되지 않도록 할 수 있다. The
예를 들면, W-상 상부암을 위한 입력 신호를 제공받는 제1 상부 입력단(IN(WH))이 HIGH일 때, W-상 하부 암을 위한 입력 신호를 제공받는 제1 하부 입력단(IN(WL))이 HIGH가 되는 경우, W-상을 위한 상부 암 출력단(HO)은 HIGH로, 하부 암 출력단(LO)은 LOW로 유지될 수 있다. 제1 하부 입력단(IN(WL))이 HIGH일 때, W-상 하부 암을 위한 입력 신호를 제공받는 제1 상부 입력단(IN(WH))이 HIGH가 되는 경우, W-상을 위한 하부 암 출력단(LO)은 HIGH로, 상부 암 출력단(HO)은 LOW로 유지될 수 있다. 또한 제1 상부 입력단(IN(WH))과 제1 하부 입력단(IN(WL))이 동시에 HIGH가 되는 경우, W-상을 위한 상부 암 출력단(HO)은 HIGH로, 하부 암 출력단(LO)은` LOW로 될 수 있다. 유지될 수 있다. 또한 제2 입력단(IN(VH), IN(VL)) 및 제3 입력단(IN(UH), IN(VH))에 대해서도 동일하게 인터록 기능이 수행될 수 있는 바, 설명은 생략하도록 한다. For example, when the first upper input IN (WH) supplied with the input signal for the W-upper upper arm is HIGH, the first lower input IN ( WL becomes HIGH, the upper arm output terminal HO for the W-phase can be held at HIGH and the lower arm output terminal LO can be held at LOW. When the first upper input IN (WL) receiving the input signal for the W-upper lower arm becomes HIGH when the first lower input IN (WL) is HIGH, the lower arm for the W- The output terminal LO can be held HIGH and the upper arm output terminal HO can be held LOW. When the first upper input terminal IN and the first lower input terminal IN are simultaneously HIGH, the upper arm output terminal HO for the W-phase is HIGH and the lower arm output terminal LO is for the W- Can be `LOW '. Can be maintained. Since the interlock function can also be performed for the second input terminals IN (VH) and IN (VL) and the third input terminals IN (UH) and IN (VH), the description will be omitted.
그러나 반도체 패키지(1000)가 1개의 드라이버 반도체 칩(110)을 구비하는 것에 한정되지 않으면, 예를 들면, 반도체 패키지(1000)는 2개 또는 3개의 드라이버 반도체 칩을 구비할 수 있다. 반도체 패키지(1000)가 2개의 드라이버 반도체 칩을 구비하는 경우, 하나의 드라이버 반도체 칩은 W-상, V-상 및 U-상 상부 암 트랜지스터 소자(120WH, 120VH, 120UH)를 제어하기 위하여 사용되고, 다른 하나의 드라이버 반도체 칩은 W-상, V-상 및 U-상 하부 암 트랜지스터 소자(120WL, 120VL, 120UL)를 제어하기 위하여 사용될 수 있다. 반도체 패키지(1000)가 3개의 드라이버 반도체 칩을 구비하는 경우, 3개의 드라이버 반도체 칩 각각은 W-상 상부/하부 암 트랜지스터 소자(120WH, 120WL), V-상 상부/하부 암 트랜지스터 소자(120UH, 120UL) 및 U-상 상부/하부 암 트랜지스터 소자(120UH, 120UL)를 제어하기 위하여 사용될 수 있다.However, if the
도 18은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다. 도 18에 대한 설명 중 도 1 내지 도 16과 중복되는 내용은 생략될 수 있다. 18 is a cross-sectional view showing a semiconductor package according to an embodiment of the present invention. The description overlapping with FIGS. 1 to 16 in the description of FIG. 18 may be omitted.
도 18을 참조하면, 반도체 패키지(1000a)는 제1 반도체 칩(110), 제2 반도체 칩(122), 리드프레임(200), 본딩 와이어(300), 경화된 수지(710) 및 전력 패키지 기판(850)을 포함한다. 18, the
제2 반도체 칩(122)은 예를 들면, 전력 MOSFET(power Metal Oxide Semiconductor Field-Effect Transistor) 소자일 수 있다. 전력 MOSFET 소자인 제2 반도체 칩(122)은 소스와 드레인 사이에 바디 다이오드(body-diode)가 형성될 수 있다. 따라서 반도체 패키지(1000a)는 도 13에 보인 반도체 패키지(1000)와 같은 별도의 다이오드 소자(130)를 포함하지 않을 수 있다. The
반도체 패키지(1000a)는 리드프레임(200)의 제2 다이 어태치 패드(220)에 제2 반도체 칩(122)을 부착하고, 제2 본딩 와이어(320)가 제2 반도체 칩(122)과 제2 리드(240) 사이의 전기적 연결에 사용될 수 있다. 즉, 반도체 패키지(1000a)는 도 13에 보인 다이오드 소자(130)를 제외하면 도 1 내지 도 17에서 설명한 반도체 패키지(1000)의 제조 방법과 유사한 방법에 의하여 형성할 수 있는 바, 자세한 방법은 생략하도록 한다. The
경화된 수지(710)는 제1 반도체 칩(110), 제2 반도체 칩(122), 및 본딩 와이어(300)를 감쌀 수 있다. 경화된 수지(710)는 리드프레임(200)의 일부분을 감쌀 수 있다. 리드프레임(200)의 제1 리드(230) 및 제2 리드(240)의 적어도 일부분은 경화된 수지(710)에 의하여 노출될 수 있다. The cured
전력 패키지 기판(850)의 하면은 경화된 수지(710)에 의하여 노출될 수 있다. 즉, 전력 패키지 기판(850)의 하면은 반도체 패키지(1000a)의 하면에 노출될 수 있다. The lower surface of the
전력 패키지 기판(850)은 경화된 수지(710)를 형성하는 공정 중에 하부 금형(10B) 상에 거치되는바, 반도체 패키지(1000a)의 하면인 경화된 수지(710)의 하면과 전력 패키지 기판(850)의 하면은 동일 평면을 이룰 수 있다. The
본 발명에 따른 반도체 패키지의 제조 방법에 의하여 제조된 반도체 패키지(1000a)는 상대적으로 얇은 두께를 가지는 전력 패키지 기판(850)을 포함할 수 있다. 예를 들면, 전력 패키지 기판(850)의 두께인 제1 두께(t1)는 리드프레임(200)의 두께인 제3 두께(t3)와 동일하거나 작은 값을 가질 수 있다. 따라서 반도체 패키지(1000a)의 두께를 최소화할 수 있다. The
또한 상대적으로 얇은 두께를 가지는 전력 패키지 기판(850)은 작은 값의 접합 케이스 열저항을 가지는 바, 반도체 패키지(1000a)의 내부에서 발생하는 열, 예를 들면, 제2 반도체 칩(122)에서 발생하는 열이 외부로 쉽게 방출될 수 있다.In addition, the
따라서 상대적으로 고가인 DBC 기판을 사용하지 않아도 열 방출 특성이 우수한 반도체 패키지를 제조할 수 있는 바, 반도체 패키지(1000a)의 제조 비용이 감소될 수 있다. Accordingly, a semiconductor package having excellent heat dissipation characteristics can be manufactured without using a relatively expensive DBC substrate, so that the manufacturing cost of the
도 19는 본 발명의 일 실시 예에 따른 반도체 패키지의 구성도이다. 도 19에 대한 설명 중 도 17에 대한 설명과 중복되는 내용은 생략될 수 있다. 19 is a configuration diagram of a semiconductor package according to an embodiment of the present invention. The description of FIG. 19 which is the same as the description of FIG. 17 may be omitted.
도 19를 참조하면, 반도체 패키지(1000a)는 제1 반도체 칩(110) 및 제2 반도체 칩(122)을 포함한다. 제1 반도체 칩(110)은 드라이버 반도체 칩(110)이라 병용할 수 있다. 제2 반도체 칩(122)은 복수의 트랜지스터 소자(122WH, 122WL, 122VH, 122VL, 122UH, 122UL)일 수 있다. 반도체 패키지(1000a)는 예를 들면, 3상 모터를 구동하기 위한 인버터 회로를 구현하기 위한 반도체 패키지일 수 있다. 반도체 패키지(1000a)는 예를 들면, DIP(Dual In-line Package) 또는 SMD(Surface Mount Device)로 구현될 수 있다. Referring to FIG. 19, a
복수의 트랜지스터 소자(122WH, 122WL, 122VH, 122VL, 122UH, 122UL)는 개별 소자(discrete device)일 수 있다. 복수의 트랜지스터 소자(122WH, 122WL, 122VH, 122VL, 122UH, 122UL)는 W-상(W-phase) 상부 암(arm) 트랜지스터 소자(122WH), W-상 하부 암 트랜지스터 소자(122WL), V-상(V-phase) 상부 암 트랜지스터 소자(120VH), V-상 하부 암 트랜지스터 소자(120VL), U-상(U-phase) 상부 암 트랜지스터 소자(122UH) 및 U-상 하부 암 트랜지스터 소자(120UL)를 포함할 수 있다. The plurality of transistor elements 122WH, 122WL, 122VH, 122VL, 122UH, 122UL may be discrete devices. A plurality of transistor elements 122WH, 122WL, 122VH, 122VL, 122UH and 122UL are connected to the W-phase upper arm transistor element 122WH, the W-upper and lower arm transistor element 122WL, The upper V-phase upper transistor element 120VH, the upper V-upper lower arm transistor element 120VL, the U-phase upper arm transistor element 122UH and the U- ).
복수의 트랜지스터 소자(122WH, 122WL, 122VH, 122VL, 122UH, 122UL) 각각은 예를 들면, 전력 MOSFET(power Metal Oxide Semiconductor Field-Effect Transistor) 소자일 수 있다. 복수의 트랜지스터 소자(122WH, 122WL, 122VH, 122VL, 122UH, 122UL) 각각은 소스와 드레인 사이에 바디 다이오드(body-diode, 124WH, 124WL, 124VH, 124VL, 124UH, 124UL)가 형성될 수 있다. Each of the plurality of transistor elements 122WH, 122WL, 122VH, 122VL, 122UH, 122UL may be, for example, a power metal oxide semiconductor field-effect transistor (PMOS) element. Each of the plurality of transistor elements 122WH, 122WL, 122VH, 122VL, 122UH, 122UL may be formed with body diodes (124WH, 124WL, 124VH, 124VL, 124UH, 124UL) between the source and the drain.
도 17에 보인 반도체 패키지(1000)는 IGBT-다이오드 소자를 사용하여, 복수의 트랜지스터 소자(120WH, 120WL, 120VH, 120VL, 120UH, 120UL)와 각각 연결되는 복수의 다이오드 소자(130WH, 130WL, 130VH, 130VL, 130UH, 130UL)를 별도로 포함하나, 도 19에 보인 반도체 패키지(1000a)는 바디-다이오드(124WH, 124WL, 124VH, 124VL, 124UH, 124UL)가 각각 내부에 형성된 전력 MOSFET 소자인 복수의 트랜지스터 소자(122WH, 122WL, 122VH, 122VL, 122UH, 122UL)를 포함한다. 따라서 반도체 패키지(1000a)는 도 17에 보인 반도체 패키지(1000)와는 달리 별도의 개별 소자인 다이오드 소자를 포함하지 않을 수 있다. The
반도체 패키지(1000a)가 3상 모터를 구동하기 위한 인버터 회로를 구현하기 위한 것인 경우, 반도체 패키지(1000a)는 3개의 상부 암 MOSFET 소자와 3개의 하부 암 MOSFET 소자를 포함하는 6개의 MOSFET 소자를 포함할 수 있다. When the
반도체 패키지(1000a)의 입력단과 출력단, 및 드라이버 반도체 칩(110)은 도 17에서 설명한 반도체 패키지(1000)의 입력단과 출력단, 및 드라이버 반도체 칩(110)과 동일한 기능을 하므로, 자세한 설명은 생략하도록 한다. Since the input and output terminals of the
드라이버 반도체 칩(110)은 각각 3개의 상부 암 출력단(HO), 하부 암 출력단(LO) 및 3개의 센스 출력단(VS)을 구비할 수 있다. 3개의 상부 암 출력단(HO)은 각각 W-상 상부 암 트랜지스터 소자(122WH), V-상 상부 암 트랜지스터 소자(122VH) 및 U-상 상부 암 트랜지스터 소자(122UH)의 게이트에 연결되어 W-상 상부 암 구동신호, V-상 상부 암 구동신호 및 U-상 상부 암 구동신호를 제공할 수 있다. 3개의 하부 암 출력단(LO)은 각각 W-상 하부 암 트랜지스터 소자(122WL), V-상 하부 암 트랜지스터 소자(122VL) 및 U-상 하부 암 트랜지스터 소자(122UL)의 게이트에 연결되어, W-상 하부 암 구동신호, V-상 하부 암 구동신호 및 U-상 하부 암 구동신호를 제공할 수 있다. 3개의 센스 출력단(VS)은 각각 W-상 상부 암 트랜지스터 소자(122WH), V-상 상부 암 트랜지스터 소자(122VH) 및 U-상 상부 암 트랜지스터 소자(122UH)의 소스 또는 센스 터미널(sense terminal)에 연결될 수 있다. The
W-상 상부 암 트랜지스터 소자(122WH), V-상 상부 암 트랜지스터 소자(122VH) 및 U-상 상부 암 트랜지스터 소자(122UH)의 드레인은 함께 반도체 패키지(1000a)의 구동 전원 단자(P)에 연결될 수 있다. W-상 상부 암 트랜지스터 소자(122WH)의 소스와 W-상 하부 암 트랜지스터 소자(122WL)의 드레인은 함께 반도체 패키지(1000a)의 제1 출력단(W)에 연결될 수 있다. V-상 상부 암 트랜지스터 소자(122VH)의 소스와 V-상 하부 암 트랜지스터 소자(122VL)의 드레인은 함께 반도체 패키지(1000a)의 제2 출력단(V)에 연결될 수 있다. U-상 상부 암 트랜지스터 소자(122UH)의 소스와 U-상 하부 암 트랜지스터 소자(122UL)의 드레인은 함께 반도체 패키지(1000a)의 제3 출력단(U)에 연결될 수 있다. W-상 하부 암 트랜지스터 소자(122WL), V-상 하부 암 트랜지스터 소자(122VL) 및 U-상 하부 암 트랜지스터 소자(122UL)의 소스는 각각 반도체 패키지(1000a)의 W-상, V-상 및 U-상을 위한 전류 검출 단자(NW, NV, NU)에 연결될 수 있다. The W-upper upper transistor element 122WH, the V-upper upper transistor element 122VH and the U-upper upper transistor element 122UH are connected together to the driving power terminal P of the
그러나 반도체 패키지(1000a)가 1개의 드라이버 반도체 칩(110)을 구비하는 것에 한정되지 않으면, 예를 들면, 반도체 패키지(1000a)는 2개 또는 3개의 드라이버 반도체 칩을 구비할 수 있다. 반도체 패키지(1000a)가 2개의 드라이버 반도체 칩을 구비하는 경우, 하나의 드라이버 반도체 칩은 W-상, V-상 및 U-상 상부 암 트랜지스터 소자(122WH, 122VH, 122UH)를 제어하기 위하여 사용되고, 다른 하나의 드라이버 반도체 칩은 W-상, V-상 및 U-상 하부 암 트랜지스터 소자(122WL, 122VL, 122UL)를 제어하기 위하여 사용될 수 있다. 반도체 패키지(1000a)가 3개의 드라이버 반도체 칩을 구비하는 경우, 3개의 드라이버 반도체 칩 각각은 W-상 상부/하부 암 트랜지스터 소자(122WH, 122WL), V-상 상부/하부 암 트랜지스터 소자(122UH, 122UL) 및 U-상 상부/하부 암 트랜지스터 소자(122UH, 122UL)를 제어하기 위하여 사용될 수 있다.However, if the
도 20은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 사시도이다. 도 20은 구체적으로 도 13에 보인 반도체 패키지(1000) 또는 도 18에 보인 반도체 패키지(1000a)를 나타내는 사시도이다. 따라서 도 13 및 도 18에서 설명된 내용과 중복되는 설명은 생략될 수 있다. 20 is a perspective view showing a semiconductor package according to an embodiment of the present invention. 20 is a perspective view showing the
도 20을 참조하면, 반도체 패키지(1000)는 경화된 수지(710)에 의하여 감싸지며, 경화된 수지(710) 외부로 제1 및 제2 리드(230, 240)의 일부분이 노출된다. 반도체 패키지(1000)는 예를 들면, DIP(Dual In-line Package)로 구현되도록, 제1 및 제2 리드(230, 240)가 가공될 수 있다. 20, the
제1 리드(230)의 일부분은 제1 리드(230)의 나머지에 비하여 경화된 수지(710)의 외부로 연장되는 길이가 짧은 더미 리드일 수 있다. 더미 리드로 사용되는 제1 리드(230)는 도시한 것과는 달리 경화된 수지(710)의 외부로 노출되지 않을 수 있다. A portion of the
또한 경화된 수지(710)에 의하여 전력 패키지 기판(850)이 노출될 수 있다. 전력 패키지 기판(850) 상에는 히트 싱크 또는 팬(fan)이 부착될 수 있다. 즉, 전력 패키지 기판(850)은 열 전달 기판의 기능을 할 수 있다. And the
또한 도 20에 보인 반도체 패키지(1000)는 도 18에 보인 반도체 패키지(1000a)에도 대응될 수 있다. The
도 21은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 사시도이다. 도 21은 구체적으로 도 13에 보인 반도체 패키지(1000) 또는 도 18에 보인 반도체 패키지(1000a)를 나타내는 사시도이다. 따라서 도 13 및 도 18에서 설명된 내용과 중복되는 설명은 생략될 수 있다. 21 is a perspective view showing a semiconductor package according to an embodiment of the present invention. 21 is a perspective view showing the
도 21을 참조하면, 반도체 패키지(1000)는 경화된 수지(710)에 의하여 감싸지며, 경화된 수지(710) 외부로 제1 및 제2 리드(230, 240)의 일부분이 노출된다. 반도체 패키지(1000)는 예를 들면, SMD(Surface Mount Device)로 구현되도록, 제1 및 제2 리드(230, 240)가 가공될 수 있다. 21, a
제1 리드(230)의 일부분은 제1 리드(230)의 나머지에 비하여 경화된 수지(710)의 외부로 연장되는 길이가 짧은 더미 리드일 수 있다. 더미 리드로 사용되는 제1 리드(230)는 도시한 것과는 달리 경화된 수지(710)의 외부로 노출되지 않을 수 있다. A portion of the
또한 경화된 수지(710)에 의하여 전력 패키지 기판(850)이 노출될 수 있다. 전력 패키지 기판(850) 상에는 히트 싱크 또는 팬이 부착될 수 있다. And the
또한 도 21에 보인 반도체 패키지(1000)는 도 18에 보인 반도체 패키지(1000a)에도 대응될 수 있다. The
이상, 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시 예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, This is possible.
10 : 반도체 칩 패키지 조립체, 1000, 1000a : 반도체 패키지, 110, 제1 반도체 칩, 120, 122 : 제2 반도체 칩, 130 : 다이오드 소자, 200 : 리드프레임, 210 : 제1 다이 어태치 패드, 220 : 제2 다이 어태치 패드, 230 : 제1 리드, 240 : 제2 리드, 300 : 본딩 와이어, 310 : 제1 본딩 와이어, 320 : 제2 본딩 와이어, 700 : 수지, 710 : 경화된 수지, 800 : 완충 부재, 810 : 경화 부재/경화된 완충 부재, 850 : 전력 패키지 기판, 900/910 : 패키지 기판 조립체The present invention relates to a semiconductor chip package assembly, and more particularly, to a semiconductor chip package assembly, which includes a semiconductor package, a semiconductor package, a semiconductor chip, a semiconductor chip, and a semiconductor chip. A second die attach pad, 230 first lead, 240 second lead, 300 bonding wire, 310 first bonding wire, 320 second bonding wire, 700 resin, 710 cured resin, 800 : Buffer member, 810: curing member / cured buffer member, 850: power package substrate, 900/910: package substrate assembly
Claims (20)
비-스테이지(B-stage) 상태의 완충 부재를 사이에 두고 상기 리드프레임이 부착된 전력 패키지 기판을 하부 금형 상에 거치하는 단계;
상기 리드프레임에 압력을 가하는 서포트 핀을 제공하는 상부 금형을 상기 하부 금형과 결합하는 단계; 및
결합된 상기 상부 금형과 상기 하부 금형에 의하여 형성되며, 상기 반도체 칩이 부착된 리드프레임이 수용된 캐비티에 수지를 주입하는 단계;를 포함하되,
상기 완충 부재는 상기 서포트 핀에 의한 충격이 상기 전력 패키지 기판의 변형 한계치를 넘지 않도록 상기 충격을 완화시키는 것을 특징으로 하는 반도체 패키지의 제조 방법.Preparing a lead frame to which a semiconductor chip is attached;
Mounting a power package substrate with the lead frame on a lower mold with a buffer member in a non-stage (B-stage) state interposed therebetween;
Coupling an upper mold to the lower mold to provide a support pin for applying pressure to the lead frame; And
And injecting resin into the cavity formed by the upper mold and the lower mold coupled with the lead frame to which the semiconductor chip is attached,
Wherein the buffer member relieves the impact such that an impact caused by the support pin does not exceed a deformation limit of the power package substrate.
상기 수지를 경화시켜 열처리 단계;를 더 포함하되,
상기 열처리 단계는 상기 완충 부재를 함께 경화시켜 씨-스테이지(C-stage) 상태로 변화시키는 것을 특징으로 하는 반도체 패키지의 제조 방법. The method according to claim 1,
And curing the resin to perform a heat treatment step,
Wherein the heat treatment step changes the state of the buffer member to a C-stage state by curing the buffer member together.
경화된 상기 수지로부터 상기 상부 금형 및 상기 하부 금형을 제거하는 단계;를 더 포함하며,
상기 전력 패키지 기판의 하면은 경화된 상기 수지에 의하여 노출되는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method according to claim 1,
And removing the upper mold and the lower mold from the cured resin,
Wherein the lower surface of the power package substrate is exposed by the cured resin.
상기 전력 패키지 기판의 하면과 경화된 상기 수지의 하면은 동일 평면을 이루는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 3,
Wherein the lower surface of the power package substrate and the lower surface of the cured resin are flush with each other.
상기 리드프레임이 부착된 전력 패키지 기판을 상기 하부 금형 상에 거치하는 단계는,
상기 전력 패키지 기판을 상기 하부 금형 상에 거치하는 단계;
상기 완충 부재를 상기 전력 패키지 기판의 상면에 배치하는 단계; 및
상기 완충 부재를 접착층으로 하여 상기 리드프레임을 상기 전력 패키지 기판 상에 부착하는 단계;를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method according to claim 1,
The step of mounting the power package substrate with the lead frame on the lower mold includes:
Mounting the power package substrate on the lower mold;
Disposing the buffer member on an upper surface of the power package substrate; And
And attaching the lead frame to the power package substrate using the buffer member as an adhesive layer.
상기 완충 부재를 상기 전력 패키지 기판의 상면에 배치하는 단계는,
에이-스테이지(A-stage) 상태의 예비 완충 물질층을 상기 전력 패키지 기판의 상면에 형성하는 단계; 및
상기 예비 완충 물질층에 포함된 용매(solvent)를 제거하여 비-스테이지 상태의 상기 완충 부재를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.6. The method of claim 5,
The step of disposing the buffer member on the upper surface of the power package substrate may include:
Forming a pre-buffer material layer in an A-stage state on an upper surface of the power package substrate; And
And removing the solvent contained in the preliminary buffer material layer to form the buffer member in a non-stage state.
상기 리드프레임이 부착된 전력 패키지 기판을 상기 하부 금형 상에 거치하는 단계는,
상기 완충 부재를 상기 전력 패키지 기판의 상면에 부착하는 단계;
상기 완충 부재가 부착된 상기 전력 패키지 기판을 상기 하부 금형 상에 거치하는 단계; 및
상기 완충 부재를 접착층으로 하여 상기 리드프레임을 상기 전력 패키지 기판 상에 부착하는 단계;를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method according to claim 1,
The step of mounting the power package substrate with the lead frame on the lower mold includes:
Attaching the buffer member to an upper surface of the power package substrate;
Mounting the power package substrate on which the buffer member is mounted on the lower mold; And
And attaching the lead frame to the power package substrate using the buffer member as an adhesive layer.
상기 리드프레임이 부착된 전력 패키지 기판을 상기 하부 금형 상에 거치하는 단계는,
상리 리드프레임의 하면에 상기 완충 부재를 접착층으로 하여 상기 전력 패키지 기판을 부착하는 단계; 및
상기 리드프레임이 부착된 상기 전력 패키지 기판을 상기 하부 금형 상에 거치하는 단계;를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method according to claim 1,
The step of mounting the power package substrate with the lead frame on the lower mold includes:
Attaching the power package substrate to the lower surface of the unidirectional lead frame using the buffer member as an adhesive layer; And
And mounting the power package substrate on which the lead frame is mounted on the lower mold.
상기 전력 패키지 기판은, 알루미늄 산화물, 실리콘 질화물 또는 알루미늄 질화물로 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method according to claim 1,
Wherein the power package substrate is made of aluminum oxide, silicon nitride, or aluminum nitride.
상기 전력 패키지 기판의 두께는, 상기 리드프레임의 두께와 동일하거나 얇은 것을 특징으로 하는 반도체 패키지의 제조 방법.The method according to claim 1,
Wherein the thickness of the power package substrate is equal to or thinner than the thickness of the lead frame.
상기 완충 부재의 두께는, 상기 리드프레임의 두께의 20% 내지 50%의 값을 가지는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method according to claim 1,
Wherein the thickness of the buffer member has a value of 20% to 50% of the thickness of the lead frame.
상기 반도체 칩이 부착된 리드프레임을 준비하는 단계는,
제1 다이 어태치 패드 및 제2 다이 어태치 패드를 가지는 리드프레임을 준비하는 단계;
상기 제2 다이 어태치 패드가 상기 제1 다이 어태치 패드보다 낮은 레벨을 가지도록 상기 리드프레임을 절곡하는 단계; 및
상기 제1 다이 어태치 패드 및 상기 제2 다이 어태치 패드의 상면에 각각 적어도 하나의 제1 반도체 칩 및 적어도 하나의 제2 반도체 칩을 부착하는 단계;를 포함하며,
상기 전력 패키지 기판은 상기 리드프레임의 상기 제2 다이 어태치 패드의 하면에 부착되는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method according to claim 1,
Wherein the step of preparing the lead frame to which the semiconductor chip is attached comprises:
Preparing a lead frame having a first die pad and a second die pad;
Bending the lead frame such that the second die attach pad has a lower level than the first die attach pad; And
Attaching at least one first semiconductor chip and at least one second semiconductor chip on the upper surface of the first die attach pad and the second die attach pad, respectively,
Wherein the power package substrate is attached to a lower surface of the second die attach pad of the lead frame.
상기 제1 반도체 칩은 드라이버 반도체 칩이고, 상기 제2 반도체 칩은 전력 트랜지스터 소자인 것을 특징으로 하는 반도체 패키지의 제조 방법.13. The method of claim 12,
Wherein the first semiconductor chip is a driver semiconductor chip, and the second semiconductor chip is a power transistor element.
상기 서포트 핀은 상기 제2 다이 어태치 패드에 압력을 가하여, 상기 전력 패키지 기판과 상기 하부 프레임 사이에 상기 수지가 주입되지 않도록 하는 것을 특징으로 하는 반도체 패키지의 제조 방법.13. The method of claim 12,
Wherein the support pin applies pressure to the second die attach pad to prevent the resin from being injected between the power package substrate and the lower frame.
상기 반도체 칩이 부착된 리드프레임이 수용되는 캐비티를 형성하도록, 상부 금형을 상기 하부 금형과 결합하는 단계;
서포트 핀으로 상기 리드프레임에 압력을 가하며, 상기 캐비티에 수지를 주입하는 단계; 및
상기 수지 및 상기 완충 부재를 함께 경화시키는 열처리 단계;를 포함하는 반도체 패키지의 제조 방법.Mounting a lead frame having a power package substrate on a lower mold with a semiconductor chip mounted on an upper surface thereof and a cushioning member in a non-stage state on the lower surface as an adhesive layer;
Coupling an upper mold to the lower mold to form a cavity in which the lead frame with the semiconductor chip attached thereto is received;
Applying pressure to the lead frame with a support pin, and injecting resin into the cavity; And
And a heat treatment step of curing the resin and the buffer member together.
상기 캐비티에 수지를 주입하는 단계는,
상기 서포트 핀이 상기 리드프레임의 상면을 통하여 압력을 가하여, 상기 전력 패키지 기판과 상기 하부 프레임 사이에 상기 수지가 주입되지 않도록 하는 것을 특징으로 하는 반도체 패키지의 제조 방법.16. The method of claim 15,
The step of injecting resin into the cavity comprises:
Wherein the support pin applies pressure through an upper surface of the lead frame so that the resin is not injected between the power package substrate and the lower frame.
상기 완충 부재는 상기 리드프레임의 두께의 20% 내지 50%의 값을 가져서, 상기 서포트 핀이 상기 리드프레임의 상면을 통하여 가하는 압력에 의하여 상기 전력 패키지 기판에 가해지는 충격이 상기 전력 패키지 기판의 변형 한계치를 넘지 않도록 상기 충격을 완화시키는 것을 특징으로 하는 반도체 패키지의 제조 방법.16. The method of claim 15,
Wherein the cushioning member has a value of 20% to 50% of the thickness of the lead frame so that an impact applied to the power package substrate by the pressure applied by the support pin through the upper surface of the lead frame, And the impact is alleviated so as not to exceed the limit value.
전력 패키지 기판, 및 상기 반도체 칩 패키지 조립체와 상기 전력 패키지 기판 사이에 배치되는 경화된 완충 부재를 포함하며 독립적으로 구성된 패키지 기판 조립체; 및
상기 반도체 칩 패키지 조립체의 전면, 및 상기 패키지 기판 조립체의 일부를 감싸주는 몰딩층을 포함하는 반도체 패키지.A semiconductor chip package assembly comprising a lead frame, a semiconductor chip disposed on the lead frame, and a bonding wire electrically connected to the semiconductor chip;
A package substrate assembly comprising a power package substrate and a cured buffer member disposed between the semiconductor chip package assembly and the power package substrate; And
And a molding layer surrounding a front surface of the semiconductor chip package assembly and a portion of the package substrate assembly.
상기 전력 패키지 기판의 두께는, 상기 리드프레임의 두께와 동일하거나 얇고,
상기 완충 부재의 두께는, 상기 리드프레임의 두께의 20% 내지 50%의 값을 가지는 것을 특징으로 하는 반도체 패키지.19. The method of claim 18,
The thickness of the power package substrate is equal to or thinner than the thickness of the lead frame,
Wherein a thickness of the buffer member has a value of 20% to 50% of a thickness of the lead frame.
상기 리드프레임은, 제1 다이 어태치 패드, 및 상기 제1 다이 어태치 패드보다 낮은 레벨을 가지는 제2 다이 어태치 패드를 가지고,
상기 패키지 기판 조립체는 상기 제2 다이 어태치 패드의 하면에 부착되며,
상기 전력 패키지 기판의 하면은 상기 몰딩층에 의하여 노출되는 것을 특징으로 하는 반도체 패키지.19. The method of claim 18,
The lead frame having a first die attach pad and a second die attach pad having a lower level than the first die attach pad,
Wherein the package substrate assembly is attached to a lower surface of the second die attach pad,
Wherein a bottom surface of the power package substrate is exposed by the molding layer.
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2015
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