KR20160150035A - 공정 화학 제어에 가열된 기판을 이용하는 방법 - Google Patents

공정 화학 제어에 가열된 기판을 이용하는 방법 Download PDF

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Abstract

기판의 도핑을 제어하는 방법이 개시되며, 이 방법은, 도핑 시스템의 처리실에 기판을 제공하는 단계와, 돌연성 깊이 제어 기술을 이용하여 기판의 표면에 목표 선량을 부여하도록 도핑 공정을 수행하는 단계와, 도핑 목적에 부합시키기 위해 플라즈마 도핑의 선택된 동작 변수를 제어하는 단계를 포함한다.

Description

공정 화학 제어에 가열된 기판을 이용하는 방법{METHOD FOR USING HEATED SUBSTRATES FOR PROCESS CHEMISTRY CONTROL}
관련 출원에 대한 교차 참조
37 C.F.R §1.78(a)(4)에 따라서, 본 출원은 2015년 6월 19일자 출원된 미국 가특허 출원 제62/182,260호의 이익 및 우선권을 주장하고, 상기 우선권 출원은 인용에 의해 그 전부가 본원에 명백히 포함된다.
발명의 분야
본 발명은 기판 처리 방법 및 시스템에 관한 것으로, 특히 원자 층 퇴적 및 원자 층 에칭시에 공정 화학 제어를 위해 가열된 기판을 이용하는 방법 및 시스템에 관한 것이다.
가열된 기판 도핑은 진보형 대규모 집적(large scale integration, LSI) 제조를 위한 도핑 공정 개발의 초점이다. 일 예로는 가열된 기판에서의 이온 주입이 있다. 빔 임플란트 도핑 윤곽(profile)의 열적 관리가 잘 확립되어가고 있지만, 표면 반응을 위한 명확한 메카니즘의 부재 및 열적 보조 플라즈마 처리를 위한 고체 화학(라디칼(radical) 보조 플라즈마 도핑, 원자 층 퇴적(ALD) 및 원자 층 에칭(ALE))에 의해 그 채택이 방해되고 있다.
도량형학 및 연산 방법의 진보는 최근 고체 표면 화학이 어떻게 제어될 수 있는가에 대한 더 많은 통찰력(insight)을 제공하였다. 플라즈마 도핑 기술은 첨가제, 도펀트 및 이온들이 제어되는 방법 때문에 성공적이다. ALD에 있어서, 도펀트 혼합을 예측하는 수단, 및 손상 밀도 등의 막 속성은 그들의 구성을 위한 방법의 개발을 가능하게 한다.
도핑은 관례적으로 기판 손상 보조형 및 물질적으로 양성 공정(benign process)에 의해 수행된다. 손상 보조형은 이온 주입을 포함하고, 이때 매우 높은 에너지 이온들이 빔에 의해 또는 기판과 접촉하는 플라즈마 소스의 보조를 통하여 표면에서 사출(throw)된다. 표면을 용융시켜서 도펀트와 기판을 혼합하기 위해 레이저법이 또한 사용된다. 양성법은 고체 도핑, 열 또는 다른 형태의 에너지를 이용하여 주입되는 막의 퇴적을 사실상 수반하는 액상 도핑을 포함한다. 플라즈마 도핑은 무손상 하이브리드이고, 이것에 의해 라디칼 도펀트(radical dopant)가 관례적으로 낮은 에너지 이온 및 막 형성에 의해 조력되어 주입된다. 모든 방법에서의 전기적 활성화는 열 에너지에 의한 어닐링의 형태를 포함한다.
예컨대 핀(fin)의 실리콘 도핑은 얕은 고선량 무손상 선량(high dose damage free dose)이 가능하다는 점에서 (플라즈마 소스 이온 주입(PIII) 기법을 제외한) 플라즈마 도핑으로부터 완전하게 이익을 취한다. 게르마늄 및 III-V족 임플란트 필요조건은 깊은(얕지 않은) 고선량 (도펀트) 윤곽이 갑작스런 전이에 의해 기판에 전달될 수 있다는 것이다. 플라즈마 표면 상호작용, 및 기판의 표면 및 근접 표면의 열적 재료 화학 둘 다의 동시 제어가 필요하다. 예를 들면, III-V족 물질 주입은 전술한 변수의 동시 제어로부터 이익을 얻는 재료 시스템의 일 예이다. 전기적 활성화(도핑) 외에, 표면 및 근접 표면 화학 제어는 정밀한 나노 층 퇴적 및 나노규모 에칭 공정을 위해 필요하다. 더 나아가, 손상 밀도, 비결정질화 깊이, 및 도핑 윤곽의 전이 돌연성(transition abruptness)을 포함한 도핑 목적에 부합할 수 있는 공정들이 필요하다.
기판의 도핑을 제어하는 방법에 있어서, 도핑 시스템의 처리실(process chamber)에 기판을 제공하는 단계와; 돌연성 깊이 제어 기술을 이용하여 기판의 표면에 목표 선량을 부여하도록 도핑 공정을 수행하는 단계와; 도핑 목적에 부합시키기 위해 플라즈마 도핑의 선택된 동작 변수를 제어하는 단계를 포함한 기판 도핑 제어 방법이 제공된다.
또한, 기판의 도핑을 제어하는 방법에 있어서, 도핑 시스템의 처리실에 기판을 제공하는 단계와; 기판의 표면이 스퍼터링되지 않도록 충분히 낮은 전류로 도핑 라디칼의 확산을 촉진함으로써 기판 표면에 깊은 선량(deep dose)을 부여하게끔 플라즈마 도핑 공정을 수행하는 단계와; 기판에서 산화 세척 공정을 수행하는 단계와; 기판에서 어닐링 공정을 수행하는 단계를 포함하고, 상기 플라즈마 도핑 공정은 도핑 목적에 부합하도록 제어되는 기판 도핑 제어 방법이 제공된다.
또한, 고체 화학 제어를 인터페이스하기 위해 기판의 열적 관리를 수행하도록 구성된 도핑 시스템에 있어서, 이온 종(species)을 발생하도록 구성된 이온 소스와; 상기 이온 소스에 결합된 바이어스 전극과; 선택된 이온 종을 가속하는 수단과; 도핑을 위해 기판을 유지하도록 구성된 처리실과; 상기 처리실에 결합되고 기판에서 도핑 공정이 수행되는 동안 상기 기판에 열을 인가하도록 구성된 히터와; 상기 바이어스 전극, 상기 선택된 이온 종을 가속하는 수단, 상기 히터 및 상기 처리실에 결합되고 도핑 목적에 부합시키도록 피선택 동작 변수들을 제어하도록 구성된 제어기를 포함한 도핑 시스템이 제공된다.
이 명세서에 통합되어 이 명세서의 일부를 구성하는 첨부 도면은 본 발명의 실시형태를 예시한 것이고, 전술한 발명의 일반적인 설명 및 이하에서 제공하는 상세한 설명과 함께 발명을 설명하기 위해 소용된다.
도 1은 본 발명의 실시형태에 따른, 도핑 시스템의 처리실 내에 있는 기판 위의 영역들을 예시적으로 보인 개략도(100)이다.
도 2a는 기판의 절대 온도의 역의 함수로서 확산 계수(㎠/s)의 예시적인 그래프(200)이고; 도 2b는 스트래글 교정이 없는 것에 대비하여 스트래글 교정이 있는 것의 이온 깊이 함수로서 라디칼의 농도를 보인 예시적인 그래프(230)이며; 도 2c는 핵 정지가 전형적으로 낮은 에너지의 이온 플럭스에서 발생하는 경우에 이온 속도 대 정지 에너지의 예시적인 그래프(260)이다.
도 3a는 시간의 함수로서 45nm에서 전압 역치의 예시적인 그래프(300)이고; 도 3b는 시간의 함수로서 50nm에서 드레인 유도형 장벽 저하(DIBL)의 예시적인 그래프(330)이며; 도 3c는 좌측 Y축에 전압 역치를 표시하고 우측 Y축에 DIBL을 표시하며 X축에 시간을 표시한 예시적인 그래프(360)이며, 이 그래프들은 트레이드오프를 강조한 것이다.
도 4a, 4b 및 4c는 라디칼 윤곽 및 높은 라디칼 농도로부터 낮은 라디칼 농도로의 전이 돌연성이 디바이스 변이성에 영향을 주는 것을 강조하는 전압 역치 대 발생 주파수(임의 단위)의 예시적인 그래프(400, 430, 460)이다.
도 5a는 온도의 역의 함수로서 도핑 층의 성장률의 예시적인 그래프(500)이고, 도 5b는 결정질-비결정질 표면이 이동하지만 기판 표면까지의 줄곧은 아닌 경우에 용액 교정 스트래글 중에 결정질-비결정질 표면의 방향(574)을 보인 도(550)이다.
도 6은 종래에 도핑 공정을 수행하기 위해 사용한 각종 접근법의 흐름도(600)이다.
도 7a는 급속 열적 어닐링(RTA) 전에 층의 깊이 대 종 농도를 보인 예시적인 종래 기술의 그래프(700)이고, 도 7b는 RTA 후에 층의 깊이 대 도펀트 종 농도를 보인 예시적인 종래 기술의 그래프(720)이다.
도 7c는 급속 열적 어닐링(RTA)이 없는 층의 깊이 대 도펀트 종 농도를 보인 예시적인 그래프(740)이고, 도 7d는 사전 비결정질화 단계에 의한 RTA 후에 층의 깊이 대 도펀트 종 농도를 보인 예시적인 그래프(760)이다.
도 8a 및 도 8b는 도 8b의 증가된 돌연성에서 알 수 있는 바와 같이 사전 비결정질화 범위의 중요도를 강조하는 예시적인 그래프(800, 820)이다.
도 8c 및 도 8d는 기판을 가열하고 결정질-비결정질 계면을 기판의 표면에 더 가까이 이동시킴으로써 돌연성의 예리함을 강조하는 예시적인 그래프(840, 860)이다.
도 9는 전류 및 라디칼 플럭스(954)가 본 발명의 다른 실시형태에서 시간 함수로서의 펄스율 및 듀티사이클에 의존할 때 처리실에서 시간 함수로서 소스 전력 및 바이어스 전압(904)의 예시적인 구조도(900)이다.
도 10은 본 발명의 일 실시형태에서 도핑 시스템의 예시적인 구조도(1000)이다.
도 11은 본 발명의 일 실시형태에서 플라즈마 도핑 시스템을 이용하는 예시적인 방법을 보인 도(1100)이다.
도 12는 본 발명의 일 실시형태에서 플라즈마 도핑 시스템을 제어하는 예시적인 다른 방법 단계들을 보인 도(1200)이다.
플라즈마 도핑 공정을 위한 도펀트 및 첨가제의 고체 소스 도입이 각종 실시형태에서 개시된다. 그러나 각종 실시형태는 하나 이상의 구체적인 세부 없이, 또는 다른 교체 및/또는 추가적인 방법, 재료 또는 컴포넌트와 함께 실시될 수 있다는 것을 당업자라면 이해할 것이다. 다른 사례로서, 잘 알려져 있는 구조, 재료 또는 동작들은 발명의 각종 실시형태의 양태들을 불명료하게 하는 것을 피하기 위해 구체적으로 도시 또는 설명하지 않는다.
유사하게, 설명의 목적상, 발명의 완전한 이해를 제공하기 위해 특정의 수, 재료 및 구성이 개시된다. 그러나 본 발명은 그러한 특정의 세부 없이 실시될 수 있다. 또한, 도면에 도시된 각종 실시형태는 예시적인 표시이고 반드시 정확한 축척으로 된 것이 아님을 이해하여야 한다. 도면을 참조함에 있어서, 동일한 참조 번호는 도면 전반에 걸쳐 동일 부분을 나타낸다.
본 명세서 전반에 걸쳐 "일 실시형태" 또는 "실시형태" 또는 그 변체로 인용하는 것은 그 실시형태와 관련하여 설명되는 특정의 피처(feature), 구조, 물질 또는 특성이 발명의 적어도 일 실시형태에 포함될 수 있음을 의미하지만, 그러한 특정의 피처, 구조, 물질 또는 특성이 모든 실시형태에 존재한다는 것을 표시하지는 않는다. 따라서, 본 명세서의 여러 위치에서 "일 실시형태에 있어서" 또는 "실시형태에 있어서"라는 구의 출현은 반드시 발명의 동일한 실시형태를 인용하는 것이 아니다. 또한, 특정의 피처, 구조, 물질 또는 특성은 하나 이상의 실시형태에서 임의의 적당한 방식으로 결합될 수 있다. 각종의 추가적인 층 및/또는 구조가 포함될 수 있고, 및/또는 설명된 특징들이 다른 실시형태에서는 생략될 수 있다.
추가로, 단수 형태의 표현은 명확히 다르게 설명되지 않는 한 복수 형태의 표현을 포함할 수 있는 것으로 이해하여야 한다.
각종 동작들은 발명을 이해하는데 가장 도움이 되는 방식으로 차례로 복수의 이산적인 동작으로서 설명될 것이다. 그러나 설명의 순서는 이러한 동작들이 반드시 순서 종속적임을 암시하는 것으로서 해석되어서는 안된다. 특히 이러한 동작들은 제시되는 순서대로 수행될 필요가 없다. 여기에서 설명하는 동작들은 설명되는 실시형태와 다른 순서로 수행될 수 있다. 각종의 추가적인 동작들이 수행될 수 있고, 및/또는 설명되는 동작들이 다른 실시형태에서는 생략될 수 있다.
여기에서 사용하는 용어 "복사선 민감재"는 포토레지스트와 같은 감광재를 의미하거나 포함한다.
여기에서 사용하는 용어 "기판"은 그 위에 각종 재료가 형성되는 모재 또는 기초 구성을 의미하거나 포함한다. 기판은 단일 재료, 상이한 재료의 복수의 층, 내부에 상이한 재료 또는 상이한 구조의 영역들을 가진 층 등을 포함할 수 있다는 것을 이해할 것이다. 이러한 재료들은 반도체, 절연체, 도체 또는 이들의 조합을 포함할 수 있다. 예를 들면, 기판은 반도체 기판, 지지 구조물 위의 기초 반도체 층, 하나 이상의 층을 가진 반도체 기판 또는 금속 전극, 그 위에 형성된 각종 구조물 또는 영역일 수 있다. 기판은 종래의 실리콘 기판 또는 반도체 물질 층을 포함한 다른 벌크 기판일 수 있다. 여기에서 사용하는 용어 "벌크 기판"은 실리콘 웨이퍼뿐만 아니라 SOS(silicon-on-sapphire) 기판 및 SOG(silicon-on-glass) 기판과 같은 SOI(silicon-on-insulator) 기판, 기초 반도체 토대 위의 에피택셜 실리콘층, 및 다른 반도체 또는 광전자 물질, 예를 들면, 실리콘-게르마늄, 게르마늄, 비화 갈륨, 질화 갈륨 및 인화 인듐을 의미하거나 포함한다.
도면으로 돌아가서, 도 1은 본 발명의 실시형태에 있어서 도핑 시스템의 처리실에서 기판 위의 영역들을 보인 예시적인 개략도(100)이다. 기판(132) 위의 도펀트 플럭스(108)는 시간(136)의 함수로서 도시된다. 개략도(100)의 좌측에는 직접 선량 시구간(138)에서 기판(132) 표면에 부딪히는 표면파 디바이스에 의해 발생되는 이온(104)들이 디스플레이된다. 도펀트 플럭스(108)는 혼합 시구간(140) 동안에 기판(132)의 표면을 노출시킨다. 시간이 경과함에 따라, 열원(도시 생략됨)에 의해 기판의 층의 서브표면(sub-surface) 비결정질화(128)가 도핑 공정의 포화점(124)과 성장 및 안정 상태(114)에 도달할 수 있게 하는 것과 동시에 기판(132) 최상부 위의 커버 층(115)의 비결정질 층(116)이 도달된다. 기판(132)의 온도는 도펀트(118)를 확산 운반(120)에 의해 기판(132)의 비결정질 층의 방향으로 결정질 층 내로 운반하는데 필요한 에너지를 제공한다.
도 2a는 다른 도펀트, 도핑 공정 및 표면 조건에 대하여 기판의 절대 온도의 역의 함수로서 확산 계수(㎠/s)의 예시적인 그래프(200)이다. 흑색 점(214)은 상부 X축(204)에 기판 온도(℃)의 함수로서 확산 계수를 나타내는 플라즈마 도핑 물질로서의 비소(As)를 나타낸다. 절대온도로 변환된 온도의 대응하는 역은 하부 X축에 나타내었다. 2개의 다른 곡선(208, 210)은 이온 주입 및 열 확산을 포함하는 도펀트 요소로서 비소의 다른 버전을 나타낸다. 다른 하나의 곡선(212)은 열 확산에 대한 기판 온도의 함수로서 그 대응하는 확산 계수를 가진 도펀트 요소로서의 인(P)을 나타낸다.
도 2b는 스트래글 교정이 없는 경우에 비하여 스트래글 교정이 있는 경우의 이온 깊이의 함수로서 라디칼(radical)의 농도를 보인 예시적인 그래프(230)이다. Y축은 라디칼의 농도이고, 상부 X축은 이온 깊이(234)이며, 하부 X축은 이온이 기판의 층들에 침투한 깊이이다. 상부의 실선 곡선(214)은 스트래글 교정이 없는 경우의 곡선이다. 하부의 점선 곡선(248)은 기판의 고온과 함께 스트래글 교정을 사용한 경우의 곡선의 변화를 나타낸다.
도 2c는 핵 정지(nuclear stopping)가 전형적으로 낮은 에너지의 이온 플럭스에서 발생하는 경우에 이온 속도 대 정지 에너지의 예시적인 그래프(260)를 보인 도이다. X축(294)은 이온 속도이고 Y축은 정지력(stopping power)(264)이다. 이온 플럭스의 침투 깊이는 상기 정지력에 의해 결정된다. 낮은 에너지(264)에서, 이온 플럭스의 정지는 핵 정지일 수 있고 중간 에너지(272)에서는 전자식 정지(282)일 수 있다. 손상 밀도는 상부 막이 도펀트 라디칼, 및 이온의 침투 깊이를 제한하는 기타의 종(산소, 실리콘, Ga 또는 Ge 등)에 의해 퇴적될 수 있는 시간에 의해 제한될 수 있다. 1층 또는 2층만을 침투하는 낮은 에너지 이온의 경우에, 표면층은 수 초 내에 비결정질화될 수 있다. 비결정질화 시간(t)은 하기의 수학식을 이용하여 산출될 수 있다.
[수학식 1.1]
Figure pat00001
여기에서 Γ는 이온 플럭스이고 n(물결표시(~))은 표면 사이트 밀도(전형적으로 1015cm-2)이다. 임의의 저온 플라즈마의 경우에, 이온 플럭스는 약 1015cm-2s-1 이상이다. 더 깊은 층들을 교란시키기 위한 시간의 대략적인 추정치는 하기 수학식을 이용하여 산출될 수 있다.
[수학식 1.2]
Figure pat00002
여기에서 N은 층수이다. 40개 또는 50개의 층의 경우에도, 시간척도(timescale)는 간결하다(수 초 이하). 더 높은 에너지에서, 손상 처리는 순간 이온 에너지 및 샘플의 이력에 의존하는 효과 수준으로 이온들이 복수의 기판 원자들을 치환할 수 있기 때문에 더 복잡하다.
기판에서 도펀트의 농도는 하기 수학식을 이용하여 산출될 수 있다.
[수학식 1.3]
Figure pat00003
여기에서 C는 도펀트 농도이고, Γ는 라디칼 플럭스이며, <δ>는 비결정질 깊이이다. 비결정질 깊이는 결함 밀도가 고체 밀도의 약 1/10일 때의 깊이로서 규정된다. 층은 C 도펀트가 비결정질화 층의 포화 농도인 C포화 또는 CSAT 이상인 때 포화된다. 이 농도가 달성된 때, 막이 손상 층 위에 퇴적되고 또는 도펀트가 "스틱"(stick)이 아닐 수 있다. 커버 층은 추가의 손상을 제한하기 위해 중요하고, 포화 후에 또는 산소나 실리콘과 같은 기타의 종을 공동 퇴적함으로써 달성될 수 있다.
과포화 층 및 계면의 고체 화학은 매우 중요하다. 도핑의 경우에, 그 성질은 지형 구조(topographic structure)에 대한 컨포멀(conformal) 수단에서 고선량으로 소용되는 능력을 제공한다. 막의 성질은 그 고체 열화학에 의해 결정된다. 막의 열화학은 온도 및 화학량론에 의해 결정된다. 본 발명은 이 층, 계면 및 기판의 성질을 제어하는 수단이다.
도 3a는 돌연성(nm/decade 단위의 도펀트 농도를 가짐, deacde는 110, 즉 1 내지 10의 멱수를 의미함)의 함수로서 45nm(306)에서 전압 역치(VT)의 곡선(308)을 포함한 예시적인 그래프(300)이고, 도 3b는 돌연성(nm/decade 단위의 도펀트 농도를 가짐)의 함수로서 50nm(336)에서 드레인 유도형 장벽 저하(drain induced barrier lowering, DIBL)의 곡선(338)을 포함한 예시적인 그래프(330)이며, 도 3c는 좌측 Y축(364)에 전압 역치를 및 우측 Y축(372)에 DIBL의 곡선(368)을 포함하고 X축(384)에 특성 도펀트 가우시안 폭(spread)(nm의 단위를 가짐)을 표시한 예시적인 그래프(360)이고, 그래프는 VT와 DIBL 간의 트레이드오프를 강조하는 곡선(376)을 포함한다. 비록 도핑 깊이의 돌연한 윤곽이 전형적으로 유리하지만, 더 높은 VT가 DIBL의 증가를 또한 유도할 수 있다는 트레이드오프가 있다. 예를 들면, 비결정질 깊이(δ)가 약 20nm인 경우, 점 370에서의 VT의 값은 약 240mV이고 점 371에서의 DIBL은 약 60mV/V이다. VT가 약 11nm인 비결정질 깊이(δ)의 값으로 점 378에서 최대치로 상승할 때, VT의 값은 약 256mV이고 점 379에서의 DIBL은 약 100mV/V이다.
도 4a, 4b 및 4c는 라디칼 윤곽 및 높은 라디칼 농도로부터 낮은 라디칼 농도로의 전이 돌연성이 디바이스 변이성에 영향을 주는 것을 강조하는 역치 전압 대 발생 주파수(임의 단위)에 의해 특징화되는 전압 역치의 분포의 예시적인 그래프(400, 430, 460)이다. 모든 그래프에서 X축은 Vth로서 표시된 역치 전압(420, 450, 480)이고, 모든 그래프에서 Y축은 주파수(임의 단위)(404, 454, 464)이다. 도 4a는 막대그래프(410) 및 정상화 곡선(406)에서 명백한 바와 같이 깊이 변이의 결과로서 작은 폭을 나타내는 주파수 역치 전압(Vth)의 예시적인 그래프(400)이다. 도 4b는 막대그래프(440) 및 정상화 곡선(436)에서 명백한 바와 같이 피크 밀도 깊이 변이가 Vt 변이에서 작은 영향을 가지는 것을 나타내는 주파수 역치 전압(Vth)의 예시적인 그래프(430)이다. 도 4c는 막대그래프(470) 및 정상화 곡선(466)에서 명백한 바와 같이 도펀트 농도의 확장의 특성 변이의 함수로서 Vt 변이의 큰 폭을 나타내는 주파수 역치 전압(Vth)의 예시적인 그래프(460)이다.
도 5a는 온도의 역의 함수로서 교정된(비결정질로부터 결정질로의 전방 이동) 도핑 층의 성장률의 예시적인 그래프(500)이다. 2개의 성장률, 교정 전방 위치의 시간 미분, 1nm/s 및 1nm/100s는 전형적인 처리 제한을 강조한다. 상부 X축(508)은 온도(℃)이다. 하부 X축(528)은 온도의 역수(1/kT(eV-1))를 나타내고, 여기에서 k는 볼쯔만 상수이다. Y축은 교정된 도핑 층의 성장률(cm/s)이고, 여기에서 교정은 비결정질 또는 손상된 기판 성질로부터 결정질 기판 성질로의 전이를 표시한다. 곡선(512)은 라디칼을 소정의 깊이까지 주입하기 위해 선형 최적합 근사(linear best fit approximation)의 이온 침투 깊이를 제공한다. 상부 화살표(516)는 10-7이 1nm/s와 등가임을 표시하고 하부 화살표(520)는 10- 9이 약 500℃에서 1nm/100s와 등가임을 표시한다.
도 5b는 결정질-비결정질 표면(570)이 이동하지만 기판(568) 표면까지 줄곧은 아닌 경우에 스트래글 교정이 수행될 때 결정질-비결정질 표면(570)의 방향을 보인 예시적인 개략도(550)이다. 기판(568) 표면 부근의 층들은 비결정질 층(558), 스트래글 층(562) 및 결정질 층(566)을 포함한다. 이온(554)들은 비결정질 층 및 스트래글 층에서 발생한다. 스트래글 층(562)의 교정은 결정질-비결정질 표면(570)을 줄곧은 아니지만 비결정질 상부 층 쪽으로 이동시키는 것을 포함한다.
도 6은 종래에 도핑 공정을 수행하기 위해 사용한 각종 접근법의 계층도(600)이다. 방법의 제1 단계(604)는 지형 구조를 제조하는 것이다. 종래에는 도핑과 관련된 문제점들을 해결하는 4가지의 기술이 있었다. 첫번째 기술은 이온 기반 임플란트를 제조하는 단계(608)에서 시작하고, 이어서 세척(610) 및 어닐링(612)된다. 두번째 기술은 표면을 He 또는 H2 플라즈마로 비결정질화하는 새로운 단계(620)를 추가하고, 그 다음에 이온 기반 임플란트를 제조하는 유사한 단계(622)가 수행되며, 이어서 세척(624) 및 어닐링(626)된다.
세번째 기술은 기판을 라디칼 플라즈마로 도핑하는 새로운 단계(630), 산화 세척(oxidizing clean)을 수행하는 단계(632)(그러나 플루오르화 수소(HF)산 세척은 사용하지 않음), 제1 어닐링 단계(634) 및 제2 어닐링 단계(636)를 포함한다. He 또는 H2 플라즈마에 의한 표면 비결정질화 단계(620)에서 처리된 기판은 세번째 기술을 이용하여 완료시까지 또한 처리될 수 있다. 네번째 기술은 고온에서 이온 기반 임플란트를 제조하는 단계(640)에서 시작한다. 그 다음에 기판이 세척(644)되고 어닐링(648)된다.
이하의 정의는 후속되는 도면들에 적용된다. C포화 또는 CSAT는 주어진 온도의 기판 물질에서 도펀트의 평형 포화 밀도, 즉 도펀트가 고체에 자연적으로 주입되는 최대 농도이다. 1022는 단위 입방 센티미터(㎤)에서의 도펀트 밀도이다.
도 7a는 급속 열적 어닐링(RTA) 전에 층의 깊이 대 종 농도를 강조하는 종래의 임플란트 윤곽을 보인 예시적인 종래 기술의 그래프(700)이다. 1022 도펀트 밀도(704)와 CSAT(702)는 높은 선량 조건에 대하여 종래 기술에서 설명한 것처럼 나타내었다. 비결정질화 깊이(706)는 이온들이 기판에서 완전히 교란되는 관례적인 깊이이고, 윤곽(710)은 기본적으로 농도를 로그(y축) 선형(깊이) 도면으로 그렸을 때 이온 범위(714)에 근접하여 종료되는 거의 직선인 하향 경사선이다.
도 7b는 RTA 후에 층 깊이 대 도펀트 종 농도를 강조하는 임플란트 윤곽을 보인 예시적인 종래 기술의 그래프(720)이다. 1022 피크 도펀트 밀도(724) 및 CSAT(736)는 종래 기술에서 설명한 것처럼 나타내었다. 도펀트 침투 깊이(726)는 도 7a의 RTA 전에 비결정질화 깊이(706)보다 더 길다. 윤곽(732)은 기판 표면에 가까운 도펀트의 클러스터(722)를 포함한다. 윤곽(732)은 또한 레벨링(730), 비틀림(kink)(728) 및 그 다음에 이온 범위(738)를 넘어서 종료하는 하향 경사선을 포함한다.
도 7c는 RTA 전에 사전 비결정질화 단계를 갖는 임플란트 윤곽을 보인 예시적인 그래프(740)이다. 1022 피크 도펀트 밀도(744)와 CSAT(742) 단계들이 도시되어 있다. 사전 비결정질화(pre-amorphization, PA)(758) 단계는 경량 이온(light ion)을 이용하여 수행되고 비결정질화 깊이(746)가 종래 기술에서 예전에 달성된 것보다 더 길게 하는 경량 이온 범위(752)로서 도시된 플라즈마 도핑 공정(뒤에서 설명함)의 일부이다. 임플란트 윤곽은 도핑 이온 범위(756)의 끝에 근접하여 종료되는 하향 경사선(750)을 포함한다. 사용하는 경량 이온은 헬륨 또는 아르곤 이온을 포함한다.
도 7d는 사전 비결정질화 단계를 가진 RTA 후의 임플란트 윤곽을 보인 예시적인 그래프(760)이다. 1022 피크 도펀트 밀도(766) 및 CSAT(762) 단계들이 도시되어 있다. 사전 비결정질화(PA)(778) 단계는 경량 이온 범위가 도펀트(774) 확산의 중간에 있도록 수행된다. 그 결과 비결정질화 깊이(768)는 종래 기술에서 예전에 달성된 것보다 더 길다. 윤곽(778)은 클러스터(764) 근처에서 급격히 하강하고 돌연한 전이(772) 전에 갑자기 안정되는 선의 일부 및 이어서 이온 범위(776) 및 경량 이온 범위(774)의 끝으로부터 소정 거리에서 종료되는 천천히 하강하는 경사선을 포함한다.
도 8a 및 도 8b는 도 8b에서 윤곽의 증가된 돌연성에서 알 수 있는 바와 같이 사전 비결정질화 범위의 중요도를 강조하는 예시적인 그래프(800, 820)이다.
도 8a는 사전 비결정질화(PA) 단계를 가진 RTA 전의 임플란트 윤곽을 보인 예시적인 그래프(800)이다. 1022 피크 도펀트 밀도(804) 및 CSAT(802) 단계들이 도시되어 있다. 사전 비결정질화(PA)(816) 단계는 경량 이온 범위(812) 확산을 야기하도록 수행된다. 그 결과 비결정질화 깊이(806)는 종래 기술에서 예전에 달성된 것보다 더 길다. 또한, 임플란트 윤곽(810)은 현재 기술에 비하여 윤곽의 증가된 돌연성을 강조하는 도핑 이온 범위(814)의 끝에 근접하여 종료되는 하향 경사선을 포함한 선의 일부를 포함한다.
도 8b는 사전 비결정질화 단계를 가진 RTA 후의 임플란트 윤곽을 보인 예시적인 그래프(820)이다. 1022 피크 도펀트 밀도(824) 및 CSAT(836) 단계들이 도시되어 있다. 사전 비결정질화(PA)(838) 단계는 확산이 더 적은 경량 이온 범위(832)를 야기하도록 수행된다. 그 결과 비결정질화 깊이(826)는 종래 기술에서 예전에 달성된 것보다 더 길다. 임플란트 윤곽(828)은 클러스터(822) 근처에서 급격히 하강하고 돌연한 전이(830) 전에 갑자기 안정되는 선의 일부 및 이어서 이온 범위(834)의 끝으로부터 소정 거리에서 종료되는 하향 경사선을 포함한다. 그 결과 윤곽은 더 돌연한 전이를 갖고 일부 클러스터(822)가 용해되며 손상이 교정될 수 있다.
도 8c 및 도 8d는 기판(도시 생략됨)을 가열하고 결정질-비결정질 계면을 기판의 표면에 더 가까이 이동시킴으로써 돌연성 윤곽의 예리함을 강조하는 예시적인 그래프(840, 860)이다. "무손상"(damageless) 플라즈마는 처리되는 기능적 표면에서 깊은 손상, 예를 들면, 결함, 스퍼터링, 비결정질화 또는 충전 효과(charging effect)를 생성하지 않는 플라즈마이다. 무손상 플라즈마 도핑에 있어서, 고온 척(chuck) 또는 가열 장치를 이용하여 포화 층을 제어하고, 휘발성 클러스터를 제거하며 결정질 층 내로의 도펀트의 운반을 향상시킨다. 더 높은 에너지 이온들을 가진 플라즈마 도핑에 있어서, 가열된 기판은 결정질-비결정질 계면을 기판의 표면에 더 가까이 이동시키고 도펀트의 선량을 증가시키며 윤곽의 돌연성을 예리하게 함으로써 손상을 교정한다.
임플란트 윤곽은 사용되는 가열된 척(도시 생략됨)의 온도의 함수이고, 가열된 척의 온도는 도 8c 및 도 8d에서의 구별 목적으로 최저 T, 높은 T 및 더 높은 T 중 하나로서 지정된다.
도 8c는 사전 비결정질화(PA) 단계를 가진 RTA 전의 임플란트 윤곽을 보인 예시적인 그래프(840)이다. 1022 피크 도펀트 농도(844) 및 CSAT(842) 단계들이 도시되어 있다. 사전 비결정질화(PA)(816) 단계는 이온 범위 확산을 야기하도록 수행되고, 그 결과 비결정질화 깊이(846)를 야기한다. 임플란트 윤곽(852)은 도핑 이온 범위(848) 및 라디칼 범위(850)의 끝에 근접하여 종료되는 돌연한 하향 경사선인 일부를 포함한다. 전술한 바와 같이, '최저 T'(852)라고 표시된 임플란트 윤곽(852)은 가열된 척의 최저 온도의 결과이다. 임플란트 윤곽(852)에서의 비틀림(843)은 도 8a 및 도 8b에 도시된 종래의 그래프에 비하여 기판 표면에 더 가깝다. 라디칼은 기판의 표면에 더 근접하게 된 손상 영역을 넘어서까지 확산하지 않는다. 임플란트 윤곽(852)은 실온보다는 높지만 기판의 막들이 휘발되는 온도보다는 낮은 저온, 전형적으로는 300℃ 내지 400℃의 범위에서 달성되었다.
도 8d는 사전 비결정질화 단계를 가진 RTA 후의 임플란트 윤곽을 보인 예시적인 그래프(860)이다. 1022 피크 도펀트 농도(864) 및 CSAT(862)가 도시되어 있다. 사전 비결정질화 단계가 수행되고 그 결과 비결정질화 깊이(863)가 야기된다. 도 8d에는 2개의 임플란트 윤곽이 도시되어 있다. 제1 임플란트 윤곽은 높은 T 임플란트 윤곽(868)이고, 예컨대 400℃보다 높은, 도 8c에서 발생되고 도시된 최저 T(852)보다 더 높은 온도 범위를 이용하여 획득되었다. 높은 T 임플란트 윤곽(868)은 결정질 층에서 확산을 야기하였다. 그 결과 임플란트 윤곽은 더 돌연한 전이를 갖고 이때 클러스터와 퇴적 층을 지나간다. 제2 임플란트 윤곽은 더 높은 T 임플란트 윤곽(872)이고, 이때 온도 범위는 예를 들면 500℃보다 높다.
도 8c에서도 동일한 무손상 플라즈마 도핑 공정을 사용하였지만, 전술한 바와 같이 높은 T 및 더 높은 T에 대한 온도 범위는 더 높다. 캡/커버 층(도 1에서 115)은 승화에 의해 날라가고 결정질 층(도 5b에서 566)으로의 확산이 발생한다. 더 높은 온도 곡선 "비틀림"은 스트래글 교정 때문에 표면에 더 가까이 이동한다. 더 높은 온도 처리의 표면 근처의 선량은 도 8d에 도시되고 높은 T(868) 및 더 높은 T(872)로서 표시된 바와 같이 표면으로부터의 승화 및 캡의 손실에 기인하는 확산 및 도펀트의 손실 때문에 더 낮아지고 또한 "결정질 층(870)에서의 확산"으로서 식별된다.
도 9는 처리실에서 시간의 함수로서 좌측 Y축에 지향성 화살표(908)에 의해 표시된 소스 전력(902) 및 우측 Y축에 지향성 화살표(920)에 의해 표시된 바이어스 전압(124)을 포함한 상부 그래프(904)와, 시간의 함수로서 좌측 Y축에 지향성 화살표(958)에 의해 표시된 전류(952) 및 우측 Y축에 지향성 화살표(962)에 의해 표시된 라디칼 플럭스(966)를 포함한 하부 그래프(954)로 이루어진 예시적인 개략도(900)이다. III-V족 원소 및 게르마늄은 깊은 도핑(20nm 정도)이 필요하다. 깊은 도핑은 높은 에너지를 요구한다. 깊은 도핑은 낮은 플라즈마 밀도 및 높은 RF 바이어스 전력을 가진 플라즈마 소스를 이용하여 달성될 수 있다. 또한, 큰 라디칼 플럭스가 고선량 도핑을 위해 필요하다. 그러나 역시 높은 플라즈마 밀도가 필요하다. 이러한 모순된 필요성을 부합시키는 것(즉 트레이드오프)은 체적 가열 플라즈마(volume-heated plasma)를 펄싱하는 소스에 의해 달성될 수 있고, 그래서 플라즈마 밀도는 고밀도에서 저밀도로 변화한다. 비동기 소스 및 바이어스 펄싱을 또한 사용할 수 있다. 소스 전력(source power)은 표면파 플라즈마(SWP) 소스일 수 있다. 일 실시형태에 있어서, SWP는 사선 슬롯 안테나(radial line slot antenna, RLSA™) 플라즈마 소스 또는 다른 SWP 소스일 수 있다. 더 나아가, 유도 결합 플라즈마(ICP), 전자-사이클로트론 공진(ECR) 또는 초고주파수(VHF) 용량 결합 플라즈마(CCP)와 같은 다른 소스 전력이 더 낮은 효과에 대하여 또한 사용될 수 있다.
도 9를 참조하면, 상부 그래프(904)는 X축에 시간(916)을 갖고, 소스 전력(마이크로파 또는 다른 체적 가열 메카니즘)이 점 A1에서와 같이 높고, 기판에 대한 전류는 점 B2에 나타낸 바와 같이 높으며, 임의의 단위 기준(도시 생략됨)과 비교할 때 바이어스 전압은 점 A2에서처럼 낮다. 소스 전력이 동일한 바이어스 전력에서 오프일 때, 바이어스된 기판에 대한 전류는 점 B3에 나타낸 것처럼 감소하고, 바이어스 전압은 점 A3에 나타낸 것처럼 이온 에너지와 함께 증가한다.
라디칼 플럭스(952)는 바이어스 전압이 감소할 때 감소할 수도 있고 그렇지 않을 수도 있다. 전류 및 라디칼 플럭스의 감소율은 펄스율 및 듀티사이클에 의존한다. 이것은 종래에 예컨대 직류 DC 중공 음극을 이용하는 바이어스 펄싱과 다르다. 바이어스 전압 펄싱은 전형적으로 일정한 소스 전력으로 바이어스 전압을 증가 또는 감소시킴으로써 이온 에너지를 변조하는데, 이것은 높은 이온 전류에서의 높은 바이어스 전압이 바람직하지 않은 스퍼터링을 유도하기 때문에 유리하지 않다. 직류(DC) 바이어스형 중공 음극은 펄스되는 소스로서 사용될 수 있다. 그러나 임플란트 시구간은 오프 또는 저전력 소스 시간의 소스가 아닌 제시간의 소스 전력만을 이용한다. 펄싱이 없는 직류(DC) 바이어싱은 기판에 대한 전하 손상 고려 때문에 가능하지 않다.
소스 전력 및 바이어스 전압 펄싱은 에칭 공정 응용에 사용되었다. 그러나 도핑에 있어서의 유일한 필요성은 큰 라디칼 플럭스의 무손상 발생, 및 SWP 소스 및 구성을 이용해서만 접근될 수 있는 매우 낮은 전류 및 높은 바이어스 전압 위상에 대한 동시 필요성이다.
도 10은 본 발명의 일 실시형태에서 도핑 시스템(1002)의 예시적인 구조도(1000)이다. 도핑 시스템은 표면파 디바이스(1012), 처리실(1028) 및 복수의 제어 장치를 포함한다. 표면파 디바이스(1012)는 900MHz 내지 10GHz의 범위 내, 바람직하게는 2.45GHz에서 동작하는 마이크로파 전원 장치(1004)를 포함한다. 표면파 디바이스(1012)는 플라즈마 실(1040)에 결합된, 동축형일 수도 있고 아닐 수도 있는 도파관(1008)에 결합된다. 도파관은 또한 저속파 플레이트(1016), 슬롯 또는 링 안테나(1020) 및 유전체 플레이트(1024)에 결합되고, 이들은 모두 처리실(1028) 내에 있다. 처리실(1028) 내측에는 가열 또는 냉각이 가능한 정전 척(1038)이 있다. 처리실(1028)은 또한 가스 배송 시스템(1026), 및 처리실(1028)로부터 가스를 제거하거나 진공으로 만들기 위한 펌프(1032)가 결합된다. 정전 척(electrostatic chuck, ESC)(1038)은 기판(1036)이 배치될 수 있는 장소로서 사용될 수 있다. 처리실(1028)은 이온(1044) 및 라디칼(1042)을 포함한 플라즈마가 발생되는 플라즈마 실(1040)을 내포한다. 제어 장치는 마이크로파 전원 장치(1004) 및 마스터 제어부(1050)에 결합된 마이크로파 소스 제어부(1052)를 포함하고, 이들은 그 다음에 ESC 전력 제어부(1048) 및 ESC 온도 제어부(1046)에 결합되며, 상기 ESC 전력 제어부(1048) 및 ESC 온도 제어부(1046)는 ESC(1038)에 결합된다.
도 11은 본 발명의 일 실시형태에서 플라즈마 도핑 시스템을 이용하는 예시적인 방법을 보인 도(1100)이다. 단계 1104는 지형 구조를 제조하기 위해 수행된다. 응용에 따라서, 단계 1104는 다양한 공정을 포함한 통합 설계를 포함할 수 있다. 단계 1104는 기판 내 막의 하나 이상의 층의 퇴적 또는 제거를 포함할 수 있다. 단계 1112에서, 기판은 고온 또는 프로그램된 온도에서 이온이 풍부하고 라디칼이 희박한 무손상 플라즈마에 노출된다. 단계 1116에서, 기판은 산화 세척 단계를 받고, 이때 플루오르화수소(HF)산은 사용되지 않는다. 단계 1120에서, 기판은 어닐링 공정을 받는다. 어닐링 공정은 응용의 필요성에 따라 하나 이상의 어닐링 공정을 포함할 수 있다. 단계 1124에서, 선택된 동작 변수들이 도핑 목적을 달성하도록 제어된다.
도 12는 본 발명의 일 실시형태에서 플라즈마 도핑 시스템을 제어하는 예시적인 다른 방법 단계들을 보인 도(1200)이다. 지형 구조를 제조하기 위한 단계(1204)가 수행된다. 응용에 따라서, 이 단계(1204)는 기판 내 막의 하나 이상의 층의 퇴적 및/또는 제거를 비롯한 다양한 공정을 포함한 통합 설계를 포함할 수 있다. 다음의 도핑 단계는 4개의 대안적인 실시형태 중 하나 이상을 이용하여 수행될 수 있는 도핑 공정에서의 돌연성 깊이 제어이다.
세부적인 도핑 단계를 설명하기 전에, 도핑 개념의 상위 레벨 설명 및 이 명세서에서 사용되는 용어에 대하여 이하에서 설명한다. 얕은(shallow) 및 깊은(deep)은 기판의 층 내로의 도펀트의 침투 깊이를 말한다. 표면파 플라즈마 소스는 "얕은 도핑"이라고 부르는 얕은 침투 깊이를 생성하는 저에너지 이온들을 제공하는 장치이다. 도핑 중에, 휘발성 층 또는 캡이 기판에 형성된다. 기판에 인가된 열은 캡을 제거하거나 기판에서 패턴의 표면을 디캡(decap)한다. 캡은 가끔 이온 침투를 금지할 정도로 충분히 두껍고, 그래서 새로운 이온들이 더 깊이 삽입될 수 있도록 기판 위의 패턴을 디캡 또는 개방할 필요가 있다. 경량 이온과 높은 에너지 및 낮은 전류를 사용함으로써, "깊은 도핑"이라고도 알려진 더 깊은 침투 깊이가 달성될 수 있다.
관례적으로, 고온 어닐링은 격자 손상을 교정하고 도펀트를 활성화한다. 고온 어닐링은 관습적 도핑 후에, 예를 들면, 임플란트 또는 플라즈마 도핑에서 수행되고, 이때 확산은 도핑 윤곽의 제어를 실행한다. 다른 실시형태에 있어서, 도핑 중의 깊은 손상의 인시투 교정(in-situ repair)은 가장 깊은 운반을 늦추고 윤곽의 돌연성을 관리한다.
비결정질화 깊이는 주어진 깊이에서 이온 에너지의 함수이다. 예를 들어서 14eV 이상의 이온들은 Si-Si 결합을 파괴할 수 있고, 이들은 재결합하지 않는다. 이것은 본질적으로 "이온" 침투 깊이일 것이다. 제로 에너지의 이온들이 격자로부터 전자들을 삼키고(gobble) 기판에서 결함을 생성하기 때문에 (이온들에 의해 야기되는) 최소 비결정질화 두께는 1 원자 두께 또는 약 0.2nm이다.
손상 밀도(#/㎤)는 0으로부터 약 1022cm-3까지 중 임의의 것일 수 있다. 낮은 값은 약 1010cm-3 미만이다. 전이 돌연성은 도펀트 밀도 기울기이다. 상한 또는 완전한 돌연성은 알파에 1022cm-3/0.2nm를 곱한 것이다. 알파는 도펀트인 층 내 원자들의 미량(fraction)이다. 1022cm-3은 고체의 밀도이고, 이 수가 곱해진 알파는 포화 선량(CSAT)이다. 포화 선량은 기판 온도 및 막의 속성에 의존한다.
도핑 돌연성 깊이 제어의 제1 실시형태(1210)는 기판을 제1 온도(T1), 제1 소스 전력(P1) 및 제1 바이어스 전력(B1)에서 도핑 플라즈마에 노출시키는 단일 단계(1212)를 갖는다. 상기 제1 온도(T1)는 40℃ 내지 1,000℃, 바람직하게는 40℃ 내지 150℃의 범위일 수 있고; 상기 제1 소스 전력은 1000 와트 내지 5000 와트의 범위일 수 있으며; 상기 제1 바이어스 전력은 50 와트 내지 500 와트의 범위일 수 있다.
제2 실시형태(1220)는 단계 1222와 1224를 포함한다. 단계 1222는 경량 이온 플라즈마에 기판을 노출시키는 단계를 포함하고, 이때 경량 이온 플라즈마는 온도 T2, 소스 전력 P2 및 바이어스 전력 B2에 있다. 제2 온도(T2)는 30℃ 내지 1,000℃의 범위, 바람직하게는 30℃일 수 있고; 제2 소스 전력(P2)은 5,000W 내지 10,000W의 범위, 바람직하게는 10,000W일 수 있으며; 제2 바이어스 전력(B2)은 500W 내지 1,500W의 범위, 바람직하게는 1000W일 수 있다. 단계 1224는 제1 온도 T1, 압력 P1 및 바이어스 전압 B1에서 표면파 플라즈마에 기판을 노출시키는 단계를 포함한다. 상기 제1 온도(T1)는 150℃ 내지 1,000℃의 범위, 바람직하게는 300℃일 수 있고; 제1 소스 전력(P1)은 2,500W 내지 7,500W의 범위, 바람직하게는 5,000W일 수 있으며; 제1 바이어스 전력(B1)은 0 와트 내지 300 와트의 범위, 바람직하게는 100 와트일 수 있다.
제3 실시형태(1240)는 단계 1242, 1244 및 1246을 포함한다. 단계 1242는 경량 이온 플라즈마에 기판을 노출시키는 단계를 포함하고, 이때 경량 이온 플라즈마는 온도 T2에 있다. 이 온도(T2)는 30-1,000℃의 범위, 바람직하게는 30℃일 수 있다. 단계 1244는 온도 T1인 표면파 플라즈마에 기판을 노출시키는 단계를 포함한다. 온도 T1은 30-1,000℃의 범위, 바람직하게는 30℃일 수 있다. 단계 1246은 온도 T3인 표면파 플라즈마에 기판을 노출시키는 단계를 포함한다. 온도 T3는 30-1,000℃의 범위, 바람직하게는 300℃일 수 있다. 제3 실시형태(1240)에 표시된 바와 같이, 이전 단계(1248)들이 (a) 응용의 필요조건에 따라서, (b) 테스트에서 수집된 경험 데이터에 따라서, 및/또는 (c) 센서, 모니터링 장치, 프로브 및/또는 광학 계측 장치를 이용한 측정치에 따라서 1회 이상 반복될 수 있다. 테스트로부터의 경험 데이터 또는 수집된 측정 데이터는 목표 돌연성 깊이를 얻기 위해 단계 1242, 1244 및/또는 1246의 반복 횟수를 결정하기 위해 사용된다.
제4 실시형태(1260)는 단계 1262, 1264 및 1266을 포함한다. 단계 1262는 표면파 플라즈마에 기판을 노출시키는 단계를 포함하고, 이때 플라즈마는 온도 T2에 있다. 이 온도(T2)는 30-1,000℃의 범위에 있을 수 있다. 단계 1264는 디캡 온도인 열에 기판을 노출시키는 단계를 포함한다. 도핑 처리 중에, 캡이 기판 위에 형성될 수 있고, 이때 캡은 휘발성 물질 층을 포함한다. 캡을 제거하는 처리는 디캐핑이라고 부르고, 이것은 디캡 온도로서 알려진 온도 범위에서 행하여진다.
단계 1266은 온도 T3인 표면파 플라즈마에 기판을 노출시키는 단계를 포함한다. 온도 T3는 150-1,000℃의 범위, 바람직하게는 300℃일 수 있다. 제4 실시형태(1260)에 표시된 바와 같이, 이전 단계(1268)들이 (a) 응용의 필요조건에 따라서, (b) 테스트에서 수집된 경험 데이터에 따라서, 및/또는 (c) 센서, 모니터링 장치, 프로브 및/또는 광학 계측 장치를 이용한 측정치에 따라서 1회 이상 반복될 수 있다. 테스트로부터의 경험 데이터 또는 수집된 측정 데이터는 목표 돌연성 깊이를 얻기 위해 단계 1262, 1264 및/또는 1266의 반복 횟수를 결정하기 위해 사용된다.
단계 1280에서, 기판은 산화 세척을 받고, 이때 HF와 같은 플루오르 함유 가스는 사용되지 않는다. 단계 1282에서 기판은 어닐링 처리를 받는다. 어닐링 처리는 응용의 필요에 따라서 하나 이상의 어닐링 처리를 포함할 수 있다. 도핑 처리 기술의 당업자라면 도핑 단계 후에 사용되는 어닐링 처리에 익숙할 것이고, 따라서 여기에서는 반복 설명을 생략한다.
단계 1284에서, 선택된 동작 변수들이 도핑 목적을 달성하도록 제어된다. 전술한 바와 같이, 플라즈마 도핑 시스템의 동작 변수들은 처리실의 압력, 이온 플럭스, 손상 밀도, 침투 깊이, 스퍼터율, 기판의 밀도, 비결정질화 깊이, 이온 에너지, 및/또는 기판의 온도를 포함할 수 있다. 다른 동작 변수들은 동작 변수의 리스트에 추가될 수 있는 실험 설계의 테스트 중에 식별될 수 있다. 도핑 목적은 목표 손상 밀도, 목표 비결정질화 깊이 및 목표 전이 돌연성을 포함할 수 있다.
비록 본 발명을 하나 이상의 실시형태의 설명으로 예시하고 각종 실시형태를 상당히 구체적으로 설명하였지만, 그러한 설명은 첨부된 특허 청구범위의 범위를 그러한 세부로 어떻게든 구속하거나 제한하는 것으로 의도되지 않는다. 당업자라면 추가적인 장점 및 수정예를 쉽게 생각할 수 있을 것이다. 그러므로 더 넓은 양태로서의 본 발명은 여기에서 도시하고 설명한 특정 세부, 대표적인 장치 및 방법, 및 예시적인 실시예로 제한되지 않는다. 따라서, 일반적인 발명 개념의 범위로부터 벗어나지 않고 상기 세부와는 다른 변형예가 만들어질 수 있다.

Claims (20)

  1. 기판의 도핑을 제어하는 방법에 있어서,
    도핑 시스템의 처리실에 기판을 제공하는 단계;
    돌연성(abruptness) 깊이 제어 기술을 이용하여 상기 기판의 표면에 목표 선량을 부여하도록 도핑 공정을 수행하는 단계; 및
    도핑 목적에 부합시키기 위해 플라즈마 도핑의 선택된 동작 변수를 제어하는 단계
    를 포함한, 기판 도핑 제어 방법.
  2. 제1항에 있어서, 상기 도핑 목적은 목표 손상 밀도, 목표 비결정질화 깊이 및 목표 전이 돌연성을 포함한 것인, 기판 도핑 제어 방법.
  3. 제2항에 있어서,
    제1 온도는 30℃ 내지 1,000℃의 범위 내, 제2 온도는 30℃ 내지 1,000℃의 범위 내 및 제3 온도는 30℃ 내지 1,000℃의 범위 내에 있고,
    제1 소스 전력은 1,000W 내지 10,000W의 범위 내 및 제2 소스 전력은 1,000W 내지 10,000W의 범위 내에 있으며,
    도펀트 라디칼의 제1 피크 농도는 1018cm-3 내지 1022cm-3의 범위 내 및 도펀트 라디칼의 제2 농도는 1018cm-3 내지 1022cm-3의 범위 내에 있으며 바이어스 전력은 0W 내지 500W의 범위 내에 있는 것인, 기판 도핑 제어 방법.
  4. 제3항에 있어서, 상기 도핑 공정을 수행하는 단계는 상기 기판을 도핑 플라즈마에 노출시키는 단계를 더 포함하고, 상기 도핑 공정은 도펀트 라디칼의 제1 온도, 제1 압력 및 제1 농도에서 수행되는 것인, 기판 도핑 제어 방법.
  5. 제3항에 있어서, 상기 도핑 공정을 수행하는 단계는,
    상기 기판을 경량 이온 플라즈마에 노출시키는 단계로서, 상기 경량 이온 플라즈마에 대한 노출은 도펀트 라디칼의 제2 온도, 제2 압력 및 제2 농도에서 수행되는 것인, 상기 경량 이온 플라즈마에 노출시키는 단계; 및
    상기 기판을 표면파 플라즈마에 노출시키는 단계로서, 상기 도핑 공정은 도펀트 라디칼의 제1 온도, 제1 압력 및 제1 농도에서 수행되는 것인, 상기 표면파 플라즈마에 노출시키는 단계
    를 더 포함한 것인, 기판 도핑 제어 방법.
  6. 제3항에 있어서, 상기 도핑 공정을 수행하는 단계는,
    상기 기판을 경량 이온 플라즈마에 노출시키는 단계로서, 상기 경량 이온 플라즈마에 대한 노출은 도펀트 라디칼의 제2 온도, 제2 압력 및 제2 농도에서 수행되는 것인, 상기 경량 이온 플라즈마에 노출시키는 단계;
    상기 기판을 표면파 플라즈마에 노출시키는 단계로서, 상기 도핑 공정은 도펀트 라디칼의 제1 온도, 제1 압력 및 제1 농도에서 수행되는 것인, 상기 표면파 플라즈마에 노출시키는 단계; 및
    상기 기판을 표면파 플라즈마에 노출시키는 단계로서, 상기 도핑 공정은 도펀트 라디칼의 제3 온도, 제3 압력 및 제3 농도에서 수행되는 것인, 상기 표면파 플라즈마에 노출시키는 단계
    를 더 포함한 것인, 기판 도핑 제어 방법.
  7. 제5항에 있어서, 상기 기판을 상기 제2 온도에서 경량 이온 플라즈마에 노출시키는 단계, 상기 기판을 상기 제1 온도에서 표면파 플라즈마에 노출시키는 단계 및 상기 기판을 상기 제1 온도에서 표면파 플라즈마에 노출시키는 단계의 조합을 상기 도핑 목적이 달성될 때까지 반복하는, 기판 도핑 제어 방법.
  8. 제3항에 있어서, 상기 도핑 공정을 수행하는 단계는,
    상기 기판을 경량 이온 플라즈마에 노출시키는 단계로서, 상기 경량 이온 플라즈마에 대한 노출은 제2 온도에서 수행되는 것인, 상기 경량 이온 플라즈마에 노출시키는 단계;
    상기 기판을 열원으로부터의 열에 노출시키는 단계; 및
    상기 기판을 표면파 플라즈마에 노출시키는 단계로서, 상기 도핑 공정은 제3 온도에서 수행되는 것인, 상기 표면파 플라즈마에 노출시키는 단계
    를 더 포함한 것인, 기판 도핑 제어 방법.
  9. 제3항에 있어서, 상기 기판을 상기 제2 온도에서 경량 이온 플라즈마에 노출시키는 단계, 상기 기판을 열에 노출시키는 단계 및 상기 기판을 상기 제3 온도에서 표면파 플라즈마에 노출시키는 단계의 조합을 상기 도핑 목적이 달성될 때까지 반복하는, 기판 도핑 제어 방법.
  10. 제3항에 있어서,
    상기 기판에서 산화 세척 공정을 수행하는 단계;
    상기 기판에서 어닐링 공정을 수행하는 단계; 및
    도핑 목적에 부합하도록 상기 산화 세척 공정 및 상기 어닐링 공정의 선택된 동작 변수를 제어하는 단계
    를 더 포함하고,
    상기 어닐링 공정은 제1 어닐링 공정 또는 이 제1 어닐링 공정에 이어서 제2 어닐링 공정을 수행하는 단계를 더 포함한 것인, 기판 도핑 제어 방법.
  11. 제10항에 있어서, 돌연성 깊이 제어 기술을 이용하여 상기 기판의 표면에 목표 선량을 부여하기 위한 상기 도핑 공정을 수행하기 전에, 상기 기판의 표면이 스퍼터링되지 않도록 충분히 낮은 전류로 라디칼의 확산을 촉진시킴으로써, 상기 기판의 표면에 깊은 선량을 부여하도록 구성된 사전 비결정질화 공정을 수행하는 단계를 더 포함한, 기판 도핑 제어 방법.
  12. 제11항에 있어서, 상기 도핑 시스템의 소스 전력은, 유도 결합 플라즈마(inductively coupled plasma; ICP), 전자-사이클로트론 공진(electron-cyclotron resonance; ECR) 또는 초고주파수(very high frequency; VHF) 용량 결합 플라즈마(capacitively coupled plasma; CCP)인 것인, 기판 도핑 제어 방법.
  13. 제11항에 있어서, 상기 기판의 어닐링은, 전기적으로 자기 바이어스되는(self-biased) 가열된 정전 척(chuck), 마이크로파 복사선 노출, 발광 다이오드 또는 플래시 램프를 이용하여 상기 기판에 열을 인가하는 것을 포함한 것인, 기판 도핑 제어 방법.
  14. 제11항에 있어서, 상기 기판의 가열은 펄스 방식으로 행해지고, 상기 도핑 시스템에 대하여 발생된 전류 및 라디칼 플럭스의 감소율은 펄스율 및 듀티사이클에 의존하는 것인, 기판 도핑 제어 방법.
  15. 제11항에 있어서, 상기 가열된 정전 척은 상기 기판의 포화 층 내 물질의 승화 또는 분해 온도 보다 높은 온도에서 동작되는 것인, 기판 도핑 제어 방법.
  16. 제11항에 있어서, 고선량 컨포멀(conformal) 저손상 도핑 공정을 위해 상기 기판의 포화 층에 대한 첨가제 및 온도를 제어하는 단계를 더 포함한, 기판 도핑 제어 방법.
  17. 제11항에 있어서, 상기 도핑 공정은 표면층을 선택적으로 제거하는 단계를 포함하고, 상기 표면층을 선택적으로 제거하는 단계는,
    상기 기판의 층의 표면의 비결정질화 단계;
    가열되었을 때 상기 층을 휘발성으로 만드는 처리실에 라디칼을 주입하는 단계; 및
    기판 히터 또는 플래시 램프를 이용한 플래시 가열 단계에서 상기 층을 제거하는 단계
    를 더 포함한 것인, 기판 도핑 제어 방법.
  18. 제11항에 있어서, 상기 산화 세척 공정은 습식 세척으로 상기 기판의 후속 층을 제거하는 단계를 포함한 것인, 기판 도핑 제어 방법.
  19. 제11항에 있어서, 상기 경량 이온 플라즈마는 헬륨 또는 아르곤 이온을 포함하고, 상기 도핑 라디칼은 PH3, AsH3 및 BH3로부터 각각 도출된 P, As, 또는 B를 포함한 것인, 기판 도핑 제어 방법.
  20. 제11항에 있어서, 상기 플라즈마 도핑 시스템의 동작 변수는, 상기 처리실의 압력, 이온 플럭스, 손상 밀도, 침투 깊이, 스퍼터율, 상기 기판의 밀도, 비결정질화 깊이, 이온 에너지, 및/또는 상기 기판의 온도를 포함한 것인, 기판 도핑 제어 방법.
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10083854B2 (en) * 2014-06-24 2018-09-25 Ev Group E. Thallner Gmbh Method and device for surface treatment of substrates
US9589802B1 (en) 2015-12-22 2017-03-07 Varian Semuconductor Equipment Associates, Inc. Damage free enhancement of dopant diffusion into a substrate
US10446681B2 (en) 2017-07-10 2019-10-15 Micron Technology, Inc. NAND memory arrays, and devices comprising semiconductor channel material and nitrogen
US10559466B2 (en) 2017-12-27 2020-02-11 Micron Technology, Inc. Methods of forming a channel region of a transistor and methods used in forming a memory array
US10297611B1 (en) 2017-12-27 2019-05-21 Micron Technology, Inc. Transistors and arrays of elevationally-extending strings of memory cells
US10555412B2 (en) 2018-05-10 2020-02-04 Applied Materials, Inc. Method of controlling ion energy distribution using a pulse generator with a current-return output stage
US11476145B2 (en) 2018-11-20 2022-10-18 Applied Materials, Inc. Automatic ESC bias compensation when using pulsed DC bias
JP7451540B2 (ja) 2019-01-22 2024-03-18 アプライド マテリアルズ インコーポレイテッド パルス状電圧波形を制御するためのフィードバックループ
US11508554B2 (en) 2019-01-24 2022-11-22 Applied Materials, Inc. High voltage filter assembly
US11133310B2 (en) * 2019-10-03 2021-09-28 Tokyo Electron Limited Method of making multiple nano layer transistors to enhance a multiple stack CFET performance
US20210210355A1 (en) * 2020-01-08 2021-07-08 Tokyo Electron Limited Methods of Plasma Processing Using a Pulsed Electron Beam
US11848176B2 (en) 2020-07-31 2023-12-19 Applied Materials, Inc. Plasma processing using pulsed-voltage and radio-frequency power
US11798790B2 (en) 2020-11-16 2023-10-24 Applied Materials, Inc. Apparatus and methods for controlling ion energy distribution
US11901157B2 (en) 2020-11-16 2024-02-13 Applied Materials, Inc. Apparatus and methods for controlling ion energy distribution
US11538919B2 (en) 2021-02-23 2022-12-27 Micron Technology, Inc. Transistors and arrays of elevationally-extending strings of memory cells
US11495470B1 (en) 2021-04-16 2022-11-08 Applied Materials, Inc. Method of enhancing etching selectivity using a pulsed plasma
US11948780B2 (en) 2021-05-12 2024-04-02 Applied Materials, Inc. Automatic electrostatic chuck bias compensation during plasma processing
US11791138B2 (en) 2021-05-12 2023-10-17 Applied Materials, Inc. Automatic electrostatic chuck bias compensation during plasma processing
US11967483B2 (en) 2021-06-02 2024-04-23 Applied Materials, Inc. Plasma excitation with ion energy control
US20220399185A1 (en) 2021-06-09 2022-12-15 Applied Materials, Inc. Plasma chamber and chamber component cleaning methods
US11810760B2 (en) 2021-06-16 2023-11-07 Applied Materials, Inc. Apparatus and method of ion current compensation
US11569066B2 (en) 2021-06-23 2023-01-31 Applied Materials, Inc. Pulsed voltage source for plasma processing applications
US11476090B1 (en) 2021-08-24 2022-10-18 Applied Materials, Inc. Voltage pulse time-domain multiplexing
US11694876B2 (en) 2021-12-08 2023-07-04 Applied Materials, Inc. Apparatus and method for delivering a plurality of waveform signals during plasma processing
US11972924B2 (en) 2022-06-08 2024-04-30 Applied Materials, Inc. Pulsed voltage source for plasma processing applications

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010009696A (ko) * 1999-07-13 2001-02-05 윤종용 표면파 플라즈마 식각장치를 이용한 반도체 웨이퍼 상의 물질막 식각방법
US20060264051A1 (en) * 2003-08-25 2006-11-23 Siemens Vdo Automotive Method for formng impurity-introduced layer, method for cleaning object to be processed apparatus for introducing impurity and method for producing device
JP2008300687A (ja) * 2007-05-31 2008-12-11 Tokyo Electron Ltd プラズマドーピング方法及びその装置
JP2011529275A (ja) * 2008-07-22 2011-12-01 ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド 重いハロゲン化合物を用いたイオン注入

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010009696A (ko) * 1999-07-13 2001-02-05 윤종용 표면파 플라즈마 식각장치를 이용한 반도체 웨이퍼 상의 물질막 식각방법
US20060264051A1 (en) * 2003-08-25 2006-11-23 Siemens Vdo Automotive Method for formng impurity-introduced layer, method for cleaning object to be processed apparatus for introducing impurity and method for producing device
JP2008300687A (ja) * 2007-05-31 2008-12-11 Tokyo Electron Ltd プラズマドーピング方法及びその装置
JP2011529275A (ja) * 2008-07-22 2011-12-01 ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド 重いハロゲン化合物を用いたイオン注入

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