KR20160137298A - 금속-이차원 물질-반도체의 접합을 포함하는 반도체 소자 - Google Patents
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Abstract
금속과 반도체 사이에 이차원 결정 구조를 갖는 이차원 물질층을 개재함으로써 접촉 저항을 줄인 반도체 소자가 개시된다. 개시된 반도체 소자는 반도체층, 상기 반도체층에 전기적으로 접촉하는 금속층, 및 상기 반도체층과 금속층 사이에 배치된 것으로 이차원 결정 구조를 갖는 이차원 물질층을 포함할 수 있다. 이차원 물질층은 터널링 전류를 통해 금속과 반도체 사이의 전류 흐름을 원활하게 함으로써 반도체층과 금속층 사이의 접촉 저항을 저감시킬 수 있다.
Description
개시된 실시예는 반도체 소자에 관한 것으로, 더욱 상세하게는 금속과 반도체 사이에 이차원(2-Dimensional) 결정 구조를 갖는 이차원 물질층을 개재함으로써 접촉 저항(contact resistivity)을 감소시킨 반도체 소자에 관한 것이다.
반도체 소자는 외부와 전기적 신호를 주고받기 위하여 반도체 소자의 특정 부분에서 금속과 반도체의 접합을 포함한다. 금속은 반도체보다 상대적으로 낮은 저항을 가지고 있으며 외부로의 배선이 용이하기 때문이다. 그러나, 이 경우에 반도체/금속의 이종접합에 의한 접촉 저항이 발생하게 된다.
이러한 접촉 저항을 감소시키기 위하여 반도체와 금속 사이의 쇼트키 에너지 장벽(Schottky energy barrier)을 낮추는 다양한 방안이 제시되고 있다. 예를 들어, n-형 반도체에는 일함수가 4eV 근방인 금속을 사용하고 p-형 반도체에는 일함수가 5eV 근방인 금속을 사용하기도 한다. 그러나 금속의 일함수가 반도체의 표면에서 고정(pinning)되는 현상이 나타나기 때문에 금속의 종류에 관계 없이 쇼트키 에너지 장벽을 낮추는 데는 한계가 있다. 다른 방안으로서, 금속과 접촉하는 반도체의 표면을 높은 농도로 도핑함으로써 공핍폭(depletion width)을 줄일 수도 있다. 그러나, 점점 더 작은 크기의 반도체 소자가 요구됨에 따라 도핑 농도를 더욱 증가시켜야 하지만 도핑 농도를 증가시키는 방법, 도핑 상태를 안정적으로 유지하는 방법, 및 도핑 농도의 증가에 의한 공핍폭을 감소시키는 데에 한계가 있다.
금속과 반도체 사이에 이차원 결정 구조를 갖는 이차원 물질층을 개재함으로써 접촉 저항을 줄인 반도체 소자를 제공한다.
일 예에 따른 반도체 소자는, 제 1 도전형으로 도핑된 우물 영역, 및 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑된 소스 영역과 드레인 영역을 구비하는 반도체층; 상기 반도체층에 전기적으로 접촉하는 금속층; 및 상기 반도체층과 금속층 사이에 배치된 것으로, 이차원(2-Dimensional) 결정 구조를 갖는 이차원 물질층;을 포함할 수 있다. 여기서, 상기 이차원 물질층은 상기 소스 영역 위에 배치된 제 1 이차원 물질층 및 상기 드레인 영역 위에 배치된 제 2 이차원 물질층을 포함하고, 상기 금속층은 상기 제 1 이차원 물질층 위에 배치된 소스 전극 및 상기 제 2 이차원 물질층 위에 배치된 드레인 전극을 포함할 수 있다.
상기 이차원 물질층은, 예를 들어, 그래핀 및 나노결정 그래핀 중에서 적어도 하나를 포함할 수 있다.
대신에, 상기 이차원 물질층은 전이금속과 칼코겐 원소의 화합물인 전이금속 디칼코게나이드를 포함할 수도 있다.
예를 들어, 상기 전이금속 디칼코게나이드는 MoS2, WS2, TaS2, HfS2, ReS2, TiS2, NbS2, SnS2, MoSe2, WSe2, TaSe2, HfSe2, ReSe2, TiSe2, NbSe2, SnSe2, MoTe2, WTe2, TaTe2, HfTe2, ReTe2, TiTe2, NbTe2, SnTe2를 포함할 수 있다.
그 외에도, 상기 이차원 물질층은 TiOx, NbOx, MnOx, VaOx, MnO3, TaO3, WO3, MoCl2, CrCl3, RuCl3, BiI3, PbCl4, GeS, GaS, GeSe, GaSe, PtSe2, In2Se3, GaTe, InS, InSe, InTe, h-BN(hexagonal BN), 및 포스포린(phosphorene) 중에서 적어도 하나를 포함할 수 있다.
상기 이차원 물질층은 이차원 결정 구조를 구성하는 원소들 중 일부를 다른 원소로 치환하거나 또는 이차원 결정 구조에 다른 원소를 추가적으로 결합함으로써 도핑된 구조를 가질 수 있다.
상기 이차원 물질층은, 예를 들어, 나노 와이어 형태, 나노 슬릿 형태, 나노 도트 형태, 또는 나노 홀의 형태로 패터닝될 수 있다.
상기 이차원 물질층의 두께는 상기 반도체층과 상기 금속층 사이의 접촉 저항이, 예컨대, 10-7Ωcm2 이하가 되도록 선택될 수 있다.
예를 들어, 상기 이차원 물질층의 두께는 0.3 nm 내지 5 nm의 범위에 있을 수 있다.
이러한 이차원 물질층의 두께는 단일층 이차원 결정 구조의 두께의 배수일 수 있다.
또한, 상기 반도체층은 예컨대, 실리콘, 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체, IV-VI족 화합물 반도체, IV-IV족 화합물 반도체, 산화물 반도체, 및 밴드갭을 갖는 이차원 결정 구조의 반도체 중에서 적어도 하나를 포함할 수 있다.
상기 이차원 물질층과 접하는 상기 반도체층의 표면이 단층 원자로 표면 처리될 수도 있다.
상기 반도체 소자는, 상기 이차원 물질층과 금속층 사이에 배치된, 상기 금속층을 형성하는 금속 재료와 상기 반도체층을 형성하는 반도체 재료의 혼합물층을 더 포함할 수 있다.
상기 반도체 소자는, 상기 소스 영역과 드레인 영역 사이에서 상기 우물 영역 위에 배치된 게이트 절연막; 상기 게이트 절연막 위에 배치된 게이트 전극; 및 상기 게이트 절연막과 상기 게이트 전극의 측벽을 둘러싸는 스페이서를 더 포함할 수 있다.
상기 제 1 이차원 물질층과 제 2 이차원 물질층은 각각 상기 스페이서의 하부면과 접촉하도록 연장될 수 있다.
또한, 상기 제 1 이차원 물질층과 제 2 이차원 물질층은 각각 상기 스페이서의 측면과 접촉하도록 연장될 수도 있다.
예를 들어, 상기 소스 영역과 드레인 영역의 도핑 농도는 1019/cm3 이상일 수 있다.
또한, 다른 예에 따른 반도체 소자는, 게이트 전극; 언도핑 반도체층; 상기 게이트 전극과 상기 언도핑 반도체층 사이에 배치된 게이트 절연막; 상기 반도체층에 전기적으로 접촉하는 금속층; 및 상기 반도체층과 금속층 사이에 배치된 것으로, 이차원 결정 구조를 갖는 이차원 물질층;을 포함하며, 상기 이차원 물질층은 탄소 이외의 원소들의 결정으로 이루어진 비탄소계 이차원 결정을 포함할 수 있다.
상기 금속층은 상기 게이트 절연막 위에 배치되며 상기 반도체층의 제 1 측면에 대향하는 소스 전극 및 상기 게이트 절연막 위에 배치되며 상기 반도체층의 제 2 측면에 대향하는 드레인 전극을 포함할 수 있다.
상기 이차원 물질층은 상기 소스 전극과 상기 반도체층의 제 1 측면 사이에 배치된 제 1 이차원 물질층 및 상기 드레인 전극과 상기 반도체층의 제 2 측면 사이에 배치된 제 2 이차원 물질층을 포함할 수 있다.
상기 제 1 이차원 물질층은 상기 반도체층의 제 1 측면으로부터 상기 반도체층의 상부 표면의 제 1 영역까지 연장되도록 절곡될 수 있으며, 상기 제 2 이차원 물질층은 상기 반도체층의 제 2 측면으로부터 상기 반도체층의 상부 표면의 제 2 영역까지 연장되도록 절곡될 수 있다.
또한, 또 다른 예에 따른 반도체 소자는, 언도핑 반도체층; 게이트 전극; 상기 반도체층과 상기 게이트 전극 사이에 배치된 게이트 절연막; 상기 게이트 절연막의 양쪽 측면에 인접하여 배치된 것으로, 이차원(2-Dimensional) 결정 구조를 갖는 제 1 및 제 2 이차원 물질층; 상기 제 1 이차원 물질층 위에 배치된 소스 전극; 및 상기 제 2 이차원 물질층 위에 배치된 드레인 전극;을 포함하며, 상기 제 1 및 제 2 이차원 물질층은 탄소 이외의 원소들의 결정으로 이루어진 비탄소계 이차원 결정을 가질 수 있다.
상기 소스 전극과 드레인 전극은 상기 게이트 절연막과 떨어져 있을 수 있다.
개시된 반도체 소자는 금속과 반도체 사이에 개재된 이차원 물질층을 포함하는데, 이차원 물질층은 표면에 반응기가 없기 때문에 금속의 일함수가 반도체의 표면에서 고정(pinning)되는 현상을 제거할 수 있다. 따라서, 금속의 고유한 일함수에 따른 효과가 나타날 수 있다. 또한, 이차원 물질층은 2차원의 층상 결정 구조를 갖기 때문에 이차원 물질층의 층 개수에 따라 이차원 물질층의 두께를 5nm 이내에서도 쉽게 조절할 수 있고 두께의 균일성도 우수하다. 따라서, 금속과 반도체 사이의 전체 영역에서 균일한 접촉 저항을 유지할 수 있다.
그 결과, 이차원 물질층에서의 터널링 전류를 통해 금속과 반도체 사이의 전류 흐름을 원할하게 하여 낮은 접촉 저항을 얻을 수 있다. 또한, 이차원 물질층은 높은 열적 안정성을 갖기 때문에 반도체 소자의 내구성을 향상시킬 수 있다. 또한, 이차원 물질층은 반도체 원자와 금속 원자에 대한 확산 방지막(diffusion barrier)의 역할을 할 수 있기 때문에 별도의 확산 방지막이 필요하지 않다. 따라서, 반도체 소자의 전체 저항을 추가적으로 감소시킬 수 있다.
도 1은 일 실시예에 따른 반도체 소자의 구조를 개략적으로 보이는 단면도이다.
도 2는 이차원 물질층이 없는 비교예에 따른 반도체 소자에서의 에너지밴드 다이어그램을 개략적으로 보인다.
도 3a는 이차원 물질층이 비탄소계 이차원 결정인 경우에 도 1에 도시된 반도체 소자에서의 에너지밴드 다이어그램을 개략적으로 보인다.
도 3b는 이차원 물질층이 탄소계 이차원 결정인 경우에 도 1에 도시된 반도체 소자에서의 에너지밴드 다이어그램을 개략적으로 보인다.
도 4는 이차원 물질층의 종류에 따른 접촉 저항의 변화를 보이는 그래프이다.
도 5 및 도 6은 이차원 물질층의 층 개수가 상이한 반도체 소자의 구조를 개략적으로 보이는 단면도이다.
도 7a 내지 도 7d는 이차원 물질층의 다양한 패턴의 예를 보이는 개략적인 평면도이다.
도 8은 다른 실시예에 따른 반도체 소자의 구조를 개략적으로 보이는 단면도이다.
도 9는 또 다른 실시예에 따른 반도체 소자의 구조를 개략적으로 보이는 단면도이다.
도 10은 또 다른 실시예에 따른 반도체 소자의 구조를 개략적으로 보이는 단면도이다.
도 11은 또 다른 실시예에 따른 반도체 소자의 구조를 개략적으로 보이는 단면도이다.
도 2는 이차원 물질층이 없는 비교예에 따른 반도체 소자에서의 에너지밴드 다이어그램을 개략적으로 보인다.
도 3a는 이차원 물질층이 비탄소계 이차원 결정인 경우에 도 1에 도시된 반도체 소자에서의 에너지밴드 다이어그램을 개략적으로 보인다.
도 3b는 이차원 물질층이 탄소계 이차원 결정인 경우에 도 1에 도시된 반도체 소자에서의 에너지밴드 다이어그램을 개략적으로 보인다.
도 4는 이차원 물질층의 종류에 따른 접촉 저항의 변화를 보이는 그래프이다.
도 5 및 도 6은 이차원 물질층의 층 개수가 상이한 반도체 소자의 구조를 개략적으로 보이는 단면도이다.
도 7a 내지 도 7d는 이차원 물질층의 다양한 패턴의 예를 보이는 개략적인 평면도이다.
도 8은 다른 실시예에 따른 반도체 소자의 구조를 개략적으로 보이는 단면도이다.
도 9는 또 다른 실시예에 따른 반도체 소자의 구조를 개략적으로 보이는 단면도이다.
도 10은 또 다른 실시예에 따른 반도체 소자의 구조를 개략적으로 보이는 단면도이다.
도 11은 또 다른 실시예에 따른 반도체 소자의 구조를 개략적으로 보이는 단면도이다.
이하, 첨부된 도면들을 참조하여, 금속-이차원 물질-반도체의 접합을 포함하는 반도체 소자에 대해 상세하게 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 또한, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 또한 이하에서 설명하는 층 구조에서, "상부" 나 "상"이라고 기재된 표현은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
도 1은 일 실시예에 따른 반도체 소자의 구조를 개략적으로 보이는 단면도이다. 도 1을 참조하면, 일 실시예에 따른 반도체 소자(100)는 반도체층(101, 102, 103), 반도체층(101, 102, 103)에 전기적으로 접촉하는 금속층(106, 107), 및 반도체층(101, 102, 103)과 금속층(106, 107) 사이에 배치된 이차원 물질층(104, 105)을 포함할 수 있다.
여기서, 반도체층(101, 102, 103)은, 예를 들어, 제 1 도전형으로 도핑된 우물 영역(101) 및 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑된 소스 영역(102)과 드레인 영역(103)을 포함할 수 있다. 도 1에는 우물 영역(101)이 p-형으로 도핑되고 소스 및 드레인 영역(102, 103)이 n-형으로 도핑된 것으로 도시되었으나, 이는 단지 예일 뿐이며 우물 영역(101)이 n-형으로 도핑되고 소스 및 드레인 영역(102, 103)이 p-형으로 도핑될 수도 있다. 우물 영역(101)은 약 1014~1018/cm3 의 비교적 저농도로 도핑될 수 있으며, 소스 및 드레인 영역(102, 103)은 공핍폭을 줄이기 위하여 약 1019/cm3 이상의 비교적 고농도로 도핑될 수 있다.
이러한 반도체층(101, 102, 103)은, 예를 들어, 실리콘(Si), 게르마늄(Ge) 등의 IV족 반도체, GaAs, GaP 등의 III-V족 화합물 반도체, CdS, ZnTe 등의 II-VI족 화합물 반도체, PbS 등의 IV-VI족 화합물 반도체, SiC 등의 IV-IV족 화합물 반도체, IGZO 등의 산화물 반도체, 또는 MoS2 등의 밴드갭을 갖는 이차원 결정 구조의 반도체일 수 있다.
또한, 후술하는 이차원 물질층(104, 105)과 접촉하는 소스 영역(102)과 드레인 영역(103)의 상부 표면은 이차원 물질층(104, 105)과의 결합 특성을 향상시키기 위하여 단층 원자로 표면 처리될 수도 있다. 실리콘과 같은 반도체는 일반적으로 이차원 물질과의 결합력이 약하기 때문에, 소스 영역(102)과 드레인 영역(103) 위에 배치된 이차원 물질층(104, 105)은 소스 영역(102)과 드레인 영역(103)으로부터 쉽게 떨어질 수도 있다. 이러한 현상을 방지하기 위하여, 소스 영역(102)과 드레인 영역(103)의 상부 표면을 이차원 물질층(104, 105)과의 결합력이 우수한 원소로 표면 처리하는 것이 가능하다. 예를 들어, 소스 영역(102)과 드레인 영역(103)의 표면에 산소, 황, 셀레늄 등을 단층으로 결합시킬 수 있다.
이차원 물질층(104, 105)은 상기 소스 영역(102) 위에 배치된 제 1 이차원 물질층(104) 및 드레인 영역(103) 위에 배치된 제 2 이차원 물질층(105)을 포함할 수 있다. 이차원 물질층(104, 105)은 이차원 결정 구조를 갖는 이차원 물질로 이루어지므로 층상 구조로 형성될 수 있다. 이차원 물질층(104, 105)의 층들은 반데르 발스 결합(van der Waals)을 통해 매우 약한 상호작용을 할 수 있다. 따라서, 이차원 물질층(104, 105)은 층 단위로 형성될 수 있기 때문에 두께의 조절이 용이하다.
이러한 이차원 물질층(104, 105)은 탄소계 이차원 물질 또는 비탄소계 이차원 물질로 이루어질 수 있다. 탄소계 이차원 물질은, 예를 들어, 그래핀(graphene)이나 나노결정 그래핀(nano crystalline graphene; nc-G)과 같이 탄소 원소의 결정으로 형성될 수 있다. 일반적인 그래핀은 촉매 금속 위에서 화학기상증착(CVD) 방식으로 형성되며, 약 700 내지 1000℃의 고온 공정이 필요하고 입경(grain size)이 수 um 정도이다. 일반적인 그래핀은 니켈(Ni)이나 구리(Cu)와 같은 금속 위에서 성장될 수 있기 때문에, 성장 후에 반도체 등과 같은 다른 층으로 전사될 수 있다. 반면, 나노결정 그래핀은 약 600℃ 이하의 비교적 저온에서 유도결합플라즈마 화학기상증착(Inductively Coupled Plasma CVD; ICP-CVD)이나 또는 플라즈마 화학기상증착방식(Plasma enhanced CVD; PE-CVD)으로 형성될 수 있으며, 입경이 약 100nm 이하이다. 나노결정 그래핀은 실리콘과 같은 반도체 위에서도 저온에서 성장이 가능하다.
비탄소계 이차원 물질은 탄소 이외의 원소들을 포함하는 이차원 물질이다. 비탄소계 이차원 물질로서 대표적으로 전이금속과 칼코겐 원소의 화합물인 전이금속 디칼코게나이드(transition metal dichalcogenide, TMD)가 있다. 예를 들어, 전이금속 디칼코게나이드는 MoS2, WS2, TaS2, HfS2, ReS2, TiS2, NbS2, SnS2, MoSe2, WSe2, TaSe2, HfSe2, ReSe2, TiSe2, NbSe2, SnSe2, MoTe2, WTe2, TaTe2, HfTe2, ReTe2, TiTe2, NbTe2, SnTe2를 포함할 수 있다. 전이금속 디칼코게나이드 외에도 다양한 비탄소계 이차원 물질이 있다. 예를 들어, 비탄소계 이차원 물질은 h-BN(hexagonal BN), 포스포린(phosphorene), TiOx, NbOx, MnOx, VaOx, MnO3, TaO3, WO3, MoCl2, CrCl3, RuCl3, BiI3, PbCl4, GeS, GaS, GeSe, GaSe, PtSe2, In2Se3, GaTe, InS, InSe, InTe 등을 포함할 수 있다. h-BN은 붕소(B)와 질소(N)이 결합하여 육방 결정 구조로 형성된 것이다. 포스포린은 흑린(black phosphorus)의 이차원 동소체이다.
이차원 물질층(104, 105)으로서 상술한 재료들 중에서 어느 것을 사용할 수도 있지만, 반도체층(101, 102, 103)이 2차원 결정 구조의 반도체인 경우, 이차원 물질층(104, 105)의 재료는 반도체층(101, 102, 103)의 재료와 다르게 선택될 수 있다.
또한, 이차원 물질층(104, 105)은 상술한 재료들을 그대로 사용할 수도 있지만, 반도체 소자(100)의 전기적 특성을 더욱 향상시키기 위하여 도핑될 수도 있다. 다시 말해, 이차원 물질층(104, 105)의 이차원 결정 구조를 구성하는 원소들 중 일부를 다른 원소로 치환하거나 또는 이차원 결정 구조에 다른 원소를 추가적으로 결합함으로써 도핑된 구조를 가질 수 있다. 예를 들어, 이차원 물질층(104, 105)이 그래핀인 경우, 그래핀을 형성하는 탄소 원자들 중에서 일부가 붕소나 질소 등의 다른 원자로 치환되거나 탄소 원자들 중에서 일부가 붕소나 질소 등의 다른 원자와 결합할 수도 있다.
금속층(106, 107)은 제 1 이차원 물질층(104) 위에 배치된 소스 전극(106) 및 제 2 이차원 물질층(105) 위에 배치된 드레인 전극(107)을 포함할 수 있다. 소스 전극(106) 및 드레인 전극(107)을 포함하는 금속층(106, 107)은, 예를 들어, 마그네슘(Mg), 알루미늄(Al), 스칸듐(Sc), 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 니켈(Ni), 구리(Cu), 아연(Zn), 갈륨(Ga), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 납(Pd), 은(Ag), 카드뮴(Cd), 인듐(In), 주석(Sn), 란탄(La), 하프늄(Hf), 탄탈륨(Ta), 텅스텐(W), 이리듐(Ir), 백금(Pt), 금(Au), 비스무스(Bi) 등과 같은 금속 또는 이들의 합금으로 이루어질 수 있다.
또한, 반도체 소자(100)는 소스 영역(102)과 드레인 영역(103) 사이의 우물 영역(101) 위에 배치된 게이트 절연막(108), 게이트 절연막(108) 위에 배치된 게이트 전극(109), 및 게이트 절연막(108)과 게이트 전극(109)의 측벽을 둘러싸는 스페이서(110)를 더 포함할 수 있다. 스페이서(110)는 게이트 절연막(108)과 게이트 전극(109)이 소스 전극(106) 및 드레인 전극(107)과 직접 접촉하는 것을 방지할 수 있다. 게이트 절연막(108)은 SiO2, SiNx, HfO2, Al2O3 등으로 형성될 수 있으며, 게이트 전극(109)은 폴리 실리콘 또는 금속층(106, 107)과 동일한 금속 재료로 이루어질 수 있다. 스페이서(110)는 SiO2, SiNx 등과 같은 절연성 재료로 이루어질 수 있다.
상술한 바와 같이, 본 실시예에 따른 반도체 소자(100)는 반도체과 금속 사이에 개재된 이차원 물질을 포함할 수 있다. 구체적으로, 반도체 소자(100)는 소스 영역(102)과 소스 전극(106) 사이에 개재된 제 1 이차원 물질층(104)과 드레인 영역(103)과 드레인 전극(107) 사이에 개재된 제 2 이차원 물질층(105)을 포함할 수 있다. 이차원 물질층(104, 105)은 표면에 반응기가 없기 때문에 소스 전극(106)과 드레인 전극(107)의 금속의 일함수가 각각 소스 영역(102)과 드레인 영역(103)의 표면에서 고정(pinning)되는 현상을 제거할 수 있다. 따라서, 소스 전극(106)과 드레인 전극(107)의 금속의 고유한 일함수에 따른 효과가 나타날 수 있으며, 그 결과 소스 영역(102)과 소스 전극(106) 사이 및 드레인 영역(103)과 드레인 전극(107) 사이에서 접촉 저항을 낮출 수 있다.
예를 들어, 도 2는 이차원 물질층(104, 105)이 없는 비교예에 따른 반도체 소자에서의 에너지밴드 다이어그램을 개략적으로 도시하고 있다. 도 2에서 Ec는 반도체의 전도대 레벨을 나타내며 Ev는 반도체의 가전자대 레벨을 나타내고 W1은 금속의 일함수를 나타낸다. 도 2를 참조하면, 이차원 물질층(104, 105)이 없는 비교예의 경우, 반도체와 금속 사이의 계면에서 금속의 일함수가 W1로 고정되기 때문에, 높은 쇼트키 에너지 장벽이 발생하게 된다. 따라서 반도체와 금속의 접촉면에서의 접촉 저항이 커지게 된다.
도 3a는 이차원 물질층(104, 105)이 비탄소계 이차원 결정인 경우에 도 1에 도시된 반도체 소자(100)에서의 에너지밴드 다이어그램을 개략적으로 도시하고 있다. 본 실시예의 경우, 이차원 물질층(104, 105)으로 인해 소스 전극(106)과 드레인 전극(107)의 금속의 고유한 일함수 W2에 의한 효과가 나타날 수 있다. 따라서, 소스 영역(102)과 소스 전극(106) 사이 및 드레인 영역(103)과 드레인 전극(107) 사이의 쇼트키 에너지 장벽이 낮아질 수 있다. 또한, 이차원 물질층(104, 105)의 두께가 터널링이 일어날 정도로 작기 때문에 전자는 이차원 물질층(104, 105)을 터널링하여 지나갈 수 있다. 따라서, 소스 영역(102)과 소스 전극(106) 사이 및 드레인 영역(103)과 드레인 전극(107) 사이의 접촉 저항이 낮아질 수 있다. 예를 들어, 이차원 물질층(104, 105)의 재료와 두께는 접촉 저항이 10-7Ωcm2 이하가 되도록 선택될 수 있다.
도 3b는 이차원 물질층(104, 105)이 탄소계 이차원 결정인 경우에 도 1에 도시된 반도체 소자(100)에서의 에너지밴드 다이어그램을 개략적으로 도시하고 있다. 도 3b에 도시된 바와 같이, 그래핀과 같은 탄소계 이차원 결정은 밴드갭을 갖기 않는다는 점에서 밴드갭을 갖는 비탄소계 이차원 결정과 차이가 있을 뿐이며, 탄소계 이차원 결정을 사용하는 경우에도 비탄소계 이차원 결정을 사용하는 경우와 동일한 효과를 얻을 수 있다.
도 4는 이차원 물질층(104, 105)의 종류에 따른 접촉 저항의 변화를 보이는 그래프이다. 도 4의 그래프에서 금속으로는 티타늄(Ti)을 사용하였으며, 반도체로서 실리콘을 사용하였다. 또한, 도 4의 그래프에서 가장 좌측은 이차원 물질층(104, 105)이 없는 비교예에 따른 반도체 소자에서의 접촉 저항을 보이며, 우측 방향을 따라 차례로 이차원 물질층(104, 105)으로서 2D-1은 그래핀을 사용하였고, 2D-2는 h-BN을 사용하였으며, 2D-3는 MoS2를 사용하였다. 도 4의 그래프에서 알 수 있는 바와 같이, 이차원 물질층(104, 105)이 없는 경우에 접촉 저항이 가장 높았으며, 이차원 물질층(104, 105)을 사용하는 경우에는 접촉 저항이 낮아질 수 있다.
또한, 이차원 물질층(104, 105)은 2차원의 층상 결정 구조를 가지며 한 층씩 형성하는 것이 가능하기 때문에 이차원 물질층(104, 105)의 층 개수에 따라 이차원 물질층의 두께를 5nm 이내에서도 쉽게 조절할 수 있고 두께의 균일성도 우수하다. 예를 들어, 도 5 및 도 6은 이차원 물질층(104, 105)의 층 개수가 상이한 반도체 소자(100)의 구조를 개략적으로 보이는 단면도이다. 도 1에는 이차원 물질층(104, 105)이 단일 층인 것으로 도시되었지만, 이차원 물질층(104, 105)은 도 5에 도시된 바와 같이 2층으로 형성될 수도 있으며, 또는 도 6에 도시된 바와 같이 3층이나 또는 그 이상으로 형성될 수도 있다. 이차원 물질층(104, 105)의 두께는 단순히 단일층 이차원 결정 구조의 두께의 배수가 될 수 있으므로, 단일층 이차원 결정 구조의 두께와 층 개수의 곱으로 간단히 결정될 수 있다. 예를 들어, 이차원 물질층(104, 105)의 두께가 약 0.3 nm 내지 5 nm의 범위에 있도록 층 개수를 선택할 수 있다. 이와 같이 이차원 물질층(104, 105)의 두께 균일성이 우수하므로 소스 영역(102)과 소스 전극(106) 사이 및 드레인 영역(103)과 드레인 전극(107) 사이의 전체 영역에서 균일한 접촉 저항을 확보할 수 있다.
또한, 이차원 물질층(104, 105)은 일반적으로 높은 열적 안정성을 갖기 때문에 반도체 소자(100)의 내구성을 향상시킬 수도 있다. 그리고, 이차원 물질층(104, 105)이 반도체 원자와 금속 원자에 대한 확산 방지막(diffusion barrier)의 역할을 할 수 있기 때문에, 소스 영역(102)과 소스 전극(106) 사이 및 드레인 영역(103)과 드레인 전극(107) 사이에 별도의 확산 방지막을 형성할 필요가 없다. 따라서, 반도체 소자(100)의 전체 저항을 추가적으로 감소시킬 수 있다.
이러한 이차원 물질층(104, 105)은 소스 영역(102)과 소스 전극(106) 사이 및 드레인 영역(103)과 드레인 전극(107) 사이에 완전히 채워질 수도 있다. 그러나 필요에 따라서는, 소스 영역(102)의 일부가 소스 전극(106)과 직접 접촉하고 드레인 영역(103)의 일부가 드레인 전극(107)과 직접 접촉하도록 이차원 물질층(104, 105)이 패터닝될 수도 있다. 예컨대, 도 7a 내지 도 7d는 이차원 물질층(104, 105)의 다양한 패턴의 예를 보이는 개략적인 평면도이다. 도 7a에 도시된 바와 같이, 이차원 물질층(104, 105)은 다수의 평행한 나노 와이어들의 형태로 패터닝될 수 있다. 또한, 도 7b에 도시된 바와 같이, 이차원 물질층(104, 105)은 다수의 평행한 나노 슬릿의 형태를 갖도록 패터닝될 수도 있다. 한편, 도 7c에 도시된 바와 같이, 이차원 물질층(104, 105)은 2차원 어레이로 배열된 다수의 나노 도트의 형태를 갖도록 패터닝될 수도 있다. 그와 반대로, 도 7d에 도시된 바와 같이, 이차원 물질층(104, 105)은 2차원 어레이로 배열된 다수의 나노 홀들을 갖도록 패터닝될 수도 있다. 이렇게 이차원 물질층(104, 105)을 특정한 형태로 패터닝하여 밴드갭과 같은 이차원 물질층(104, 105)의 전기적 특성을 변화시킴으로써, 접촉 저항을 포함하는 반도체 소자(100)의 특성을 조절할 수 있다.
도 8은 다른 실시예에 따른 반도체 소자(200)의 구조를 개략적으로 보이는 단면도이다. 도 1에 도시된 반도체 소자(100)의 경우에, 우물 영역(101), 소스 영역(102) 및 드레인 영역(103)은 동일한 표면 높이를 가지며, 이차원 물질층(104, 105)은 스페이서(110)의 측면과 접촉하도록 연장되어 있다. 반면, 도 8에 도시된 반도체 소자(200)에서 이차원 물질층(104, 105)은 스페이서(110)의 하부면과 접촉하도록 연장되어 있다. 이를 위해, 우물 영역(101)의 상부 표면은 소스 영역(102)과 드레인 영역(103)의 상부 표면보다 더 높게 형성될 수 있다. 예를 들어, 우물 영역(101)과 소스 및 드레인 영역(102, 103)의 높이 차이는 이차원 물질층(104, 105)의 두께와 같을 수 있다. 이차원 물질층(104, 105)은 스페이서(110)의 하부면을 따라 스페이서(110)와 게이트 절연막(108) 사이의 경계면까지 연장될 수 있다. 이 경우, 소스 및 드레인 영역(102, 103)과 우물 영역(101) 사이의 경계면은 스페이서(110)와 게이트 절연막(108) 사이의 경계면과 일치할 수 있다. 따라서, 소스 및 드레인 영역(102, 103)과 이차원 물질층(104, 105)의 접촉 면적이 넓어지기 때문에 접촉 저항이 추가적으로 감소할 수 있다.
도 9는 또 다른 실시예에 따른 반도체 소자(300)의 구조를 개략적으로 보이는 단면도이다. 도 1에 도시된 반도체 소자(100)와 비교할 때, 도 9에 도시된 반도체 소자(300)는 이차원 물질층(104, 105)과 금속층(106, 107) 사이에 배치된 혼합물층(111a, 111b)을 더 포함할 수 있다. 구체적으로, 반도체 소자(300)는 제 1 이차원 물질층(104)과 소스 전극(106) 사이에 배치된 제 1 혼합물층(111a) 및 제 2 이차원 물질층(105)과 드레인 전극(107) 사이에 배치된 제 2 혼합물층(111b)을 포함할 수 있다. 제 1 혼합물층(111a)은 소스 전극(106)을 형성하는 금속 재료와 소스 영역(102)을 형성하는 반도체 재료의 혼합물일 수 있다. 마찬가지로, 제 2 혼합물층(111b)은 드레인 전극(107)을 형성하는 금속 재료와 드레인 영역(103)을 형성하는 반도체 재료의 혼합물일 수 있다. 예를 들어, 반도체층(101, 102, 103)이 실리콘으로 형성되는 경우, 혼합물층(111a, 111b)은 실리사이드(silicide)로 형성될 수 있다. 이러한 혼합물층(111a, 111b)은 쇼트키 에너지 장벽을 더욱 낮추어 접촉 저항이 더 감소하도록 할 수 있다.
지금까지 설명한 반도체 소자(100, 200, 300)는 반도체층(101, 102, 103)에서 우물 영역(101)이 소스 및 드레인 영역(102, 103)과 반대 극성을 갖도록 도핑된 단극형(unipolar) 금속 산화막 반도체 전계 효과 트랜지스터(metal oxide silicon field effect transistor: MOSFET)이다. 그러나, 상술한 원리는 단극형 MOSFET뿐만 아니라 금속과 반도체 사이의 이종 접합을 갖는 모든 반도체 소자에 적용이 가능하다. 예를 들어, 반도체층의 모든 영역이 도핑되지 않거나 또는 반도체층의 모든 영역이 동일한 극성으로 도핑되는 경우에도, 반도체와 금속 사이에 이차원 물질을 개재시켜 접촉 저항을 낮출 수 있다.
예컨대, 도 10은 또 다른 실시예에 따른 반도체 소자(400)의 개략적인 구조를 보이는 단면도이다. 도 10을 참조하면, 반도체 소자(400)는 게이트 전극(201), 게이트 전극(201) 위에 배치된 게이트 절연막(202), 게이트 절연막(202) 위에 배치된 반도체층(203), 반도체층(203)의 양측에 각각 배치되어 반도체층(203)에 전기적으로 접촉하는 금속층(205, 206), 및 반도체층(203)과 금속층(205, 206) 사이에 배치되며 이차원 결정 구조를 갖는 이차원 물질층(204a, 204b)을 포함할 수 있다. 여기서, 반도체층(203)은 채널층으로서 역할을 하며 언도핑(undoped)될 수 있다.
금속층(205, 206)은, 게이트 절연막(202) 위에 배치되며 상기 반도체층(203)의 일 측면에 대향하는 소스 전극(205), 및 게이트 절연막(202) 위에 배치되며 반도체층(203)의 타 측면에 대향하는 드레인 전극(206)을 포함할 수 있다. 또한, 게이트 전극(201)도 역시 금속 재료로 이루어질 수 있다. 게이트 전극(201), 소스 전극(205), 및 드레인 전극(206)의 금속 재료는 앞서 설명한 재료를 사용할 수 있다.
이차원 물질층(204a, 204b)은 소스 전극(205)과 반도체층(203)의 일 측면 사이에 배치된 제 1 이차원 물질층(204a), 및 드레인 전극(206)과 반도체층(203)의 타 측면 사이에 배치된 제 2 이차원 물질층(204b)을 포함할 수 있다. 도 10에 도시된 바와 같이, 제 1 이차원 물질층(204a)은 반도체층(203)의 일 측면으로부터 상부 표면의 일부 영역까지 연장될 수 있다. 또한, 제 2 이차원 물질층(204b)은 제 1 이차원 물질층(204a)과 접촉하지 않도록 반도체층(203)의 타 측면으로부터 상부 표면의 다른 일부 영역까지 연장될 수 있다. 따라서, 이차원 물질층(204a, 204b)은 반도체층(203)의 측면과 상부 표면 사이에서 약 90도 정도로 절곡될 수 있다. 이러한 이차원 물질층(204a, 204b)은 앞서 설명한 2차원 결정 물질로 이루어질 수 있다. 특히, 탄소 이외의 원소들의 결정으로 이루어진 비탄소계 이차원 결정을 이차원 물질층(204a, 204b)으로서 사용할 수 있다.
도 11은 또 다른 실시예에 따른 반도체 소자(500)의 구조를 개략적으로 보이는 단면도이다. 도 10의 반도체 소자(400)는 게이트 전극(201)이 반도체층(203)의 하부에 배치되어 있는 하부 게이트 구조이나, 도 11에 도시된 반도체 소자(500)는 상부 게이트 구조라는 점에서 차이가 있다. 도 11을 참조하면, 반도체 소자(500)는 기판(221), 기판(221)의 상부 표면에 배치된 절연층(222), 절연층(222)의 상부 표면에 배치된 반도체층(223), 반도체층(223)의 상부 표면의 일부 영역에 배치된 게이트 절연막(225), 게이트 절연막(225)의 상부 표면에 배치된 게이트 전극(226), 반도체층(223)의 상부 표면의 다른 영역에 배치된 이차원 물질층(224a, 224b), 및 이차원 물질층(224a, 224b)의 상부 표면에 배치된 금속층(227, 228)을 포함할 수 있다. 여기서, 반도체층(223)은 채널층으로서 역할을 하며 언도핑(undoped)될 수 있다.
이차원 물질층(224a, 224b)은 반도체층(223)의 상부 표면 위에서 게이트 절연막(225)의 양쪽 측면에 인접하여 각각 배치된 제 1 이차원 물질층(224a) 및 제 2 이차원 물질층(224b)을 포함할 수 있다. 예를 들어, 반도체층(223)의 상부 표면의 중심 영역에 게이트 절연막(225)이 배치되며, 제 1 이차원 물질층(224a)과 제 2 이차원 물질층(224b)은 게이트 절연막(225)의 양측에 배치될 수 있다. 도 11에는 제 1 및 제 2 이차원 물질층(224a, 224b)이 게이트 절연막(225)에 완전히 접촉하는 것으로 도시되어 있으나, 제 1 및 제 2 이차원 물질층(224a, 224b)은 게이트 절연막(225)과 떨어져 있을 수도 있다. 이 경우, 게이트 절연막(225)과 제 1 및 제 2 이차원 물질층(224a, 224b) 사이에서 반도체층(223)의 상부 표면의 부분적으로 노출될 수도 있다.
또한, 금속층(227, 228)은 제 1 이차원 물질층(224a) 위에 배치된 소스 전극(227) 및 제 2 이차원 물질층(224b) 위에 배치된 드레인 전극(228)을 포함할 수 있다. 여기서, 상기 금속층(227, 228)과 이차원 물질층(224a, 224b)의 재료는 도 10에서 설명한 것과 같을 수 있다. 도 11에 도시된 바와 같이, 소스 전극(227)과 드레인 전극(228)은 제 1 이차원 물질층(224a)과 제 2 이차원 물질층(224b) 위에 각각 부분적으로 배치될 수 있으며, 게이트 절연막(225)과는 떨어져 있을 수 있다. 따라서, 제 1 이차원 물질층(224a)과 제 2 이차원 물질층(224b)의 상부 표면의 일부가 노출될 수도 있다. 그러나, 소스 전극(227)과 드레인 전극(228)은 제 1 이차원 물질층(224a)과 제 2 이차원 물질층(224b)의 전체 표면을 완전히 덮을 수도 있다.
지금까지, 기술적 원리에 대한 이해를 돕기 위하여 금속-이차원 물질-반도체의 접합을 포함하는 반도체 소자에 대한 예시적인 실시예가 설명되고 첨부된 도면에 도시되었다. 그러나, 이러한 실시예는 단지 기술적 원리를 예시하기 위한 것이고 이를 제한하지 않는다는 점이 이해되어야 할 것이다. 그리고 특허의 권리범위는 도시되고 설명된 설명에 국한되지 않는다는 점이 이해되어야 할 것이다. 이는 다양한 다른 변형이 본 기술분야에서 통상의 지식을 가진 자에게 일어날 수 있기 때문이다.
100, 200, 300, 400, 500.....반도체 소자
101.....우물 영역
102.....소스 영역 103.....드레인 영역
104, 105, 204a, 204b, 224a, 224b.....이차원 물질층
106, 205, 227.....소스 전극 107, 206, 228.....드레인 전극
108, 202, 225.....게이트 절연막 109, 201, 226.....게이트 전극
110.....스페이서 111a, 111b.....혼합물층
203, 223.....반도체층 221.....기판
222.....절연층
102.....소스 영역 103.....드레인 영역
104, 105, 204a, 204b, 224a, 224b.....이차원 물질층
106, 205, 227.....소스 전극 107, 206, 228.....드레인 전극
108, 202, 225.....게이트 절연막 109, 201, 226.....게이트 전극
110.....스페이서 111a, 111b.....혼합물층
203, 223.....반도체층 221.....기판
222.....절연층
Claims (25)
- 제 1 도전형으로 도핑된 우물 영역, 및 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑된 소스 영역과 드레인 영역을 구비하는 반도체층;
상기 반도체층에 전기적으로 접촉하는 금속층; 및
상기 반도체층과 금속층 사이에 배치된 것으로, 이차원(2-Dimensional) 결정 구조를 갖는 이차원 물질층;을 포함하며,
상기 이차원 물질층은 상기 소스 영역 위에 배치된 제 1 이차원 물질층 및 상기 드레인 영역 위에 배치된 제 2 이차원 물질층을 포함하고,
상기 금속층은 상기 제 1 이차원 물질층 위에 배치된 소스 전극 및 상기 제 2 이차원 물질층 위에 배치된 드레인 전극을 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 이차원 물질층은 그래핀(graphene) 및 나노결정 그래핀(nano crystalline graphene; nc-G) 중에서 적어도 하나를 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 이차원 물질층은 전이금속과 칼코겐 원소의 화합물인 전이금속 디칼코게나이드를 포함하는 반도체 소자. - 제 3 항에 있어서,
상기 전이금속 디칼코게나이드는 MoS2, WS2, TaS2, HfS2, ReS2, TiS2, NbS2, SnS2, MoSe2, WSe2, TaSe2, HfSe2, ReSe2, TiSe2, NbSe2, SnSe2, MoTe2, WTe2, TaTe2, HfTe2, ReTe2, TiTe2, NbTe2, SnTe2를 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 이차원 물질층은 TiOx, NbOx, MnOx, VaOx, MnO3, TaO3, WO3, MoCl2, CrCl3, RuCl3, BiI3, PbCl4, GeS, GaS, GeSe, GaSe, PtSe2, In2Se3, GaTe, InS, InSe, InTe, h-BN(hexagonal BN), 및 포스포린(phosphorene) 중에서 적어도 하나를 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 이차원 물질층은 이차원 결정 구조를 구성하는 원소들 중 일부를 다른 원소로 치환하거나 또는 이차원 결정 구조에 다른 원소를 추가적으로 결합함으로써 도핑된 구조를 갖는 반도체 소자. - 제 1 항에 있어서,
상기 이차원 물질층은 나노 와이어 형태, 나노 슬릿 형태, 나노 도트 형태, 또는 나노 홀의 형태로 패터닝되어 있는 반도체 소자. - 제 1 항에 있어서,
상기 이차원 물질층의 두께는 상기 반도체층과 상기 금속층 사이의 접촉 저항이 10-7Ωcm2 이하가 되도록 선택되는 반도체 소자. - 제 8 항에 있어서,
상기 이차원 물질층의 두께는 0.3 nm 내지 5 nm의 범위에 있는 반도체 소자. - 제 8 항에 있어서,
상기 이차원 물질층의 두께는 단일층 이차원 결정 구조의 두께의 배수인 반도체 소자. - 제 1 항에 있어서,
상기 반도체층은 실리콘, 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체, IV-VI족 화합물 반도체, IV-IV족 화합물 반도체, 산화물 반도체, 및 밴드갭을 갖는 이차원 결정 구조의 반도체 중에서 적어도 하나를 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 이차원 물질층과 접하는 상기 반도체층의 표면이 단층 원자로 표면 처리되어 있는 반도체 소자. - 제 1 항에 있어서,
상기 이차원 물질층과 금속층 사이에 배치된, 상기 금속층을 형성하는 금속 재료와 상기 반도체층을 형성하는 반도체 재료의 혼합물층을 더 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 소스 영역과 드레인 영역 사이에서 상기 우물 영역 위에 배치된 게이트 절연막;
상기 게이트 절연막 위에 배치된 게이트 전극; 및
상기 게이트 절연막과 상기 게이트 전극의 측벽을 둘러싸는 스페이서를 포함하는 반도체 소자. - 제 14 항에 있어서,
상기 제 1 이차원 물질층과 제 2 이차원 물질층은 각각 상기 스페이서의 하부면과 접촉하도록 연장되어 있는 반도체 소자. - 제 14 항에 있어서,
상기 제 1 이차원 물질층과 제 2 이차원 물질층은 각각 상기 스페이서의 측면과 접촉하도록 연장되어 있는 반도체 소자. - 제 1 항에 있어서,
상기 소스 영역과 드레인 영역의 도핑 농도는 1019/cm3 이상인 반도체 소자. - 게이트 전극;
언도핑 반도체층;
상기 게이트 전극과 상기 언도핑 반도체층 사이에 배치된 게이트 절연막;
상기 반도체층에 전기적으로 접촉하는 금속층; 및
상기 반도체층과 금속층 사이에 배치된 것으로, 이차원(2-Dimensional) 결정 구조를 갖는 이차원 물질층;을 포함하며,
상기 이차원 물질층은 탄소 이외의 원소들의 결정으로 이루어진 비탄소계 이차원 결정을 갖는 반도체 소자. - 제 18 항에 있어서,
상기 금속층은 상기 게이트 절연막 위에 배치되며 상기 반도체층의 제 1 측면에 대향하는 소스 전극 및 상기 게이트 절연막 위에 배치되며 상기 반도체층의 제 2 측면에 대향하는 드레인 전극을 포함하고,
상기 이차원 물질층은 상기 소스 전극과 상기 반도체층의 제 1 측면 사이에 배치된 제 1 이차원 물질층 및 상기 드레인 전극과 상기 반도체층의 제 2 측면 사이에 배치된 제 2 이차원 물질층을 포함하는 반도체 소자. - 제 19 항에 있어서,
상기 제 1 이차원 물질층은 상기 반도체층의 제 1 측면으로부터 상기 반도체층의 상부 표면의 제 1 영역까지 연장되도록 절곡되어 있으며, 상기 제 2 이차원 물질층은 상기 반도체층의 제 2 측면으로부터 상기 반도체층의 상부 표면의 제 2 영역까지 연장되도록 절곡되어 있는 반도체 소자. - 제 18 항에 있어서,
상기 비탄소계 이차원 결정 구조의 이차원 물질층은 칼코겐 원소의 화합물인 전이금속 디칼코게나이드를 포함하는 반도체 소자. - 제 21 항에 있어서,
상기 전이금속 디칼코게나이드는 MoS2, WS2, TaS2, HfS2, ReS2, TiS2, NbS2, SnS2, MoSe2, WSe2, TaSe2, HfSe2, ReSe2, TiSe2, NbSe2, SnSe2, MoTe2, WTe2, TaTe2, HfTe2, ReTe2, TiTe2, NbTe2, SnTe2를 포함하는 반도체 소자. - 제 18 항에 있어서,
상기 비탄소계 이차원 결정 구조의 이차원 물질층은 TiOx, NbOx, MnOx, VaOx, MnO3, TaO3, WO3, MoCl2, CrCl3, RuCl3, BiI3, PbCl4, GeS, GaS, GeSe, GaSe, PtSe2, In2Se3, GaTe, InS, InSe, InTe, h-BN, 및 포스포린 중에서 적어도 하나를 포함하는 반도체 소자. - 언도핑 반도체층;
게이트 전극;
상기 반도체층과 상기 게이트 전극 사이에 배치된 게이트 절연막;
상기 게이트 절연막의 양쪽 측면에 인접하여 배치된 것으로, 이차원(2-Dimensional) 결정 구조를 갖는 제 1 및 제 2 이차원 물질층;
상기 제 1 이차원 물질층 위에 배치된 소스 전극; 및
상기 제 2 이차원 물질층 위에 배치된 드레인 전극;을 포함하며,
상기 제 1 및 제 2 이차원 물질층은 탄소 이외의 원소들의 결정으로 이루어진 비탄소계 이차원 결정을 갖는 반도체 소자. - 제 24 항에 있어서,
상기 소스 전극과 드레인 전극은 상기 게이트 절연막과 떨어져 있는 반도체 소자.
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|---|---|---|---|---|
| CN110838431A (zh) * | 2018-08-17 | 2020-02-25 | 三星显示有限公司 | 制造半导体器件的方法和使用该方法制造的半导体器件 |
| CN112442734A (zh) * | 2019-09-03 | 2021-03-05 | 三星电子株式会社 | 六方氮化硼、其制造方法及电器件和半导体器件 |
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-
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Patent Citations (2)
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|---|---|---|---|---|
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