KR20160130839A - 라이너 층 없이 기판 내에 배치되는 열 비아 - Google Patents

라이너 층 없이 기판 내에 배치되는 열 비아 Download PDF

Info

Publication number
KR20160130839A
KR20160130839A KR1020167027837A KR20167027837A KR20160130839A KR 20160130839 A KR20160130839 A KR 20160130839A KR 1020167027837 A KR1020167027837 A KR 1020167027837A KR 20167027837 A KR20167027837 A KR 20167027837A KR 20160130839 A KR20160130839 A KR 20160130839A
Authority
KR
South Korea
Prior art keywords
substrate
layer
thermal
conductive material
thermally conductive
Prior art date
Application number
KR1020167027837A
Other languages
English (en)
Other versions
KR102296721B1 (ko
Inventor
질리안 가오
Original Assignee
인벤사스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인벤사스 코포레이션 filed Critical 인벤사스 코포레이션
Publication of KR20160130839A publication Critical patent/KR20160130839A/ko
Application granted granted Critical
Publication of KR102296721B1 publication Critical patent/KR102296721B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H01L21/4882—Assembly of heatsink parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1751—Function
    • H01L2224/17515—Bump connectors having different functions
    • H01L2224/17519—Bump connectors having different functions including bump connectors providing primarily thermal dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

일반적으로 기판에 관한 장치가 개시된다. 그러한 장치에서, 기판은 내부에 형성되는 복수의 비아들을 갖는다. 라이너 층(15)이 복수의 비아들의 서브세트 내에 위치되는 것을 포함하여 기판 상에 위치된다. 복수의 비아들 중 적어도 하나의 비아(611T)는 내부에 위치되는 라이너 층을 갖지 않는다. 열 전도성 재료(21)가 열 비아 구조물(611T)을 제공하기 위해 복수의 비아들 중 적어도 하나의 비아 내에 배치된다.

Description

라이너 층 없이 기판 내에 배치되는 열 비아{THERMAL VIAS DISPOSED IN A SUBSTRATE WITHOUT A LINER LAYER}
하기의 설명은 집적 회로(integrated circuit, "IC")에 관한 것이다. 보다 구체적으로, 하기의 설명은 IC를 위한, 라이너 층(liner layer) 없이 기판 내에 배치되는 열 비아(thermal via)에 관한 것이다.
마이크로전자 조립체는 일반적으로, 예를 들어 하나 이상의 패키징 다이(packaged die)("칩(chip)") 또는 하나 이상의 다이와 같은 하나 이상의 IC를 포함한다. 그러한 IC들 중 하나 이상은, 예컨대 웨이퍼-레벨-패키징(wafer-level-packaging, "WLP") 내의 웨이퍼, 인쇄 보드(printed board, "PB"), 인쇄 와이어링 보드(printed wiring board, "PWB"), 인쇄 회로 보드(printed circuit board, "PCB"), 인쇄 와이어링 조립체(printed wiring assembly, "PWA"), 인쇄 회로 조립체("PCA"), 패키지 기판(package substrate), 인터포저(interposer), 또는 칩 캐리어(chip carrier)와 같은 회로 플랫폼 상에 장착될 수 있다. 또한, 하나의 IC는 다른 IC 상에 장착될 수 있다. 인터포저는 IC일 수 있고, 인터포저는 수동형 또는 능동형 IC일 수 있으며, 여기서 후자는 예를 들어 트랜지스터와 같은 하나 이상의 능동형 디바이스를 포함하고, 전자는 임의의 능동형 디바이스를 포함하지 않는다. 또한, 인터포저는 PWB와 유사하게, 즉 커패시터(capacitor), 저항기(resistor), 또는 능동형 디바이스와 같은 임의의 회로 요소 없이 형성될 수 있다. 또한, 인터포저는 적어도 하나의 기판 관통 비아(through-substrate-via)를 포함한다.
IC는, 예를 들어 회로 플랫폼(circuit platform)과 전기적 상호접속을 형성하는 데 사용될 수 있는 경로, 트레이스(trace), 트랙(track), 비아, 접점, 접촉 패드(contact pad) 및 접합 패드(bond pad)와 같은 패드, 플러그(plug), 노드(node), 또는 단자와 같은 전도성 요소를 포함할 수 있다. 이들 배열은 IC의 기능성을 제공하는 데 사용되는 전기 접속을 용이하게 할 수 있다. IC는, 예를 들어 IC의 접합 패드 또는 핀(pin) 또는 포스트(post)의 노출 단부 등에 회로 플랫폼의 트레이스 또는 단자를 접합시키는 것과 같은 접합에 의해 그러한 회로 플랫폼에 결합될 수 있다. 또한, 재배선 층(redistribution layer, "RDL")이, 예를 들어 플립-칩(flip-chip) 구성, 다이 적층(die stacking), 또는 접합 패드의 보다 편리한 또는 액세스가능한 위치를 용이하게 하도록 IC의 일부일 수 있다. 통상적으로, 스택형 다이(stacked die) 또는 개별 다이는 열 제거의 문제를 가진다.
따라서, 다이 스택 또는 개별 다이로부터 열을 제거하기 위한 수단을 제공하는 것이 바람직하고 유용할 것이다.
장치는 일반적으로 기판에 관한 것이다. 그러한 장치에서, 기판은 내부에 형성되는 복수의 비아들을 갖는다. 라이너 층이 복수의 비아들의 서브세트(subset) 내에 위치되는 것을 포함하여 기판 상에 위치된다. 복수의 비아들 중 적어도 하나의 비아는 내부에 위치되는 라이너 층(liner layer)을 갖지 않는다. 열 전도성 재료가 열 비아 구조물(thermal via structure)을 제공하기 위해 복수의 비아들 중 상기 적어도 하나의 비아 내에 배치된다.
방법은 일반적으로 기판에 관한 것이다. 그러한 방법에서, 기판의 상부 표면 상에 침착되는 제1 마스킹 층(masking layer)이 복수의 개구들을 한정하도록 패턴화된다. 기판은 기판 내에 대응하는 비아 개구들을 형성하도록 복수의 개구들을 통해 에칭된다. 비아 개구들 각각은 적어도 측벽 표면 및 기부 표면을 포함한다. 제1 마스킹 층이 제거된다. 라이너 층이 기판의 상부 표면 상에 그리고 비아 개구들 내에서 각각의 비아 개구들의 측벽 표면 및 기부 표면 상에 침착된다. 라이너 층 상에 침착되는 제2 마스킹 층이 비아 개구들 중 적어도 하나의 비아 개구에 대응하는 적어도 하나의 개구를 한정하도록 패턴화된다. 상기 적어도 하나의 개구는 비아 개구들 중 상기 적어도 하나의 비아 개구에 대응하는 라이너 층의 부분을 노출시킨다. 라이너 층의 상기 부분이 비아 개구들 중 상기 적어도 하나의 비아 개구의 측벽 표면 및 기부 표면을 노출시키도록 에칭된다. 제2 마스킹 층이 제거된다. 장벽 층(barrier layer)이 라이너 층 상에 그리고 비아 개구들 중 상기 적어도 하나의 비아 개구의 측벽 표면 및 기부 표면 상에 침착된다. 열 전도성 재료가 장벽 층 상에 침착된다. 열 전도성 재료는 신호 비아 구조물들 및 적어도 하나의 열 비아 구조물을 제공하도록 비아 개구들 내에 침착된다.
첨부 도면(들)은 예시적인 장치(들) 또는 방법(들)의 하나 이상의 태양에 따른 예시적인 실시예(들)를 도시한다. 그러나, 첨부 도면은 청구범위의 범주를 제한하도록 취해져야 하는 것이 아니라, 오직 설명 및 이해를 위한 것이다.
도 1a는 집적 회로("IC")를 제공하기 위한 공정중(in-process) 웨이퍼의 예시적인 부분을 도시하는 단면도의 개략적인 다이어그램.
도 1b는 다른 IC를 제공하기 위한 공정중 웨이퍼의 예시적인 부분을 도시하는 단면도의 개략적인 다이어그램.
도 1c는 IC가 IC의 기판의 하부 표면의 화학적-기계적-폴리싱(chemical-mechanical-polishing) 후에 수직으로 뒤집힌 상태인, 도 1a의 다이어그램.
도 1d는 IC가 그의 비아 도체의 하부 단부 접촉 표면을 노출시키도록 IC의 기판의 하부 표면의 배면 에치(backside etch) 후에 수직으로 뒤집힌 상태인, 도 1a의 다이어그램.
도 1e는 IC의 하부 표면이 그 상에 하나 이상의 유전체 층으로 형성될 수 있는 패시베이션 층이 형성된 상태인, 도 1d의 다이어그램.
도 2a는 비아 구조물을 가진 예시적인 3차원("3D") IC 패키징 구성요소를 도시하는 단면도의 블록 다이어그램.
도 2b는 비아 구조물을 가진 다른 예시적인 3D IC 패키징 구성요소를 도시하는 단면도의 블록 다이어그램.
도 3은 비아 구조물을 가진 예시적인 3D IC 패키징 구성요소를 도시하는 단면도의 블록 다이어그램.
도 4a 내지 도 4g는 연속 처리된 공정중 IC 다이의 예시적인 부분을 도시하는 단면도의 개략적인 다이어그램.
도 5a와 도 5b는 도 4g의 연속 처리된 공정중 IC 다이의 예시적인 부분을 도시하는 단면도의 개략적인 다이어그램.
도 6a와 도 6b는 각각의 폴리싱 작업 후 도 4g의 공정중 IC 다이의 예시적인 부분을 도시하는 단면도의 개략적인 다이어그램.
도 6c는 도 6b의 공정중 IC 다이의 예시적인 부분을 도시하는 평면도의 개략적인 다이어그램.
도 7a와 도 7b는 각각 배면 노출 폴리싱 작업 전과 후 도 6a의 공정중 IC 다이의 예시적인 부분을 도시하는 단면도의 개략적인 다이어그램.
도 8은 도 7b의 IC 다이의 일부분의 단면도의 개략적인 다이어그램.
도 9는 열 저항률 비에 대한 열 저항률의 변화에 따른 예시적인 함수를 도시하는 그래프.
하기의 설명에서, 다수의 구체적인 상세 사항이 본 명세서에 기술된 구체적인 예의 보다 완전한 설명을 제공하기 위해 기재된다. 그러나, 하나 이상의 다른 예 또는 이들 예의 변형이 아래에 주어지는 모든 구체적인 상세 사항 없이 실시될 수 있다는 것이 당업자에게 명백할 것이다. 다른 경우에, 잘 알려진 특징은 본 명세서의 예의 설명을 불명료하지 않게 하기 위해 상세히 기술되지는 않았다. 예시의 용이함을 위해, 동일한 도면 부호가 상이한 다이어그램에서 동일한 항목을 지칭하기 위해 사용되지만, 대안적인 예에서 항목은 상이할 수 있다.
도 1a는 IC(10) 구성요소를 제공하기 위한 공정중 웨이퍼의 예시적인 부분을 도시하는 단면도의 개략적인 다이어그램이다. IC(10)는 규소(Si), 비화갈륨(GaAs), 중합체, 세라믹, 탄소계 기판, 예컨대 다이아몬드, 탄화규소(SiC), 게르마늄(Ge), Si1-xGex 등과 같은 반도체 재료의 기판(12)을 포함한다. 공정중 웨이퍼로부터 제공되는 바와 같은 반도체 기판(12)이 전반적으로 후술되지만, 예를 들어 세라믹 또는 유리와 같은 반도체 재료 또는 유전체 재료의 임의의 시트 또는 층이 기판으로서 사용될 수 있다. 또한, IC(10)가 기술되지만, 하나 이상의 기판 관통 비아 구조물을 포함하는 임의의 마이크로전자 구성요소가 사용될 수 있다.
기판(12)은, 측방향으로 연장되고 기판(12)의 두께에서 서로 대체로 평행한 상부 표면(14) 및 하부 표면(16)을 포함한다. "상부" 및 "하부"와 같은 용어 또는 다른 방향 용어의 사용은 도면의 기준 프레임에 대해 이루이지고, 추가 조립체에서와 같은 또는 다양한 시스템에서 사용되는 바와 같은 잠재적인 대안적인 배향에 대해 제한하는 것으로 의도되지 않는다.
상부 표면(14)은 일반적으로 공정중 웨이퍼의 "정면"(4)으로 지칭되는 것과 관련될 수 있고, 하부 표면(16)은 일반적으로 공정중 웨이퍼의 "배면"(6)으로 지칭되는 것과 관련될 수 있다. 이와 같이, 공정중 웨이퍼의 정면(4)은 "FEOL"(front-end-of-line) 구조물(3) 및 "BEOL"(back-end-of-line) 구조물(5)로 지칭되는 것을 형성하는 데 사용될 수 있다. 일반적으로, FEOL 구조물(3)은, 다른 FEOL 구조물들 중에서도, 얕은 트렌치 격리부(shallow trench isolation, "STI")(7), 트랜지스터 게이트(transistor gate)(8), 트랜지스터 소스/드레인(source/drain) 영역(도시되지 않음), 트랜지스터 게이트 유전체(도시되지 않음), 접점 에치 정지 층(contact etch stop layer, "CESL"; 도시되지 않음), 금속화-전(pre-metallization) 유전체 또는 금속-전(pre-metal) 유전체("PMD")(11), 및 접촉 플러그(9)를 포함할 수 있다. PMD(11)는 하나 이상의 층으로 구성될 수 있다. 일반적으로, BEOL 구조물(5)은 하나 이상의 레벨간 유전체(inter-level dielectric, "ILD") 및 하나 이상의 금속화 레벨("M")을 포함할 수 있다. 이러한 예에서, 4개의 ILD, 즉 ILD1, ILD2, ILD3, 및 ILD4가 있지만, 다른 구성에서는, 더 적거나 더 많은 ILD가 있을 수 있다. 또한, 각각의 ILD는 하나 이상의 유전체 층으로 구성될 수 있다. 이러한 예에서, 5개의 금속화 레벨, 즉 M1, M2, M3, M4, 및 M5가 있지만, 다른 구성에서는, 더 적거나 더 많은 금속화 레벨이 있을 수 있다. 또한, 금속화 레벨로부터의 금속은 알려져 있는 바와 같이, 하나 이상의 ILD를 통해 연장될 수 있다. 또한, 각각의 금속화 레벨은 하나 이상의 금속 층으로 구성될 수 있다. 패시베이션 레벨(passivation level)(13)이 최종 금속화 층 상에 형성될 수 있다. 그러한 패시베이션 레벨(13)은 하나 이상의 유전체 층을 포함할 수 있고, 추가로 반사-방지 코팅(anti-reflective coating, "ARC")을 포함할 수 있다. 또한, 재배선 층("RDL")이 그러한 패시베이션 레벨 상에 형성될 수 있다. 통상적으로, RDL은, 예를 들어 폴리이미드 층과 같은 유전체 층; 그러한 유전체 층 상에 있고 최종 금속화 레벨의 금속 층의 접합 패드에 접속되는 다른 금속 층; 및 다른 접합 패드를 제공하도록 노출되는 그의 일부분을 남겨두면서 그러한 RDL 금속 층 위에 있는, 예를 들어 다른 폴리이미드 층과 같은 다른 유전체 층을 포함할 수 있다. 단자 개구가 그러한 RDL 금속 층의 그러한 다른 접합 패드를 노출시킬 수 있다. 그 후, 솔더 범프(solder bump) 또는 와이어 본드(wire bond)가 통상적으로 그러한 접합 패드에 결합될 수 있다.
FEOL 또는 BEOL 구조물 형성의 일부로서, 복수의 비아 구조물(18)이 기판(12) 내에 형성되어 기판(12) 내로 연장되는 개구 내에서 연장될 수 있다. 비아 구조물(18)은 일반적으로 기판(12) 내에 형성되는 개구를 충전함으로써 형성되는 임의의 형상의 임의의 중실체(solid)의 형태일 수 있다. 그러한 중실체 형상의 예는 일반적으로 원통형, 원추형, 절두원추형, 직각 프리즘형, 입방체형 등을 포함한다. 비아 구조물을 위한 개구, 비아, 및 이의 제조를 위한 공정의 예는 2011년 7월 29일자로 출원된 미국 특허 출원 제13/193,814호, 및 둘 모두 2010년 7월 23일자로 출원된 미국 특허 출원 제12/842,717호 및 제12/842,651호에서 확인될 수 있고, 이러한 특허 출원들 각각은 이로써 이들이 본 명세서의 설명과 부합하는 범위까지 모든 목적을 위해 본 명세서에 참고로 포함된다.
통상적으로, 비아 구조물(18)은 상부 표면(14)으로부터 아래로 하부 표면(16)을 향해 연장될 수 있고, 배면 노출 후에, 비아 구조물(18)은 표면들(14, 16) 사이에서 연장될 수 있는데, 이는 추가로 상세히 후술되는 바와 같이, 효과적으로 기판(12)의 두께가 비아 구조물(18)의 하부 단부 표면을 노출시키도록 박화될 수 있기 때문이다. 표면들(14, 16) 사이에서 기판(12)을 통해 연장되는 비아 구조물(18)은, 이들이 각각 그러한 표면들 위로 또는 아래로 연장될 수 있더라도, 기판 관통 비아로 지칭될 수 있다. 기판이 흔히 규소로 형성되므로, 그러한 기판 관통 비아는 통상 규소 관통 비아(through-silicon-via)를 의미하는 TSV로 지칭된다.
기판(12) 내에 형성되는 그러한 개구는 라이너(liner) 또는 절연체(15)로 공형으로(conformally) 코팅되거나, 산화되거나, 달리 라이닝될(lined) 수 있다. 통상적으로, 라이너(15)는 이산화규소이지만, 산화규소, 질화규소, 또는 다른 유전체 재료가 비아 구조물(18)을 기판(12)으로부터 전기적으로 격리시키는 데 사용될 수 있다. 일반적으로, 라이너(15)는 비아 구조물(18)의 임의의 그리고 모든 전도성 부분과 기판(12) 사이에 위치되어 그러한 비아 구조물(18)에 의해 운반되는 전자 신호, 접지, 공급 전압 등이 실질적으로 기판(12) 내로 누설되지 않도록 하는 절연 또는 유전체 재료이며, 그러한 누설은 신호 손실 또는 감쇠, 단락, 또는 다른 회로 고장을 야기할 수 있다.
라이너(15) 위에 장벽 층(24)이 놓일 수 있다. 일반적으로, 장벽 층(24)은 비아 구조물(18)이 형성되는 개구의 나머지 부분을 전체적으로 충전하는 데 사용되는 금속성 재료에 대해 확산 장벽을 제공하는 것이다. 장벽 층(24)은 하나 이상의 층으로 구성될 수 있다. 또한, 장벽 층(24)은 후속 전기도금 또는 다른 침착을 위한 시드 층(seed layer)을 제공할 수 있고, 따라서 장벽 층(24)은 장벽/시드 층으로 지칭될 수 있다. 또한, 장벽 층(24)은 후속하여 침착되는 금속의 접착을 위한 접착 층을 제공할 수 있다. 따라서, 장벽 층(24)은 장벽/접착 층, 장벽/시드 층, 또는 장벽/접착/시드 층일 수 있다. 장벽 층(24)을 위해 사용될 수 있는 재료의 예는, 특히, 탄탈룸(Ta), 질화탄탈룸(TaN), 팔라듐(Pd), 질화티타늄(TiN), TaSiN, Ta의 화합물, Ti의 화합물, 니켈(Ni)의 화합물, 구리(Cu)의 화합물, 코발트(Co)의 화합물, 또는 텅스텐(W)의 화합물을 포함한다.
비아 구조물(18)은 일반적으로 비아 도체(21)를 제공하도록 기판(12) 내에 형성되는 개구 내의 남아 있는 공극을 전체적으로 충전하는 금속성 또는 다른 전도성 재료로 구성될 수 있다. 다양한 예에서, 비아 구조물(18)의 비아 도체(21)는 일반적으로 구리 또는 구리 합금으로 구성될 수 있다. 그러나, 비아 도체(21)는 추가적으로 또는 대안적으로 탄탈룸, 니켈, 티타늄, 몰리브덴, 텅스텐, 알루미늄, 금, 은, 또는 솔더 중 하나 이상의 것의 다양한 합금 또는 화합물 등을 포함하여, 이들 재료와 같은 하나 이상의 다른 전도성 재료를 포함할 수 있다. 비아 도체(21)는 비아 구조물(18)의 다양한 환경 또는 작동 파라미터를 제어하는 비-금속성 첨가제를 포함할 수 있다.
비아 구조물(18)은 배면 노출 후에 기판(12)의 상부 표면(14)과 동일한 레벨일 수 있는 상부 단부 접촉 표면(20) 및 기판(12)의 하부 표면(16)과 동일한 레벨일 수 있는 하부 단부 접촉 표면(22)을 각각 포함할 수 있다. 단부 표면(20, 22)은 추가로 상세히 후술되는 바와 같이, 비아 구조물(18)을 다른 내부 또는 외부 구성요소와 상호접속시키는 데 사용될 수 있다.
이러한 예에서, 비아 도체(21)의 상부 단부 접촉 표면(20)은 각각의 접촉 패드(23)를 통해 M1에 상호접속된다. 접촉 패드(23)는 M1이 연장되는 PMD(11) 내에 형성되는 각각의 개구 내에 형성될 수 있다. 그러나, 다른 구성에서, 하나 이상의 비아 도체(21)는 하나 이상의 ILD를 통해 하나 이상의 다른 더 상위의 금속화 레벨로 연장될 수 있다. 또한, 비아 구조물(18)은 정면 TSV로 지칭될 수 있는 것인데, 이는 비아 구조물을 형성하는 데 사용되는 개구가 기판(12)의 정면으로부터 에칭함으로써 초기에 형성되기 때문이다.
그러나, 비아 구조물은 배면 TSV일 수 있는데, 이는 다른 IC(10)를 제공하기 위한 공정중 웨이퍼의 예시적인 부분을 도시하는 단면도의 개략적인 다이어그램이 도시되어 있는 도 1b에 전반적으로 나타낸 바와 같다. 배면 TSV의 제조는 일반적으로 "비아 최종 접근법(via last approach)"으로 지칭되며, 그에 따라 정면 TSV의 제조는 일반적으로 "비아 최초 접근법(via first approach)"으로 지칭된다. 또한, "비아 중간 접근법(via middle approach)"이 사용될 수 있다. "비아 중간 접근법"은 마찬가지로 비아 형성을 위한 정면 접근법이지만, 비아가 FEOL 작업 후에, 하지만 BEOL 작업 전에 제조되기 때문에 "중간"으로 지칭된다.
도 1b의 IC(10)는 배면 TSV인 복수의 비아 구조물(18)을 포함한다. 비아 구조물(18)을 위한 배면 TSV의 경우, 라이너(15)는, "도넛(donut)" 규소 트렌치 에치로 그리고 패시베이션 층(28)으로서 하부 표면(16) 상에 침착되고, 이어서 "도넛" 규소 트렌치의 내부 부분을 제거하는 중심 규소 트렌치 에치로, 그리고 이어서 패턴화 및 전기도금 전에 각각의 솔더 범프 패드 또는 랜딩(landing)(29)을 갖는 비아 도체(21)를 제공하는 시드 층 침착으로 이어지는 침착된 중합체일 수 있다. 선택적으로, 통상적인 이방성 규소 에치가 중합체 격리 층을 라이너(15)로서 침착하고 패턴화하기 전에 사용될 수 있다.
제한이 아닌 예로서, 명확함의 목적을 위해, 정면 TSV가 사용되는 것으로 가정될 것인데, 이는 하기의 설명이 일반적으로 배면 TSV에 동등하게 적용가능하기 때문이다.
도 1c는 IC(10)가 기판(12)의 하부 표면(16)의 화학적-기계적-폴리싱("CMP") 후의 상태인, 도 1a의 다이어그램이다. 그러한 CMP는 하부 단부 접촉 표면(22)을 일시적으로 노출시키도록 수행될 수 있고, 따라서 이전에 하부 단부 접촉 표면(22)의 아래에 놓인 라이너(15) 및 장벽 층(24)의 부분들이 CMP에 의해 제거될 수 있다. 따라서, 이러한 예에서, 하부 단부 접촉 표면(22)은 하부 표면(16)과 동일 평면 상에 있고 동일한 레벨일 수 있다.
도 1d는 IC(10)가 비아 도체(21)의 하부 단부 접촉 표면(22)을 일시적으로 노출시키도록 기판(12)의 하부 표면(16)의 배면 에치 후의 상태인, 도 1a의 다이어그램이다. 이러한 예에서, 하부 단부 접촉 표면(22)은 하부 표면(16)과 동일 평면 상에 있을 수 있지만, 비아 도체(21) 및 선택적으로 장벽 층(24)이 배면 노출 에치 후에 기판(12)으로부터 돌출할 수 있기 때문에, 이러한 예에서의 하부 단부 접촉 표면(22)은 하부 표면(16)과 동일한 레벨이 아니다. 제한이 아니라 명확함의 목적을 위해, 도 1d의 IC(10)가 추가로 기술될 것인데, 이는 하기의 설명이 도 1c의 IC(10)에 마찬가지로 적용될 수 있기 때문이다.
도 1e는 기판(12)의 하부 표면(16) 상에 하나 이상의 유전체 층으로 형성될 수 있는 패시베이션 층(31)이 형성된 상태인, 도 1d의 다이어그램이다. 또한, 패시베이션 층(31)은 중합체 층일 수 있다. 예를 들어, 패시베이션 층(31)은 벤조사이클로부텐("BCB") 층 또는 질화규소 층과 BCB 층의 조합일 수 있다. 일부 응용에서, 패시베이션 층(31)은 다이간 층(inter-die layer)으로 지칭될 수 있다. 알루미늄, 구리, 구리 합금, 또는 전술된 다른 금속과 같은 금속 층(32)이 패시베이션 층(31) 상에 그리고 비아 도체(21)의 하부 단부 접촉 표면(22) 상에 형성될 수 있다. 이러한 금속 층(32)은 RDL 금속 층일 수 있다. 볼(ball)(33)이 접합 패드(34) 상에 각각 형성될 수 있고, 여기서 그러한 패드는 금속 층(32) 상에 또는 그의 일부로서 형성될 수 있다. 볼(33)은 솔더 또는 다른 접합 재료와 같은 접합 재료로 형성될 수 있다. 볼(33)은 마이크로범프(microbump), C4 범프, 볼 그리드 어레이(ball grid array, "BGA") 볼, 또는 일부 다른 다이 상호접속 구조물일 수 있다. 일부 응용에서, 금속 층(32)은 랜딩 패드로 지칭될 수 있다.
보다 최근에, TSV는 3차원("3D") IC 또는 "3D IC"로 지칭되는 것을 제공하는 데 사용되어 왔다. 일반적으로, 부분적으로 TSV를 사용하여, 하나의 다이를 다른 것에 부착하는 것은 접합 패드 레벨 또는 온-칩 전기 와이어링 레벨(on-chip electrical wiring level)에서 수행될 수 있다. IC(10)는 웨이퍼로부터 단일 다이들로 다이싱될(diced) 수 있다. 그러한 단일 다이들은 서로 접합되거나, 전술된 바와 같이 회로 플랫폼에 접합될 수 있다. 제한이 아닌 예로서, 명확함의 목적을 위해, 인터포저가 그러한 회로 플랫폼에 사용되는 것으로 가정될 것이다.
인터포저와 같은 상호접속 구성요소는, 특히, 상이한 접속 구성을 가진 구성요소들 사이의 상호접속을 용이하게 하는 것 또는 마이크로전자 조립체에서 구성요소들 사이에 간격을 제공하는 것을 포함하여 다양한 목적을 위해 전자 조립체 내에 있을 수 있다. 인터포저는 재료의 층 또는 시트의 형태인, 예컨대 규소 등의 반도체 층, 또는 반도체 재료의 그러한 층을 통해 연장된 개구 내에서 연장되는 전도성 비아와 같은 전도성 요소를 갖는 다른 기판을 포함할 수 있다. 그러한 전도성 비아는 그러한 인터포저를 통한 신호 전송을 위해 사용될 수 있다. 일부 인터포저에서, 그러한 비아의 단부는 다른 마이크로전자 구성요소에 대한 그러한 인터포저의 접속을 위한 접촉 패드로서 사용될 수 있다. 다른 예에서, 하나 이상의 RDL은 그러한 인터포저의 일부로서 그의 하나 이상의 면 상에 형성되고, 그러한 비아의 일 단부 또는 양 단부와 접속될 수 있다. RDL은 하나 이상의 유전체 시트 또는 층 상에서 또는 그 내부에서 연장되는 다수의 전도성 트레이스를 포함할 수 있다. 그러한 트레이스는 그러한 RDL 내의 유전체 재료의 부분들에 의해 분리되게, 단일 유전체 층 전체에 걸쳐서 단일 레벨로 또는 다수의 레벨로 제공될 수 있다. 비아는 RDL 내에 포함되어 그러한 RDL의 상이한 레벨에서의 트레이스를 상호접속시킬 수 있다.
도 2a는 비아 구조물(18)을 가진 예시적인 3D IC 패키징 구성요소(50)를 도시하는 단면도의 블록 다이어그램이다. 스택형 다이 또는 패키지-온-패키지 다이(package-on-package die)가 TSV 상호접속부를 포함할 수 있지만, 3D IC 패키징 구성요소(50)를 위한 비아 구조물(18)의 사용이 예로서 명확함의 목적을 위해 기술된다. 3D IC 패키징 구성요소(50)의 이러한 예에서, 겹쳐 적층되는 3개의 IC(10), 즉 IC(10-1, 10-2, 10-3)가 있다. 다른 구현에서, 스택 내에 3개보다 적거나 많은 IC(10)가 있을 수 있다. IC(10)는 마이크로범프(52) 또는 플립-칩 솔더 범프를 사용하여 서로 접합될 수 있다. 선택적으로, 다이의 배면으로부터 연장되는 Cu 필라(pillar)가 사용될 수 있다. 이러한 마이크로범프들(52) 중 일부는 비아 구조물(18)에 상호접속될 수 있다. 예를 들어, Cu/Sn 마이크로범프 천이 액상(transient liquid phase, "TLP") 접합 기술이 IC들을 서로 접합시키기 위해 사용될 수 있다. 따라서, 상호접속 층은 3D 스택의 IC(10)의 하나의 상부 또는 하부 면 상에 또는 상부와 하부 면 둘 모두 상에 있을 수 있다.
3D 스택에서의 그러한 IC의 저부 IC(10-3)는 선택적으로 인터포저 또는 인터포저 다이(40)에 결합될 수 있다. 인터포저(40)는 능동형 다이 또는 수동형 다이일 수 있다. 제한이 아닌 명확함의 목적을 위해, 인터포저(40)가 수동형 다이인 것으로 가정될 것이다. IC(10-3)는 마이크로범프(52)에 의해 인터포저(40)에 결합될 수 있다. 인터포저(40)는 패키지 기판(41)에 결합될 수 있다. 패키지 기판(41)은 라미네이트(laminate) 또는 라미네이트 기판으로 불리는 얇은 층으로 형성될 수 있다. 라미네이트는 유기물 또는 무기물일 수 있다. "강성" 패키지 기판을 위한 재료의 예는 FR4와 같은 에폭시계 라미네이트, 수지계 라미네이트, 예컨대 비스말레이미드-트라이아진(bismaleimide-triazine, "BT"), 세라믹 기판, 유리 기판, 또는 다른 형태의 패키지 기판을 포함한다. 플립 칩 부착을 위한 하부 충전물(fill)(54)이 인터포저(40)와 패키지 기판(41)을 결합시키기 위해 사용되는 C4 범프 또는 다른 솔더 볼(53)을 봉지할 수 있다. 스프레더/히트 싱크(spreader/heat sink)("히트 싱크")(43)가 패키지 기판(41)에 부착될 수 있고, 그러한 히트 싱크(43) 및 기판 패키지(41)가 조합되어 그러한 3D 스택의 IC(10) 및 인터포저(40)를 감쌀 수 있다. 통상 열 계면 재료(thermal interface material, "TIM")로 지칭되는 열 페이스트(thermal paste)(42)가 그러한 3D 스택의 상부 상에 있는 IC(10-1)의 상부 표면을 그러한 히트 싱크(43)의 상부 내부 표면에 결합시킬 수 있다. 볼 그리드 어레이("BGA") 볼 또는 다른 어레이 상호접속부(44)는 패키지 기판(41)을, 예를 들어 PCB와 같은 회로 플랫폼에 결합시키기 위해 사용될 수 있다.
도 2b는 비아 구조물(18)을 가진 다른 예시적인 3D IC 패키징 구성요소(50)를 도시하는 단면도의 블록 다이어그램이다. 도 2a와 도 2b의 3D IC 패키징 구성요소(50)는 하기의 차이를 제외하고는 동일하다; 도 2b에서, 다른 IC(10-4)가 마이크로범프(52)를 통해 인터포저(40)에 개별적으로 결합되고, 여기서 IC(10-4)는 IC(10-1, 10-2, 10-3)의 스택 내에서 결합되지 않는다. 또한, 인터포저(40)는 IC(10-3, 10-4)를 상호접속시키기 위한 와이어(47)를 제공하기 위한 금속 및 비아 층을 포함한다. 또한, 인터포저(40)는 마이크로범프(52)를 통해 IC(10-4)에 결합되는 비아 구조물(18)을 포함한다.
3D 웨이퍼-레벨-패키징("3D-WLP")은 2개 이상의 IC를 상호접속시키기 위해, 하나 이상의 IC를 인터포저에 상호접속시키기 위해, 또는 이들의 임의의 조합에 사용될 수 있으며, 여기서 이들의 상호접속부는 비아 구조물(18)을 사용할 수 있다. 선택적으로, IC는 상호접속된 다이 대 다이(die-to-die, "D2D") 또는 칩 대 칩(chip-to-chip, "C2C")일 수 있으며, 여기서 이들의 상호접속부는 비아 구조물(18)을 사용할 수 있다. 또한, 선택적으로, IC는 상호접속된 다이 대 웨이퍼(die-to-wafer, "D2W") 또는 칩 대 웨이퍼(chip-to-wafer, "C2W") 또는 웨이퍼 대 웨이퍼(wafer-to-wafer, WOW)일 수 있으며, 여기서 이들의 상호접속부는 비아 구조물(18)을 사용할 수 있다. 따라서, 다양한 다이 적층 또는 칩 적층 접근법들 중 임의의 것이 3D 스택형 IC("3D-SIC" 또는 "3D-IC")를 제공하기 위해 사용될 수 있다.
도 3은 비아 구조물을 가진 예시적인 3D IC 패키징 구성요소(100)를 도시하는 단면도의 블록 다이어그램이다. 역시, 3D IC 패키징 구성요소(100)는 예컨대 패키지내 시스템(system-in-a-package, "SiP") 또는 인터포저를 위한, 즉 일반적으로 3D IC를 형성하기 위해 D2D, W2D, 또는 WLP 상호접속에 또는 이를 위해 사용되는 하나 이상의 다이를 위한 다수의 다이를 포함한다. 이와 같이, 이러한 예에서 도 3에 예시적으로 도시된 특정 구성이, 비록 사용될 필요는 없지만, 사용될 수 있다. 이러한 예는 더 또는 덜 복잡한 구성이 사용될 수 있는 것이 명백해질 것이기 때문에, 제한이 아닌 예로서 명확함의 목적을 위해 제공된다.
3D 스택형 IC의 경우, 적어도 다이 대 다이 상호접속부를 통해 서로 상호접속되는 제1 다이 및 제2 다이가 있다. 예를 들어, 적어도 마이크로범프(52)를 통해 IC 다이(10-2)에 상호접속되는 IC 다이(10-1)가 있을 수 있다. 또는, 예를 들어, 적어도 마이크로범프(52)를 통해 서로 상호접속되는 인터포저(40) 및 IC 다이(10-3)가 있을 수 있다. IC 다이(10-1 내지 10-3)와 기판(40)은 각각 3D IC 패키징 구성요소(100)에서 열을 대체로 수직 방향으로 전도하기 위한 열 비아 구조물("열 비아")(118)을 가질 수 있다. 이와 같이, 열이 3D 스택형 IC 내에서 하나의 다이로부터 다른 다이로 전도될 수 있고, 그러한 열은, 예를 들어 열 페이스트(42)에 그리고 이어서 히트 싱크 또는 히트 스프레더(43)에와 같이, 히트 싱크에 제공될 수 있다. 이러한 예에서, 히트 싱크(43)는 3D IC 패키징 구성요소(100)의 일부이지만, 다른 구성에서, 외부 히트 싱크가 히트 싱크(43)에 결합될 수 있다. 또한, 3D 스택형 IC는 봉지될 수 있고, 그러한 구성에서, 열 페이스트(42)는 열 전도 및 외부 히트 싱크의 부착을 위해 그러한 봉지부의 외측 표면에 제공될 수 있다.
또한, 하나 이상의 다이가 신호, 공급 전력 또는 공급 전압, 또는 접지를 전도하기 위한 것인 비아 구조물(18)을 가질 수 있다. 접지에 관하여, 그러한 비아 구조물(18)은 신호 비아(signal via) 및 열 비아 둘 모두일 수 있다. 제한이 아닌 명확함의 목적을 위해, 후술되는 바와 같은 비아 구조물은 열 비아 또는 신호 비아와 같이 그들의 목적에 따라 식별되지만, 비아가 접지와 열 전도를 위해 사용되는 접지인 경우에, 그러한 비아는 열 전도를 위해 결합되는 신호 비아로 식별될 수 있다.
비아 구조물(118)은 그들이 다이의 상부 및 하부 표면 사이에서 연장되기 때문에 다이 관통 비아(through die via)이다. 비아 구조물(118)은 추가로 상세히 후술되는 바와 같이 기판 관통 비아를 포함할 수 있다.
위의 이해를 염두에 두고서, 3D 스택형 IC의 다양한 구성이 추가로 기술된다. 도 4a 내지 도 4g는 연속 처리된 공정중 IC 다이(400)의 예시적인 부분을 도시하는 단면도의 개략적인 다이어그램이다. IC 다이(400)는 3D 스택형 IC를 위한 것일 수 있다.
도 4a를 참조하면, 마스킹 층(401)이 기판(12)의 상부 표면(14) 상에 침착되고 패턴화된다. 마스킹 층(401)은 개구(410)를 제공하도록 패턴화된다. 이러한 예에서, 우측 및 좌측의 개구(410)는 각각의 신호 비아를 형성하기 위한 것이고, 중앙의 개구(410)는 열 비아를 형성하기 위한 것이다. 그러나, 다른 구현에서는 다른 조합 및/또는 다른 개수의 개구(410)가 사용될 수 있다. 에치(412)가 대체로 파선에 의해 표시된 바와 같이, 개구(410)에 대응하여 기판(12) 내에 개구(411)를 형성하기 위해 사용될 수 있다. 제한이 아닌 예로서 명확함의 목적을 위해, 기판(12)이 규소 기판이고 에치(412)가 규소를 이방성으로 에칭하기 위한 시간설정된 에치(timed etch)인 것으로 가정될 것이지만, 다른 구현에서는 다른 재료 또는 재료들이 기판(12)에 사용될 수 있고/있거나 덜 이방성인 에치가 사용될 수 있다.
도 4b를 참조하면, 기판(12)은 그 내부에 형성되는 개구(411)를 갖는다. 개구(411)는 각각 대체로 그러한 개구의 생성된 기하학적 또는 다른 체적 형상에 따라 하나 이상의 측벽과 저부 표면 또는 영역을 갖는다. 제한이 아닌 예로서 명확함의 목적을 위해, 개구(411)가 측벽 표면(421)과 기부 표면(422)을 가진 대체로 원통형인 것으로 가정될 것이지만, 다른 구현에서는 다른 체적 형상이 사용될 수 있다. 기부 표면(422)은 상부 표면(14)보다 상당히 아래에 있고, 하부 표면(16)에 근접한다. 그러나, 기판(12)의 재료의 편위 영역(offset region)(423)이 기부 표면(422)과 하부 표면(16) 사이에 위치될 수 있다.
도 4c를 참조하면, 라이너 층 또는 라이너(15)가 기판(12) 상에 침착된다. 일반적으로, 라이너(15)는 상부 표면(14) 상에 침착될 뿐만 아니라, 개구들(411) 각각의 측벽 표면(421)을 따라 그리고 기부 표면(422) 상에 침착된다. 이러한 예에서는 라이너(15)의 공형 침착이 예시적으로 도시되지만, 다른 구현에서는 덜한 공형 침착이 사용될 수 있다.
도 4d를 참조하면, 마스킹 층(431)이 라이너(15)의 상부 표면(433) 상에 침착되고 패턴화된다. 마스킹 층(431)은 각각 형성될 각각의 열 비아에 대응하는 개구(430)를 갖도록 패턴화된다. 이와 같이, 열 비아를 위한 개구(411)가 그로부터 마스킹 층(431)의 레지스트(resist)를 제거하도록 패턴화된다. 이러한 예에서, 개구(430)의 패턴화 후에 측벽 표면(421)과 기부 표면(422)에 대응하는, 즉 기판(12) 내의 개구(411)에 대응하는 라이너(15)의 상부 표면(433) 부분이 노출된다. 바꾸어 말하면, 마스킹 층(431)이 라이너(15)의 상부 표면(433)을 덮을 때 모든 개구(411)를 충전하고, 충전하고 나서 각각의 열 비아 개구(411)로부터의 레지스트를 그로부터 제거하였다.
패턴화된 마스킹 층(431)에 의해 노출된 라이너(15)의 부분을 제거하기 위한 에치(432)가 수행될 수 있다. 제한이 아닌 예로서 명확함의 목적을 위해, 라이너(15)가 예를 들어 완충 산화물 에치(buffered oxide etch, "BOE") 또는 완충 불화수소산(buffered hydrofluoric acid, "BHF" 또는 "HF") 에치와 같은 산화물 에치에 의해 제거가능한 이산화규소(SiO2)인 것으로 가정될 것이지만, 다른 예에서는 라이너(15)를 위한 다른 재료 및/또는 다른 유형의 에치가 사용될 수 있다. 라이너(15) 재료의 다른 예는 산화규소, 질화규소를 포함할 수 있거나, 다른 유전체 재료가 비아 구조물(18)을 기판(12)으로부터 전기적으로 절연시키기 위해 사용될 수 있다. 라이너(15)는 대략 3 W/(mK) 이하의 열 전도율 값을 가질 수 있다. 그러나, 열 비아 구조물에 대해, 열 비아 구조물이 일반적으로 전기 전도를 위해 사용되지 않기 때문에 라이너(15)로부터의 전기적 절연이 생략될 수 있다.
도 4e를 참조하면, 에치(432)의 완료 후에 마스킹 층(431)이 제거되었다. 열 비아를 위한 개구(411T)의 측벽 표면(421)과 기부 표면(422)이 노출되는 한편, 신호 비아를 위한 개구(411S)의 그러한 표면은 라이너(15)에 의해 덮여 있다. 또한, 라이너(15)는 기판(12)의 상부 표면(14)을 덮을 수 있다.
도 4f를 참조하면, 장벽 층(24)이 라이너(15) 상에 그리고 개구(411T)의 표면(421, 422) 상에 침착된다. 장벽 층(24)은 추가로 상세히 후술되는 바와 같이, 기판(12) 내로의 열 전도성 재료의 확산에 대한 충분한 보호를 제공할 수 있다. 이러한 예에서는 장벽 층(24)의 공형 침착이 예시적으로 도시되지만; 다른 구현에서는 덜한 공형 침착이 사용될 수 있다. 따라서, 신호 비아 개구(411S)는 그 내부에 라이너(15)와 장벽 층(24)의 스택을 가질 수 있고, 열 비아 개구(411T)는 그 내부에 단지 장벽 층(24)만을 가질 수 있다.
도 4g를 참조하면, 비아 도체(21)를 위한 도체 층(441)이 장벽 층(24) 상에 침착될 수 있다. 비아 도체(21)는 본 명세서에 전술된 바와 같을 수 있고, 그러한 비아 도체 층(441)은 개구(411S, 411T)를 충전할 수 있을 뿐만 아니라, 장벽 층(24)의 상부 표면 상에 침착될 수 있다. 예를 들어 공극이 허용될 수 있기 때문에, 전도성 층(441)이 개구(411S, 411T)를 완전히 충전할 필요는 없다. 역시, 다양한 예에서, 비아 도체(21)는 일반적으로 구리 또는 구리 합금으로 구성될 수 있다. 그러나, 비아 도체(21)는 추가적으로 또는 대안적으로 탄탈룸, 니켈, 티타늄, 몰리브덴, 텅스텐, 알루미늄, 금, 은, 또는 솔더 중 하나 이상의 것의 다양한 합금 또는 화합물 등을 포함하여, 이들 재료와 같은 하나 이상의 다른 전도성 재료를 포함할 수 있다. 비아 도체(21)는 비아 구조물의 다양한 환경 또는 작동 파라미터를 제어하는 비-금속성 첨가제를 포함할 수 있다.
도 5a와 도 5b는 도 4g의 연속 처리된 공정중 IC 다이(400)의 예시적인 부분을 도시하는 단면도의 개략적인 다이어그램이다. 열 비아 구조물은 신호 비아 구조물에 비해 전기 전도성일 필요가 없다. 도 4g에 관하여 기술된 바와 같은 전도성 층(441)의 침착보다는, 열 비아 구조물이 신호 비아 구조물의 동일한 재료 또는 재료들로 형성될 필요가 없기 때문에, 마스킹 층(501)이 그러한 전도성 층(441)의 침착 전에 침착되고 패턴화될 수 있다. 이러한 예에서, 그러한 마스킹 층(501)은 개구(411T)를 충전하도록 침착되고 패턴화되며, 따라서 전도성 층(441)의 침착이 이미 충전된 개구(411T)를 충전하지 않고서 개구(411S)를 충전할 수 있다. 다른 구현에서, 마스킹 층(501)은 개구(441T)를 충전하기 위한 전도성 층(441)의 침착을 위해 개구(411S)를 충전하도록 침착되고 패턴화될 수 있다.
그러한 마스킹 층(501)은 이어서 제거될 수 있고, 그러한 제거에 이어서 전도성 층(502)이 개구(411T)를 충전하도록 침착될 수 있다. 이와 같이, 열 비아 구조물 내에 배치된 열 전도성 재료가 기판(12)의 오염에 관하여 확산 또는 이동 위험이 없으면, 그러한 열 비아 구조물 내의 장벽 층(24)이 생략될 수 있다. 그러나, 제한이 아닌 예로서 명확함의 목적을 위해, 열 및 신호 비아 구조물 둘 모두가 공통 비아 도체(21) 재료를 갖는 것으로 가정될 것이며, 따라서 도 4g의 구성이 하기의 설명에 사용되는 것으로 가정될 것이다. 그러나, 하기의 설명이 도 5a와 도 5b의 구성에 동일하게 적용되는 것이 명백할 것이다.
도 6a는 CMP 작업(601) 후 도 4g의 공정중 IC 다이(400)의 예시적인 부분을 도시하는 단면도의 개략적인 다이어그램이다. CMP작업(601)은 예시적으로 도시된 바와 같이, 대체로 라이너(15)의 상부 표면(610) 위에 배치되는 전도성 층(441)의 전도성 재료와 장벽 층(24)의 장벽 재료를 제거하기 위해 사용될 수 있다. 따라서, CMP 작업(601) 후에 개구(411)에 대응하는 비아 구조물(611)이 남을 수 있다. 보다 구체적으로, 신호 비아 구조물(611S)이 신호 비아 개구(411S)에 대응할 수 있고, 예를 들어 열 비아 구조물(611T)과 같은 열 비아 구조물이 예를 들어 열 비아 개구(411T)와 같은 열 비아 개구에 대응할 수 있다. 각각의 열 비아 구조물(611T)은 장벽 층(24)과 비아 도체(21)를 포함할 수 있으며, 여기서 그러한 장벽 층(24)은 비아 도체(21)를 제공하기 위해 사용되는 재료의 기판(12) 내로의 확산 또는 이동을 적어도 실질적으로 방지하도록 위치된다. 바꾸어 말하면, 장벽 층(24)은 열 비아 구조물(611T)을 제공하도록 복수의 비아들 중 적어도 하나 내에 배치될 수 있으며, 여기서 장벽 층(24)은 전도성 층(441)의 열 전도성 재료와 기판(12) 사이에 배치된다.
열 전도성 재료란 일반적으로 대략 150 W/(mk) 이상의 열 전도율 값을 갖는(즉, 규소 기판을 위한 규소보다 높음), 2가지 이상의 재료의 화합물 또는 다른 조합을 제한 없이 포함하는 재료를 의미한다. 일반적으로, 그러한 열 전도율에 대해, 열 전도성 재료는 금속을 포함할 수 있다. 그러한 금속은 알루미늄, 구리, 금, 은, 텅스텐, 및 솔더로 이루어진 군으로부터 선택될 수 있다. 그러나, 다른 구현에서, 그러한 열 전도성 재료는 탄소계 재료를 포함할 수 있다. 예를 들어, 탄소계 재료는 그래핀(graphene)을 포함할 수 있다. 제한이 아닌 예로서 명확함의 목적을 위해, 그러한 열 전도성 재료가 구리인 것으로 가정될 것이다.
도 6b는 CMP 작업(602) 후 도 4g의 공정중 IC 다이(400)의 예시적인 부분을 도시하는 단면도의 개략적인 다이어그램이다. CMP작업(602)은 예시적으로 도시된 바와 같이, 대체로 기판(12)의 상부 표면(14) 위에 배치되는 전도성 층(441)의 전도성 재료, 장벽 층(24)의 장벽 재료, 및 라이너(15)의 라이너 재료를 제거하기 위해 사용될 수 있다. 이와 같이, CMP 작업(602)은 CMP 작업(601)의 연장일 수 있다.
따라서, CMP 작업(602) 후에 개구(411)에 대응하는 비아 구조물(611)이 남을 수 있다. 보다 구체적으로, 신호 비아 구조물(611S)이 신호 비아 개구(411S)에 대응할 수 있고, 예를 들어 열 비아 구조물(611T)과 같은 열 비아 구조물이 예를 들어 열 비아 개구(411T)와 같은 열 비아 개구에 대응할 수 있다. 각각의 열 비아 구조물(611T)은 장벽 층(24)과 비아 도체(21)를 포함할 수 있으며, 여기서 그러한 장벽 층(24)은 비아 도체(21)를 제공하기 위해 사용되는 재료의 기판(12) 내로의 확산 또는 이동을 적어도 실질적으로 방지하도록 위치된다. 바꾸어 말하면, 장벽 층(24)은 열 비아 구조물(611T)을 제공하도록 복수의 비아들 중 적어도 하나 내에 배치될 수 있으며, 여기서 장벽 층(24)은 전도성 층(441)의 열 전도성 재료와 기판(12) 사이에 배치된다.
도 6c는 도 6b의 공정중 IC 다이(400)의 예시적인 부분을 도시하는 평면도의 개략적인 다이어그램이다. 비아 구조물(611S, 611T)의 세트가 어레이(661)로 형성될 수 있다. 둥근 모서리를 가진 동심 정사각형이 비아 구조물(611S, 611T)의 층의 평면도에 대해 예시적으로 도시되지만, 다른 형상, 예컨대 원, 타원, 직사각형, 다각형, 또는 다른 형상이 사용될 수 있다. 또한, 비아 구조물(611S, 611T)의 개수가 예시적으로 도시된 것보다 적거나 많을 수 있다. 추가적으로 또는 선택적으로, 대체로 파선(671, 672)에 의해 표시된 것과 같은 채널이 비아 구조물(611S, 611T)에 대해 형성될 수 있다. 이와 같이, 채널의 어레이가 비아에 대해 형성될 수 있다. 또한, 채널과 다른 또는 채널을 포함하는 구조물, 예를 들어 동심 링, 지그-재그(zig-zag), 또는 다른 기하학적 형태가 사용될 수 있다. 또한, 비아 구조물(611S, 611T)은, 비록 완전히 충전될 필요는 없지만, 완전히 충전될 수 있다. 예를 들어, 비아(411S, 411T)는 공형으로 도금되어 비아 구조물(611S 및/또는 611T)의 비아 도체(21) 내에 공극을 남길 수 있다.
요약하면, 기판(12)이 그 내부에 형성되는 비아를 가질 수 있으며, 여기서 비아의 서브세트가 그 내부에 위치되는 라이너 층을 갖지 않는다. 열 전도성 재료가 신호 및 열 비아 구조물을 제공하도록 모든 비아 내에 침착될 수 있다.
장벽 층(24)의 열 전도율은 비아 도체(21)의 열 전도율에 비해 작을 수 있다. 장벽 층(24)은 대략 5 W/(mK) 내지 70 W/(mK) 범위 내의 열 전도율 값을 가질 수 있다. 이러한 예에 대해, 장벽 층(24)은 라이너(15)보다 높은 열 전도율을 갖고, 라이너(15)의 열 전도율은 따라서 대체로 이러한 범위 내의 그러한 하한보다 작을 수 있다. 역시, 장벽 층(24)을 위한 재료의 예는, 특히, 탄탈룸(Ta), 질화탄탈룸(TaN), 팔라듐(Pd), 질화티타늄(TiN), TaSiN, Ta의 화합물, Ti의 화합물, 니켈(Ni)의 화합물, 구리(Cu)의 화합물, 코발트(Co)의 화합물, 또는 텅스텐(W)의 화합물을 포함할 수 있다.
도 7a와 도 7b는 각각 배면 노출 CMP 작업(700) 전과 후 도 6a의 공정중 IC 다이(400)의 예시적인 부분을 도시하는 단면도의 개략적인 다이어그램이다. 제한이 아닌 예로서 명확함의 목적을 위해, 웨이퍼가 제조된 다층 구조물("기판")(12)을 포함하는 것으로 가정될 것이며, 이때 일반적으로 임의의 및 모든 BEOL 및 FEOL 처리 작업이 대체로 도 7a의 IC 다이(400)를 제공하기 위해 완료되어 있다. 예를 들어 수동형 인터포저와 같은 수동형 다이 구성에서, 임의의 FEOL 처리 작업이 없을 수 있다. 상기 사용된 바와 같이, 예를 들어 도 4a의 기판(12)은 단일 층이었다. 그러나, 보다 일반적으로, 기판은 수동형 또는 능동형 구성요소를 형성하기 위해 사용되는 단일 층 또는 다수의 층일 수 있다. 이와 같이, 반도체 다이가 기판으로 지칭될 수 있다. 역시, 제한이 아닌 예로서 명확함의 목적을 위해, BEOL 층 또는 RDL 금속 층("금속 층")이 공정중 웨이퍼의 일부로서 기판(102)의 상부 표면 상에 형성된 것으로 가정될 것이다.
BEOL 작업과 관련된 층이 제한이 아닌 명확함의 목적을 위해 대체로 블록(701)으로서 도시된다. 공정중 IC 다이(400)가 이러한 배면 노출을 위해 반전되어 예시적으로 도시된다. CMP 작업(700)은 기판(12)의 일부분, 즉 기판(12)의 재료의 편위 영역(423)과 라이너(15) 및 장벽 층(24)의 하부 부분(상부 부분으로서 예시적으로 도시됨)을 제거하여 비아 도체들(21) 각각의 하부 표면(703)을 노출시키기 위해 사용될 수 있다. 이러한 제거에 의해, 열 비아 개구(411T) 내의 라이너 층(15)의 부재로 인해, 비아 도체(21)의 하부 부분(702)이 열 비아 구조물(611T)로부터 제거될 수 있다. 후속 다이-레벨 또는 웨이퍼-레벨 처리가 이어질 수 있다. 역시, 웨이퍼는 패키지내 시스템(system-in-a-package, "SiP") 또는 인터포저의 하나 이상의 다이를 위한, 즉 일반적으로 IC 다이(400)를 사용하여 3D IC를 형성하기 위해 D2D, W2D, 또는 WLP 상호접속에 또는 이를 위해 사용되는 하나 이상의 다이를 위한 것일 수 있다.
Si3N4 또는 SiO2로 형성되는 라이너(15)에 대해, 그러한 열 전도율이 각각 대략 0.7 및 1.3 W/(mK)인 것이 인식되어야 한다. 따라서, 열 비아 구조물로부터의 그러한 라이너(15)의 회피가 그러한 단열 재료를 제거함으로써 열 전도율을 개선할 수 있지만, 또한 사실상 그러한 제거된 재료가 열 전도성 재료로 적어도 부분적으로 대체되어 열 비아 구조물의 열 전도율을 더욱 향상시킬 수 있다. 또한, 체적 기준으로 열 비아 구조물 내의 장벽 층(24)이 증가되는 경우에, 그러한 장벽 층(24) 재료는 라이너(15) 재료보다 높은 열 전도율을 갖는다. 예를 들어, Ta, Ti, TiN, TaN, 및 ZrN이 각각 대략 57.5, 21.9, 19.2, 8.8, 및 7 W/(mK)의 열 전도율을 갖는다.
도 8은 도 7b의 IC 다이(400)의 일부분의 단면도의 개략적인 다이어그램이다. 신호 비아 구조물의 경우, 기판(12) 대 라이너(15) 계면(804), 라이너(15) 대 장벽 층(24) 계면(803), 및 장벽 층(24) 대 비아 도체(21) 계면(801)이 있다. 열 비아 구조물의 경우, 기판(12) 대 장벽 층(24) 계면(802)과 장벽 층(24) 대 비아 도체(21) 계면(801)이 있다. 이들 계면(801 내지 804)은 그와 관련된 재료의 열 저항에 더하여 열 저항을 가질 수 있다. 그러나, 높은 열 전도성의 비아 도체(21)의 경우, 그의 열 저항은 열 저항 결정으로부터 배제될 이들 다른 열 저항에 비해 충분히 작을 수 있다.
이와 같이, 신호 비아 구조물(611S)의 열 저항은 계면(801), 장벽 층(24), 계면(803), 라이너(15), 계면(804), 및 기판(12)의 열 저항의 합으로서 근사화될 수 있다. 마찬가지로, 열 비아 구조물(611T)의 열 저항은 계면(801), 장벽 층(24), 계면(802), 및 기판(12)의 열 저항의 합으로서 근사화될 수 있다. 따라서, 열 비아 구조물(611T)의 열 저항은 신호 비아 구조물(611S)의 열 저항보다 상당히 작을 수 있다. 열 비아 구조물(611T)은 IC 다이(400)의 도 3의 다이 관통 열 비아(118)의 일부분을 형성할 수 있다.
비아 구조물(611S, 611T)의 계면의 열 저항이 비교의 목적을 위해 무시되더라도, 라이너(15)를 제거하여 열 비아 구조물(611T)을 제공하는 것은 여전히 비아로부터의 거리의 함수로서 열 저항의 상당한 감소를 가져온다. 예를 들어, 장벽 층(24), 라이너(15), 및 기판(12)의 열 저항이 총 R이면(여기서 R은 Rb + Rl + Rs와 같음), 라이너(15)의 제거로 인한 R의 변화를 나타내는 비율이 다음과 같이 표현될 수 있다:
ΔR/R = Rl / (Rb + Rl + Rs).
열 저항 R이 거리 L을 열 전도율 k로 나눈 것에 관하여 표현될 수 있기 때문에, 상기 수학식의 각각의 열 저항이 비 L/k에 의해 치환될 수 있다. 각각의 L/k는 층의 두께와 그러한 두께를 갖는 재료의 열 전도율에 대해 특정하다.
이와 같이, 도 9는 열 저항률 비에 대한 열 저항률의 전술된 변화에 따른 예시적인 함수(900)를 도시하는 그래프이다. 함수(900)는 열 비아 구조물로부터의 거리(즉, x-축(901))에 대한, 열 저항의 감소의 백분율(즉, y-축(902))에 관한 것이다. 이러한 예에서, 열 비아 구조물(611T)이 IC 다이(400) 상의 핫 스폿(hot spot)으로부터 대략 500 마이크로미터의 거리에 있더라도, 열 저항의 감소가 대략 30%로 여전히 상당하다. 이는 단지 하나의 예이고, 그러한 결과는 특히 사용되는 재료, 구성, 및 사용되는 공정으로 인해 구현마다 다를 수 있다.
전술한 사항이 본 발명의 하나 이상의 태양에 따른 예시적인 실시예(들)를 기술하지만, 본 발명의 하나 이상의 태양에 따른 다른 및 추가 실시예(들)가 하기의 청구항(들) 및 그의 등가물에 의해 결정되는 본 발명의 범주로부터 벗어남이 없이 안출될 수 있다. 단계를 나열하는 청구항(들)은 단계의 임의의 순서를 암시하지 않는다. 상표는 그들 각각의 소유주의 재산이다.

Claims (20)

  1. 장치로서,
    내부에 형성되는 복수의 비아(via)들을 갖는 기판;
    상기 복수의 비아들의 서브세트(subset) 내에 위치되는 것을 포함하여 상기 기판 상에 위치되는 라이너 층(liner layer)으로서,
    상기 복수의 비아들 중 적어도 하나의 비아는 내부에 위치되는 상기 라이너 층을 갖지 않는, 상기 라이너 층; 및
    열 비아 구조물(thermal via structure)을 제공하기 위해 상기 복수의 비아들 중 상기 적어도 하나의 비아 내에 배치되는 열 전도성 재료를 포함하는, 장치.
  2. 제1항에 있어서,
    상기 열 비아 구조물을 제공하기 위해 상기 복수의 비아들 중 상기 적어도 하나의 비아 내에 배치되는 장벽 층(barrier layer)을 추가로 포함하고,
    상기 장벽 층은 상기 열 전도성 재료와 상기 기판 사이에 배치되고,
    상기 장벽 층은 상기 기판 내로의 상기 열 전도성 재료의 확산에 대한 충분한 보호를 제공하는, 장치.
  3. 제2항에 있어서, 상기 열 전도성 재료는 대략 150 W/(mK) 이상의 열 전도율 값을 갖는, 장치.
  4. 제2항에 있어서, 상기 장벽 층은 대략 5 내지 70 W/(mK) 범위 내의 열 전도율 값을 갖는, 장치.
  5. 제2항에 있어서, 상기 라이너 층은 대략 3 W/(mK) 이하의 열 전도율 값을 갖는, 장치.
  6. 제3항에 있어서, 상기 열 전도성 재료는 금속을 포함하는, 장치.
  7. 제5항에 있어서, 상기 금속은 알루미늄, 구리, 금, 은, 텅스텐, 및 솔더(solder)로 이루어진 군으로부터 선택되는, 장치.
  8. 제2항에 있어서, 상기 열 전도성 재료는 탄소계 재료를 포함하는, 장치.
  9. 제8항에 있어서, 상기 탄소계 재료는 그래핀(graphene)을 포함하는, 장치.
  10. 제1항에 있어서, 상기 복수의 비아들 중 상기 적어도 하나의 비아는 적어도 하나의 열 비아인, 장치.
  11. 제10항에 있어서, 상기 적어도 하나의 열 비아는 다이 관통 열 비아(through die thermal via)의 일부분인, 장치.
  12. 제11항에 있어서, 상기 다이 관통 열 비아는 다이 스택(die stack)의 집적 회로 다이의 다이 관통 열 비아인, 장치.
  13. 방법으로서,
    복수의 개구들을 한정하도록 기판의 상부 표면 상에 침착되는 제1 마스킹 층(masking layer)을 패턴화하는 단계;
    상기 기판 내에 대응하는 비아 개구들을 형성하도록 상기 복수의 개구들을 통해 상기 기판을 에칭하는 단계로서,
    상기 비아 개구들 각각은 적어도 측벽 표면 및 기부 표면을 포함하는, 상기 에칭하는 단계;
    상기 제1 마스킹 층을 제거하는 단계;
    상기 기판의 상기 상부 표면 상에 그리고 상기 비아 개구들 내에서 각각의 상기 비아 개구들의 상기 측벽 표면 및 상기 기부 표면 상에 라이너 층을 침착시키는 단계;
    상기 비아 개구들 중 적어도 하나의 비아 개구에 대응하는 적어도 하나의 개구를 한정하도록 상기 라이너 층 상에 침착되는 제2 마스킹 층을 패턴화하는 단계로서,
    상기 적어도 하나의 개구는 상기 비아 개구들 중 상기 적어도 하나의 비아 개구에 대응하는 상기 라이너 층의 부분을 노출시키는, 상기 패턴화하는 단계;
    상기 비아 개구들 중 상기 적어도 하나의 비아 개구의 상기 측벽 표면 및 상기 기부 표면을 노출시키도록 상기 라이너 층의 상기 부분을 에칭하는 단계;
    상기 제2 마스킹 층을 제거하는 단계;
    상기 라이너 층 상에 그리고 상기 비아 개구들 중 상기 적어도 하나의 비아 개구의 상기 측벽 표면 및 상기 기부 표면 상에 장벽 층을 침착시키는 단계; 및
    상기 장벽 층 상에 열 전도성 재료를 침착시키는 단계로서,
    상기 열 전도성 재료는 신호 비아 구조물들 및 적어도 하나의 열 비아 구조물을 제공하도록 상기 비아 개구들 내에 침착되는, 상기 침착시키는 단계를 포함하는, 방법.
  14. 제13항에 있어서, 상기 열 전도성 재료의 상기 침착 단계는 열 비아 구조물들과 비교하여 신호 비아 구조물들에 대해 상이한 열 전도성 재료를 침착시키는 단계를 포함하는, 방법.
  15. 제13항에 있어서, 상기 열 전도성 재료, 상기 장벽 층, 및 상기 라이너 층을 상기 기판의 상기 상부 표면까지 폴리싱(polishing)하는 단계를 추가로 포함하는, 방법.
  16. 제13항에 있어서, 상기 열 전도성 재료 및 상기 장벽 층을 상기 라이너 층의 상부 표면까지 폴리싱하는 단계를 추가로 포함하는, 방법.
  17. 제13항에 있어서, 상기 적어도 하나의 열 비아 구조물로서 대응하는 적어도 하나의 기판 관통 열 비아(through substrate thermal via)를 제공하기 위해 상기 비아 개구들 중 상기 적어도 하나의 비아 개구 내의 상기 열 전도성 재료의 하부 표면을 일시적으로 노출시키도록 상기 기판의 하부 표면 및 상기 장벽 층을 상기 기판으로부터의 제거를 위해 폴리싱하는 단계를 추가로 포함하는, 방법.
  18. 제13항에 있어서, 상기 신호 비아 구조물들 및 상기 적어도 하나의 열 비아 구조물을 제공하기 위해 상기 비아 개구들 내의 상기 열 전도성 재료의 하부 표면을 일시적으로 노출시키도록 상기 기판의 하부 표면, 상기 장벽 층, 및 상기 라이너 층을 상기 기판으로부터의 제거를 위해 폴리싱하는 단계를 추가로 포함하는, 방법.
  19. 제13항에 있어서, 상기 열 전도성 재료는 대략 150 W/(mK) 이상의 열 전도율 값을 갖는, 방법.
  20. 제19항에 있어서,
    상기 장벽 층은 대략 5 내지 70 W/(mK) 범위 내의 열 전도율 값을 갖고,
    상기 라이너 층은 대략 3 W/(mK) 이하의 열 전도율 값을 갖는, 방법.
KR1020167027837A 2014-03-07 2015-03-09 라이너 층 없이 기판 내에 배치되는 열 비아 KR102296721B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/201,473 US9299572B2 (en) 2014-03-07 2014-03-07 Thermal vias disposed in a substrate without a liner layer
US14/201,473 2014-03-07
PCT/US2015/019520 WO2015134994A1 (en) 2014-03-07 2015-03-09 Thermal vias disposed in a substrate without a liner layer

Publications (2)

Publication Number Publication Date
KR20160130839A true KR20160130839A (ko) 2016-11-14
KR102296721B1 KR102296721B1 (ko) 2021-08-31

Family

ID=52684748

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167027837A KR102296721B1 (ko) 2014-03-07 2015-03-09 라이너 층 없이 기판 내에 배치되는 열 비아

Country Status (3)

Country Link
US (2) US9299572B2 (ko)
KR (1) KR102296721B1 (ko)
WO (1) WO2015134994A1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9299572B2 (en) 2014-03-07 2016-03-29 Invensas Corporation Thermal vias disposed in a substrate without a liner layer
US9583417B2 (en) 2014-03-12 2017-02-28 Invensas Corporation Via structure for signal equalization
JP2016029681A (ja) * 2014-07-25 2016-03-03 イビデン株式会社 多層配線板及びその製造方法
US9368436B2 (en) * 2014-08-04 2016-06-14 Infineon Technologies Ag Source down semiconductor devices and methods of formation thereof
JP6473595B2 (ja) 2014-10-10 2019-02-20 イビデン株式会社 多層配線板及びその製造方法
US9583462B2 (en) * 2015-01-22 2017-02-28 Qualcomm Incorporated Damascene re-distribution layer (RDL) in fan out split die application
US10383225B1 (en) * 2018-08-10 2019-08-13 Seagate Technology Llc Interposer with offset-stacked traces
US10770395B2 (en) 2018-11-01 2020-09-08 International Business Machines Corporation Silicon carbide and silicon nitride interconnects
US11715895B2 (en) 2020-07-09 2023-08-01 Seagate Technology Llc Methods for making electrical connectors with an electrical interposer
US11276764B1 (en) * 2020-08-09 2022-03-15 Global Communication Semiconductors, Llc Method of making high frequency InGaP/GaAs HBTs
US11955416B2 (en) * 2021-09-15 2024-04-09 Macronix International Co., Ltd. Semiconductor structure and method for manufacturing the same
KR20240054735A (ko) 2022-10-19 2024-04-26 충북대학교 산학협력단 수직 와이어 구조를 이용한 접합 방법
KR20240054734A (ko) 2022-10-19 2024-04-26 충북대학교 산학협력단 수직 와이어 구조를 이용한 접합 소재 및 그 제조방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6222276B1 (en) * 1998-04-07 2001-04-24 International Business Machines Corporation Through-chip conductors for low inductance chip-to-chip integration and off-chip connections
JP2007129201A (ja) * 2005-11-04 2007-05-24 Advanced Energy Technology Inc サーマルビアを有するヒートスプレッダ
US20120074579A1 (en) * 2010-09-24 2012-03-29 Su Michael Z Semiconductor chip with reinforcing through-silicon-vias
US20130009317A1 (en) * 2011-07-07 2013-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Forming grounded through-silicon vias in a semiconductor substrate
US20130078765A1 (en) * 2009-01-26 2013-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. On-Chip Heat Spreader
US20130342231A1 (en) * 2012-06-21 2013-12-26 Michael Alfano Semiconductor substrate with onboard test structure
US20140008800A1 (en) * 2012-07-04 2014-01-09 Industrial Technology Research Institute Method for manufacturing through substrate via (tsv), structure and control method of tsv capacitance

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5117698B2 (ja) 2006-09-27 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置
US8294240B2 (en) 2009-06-08 2012-10-23 Qualcomm Incorporated Through silicon via with embedded decoupling capacitor
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US20120261805A1 (en) 2011-04-14 2012-10-18 Georgia Tech Research Corporation Through package via structures in panel-based silicon substrates and methods of making the same
US8816505B2 (en) 2011-07-29 2014-08-26 Tessera, Inc. Low stress vias
TWI529939B (zh) 2012-02-08 2016-04-11 Sony Corp High frequency semiconductor device and its manufacturing method
US8969200B2 (en) * 2012-04-12 2015-03-03 The Research Foundation Of State University Of New York Apparatus and method for integration of through substrate vias
US9299572B2 (en) 2014-03-07 2016-03-29 Invensas Corporation Thermal vias disposed in a substrate without a liner layer

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6222276B1 (en) * 1998-04-07 2001-04-24 International Business Machines Corporation Through-chip conductors for low inductance chip-to-chip integration and off-chip connections
JP2007129201A (ja) * 2005-11-04 2007-05-24 Advanced Energy Technology Inc サーマルビアを有するヒートスプレッダ
US20130078765A1 (en) * 2009-01-26 2013-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. On-Chip Heat Spreader
US20120074579A1 (en) * 2010-09-24 2012-03-29 Su Michael Z Semiconductor chip with reinforcing through-silicon-vias
KR20130109117A (ko) * 2010-09-24 2013-10-07 어드밴스드 마이크로 디바이시즈, 인코포레이티드 보강 실리콘 관통 비아를 구비하는 반도체 칩
US20130009317A1 (en) * 2011-07-07 2013-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Forming grounded through-silicon vias in a semiconductor substrate
US20130342231A1 (en) * 2012-06-21 2013-12-26 Michael Alfano Semiconductor substrate with onboard test structure
US20140008800A1 (en) * 2012-07-04 2014-01-09 Industrial Technology Research Institute Method for manufacturing through substrate via (tsv), structure and control method of tsv capacitance

Also Published As

Publication number Publication date
US9299572B2 (en) 2016-03-29
KR102296721B1 (ko) 2021-08-31
US20160197026A1 (en) 2016-07-07
US20150255364A1 (en) 2015-09-10
US9818668B2 (en) 2017-11-14
WO2015134994A1 (en) 2015-09-11

Similar Documents

Publication Publication Date Title
USRE49987E1 (en) Multiple plated via arrays of different wire heights on a same substrate
US9741696B2 (en) Thermal vias disposed in a substrate proximate to a well thereof
US10957661B2 (en) Interconnections for a substrate associated with a backside reveal
US9818668B2 (en) Thermal vias disposed in a substrate without a liner layer
US9991231B2 (en) Stacked die integrated circuit
US9852969B2 (en) Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9263394B2 (en) Multiple bond via arrays of different wire heights on a same substrate
US9455237B2 (en) Bowl-shaped solder structure
US20150371938A1 (en) Back-end-of-line stack for a stacked device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant