KR20160118561A - Semiconductor device and method for manufacturing the same - Google Patents

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Abstract

The present invention provides a semiconductor device having a structure which can improve operational performance of a multi-gate transistor in a highly scaled integrated circuit, and a manufacturing method thereof. The semiconductor device comprises: a semiconductor substrate; a first activation fin unit which extends in a first direction in a structure protruding on a first region on the semiconductor substrate, and comprises at least one activation fin with a left and a right profile symmetric about a first center line perpendicular to an upper surface of the semiconductor substrate on a cut surface perpendicular to the first direction; and a second activation fin unit which extends in the first direction in a structure protruding on a second region on the semiconductor substrate, and comprises two activation fins with a left and a right profile symmetric about a second center line perpendicular to the upper surface of the semiconductor substrate on a cut surface perpendicular to the first direction.

Description

반도체 소자 및 그 제조방법{Semiconductor device and method for manufacturing the same}TECHNICAL FIELD The present invention relates to a semiconductor device and a manufacturing method thereof,

본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 활성 핀(fin)을 구비한 반도체 소자 및 그 제조방법에 관한 것이다.TECHNICAL FIELD The present invention relates to a semiconductor device, and more particularly, to a semiconductor device having an active fin and a manufacturing method thereof.

최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 또한, 반도체 소자는 빠른 동작 속도뿐만 아니라, 동작에 관한 정확성도 요구되기 때문에, 반도체 소자에 포함되는 트랜지스터의 구조 최적화를 위한 다양한 연구가 진행되고 있다. 특히, 집적회로 소자의 밀도를 높이기 위한 스케일링 기술 중 하나로서, 기판 상에 활성 핀을 형성하고, 상기 활성 핀 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다. 이러한 멀티-게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하고, 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 또한, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.Recently, down-scaling of semiconductor devices is rapidly proceeding. In addition, since semiconductor devices are required not only to operate at a high speed but also to be accurate in operation, various studies for optimizing the structure of transistors included in semiconductor devices are underway. In particular, as one of scaling techniques for increasing the density of integrated circuit devices, a multi-gate transistor has been proposed in which active pins are formed on a substrate and gates are formed on the active pins. Because the multi-gate transistor uses a three-dimensional channel, scaling is easy, and the current control capability can be improved without increasing the gate length. In addition, SCE (short channel effect) in which the potential of the channel region is affected by the drain voltage can be effectively suppressed.

본 발명의 기술적 사상이 해결하고자 하는 기술적 과제는 고도로 스케일링 된 집적회로 소자에서 멀티-게이트 트랜지스터의 동작 성능을 향상시킬 수 있는 구조를 갖는 반도체 소자 및 그 제조방법을 제공하는 데에 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor device having a structure capable of improving the operation performance of a multi-gate transistor in a highly scaled integrated circuit device, and a manufacturing method thereof.

상기 과제를 해결하기 위하여 본 발명의 기술적 사상은 반도체 기판; 상기 반도체 기판의 제1 영역 상에 돌출된 구조로 제1 방향으로 연장하고, 상기 제1 방향에 수직인 절단면 상에서 상기 반도체 기판의 상면에 수직하는 제1 센터 라인에 대하여 좌측과 우측의 프로파일이 서로 대칭인 제1 활성 핀을 적어도 하나 포함한 제1 활성 핀부; 및 상기 반도체 기판의 제2 영역 상에 돌출된 구조로 상기 제1 방향으로 연장하고, 상기 제1 방향에 수직인 절단면 상에서 상기 반도체 기판의 상면에 수직하는 제2 센터 라인에 대하여 좌측과 우측의 프로파일이 서로 비대칭인 제2 활성 핀을 2개 포함한 제2 활성 핀부;를 포함하고, 상기 제1 활성 핀 및 상기 제2 활성 핀 각각은 소자 분리막에 의해 둘러싸인 하부 활성 핀과 상기 소자 분리막으로부터 돌출된 상부 활성 핀을 구비하며, 상기 제1 센터 라인 및 상기 제2 센터 라인은 각각의 상기 하부 활성 핀의 좌측과 우측의 동일 높이 지점에서 동일 거리에 있는 직선으로 정의되는 반도체 소자를 제공한다.In order to solve the above problems, the technical idea of the present invention is a semiconductor device comprising: a semiconductor substrate; Wherein a first center line extending in a first direction and projecting on a first region of the semiconductor substrate and extending perpendicular to the first direction is perpendicular to a top surface of the semiconductor substrate A first active fin portion including at least one symmetrical first active pin; And a second center line extending in the first direction with a structure protruding on the second region of the semiconductor substrate and extending perpendicularly to the upper surface of the semiconductor substrate on a cut plane perpendicular to the first direction, Each of the first active pin and the second active pin includes a lower active pin surrounded by the device isolation film and a second active pin portion protruding from the device isolation film, Wherein the first center line and the second center line are defined as straight lines that are equidistant from each other at the same height position on the left and right sides of each of the lower active pins.

본 발명의 일 실시예에 있어서, 상기 제2 활성 핀부는 상기 제1 방향에 수직하는 제2 방향으로 이격 배치된 좌측 제2 활성 핀과 우측 제2 활성 핀을 포함하고, 상기 좌측 제2 활성 핀과 상기 우측 제2 활성 핀 사이에 제1 소자 분리막이 배치되고, 상기 좌측 제2 활성 핀의 좌측과 상기 우측 제2 활성 핀의 우측에 상기 제1 소자 분리막과 다른 구조의 제2 소자 분리막이 배치될 수 있다.In one embodiment of the present invention, the second active pin portion includes a left second active pin and a right second active pin spaced apart from each other in a second direction perpendicular to the first direction, And a second element isolation film having a structure different from that of the first element isolation film is disposed on the left side of the left second active pin and the right side of the right second active pin .

본 발명의 일 실시예에 있어서, 상기 제1 소자 분리막은 상기 제2 소자 분리막보다 상기 제2 방향의 폭이 좁을 수 있다.In one embodiment of the present invention, the width of the first device isolation film in the second direction may be narrower than the width of the second device isolation film.

본 발명의 일 실시예에 있어서, 상기 제1 소자 분리막은 제1 트렌치 내에 형성되고 상기 제2 소자 분리막은 제2 트렌치 내에 형성되며, 상기 제2 트렌치는 상기 제1 트렌치보다 깊을 수 있다.In one embodiment of the present invention, the first device isolation film is formed in the first trench and the second device isolation film is formed in the second trench, and the second trench may be deeper than the first trench.

본 발명의 일 실시예에 있어서, 상기 제1 활성 핀부는 하나 또는 적어도 3개의 상기 제1 활성 핀을 포함하고, 상기 제1 활성 핀부가 하나의 상기 제1 활성 핀을 포함한 경우, 상기 제1 활성 핀의 좌측과 우측에 제3 소자 분리막이 형성되며, 상기 제1 활성 핀부가 적어도 3개의 상기 제1 활성 핀을 포함한 경우, 상기 제1 활성 핀들 중 최외곽의 2개를 제외하고, 어느 하나의 상기 제1 활성 핀의 좌측 및 우측에 제4 소자 분리막이 배치될 수 있다.In one embodiment of the present invention, the first active pin portion includes one or at least three first active pins, and when the first active pin portion includes one of the first active pins, A third device isolation layer is formed on the left and right sides of the pin, and when the first active pin portion includes at least three first active pins, one of the first active pins, except for the two outermost ones, A fourth isolation layer may be disposed on the left and right sides of the first active pin.

본 발명의 일 실시예에 있어서, 상기 대칭 및 비대칭은 상기 상부 활성 핀이 상기 소자 분리막으로부터 돌출된 지점의 위치에 의해 구별될 수 있다.In one embodiment of the present invention, the symmetry and the asymmetry can be distinguished by the position of the point where the upper active pin protrudes from the isolation film.

본 발명의 일 실시예에 있어서, 상기 제2 활성 핀부는 상기 제1 방향에 수직하는 제2 방향으로 이격 배치된 좌측 제2 활성 핀과 우측 제2 활성 핀을 포함하고, 상기 좌측 제2 활성 핀의 상부 활성 핀의 우측과 상기 우측 제2 활성 핀의 상부 활성 핀의 좌측은 상기 소자 분리막으로부터 제1 위치에서 돌출되고, 상기 좌측 제2 활성 핀의 상부 활성 핀의 좌측은 상기 소자 분리막으로부터 제2 위치에서 돌출되고, 상기 우측 제2 활성 핀의 상부 활성 핀의 우측은 상기 소자 분리막으로부터 상기 제2 위치에서 돌출되며, 상기 반도체 기판의 상면으로부터 상기 제1 위치가 상기 제2 위치보다 낮을 수 있다.In one embodiment of the present invention, the second active pin portion includes a left second active pin and a right second active pin spaced apart from each other in a second direction perpendicular to the first direction, The left side of the upper active pin of the left second active pin and the left side of the upper active pin of the right side second active pin protrude from the element isolation film at the first position, The right side of the upper active pin of the right second active pin protrudes from the device isolation film at the second position and the first position from the upper surface of the semiconductor substrate may be lower than the second position.

본 발명의 일 실시예에 있어서, 상기 제1 활성 핀부는 하나의 상기 제1 활성 핀을 포함하고, 상기 제1 활성 핀의 상부 활성 핀의 좌측 및 우측은 상기 소자 분리막으로부터 제3 위치에서 돌출되며, 상기 제3 위치는 상기 제2 위치와 실질적으로 동일한 높이일 수 있다.In one embodiment of the present invention, the first active pin portion includes one of the first active pins, and the left and right sides of the upper active pin of the first active pin protrude from the device isolation film at the third position , And the third position may be substantially the same height as the second position.

본 발명의 일 실시예에 있어서, 상기 제1 활성 핀부는 적어도 3개의 상기 제1 활성 핀을 포함하고, 상기 제1 활성 핀들 중 최외곽의 2개를 제외하고, 어느 하나의 상기 제1 활성 핀의 상부 활성 핀의 좌측 및 우측은 상기 소자 분리막으로부터 제4 위치에서 돌출되며, 상기 제4 위치는 상기 제1 위치와 실질적으로 동일한 높이일 수 있다.In one embodiment of the present invention, the first active pin portion includes at least three first active pins, except for the two outermost ones of the first active pins, The left and right sides of the upper active pin of the transistor may protrude from the device isolation film at a fourth position and the fourth position may be substantially the same height as the first position.

본 발명의 일 실시예에 있어서, 상기 대칭 및 비대칭은 상기 하부 활성 핀과 상기 상부 활성 핀이 연결되는 연결부의 상기 반도체 기판의 상면에 대한 평균 기울기에 의해 구별될 수 있다.In one embodiment of the present invention, the symmetry and the asymmetry can be distinguished by the average slope of the connection portion connecting the lower active pin and the upper active pin to the upper surface of the semiconductor substrate.

본 발명의 일 실시예에 있어서, 상기 제1 활성 핀과 상기 제2 활성 핀 각각의 상기 하부 활성 핀은 상기 반도체 기판의 상면에 대하여 제1 평균 기울기를 가지며, 상기 제2 활성 핀들 사이에 배치된 상기 제2 활성 핀들의 연결부는 상기 반도체 기판의 상면에 대하여 제2 평균 기울기를 가지며, 상기 제2 활성 핀들 사이에 배치되지 않은 상기 제2 활성 핀들의 연결부는 상기 반도체 기판의 상면에 대하여 제3 평균 기울기를 가지며, 상기 제1 평균 기울기가 상기 제2 및 제3 평균 기울기보다 크고, 상기 제2 평균 기울기가 상기 제3 평균 기울기보다 클 수 있다.In one embodiment of the present invention, the lower active pin of each of the first active pin and the second active pin has a first average slope with respect to the upper surface of the semiconductor substrate, Wherein a connecting portion of the second active pins has a second average slope with respect to an upper surface of the semiconductor substrate and a connecting portion of the second active pins not disposed between the second active pins has a third average And the first mean slope may be greater than the second and third mean slopes and the second mean slope may be greater than the third mean slope.

본 발명의 일 실시예에 있어서, 상기 제1 활성 핀부는 하나의 상기 제1 활성 핀을 포함하고, 상기 제1 활성 핀의 좌측 및 우측의 연결부는 상기 반도체 기판의 상면에 대하여 제4 평균 기울기를 가지며, 상기 제4 평균 기울기는 상기 제3 평균 기울기와 실질적으로 동일할 수 있다.According to an embodiment of the present invention, the first active fin includes one first active pin, and the left and right connection portions of the first active pin have a fourth mean slope with respect to the upper surface of the semiconductor substrate And the fourth average slope may be substantially equal to the third average slope.

본 발명의 일 실시예에 있어서, 상기 제1 활성 핀부는 적어도 3개의 상기 제1 활성 핀을 포함하고, 상기 제1 활성 핀들 중 최외곽의 2개를 제외하고, 어느 하나의 상기 제1 활성 핀의 좌측 및 우측의 연결부는 상기 반도체 기판의 상면에 대하여 제5 평균 기울기를 가지며, 상기 제5 평균 기울기는 상기 제2 평균 기울기와 실질적으로 동일할 수 있다.In one embodiment of the present invention, the first active pin portion includes at least three first active pins, except for the two outermost ones of the first active pins, May have a fifth average slope with respect to an upper surface of the semiconductor substrate, and the fifth average slope may be substantially equal to the second average slope.

본 발명의 일 실시예에 있어서, 상기 대칭 및 비대칭은 상기 하부 활성 핀과 상기 상부 활성 핀이 연결되는 연결부의 평균 곡률에 의해 구별될 수 있다.In one embodiment of the present invention, the symmetry and the asymmetry can be distinguished by the average curvature of the connecting portion connecting the lower active pin and the upper active pin.

본 발명의 일 실시예에 있어서, 상기 제2 활성 핀들 사이에 배치된 상기 제2 활성 핀들의 연결부는 제1 평균 곡률을 가지며, 상기 제2 활성 핀들 사이에 배치되지 않은 상기 제2 활성 핀들의 연결부는 제2 평균 곡률을 가지며, 상기 제1 평균 곡률이 상기 제2 평균 곡률보다 작을 수 있다.In one embodiment of the present invention, the connecting portion of the second active pins disposed between the second active pins has a first average curvature, and the connecting portions of the second active pins, which are not disposed between the second active pins, May have a second mean curvature, and the first mean curvature may be less than the second mean curvature.

본 발명의 일 실시예에 있어서, 상기 제1 활성 핀부는 하나의 상기 제1 활성 핀을 포함하고, 상기 제1 활성 핀의 좌측 및 우측의 연결부는 제3 평균 곡률을 가지며, 상기 제3 평균 곡률은 상기 제2 평균 곡률과 실질적으로 동일할 수 있다.In one embodiment of the present invention, the first active pin portion includes one of the first active pins, the left and right connection portions of the first active pin have a third average curvature, May be substantially equal to the second mean curvature.

본 발명의 일 실시예에 있어서, 상기 제1 활성 핀부는 적어도 3개의 상기 제1 활성 핀을 포함하고, 상기 제1 활성 핀들 중 최외곽의 2개를 제외하고, 상기 제1 활성 핀의 좌측 및 우측의 연결부는 제4 평균 곡률을 가지며, 상기 제4 평균 곡률은 상기 제1 평균 곡률과 실질적으로 동일할 수 있다.In one embodiment of the present invention, the first active pin portion includes at least three first active pins, except for the two outermost ones of the first active pins, The right connecting portion may have a fourth average curvature, and the fourth average curvature may be substantially the same as the first average curvature.

본 발명의 일 실시예에 있어서, 상기 제1 활성 핀부는 적어도 3개의 상기 제1 활성 핀을 포함하고, 상기 제1 활성 핀들 중 좌측 최외곽의 상기 제1 활성 핀은 상기 제2 활성 핀들 중 좌측의 상기 제2 활성 핀과 실질적으로 동일한 프로파일을 가지며, 상기 제1 활성 핀들 중 우측 최외곽의 상기 제1 활성 핀은 상기 제2 활성 핀들 중 우측의 상기 제2 활성 핀과 실질적으로 동일한 프로파일을 가질 수 있다.In one embodiment of the present invention, the first active pin portion includes at least three first active pins, and the first active pin at the leftmost outermost of the first active pins is connected to the left of the second active pins Wherein the first active pin on the right outermost side of the first active pins has substantially the same profile as the second active pin on the right side of the second active pins .

본 발명의 일 실시예에 있어서, 상기 반도체 기판, 상기 제1 활성 핀, 및 제2 활성 핀들의 일부를 덮으면서 상기 제1 방향의 수직인 제2 방향으로 연장하는 적어도 하나의 게이트 구조물을 포함할 수 있다.In one embodiment of the present invention, at least one gate structure that covers a part of the semiconductor substrate, the first active pin, and the second active pins and extends in a second direction perpendicular to the first direction .

또한, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 반도체 기판; 상기 반도체 기판의 제1 영역 상에 돌출된 구조로 제1 방향으로 연장하고, 상기 제1 방향에 수직인 절단면 상에서 상기 반도체 기판의 상면에 수직하는 제1 센터 라인에 대하여 좌측과 우측의 프로파일이 서로 대칭인 제1 활성 핀이 하나 배치된 제1 활성 핀부; 상기 반도체 기판의 제2 영역 상에 돌출된 구조로 상기 제1 방향으로 연장하고, 상기 제1 방향에 수직인 절단면 상에서 상기 반도체 기판의 상면에 수직하는 제2 센터 라인에 대하여 좌측과 우측의 프로파일이 서로 비대칭인 제2 활성 핀이 2 개 배치된 제2 활성 핀부; 및 상기 반도체 기판의 제3 영역 상에 돌출된 구조로 제1 방향으로 연장하는 적어도 3개의 제3 활성 핀이 배치되고, 상기 제1 방향에 수직인 절단면 상에서 상기 반도체 기판의 상면에 수직하는 제3 센터 라인에 대하여 좌측과 우측의 프로파일이 서로 대칭인 적어도 하나의 상기 제3 활성 핀을 포함한 제3 활성 핀부;를 포함하고, 상기 제1 활성 핀 내지 상기 제3 활성 핀 각각은 소자 분리막에 의해 둘러싸인 하부 활성 핀과 상기 소자 분리막으로부터 돌출된 상부 활성 핀을 구비하며, 상기 제1 센터 라인 내지 상기 제3 센터 라인은 각각의 상기 하부 활성 핀의 좌측과 우측의 동일 높이 지점에서 동일 거리에 있는 직선으로 정의되는 반도체 소자를 제공한다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a semiconductor substrate; Wherein a first center line extending in a first direction and projecting on a first region of the semiconductor substrate and extending perpendicular to the first direction is perpendicular to a top surface of the semiconductor substrate A first active fin portion having a first symmetrical active pin disposed therein; Wherein a profile on the second region of the semiconductor substrate extends in the first direction and a profile on the left and right sides of the second center line perpendicular to the top surface of the semiconductor substrate on the cut surface perpendicular to the first direction A second active fin portion having two second active pins arranged asymmetrically to each other; And at least three third active fins extending in a first direction with a structure protruding on a third region of the semiconductor substrate are disposed on the semiconductor substrate and a third active pin extending in a second direction perpendicular to the first direction, And a third active fin portion including at least one third active pin whose left and right profiles are symmetrical with respect to a center line, wherein each of the first active pin to the third active pin is surrounded by a device isolation film Wherein the first center line to the third center line are arranged in a straight line at the same distance from the left side and the right side of each of the lower active pins at the same height as the lower active pin and the upper active pin protruding from the isolation film Thereby providing a semiconductor element to be defined.

본 발명의 일 실시예에 있어서, 상기 제1 활성 핀의 좌측과 우측에는 제1 소자 분리막이 배치되고, 상기 제2 활성 핀부는 좌측 제2 활성 핀과 우측 제2 활성 핀을 포함하며, 상기 좌측 제2 활성 핀과 상기 우측 제2 활성 핀 사이에 상기 제1 소자 분리막과 다른 구조의 제2 소자 분리막이 배치되고, 상기 좌측 제2 활성 핀의 좌측과 상기 우측 제2 활성 핀의 우측에 상기 제1 소자 분리막이 배치되며, 대칭인 상기 제3 활성 핀의 좌측 및 우측에 상기 제2 소자 분리막이 배치될 수 있다.In one embodiment of the present invention, a first device isolation film is disposed on the left and right sides of the first active pin, the second active pin includes a left second active pin and a right second active pin, A second element isolation film having a structure different from that of the first element isolation film is disposed between the second active pin and the right second active pin and the second element isolation film is formed on the left side of the left second active pin and on the right side of the right second active pin, And the second isolation film may be disposed on the left and right sides of the symmetric third active pin.

본 발명의 일 실시예에 있어서, 상기 제1 소자 분리막은 상기 제2 소자 분리막보다 상기 제1 방향에 수직인 제2 방향의 폭이 넓을 수 있다.In one embodiment of the present invention, the first isolation film may have a larger width in a second direction perpendicular to the first direction than the second isolation film.

본 발명의 일 실시예에 있어서, 상기 대칭 및 비대칭은 상기 상부 활성 핀이 상기 소자 분리막으로부터 돌출된 지점의 위치, 상기 하부 활성 핀과 상기 상부 활성 핀이 연결되는 연결부의 상기 반도체 기판의 상면에 대한 평균 기울기, 및 상기 연결부의 평균 곡률 중 적어도 하나에 의해 구별될 수 있다.In one embodiment of the present invention, the symmetry and the asymmetry are caused by a position of a point where the upper active pin protrudes from the isolation layer, a connection part connecting the lower active pin and the upper active pin to the upper surface of the semiconductor substrate, An average slope, and an average curvature of the connecting portion.

본 발명의 일 실시예에 있어서, 상기 대칭 및 비대칭은 상기 돌출된 지점의 위치에 의해 구별되고, 상기 제1 활성 핀의 상부 활성 핀의 좌측 및 우측은 상기 소자 분리막으로부터 제1 위치에서 돌출되며, 상기 제2 활성 핀들의 상부 활성 핀들은, 상기 제2 활성 핀들 사이에서 상기 소자 분리막으로부터 제2 위치에서 돌출되고, 상기 상부 활성 핀들 중 좌측의 상부 활성 핀의 좌측은 상기 소자 분리막으로부터 제3 위치에서, 그리고 우측의 상부 활성 핀의 우측은 상기 소자 분리막으로부터 상기 제3 위치에서 돌출되며, 대칭인 상기 제3 활성 핀의 상부 활성 핀의 좌측 및 우측은 상기 소자 분리막으로부터 제4 위치에서 돌출되며, 상기 제3 위치는 상기 제1 위치와 실질적으로 동일하며, 상기 제4 위치는 상기 제2 위치와 실질적으로 동일하며, 상기 반도체 기판의 상면으로부터 상기 제1 위치가 상기 제2 위치보다 높을 수 있다.In one embodiment of the present invention, the symmetry and the asymmetry are distinguished by the positions of the protruding points, the left and right sides of the upper active pin of the first active pin protrude from the device isolation film at the first position, The upper active pins of the second active pins protrude from the device isolation film at a second position between the second active pins and the left side of the upper active pin of the upper one of the upper active pins is protruded from the device isolation film at the third position And the right side of the upper active pin protrudes from the device isolation film at the third position and the left and right sides of the upper active pin of the third active pin are protruded from the device isolation film at the fourth position, The third position is substantially the same as the first position, the fourth position is substantially the same as the second position, It can be the first position is higher than the second position from the top.

본 발명의 일 실시예에 있어서, 상기 대칭 및 비대칭은 상기 연결부의 평균 기울기에 의해 구별되고, 상기 제1 활성 핀, 제2 활성 핀, 및 제3 활성 핀 각각의 상기 하부 활성 핀은 상기 반도체 기판의 상면에 대하여 제1 평균 기울기를 가지며, 상기 제1 활성 핀의 좌측 및 우측의 연결부는 상기 반도체 기판의 상면에 대하여 제2 평균 기울기를 가지며, 상기 제2 활성 핀들 사이에 배치된 상기 제2 활성 핀들의 연결부는 상기 반도체 기판의 상면에 대하여 제3 평균 기울기를 가지며, 상기 제2 활성 핀들 사이에 배치되지 않은 상기 제2 활성 핀들의 연결부는 상기 반도체 기판의 상면에 대하여 제4 평균 기울기를 가지며, 대칭인 상기 제3 활성 핀의 좌측 및 우측의 연결부는 상기 반도체 기판의 상면에 대하여 제5 평균 기울기를 가지며, 상기 제4 평균 기울기는 상기 제2 평균 기울기와 실질적으로 동일하며, 상기 제5 평균 기울기는 상기 제3 평균 기울기와 실질적으로 동일하며, 상기 제1 평균 기울기는 상기 제2 및 제3 평균 기울기보다 크고, 상기 제2 평균 기울기는 상기 제3 평균 기울기보다 작을 수 있다.In one embodiment of the present invention, the symmetry and the asymmetry are distinguished by the average slope of the connecting portion, and the bottom active pin of each of the first active pin, the second active pin, Wherein the left and right connection portions of the first active pin have a second mean slope with respect to the top surface of the semiconductor substrate, and the second active pin disposed between the second active pins has a first average slope, Wherein a connection portion of the pins has a third average slope with respect to an upper surface of the semiconductor substrate and a connection portion of the second active pins not disposed between the second active pins has a fourth average slope with respect to an upper surface of the semiconductor substrate, The left and right connection portions of the third active pin which are symmetrical have a fifth average slope with respect to the upper surface of the semiconductor substrate, Wherein the first mean slope is substantially equal to the second mean slope and the fifth mean slope is substantially equal to the third mean slope and wherein the first mean slope is greater than the second and third mean slopes, And may be smaller than the third average slope.

본 발명의 일 실시예에 있어서, 상기 대칭 및 비대칭은 상기 연결부의 평균 곡률에 의해 구별되고, 상기 제1 활성 핀의 좌측 및 우측의 연결부는 제1 평균 곡률을 가지며, 상기 제2 활성 핀들 사이에 배치된 상기 제2 활성 핀들의 연결부는 제2 평균 곡률을 가지며, 상기 제2 활성 핀들 사이에 배치되지 않은 상기 제2 활성 핀들의 연결부는 제3 평균 곡률을 가지며, 대칭인 상기 제3 핀의 좌측 및 우측의 연결부는 제4 평균 곡률을 가지며, 상기 제3 평균 곡률은 상기 제1 평균 곡률과 실질적으로 동일하며, 상기 제4 평균 곡률은 상기 제2 평균 곡률과 실질적으로 동일하며, 상기 제1 평균 곡률은 상기 제2 평균 곡률보다 클 수 있다.In one embodiment of the present invention, the symmetry and the asymmetry are distinguished by the average curvature of the connecting portion, the left and right connecting portions of the first active pin have a first average curvature, Wherein a connecting portion of the second active pins disposed has a second average curvature and a connecting portion of the second active pins not disposed between the second active pins has a third average curvature, And the connecting portion on the right side has a fourth mean curvature, the third mean curvature is substantially equal to the first mean curvature, the fourth mean curvature is substantially equal to the second mean curvature, The curvature may be greater than the second average curvature.

본 발명의 일 실시예에 있어서, 상기 제3 활성 핀들 중 좌측 최외곽의 상기 제3 활성 핀은 상기 제2 활성 핀들 중 좌측의 상기 제2 활성 핀과 실질적으로 동일한 프로파일을 가지며, 상기 제3 활성 핀들 중 우측 최외곽의 상기 제3 활성 핀은 상기 제2 활성 핀들 중 우측의 상기 제2 활성 핀과 실질적으로 동일한 프로파일을 가질 수 있다.In one embodiment of the present invention, the third active pin on the left outermost side of the third active pins has substantially the same profile as the second active pin on the left side of the second active pins, The third active pin on the right outermost side of the fins may have substantially the same profile as the second active pin on the right side of the second active fins.

더 나아가 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 반도체 기판 상에 제1 방향으로 연장하고, 상기 제1 방향에 수직인 제2 방향을 따라 배치된 복수 개의 희생막 패턴들을 형성하는 단계; 상기 희생막 패턴들 각각의 양 측벽에 스페이서를 형성하고 상기 희생막 패턴들을 제거하는 단계; 상기 스페이서를 마스크로 이용하여 상기 반도체 기판을 식각하여 복수 개의 제1 트렌치들을 형성하고 복수 개의 활성 핀들을 형성하는 단계; 상기 제1 트렌치들을 채우고 상기 활성 핀들을 덮는 제1 절연막을 형성하고 상기 제1 절연막을 평탄화하는 단계; 상기 제1 절연층 및 활성 핀들 상의 소정 영역을 덮은 포토마스크 패턴을 이용하여, 상기 절연막, 활성 핀들 및 반도체 기판을 식각하여 복수 개의 제2 트렌치들을 형성하고, 상기 제2 트렌치들에 의해 하나 또는 적어도 3개의 제1 활성 핀을 구비하는 제1 활성 핀부와, 2개의 제2 활성 핀을 구비하는 제2 활성 핀부를 정의하는 단계; 상기 제2 트렌치들을 채우고 상기 활성 핀들 및 상기 제1 절연막을 덮는 제2 절연막을 형성하고 상기 제2 절연막을 평탄화하는 단계; 및 상기 제1 및 제2 절연막의 일부를 식각하여 상기 활성 핀들의 상부 부분을 돌출시키되, 상기 제1 활성 핀부에서 적어도 하나의 상기 제1 활성 핀은 상기 제1 방향에 수직인 절단면 상에서 상기 반도체 기판의 상면에 수직하는 제1 센터 라인에 대하여 좌측과 우측의 프로파일이 서로 대칭이 되도록 돌출시키고, 상기 제2 활성 핀부에서 상기 제2 활성 핀은 상기 제1 방향에 수직인 절단면 상에서 상기 반도체 기판의 상면에 수직하는 제2 센터 라인에 대하여 좌측과 우측의 프로파일이 서로 비대칭이 되도록 돌출시키는 단계;를 포함하는 반도체 소자 제조방법을 제공한다.Further, the technical spirit of the present invention is to solve the above-mentioned problems by forming a plurality of sacrificial pattern patterns extending in a first direction on a semiconductor substrate and arranged along a second direction perpendicular to the first direction; Forming spacers on both sidewalls of each of the sacrificial layer patterns and removing the sacrificial layer patterns; Etching the semiconductor substrate using the spacer as a mask to form a plurality of first trenches and forming a plurality of active fins; Forming a first insulating film filling the first trenches and covering the active pins and planarizing the first insulating film; Etching the insulating film, the active pins and the semiconductor substrate to form a plurality of second trenches using a photomask pattern covering a predetermined region on the first insulating layer and the active pins, and forming a plurality of second trenches by the second trenches, Defining a first active pin portion having three first active pins and a second active pin portion having two second active pins; Forming a second insulating film filling the second trenches and covering the active pins and the first insulating film, and planarizing the second insulating film; And etching at least a portion of the first and second insulating films so as to protrude an upper portion of the active pins, wherein at least one of the first active pins in the first active pin portion is formed on a cut surface perpendicular to the first direction, Wherein the first active pin and the second active pin are formed on the semiconductor substrate so that the left and right profiles are symmetrical with respect to the first center line perpendicular to the upper surface of the semiconductor substrate, And protruding the second center line perpendicular to the second center line so that the left and right profiles are asymmetrical with respect to each other.

본 발명의 일 실시예에 있어서, 상기 제1 트렌치를 채우는 상기 제1 절연막은 제1 소자 분리막을 구성하고, 상기 제2 트렌치를 채우는 상기 제1 절연막은 제2 소자 분리막을 구성하며, 상기 제1 소자 분리막은 상기 제2 소자 분리막보다 상기 제2 방향의 폭이 좁을 수 있다.In one embodiment of the present invention, the first insulating film filling the first trench constitutes a first device isolation film, the first insulating film filling the second trench constitutes a second device isolation film, The device isolation film may have a narrower width in the second direction than the second device isolation film.

본 발명의 일 실시예에 있어서, 상기 제1 활성 핀 및 상기 제2 활성 핀 각각은 소자 분리막에 의해 둘러싸인 하부 활성 핀과 상기 소자 분리막으로부터 돌출된 상부 활성 핀을 구비하고, 상기 제1 센터 라인 및 상기 제2 센터 라인은 각각의 상기 하부 활성 핀의 좌측과 우측의 동일 높이 지점에서 동일 거리에 있는 직선으로 정의되며, 상기 대칭 및 비대칭은 상기 제1 활성 핀 및 제2 활성 핀이 상기 제1 소자 분리막 또는 제2 소자 분리막으로부터 돌출된 지점의 위치, 상기 제1 활성 핀 및 제2 활성 핀의 돌출 부분이 하부의 돌출되지 않은 부분과 연결되는 연결부의 상기 반도체 기판의 상면에 대한 평균 기울기, 및 상기 연결부의 평균 곡률 중 적어도 하나에 의해 구별될 수 있다.In one embodiment of the present invention, each of the first active pin and the second active pin includes a lower active pin surrounded by an isolation film and an upper active pin protruded from the isolation film, Wherein the second center line is defined as a straight line that is equidistant from the same height position on the left and right sides of each of the bottom active pins such that the first active pin and the second active pin are connected to the first device The average slope of the protruding portion of the first active pin and the second active pin with respect to the upper surface of the semiconductor substrate of the connection portion connecting the protruded portion of the lower active pin to the protruded portion of the lower active pin, And the average curvature of the connecting portion.

한편, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 반도체 기판 상에 제1 방향으로 연장하고, 상기 제1 방향에 수직인 제2 방향을 따라 배치된 복수 개의 희생막 패턴들을 형성하는 단계; 상기 희생막 패턴들 각각의 양 측벽에 스페이서를 형성하고 상기 희생막 패턴들을 제거하는 단계; 상기 스페이서를 마스크로 이용하여 상기 반도체 기판을 식각하여 복수 개의 제1 트렌치들을 형성하고 복수 개의 활성 핀들을 형성하는 단계; 상기 제1 트렌치들을 채우고 상기 활성 핀들을 덮는 제1 절연막을 형성하고 상기 제1 절연막을 평탄화하는 단계; 상기 제1 절연막 및 활성 핀들 상의 소정 영역을 덮은 포토마스크 패턴을 이용하여, 상기 절연막, 활성 핀들 및 반도체 기판을 식각하여 복수 개의 제2 트렌치들을 형성하고, 상기 제2 트렌치들에 의해 하나의 제1 활성 핀을 포함하는 제1 활성 핀부, 2개의 제2 활성 핀을 포함하는 제2 활성 핀부 및 적어도 3개의 제3 활성 핀을 구비하는 제3 활성 핀부를 정의하는 단계; 상기 제2 트렌치들을 채우고 상기 활성 핀들 및 상기 제1 절연막을 덮는 제2 절연막을 형성하고 상기 제2 절연막을 평탄화하는 단계; 및 상기 제1 및 제2 절연막의 일부를 식각하여 상기 활성 핀들의 상부 부분을 돌출시키되, 상기 제1 활성 핀부에서 상기 제1 활성 핀은 상기 제1 방향에 수직인 절단면 상에서 상기 반도체 기판의 상면에 수직하는 제1 센터 라인에 대하여 좌측과 우측의 프로파일이 서로 대칭이 되도록 돌출시키고, 상기 제2 활성 핀부에서 상기 제2 활성 핀은 상기 제1 방향에 수직인 절단면 상에서 상기 반도체 기판의 상면에 수직하는 제2 센터 라인에 대하여 좌측과 우측의 프로파일이 서로 비대칭이 되도록 돌출시키며, 상기 제3 활성 핀부에서 적어도 하나의 상기 제3 활성 핀은 상기 제1 방향에 수직인 절단면 상에서 상기 반도체 기판의 상면에 수직하는 제3 센터 라인에 대하여 좌측과 우측의 프로파일이 서로 대칭이 되도록 돌출시키는 단계;를 포함하는 반도체 소자 제조방법을 제공한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, the method including forming a plurality of sacrificial pattern patterns extending in a first direction on a semiconductor substrate and disposed along a second direction perpendicular to the first direction; Forming spacers on both sidewalls of each of the sacrificial layer patterns and removing the sacrificial layer patterns; Etching the semiconductor substrate using the spacer as a mask to form a plurality of first trenches and forming a plurality of active fins; Forming a first insulating film filling the first trenches and covering the active pins and planarizing the first insulating film; Etching the insulating film, the active pins and the semiconductor substrate to form a plurality of second trenches by using a photomask pattern covering a predetermined region on the first insulating film and the active pins, and forming a plurality of second trenches by the second trenches, Defining a third active pin portion having a first active pin portion including an active pin, a second active pin portion including two second active pins, and at least three third active pins; Forming a second insulating film filling the second trenches and covering the active pins and the first insulating film, and planarizing the second insulating film; And etching the first and second insulating films so as to protrude the upper portions of the active pins, wherein the first active pins in the first active fin portions are formed on the upper surface of the semiconductor substrate on the cut surface perpendicular to the first direction Wherein the first active pin and the second active pin protrude so that the left and right profiles are symmetrical with respect to the vertical first center line, and the second active pin is perpendicular to the upper surface of the semiconductor substrate on the cut surface perpendicular to the first direction Wherein at least one third active pin in the third active pin portion is perpendicular to the top surface of the semiconductor substrate on a cut plane perpendicular to the first direction, And projecting the left and right profiles to be symmetrical with respect to a third center line of the semiconductor device To provide a crude method.

본 발명의 일 실시예에 있어서, 상기 제1 활성 핀 내지 상기 제3 활성 핀 각각은 소자 분리막에 의해 둘러싸인 하부 활성 핀과 상기 소자 분리막으로부터 돌출된 상부 활성 핀을 구비하고, 상기 제1 센터 라인 내지 상기 제3 센터 라인은 각각의 상기 하부 활성 핀의 좌측과 우측의 동일 높이 지점에서 동일 거리에 있는 직선으로 정의되며, 상기 대칭 및 비대칭은 상기 제1 활성 핀, 제2 활성 핀 및 제3 활성 핀이 상기 제1 절연막 또는 상기 제2 절연막으로부터 돌출된 지점의 위치, 상기 제1 활성 핀, 제2 활성 핀 및 제3 활성 핀의 돌출 부분이 하부의 돌출되지 않은 부분과 연결되는 연결부의 상기 반도체 기판의 상면에 대한 평균 기울기, 및 상기 연결부의 평균 곡률 중 적어도 하나에 의해 구별될 수 있다.In one embodiment of the present invention, each of the first active pin to the third active pin includes a lower active pin surrounded by an isolation layer and an upper active pin protruding from the isolation layer, Wherein the third center line is defined as a straight line that is at the same distance from the same height position on the left and right sides of each of the lower active pins and the symmetry and asymmetry are defined by the first active pin, Wherein a position of a point protruding from the first insulating film or the second insulating film and a protruding portion of the first active pin, the second active pin, and the third active pin are connected to a non- The average slope of the connecting portion, and the average curvature of the connecting portion.

본 발명의 기술적 사상에 의한 반도체 소자 및 그 제조방법에서, 제1 영역에는 하나 또는 3개 이상의 제1 활성 핀들이 배치되고, 제2 영역에는 2개의 제2 활성 핀이 배치될 수 있다. 또한, 제1 영역의 제1 활성 핀은 반도체 기판의 상면에 수직인 제1 센터 라인에 대하여 대칭인 구조를 가지며, 제2 영역의 제2 활성 핀은 반도체 기판의 상면에 수직인 제2 센터 라인에 대하여 비대칭인 구조를 가질 수 있다. In the semiconductor device and the manufacturing method thereof according to the technical idea of the present invention, one or more than one first active pins may be disposed in the first region and two second active pins may be disposed in the second region. The first active pin of the first region has a symmetrical structure with respect to the first center line perpendicular to the top surface of the semiconductor substrate and the second active pin of the second region has a second center line perpendicular to the top surface of the semiconductor substrate. As shown in FIG.

이와 같이 본 발명의 기술적 사상에 의한 반도체 소자 및 그 제조방법은 각 영역에 따라 다른 개수 및 다른 구조를 갖는 활성 핀들을 배치함으로써, 반도체 소자의 신뢰성 및 동작 성능을 향상시킬 수 있다.As described above, the semiconductor device according to the technical idea of the present invention and the manufacturing method thereof can improve the reliability and operation performance of the semiconductor device by arranging the active pins having different numbers and different structures according to the respective regions.

도 1은 본 발명의 일 실시예에 따른 반도체 소자에 대한 사시도이다.
도 2는 도 1의 반도체 소자의 I-I' 부분을 절단하여 보여주는 단면도이다.
도 3a 및 도 3b는 도 2의 반도체 소자에서 M1과 M2 부분을 확대하여 보여주는 확대도들이다.
도 4a 및 도 4b는 도 2의 반도체 소자에서 M1과 M2 부분을 확대하여 보여주는 확대도들이고, 도 4c는 평균 기울기의 개념을 보여주는 개념도이다.
도 5a 및 도 5b는 도 2의 반도체 소자에서 M1과 M2 부분을 확대하여 보여주는 확대도들이고, 도 5c는 평균 곡률의 개념을 설명하기 위한 개념도이다.
도 6a 및 도 6b는 도 2의 반도체 소자에서 제1 소자 분리막과 외곽 제2 소자 분리막을 확대하여 보여주는 확대도들이다.
도 7은 도 2의 반도체 소자에서 제1 영역의 최외곽의 활성 핀들을 보여주는 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자에 대한 단면도로서, 도 2의 반도체 소자에 대한 단면도에 대응하는 단면도이다.
도 9a 내지 도 9c는 도 8의 반도체 소자에서 M3 부분을 확대하여 보여주는 확대도들이다.
도 10은 본 발명의 일 실시예에 따른 반도체 소자에 대한 단면도로서, 도 2의 반도체 소자에 대한 단면도에 대응하는 단면도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 소자에 대한 사시도이다.
도 12a는 도 11의 반도체 소자의 Ⅱ-Ⅱ 부분을 절단하여 보여주는 단면도이다.
도 12b는 도 11의 반도체 소자의 Ⅲ-Ⅲ 부분을 절단하여 보여주는 단면도이다.
도 13a 내지 도 20b는 본 발명의 일 실시예에 따른 도 1의 반도체 소자를 제조하는 과정을 보여주는 평면도들 및 단면도들로서, 도 13a, 14a, ..., 도 20a는 도 1의 반도체 소자에 대한 평면도들이고, 도 13b, 14b, ..., 도 20b는 도 2의 반도체 소자에 대한 단면도에 대응하는 단면도들로서, 각각 도 13b, 14b, ..., 도 20b의 Ⅳ-IV'부분을 절단한 단면도들이다.
도 21 및 22는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 회로도 및 레이아웃이다.
도 23 및 도 24는 본 발명의 일 실시예들에 따른 반도체 소자를 포함하는 전자 시스템에 대한 블록 구조도들이다.
도 25 및 도 26은 본 발명의 일 실시예들에 따른 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템들이다.1 is a perspective view of a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view of the semiconductor device of FIG. 1 taken along line II '. FIG.
FIGS. 3A and 3B are enlarged views showing M1 and M2 portions of the semiconductor device of FIG. 2. FIG.
FIGS. 4A and 4B are enlarged views showing portions M1 and M2 of the semiconductor device of FIG. 2, and FIG. 4C is a conceptual view illustrating a concept of an average slope.
FIGS. 5A and 5B are enlarged views showing portions M1 and M2 of the semiconductor device of FIG. 2, and FIG. 5C is a conceptual diagram illustrating a concept of an average curvature.
6A and 6B are enlarged views showing an enlarged view of the first isolation film and the outer second isolation film in the semiconductor device of FIG.
FIG. 7 is a cross-sectional view showing the outermost active pins of the first region in the semiconductor device of FIG. 2. FIG.
FIG. 8 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention, corresponding to a cross-sectional view of the semiconductor device of FIG. 2. FIG.
Figs. 9A to 9C are enlarged views showing the M3 portion in the semiconductor device of Fig. 8 in an enlarged manner.
10 is a cross-sectional view of a semiconductor device according to one embodiment of the present invention, corresponding to a cross-sectional view of the semiconductor device of FIG. 2;
11 is a perspective view of a semiconductor device according to an embodiment of the present invention.
12A is a cross-sectional view of the semiconductor device of Fig. 11 taken along line II-II.
FIG. 12B is a cross-sectional view showing the III-III portion of the semiconductor device of FIG.
FIGS. 13A to 20B are plan views and cross-sectional views illustrating a process of manufacturing the semiconductor device of FIG. 1 according to an embodiment of the present invention, wherein FIGS. 13A, 14A, 13B, 14B, ..., and 20B are cross-sectional views corresponding to the cross-sectional views of the semiconductor device of FIG. 2, and cut along the lines IV-IV 'of FIGS. 13B, Sectional views.
21 and 22 are a circuit diagram and a layout for explaining a semiconductor device according to an embodiment of the present invention.
23 and 24 are block diagrams of an electronic system including a semiconductor device according to one embodiment of the present invention.
25 and 26 are exemplary semiconductor systems to which semiconductor devices according to embodiments of the present invention may be applied.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 통상의 기술자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.The embodiments of the present invention are described in order to more fully explain the present invention to those skilled in the art, and the following embodiments may be modified into various other forms, The present invention is not limited to the embodiment. Rather, these embodiments are provided so that this disclosure will be more thorough and complete, and will fully convey the concept of the invention to those skilled in the art.

이하의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 유사하게, 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
In the following description, when an element is described as being connected to another element, it may be directly connected to another element, but a third element may be interposed therebetween. Similarly, when an element is described as being on top of another element, it may be directly on top of the other element, and a third element may be interposed therebetween. In addition, the structure and size of each constituent element in the drawings are exaggerated for convenience and clarity of description, and a part which is not related to the explanation is omitted. Wherein like reference numerals refer to like elements throughout. It is to be understood that the terminology used is for the purpose of describing the present invention only and is not used to limit the scope of the present invention.

도 1은 본 발명의 일 실시예에 따른 반도체 소자에 대한 사시도이고, 도 2는 도 1의 반도체 소자의 I-I' 부분을 절단하여 보여주는 단면도이다.FIG. 1 is a perspective view of a semiconductor device according to an embodiment of the present invention, and FIG. 2 is a cross-sectional view of a semiconductor device taken along line I-I 'of FIG.

도 1 및 도 2를 참조하면, 본 실시예의 반도체 소자(100)는 반도체 기판(101), 소자 분리막(120a, 120b1, 120b2), 및 활성 핀(110a, 110b)을 포함할 수 있다. 반도체 소자(100)는 활성 핀(110a, 110b)의 일부를 덮으면서 일 방향(y 방향)으로 연장하는 게이트 구조물을 포함하나 설명의 편의를 위해 생략하여 도시하고 있다.1 and 2, the semiconductor device 100 of the present embodiment may include a semiconductor substrate 101, device isolation films 120a, 120b1 and 120b2, and active pins 110a and 110b. The semiconductor device 100 includes a gate structure extending in one direction (y direction) while covering a part of the active pins 110a and 110b, but is omitted for convenience of explanation.

반도체 기판(101)은 제1 영역(A)과 제2 영역(B)을 포함할 수 있다. 반도체 기판(101) 상부에는 제1 방향(x 방향)으로 연장하는 활성 핀(110a, 110b)이 소자 분리막(120a, 120b1, 120b2)에 의해 정의될 수 있다. The semiconductor substrate 101 may include a first region A and a second region B. [ Active pins 110a and 110b extending in a first direction (x direction) can be defined on the semiconductor substrate 101 by device isolation films 120a, 120b1 and 120b2.

반도체 기판(101)은 실리콘 벌크(bulk) 웨이퍼, 또는 SOI(silicon-on-insulator) 웨이퍼를 기반으로 할 수 있다. 물론, 반도체 기판(101)의 재질이 실리콘에 한정되는 것은 아니다. 예컨대, 반도체 기판(101)은 저마늄(Ge) 등의 Ⅳ족 반도체, 실리콘저마늄(SiGe)나 실리콘카바이드(SiC) 등의 Ⅳ-Ⅳ족 화합물 반도체, 또는 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 인듐포스파이드(InP) 등의 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 또한, 반도체 기판(101)은 SiGe 웨이퍼, 에피택셜(Epitaxial) 웨이퍼, 폴리시드(polished) 웨이퍼, 열처리된(Annealed) 웨이퍼 등을 기반으로 할 수도 있다.The semiconductor substrate 101 may be based on a silicon bulk wafer, or a silicon-on-insulator (SOI) wafer. Of course, the material of the semiconductor substrate 101 is not limited to silicon. For example, the semiconductor substrate 101 may be formed of a Group IV-IV semiconductor such as germanium (Ge), a Group IV-IV compound semiconductor such as silicon germanium (SiGe) or silicon carbide (SiC), gallium arsenide III compound semiconductors such as InAs, InAs, InP, and the like. The semiconductor substrate 101 may also be based on SiGe wafers, epitaxial wafers, polished wafers, annealed wafers, and the like.

반도체 기판(101)은 p형 또는 n형 기판일 수 있다. 예컨대, 반도체 기판(101)은 p형 불순물 이온을 포함한 p형 기판, 또는 n형 불순물 이온을 포함한 n형 기판일 수 있다. The semiconductor substrate 101 may be a p-type or n-type substrate. For example, the semiconductor substrate 101 may be a p-type substrate containing p-type impurity ions or an n-type substrate containing n-type impurity ions.

소자 분리막(120a, 120b1, 120b2)은 활성 핀(110a, 110b)을 정의하는 영역으로 활성 핀(110a, 110b)의 하부 부분의 양 측면을 둘러싸는 구조로 형성될 수 있다. 또한, 소자 분리막(120a, 120b1, 120b2)은 활성 핀들(110a, 110b) 사이에 배치되어 활성 핀들(110a, 110b) 간을 전기적으로 분리할 수 있다. 소자 분리막(120a, 120b1, 120b2)은 제1 영역(A)에 배치되는 제1 소자 분리막(120a)과 제2 영역(B)에 배치되는 제2 소자 분리막(120b1, 120b2)을 포함할 수 있다. 또한, 제2 소자 분리막(120b1, 120b2)은 중심 제2 소자 분리막(120b1)과 외곽 제2 소자 분리막(120b2)을 포함할 수 있다.The device isolation films 120a, 120b1 and 120b2 may be formed to surround both sides of the lower portions of the active pins 110a and 110b as regions defining the active pins 110a and 110b. The device isolation films 120a, 120b1 and 120b2 may be disposed between the active pins 110a and 110b to electrically isolate the active pins 110a and 110b. The device isolation films 120a, 120b1 and 120b2 may include a first device isolation film 120a disposed in the first region A and a second device isolation film 120b1 and 120b2 disposed in the second region B . The second device isolation films 120b1 and 120b2 may include a center second isolation film 120b1 and an outer second isolation film 120b2.

제1 소자 분리막(120a), 중심 제2 소자 분리막(120b1) 및 외곽 제2 소자 분리막(120b2)은 서로 다른 구조를 가질 수 있다. 또한, 경우에 따라, 제1 소자 분리막(120a)과 중심 제2 소자 분리막(120b1)은 실질적으로 동일한 구조를 가질 수 있다. 예컨대, 외곽 제2 소자 분리막(120b2)의 제2 방향(y 방향)의 폭은 제1 소자 분리막(120a) 또는 중심 제2 소자 분리막(120b1)의 제2 방향(y 방향)의 폭에 비해 넓을 수 있다. 또한, 외곽 제2 소자 분리막(120b2)의 제3 방향(z 방향)의 깊이는 제1 소자 분리막(120a) 또는 중심 제2 소자 분리막(120b1)의 제3 방향(z 방향)의 깊이에 비해 깊을 수 있다. 더 나아가, 외곽 제2 소자 분리막(120b2)의 상면의 구조는 제1 소자 분리막(120a) 또는 중심 제2 소자 분리막(120b1)의 상면의 구조와 다를 수 있다.The first element isolation film 120a, the center second element isolation film 120b1, and the outer second element isolation film 120b2 may have different structures. In some cases, the first element isolation film 120a and the center second element isolation film 120b1 may have substantially the same structure. For example, the width of the outer second isolation film 120b2 in the second direction (y direction) is larger than the width of the first device isolation film 120a or the center second isolation film 120b1 in the second direction (y direction) . The depth of the outer second isolation film 120b2 in the third direction (z direction) is deeper than the depth of the first device isolation film 120a or the center second isolation film 120b1 in the third direction (z direction) . Furthermore, the structure of the upper surface of the outer second isolation film 120b2 may be different from that of the upper surface of the first isolation film 120a or the center second isolation film 120b1.

제1 소자 분리막(120a), 중심 제2 소자 분리막(120b1) 및 외곽 제2 소자 분리막(120b2)의 구체적인 구조에 대해서는 도 6a 및 도 6b 부분에서 좀더 상세히 설명한다. The specific structures of the first isolation film 120a, the center second isolation film 120b1, and the outer second isolation film 120b2 will be described in more detail with reference to FIGS. 6A and 6B.

소자 분리막(120a, 120b1, 120b2)은 반도체 기판(101)에 형성된 트렌치(Tr1, Tr2c, Tr2e)가 절연막으로 채워져 형성될 수 있다. 절연막은 예컨대, 실리콘산화막, 실리콘질화막, 실리콘산질화막 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 구체적으로, 제1 소자 분리막(120a)은 제1 트렌치(Tr1)에 형성되고, 중심 제2 소자 분리막(120b1)은 중심 제2 트렌치(Tr2c)에 형성되며, 외곽 제2 소자 분리막(120b2)은 외곽 제2 트렌치(Tr2e)에 형성될 수 있다.The device isolation films 120a, 120b1, and 120b2 may be formed by filling the trenches Tr1, Tr2c, and Tr2e formed in the semiconductor substrate 101 with insulating films. The insulating film may include at least one of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and a combination thereof, for example. Specifically, the first isolation film 120a is formed in the first trench Tr1, the center second isolation film 120b1 is formed in the center second trench Tr2c, and the outer second isolation film 120b2 is formed in the center second trench Tr2c. And may be formed in the outer second trench Tr2e.

활성 핀(110a, 110b)은 반도체 기판(101)의 상면(Fs)으로부터 제3 방향(z 방향)으로 돌출된 구조를 가지고, 제1 방향(x 방향)으로 연장하는 구조를 가질 수 있다. 활성 핀(110a, 110b)은 반도체 기판(101) 상의 제2 방향(y 방향)을 따라 서로 이격되어 배치될 수 있다. The active pins 110a and 110b may have a structure protruding in the third direction (z direction) from the upper surface Fs of the semiconductor substrate 101 and extend in the first direction (x direction). The active pins 110a and 110b may be spaced apart from each other along the second direction (y direction) on the semiconductor substrate 101. [

활성 핀(110a, 110b)은 제1 영역(A)에 배치되는 제1 활성 핀(110a)과 제2 영역(B)에 배치되는 제2 활성 핀(110b)을 포함할 수 있다. 제1 활성 핀(110a)은 제1 영역(A)에 3개 이상 배치되며, 제2 활성 핀(110b)은 제2 영역(B)에 2개 배치될 수 있다. 또한, 제1 활성 핀(110a) 각각은 제1 하부 활성 핀(112a)과 제1 상부 활성 핀(114a)을 구비할 수 있다. 제2 활성 핀(110b) 각각은 제2 하부 활성 핀(112b)과 제2 상부 활성 핀(114b)을 구비할 수 있다.The active pins 110a and 110b may include a first active pin 110a disposed in the first region A and a second active pin 110b disposed in the second region B. [ Three or more first active pins 110a may be disposed in the first region A and two second active pins 110b may be disposed in the second region B. In addition, each of the first active pins 110a may include a first lower active pin 112a and a first upper active pin 114a. Each of the second active pins 110b may include a second lower active pin 112b and a second upper active pin 114b.

하부 활성 핀(112a, 112b)은 소자 분리막(120a, 120b1, 120b2)에 의해 양 측면이 둘러싸일 수 있다. 구체적으로, 제1 하부 활성 핀들(112a) 각각은 제1 소자 분리막(120a)에 의해 양 측면이 둘러싸일 수 있다. 2개의 제2 하부 활성 핀들(112b) 각각은 중심 제2 소자 분리막(120b1)과 외곽 제2 소자 분리막(120b2)에 의해 양 측면이 둘러싸일 수 있다.The lower active pins 112a and 112b may be surrounded on both sides by the element isolation films 120a, 120b1 and 120b2. Specifically, each of the first lower active pins 112a may be surrounded on both sides by the first element isolation film 120a. Each of the two second lower active pins 112b may be surrounded on both sides by the center second element isolation film 120b1 and the outer second element isolation film 120b2.

상부 활성 핀(114a, 114b)은 소자 분리막(120a, 120b1, 120b2)으로부터 돌출된 구조를 가질 수 있다. 예컨대, 제1 상부 활성 핀들(114a) 각각은 제1 소자 분리막(120a) 상면으로부터 돌출된 구조를 가지며, 2개의 제2 상부 활성 핀들(114b) 각각은 중심 제2 소자 분리막(120b1)과 외곽 제2 소자 분리막(120b2)의 상면으로부터 돌출된 구조를 가질 수 있다. The upper active pins 114a and 114b may have a structure protruding from the element isolation films 120a, 120b1 and 120b2. For example, each of the first upper active pins 114a has a structure protruded from the upper surface of the first isolation layer 120a, and each of the two second upper activation pins 114b includes a center second isolation layer 120b1, And may have a structure protruding from the upper surface of the two-element separation film 120b2.

제1 상부 활성 핀들(114a)과 제2 상부 활성 핀들(114b)은 서로 다른 구조를 가질 수 있다. 예컨대, 제1 상부 활성 핀들(114a)은 반도체 기판(101)의 상면(Fs)에 수직하는 제1 센터 라인(CL1)에 대하여 대칭 구조를 가질 수 있다. 그에 반해, 제2 상부 활성 핀들(114b)은 반도체 기판(101)의 상면(Fs)에 수직하는 제2 센터 라인(CL2)에 대하여 비대칭 구조를 가질 수 있다. The first upper active pins 114a and the second upper active pins 114b may have different structures. For example, the first upper activation pins 114a may have a symmetrical structure with respect to the first center line CL1 perpendicular to the upper surface Fs of the semiconductor substrate 101. [ On the other hand, the second upper activation pins 114b may have an asymmetric structure with respect to the second center line CL2 perpendicular to the upper surface Fs of the semiconductor substrate 101. [

여기서, 센터 라인은 다음과 같이 정의될 수 있다. 활성 핀(110a, 110b) 각각의 센터 라인은 활성 핀(110a, 110b)이 연장하는 방향인 제1 방향(x 방향)에 수직하는 절단면 상에서, 반도체 기판(101)의 상면(Fs)에 수직하고, 해당하는 활성 핀(110a, 110b)의 하부 활성 핀(112a, 112b)의 좌측과 우측의 동일 높이 지점에서 동일 거리에 있는 직선일 수 있다. Here, the center line can be defined as follows. The center lines of the active pins 110a and 110b are perpendicular to the upper surface Fs of the semiconductor substrate 101 on the cut surface perpendicular to the first direction (x direction) in which the active pins 110a and 110b extend And may be straight lines at the same height at the same height positions on the left and right sides of the lower active pins 112a and 112b of the corresponding active pins 110a and 110b.

예컨대, 도 2에 도시된 바와 같이, 제1 센터 라인(CL1)은 제1 활성 핀(110a)의 제1 하부 활성 핀(112a)의 좌측과 우측의 동일 높이 지점에서 동일한 거리를 갖는 직선임을 알 수 있다. 또한, 제2 센터 라인(CL2) 역시 제2 활성 핀(110b)의 제2 하부 활성 핀(112b)의 좌측과 우측의 동일 높이 지점에서 동일한 거리를 갖는 직선임을 알 수 있다.For example, as shown in FIG. 2, the first center line CL1 is a straight line having the same distance at the same height as the left and right sides of the first lower active pin 112a of the first active pin 110a . It can also be seen that the second center line CL2 is also a straight line having the same distance at the same height position on the left and right sides of the second lower active pin 112b of the second active pin 110b.

참고로, 제2 센터 라인에((CL2) 대하여 제2 상부 활성 핀(114b)은 비대칭이므로, 제2 상부 활성 핀(114b)의 좌측과 우측의 동일 높이 지점에서 제2 센터 라인(CL2)까지의 거리는 다를 수 있다. 이하, 센터 라인의 정의는 모두 동일하게 적용될 수 있다.For reference, since the second upper active pin 114b is asymmetric with respect to the second center line CL2, it is possible to move from the same height position on the left and right sides of the second upper active pin 114b to the second center line CL2 May be different from each other. Hereinafter, the definition of the center line can be applied equally to all.

제1 상부 활성 핀들(114a)과 제2 상부 활성 핀들(114b)의 대칭 및 비대칭은 여러 가지 기준을 통해 정의될 수 있다. 제1 상부 활성 핀들(114a)과 제2 상부 활성 핀들(114b)의 대칭 및 비대칭에 대한 구체적인 내용은 도 3a 내지 도 5c에 대한 설명 부분에서 좀더 상세히 기술한다.The symmetry and asymmetry of the first upper active pins 114a and the second upper active pins 114b can be defined through various criteria. The details of symmetry and asymmetry of the first upper active pins 114a and the second upper active pins 114b will be described in more detail in the description of FIGS. 3A through 5C.

한편, 제1 하부 활성 핀들(112a)과 제2 하부 활성 핀들(112b)은 실질적으로 대칭 구조를 가질 수 있다. 예컨대, 제1 하부 활성 핀들(112a)은 제1 센터 라인(CL1)에 대하여 대칭 구조를 가지며, 제2 하부 활성 핀들(112b)은 제2 센터 라인(CL2)에 대하여 대칭 구조를 가질 수 있다. Meanwhile, the first lower active pins 112a and the second lower active pins 112b may have a substantially symmetrical structure. For example, the first lower active pins 112a may have a symmetrical structure with respect to the first center line CL1, and the second lower active pins 112b may have a symmetrical structure with respect to the second center line CL2.

활성 핀(110a, 110b)은 반도체 기판(101) 내에 불순물 이온들, 즉 도펀트(dopant)를 고농도로 주입하여 형성한 불순물 영역을 포함할 수 있다. 예컨대, 활성 핀(110a, 110b)은 반도체 기판(101) 내에 도펀트를 1E20/cm3 이상으로 주입하여 형성한 소스/드레인 영역을 포함할 수 있다. The active pins 110a and 110b may include an impurity region formed by implanting impurity ions, that is, a dopant at a high concentration in the semiconductor substrate 101. [ For example, the active pins 110a and 110b may include a source / drain region formed by implanting a dopant into the semiconductor substrate 101 at 1E20 / cm < 3 > or more.

제1 활성 핀(110a)과 제2 활성 핀(110b)은 반도체 기판(101)을 기반으로 하므로 반도체 원소인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 활성 핀(110a)과 제2 활성 핀(110b)은 IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체와 같은 화합물 반도체를 포함할 수 있다. 예컨대, 제1 활성 핀(110a)과 제2 활성 핀(110b)은 IV-IV족 화합물 반도체로서, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물을 포함할 수 있다. 또한, 제1 활성 핀(110a)과 제2 활성 핀(110b)은 III-V족 화합물 반도체로서, 예컨대, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 어느 하나를 포함할 수 있다. 제1 활성 핀(110a)과 제2 활성 핀(110b)의 형성 방법에 대해서는 도 13a 내지 도 21b 부분에서 좀더 상세히 설명한다.Since the first active pin 110a and the second active pin 110b are based on the semiconductor substrate 101, they may include silicon or germanium, which is a semiconductor element. In addition, the first active pin 110a and the second active pin 110b may include a compound semiconductor such as an IV-IV group compound semiconductor or a III-V group compound semiconductor. For example, the first active pin 110a and the second active pin 110b may be at least two or more of carbon (C), silicon (Si), germanium (Ge), and tin (Sn) A binary compound, a ternary compound, or a compound doped with a Group IV element thereon. The first active pin 110a and the second active pin 110b are group III-V compound semiconductors. For example, at least one of aluminum (Al), gallium (Ga), and indium (In) A ternary compound, a ternary compound or a siliceous compound formed by bonding one of phosphorus (P), arsenic (As) and antimony (Sb) as a Group V element. A method of forming the first active pin 110a and the second active pin 110b will be described in more detail with reference to FIGS. 13A to 21B.

한편, 활성 핀(110a, 110b)을 구성하는 상부 활성 핀(114a, 114b)은 하부 활성 핀(112a, 112b)으로부터 에피막 성장을 통해 게이트 구조물 양 측면 외곽 부분에 형성될 수 있다. 이와 같이 활성 핀(110a, 110b)이 에피막의 상부 활성 핀(114a, 114b)을 포함할 때, 상부 활성 핀(114a, 114b)은 요구되는 트랜지스터의 채널형에 따라, 압축 스트레스 물질 또는 인장 스트레스 물질을 포함할 수 있다. 예컨대, p형 트랜지스터가 형성되는 경우에, 상부 활성 핀(114a, 114b)은 압축 스트레스 물질을 포함할 수 있다. 구체적으로, 하부 활성 핀(112a, 112b)이 실리콘으로 형성된 경우, 상부 활성 핀(114a, 114b)은 압축 스트레스 물질로서, 실리콘에 비해서 격자상수가 큰 물질, 예컨대, 실리콘저마늄(SiGe)으로 형성될 수 있다. 또한, n형 트랜지스터가 형성되는 경우에, 상부 활성 핀(114a, 114b)은 인장 스트레스 물질을 포함할 수 있다. 구체적으로 하부 활성 핀(112a, 112b)이 실리콘으로 형성된 경우, 상부 활성 핀(114a, 114b)은 인장 스트레스 물질로서 실리콘이거나 또는 실리콘보다 격자 상수가 작은 물질, 예컨대. 실리콘카바이드(SiC)로 형성될 수 있다.On the other hand, the upper active pins 114a and 114b constituting the active pins 110a and 110b may be formed on both outer side portions of the gate structure through epitaxial growth from the lower active pins 112a and 112b. As such, when the active pins 110a and 110b include the upper active pins 114a and 114b of the epilayer, the upper active pins 114a and 114b may be formed of a compressive stress material or a tensile stress material . ≪ / RTI > For example, when a p-type transistor is formed, the upper active pin 114a, 114b may comprise a compressive stress material. More specifically, when the lower active pins 112a and 112b are formed of silicon, the upper active pins 114a and 114b are formed of a material having a larger lattice constant than that of silicon, for example, silicon germanium (SiGe) . In addition, when the n-type transistor is formed, the upper active pin 114a, 114b may include a tensile stress material. Specifically, when the lower active pins 112a and 112b are formed of silicon, the upper active pins 114a and 114b may be silicon as a tensile stress material or a material having a smaller lattice constant than silicon, for example, Silicon carbide (SiC).

한편, 이하의 설명에서, 제1 및 제2로 명확하게 구별하지 않는 경우에, 참조 번호에 'a'가 붙은 것은 제1 영역(A)에 형성되는 구조물을 의미하고, 참조 번호에 'b'가 붙은 것은 제2 영역(B)에 형성되는 구조물을 의미할 수 있다.In the following description, in the case where the first and second areas are not clearly distinguished from each other, reference numeral "a" indicates a structure formed in the first area A, reference numeral "b" May be a structure formed in the second region B.

본 실시예의 반도체 소자(100)에서, 제1 영역(A)에는 3개 이상의 제1 활성 핀들(110a)이 배치되고, 제2 영역(B)에는 2개의 제2 활성 핀(110b)이 배치될 수 있다. 또한, 제1 활성 핀(110a)은 제1 센터 라인(CL1)에 대하여 대칭인 구조를 가지며, 제2 활성 핀(110b)은 제2 센터 라인(CL2)에 대하여 비대칭인 구조를 가질 수 있다. 이와 같이 각 영역에 따라 다른 개수 및 다른 구조를 갖는 활성 핀들을 배치함으로써, 반도체 소자(100)의 신뢰성 및 동작 성능을 향상시킬 수 있다. 예컨대, 제1 영역(A)에서 동일한 구조의 제1 활성 핀(110a)이 다수 개 배치되고 또한 제1 활성 핀(110a)이 대칭 구조를 가짐으로써, 그 상부로 게이트 구조물이 형성될 때 균일한 특성을 갖는 트랜지스터들이 구현될 수 있다. 또한, 제2 영역(B)에서, 제2 활성 핀(110b)이 2개 배치되고, 제2 활성 핀(110b) 각각이 비대칭 구조를 가지되 외곽 부분이 비교적 완만한 경사를 가짐으로써, 그 상부로 게이트 구조물이 형성될 때 에지 부분에서의 불량이 감소하여 동작 성능이 향상된 트랜지스터가 구현될 수 있다. 따라서, 제1 영역(A)과 제2 영역(B)에 다른 개수 및 다른 구조로 제1 활성 핀들(110a)과 제2 활성 핀들(110b)이 형성됨으로써, 전체 반도체 소자(100)의 신뢰성 및 동작 성능이 향상될 수 있다.In the semiconductor device 100 of the present embodiment, three or more first active pins 110a are arranged in the first region A and two second active pins 110b are arranged in the second region B . The first active pin 110a may have a symmetrical structure with respect to the first center line CL1 and the second active pin 110b may have an asymmetric structure with respect to the second center line CL2. By disposing the active pins having different numbers and different structures according to the respective regions as described above, the reliability and operation performance of the semiconductor device 100 can be improved. For example, when a plurality of first active pins 110a having the same structure are arranged in the first region A and a first active pin 110a has a symmetrical structure, a uniform structure Transistors having characteristics can be realized. In addition, in the second region B, two second active pins 110b are arranged, each of the second active pins 110b has an asymmetric structure, and the outer portion has a relatively gentle slope, The defects in the edge portions are reduced when the gate structure is formed, so that a transistor having improved operational performance can be realized. Therefore, the first active pins 110a and the second active pins 110b are formed in different numbers and different structures in the first and second regions A and B, The operation performance can be improved.

참고로, 제1 영역(A) 및 제2 영역(B)은 상호 연결되어 있는 영역일 수도 있고 서로 이격된 영역일 수도 있다. 일부 실시예들에서, 제1 영역(A) 및 제2 영역(B)은 동일한 기능을 수행하는 영역일 수 있다. 다른 일부 실시예들에서, 제1 영역(A) 및 제2 영역(B)은 서로 다른 기능을 수행하는 영역일 수 있다. 예컨대, 제1 영역(A)은 로직 영역을 구성하는 일부이고, 제2 영역(B)은 상기 로직 영역을 구성하는 다른 일부일 수 있다. 또한 다른 일부 실시예들에서, 제1 영역(A)은 메모리 영역 및 비메모리 영역 중 어느 하나의 영역이고, 제2 영역(B)은 상기 메모리 영역 및 비메모리 영역 중 다른 하나의 영역일 수 있다. 여기서, 상기 메모리 영역은 SRAM 영역, DRAM 영역, MRAM 영역, RRAM 영역, PRAM 영역 등을 포함하고, 상기 비메모리 영역은 로직 영역을 포함할 수 있다.
For reference, the first region A and the second region B may be interconnected regions or may be spaced apart from each other. In some embodiments, the first area A and the second area B may be areas that perform the same function. In some other embodiments, the first area A and the second area B may be areas that perform different functions. For example, the first area A may be a part constituting a logic area, and the second area B may be another part constituting the logic area. Also, in some other embodiments, the first area A may be a memory area and the non-memory area, and the second area B may be another one of the memory area and the non-memory area . Here, the memory region includes an SRAM region, a DRAM region, an MRAM region, an RRAM region, a PRAM region, and the like, and the non-memory region may include a logic region.

도 3a 및 도 3b는 도 2의 반도체 소자에서 M1과 M2 부분을 확대하여 보여주는 확대도들로서, 도 3a는 M1 부분을 확대하여 보여주는 확대도이고, 도 3b는 M2 부분을 확대하여 보여주는 확대도이다.3A and 3B are enlarged views showing M1 and M2 portions of the semiconductor device of FIG. 2. FIG. 3A is an enlarged view showing an M1 portion, and FIG. 3B is an enlarged view showing an M2 portion.

도 3a를 참조하면, 제1 영역(A)의 제1 활성 핀(110a)은 제1 소자 분리막(120a)에 의해 양 측면이 둘러싸인 제1 하부 활성 핀(112a)과 제1 소자 분리막(120a)으로부터 돌출된 제1 상부 활성 핀(114a)을 포함할 수 있다. 제1 활성 핀(110a)은 제1 상부 활성 핀(114a)의 좌측면(Sl1)과 우측면(Sr1)의 제1 소자 분리막(120a)으로부터의 돌출 지점을 비교하여 대칭 여부를 판단할 수 있다.3A, the first active pin 110a of the first region A is electrically connected to the first lower active pin 112a and the first device isolation film 120a surrounded by the first device isolation film 120a, And a first upper active pin 114a protruding from the first upper active pin 114a. The first active pin 110a can determine whether or not the first active pin 110a is symmetrical by comparing the left side surface Sl1 of the first upper active pin 114a with the protruding point of the right side surface Sr1 from the first device isolation film 120a.

예컨대, 제1 상부 활성 핀(114a)의 좌측면(Sl1)과 우측면(Sr1)은 모두 제1 소자 분리막(120a)으로부터 돌출되되, 좌측면(Sl1)은 제1 소자 분리막(120a)으로부터 제1 지점(Hl1)으로부터 돌출되고, 우측면(Sr1)은 제1 소자 분리막(120a)으로부터 제2 지점(Hr1)으로부터 돌출될 수 있다. 또한, 도시된 바와 같이 제1 지점(Hl1)과 제2 지점(Hr1)의 높이는 실질적으로 동일할 수 있다. 따라서, 제1 활성 핀(110a)은 대칭 구조를 갖는 것으로 판단될 수 있다.For example, both the left side surface Sl1 and the right side surface Sr1 of the first upper active pin 114a protrude from the first device isolation film 120a while the left side surface Sl1 extends from the first device isolation film 120a to the first And the right side surface Sr1 may protrude from the second point Hr1 from the first element isolation film 120a. Also, as shown, the heights of the first point Hl1 and the second point Hr1 may be substantially the same. Therefore, the first active pin 110a can be judged to have a symmetrical structure.

제1 활성 핀(110a)이 대칭 구조를 갖는 기본적인 이유는 제1 하부 활성 핀(112a)의 양 측면을 둘러싸는 제1 소자 분리막(120a)의 구조가 실질적으로 동일하기 때문이다. 이와 같이, 제1 소자 분리막(120a)의 구조, 특히 제1 소자 분리막(120a)의 상면 프로파일이 제1 하부 활성 핀(112a)의 양 측면에서 실질적으로 동일하기 때문에, 제1 하부 활성 핀(112a)으로부터 제3 방향(z 방향)으로 연장하여 형성된 제1 상부 활성 핀(114a)의 좌측면(Sl1)과 우측면(Sr1)의 돌출 지점은 실질적으로 동일할 수 있다.The reason why the first active pin 110a has a symmetrical structure is that the structure of the first device isolation film 120a surrounding both sides of the first bottom active pin 112a is substantially the same. Since the structure of the first element isolation film 120a, in particular, the top surface profile of the first element isolation film 120a is substantially the same on both sides of the first lower active pin 112a, the first lower active pin 112a The projecting points of the left side surface Sl1 and the right side surface Sr1 of the first upper active pin 114a formed extending in the third direction (z direction) from the first upper active pin 114a may be substantially the same.

덧붙여, 제1 상부 활성 핀(114a)의 좌측면(Sl1)과 우측면(Sr1)의 돌출 지점이 동일하게 측정된 경우에도, 대칭의 정확도를 더욱 높이기 위해 제1 센터 라인(CL1)을 기준으로 각각의 돌출 지점까지의 거리를 비교할 수 있다. 즉, 제1 상부 활성 핀(114a)의 좌측면(Sl1)과 우측면(Sr1)의 돌출 지점이 동일하고 제1 센터 라인(CL1)으로부터 각각의 돌출 지점까지의 거리가 동일한 경우를 대칭으로 판단하고, 제1 상부 활성 핀(114a)의 좌측면(Sl1)과 우측면(Sr1)의 돌출 지점은 동일하나 제1 센터 라인(CL1)으로부터 각각의 돌출 지점까지의 거리가 다른 경우에는 비대칭으로 판단할 수 있다.
In addition, even when the protruding points of the left side surface Sl1 and the right side surface Sr1 of the first upper active pin 114a are measured in the same manner, it is also possible to increase the accuracy of the symmetry with respect to the first center line CL1 The distance to the protruding point of the protrusion can be compared. That is, when the projected points of the left side surface Sl1 and the right side surface Sr1 of the first upper active pin 114a are the same and the distances from the first center line CL1 to the respective projected points are the same, The protruding points of the left side surface Sl1 and the right side surface Sr1 of the first upper active pin 114a are the same but the distances from the first center line CL1 to the respective protruding points are different, have.

도 3b를 참조하면, 제2 영역(B)의 제2 활성 핀(110b)은 제2 소자 분리막(120b1, 120b2)에 의해 양 측면이 둘러싸인 제2 하부 활성 핀(112b)과 제2 소자 분리막(120b1, 120b2)으로부터 돌출된 제2 상부 활성 핀(114b)을 포함할 수 있다. 제2 활성 핀(110b) 역시 제2 상부 활성 핀(114b)의 좌측면(Sl2)과 우측면(Sr2)의 제2 소자 분리막(120b1, 120b2)으로부터의 돌출 지점을 비교하여 대칭 여부를 판단할 수 있다.Referring to FIG. 3B, the second active pin 110b of the second region B is electrically connected to the second lower active pin 112b surrounded by both sides by the second device isolation films 120b1 and 120b2, 120b2, 120b1, 120b2, respectively. The second active pin 110b may also be checked for symmetry by comparing the protruding points of the left side face Sl2 of the second upper active pin 114b and the right side face Sr2 from the second element isolation films 120b1 and 120b2 have.

제2 활성 핀(110b)의 구조를 구체적으로 설명하면, 제2 하부 활성 핀(112b)의 좌측면이 외곽 제2 소자 분리막(120b2)에 의해 둘러싸이고, 제2 하부 활성 핀(112b)의 우측면은 중심 제2 소자 분리막(120b1)에 의해 둘러싸일 수 있다. 또한, 제2 상부 활성 핀(114b)의 좌측면(Sl2)은 외곽 제2 소자 분리막(120b2)으로부터 제3 지점(Hl2)으로부터 돌출되고, 우측면(Sr2)은 중심 제2 소자 분리막(120b1)으로부터 제4 지점(Hr2)으로부터 돌출될 수 있다. 도시된 바와 같이 제3 지점(Hl2)과 제4 지점(Hr3)의 높이는 서로 다를 수 있다. 즉, 제3 지점(Hl2)이 제4 지점(Hr2)보다 △H 만큼 높을 수 있다. 따라서, 제2 활성 핀(110b)은 비대칭 구조를 갖는 것으로 판단될 수 있다.The left side of the second lower active pin 112b is surrounded by the outer second element isolation film 120b2 and the right side of the second lower active pin 112b May be surrounded by the center second element isolation film 120b1. The left side face Sl2 of the second upper active pin 114b protrudes from the third point Hl2 from the outer second element isolation film 120b2 and the right side face Sr2 protrudes from the center second element isolation film 120b1 And may protrude from the fourth point Hr2. As shown, the heights of the third point Hl2 and the fourth point Hr3 may be different from each other. That is, the third point Hl2 may be higher by? H than the fourth point Hr2. Therefore, the second active pin 110b can be judged to have an asymmetric structure.

제2 활성 핀(110b)이 비대칭 구조를 갖는 이유는 제2 하부 활성 핀(112b)의 양 측면을 둘러싸는 제2 소자 분리막(120b1, 120b2)의 구조가 다르기 때문이다. 즉, 제2 하부 활성 핀(112b)의 좌측의 외곽 제2 소자 분리막(120b2)과 우측의 중앙 제2 소자 분리막(120b1)의 상면 프로파일이 서로 다르다. 따라서, 제2 하부 활성 핀(112b)으로부터 제3 방향(z 방향)으로 연장하여 형성된 제2 상부 활성 핀(114b)의 좌측면(Sl2)과 우측면(Sr2)의 돌출 지점이 서로 다를 수 있다.The reason why the second active pin 110b has an asymmetric structure is that the structure of the second device isolation films 120b1 and 120b2 surrounding both sides of the second bottom active pin 112b is different. That is, the top surface profiles of the left outer second isolation film 120b2 and the right middle second isolation film 120b1 of the second bottom active pin 112b are different from each other. Therefore, the projecting points of the left side surface Sl2 and the right side surface Sr2 of the second upper active pin 114b extending from the second lower active pin 112b in the third direction (z direction) may be different from each other.

덧붙여, 제2 상부 활성 핀(114b)의 좌측면(Sl2)과 우측면(Sr2)의 돌출 지점이 다른 경우에는 이미 비대칭인 것으로 판단되므로, 도 3a에서 설명한 센터 라인으로부터 돌출 지점까지의 거리에 대한 비교는 고려할 필요가 없다. In addition, when the left side surface Sl2 of the second upper active pin 114b is different from the protruding point of the right side surface Sr2, it is already determined that the asymmetry is present. Therefore, the comparison of the distance from the center line to the protruding point Need not be considered.

제1 소자 분리막(120a), 중앙 제2 소자 분리막(120b1), 및 외곽 제2 소자 분리막(120b2)의 좀더 구체적인 구조에 대해서는 도 6a 및 도 6b에서 좀더 상세히 설명한다.
More specific structures of the first element isolation film 120a, the central second element isolation film 120b1, and the outer second element isolation film 120b2 will be described in more detail with reference to FIGS. 6A and 6B.

도 4a 및 도 4b는 도 2의 반도체 소자에서 M1과 M2 부분을 확대하여 보여주는 확대도들이고, 도 4c는 평균 기울기의 개념을 설명하기 위한 개념도이다.FIGS. 4A and 4B are enlarged views showing portions M1 and M2 of the semiconductor device of FIG. 2, and FIG. 4C is a conceptual diagram illustrating a concept of an average slope.

도 4a를 참조하면, 전술한 바와 같이 제1 영역(A)의 제1 활성 핀(110a)은 제1 하부 활성 핀(112a)과 제1 상부 활성 핀(114a)을 포함할 수 있다. 제1 활성 핀(110a)의 대칭 여부는 제1 하부 활성 핀(112a)과 제1 상부 활성 핀(114a)이 연결되는 연결부(CA)가 반도체 기판(도 2의 101)의 상면(도 2의 Fs)에 대해 갖는 평균 기울기를 비교하여 판단할 수 있다. 즉, 제1 상부 활성 핀(114a)의 좌측면(Sl1)과 우측면(Sr1)의 각각의 연결부(CA)가 반도체 기판의 상면에 대해 갖는 평균 기울기를 서로 비교하여 대칭 여부를 판단할 수 있다.Referring to FIG. 4A, the first active pin 110a of the first region A may include a first lower active pin 112a and a first upper active pin 114a, as described above. The symmetry of the first active pin 110a is determined by the fact that a connecting portion CA connecting the first lower active pin 112a and the first upper active pin 114a is formed on the upper surface of the semiconductor substrate 101 Fs) of each of the first and second images. That is, the average slopes of the connection portions CA of the left side surface Sl1 and the right side surface Sr1 of the first upper active pin 114a with respect to the upper surface of the semiconductor substrate are compared with each other to determine whether or not they are symmetrical.

참고로, 평균 기울기는 도 4c에 예시된 바와 같이 제1 상부 활성 핀(114a)이 소자 분리막(120a)에서 처음 노출된 하부점(P1)과 제1 상부 활성 핀(114a)의 측면이 직선에서 곡선으로 변화는 상부점(P2)을 잇는 선분과 반도체 기판의 상면이 이루는 각도(θ)로 정의될 수 있다. 여기서, 점선의 직선들은 반도체 기판의 상면에 평행하므로 평균 기울기를 측정하는 데 있어서, 반도체 기판의 상면과 동일한 기준이 될 수 있다. 덧붙여, 제1 하부 활성 핀(112a)의 양 측면은 반도체 기판의 상면에 대해서 기준 각도(θ1)를 가질 수 있고, 기준 각도(θ1)는 하기에 설명되는 연결부(CA)의 평균 기울기들보다 클 수 있다.4A. As illustrated in FIG. 4C, the average slope is set such that the side of the lower point Pl and the first upper active pin 114a where the first upper active pin 114a is first exposed in the element isolation film 120a is a straight line The change to the curve can be defined as the angle? Between the line segment connecting the upper point P2 and the upper surface of the semiconductor substrate. Here, since the straight lines of the dotted line are parallel to the top surface of the semiconductor substrate, the measurement of the average tilt can be the same reference as the top surface of the semiconductor substrate. In addition, both side surfaces of the first lower active pin 112a may have a reference angle? 1 with respect to the upper surface of the semiconductor substrate, and the reference angle? 1 is larger than the average slopes of the connecting portions CA .

연결부(CA)의 평균 기울기의 개념을 가지고 제1 활성 핀(110a)에 대한 대칭 여부를 구체적으로 판단하면, 제1 상부 활성 핀(114a)의 좌측면(Sl1)의 연결부(CA)의 평균 기울기는 제1 각도(θl1)를 가질 수 있다. 또한, 제1 상부 활성 핀(114a)의 우측면(Sr1)의 연결부(CA)의 평균 기울기는 제2 각도(θr1)를 가질 수 있다. 도시된 바와 같이, 제1 각도(θl1)와 제2 각도(θr1)는 실질적으로 동일할 수 있다. 따라서, 제1 활성 핀(110a)은 대칭 구조를 갖는 것으로 판단될 수 있다.The average slope of the connecting portion CA of the left side face Sl1 of the first upper active pin 114a can be determined by determining whether the first active pin 110a is symmetric with the concept of the average slope of the connecting portion CA, Lt; RTI ID = 0.0 > 11. ≪ / RTI > The average slope of the connecting portion CA of the right side surface Sr1 of the first upper active pin 114a may have a second angle? R1. As shown, the first angle [theta] 11 and the second angle [theta] r1 may be substantially the same. Therefore, the first active pin 110a can be judged to have a symmetrical structure.

연결부(CA)의 평균 기울기의 개념에 기초하여, 제1 활성 핀(110a)이 대칭 구조를 갖는 이유는 다음과 같이 설명될 수 있다. 먼저, 앞서 도 3a 및 도 3b를 참조하여, 제1 상부 활성 핀(114a)의 돌출 지점을 기준으로 대칭 여부를 판단한 데에서 설명한 바와 같이, 제1 소자 분리막(120a)의 구조, 특히 제1 소자 분리막(120a)의 상면 프로파일이 제1 활성 핀(110a)의 양 측면에서 실질적으로 동일하고, 따라서, 제1 상부 활성 핀(114a)이 소자 분리막(120a)에서 처음 노출된 하부점(P1)의 위치가 좌측면(Sl1)과 우측면(Sr1)에서 동일할 가능성이 매우 크다. The reason why the first active pin 110a has a symmetrical structure based on the concept of the average slope of the connection portion CA can be explained as follows. 3A and 3B, the structure of the first device isolation layer 120a, particularly the structure of the first device isolation layer 120a, as described in relation to the determination of the symmetry with reference to the protruding point of the first upper active pin 114a, The upper surface profile of the separation membrane 120a is substantially the same on both sides of the first active pin 110a so that the first upper active pin 114a is positioned on the lower end point P1 It is very likely that the position is the same on the left side surface Sl1 and the right side surface Sr1.

다음, 제1 소자 분리막(120a)의 상면 프로파일이 제1 활성 핀(110a)의 양 측면에서 실질적으로 동일하게 형성되므로, 리세스 공정(도 20a 및 도 220b 설명 부분 참조) 전의 제1 활성 핀(110a)의 구조가 제1 센터 라인(CL1)에 대해 대칭인 경우, 리세스 공정을 통해 제1 상부 활성 핀(114a)을 돌출시키는 과정에서 제1 상부 활성 핀(114a)의 좌측면(Sl1)과 우측면(Sr1)의 프로파일이 역시 동일하게 형성될 가능성이 크다. 따라서, 제1 상부 활성 핀(114a)의 상부점(P2)의 위치 역시 좌측면(Sl1)과 우측면(Sr1)에서 동일할 가능성이 매우 크다. Next, since the top surface profile of the first device isolation film 120a is formed to be substantially the same on both sides of the first active pin 110a, the first active pin (see FIG. 20A and FIG. 220B) When the structure of the first upper active pin 114a is symmetrical with respect to the first center line CL1 in the process of protruding the first upper active pin 114a through the recess process, And the profile of the right side surface Sr1 are formed likewise. Therefore, the position of the upper point P2 of the first upper active pin 114a is also very likely to be the same on the left side face Sl1 and the right side face Sr1.

결과적으로 제1 상부 활성 핀(114a)의 좌측면(Sl1)의 하부점(P1)과 상부점(P2)의 위치는 우측면(Sr1)의 하부점(P1)과 상부점(P2)의 위치와 각각 동일하고, 그에 따라, 좌측면(Sl1)과 우측면(Sr1)의 연결부(CA)의 평균 기울기는 동일할 수 있다. 따라서, 제1 활성 핀(110a)은 대칭 구조를 갖는 것으로 판단될 수 있다.The positions of the lower point P1 and the upper point P2 of the left side face Sl1 of the first upper active pin 114a are shifted from the positions of the lower point P1 and the upper point P2 of the right side surface Sr1 The average slopes of the connecting portions CA of the left side surface Sl1 and the right side surface Sr1 may be the same. Therefore, the first active pin 110a can be judged to have a symmetrical structure.

덧붙여, 도 3a에서 설명한 바와 같이, 제1 상부 활성 핀(114a)의 좌측면(Sl1)과 우측면(Sr1)의 연결부(CA)의 평균 기울기가 동일한 경우에도, 대칭의 정확도를 높이기 위해, 제1 센터 라인(CL1)부터 각각의 하부점(P1) 또는 상부점(P2)까지의 거리를 더 비교할 수 있다.
3A, even when the average slopes of the connecting portions CA between the left side face Sl1 of the first upper active pin 114a and the right side face Sr1 are the same, in order to improve the accuracy of the symmetry, The distance from the center line CL1 to each lower point P1 or the upper point P2 can be further compared.

도 4b를 참조하면, 전술한 바와 같이 제2 영역(B)의 제2 활성 핀(110b) 역시 제2 하부 활성 핀(112b)과 제2 상부 활성 핀(114b)을 포함할 수 있다. 제2 활성 핀(110b)의 대칭 여부를 전술한 연결부(CA)의 평균 기울기를 가지고 판단하면 다음과 같다. Referring to FIG. 4B, as described above, the second active pin 110b of the second region B may also include a second lower active pin 112b and a second upper active pin 114b. If it is determined that the second active pin 110b is symmetric with the average slope of the connecting portion CA,

제2 상부 활성 핀(114b)의 좌측면(Sl2)의 연결부(CA)의 평균 기울기는 제3 각도(θl2)를 가질 수 있다. 또한, 제2 상부 활성 핀(114b)의 우측면(Sr2)의 연결부(CA)의 평균 기울기는 제4 각도(θr2)를 가질 수 있다. 도시된 바와 같이, 제3 각도(θl2)와 제4 각도(θr2)는 다를 수 있다. 즉, 제3 각도(θl2)가 제4 각도(θr2)보다 작을 수 있다. 따라서, 제2 활성 핀(110b)은 비대칭 구조를 갖는 것으로 판단될 수 있다. The average slope of the connecting portion CA of the left side surface Sl2 of the second upper active pin 114b may have a third angle? The average slope of the connecting portion CA of the right side surface Sr2 of the second upper active pin 114b may have a fourth angle? R2. As shown, the third angle [theta] 12 and the fourth angle [theta] r2 may be different. That is, the third angle? 12 may be smaller than the fourth angle? R2. Therefore, the second active pin 110b can be judged to have an asymmetric structure.

연결부(CA)의 평균 기울기의 개념에 기초하여, 제2 활성 핀(110b)이 비대칭 구조를 갖는 이유는 다음과 같이 해석될 수 있다. 먼저, 앞서 제2 상부 활성 핀(114b)의 돌출 지점을 기준으로 대칭 여부를 판단한 데에서 설명한 바와 같이, 제2 소자 분리막(120b1. 120b2)의 구조, 즉 외곽 제2 소자 분리막(120b2)과 중앙 제2 소자 분리막(120b1)의 상면 프로파일이 서로 다르기 때문에, 제2 상부 활성 핀(114b)의 좌측면(Sl2)과 우측면(Sr2)의 돌출 지점이 서로 다를 수 있다. 예컨대, 제2 상부 활성 핀(114b)의 좌측면(Sl2)의 하부점(P1)이 제2 상부 활성 핀(114b)의 우측면(Sr2)의 하부점(P1)보다 높을 수 있다.The reason why the second active pin 110b has an asymmetric structure can be interpreted as follows based on the concept of the average slope of the connection portion CA. The structure of the second device isolation layer 120b1 120b2, that is, the outer second device isolation layer 120b2 and the center of the second device isolation layer 120b2, Since the top surface profiles of the second device isolation film 120b1 are different from each other, the projecting points of the left side surface Sl2 and the right side surface Sr2 of the second upper active pin 114b may be different from each other. For example, the lower point P1 of the left side surface Sl2 of the second upper active pin 114b may be higher than the lower point P1 of the right side surface Sr2 of the second upper active pin 114b.

다음, 리세스 공정 전의 제2 활성 핀(110b)의 구조가 제2 센터 라인(CL2)에 대해 대칭이라고 가정하면, 리세스 공정을 통해 제2 상부 활성 핀(114b)을 돌출시키는 과정에서 제2 상부 활성 핀(114b)의 좌측면(Sl2)과 우측면(Sr2)의 프로파일이 역시 유사하게 형성될 수 있고, 그에 따라, 제2 상부 활성 핀(114b)의 상부점(P2)의 위치는 좌측면(Sl2)과 우측면(Sr2)에서 유사할 수 있다. 따라서, 하부점(P1)의 위치가 상대적으로 높은 좌측면(Sl2)의 연결부(CA)의 평균 기울기가 우측면(Sr2)의 연결부(CA)의 평균 기울기보다 작을 수 있다. Next, assuming that the structure of the second active pin 110b before the recessing process is symmetrical with respect to the second center line CL2, in the process of protruding the second upper active pin 114b through the recessing process, The profile of the left side face Sl2 and the right side face Sr2 of the upper active pin 114b may be similarly formed so that the position of the upper point P2 of the second upper active pin 114b is located on the left side (Sl2) and the right side (Sr2). Therefore, the average inclination of the connecting portion CA of the left side face Sl2 where the lower point P1 is relatively higher may be smaller than the average inclination of the connecting portion CA of the right side face Sr2.

덧붙여, 도 6a 및 도 6b에서 볼 수 있듯이 외곽 제2 소자 분리막(120b2)의 폭이 중앙 제2 소자 분리막(120b1)보다 크므로, 제2 상부 활성 핀(114b)의 좌측면(Sl2)이 우측면(Sr2)보다 식각이 더 잘 될 수 있고, 그에 따라, 좌측면(Sl2)의 상부점(P2)의 위치가 우측면(Sr2)의 상부점(P2)의 위치보다 낮을 수 있다. 결과적으로, 제2 상부 활성 핀(114b)의 좌측면(Sl2)의 연결부(CA)의 평균 기울기는 우측면(Sr2)의 연결부(CA)의 평균 기울기보다 더욱 작아질 수 있다. 6A and 6B, since the width of the outer second element isolation film 120b2 is larger than that of the central second element isolation film 120b1, the left side face Sl2 of the second upper active pin 114b is located on the right side face The position of the upper point P2 of the left surface Sl2 may be lower than the position of the upper point P2 of the right surface Sr2. As a result, the average slope of the connecting portion CA of the left side surface Sl2 of the second upper active pin 114b may be smaller than the average slope of the connecting portion CA of the right side surface Sr2.

참고로, 제2 하부 활성 핀(112b)의 양 측면은 반도체 기판의 상면에 대해서 기준 각도(θ1)를 가질 수 있고, 기준 각도(θ1)는 연결부(CA)의 평균 기울기들보다 클 수 있다. 또한, 제2 하부 활성 핀(112b)의 기준 각도(θ1)는 제1 하부 활성 핀(112a)의 기준 각도(θ1)와 실질적으로 동일할 수 있다.For reference, both side surfaces of the second lower active pin 112b may have a reference angle? 1 with respect to the upper surface of the semiconductor substrate, and the reference angle? 1 may be larger than the average slopes of the connecting portion CA. The reference angle? 1 of the second lower active pin 112b may be substantially the same as the reference angle? 1 of the first lower active pin 112a.

한편, 제2 상부 활성 핀(114b)의 좌측면(Sl2)과 우측면(Sr2)의 연결부(CA)의 평균 기울기가 다른 경우에는 이미 비대칭으로 결정되므로, 센터 라인으로부터 하부점(P1)이나 상부점(P2)까지의 거리에 대한 비교는 고려할 필요가 없다.
On the other hand, when the average slope of the connecting portion CA between the left side surface Sl2 of the second upper active pin 114b and the right side surface Sr2 is different, Lt; RTI ID = 0.0 > P2. ≪ / RTI >

도 5a 및 도 5b는 도 2의 반도체 소자에서 M1과 M2 부분을 확대하여 보여주는 확대도들이고, 도 5c는 평균 곡률의 개념을 설명하기 위한 개념도이다.FIGS. 5A and 5B are enlarged views showing portions M1 and M2 of the semiconductor device of FIG. 2, and FIG. 5C is a conceptual diagram illustrating a concept of an average curvature.

도 5a를 참조하면, 제1 활성 핀(110a)의 대칭 여부는 제1 하부 활성 핀(112a)과 제1 상부 활성 핀(114a)이 연결되는 연결부(CA)의 평균 곡률 또는 평균 곡률 반경을 비교하여 판단할 수 있다. 즉, 제1 상부 활성 핀(114a)의 좌측면(Sl1)과 우측면(Sr1)의 각각의 연결부(CA)의 평균 곡률 또는 평균 곡률 반경을 서로 비교하여 대칭 여부를 판단할 수 있다. 여기서, 곡률과 곡률 반경은 역수의 관계로서, 곡률이 크면 곡률 반경은 작고, 곡률이 작으면 곡률 반경은 크다. 예컨대, 직선의 경우 곡률은 0이고 곡률 반경은 무한대이다.5A, the symmetry of the first active pin 110a may be determined by comparing the average curvature or the average radius of curvature of the connection portion CA to which the first lower active pin 112a and the first upper active pin 114a are connected . That is, the average curvature or the average curvature radius of the connecting portions CA of the left side surface Sl1 and the right side surface Sr1 of the first upper active pin 114a are compared with each other to determine whether or not the symmetry is present. Here, the radius of curvature and radius of curvature are inversely related. When the radius of curvature is large, the radius of curvature is small. When the radius of curvature is small, the radius of curvature is large. For example, in the case of a straight line, the curvature is zero and the radius of curvature is infinite.

연결부(CA)의 평균 곡률의 개념을 가지고 제1 활성 핀(110a)에 대한 대칭 여부를 구체적으로 판단하면, 제1 상부 활성 핀(114a)의 좌측면(Sl1)의 연결부(CA)의 평균 곡률은 제1 곡률(Cl1)을 가질 수 있다. 또한, 제1 상부 활성 핀(114a)의 우측면(Sr1)의 연결부(CA)의 평균 곡률은 제2 곡률(Cr1)을 가질 수 있다. 도시된 바와 같이, 제1 곡률(Cl1)과 제2 곡률(Cr1)은 실질적으로 동일할 수 있다. 따라서, 제1 활성 핀(110a)은 대칭 구조를 갖는 것으로 판단될 수 있다.The average curvature of the connecting portion CA of the left side surface Sl1 of the first upper active pin 114a can be determined by determining concretely whether the first active pin 110a is symmetric with the concept of the average curvature of the connecting portion CA, May have a first curvature Cl1. The average curvature of the connection portion CA of the right side surface Sr1 of the first upper active pin 114a may have a second curvature Cr1. As shown, the first curvature Cl1 and the second curvature Cr1 may be substantially the same. Therefore, the first active pin 110a can be judged to have a symmetrical structure.

한편, 제1 상부 활성 핀(114a)의 좌측면(Sl1)과 우측면(Sr1)의 연결부(CA)를 하나의 곡률로 정의하기는 힘들 수 있다. 다시 말해서, 제1 상부 활성 핀(114a)의 좌측면(Sl1)과 우측면(Sr1)의 연결부(CA)는 곡선의 형태를 가지지만 하나의 곡률이 아닌 다양한 곡률을 갖는 곡선들의 합으로서 이루어질 수 있다. 따라서, 평균 기울기와 유사하게 평균 곡률의 개념이 도입될 수 있다. On the other hand, it may be difficult to define the coupling portion CA between the left side Sl1 and the right side Sr1 of the first upper active pin 114a as one curvature. In other words, the connecting portion CA between the left side surface Sl1 and the right side surface Sr1 of the first upper active pin 114a may be formed as a sum of curves having a curved shape but not a single curvature and various curvatures . Therefore, the concept of mean curvature can be introduced similar to the mean slope.

평균 곡률의 개념에 대하여, 구체적으로 설명하면, 도 5c에 예시된 바와 같이, 평균 기울기에서 설명한 하부점(P1)과 상부점(P2)을 호의 양 끝점으로 가정하고, 하부점(P1)과 상부점(P2)을 잇는 선분의 중심에 대응하는 연결부(CA) 상의 한점을 호 중심점(Ca)으로 선택하여, 하부점(P1), 상부점(P2), 및 호 중심점(Ca)에서 동일 거리에 있는 중심점(C0)을 잡게 되면, 평균 곡률이 정의될 수 있다. 즉, 중심점(C0)으로부터 하부점(P1), 상부점(P2), 및 호 중심점(Ca)까지의 거리가 평균 곡률의 반경이 되고, 그 역수가 평균 곡률이 될 수 있다.5C, it is assumed that the lower point P1 and the upper point P2 described in the mean slope are the both end points of the arc, and the lower point P1 and the upper point P2 One point on the connecting portion CA corresponding to the center of the line segment connecting the point P2 is selected as the call center point Ca and the same point is selected at the lower point P1, the upper point P2 and the arc center point Ca at the same distance When the center point C0 is held, the average curvature can be defined. That is, the distance from the center point C0 to the lower point P1, the upper point P2, and the arc center point Ca is the radius of the average curvature, and the inverse thereof can be the average curvature.

연결부(CA)의 평균 곡률의 개념에 기초하여, 제1 활성 핀(110a)이 대칭 구조를 갖는 이유는 전술한 평균 기울기에서 설명한 이유와 유사할 수 있다. 즉, 평균 기울기에서 설명한 하부점(P1)과 상부점(P2)이 측정되면, 호 중심점(Ca)은 용이하게 결정될 수 있다. 또한, 제1 상부 활성 핀(114a)의 좌측면(Sl1)과 우측면(Sr1)의 연결부(CA)의 하부점(P1)과 상부점(P2)이 동일한 경우, 좌측면(Sl1)과 우측면(Sr1)의 연결부(CA)의 형상도 거의 유사할 가능성이 크다. 그에 따라, 평균 곡률도 유사할 수 있다. 이러한 이유로, 연결부(CA)의 평균 곡률의 개념에 기초하여, 제1 활성 핀(110a)이 대칭 구조를 갖는 이유는 전술한 평균 기울기에서 설명한 이유와 유사할 수 있다.The reason why the first active pin 110a has a symmetrical structure based on the concept of the average curvature of the connection portion CA may be similar to the reason described in the above average slope. That is, when the lower point P1 and the upper point P2 described in the average slope are measured, the call center point Ca can be easily determined. When the lower point P1 and the upper point P2 of the connecting portion CA between the left side face Sl1 and the right side face Sr1 of the first upper active pin 114a are the same, the left side face Sl1 and the right side face The shapes of the connecting portions CA of the first and second electrodes Sr1 and Sr1 are almost similar. Accordingly, the average curvature may be similar. For this reason, the reason why the first active pin 110a has a symmetrical structure based on the concept of the average curvature of the connection portion CA may be similar to the reason described in the above-described average slope.

물론, 제1 상부 활성 핀(114a)의 좌측면(Sl1)과 우측면(Sr1)의 연결부(CA)의 하부점(P1)과 상부점(P2)이 동일한 경우에도, 좌측면(Sl1)과 우측면(Sr1)의 연결부(CA)의 형상이 서로 다를 수도 있다. 그러한 경우에는 좌측면(Sl1)과 우측면(Sr1)의 연결부(CA)의 평균 곡률이 달라질 수 있다. 예컨대, 좌측면(Sl1)과 우측면(Sr1)의 연결부(CA)의 하부점(P1)과 상부점(P2)이 동일하더라도, 어느 한쪽의 연결부(CA)에서 호 중심점(Ca)이 안쪽으로 더 깊게 위치할 수 있고, 그에 따라 해당 연결부(CA)의 곡률이 다른 쪽 연결부(CA)의 곡률보다 클 수 있다.Of course, even when the lower point P1 and the upper point P2 of the connecting portion CA between the left side surface Sl1 and the right side surface Sr1 of the first upper active pin 114a are the same, the left side surface Sl1 and the right side surface Sr1, The shape of the connecting portion CA of the first electrode Sr1 may be different from each other. In such a case, the average curvature of the connecting portion CA between the left side surface Sl1 and the right side surface Sr1 may be changed. For example, even when the lower point P1 and the upper point P2 of the connecting portion CA between the left side surface Sl1 and the right side surface Sr1 are the same, the arc center point Ca is shifted inward from either one of the connecting portions CA So that the curvature of the connecting portion CA may be larger than that of the other connecting portion CA. Accordingly,

덧붙여, 도 3a에서 설명한 바와 같이, 제1 상부 활성 핀(114a)의 좌측면(Sl1)과 우측면(Sr1)의 연결부(CA)의 평균 곡률이 동일한 경우에도, 대칭의 정확도를 높이기 위해, 제1 센터 라인부터 각각의 하부점(P1) 또는 상부점(P2)까지의 거리를 더 비교할 수 있다.
3A, even when the average curvatures of the left side Sl1 of the first upper active pin 114a and the connecting portion CA of the right side Sr1 are the same, in order to increase the accuracy of symmetry, The distance from the center line to each of the lower point P1 or the upper point P2 can be further compared.

도 5b를 참조하면, 제2 활성 핀(110b)의 대칭 여부를 전술한 연결부(CA)의 평균 곡률을 가지고 판단하면 다음과 같다. Referring to FIG. 5B, whether or not the second active pin 110b is symmetric is determined based on the average curvature of the connecting portion CA as follows.

제2 상부 활성 핀(114b)의 좌측면(Sl2)의 연결부(CA)의 평균 곡률은 제3 곡률(Cl2)을 가질 수 있다. 또한, 제2 상부 활성 핀(114b)의 우측면(Sr2)의 연결부(CA)의 평균 곡률은 제4 곡률(Cr2)을 가질 수 있다. 도시된 바와 같이, 제3 곡률(Cl2)과 제4 곡률(Cr2)은 서로 다를 수 있다. 즉, 제3 곡률(Cl2)이 제4 곡률(Cr2)보다 클 수 있다. 따라서, 제2 활성 핀(110b)은 비대칭 구조를 갖는 것으로 판단될 수 있다. The average curvature of the connecting portion CA of the left side surface Sl2 of the second upper active pin 114b may have the third curvature Cl2. In addition, the average curvature of the connecting portion CA of the right side surface Sr2 of the second upper active pin 114b may have the fourth curvature Cr2. As shown in the figure, the third curvature Cl2 and the fourth curvature Cr2 may be different from each other. That is, the third curvature Cl2 may be larger than the fourth curvature Cr2. Therefore, the second active pin 110b can be judged to have an asymmetric structure.

연결부(CA)의 평균 곡률의 개념에 기초하여, 제2 활성 핀(110b)이 비대칭 구조를 갖는 이유는, 앞서 도 4b에 대한 설명 부분에서, 평균 기울기에 대해 설명한 이유와 유사할 수 있다. 따라서, 그에 대한 상세한 설명은 생략한다.The reason why the second active pin 110b has an asymmetric structure based on the concept of the average curvature of the connection portion CA may be similar to the reason described for the average slope in the description of FIG. 4B. Therefore, a detailed description thereof will be omitted.

한편, 제2 상부 활성 핀(114b)의 좌측면(Sl2)과 우측면(Sr2)의 연결부(CA)의 평균 곡률이 다른 경우에는 이미 비대칭으로 결정되므로, 센터 라인으로부터 하부점(P1)이나 상부점(P2)까지의 거리에 대한 비교는 고려할 필요가 없다.
On the other hand, when the average curvature of the connecting portion CA between the left side surface Sl2 and the right side surface Sr2 of the second upper active pin 114b is different, Lt; RTI ID = 0.0 > P2. ≪ / RTI >

도 6a 및 도 6b는 도 2의 반도체 소자에서 제1 소자 분리막과 외곽 제2 소자 분리막을 확대하여 보여주는 확대도들로서, 도 6a는 제1 영역(A)에서 2개의 제1 활성 핀(110a) 사이에 배치되는 제1 소자 분리막(120a)을 보여주고, 도 6b는 제2 영역(B)의 외곽 제2 소자 분리막(120b2)을 보여준다.6A and 6B are enlarged views showing an enlarged view of a first isolation layer and an outer second isolation layer in the semiconductor device of FIG. 2. FIG. 6A is an enlarged view of the first isolation layer and the second isolation layer, FIG. 6B shows a second device isolation film 120b2 outside the second region B. FIG.

도 6a 및 도 6b를 참조하면, 제1 소자 분리막(120a)은 2개의 제1 활성 핀(110a) 사이에 배치될 수 있다. 외곽 제2 소자 분리막(120b2)은 제2 활성 핀(110b)의 오른쪽으로 배치될 수 있다. 한편, 제2 활성 핀(110b)의 왼쪽으로는 중앙 제2 소자 분리막(120b1)이 배치될 수 있다. 그에 따라, 제2 활성 핀(110b)은 도 1 또는 도 2의 반도체 소자(100)에서, 제2 영역(B)의 오른쪽에 배치된 제2 활성 핀(110b)에 해당할 수 있다.Referring to FIGS. 6A and 6B, the first isolation layer 120a may be disposed between two first active pins 110a. The outer second isolation film 120b2 may be disposed on the right side of the second active pin 110b. On the other hand, the center second element isolation layer 120b1 may be disposed on the left side of the second active pin 110b. Accordingly, the second active pin 110b may correspond to the second active pin 110b disposed on the right side of the second region B in the semiconductor device 100 of FIG. 1 or FIG.

제1 소자 분리막(120a)은 제2 방향(y 방향)으로 제1 폭(W1)을 가지며, 외곽 제2 소자 분리막(120b2)은 제2 방향(y 방향)으로 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)이 제1 폭(W1)보다 클 수 있다. 예컨대, 제2 폭(W2)은 제1 폭(W1)에 2배 정도를 크기를 가질 수 있다. 물론, 제2 폭(W2)과 제1 폭(W1)이 상기 수치에 한정되는 것은 아니다. 예컨대, 제2 폭(W2)은 제1 폭(W1)보다 2배 이하의 크기를 가질 수도 있고 2배 이상의 크기를 가질 수도 있다.The first device isolation film 120a has a first width W1 in a second direction (y direction) and the second device isolation film 120b2 has a second width W2 in a second direction (y direction) . The second width W2 may be greater than the first width W1. For example, the second width W2 may be about twice as large as the first width W1. Of course, the second width W2 and the first width W1 are not limited to the above numerical values. For example, the second width W2 may have a size that is twice or less than the first width W1, or a size that is twice or more than the first width W1.

한편, 제1 소자 분리막(120a)의 제3 방향(z 방향)으로 제1 깊이(D1)를 가지며, 외곽 제2 소자 분리막(120b2)은 제3 방향(z 방향)으로 제2 깊이(D2)를 가질 수 있다. 제2 깊이(D2)는 제1 깊이(D1)보다 클 수 있다. 그러나 경우에 따라, 제2 깊이(D2)는 제1 깊이(D1)와 동일하거나 작을 수도 있다.The outer second isolation film 120b2 has a first depth D1 in the third direction (z direction) of the first device isolation film 120a and a second depth D2 in the third direction (z direction) Lt; / RTI > The second depth D2 may be greater than the first depth D1. However, as occasion demands, the second depth D2 may be equal to or less than the first depth D1.

한편, 제1 소자 분리막(120a)과 외곽 제2 소자 분리막(120b2)은 서로 다른 상면 프로파일을 가질 수 있다. 좀더 구체적으로 설명하면, 제1 소자 분리막(120a)의 상면은 외곽 제2 소자 분리막(120b2)의 상면보다 더 큰 곡률을 가지고 하방으로 오목한 구조를 가질 수 있다. 이는 제1 소자 분리막(120a)의 제2 방향 폭이 좁고, 그에 따라, 2개의 제1 활성 핀(110a) 사이도 좁아, 제1 상부 활성 핀(114a)을 돌출시키는 리세스 공정에서, 에천트가 중심 부분에 많이 도달하여 중심 부분이 많이 식각된 것으로 해석할 수 있다. 한편, 에지 부분의 경우, 에천트가 제1 소자 분리막(120a)에 도달하기 전에 제1 활성 핀(110a)의 측면에 먼저 도달하여 제1 활성 핀(110a)의 측면을 식각함으로써, 제1 상부 활성 핀(114a)의 측면의 경사가 커질 수 있다. 이러한 이유로, 제1 상부 활성 핀(114a)이 제1 소자 분리막(120a)으로부터 돌출되는 돌출 지점이 낮아지고, 또한 제1 상부 활성 핀(114a)의 연결부(CA)의 평균 기울기는 커지며, 평균 곡률은 작아질 수 있다. On the other hand, the first element isolation film 120a and the outer second element isolation film 120b2 may have different top surface profiles. More specifically, the upper surface of the first isolation layer 120a may have a greater curvature than the upper surface of the outer second isolation layer 120b2, and may have a downward concave structure. This is because in the recessing process in which the width of the first device isolation film 120a in the second direction is narrow and thus the space between the two first active pins 110a is narrow and the first upper active pin 114a is projected, Can be interpreted that the center portion is much etched. On the other hand, in the case of the edge portion, the side of the first active pin 110a is firstly etched by reaching the side surface of the first active pin 110a before the etchant reaches the first isolation film 120a, The inclination of the side surface of the active pin 114a can be increased. For this reason, the projecting point at which the first upper active pin 114a protrudes from the first element isolation film 120a is lowered, the average slope of the connection portion CA of the first upper active pin 114a is larger, Lt; / RTI >

그에 반해, 외곽 제2 소자 분리막(120b2)은 제2 방향 폭이 넓으므로, 제2 상부 활성 핀(114b)을 돌출시키는 리세스 공정에서, 외곽 제2 소자 분리막(120b2) 상면 전체에 걸쳐 균일하게 식각이 발생하고, 그에 따라, 외곽 제2 소자 분리막(120b2)의 상면은 제1 소자 분리막(120a)의 상면보다는 작은 곡률을 가지고 하방으로 오목한 구조를 가질 수 있다. 예컨대, 외곽 제2 소자 분리막(120b2)의 상면은 어느 정도 평평한 형태를 가질 수 있다. 그에 따라, 외곽 제2 소자 분리막(120b2)의 상면의 에지 부분과 제2 상부 활성 핀(114b)의 측면은 비교적 큰 곡률을 가지고 연결될 수 있다. 따라서, 제2 상부 활성 핀(114b)이 외곽 제2 소자 분리막(120b2)으로부터 돌출되는 돌출 지점이 높을 수 있다. 또한, 제2 상부 활성 핀(114b)이 외곽 제2 소자 분리막(120b2) 쪽의 제2 상부 활성 핀(114b) 연결부(CA)의 평균 기울기는 작아지고, 평균 곡률은 커질 수 있다. 이와 같이 소자 분리막(120a, 120b1, 120b2)의 간격에 따라 식각 공정에서 상면 프로파일이 달라지는 현상을 로딩(loading) 현상이라고 할 수 있다.On the other hand, in the recessing step of protruding the second upper active pin 114b, since the outer second element isolation film 120b2 is wide in the second direction, the second element isolation film 120b2 is uniformly distributed over the entire upper surface of the outer second element isolation film 120b2 The upper surface of the outer second isolation film 120b2 may have a downward concave structure having a smaller curvature than the upper surface of the first isolation film 120a. For example, the upper surface of the outer second isolation film 120b2 may have a somewhat flattened shape. Accordingly, the edge portions of the upper surface of the outer second isolation film 120b2 and the side surfaces of the second upper active pin 114b can be connected with a relatively large curvature. Therefore, the projecting point at which the second upper active pin 114b protrudes from the outer second isolation film 120b2 can be high. In addition, the average slope of the connection portion CA of the second upper active pin 114b on the outer second isolation layer 120b2 side becomes smaller, and the average curvature can be larger. The phenomenon that the top surface profile varies in the etching process depending on the intervals between the device isolation films 120a, 120b1, and 120b2 may be referred to as a loading phenomenon.

한편, 전술한 바와 같이 제2 활성 핀(110b)의 왼쪽으로는 중앙 제2 소자 분리막(120b1)이 배치될 수 있는데, 중앙 제2 소자 분리막(120b1)의 구조는 제1 소자 분리막(120a)과 거의 유사할 수 있다. 따라서, 중앙 제2 소자 분리막(120b1) 쪽의 제2 활성 핀(110b)의 연결부(CA) 구조는 제1 활성 핀(110a)의 연결부(CA)의 구조와 거의 유사할 수 있다. 그러나 경우에 따라, 중앙 제2 소자 분리막(120b1)의 구조가 제1 소자 분리막(120a)과 다를 수도 있다. 그러한 경우에는 중앙 제2 소자 분리막(120b1) 쪽의 제2 활성 핀(110b)의 연결부(CA) 구조와 제1 활성 핀(110a)의 연결부(CA)의 구조가 달라질 수 있다. 결국, 소자 분리막의 구조, 특히 소자 분리막의 제2 방향(y 방향) 폭의 크기에 따라 활성 핀(110a, 110b)의 연결부(CA)의 구조가 달라질 수 있다. 이와 같이 소자 분리막의 폭의 크기에 따라 식각 공정에서 소자 분리막의 상면 프로파일과 활성 핀들의 측면의 구조가 달라지는 현상을 로딩 현상이라고 할 수 있다.Meanwhile, as described above, the center second element isolation layer 120b1 may be disposed on the left side of the second active pin 110b. The structure of the center second element isolation layer 120b1 may be the same as the structure of the first element isolation layer 120a, It can be almost similar. The structure of the connection portion CA of the second active pin 110b on the side of the central second element isolation film 120b1 may be substantially similar to the structure of the connection portion CA of the first active pin 110a. However, in some cases, the structure of the central second element isolation film 120b1 may be different from that of the first element isolation film 120a. The structure of the connection portion CA of the second active pin 110b on the side of the central second element isolation layer 120b1 and the structure of the connection portion CA of the first active pin 110a may be different. As a result, the structure of the connection portion CA of the active pins 110a and 110b may be varied depending on the structure of the device isolation film, particularly the width of the device isolation film in the second direction (y direction). The phenomenon that the top surface profile of the device isolation film and the side structure of the active pins are different in the etching process depending on the width of the device isolation film is called a loading phenomenon.

도 6b에서, 오른쪽의 활성 핀(110c)은 도 1 또는 도 2의 반도체 소자(100)의 제2 영역(B)에 배치된 활성 핀은 아닐 수 있다. 예컨대, 오른쪽의 활성 핀(110c)은 다른 제1 영역의 최외곽에 배치되는 활성 핀이거나, 다른 제2 영역에 속하는 활성 핀이거나, 또는 하나의 활성 핀만을 포함하는 제3 영역의 활성 핀일 수 있다. 여기서, 제1 영역, 제2 영역, 및 제3 영역은 다음과 같이 구별될 수 있다. 제1 영역은 활성 핀이 3개 이상 배치되는 영역이고, 제2 영역은 활성 핀이 2개 배치되는 영역이며, 제3 영역은 활성 핀이 하나만 배치되는 영역을 의미할 수 있다. 제1 영역, 제2 영역, 및 제3 영역 및 그에 따른 활성 핀의 구조에 대해서는 도 10 부분에서 좀더 상세히 설명한다.
In Fig. 6B, the active pin 110c on the right side may not be an active pin disposed in the second region B of the semiconductor device 100 of Fig. 1 or Fig. For example, the active pin 110c on the right side may be an active pin located at the outermost part of the other first area, an active pin belonging to another second area, or an active pin of the third area including only one active pin . Here, the first region, the second region, and the third region can be distinguished as follows. The first region may be a region where three or more active fins are disposed, the second region may be a region where two active fins are disposed, and the third region may be a region where only one active pin is disposed. The structure of the first region, the second region, and the third region and thus the active pin will be described in more detail in Fig.

도 7은 도 2의 반도체 소자에서 제1 영역(A)의 최외곽의 활성 핀들을 보여주는 단면도이다.7 is a cross-sectional view showing the outermost active pins of the first region A in the semiconductor device of FIG.

도 7을 참조하면, 도시된 바와 같이, 제1 영역(A)의 최외곽 부분에는 외곽 제1 소자 분리막(120a2)이 배치될 수 있다. 외곽 제1 소자 분리막(120a2)은 예컨대, 제2 영역(B)의 외곽 제2 소자 분리막(120b2)과 유사한 구조를 가질 수 있다. 그에 따라, 외곽 제1 소자 분리막(120a2)은 제1 소자 분리막(120a)에 비해 제2 방향(y 방향) 폭과 제3 방향(z 방향) 깊이가 클 수 있다.Referring to FIG. 7, the outer first device isolation layer 120a2 may be disposed at the outermost portion of the first region A, as shown in FIG. The outer first isolation film 120a2 may have a structure similar to the outer second isolation film 120b2 of the second region B, for example. Accordingly, the outer first isolation film 120a2 can have a larger width in the second direction (y direction) and a depth in the third direction (z direction) than the first isolation film 120a.

또한, 제1 영역(A)의 최외곽 부분으로 배치되는 제1 활성 핀(110al, 110ar)은 중앙에 배치되는 제1 활성 핀들(110a)과 달리 비대칭 구조를 가질 수 있다. 예컨대, 좌측 최외곽 부분의 제1 활성 핀(110al)은 제2 영역(B)의 좌측 제2 활성 핀(110b)에 대응하는 구조를 가지며, 우측 최외곽 부분의 제1 활성 핀(110ar)은 제2 영역(B)의 우측 제2 활성 핀(110b)에 대응하는 구조를 가질 수 있다.In addition, the first active pins 110al and 110ar disposed at the outermost portions of the first region A may have an asymmetric structure, unlike the first active pins 110a disposed at the center. For example, the first active pin 110al at the leftmost outermost portion has a structure corresponding to the left second active pin 110b of the second region B, and the first active pin 110ar at the rightmost outermost portion has a structure And may have a structure corresponding to the second active pin 110b on the right side of the second region B. [

그에 따라, 좌측 최외곽 부분의 제1 활성 핀(110al)은 좌측면의 돌출 지점이 우측면의 돌출 지점보다 높고, 좌측면의 연결부(CA)의 평균 기울기는 우측면의 연결부(CA)의 평균 기울기보다 작으며, 좌측면의 연결부(CA)의 평균 곡률은 우측면의 연결부(CA)의 평균 곡률보다 클 수 있다. 또한, 우측 최외곽 부분의 제1 활성 핀(110ar)은 좌측 최외곽 부분의 제1 활성 핀(110al)과 반대의 구조를 가질 수 있다.
The first active pin 110al of the leftmost outermost portion has a protruding point on the left side higher than the protruding point on the right side and an average slope of the connecting portion CA on the left side is larger than an average slope of the connecting portion CA on the right side And the average curvature of the connection portion CA on the left side may be larger than the average curvature of the connection portion CA on the right side. In addition, the first active pin 110ar on the rightmost outermost portion may have a structure opposite to the first active pin 110al on the leftmost outermost portion.

도 8은 본 발명의 일 실시예에 따른 반도체 소자에 대한 단면도로서, 도 2의 반도체 소자에 대한 단면도에 대응하는 단면도로서, 설명의 편의를 위해 도 1 및 도 2에서 이미 설명한 내용은 간단히 설명하거나 생략한다.FIG. 8 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention, which corresponds to a cross-sectional view of the semiconductor device of FIG. 2. For convenience of description, the contents already described in FIGS. 1 and 2 will be briefly described It is omitted.

도 8을 참조하면, 본 실시예의 반도체 소자(100a)는 제1 영역(A) 대신 제3 영역(A1)을 포함한다는 점에서, 도 1 및 도 2의 반도체 소자(100)와 다를 수 있다. 제2 영역(B) 및 제2 영역(B) 내의 소자 분리막(120b1, 120b2)이나 제2 활성 핀(110b)은 도 1 및 도 2의 반도체 소자(100)에서 설명한 바와 같다. 참고로, 제3 영역에 참조 번호 'A1'을 붙인 이유는 제3 영역에 배치되는 활성 핀이 대칭 구조를 갖기 때문이다. 또한, 같은 이유로 제3 영역(A1)에 배치되는 활성 핀은 제1 활성 핀(110a1)이라 명명한다.Referring to FIG. 8, the semiconductor device 100a of the present embodiment may be different from the semiconductor device 100 of FIGS. 1 and 2 in that the semiconductor device 100a includes a third region A1 instead of the first region A. The device isolation films 120b1 and 120b2 and the second active pin 110b in the second region B and the second region B are as described in the semiconductor device 100 of FIGS. For reference, the reason why reference numeral 'A1' is added to the third region is that the active pin disposed in the third region has a symmetrical structure. For the same reason, the active pin arranged in the third region A1 is referred to as a first active pin 110a1.

제3 영역(A1)은 하나의 제1 활성 핀(110a1)을 포함하고, 제1 활성 핀(110a1)의 하부 부분은 외곽 제1 소자 분리막(120a2)에 의해 양 측면이 둘러싸일 수 있다. 구체적으로, 제1 활성 핀(110a1)은 제1 하부 활성 핀(112a1)과 제1 상부 활성 핀(114a1)을 포함할 수 있다. 제1 하부 활성 핀(112a1)은 외곽 제1 소자 분리막(120a2)에 의해 양 측면이 둘러싸일 수 있다. 제1 상부 활성 핀(114a1)은 외곽 제1 소자 분리막(120a2)으로부터 돌출된 구조를 가질 수 있다.The third region A1 may include one first active pin 110a1 and the lower portion of the first active pin 110a1 may be surrounded by the first outer isolation layer 120a2. Specifically, the first active pin 110a1 may include a first lower active pin 112a1 and a first upper active pin 114a1. The first lower active pin 112a1 may be surrounded on both sides by the outer first isolation film 120a2. The first upper active pin 114a1 may have a structure protruding from the first outer isolation layer 120a2.

제1 활성 핀(110a1)은 제3 센터 라인(CL3)에 대하여 대칭 구조를 가질 수 있다. 제1 활성 핀(110a1)의 대칭 구조는 제1 활성 핀(110a1)의 양 측면으로 배치된 외곽 제1 소자 분리막(120a2)의 구조가 동일한 데에서 기인할 수 있다. 이는 제1 영역(A)의 제1 활성 핀(110a)의 대칭 구조가 양 측면에 배치된 제1 소자 분리막(120a)의 구조가 동일한 데에 기인하는 것과 유사할 수 있다. 제1 활성 핀(110a1)의 대칭 구조에 대해서는 도 9a 내지 도 9c 부분에서 좀더 상세히 설명한다.
The first active pin 110a1 may have a symmetrical structure with respect to the third center line CL3. The symmetrical structure of the first active pin 110a1 can be attributed to the same structure of the outer first isolation film 120a2 disposed on both sides of the first active pin 110a1. This may be similar to the symmetrical structure of the first active pin 110a of the first region A due to the same structure of the first device isolation film 120a disposed on both sides. The symmetrical structure of the first active pin 110a1 will be described in more detail in FIGS. 9A to 9C.

도 9a 내지 도 9c는 도 8의 반도체 소자에서 M3 부분을 확대하여 보여주는 확대도들이다.Figs. 9A to 9C are enlarged views showing the M3 portion in the semiconductor device of Fig. 8 in an enlarged manner.

도 9a를 참조하면, 3 영역(A1)의 제1 활성 핀(110a1)은 외곽 제1 소자 분리막(120a2)에 의해 양 측면이 둘러싸인 제1 하부 활성 핀(112a1)과 외곽 제1 소자 분리막(120a2)으로부터 돌출된 제1 상부 활성 핀(114a1)을 포함할 수 있다. 이러한 제1 활성 핀(110a1)은 제1 상부 활성 핀(114a1)의 좌측면(Sl3)과 우측면(Sr3)의 외곽 제1 소자 분리막(120a2)으로부터의 돌출 지점을 비교하여 대칭 여부를 판단할 수 있다.Referring to FIG. 9A, the first active pin 110a1 of the three regions A1 includes a first lower active pin 112a1 surrounded on both sides by an outer first element isolation film 120a2 and a first lower active pin 112a1 surrounded by the first outer element isolation film 120a2 The first upper active pin 114a1 protruding from the first upper active pin 114a1. The first active pin 110a1 can determine whether or not the first active pin 110a1 is symmetric by comparing the left side surface Sl3 of the first upper active pin 114a1 with the protruding point of the outer first element isolation film 120a2 of the right side surface Sr3 have.

예컨대, 제1 상부 활성 핀(114a1)의 좌측면(Sl3)과 우측면(Sr3)은 모두 외곽 제1 소자 분리막(120a2)으로부터 돌출되며, 좌측면(Sl3)은 외곽 제1 소자 분리막(120a2)으로부터 제5 지점(Hl3)으로부터 돌출되고, 우측면(Sr3)은 외곽 제1 소자 분리막(120a2)으로부터 제6 지점(Hr3)으로부터 돌출될 수 있다. 또한, 도시된 바와 같이 제5 지점(Hl3)과 제6 지점(Hr3)의 높이는 실질적으로 동일할 수 있다. 따라서, 제1 활성 핀(110a1)은 대칭 구조를 갖는 것으로 판단될 수 있다.For example, both the left side face Sl3 and the right side face Sr3 of the first upper active pin 114a1 protrude from the first outer element isolation film 120a2 and the left side face Sl3 extends from the outer first element isolation film 120a2 The right side surface Sr3 may protrude from the fifth point Hl3 and protrude from the sixth first point Hr3 from the outer first device isolation film 120a2. In addition, as shown, the height of the fifth point Hl3 and the height of the sixth point Hr3 may be substantially the same. Therefore, it can be judged that the first active pin 110a1 has a symmetrical structure.

제1 활성 핀(110a1)이 대칭 구조를 갖는 이유는 도 3a에서 제1 활성 핀(110a)이 대칭 구조를 갖는 이유와 거의 동일할 수 있다. 즉, 제1 활성 핀(110a1)이 대칭 구조를 갖는 이유는 제1 활성 핀(110a1)의 양 측면을 둘러싸는 외곽 제1 소자 분리막(120a2)의 구조가 실질적으로 동일하기 때문일 수 있다.The reason why the first active pin 110a1 has a symmetrical structure can be almost the same as the reason that the first active pin 110a has a symmetrical structure in Fig. That is, the reason why the first active fin 110a1 has a symmetrical structure is that the structure of the first external device isolation layer 120a2 surrounding both sides of the first active pin 110a1 is substantially the same.

덧붙여, 도 3a에서 설명한 바와 같이, 제1 상부 활성 핀(114a1)의 좌측면(Sl3)과 우측면(Sr3)의 돌출 지점이 동일한 경우에도, 대칭의 정확도를 높이기 위해, 제3 센터 라인(CL3)부터 각각의 돌출 지점까지의 거리를 더 비교할 수 있다.
3A, in order to increase the accuracy of symmetry, even if the left side face Sl3 of the first upper active pin 114a1 and the protruding point of the right side face Sr3 are the same, the third center line CL3, To the respective extrusion points can be further compared.

도 9b를 참조하면, 제1 활성 핀(110a1)의 대칭 여부는 제1 하부 활성 핀(112a1)과 제1 상부 활성 핀(114a1)이 연결되는 연결부(CA)가 반도체 기판(도 2의 101)의 상면(도 2의 Fs)에 대해 갖는 평균 기울기를 비교하여 판단할 수 있다. 여기서, 평균 기울기의 개념은 도 4a 및 도 4b 부분에서 설명한 바와 같고, 제1 하부 활성 핀(112a1)의 측면은 반도체 기판의 상면에 대해 기준 각도(θ1)를 가지며, 기준 각도(θ1)는 하기에 설명되는 연결부(CA)의 평균 기울기들보다 클 수 있다.9B, whether or not the first active pin 110a1 is symmetric is determined by the fact that the connection portion CA connecting the first lower active pin 112a1 and the first upper active pin 114a1 is connected to the semiconductor substrate 101 (See Fs in FIG. 2). 4A and 4B, the side surface of the first lower active pin 112a1 has a reference angle [theta] 1 with respect to the upper surface of the semiconductor substrate, and the reference angle [theta] May be larger than the average slopes of the connection portions CA described in Fig.

예컨대, 제1 상부 활성 핀(114a1)의 좌측면(Sl3)의 연결부(CA)의 평균 기울기는 제5 각도(θl3)를 가질 수 있다. 또한, 제1 상부 활성 핀(114a1)의 우측면(Sr3)의 연결부(CA)의 평균 기울기는 제6 각도(θr3)를 가질 수 있다. 도시된 바와 같이, 제5 각도(θl3)와 제6 각도(θr3)는 실질적으로 동일할 수 있다. 따라서, 제1 활성 핀(110a1)은 대칭 구조를 갖는 것으로 판단될 수 있다.For example, the average slope of the connecting portion CA of the left side surface Sl3 of the first upper active pin 114a1 may have a fifth angle? 13. The average slope of the connecting portion CA of the right side surface Sr3 of the first upper active pin 114a1 may have a sixth angle? R3. As shown, the fifth angle [theta] 13 and the sixth angle [theta] r3 may be substantially the same. Therefore, it can be judged that the first active pin 110a1 has a symmetrical structure.

연결부(CA)의 평균 기울기의 개념에 기초하여, 제1 활성 핀(110a1)이 대칭 구조를 갖는 이유는 도 4a에서 제1 활성 핀(110a)이 대칭 구조를 갖는 이유와 동일하므로 그에 대한 설명은 생략한다. 덧붙여, 도 3a에서 설명한 바와 같이, 제1 상부 활성 핀(114a1)의 좌측면(Sl3)과 우측면(Sr3)의 연결부(CA)의 평균 기울기가 동일한 경우에도, 대칭의 정확도를 높이기 위해, 제3 센터 라인(CL3)부터 각각의 하부점(P1) 또는 상부점(P2)까지의 거리를 더 비교할 수 있다.
The reason why the first active pin 110a1 has a symmetrical structure on the basis of the concept of the average slope of the connection portion CA is the same as the reason that the first active pin 110a has a symmetrical structure in FIG. It is omitted. 3A, even when the average slopes of the left side Sl3 of the first upper active pin 114a1 and the connecting portion CA of the right side Sr3 are the same, in order to improve the accuracy of symmetry, The distance from the center line CL3 to each lower point P1 or the upper point P2 can be further compared.

도 9c를 참조하면, 제1 활성 핀(110a1)의 대칭 여부는 제1 하부 활성 핀(112a1)과 제1 상부 활성 핀(114a1)이 연결되는 연결부(CA)의 평균 곡률 또는 평균 곡률 반경을 비교하여 판단할 수 있다. 여기서, 평균 곡률의 개념은 도 5a 및 도 5c에서 설명한 바와 같다.9C, whether or not the first active pin 110a1 is symmetric is determined by comparing the average curvature or the average curvature radius of the connection portion CA to which the first lower active pin 112a1 and the first upper active pin 114a1 are connected . Here, the concept of the average curvature is as described in Figs. 5A and 5C.

예컨대, 제1 상부 활성 핀(114a1)의 좌측면(Sl3)의 연결부(CA)의 평균 곡률은 제5 곡률(Cl3)을 가질 수 있다. 또한, 제1 상부 활성 핀(114a1)의 우측면(Sr3)의 연결부(CA)의 평균 곡률은 제6 곡률(Cr3)을 가질 수 있다. 도시된 바와 같이, 제5 곡률(Cl3)과 제6 곡률(Cr3)은 실질적으로 동일할 수 있다. 따라서, 제1 활성 핀(110a1)은 대칭 구조를 갖는 것으로 판단될 수 있다.For example, the average curvature of the connecting portion CA of the left side surface Sl3 of the first upper active pin 114a1 may have a fifth curvature Cl3. In addition, the average curvature of the connecting portion CA of the right side surface Sr3 of the first upper active pin 114a1 may have the sixth curvature Cr3. As shown, the fifth curvature Cl3 and the sixth curvature Cr3 may be substantially the same. Therefore, it can be judged that the first active pin 110a1 has a symmetrical structure.

연결부(CA)의 평균 곡률의 개념에 기초하여, 제1 활성 핀(110a1)이 대칭 구조를 갖는 이유는 도 5a에서 제1 활성 핀(110a)가 대칭 구조를 갖는 이유와 동일하므로 그에 대한 설명은 생략한다. 덧붙여, 도 3a에서 설명한 바와 같이, 제1 상부 활성 핀(114a1)의 좌측면(Sl3)과 우측면(Sr3)의 연결부(CA)의 평균 곡률이 동일한 경우에도, 대칭의 정확도를 높이기 위해, 제3 센터 라인(CL3)부터 각각의 하부점(P1) 또는 상부점(P2)까지의 거리를 더 비교할 수 있다.
The reason why the first active pin 110a1 has a symmetrical structure on the basis of the concept of the average curvature of the connection portion CA is the same as the reason that the first active pin 110a has a symmetrical structure in FIG. It is omitted. 3A, even if the average curvature of the connecting portion CA between the left side face Sl3 of the first upper active pin 114a1 and the right side face Sr3 is the same, in order to improve the accuracy of the symmetry, The distance from the center line CL3 to each lower point P1 or the upper point P2 can be further compared.

도 10은 본 발명의 일 실시예에 따른 반도체 소자에 대한 단면도로서, 도 2의 반도체 소자에 대한 단면도에 대응하는 단면도이다. 설명의 편의를 위해 도 1 및 도 2, 그리고 도 8에서 이미 설명한 내용은 간단히 설명하거나 생략한다.10 is a cross-sectional view of a semiconductor device according to one embodiment of the present invention, corresponding to a cross-sectional view of the semiconductor device of FIG. 2; For convenience of description, the contents already described in Figs. 1, 2, and 8 will be briefly described or omitted.

도 10을 참조하면, 본 실시예의 반도체 소자(100b)는 제3 영역(A1)을 더 포함한다는 점에서, 도 1 및 도 2의 반도체 소자(100)와 다를 수 있다. 예컨대, 본 실시예의 반도체 소자(100b)는 반도체 기판(101) 상에 제1 영역(A), 제2 영역(B) 및 제3 영역(A1)을 포함할 수 있다.Referring to FIG. 10, the semiconductor device 100b of this embodiment may be different from the semiconductor device 100 of FIGS. 1 and 2 in that it further includes a third region A1. For example, the semiconductor device 100b of this embodiment may include a first region A, a second region B, and a third region A1 on a semiconductor substrate 101.

제1 영역(A)에는 적어도 3개의 제1 활성 핀(110a)이 배치되고, 각각의 제1 활성 핀(110a)은 제1 소자 분리막(120a)에 의해 양 측면이 둘러싸인 제1 하부 활성 핀(112a)과 제1 소자 분리막(120a)으로부터 돌출된 제1 상부 활성 핀(114a)을 포함할 수 있다. 제1 활성 핀(110a)은 양 측면으로 배치된 동일 구조의 제1 소자 분리막(120a)에 기인하여 대칭 구조를 가질 수 있다.At least three first active pins 110a are disposed in the first region A and each first active pin 110a is electrically connected to a first lower active pin 112a and a first upper active pin 114a protruding from the first isolation layer 120a. The first active pin 110a may have a symmetrical structure due to the first device isolation film 120a having the same structure disposed on both sides.

제2 영역(B)에는 2개의 제2 활성 핀(110b)가 배치되고, 각각의 제2 활성 핀(110b)은 제2 소자 분리막(120b1, 120b2)에 의해 양 측면이 둘러싸인 제2 하부 활성 핀(112b)과 제2 소자 분리막(120b1, 120b2)으로부터 돌출된 제2 상부 활성 핀(114b)을 포함할 수 있다. 좀더 구체적으로, 제2 활성 핀(110b)의 제2 하부 활성 핀(112b)은 일 측면이 중앙 제2 소자 분리막(120b1)에 의해 둘러싸이고, 타 측면이 외곽 제2 소자 분리막(120b2)에 의에 둘러싸일 수 있다. 중앙 제2 소자 분리막(120b1)과 외곽 제2 소자 분리막(120b2)은 구조, 예컨대, 상면 프로파일이 서로 다를 수 있다. 그에 따라, 제2 활성 핀(110b)은 비대칭 구조를 가질 수 있다.Two second active pins 110b are disposed in the second region B and each second active pin 110b is electrically connected to the second bottom active pin 110b surrounded on both sides by the second device isolation films 120b1 and 120b2, And a second upper active pin 114b protruding from the second isolation layers 120b1 and 120b2. More specifically, the second lower active pin 112b of the second active pin 110b is surrounded by the central second isolation film 120b1 on one side and the other side of the second isolation active film 112b2 on the outer second isolation film 120b2. As shown in FIG. The central second element isolation film 120b1 and the outer second element isolation film 120b2 may have different structures, for example, a top surface profile. Accordingly, the second active pin 110b may have an asymmetric structure.

제1 영역(A)과 제2 영역(B), 제1 영역(A)의 제1 활성 핀(110a) 및 제1 소자 분리막(120a), 그리고 제2 영역(B)의 제2 활성 핀(110b) 및 제2 소자 분리막(120b1, 120b2)에 대한 좀더 구체적인 내용은 도 1 및 도 2의 반도체 소자(100)에 대해 설명한 바와 같다.The first active region 110a and the first isolation region 120a in the first region A and the second region B in the first region A and the second active pin 110b and the second device isolation films 120b1 and 120b2 are as described for the semiconductor device 100 of FIGS.

제3 영역(A1)에는 하나의 제1 활성 핀(110a1)이 배치되고, 제1 활성 핀(110a1)은 외곽 제1 소자 분리막(120a2)에 의해 양 측면이 둘러싸인 제1 하부 활성 핀(112a1)과 외곽 제1 소자 분리막(120a2)으로부터 돌출된 제1 상부 활성 핀(114a1)을 포함할 수 있다. 제1 활성 핀(110a1)은 양 측면으로 배치된 동일 구조의 외곽 제1 소자 분리막(120a2)에 기인하여 대칭 구조를 가질 수 있다. One first active pin 110a1 is disposed in the third region A1 and the first active pin 110a1 is connected to the first lower active pin 112a1 surrounded on both sides by the first external isolation layer 120a2, And a first upper active pin 114a1 protruding from the first outer isolation layer 120a2. The first active fin 110a1 may have a symmetrical structure due to the first external device isolation layer 120a2 having the same structure disposed on both sides.

덧붙여, 제1 활성 핀(110a1)의 좌측면과 우측면의 프로파일은 각각 제2 영역(B)의 좌측의 제2 활성 핀(110b)의 좌측면의 프로파일과 우측의 제2 활성 핀(110b)의 우측면의 프로파일과 실질적으로 동일할 수 있다. 이는 제1 하부 활성 핀(112a1)의 양 측면을 둘러싸는 외곽 제1 소자 분리막(120a2)의 구조와 제2 하부 활성 핀(112b)의 어느 한 측면을 둘러싸는 외곽 제2 소자 분리막(120b2)의 구조가 실질적으로 동일한 데에서 비롯할 수 있다. In addition, the profile of the left side surface and the right side surface of the first active pin 110a1 is the profile of the left side surface of the second active pin 110b on the left side of the second region B and the profile of the left side surface of the second active pin 110b And may be substantially the same as the profile on the right side. This is because the structure of the outer first element isolation film 120a2 surrounding both sides of the first lower active pin 112a1 and the structure of the outer second element isolation film 120b2 surrounding either side of the second lower active pin 112b The structure may be substantially the same.

그러나 제1 활성 핀(110a1)의 측면 프로파일이 제2 활성 핀(110b)의 측면 프로파일에 반드시 연관되는 것은 아니다. 예컨대, 외곽 제1 소자 분리막(120a2)의 구조와 외곽 제2 소자 분리막(120b2)의 구조가 서로 다를 수 있고, 그에 따라, 제1 활성 핀(110a1)의 측면 프로파일은 제2 활성 핀(110b) 측면 프로파일과는 전혀 상관이 없을 수 있다. 또한, 외곽 제1 소자 분리막(120a2)의 구조와 외곽 제2 소자 분리막(120b2)의 구조가 동일하더라도 제1 활성 핀(110a1)의 측면 프로파일이 제2 활성 핀(110b)의 측면 프로파일들과 다른 구조를 가질 수도 있다. However, the side profile of the first active pin 110a1 is not necessarily related to the side profile of the second active pin 110b. For example, the structure of the outer first element isolation film 120a2 and the outer second element isolation film 120b2 may be different from each other, so that the side profile of the first active pin 110a1 is different from that of the second active pin 110b. It may have nothing to do with the side profile. Even if the structure of the outer first element isolation film 120a2 and the outer second element isolation film 120b2 are the same, the side profile of the first active pin 110a1 is different from the side profiles of the second active pin 110b Structure.

제3 영역(A1)과, 제3 영역(A1)의 제1 활성 핀(110a1) 및 외곽 제1 소자 분리막(120a2)에 대한 좀더 구체적인 내용은 도 8의 반도체 소자(100a)에 대해 설명한 바와 같다. 덧붙여, 제3 영역(A1)이 제1 영역(A)과 제2 영역(B) 사이에 배치되고 있지만, 제3 영역(A1)의 배치 위치가 그에 한정되는 것은 아니다. 예컨대, 제1 영역(A)이 제3 영역(A1)과 제2 영역(B) 사이에 배치될 수도 있고, 제2 영역(B)이 제1 영역(A)과 제3 영역(A1) 사이에 배치될 수도 있다.
More detailed contents of the third region A1 and the first active pin 110a1 and the first external device isolation film 120a2 of the third region A1 are as described for the semiconductor device 100a of FIG. . Incidentally, although the third area A1 is disposed between the first area A and the second area B, the arrangement position of the third area A1 is not limited thereto. For example, the first area A may be disposed between the third area A1 and the second area B, and the second area B may be disposed between the first area A and the third area A1 As shown in FIG.

도 11은 본 발명의 일 실시예에 따른 반도체 소자에 대한 사시도이고, 도 12a는 도 11의 반도체 소자의 Ⅱ-Ⅱ 부분을 절단하여 보여주는 단면도이며, 도 12b는 도 11의 반도체 소자의 Ⅲ-Ⅲ 부분을 절단하여 보여주는 단면도이다. 설명의 편의를 위해 도 1 및 도 2에서 이미 설명한 내용은 간단히 설명하거나 생략한다.11 is a perspective view of a semiconductor device according to an embodiment of the present invention, FIG. 12A is a cross-sectional view showing a section II-II of the semiconductor device of FIG. 11, and FIG. 12B is a cross- And FIG. For convenience of explanation, the contents already described in Figs. 1 and 2 will be briefly described or omitted.

도 11 내지 도 12b를 참조하면, 본 실시예의 반도체 소자(100c)는 게이트 구조물(140a, 140b)의 양 측면의 활성 핀의 구조에서, 도 1 및 도 2의 반도체 소자(100)와 다를 수 있다. 덧붙여, 본 실시예의 반도체 소자(100c)에는 게이트 구조물(140a, 140b)이 더 도시되고 있는데, 이러한 게이트 구조물(140a, 140b)은 도 1 및 도 2의 반도체 소자(100)의 반도체 소자에도 포함될 수 있음은 물론이다.11 to 12B, the semiconductor device 100c of the present embodiment may be different from the semiconductor device 100 of FIGS. 1 and 2 in the structure of active pins on both sides of the gate structures 140a and 140b . In addition, the semiconductor device 100c of this embodiment further includes gate structures 140a and 140b, which may also be included in the semiconductor devices of the semiconductor device 100 of FIGS. 1 and 2 Of course it is.

구체적으로 설명하면, 본 실시예의 반도체 소자(100c)는 도 1 및 도 2의 반도체 소자(100)와 유사하게 반도체 기판(101) 상에 제1 영역(A)과 제2 영역(B)을 포함할 수 있다. 그에 따라, 제1 영역(A)에는 제1 활성 핀(110a2)과 제1 소자 분리막(120a)이 배치되고, 제2 영역(B)에는 제2 활성 핀(110b2)과 제2 소자 분리막(120b1, 120b2)이 배치될 수 있다.More specifically, the semiconductor device 100c of this embodiment includes a first region A and a second region B on a semiconductor substrate 101 similarly to the semiconductor device 100 of FIGS. 1 and 2 can do. Accordingly, the first active pin 110a2 and the first device isolation film 120a are disposed in the first region A and the second active pin 110b2 and the second device isolation film 120b1 , 120b2 may be disposed.

제1 영역(A)과 제2 영역(B), 제1 영역(A)의 제1 소자 분리막(120a), 그리고 제2 영역(B)의 제2 소자 분리막(120b1, 120b2)에 대한 내용은 도 1 및 도 2의 반도체 소자(100)에 대해 설명한 바와 같다.The contents of the first and second regions A and B and the first and second element isolation films 120a and 120b2 of the first and second regions A and B are As described for the semiconductor device 100 of FIGS. 1 and 2.

한편, 활성 핀(110a2, 110b2)은 각각, 하부 활성 핀(112a, 112b), 상부 활성 핀(114a, 114b) 및 에피 상부 활성 핀(114a1, 114b1)을 포함할 수 있다. 구체적으로, 제1 활성 핀(110a2)은 제1 하부 활성 핀(112a), 제1 상부 활성 핀(114a) 및 에피 제1 상부 활성 핀(114a1)을 포함하고, 제2 활성 핀(110b2)은 제2 하부 활성 핀(112b), 제2 상부 활성 핀(114b) 및 에피 제2 상부 활성 핀(114b1)을 포함할 수 있다.Meanwhile, the active pins 110a2 and 110b2 may include lower active pins 112a and 112b, upper active pins 114a and 114b, and epilayer active pins 114a1 and 114b1, respectively. Specifically, the first active pin 110a2 includes a first lower active pin 112a, a first upper active pin 114a, and an upper first active pin 114a1, and the second active pin 110b2 includes A second lower active pin 112b, a second upper active pin 114b, and an epi-second upper active pin 114b1.

하부 활성 핀(112a, 112b)과 상부 활성 핀(114a, 114b)에 대한 내용은 도 1 및 도 2의 반도체 소자(100)에 대해 설명한 바와 같다. 다만, 상부 활성 핀(114a, 114b)은 게이트 구조물(140a, 140b)의 하부에만 배치되며, 게이트 구조물(140a, 140b)의 양 측면 외곽으로는 상부 활성 핀(114a, 114b) 대신 에피 상부 활성 핀(114a1, 114b1)이 배치될 수 있다. The details of the lower active pins 112a and 112b and the upper active pins 114a and 114b are as described for the semiconductor device 100 of FIGS. The upper active pins 114a and 114b are disposed only at the lower portions of the gate structures 140a and 140b and the upper active pins 114a and 114b are formed at both outer sides of the gate structures 140a and 140b, (114a1, 114b1) may be disposed.

에피 상부 활성 핀(114a1, 114b1)은 게이트 구조물(140a, 140b)의 양 측면 외곽 부분의 상부 활성 핀(114a, 114b)이 제거되고, 하부 활성 핀(112a, 112b)으로부터 성장한 에피막으로 형성될 수 있다. 이와 같이, 게이트 구조물(140a, 140b)의 양 측면에 형성된 에피 상부 활성 핀(114a1, 114b1)은 요구되는 트랜지스터의 채널형에 따라, 압축 스트레스 물질 또는 인장 스트레스 물질을 포함할 수 있다. 예컨대, p형 트랜지스터가 형성되는 경우에, 게이트 구조물(140a, 140b)의 양 측면의 에피 상부 활성 핀(114a1, 114b1)은 압축 스트레스 물질을 포함할 수 있다. 구체적으로, 하부 활성 핀(112a, 112b)이 실리콘으로 형성된 경우, 에피 상부 활성 핀(114a1, 114b1)은 압축 스트레스 물질로서, 실리콘에 비해서 격자상수가 큰 물질, 예컨대, 실리콘저마늄(SiGe)으로 형성될 수 있다. 또한, n형 트랜지스터가 형성되는 경우에, 게이트 구조물(140a, 140b)의 양 측면의 에피 상부 활성 핀(114a1, 114b1)은 인장 스트레스 물질을 포함할 수 있다. 구체적으로 하부 활성 핀(112a, 112b)이 실리콘으로 형성된 경우, 에피 상부 활성 핀(114a1, 114b1)은 인장 스트레스 물질로서 실리콘이거나 또는 실리콘보다 격자 상수가 작은 물질, 예컨대. 실리콘카바이드(SiC)로 형성될 수 있다.The upper active pins 114a1 and 114b1 are formed by removing the upper active pins 114a and 114b on both outer side portions of the gate structures 140a and 140b and the epilayer grown from the lower active pins 112a and 112b . As such, the epilayer active pins 114a1 and 114b1 formed on both sides of the gate structures 140a and 140b may include a compressive stress material or a tensile stress material, depending on the channel type of the required transistor. For example, in the case where a p-type transistor is formed, the epilayer active pins 114a1 and 114b1 on both sides of the gate structures 140a and 140b may include a compressive stress material. Specifically, when the lower active pins 112a and 112b are formed of silicon, the upper active pins 114a1 and 114b1 may be made of a material having a larger lattice constant than that of silicon, for example, silicon germanium (SiGe) . Further, in the case where an n-type transistor is formed, the epilayer active pins 114a1 and 114b1 on both sides of the gate structures 140a and 140b may include a tensile stress material. Specifically, when the lower active pins 112a and 112b are formed of silicon, the epilayer active pins 114a1 and 114b1 may be silicon as a tensile stress material or a material having a smaller lattice constant than silicon, for example, Silicon carbide (SiC).

한편, 도 12b에 도시된 바와 같이, 에피 상부 활성 핀(114a1, 114b1)의 높이는 상부 활성 핀(114a, 114b)보다 높을 수 있다. 그에 따라, 게이트 구조물(140a, 140b)의 양 측면의 하부 부분의 일부가 에피 상부 활성 핀(114a1, 114b1)에 의해 둘러싸일 수 있다.On the other hand, as shown in FIG. 12B, the height of the upper active pins 114a1 and 114b1 may be higher than that of the upper active pins 114a and 114b. Accordingly, a part of the lower portions of both side surfaces of the gate structures 140a and 140b may be surrounded by the epilayer active pins 114a1 and 114b1.

덧붙여, 본 실시예에의 반도체 소자(100c)에서, 에피 상부 활성 핀(114a1, 114b1)은 다양한 형상을 가질 수 있다. 예컨대, 제1 방향(x 방향)에 수직하는 단면 상에서 에피 상부 활성 핀(114a1, 114b1)은 다이아몬드, 원, 타원, 다각형 등 다양한 형태를 가질 수 있다. 도 11은 예시적으로 오각형의 다이아몬드 형상을 도시하고 있다.Incidentally, in the semiconductor element 100c according to the present embodiment, the epilayer upper active pins 114a1 and 114b1 can have various shapes. For example, the epilayer upper active pins 114a1 and 114b1 may have various shapes such as a diamond, a circle, an ellipse, and a polygon on a section perpendicular to the first direction (x direction). Fig. 11 shows a pentagonal diamond shape by way of example.

게이트 구조물(140a, 140b)은 소자 분리막(120a, 120b1, 120b2) 상에 활성핀(110a2, 110b2)을 가로질러 제2 방향(y 방향)으로 연장하는 구조로 배치될 수 있다. 도 11에서 하나의 게이트 구조물(140a, 140b)이 배치되고 있지만 제1 방향(x 방향)을 따라 복수 개의 게이트 구조물(140a, 140b)이 배치될 수 있다. 게이트 구조물(140a, 140b)은 제1 영역(A)의 제1 게이트 구조물(140a)과 제2 영역(B)의 제2 게이트 구조물(140b)을 포함할 수 있다. 제1 게이트 구조물(140a)과 제2 게이트 구조물(140b)이 동일한 제2 방향(y 방향)으로 연장하고 있지만 다른 방향으로 연장할 수도 있다.The gate structures 140a and 140b may be arranged in a structure extending in the second direction (y direction) across the active pins 110a2 and 110b2 on the device isolation films 120a, 120b1 and 120b2. Although one gate structure 140a and 140b are disposed in FIG. 11, a plurality of gate structures 140a and 140b may be disposed along the first direction (x direction). The gate structures 140a and 140b may include a first gate structure 140a of the first region A and a second gate structure 140b of the second region B. [ Although the first gate structure 140a and the second gate structure 140b extend in the same second direction (y direction), they may extend in different directions.

게이트 구조물(140a, 140b) 각각은 게이트 절연막(142a, 142b), 하부 메탈 게이트 전극(144a, 144b)과 상부 메탈 게이트 전극(146a, 146b)을 포함할 수 있다. 제1 게이트 구조물(140a)은 제1 활성 핀(110a2)을 감싸는 구조로 형성되고, 제2 게이트 구조물(140b)은 제2 활성 핀(110b2)을 감싸는 구조로 형성될 수 있다. 좀더 구체적으로, 제1 게이트 구조물(140a)은 제1 활성 핀(110a2)의 상부 활성 핀(114a)의 상면과 측면 일부를 감싸고, 제2 게이트 구조물(140b)은 제2 활성 핀(110b2)의 상부 활성 핀(114b)의 상면과 측면 일부를 감싸는 구조로 형성될 수 있다. Each of the gate structures 140a and 140b may include gate insulating films 142a and 142b, lower metal gate electrodes 144a and 144b and upper metal gate electrodes 146a and 146b. The first gate structure 140a may be formed to surround the first active pin 110a2 and the second gate structure 140b may be formed to surround the second active pin 110b2. More specifically, the first gate structure 140a surrounds the top and side portions of the top active pin 114a of the first active pin 110a2 and the second gate structure 140b surrounds the top and side portions of the second active pin 110b2. The upper active pin 114b and the upper active pin 114b.

게이트 절연막(142a, 142b)은 하부 메탈 게이트 전극(144a, 144b)과 활성 핀(110a2, 110b2) 사이에 배치되며, 실리콘산화막, 실리콘질화막, 실리콘산질화막, ONO(oxide/nitride/oxide), 또는 실리콘산화막보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film) 중에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 예컨대, 게이트 절연막(142a, 142b)은 약 10 내지 25의 유전 상수를 가질 수 있다. The gate insulating films 142a and 142b are disposed between the lower metal gate electrodes 144a and 144b and the active pins 110a2 and 110b2 and are formed of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, an ONO (oxide / nitride / And a high-k dielectric film having a dielectric constant higher than that of the silicon oxide film. For example, the gate insulating films 142a and 142b may have a dielectric constant of about 10 to 25.

구체적인 예로서, 게이트 절연막(142a, 142b)은 하프늄옥사이드(HfO2), 지르코늄옥사이드(ZrO2), 티타늄옥사이드(TiO2), 알루미늄옥사이드(Al2O3) 등과 같은 금속산화물, 그들의 실리케이트(silicates) 또는 알루미네이트(aluminates)로 형성될 수 있다. 또한, 게이트 절연막(142a, 142b)은 알루미늄옥시나이트라이드(AlON), 지르코늄옥시나이트라이드(ZrON), 하프늄옥시나이트라이드(HfON), 란타눔옥시나이트라이드(LaON), 이트륨옥시나이트라이드(YON)과 같은 금속질화산화물, 그들의 실리케이트 또는 알루미네이트로 형성될 수 있다. 더 나아가, 게이트 절연막(142a, 142b)은 페로브스카이트형 산화물(perovskite-type oxides), 니오베이트(niobate) 또는 탄탈레이트(tantalate) 시스템 물질, 텅스텐-브론즈(tungsten-bronze) 시스템 물질, 그리고 Bi-layered 페로스카이트 시스템 물질 등으로도 형성될 수 있다. As a specific example, the gate insulating films 142a and 142b may include metal oxides such as hafnium oxide (HfO 2 ), zirconium oxide (ZrO 2 ), titanium oxide (TiO 2 ), aluminum oxide (Al 2 O 3 ) ) Or aluminates. The gate insulating films 142a and 142b may be formed of a material such as aluminum oxynitride (AlON), zirconium oxynitride (ZrON), hafnium oxynitride (HfON), lanthanum oxynitride (LaON), yttrium oxynitride , Silicates thereof, or aluminates thereof. Further, the gate insulating films 142a and 142b may be formed of perovskite-type oxides, niobate or tantalate system materials, tungsten-bronze system materials, and Bi -layered perovskite system material or the like.

이러한 게이트 절연막(142a, 142b)은 CVD(chemical cpor deposition), LPCVD(low presure CVD), APCVD(atmospheric Pressure CVD), LTCVD(low temperature CVD), PECVD(plasma enhanced CVD), ALCVD(atomic layer CVD) 또는 ALD(atomic layer deposition), PVD(physical vapor deposition) 등 다양한 증착 방법으로 형성될 수 있다. 한편, 도시된 바와 같이 게이트 절연막(142a, 142b)은 하부 메탈 게이트 전극(144a, 144b)과 활성 핀(110a2, 110b2) 사이뿐만 아니라, 스페이서(130a, 130b)와 하부 메탈 게이트 전극(144a, 144b) 사이에도 형성될 수 있다.The gate insulating films 142a and 142b may be formed by a chemical vapor deposition (CVD) process, a low pressure CVD (LPCVD) process, an atmospheric pressure CVD (APCVD) process, a low temperature CVD process, a plasma enhanced CVD (PECVD) process, Or atomic layer deposition (ALD), physical vapor deposition (PVD), or the like. The gate insulating films 142a and 142b are formed not only between the lower metal gate electrodes 144a and 144b and the active fins 110a2 and 110b2 but also between the spacers 130a and 130b and the lower metal gate electrodes 144a and 144b ). ≪ / RTI >

하부 메탈 게이트 전극(144a, 144b)은 게이트 절연막(142a, 142b) 상에 형성될 수 있다. 이러한 하부 메탈 게이트 전극(144a, 144b)은 예컨대, TiN, TaN, TaC, TaCN, TiAl, TiAlC 중 적어도 하나를 포함하여 형성될 수 있다. 하부 메탈 게이트 전극(144a, 144b)은 일함수 조절막 및/또는 장벽 메탈막의 기능을 할 수 있다. 그에 따라, 하부 메탈 게이트 전극(144a, 144b)은 장벽 메탈막을 포함하거나 또는 장벽 메탈막과 별도로 형성될 수 있다. 또한, 하부 메탈 게이트 전극(144a, 144b)은 메탈막 위에 다른 도전막이 증착될 때 증착을 용이하게 하기 위한 접착막(wetting layer) 역할을 할 수도 있다.The lower metal gate electrodes 144a and 144b may be formed on the gate insulating films 142a and 142b. The lower metal gate electrodes 144a and 144b may include at least one of TiN, TaN, TaC, TaCN, TiAl, and TiAlC. The lower metal gate electrodes 144a and 144b may function as a work function adjusting film and / or a barrier metal film. Accordingly, the lower metal gate electrodes 144a and 144b may include a barrier metal film or be formed separately from the barrier metal film. Further, the lower metal gate electrodes 144a and 144b may serve as a wetting layer for facilitating the deposition when another conductive film is deposited on the metal film.

상부 메탈 게이트 전극(146a, 146b)은 하나의 메탈막으로 형성될 수도 있고, 적어도 2개의 메탈막을 포함하여 형성될 수 있다. 예컨대, 상부 메탈 게이트 전극(146a, 146b)은 장벽 메탈막 및 전극 메탈막을 포함할 수 있다. 여기서, 상기 장벽 메탈막은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있고 단일층 또는 다중층으로 이루어질 수 있다. 상기 전극 메탈막은 Al, Cu 또는 W 중 적어도 하나를 포함하여 형성될 수 있다. 예컨대, 상기 전극 메탈막은 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 또한, 상기 전극 메탈막은 Al, Au, Be, Bi, Co, Cu, Hf, In, Mn, Mo, Ni, Pb, Pd, Pt, Rh, Re, Ru, Ta, Te, Ti, W, Zn, Zr 중의 하나 또는 그 이상을 포함할 수 있고, 하나 또는 둘 이상의 적층 구조를 포함할 수도 있다. 상기 장벽 메탈막 및 전극 메탈막은 PVD 또는 CVD 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.The upper metal gate electrodes 146a and 146b may be formed of one metal film or may include at least two metal films. For example, the upper metal gate electrodes 146a and 146b may include a barrier metal film and an electrode metal film. The barrier metal layer may include at least one material selected from W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, Lt; / RTI > The electrode metal film may include at least one of Al, Cu, and W. For example, the electrode metal layer may be made of Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, or W alloy. The electrode metal film may be formed of a metal such as Al, Au, Be, Bi, Co, Cu, Hf, In, Mn, Mo, Ni, Pb, Pd, Pt, Rh, Re, Ru, Ta, Zr, and may include one or two or more laminated structures. The barrier metal film and the electrode metal film may be formed by a PVD or CVD process, but are not limited thereto.

한편, 게이트 구조물(140a, 140b)은, 게이트 절연막(142a, 142b)과 하부 메탈 게이트 전극(144a, 144b) 사이 및/또는 하부 메탈 게이트 전극(144a, 144b)과 상부 메탈 게이트 전극(146a, 146b) 사이에 일함수 조절막을 포함할 수 있다. 상기 일함수 조절막은 예컨대, TiN, TaC, TaN 및 TaCN 중 적어도 하나를 포함하여 형성될 수 있다. 좀더 구체적으로 설명하면, 게이트 구조물(140a, 140b)은 형성하고자 하는 트랜지스터의 채널형에 따라, p형 메탈 게이트 전극 또는 n형 메탈 게이트 전극을 포함할 수 있다. 예컨대, 반도체 기판(101) 상에 서로 이격된 제1 활성 영역 및 제2 활성 영역이 정의되고, 제1 활성 영역에는 PMOS가 형성되고, 제2 활성 영역에는 NMOS가 형성되는 경우, PMOS를 구성하는 게이트 구조물(140a, 140b)은 p형 메탈 게이트 전극을 포함하고, NMOS를 구성하는 게이트 구조물(140a, 140b)은 n형 메탈 게이트 전극을 포함할 수 있다. 한편, 상기 일함수 조절막은 p형 메탈 게이트 전극 하부에만 형성되고 n형 메탈 게이트 전극 하부에는 형성되지 않을 수 있다.Meanwhile, the gate structures 140a and 140b are formed between the gate insulating films 142a and 142b and the lower metal gate electrodes 144a and 144b and / or between the lower metal gate electrodes 144a and 144b and the upper metal gate electrodes 146a and 146b Lt; RTI ID = 0.0 > a < / RTI > The work function adjusting film may be formed, for example, including at least one of TiN, TaC, TaN, and TaCN. More specifically, the gate structures 140a and 140b may include a p-type metal gate electrode or an n-type metal gate electrode, depending on the channel type of the transistor to be formed. For example, when a first active region and a second active region are defined on a semiconductor substrate 101, PMOS is formed in the first active region, and NMOS is formed in the second active region, The gate structures 140a and 140b include p-type metal gate electrodes, and the gate structures 140a and 140b constituting the NMOS may include n-type metal gate electrodes. On the other hand, the work function adjusting film may be formed only under the p-type metal gate electrode and not under the n-type metal gate electrode.

게이트 구조물(140a, 140b)의 양 측면에는 스페이서(130a, 130b)가 형성될 수 있다. 구체적으로 게이트 구조물(140a, 140b)의 게이트 절연막(142a, 142b)의 양 측면에 스페이서(130a, 130b)가 형성될 수 있다. 스페이서(130a, 130b)는 게이트 구조물(140a, 140b)의 양 측면을 감싸는 구조로 제2 방향(y 방향)으로 연장하는 구조를 가지며, 또한, 게이트 구조물(140a, 140b)과 유사하게 활성 핀(110a2, 110b2)을 가로지르며 활성 핀(110a2, 110b2)의 상면과 측면을 둘러싸는 구조를 가질 수 있다. Spacers 130a and 130b may be formed on both sides of the gate structures 140a and 140b. Specifically, spacers 130a and 130b may be formed on both sides of the gate insulating films 142a and 142b of the gate structures 140a and 140b. The spacers 130a and 130b extend in the second direction (y direction) with a structure that surrounds both sides of the gate structures 140a and 140b. 110a2, 110b2 and surrounds the top and sides of the active pins 110a2, 110b2.

스페이서(130a, 130b)는 또한 도 12b에 도시된 바와 같이 에피 상부 활성 핀(114a1, 114b1)과 게이트 구조물(140a, 140b) 사이에 배치될 수 있고, 에피 상부 활성 핀(114a1, 114b1)은 스페이서(130a, 130b)의 하부 부분을 감쌀 수 있다. 이러한 스페이서(130a, 130b)는 예컨대, 실리콘 산화막 또는 실리콘 질화막 또는 실리콘산질화막 및 이들의 조합 중 적어도 하나를 포함하여 형성될 수 있다. The spacers 130a and 130b may also be disposed between the epilayer upper active pins 114a1 and 114b1 and the gate structures 140a and 140b as shown in Figure 12b and the epilayer upper active pins 114a1 and 114b1 may be disposed between the spacers & (130a, 130b). The spacers 130a and 130b may be formed to include at least one of, for example, a silicon oxide film or a silicon nitride film or a silicon oxynitride film and a combination thereof.

본 실시예의 반도체 소자(100c)에서도, 제1 영역(A)에 형성된 제1 활성 핀(110a2)은 대칭 구조를 가지며, 제2 영역(B)에 형성된 제2 활성 핀(110b2)은 대칭 구조를 가질 수 있다. 좀더 구체적으로는, 제1 게이트 구조물(140a)에 의해 둘러싸인 제1 활성 핀(110a2) 부분은 대칭 구조를 가지며, 제2 게이트 구조물(140b)에 의해 둘러싸인 제2 활성 핀(110b2) 부분은 비대칭 구조를 가질 수 있다. 전술한 바와 같이, 게이트 구조물(140a, 140b)의 하부에 하부 활성 핀(112a, 112b)과 상부 활성 핀(114a, 114b)이 배치되고, 그러한 하부 활성 핀(112a, 112b)과 상부 활성 핀(114a, 114b)은 도 1 및 도 2에의 반도체 소자(100)에서 설명한 하부 활성 핀(112a, 112b)과 상부 활성 핀(114a, 114b)과 동일한 구조를 가질 수 있다.The first active pin 110a2 formed in the first region A has a symmetrical structure and the second active pin 110b2 formed in the second region B has a symmetric structure in the semiconductor device 100c of this embodiment Lt; / RTI > More specifically, the portion of the first active pin 110a2 surrounded by the first gate structure 140a has a symmetrical structure, and the portion of the second active pin 110b2 surrounded by the second gate structure 140b has an asymmetric structure Lt; / RTI > The lower active pins 112a and 112b and the upper active pins 114a and 114b are disposed below the gate structures 140a and 140b and the lower active pins 112a and 112b and the upper active pins 114a and 114b may have the same structure as the lower active pins 112a and 112b and the upper active pins 114a and 114b described in the semiconductor device 100 of FIGS.

결국, 본 실시예의 반도체 소자(100c)는 제1 영역(A)과 제2 영역(B)에 다른 개수 및 다른 구조로 제1 활성 핀들(110a2)과 제2 활성 핀들(110b2)이 형성됨으로써, 전체 반도체 소자의 신뢰성 및 동작 성능 향상에 기여할 수 있다.As a result, the semiconductor device 100c of the present embodiment has the first active pins 110a2 and the second active pins 110b2 formed in different numbers and different structures in the first and second regions A and B, Thereby contributing to improvement in reliability and operation performance of the entire semiconductor device.

한편, 본 실시예의 반도체 소자(100c)에서, 게이트 구조물의 구조는 전술한 게이트 구조물(140a, 140b)의 구조에 한정되는 것은 아니다. 예컨대, 전술한 게이트 구조물(140a, 140b)과 다른 다양한 구조의 게이트 구조체들이 본 실시예의 반도체 소자(100c)에 적용될 수 있다. 또한, 도 1 및 도 2의 반도체 소자(100), 도 8의 반도체 소자(100a) 및 도 10의 반도체 소자(100b)에도 게이트 구조물(140a, 140b)과 다른 구조의 게이트 구조물들이 적용될 수 있다. 또한, 에피 상부 활성 핀(114a1, 114b1)을 포함한 제1 활성 핀(110a2, 110b2)의 구조는 도 1 및 도 2의 반도체 소자(100)뿐만 아니라, 도 8의 반도체 소자(100a) 및 도 10의 반도체 소자(100b)에도 적용될 수 있다.
On the other hand, in the semiconductor device 100c of the present embodiment, the structure of the gate structure is not limited to the structure of the gate structures 140a and 140b described above. For example, gate structures 140a and 140b described above and gate structures of various structures can be applied to the semiconductor device 100c of this embodiment. Gate structures having structures different from those of the gate structures 140a and 140b may also be applied to the semiconductor device 100 of FIGS. 1 and 2, the semiconductor device 100a of FIG. 8, and the semiconductor device 100b of FIG. The structure of the first active pins 110a2 and 110b2 including the epilayer active pins 114a1 and 114b1 is not limited to the semiconductor device 100 of Figs. 1 and 2, but also the semiconductor device 100a of Fig. 8 and Fig. 10 The semiconductor device 100b of FIG.

도 13a 내지 도 20b는 본 발명의 일 실시예에 따른 도 1의 반도체 소자를 제조하는 과정을 보여주는 평면도들 및 단면도들로서, 도 13a, 14a, ..., 도 20a는 도 1의 반도체 소자에 대한 평면도들이고, 도 13b, 14b, ..., 도 20b는 도 2의 반도체 소자에 대한 단면도에 대응하는 단면도들로서, 각각 도 13a, 14a, ..., 도 20a의 Ⅳ-IV'부분을 절단한 단면도들이다.FIGS. 13A to 20B are plan views and cross-sectional views illustrating a process of manufacturing the semiconductor device of FIG. 1 according to an embodiment of the present invention, wherein FIGS. 13A, 14A, Sectional view corresponding to the cross-sectional view of the semiconductor device of FIG. 2, and cutting the portions IV-IV 'of FIGS. 13A, 14A, Sectional views.

도 13a 및 도 13b를 참조하면, 제1 영역(A)과 제2 영역(B)이 정의된 반도체 기판(101)을 준비한다. 반도체 기판(101)은 예컨대, 실리콘 벌크 기판 또는 SOI 기판일 수도 있다. 반도체 기판(101)에 대한 좀더 구체적인 내용은 도 1 및 도 2의 반도체 소자(100)에서 설명한 바와 같다.13A and 13B, a semiconductor substrate 101 in which a first region A and a second region B are defined is prepared. The semiconductor substrate 101 may be, for example, a silicon bulk substrate or an SOI substrate. The details of the semiconductor substrate 101 are the same as those described in the semiconductor device 100 of FIGS.

반도체 기판(101) 상에 하드 마스크 구조물을 형성한다. 상기 하드 마스크 구조물은 활성 핀을 형성하기 위한 복수의 하드 마스크들이 적층된 구조를 가질 수 있다. 본 실시예에서, 상기 하드 마스크 구조물은 이중층의 서로 다른 박막들로 형성될 수 있다. 예컨대, 상기 하드 마스크 구조물은 실리콘질화막(150a, 150b)과 폴리실리콘막(160a, 160b)을 포함할 수 있다. 폴리실리콘막(160a, 160b) 대신 실리콘산화막이 형성될 수도 있다. 상기 하드 마스크 구조물이 이중층 구조에 한정되는 것은 아니다. 예컨대, 상기 하드 마스크 구조물은 패드산화막, 실리콘질화막, 실리콘산화막, 폴리실리콘막 등, 4층 이상의 서로 다른 박막들을 포함할 수도 있다. A hard mask structure is formed on the semiconductor substrate 101. The hard mask structure may have a structure in which a plurality of hard masks for forming active pins are stacked. In this embodiment, the hard mask structure may be formed of different thin films of the bilayer. For example, the hard mask structure may include silicon nitride films 150a and 150b and polysilicon films 160a and 160b. Instead of the polysilicon films 160a and 160b, a silicon oxide film may be formed. The hard mask structure is not limited to the bilayer structure. For example, the hard mask structure may include four or more different thin films such as a pad oxide film, a silicon nitride film, a silicon oxide film, and a polysilicon film.

폴리실리콘막(160a, 160b) 상에 더미 마스크 패턴(170a, 170b)을 형성한다. 더미 마스크 패턴(170a, 170b)은 제1 방향(x 방향)으로 연장하는 라인 형상을 가질 수 있다. 후속 공정에서, 더미 마스크 패턴(170a, 170b)의 양 측면에 스페이서 형태의 실제 마스크 패턴이 형성될 수 있다. 그러므로 더미 마스크 패턴(170a, 170b)은 상기 마스크 패턴이 형성되어야 하는 위치를 고려하여, 적절한 위치 및 제2 방향(y 방향) 폭을 가지고 형성될 수 있다. 예컨대, 더미 마스크 패턴(170a, 170b) 제2 방향 폭은 상기 마스크 패턴들 간의 거리에 해당할 수 있고, 또한, 더미 마스크 패턴들(170a, 170b) 간의 간격은 2개의 상기 마스크 패턴들 폭과 상기 마스크 패턴들 간의 거리의 합에 해당할 수 있다.Dummy mask patterns 170a and 170b are formed on the polysilicon films 160a and 160b. The dummy mask patterns 170a and 170b may have a line shape extending in the first direction (x direction). In a subsequent process, a real mask pattern in the form of a spacer may be formed on both sides of the dummy mask patterns 170a and 170b. Therefore, the dummy mask patterns 170a and 170b can be formed at appropriate positions and in a second direction (y direction) width, taking into consideration the position where the mask pattern should be formed. For example, the second directional width of the dummy mask patterns 170a and 170b may correspond to the distance between the mask patterns, and the interval between the dummy mask patterns 170a and 170b may correspond to the widths of the two mask patterns 170a and 170b. May correspond to the sum of the distances between the mask patterns.

더미 마스크 패턴(170a, 170b)은 폴리실리콘막(160a, 160b)에 대해 식각 선택비가 있는 물질로 형성될 수 있다. 즉, 더미 마스크 패턴(170a, 170b)은, 더미 마스크 패턴(170a, 170b)을 식각하는 공정에서, 폴리실리콘막(160a, 160b)이 거의 식각되지 않는 물질로 형성될 수 있다. 예컨대, 더미 마스크 패턴(170a, 170b)은 실리콘 질화물 또는 실리콘 산화물과 같은 물질을 사용하여 형성할 수 있다. 다른 예로, 더미 마스크 패턴(170a, 170b)은 탄소 함량이 많은 ACL(Amorphous Carbon Layer)나 SOH(Spin On Hardmark) 등으로 형성될 수도 있다.
The dummy mask patterns 170a and 170b may be formed of a material having an etch selectivity to the polysilicon films 160a and 160b. That is, the dummy mask patterns 170a and 170b may be formed of a material in which the polysilicon films 160a and 160b are hardly etched in the step of etching the dummy mask patterns 170a and 170b. For example, the dummy mask patterns 170a and 170b may be formed using a material such as silicon nitride or silicon oxide. As another example, the dummy mask patterns 170a and 170b may be formed of an amorphous carbon layer (ACL) or a spin on hard mask (SOH) having a large carbon content.

도 14a 및 도 14b를 참조하면, 더미 마스크 패턴(170a, 170b)의 표면 및 상기 하드 마스크 구조물 상면에 스페이서 박막을 형성한다. 상기 스페이서 박막은 상기 더미 마스크 패턴(170a, 170b) 및 폴리실리콘막(160a, 160b)에 대해 각각 식각 선택비가 있는 물질을 사용할 수 있다. 즉, 상기 스페이서 박막은, 상기 스페이서 박막을 식각하는 공정에서, 폴리실리콘막(160a, 160b) 및 더미 마스크 패턴(170a, 170b)이 거의 식각되지 않는 물질로 형성될 수 있다. 또한, 상기 스페이서 박막은, 더미 마스크 패턴(170a, 170b)을 식각하는 공정에서, 상기 스페이서 박막이 거의 식각되지 않는 물질로 형성될 수 있다. 예컨대, 더미 마스크 패턴(170a, 170b)이 실리콘 질화물 또는 SOH로 형성된 경우, 상기 스페이서 박막은 실리콘산화물로 형성될 수 있다.14A and 14B, a spacer thin film is formed on the surface of the dummy mask patterns 170a and 170b and on the upper surface of the hard mask structure. The spacer thin film may use a material having an etch selectivity for the dummy mask patterns 170a and 170b and the polysilicon films 160a and 160b, respectively. That is, the spacer thin film may be formed of a material in which the polysilicon films 160a and 160b and the dummy mask patterns 170a and 170b are hardly etched in the step of etching the spacer thin film. In addition, in the step of etching the dummy mask patterns 170a and 170b, the spacer thin film may be formed of a material substantially etched away from the spacer thin film. For example, when the dummy mask patterns 170a and 170b are formed of silicon nitride or SOH, the spacer thin film may be formed of silicon oxide.

상기 스페이서 박막을 식각하여 더미 마스크 패턴(170a, 170b)의 양 측벽에 스페이서 형태의 제1 마스크 패턴들(180a, 180b)을 형성한다. 후속 공정에서, 제1 마스크 패턴(180a, 180b)은 상기 활성 핀들을 형성하기 위한 식각 마스크 패턴으로 제공될 수 있다. 따라서, 제1 마스크 패턴(180a, 180b)은 활성 핀들이 형성될 영역에 대응하도록 배치될 수 있다. 또한, 제1 마스크 패턴(180a, 180a)은 제1 영역(A)에 형성되는 제1 활성 핀과 제2 영역(B)에 형성되는 제2 활성 핀의 제2 방향(y 방향) 폭에 대응하는 폭을 가질 수 있다.
The spacer thin film is etched to form first mask patterns 180a and 180b in the form of spacers on both side walls of the dummy mask patterns 170a and 170b. In a subsequent process, the first mask patterns 180a and 180b may be provided as an etch mask pattern for forming the active pins. Accordingly, the first mask patterns 180a and 180b can be arranged to correspond to the regions in which the active pins are to be formed. The first mask patterns 180a and 180a correspond to the widths of the first active pin formed in the first region A and the second active pin formed in the second region B in the second direction . ≪ / RTI >

도 15a 및 도 15b를 참조하면, 더미 마스크 패턴(170a, 170b)을 제거한다. 따라서, 상기 하드 마스크 구조물 상에는 스페이서 형상을 갖는 제1 마스크 패턴들(180a1, 180b1)만이 남을 수 있다. 한편, 더미 마스크 패턴(170a, 170b)을 제거하기 전이나, 제거한 후에, 제1 마스크 패턴들(180a, 180b) 각각을 여러 부분으로 끊은 커팅 공정이 수행될 수 있다. 제1 마스크 패턴들(180a, 180b)의 커팅 공정은 결국 하부에 형성되는 활성 핀들을 끊은 것에 해당하므로, 핀 커팅 공정으로 명명될 수 있다. 한편, 핀 커팅 공정은 현 단계가 아닌 활성 핀들이 형성된 후에 수행될 수도 있다.
15A and 15B, the dummy mask patterns 170a and 170b are removed. Therefore, only the first mask patterns 180a1 and 180b1 having a spacer shape may remain on the hard mask structure. On the other hand, before or after removing the dummy mask patterns 170a and 170b, the first mask patterns 180a and 180b may be cut into a plurality of portions. Since the cutting process of the first mask patterns 180a and 180b corresponds to the breaking of the active pins formed at the bottom, it may be called a pin cutting process. On the other hand, the pin cutting process may be performed after active pins other than the current step are formed.

도 16a 및 도 16b를 참조하면, 제1 마스크 패턴들(180a1, 180b1)을 식각 마스크로 사용하여, 상기 하드 마스크 구조물을 차례로 식각한다. 상기 식각 공정을 통해, 하드 마스크 패턴이 형성될 수 있다. 상기 하드 마스크 패턴은 실리콘질화막 패턴(150a1, 150b1)과 폴리실리콘막 패턴(160a1, 160b1)을 포함할 수 있다. 계속해서, 하드 마스크 패턴을 식각 마스크로 이용하여 반도체 기판(101)을 식각하여 제1 방향(x 방향)을 연장하는 제1 트렌치(Ts)를 형성함으로써, 제1 방향(x 방향)으로 연장하는 활성 핀들(110a3, 110b3)을 형성한다. 구체적으로, 제1 영역(A)에 제1 활성 핀들(110a3)을 형성하고, 제2 영역(B)에 제2 활성 핀들(110b3)을 형성한다.16A and 16B, the hard mask structure is sequentially etched using the first mask patterns 180a1 and 180b1 as an etch mask. Through the etching process, a hard mask pattern can be formed. The hard mask pattern may include silicon nitride film patterns 150a1 and 150b1 and polysilicon film patterns 160a1 and 160b1. Subsequently, the first trench Ts extending in the first direction (x direction) is formed by etching the semiconductor substrate 101 by using the hard mask pattern as an etching mask to form the first trench Ts extending in the first direction Thereby forming active pins 110a3 and 110b3. Specifically, the first active pins 110a3 are formed in the first region A and the second active pins 110b3 are formed in the second region B.

한편, 활성 핀들(110a3, 110b3) 형성 공정 중에, 상기 하드 마스크 패턴의 두께가 얇아질 수 있다. 예컨대, 폴리실리콘막 패턴(160a1, 160b1)의 두께가 얇아질 수 있다.
Meanwhile, during the process of forming the active pins 110a3 and 110b3, the thickness of the hard mask pattern may be thinned. For example, the thickness of the polysilicon film patterns 160a1 and 160b1 may be thinned.

도 17a 및 도 17b를 참조하면, 제1 트렌치(Ts)를 채우고, 활성 핀들(110a3, 110b3)을 덮는 절연막을 형성한다. 예컨대, 절연막은 실리콘산화막으로 형성할 수 있다. 물론, 절연막의 재질이 실리콘산화막에 한정되는 것은 아니다. 제1 트렌치(Ts)를 채우는 공정은 FCVD(Flowable Chemical Vapor Deposition) 공정을 통해 수행할 수 있다. FCVD 공정은 증착 물질의 유동성을 이용하여 트렌치 등의 간극을 채우는 공정으로서, 기존의 절연 물질을 바꾸어 물질 간의 표면 장력을 이용해 20㎚ 이하의 간극도 절연물질로 채울 수 있다.17A and 17B, the first trench Ts is filled and an insulating film covering the active pins 110a3 and 110b3 is formed. For example, the insulating film can be formed of a silicon oxide film. Of course, the material of the insulating film is not limited to the silicon oxide film. The process of filling the first trench Ts can be performed through a FCVD (Flowable Chemical Vapor Deposition) process. The FCVD process is a process of filling the gaps such as trenches by utilizing the fluidity of the evaporation material, and the gap of 20 nm or less can be filled with the insulating material by using the surface tension between the materials by changing the existing insulation material.

제1 트렌치(Ts)를 채우고 활성 핀들(110a3, 110b3)을 덮는 절연막을 형성한 후, 절연막에 대한 평탄화 공정을 수행하여 활성 핀들(110a3, 110b3) 사이에 제1 절연막(120a3, 120b3)을 형성한다. 평탄화 공정은 예컨대 CMP(Chemical Mechanical Poloshing) 공정을 통해 수행할 수 있다. 평탄화 공정을 통해 활성 핀들(110a3, 110b3)의 상면이 제1 절연막(120a3, 120b3)의 상면으로부터 노출될 수 있다. 즉, 활성 핀들(110a3, 110b3)의 측면은 제1 절연막(120a3, 120b3)에 의해 둘러싸일 수 있다.
After forming the insulating film filling the first trench Ts and covering the active pins 110a3 and 110b3, the first insulating films 120a3 and 120b3 are formed between the active fins 110a3 and 110b3 by performing a planarization process on the insulating film do. The planarization process can be performed by, for example, a CMP (Chemical Mechanical Poloshing) process. The top surfaces of the active pins 110a3 and 110b3 may be exposed from the top surfaces of the first insulating films 120a3 and 120b3 through the planarization process. That is, the side surfaces of the active pins 110a3 and 110b3 may be surrounded by the first insulating films 120a3 and 120b3.

도 18a 및 도 18b를 참조하면, 평탄화 공정 후, 반도체 기판(101)의 결과물 상에 소정 영역을 덮는 포토마스크 패턴(190a, 190b)을 형성한다. 포토마스크 패턴(190a, 190b)은 소정 영역에 포함되는 활성 핀들의 개수를 제한하기 위하여 형성될 수 있다. 예컨대, 제1 영역(A)의 소정 영역에 활성 핀들(110a3)이 3개 이상 포함되도록 제1 포토마스크 패턴(190a)이 형성되고, 제2 영역(B)의 소정 영역에 활성 핀들(110b3)이 2개 포함되도록 제2 포토마스크 패턴(190a)이 형성될 수 있다.18A and 18B, after the planarization process, photomask patterns 190a and 190b covering a predetermined region on the resultant semiconductor substrate 101 are formed. The photomask patterns 190a and 190b may be formed to limit the number of active fins included in a predetermined region. For example, a first photomask pattern 190a is formed so as to include three or more active pins 110a3 in a predetermined region of the first region A, active pins 110b3 are formed in a predetermined region of the second region B, The second photomask pattern 190a may be formed.

이와 같은 포토마스크 패턴(190a, 190b)에 의한 활성 핀들(110a3, 110b3)의 개수가 제한되므로, 차후 공정에서 활성 핀들의 대칭 구조 여부는 포토마스크 패턴(190a, 190b)의 형태에 의해 결정될 수 있다. 다시 말해서, 포토마스크 패턴(190a, 190b)이 활성 핀들을 하나 또는 3개 이상 덮도록 형성되는 경우에 해당 활성 핀들이 차후 대칭 구조의 활성 핀들로 되는 반면, 포토마스크 패턴(190a, 190b)이 2개의 활성 핀들만을 덮도록 형성되는 경우에 해당 활성 핀들이 차후 비대칭 구조의 활성 핀들이 될 수 있다.
Since the number of the active pins 110a3 and 110b3 is limited by the photomask patterns 190a and 190b, the symmetrical structure of the active fins in a subsequent process can be determined by the shape of the photomask patterns 190a and 190b . In other words, in the case where the photomask patterns 190a and 190b are formed so as to cover one or more active pins, the active pins become active pins having a symmetrical structure in the future, while the photomask patterns 190a and 190b are formed in two The active pins may become active pins of an asymmetric structure in the case where the active pins are formed to cover only the active pins.

도 19a 및 도 19b를 참조하면, 포토마스크 패턴(190a, 190b)을 식각 마스크로 하여 하부의 반도체 기판(101), 활성 핀들(110a3, 110b3), 및 제1 절연막(120a3, 120b3)을 식각하여 제2 트렌치(Td)를 형성한다. 제2 트렌치(Td)는 도 1 및 도 2의 반도체 소자(100)에서의 외곽 제2 트렌치(Tr2e)에 대응할 수 있다. 한편, 제1 트렌치(Ts)는 도 1 및 도 2의 반도체 소자(100)에서의 제1 트렌치(Tr1) 또는 중심 제2 트렌치(Tr2c)에 대응할 수 있다. 그에 따라, 제2 트렌치(Td)의 깊이와 제2 방향(y 방향) 폭은 제1 트렌치(Ts)의 깊이와 제2 방향(y 방향) 폭보다 클 수 있다. 경우에 따라, 제2 트렌치(Td)의 깊이와 제2 방향(y 방향) 폭은 제1 트렌치(Ts)의 깊이와 제2 방향(y 방향) 폭과 동일하거나 더 작을 수도 있다.19A and 19B, the semiconductor substrate 101, the active fins 110a3 and 110b3, and the first insulating films 120a3 and 120b3 are etched using the photomask patterns 190a and 190b as an etching mask, Thereby forming a second trench Td. The second trench Td may correspond to the second outer trench Tr2e in the semiconductor device 100 of Figs. On the other hand, the first trench Ts may correspond to the first trench Tr1 or the center second trench Tr2c in the semiconductor device 100 of Figs. 1 and 2. Thus, the depth of the second trench Td and the width in the second direction (y direction) may be greater than the depth of the first trench Ts and the width in the second direction (y direction). In some cases, the depth of the second trench Td and the width in the second direction (y direction) may be equal to or less than the depth of the first trench Ts and the width in the second direction (y direction).

제2 트렌치(Td) 형성 후, 제2 트렌치(Td)를 채우고, 활성 핀들(110a3, 110b3)과 제1 절연막(120a3, 120b3)을 덮는 절연막을 형성한다. 예컨대, 절연막은 제1 절연막(120a3, 120b3)과 같은 실리콘산화막으로 형성할 수 있다. 물론, 절연막의 재질이 실리콘산화막에 한정되는 것은 아니다. 제2 트렌치(Td)를 채우는 공정 역시 FCVD 공정을 통해 수행할 수 있다. 다만, 제2 트렌치(Td)의 폭은 비교적 크므로 FCVD 공정이 아닌 일반 증착 공정을 통해 제2 트렌치(Td)를 채울 수도 있다. After forming the second trench Td, the second trench Td is filled and an insulating film covering the active fins 110a3 and 110b3 and the first insulating films 120a3 and 120b3 is formed. For example, the insulating film can be formed of a silicon oxide film such as the first insulating films 120a3 and 120b3. Of course, the material of the insulating film is not limited to the silicon oxide film. The process of filling the second trench Td can also be performed through the FCVD process. However, since the width of the second trench Td is relatively large, the second trench Td may be filled through a general deposition process other than the FCVD process.

제2 트렌치(Td)를 채우고 활성 핀들(110a3, 110b3)과 제1 절연막(120a3, 120b3)을 덮는 절연막을 형성한 후, 절연막에 대한 평탄화 공정을 수행하여 제2 절연막(120a4, 120b4)을 형성한다. 평탄화 공정은 예컨대 CMP 공정을 통해 수행할 수 있다. 제4 절연막(120a4, 120b4)은 예컨대, 도 1 및 도 2의 반도체 소자에서, 외곽 제2 소자 분리막(120b2)에 대응할 수 있다.
The second trench Td is filled and an insulating film covering the active pins 110a3 and 110b3 and the first insulating films 120a3 and 120b3 is formed and then a planarization process for the insulating film is performed to form the second insulating films 120a4 and 120b4 do. The planarization process can be performed, for example, by a CMP process. The fourth insulating films 120a4 and 120b4 may correspond to the outer second isolation film 120b2, for example, in the semiconductor devices of Figs. 1 and 2.

도 20a 및 도 20b를 참조하면, 제1 절연막(120a3, 120b3) 및 제2 절연막(120a4, 120b4)의 상부 부분을 일부 제거하는 방법으로 제1 절연막(120a3, 120b3) 및 제2 절연막(120a4, 120b4)에 대한 리세스(recess) 공정을 수행한다.20A and 20B, the first insulating layers 120a3 and 120b3 and the second insulating layers 120a4 and 120b2 may be formed by partially removing the upper portions of the first insulating layers 120a3 and 120b3 and the second insulating layers 120a4 and 120b4, 120b4, respectively.

일부 실시예들에서, 제1 절연막(120a3, 120b3) 및 제2 절연막(120a4, 120b4)에 대한 리세스 공정을 수행하기 위하여, 건식 식각, 습식 식각, 또는 건식 및 습식을 조합한 식각 공정을 이용할 수 있다. 예컨대, 제1 절연막(120a3, 120b3) 및 제2 절연막(120a4, 120b4)은 건식 식각 공정, 예를 들면 RIE (reactive ion etching) 공정을 이용하여 상부 일부를 제거할 수 있다.In some embodiments, dry etching, wet etching, or an etching process combining dry etching and wet etching may be used to perform the recess process for the first insulating films 120a3 and 120b3 and the second insulating films 120a4 and 120b4. . For example, the first insulating layers 120a3 and 120b3 and the second insulating layers 120a4 and 120b4 may be partially removed using a dry etching process, for example, a reactive ion etching (RIE) process.

제1 절연막(120a3, 120b3) 및 제2 절연막(120a4, 120b4)에 대한 리세스 공정을 수행하는 동안, 제1 영역(A)과 제2 영역(B)에서 노출되는 활성 핀들(120a3, 120b3)의 일부 소모될 수 있다. 활성 핀들(120a3, 120b3)의 상부에서 일부가 소모되는 원인은 활성 핀들(120a3, 120b3)의 상부가 식각 분위기 및/또는 세정 분위기에 노출되고, 이에 따라 식각, 산화 및/또는 세정에 의해 소모됨으로써 야기될 수 있다. The active pins 120a3 and 120b3 exposed in the first and second regions A and B during the recess process for the first insulating films 120a3 and 120b3 and the second insulating films 120a4 and 120b4, Some of which may be consumed. Part of the depletion at the top of active pins 120a3 and 120b3 is caused by the fact that the tops of active pins 120a3 and 120b3 are exposed to the etching and / or cleaning environment and thus are consumed by etching, oxidation and / or cleaning Can be caused.

이와 같이 리세스 공정을 통해 활성 핀들(120a3, 120b3)의 상부 부분이 소자 분리막(120a, 120a2, 120b1, 120b2)으로부터 돌출되면서 표면이 일부 소모됨으로써, 도 1 및 도 2의 반도체 소자(100)의 상부 활성 핀들(114a, 114b)과 같은 대칭 및/또는 비대칭의 구조의 활성 핀들이 형성될 수 있다.The upper portions of the active pins 120a3 and 120b3 protrude from the device isolation films 120a, 120a2, 120b1, and 120b2 through the recess process, thereby partially consuming the surface of the semiconductor device 100, Active pins of a symmetric and / or asymmetric structure, such as top active pins 114a, 114b, may be formed.

구체적으로 설명하면, 제1 절연막(120a3, 120b3)의 제2 방향(y 방향) 폭이 좁고, 그에 따라, 활성 핀(110a3, 110b3) 사이도 좁아, 상부 활성 핀(114a, 114b)을 돌출시키는 리세스 공정에서, 에천트가 중심 부분에 많이 도달하여 중심 부분이 많이 식각될 수 있다. 한편, 에지 부분의 경우, 어느 정도 깊이가 되면 에천트가 제1 절연막(120a3, 120b3)의 상면에 도달하기 전에 활성 핀(110a3, 110b3)의 측면에 먼저 도달하여 활성 핀(110a3, 110b3)의 측면을 식각함으로써, 활성 핀(110a3, 110b3)의 측면이 수직에 가까운 프로파일이 형성될 수 있다. 이러한 이유로, 제1 절연막(120a3, 120b3)에 접하는 활성 핀(110a3, 110b3)의 측면은 제1 절연막(120a3, 120b3)으로부터 돌출되는 돌출 지점이 낮아지고, 또한 제1 절연막(120a3, 120b3)에 접하는 활성 핀(110a3, 110b3)의 측면의 연결부(CA)의 평균 기울기는 커지며, 평균 곡률은 작아질 수 있다. More specifically, the widths of the first insulating films 120a3 and 120b3 in the second direction (y direction) are narrow, so that the spaces between the active pins 110a3 and 110b3 are narrowed, and the upper active pins 114a and 114b are protruded In the recessing process, the etchant reaches a large portion of the central portion, and a large amount of central portion can be etched. On the other hand, in the case of the edge portion, when the etchant reaches a certain depth, the etchant reaches the side surfaces of the active pins 110a3 and 110b3 before reaching the upper surfaces of the first insulating films 120a3 and 120b3 and reaches the side surfaces of the active pins 110a3 and 110b3 By etching the side surfaces, a profile in which the sides of the active pins 110a3 and 110b3 are close to vertical can be formed. For this reason, the side surfaces of the active fins 110a3 and 110b3 that are in contact with the first insulating films 120a3 and 120b3 are lowered at the protruding points where the first insulating films 120a3 and 120b3 protrude from the first insulating films 120a3 and 120b3, The average slope of the connecting portions CA on the side surfaces of the contacting active pins 110a3 and 110b3 becomes large and the average curvature can be made small.

그에 반해, 제2 절연막(120a4, 120b4)은 제2 방향(y 방향) 폭이 넓으므로, 활성 핀(110a3, 110b3)을 돌출시키는 리세스 공정에서, 제2 절연막(120a4, 120b4) 상면 전체에 걸쳐 균일하게 식각이 발생하고, 그에 따라, 제2 절연막(120a4, 120b4)의 상면은 어느 정도 평평한 형태를 가질 수 있다. 그에 따라, 제2 절연막(120a4, 120b4)의 상면의 에지 부분에 접하는 활성 핀(110a3, 110b3)의 측면은 비교적 큰 곡률을 가지고 연결될 수 있다. 따라서, 제2 절연막(120a4, 120b4)에 접하는 활성 핀(110a3, 110b3)의 측면이 제2 절연막(120a4, 120b4)으로부터 돌출되는 돌출 지점이 높을 수 있다. 또한, 제2 절연막(120a4, 120b4)에 접하는 활성 핀(110a3, 110b3)의 측면의 연결부(CA)의 평균 기울기는 작아지고, 평균 곡률은 커질 수 있다. On the other hand, the second insulating films 120a4 and 120b4 have a wide width in the second direction (y direction). Therefore, in the recessing step of protruding the active pins 110a3 and 110b3, So that the upper surfaces of the second insulating films 120a4 and 120b4 can have a somewhat flattened shape. Accordingly, the side surfaces of the active pins 110a3 and 110b3 contacting the edge portions of the upper surfaces of the second insulating films 120a4 and 120b4 can be connected with a relatively large curvature. Therefore, the protruding points where the sides of the active pins 110a3 and 110b3 contacting the second insulating layers 120a4 and 120b4 protrude from the second insulating layers 120a4 and 120b4 can be high. In addition, the average slopes of the connecting portions CA on the side surfaces of the active pins 110a3 and 110b3 in contact with the second insulating films 120a4 and 120b4 become small, and the average curvature can be large.

참고로, 리세스 공정 후에, 제1 절연막(120a3, 120b3)은 제1 소자 분리막(120a), 중앙 제2 소자 분리막(120b1)이 되고, 제2 절연막(120a4, 120b4)은 외곽 제1 소자 분리막(120a2), 외곽 제2 소자 분리막(120b2)이 될 수 있다.The first insulating films 120a3 and 120b3 serve as the first isolation film 120a and the central second isolation film 120b1 and the second insulating films 120a4 and 120b4 serve as the first isolation films 120a1 and 120b2, The second isolation film 120a2, and the outer second isolation film 120b2.

제1 영역(A) 및 제2 영역(B)에, 상부 활성 핀들(114a, 114b)이 돌출된 후, 상부 활성 핀들(114a, 114b)에 문턱 전압 조절용 불순물 이온 주입 공정이 수행될 수 있다. 상기 문턱 전압 조절용 불순물 이온 주입 공정 시, 상부 활성 핀들(114a, 114b) 중 NMOS 트랜지스터가 형성되는 영역에는 불순물로서 붕소(B) 이온을 주입되고, PMOS 트랜지스터가 형성되는 영역에는 불순물로서 인(P) 또는 비소(As)를 이온주입될 수 있다.
After the upper active pins 114a and 114b protrude into the first area A and the second area B, impurity ion implantation processes for threshold voltage adjustment can be performed on the upper active pins 114a and 114b. In the impurity ion implantation process for threshold voltage adjustment, boron (B) ions are implanted as impurities in the regions of the upper active pins 114a and 114b where the NMOS transistors are formed. In the region where the PMOS transistors are formed, phosphorous Or arsenic (As).

도 21 및 22는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 회로도 및 레이아웃이다.21 and 22 are a circuit diagram and a layout for explaining a semiconductor device according to an embodiment of the present invention.

도 21 및 도 22를 참조하면, 본 실시예에 따른 반도체 소자(300)는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BL/)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.21 and 22, the semiconductor device 300 according to the present embodiment includes a pair of inverters INV1 and INV2 connected in parallel between a power supply node Vcc and a ground node Vss, And a first pass transistor PS1 and a second pass transistor PS2 connected to the output nodes of the inverters INV1 and INV2 of FIG. The first pass transistor PS1 and the second pass transistor PS2 may be connected to the bit line BL and the complementary bit line BL /, respectively. The gates of the first pass transistor PS1 and the second pass transistor PS2 may be connected to the word line WL.

제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.The first inverter INV1 includes a first pull-up transistor PU1 and a first pull-down transistor PD1 connected in series and a second inverter INV2 includes a second pull-up transistor PU2 and a second pull- And a transistor PD2. The first pull-up transistor PU1 and the second pull-up transistor PU2 are PMOS transistors, and the first pull-down transistor PD1 and the second pull-down transistor PD2 may be NMOS transistors.

또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다.The first inverter INV1 and the second inverter INV2 are connected to the output node of the second inverter INV2 so that the input node of the first inverter INV1 is configured to constitute one latch circuit , The input node of the second inverter INV2 may be connected to the output node of the first inverter INV1.

서로 이격된 제1 활성 영역(310), 제2 활성 영역(320), 제3 활성 영역(330), 제4 활성 영역(340)은 제1 방향(x 방향)으로 길게 연장되도록 형성될 수 있다. 제2 활성영역(320)과 제3 활성 영역(330)은 제1 활성 영역(310)과 제4 활성 영역(340)보다 연장 길이가 짧을 수 있다.The first active region 310, the second active region 320, the third active region 330, and the fourth active region 340 spaced apart from each other may be formed to extend in the first direction (x direction) . The second active region 320 and the third active region 330 may have a shorter extension than the first active region 310 and the fourth active region 340.

또한, 제1 게이트 전극(351), 제2 게이트 전극(352), 제3 게이트 전극(353), 제4 게이트 전극(354)은 제2 방향(y 방향)으로 길게 연장되고, 제1 활성 영역(310) 내지 제4 활성 영역(340)과 교차하도록 형성될 수 있다. 구체적으로, 제1 게이트 전극(351)은 제1 활성 영역(310) 및 제2 활성 영역(320)과 교차하고, 제3 활성 영역(330)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(353)은 제3 활성 영역(330) 및 제4 활성 영역(340)과 교차하고, 제2 활성 영역(320)의 종단과 일부 오버랩될 수 있다. 제2 게이트 전극(352) 및 제4 게이트 전극(354)은 각각 제1 활성 영역(310) 및 제4 활성 영역(340)과 교차하도록 형성될 수 있다.The first gate electrode 351, the second gate electrode 352, the third gate electrode 353 and the fourth gate electrode 354 are elongated in the second direction (y direction) (310) to the fourth active region (340). Specifically, the first gate electrode 351 intersects the first active region 310 and the second active region 320, and may partially overlap the end of the third active region 330. The third gate electrode 353 intersects the third active region 330 and the fourth active region 340 and may partially overlap the end of the second active region 320. The second gate electrode 352 and the fourth gate electrode 354 may be formed to intersect the first active region 310 and the fourth active region 340, respectively.

도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(351)과 제2 활성 영역(320)이 교차하는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(351)과 제1 활성 영역(310)이 교차하는 영역 주변에 정의되며, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(352)과 제1 활성 영역(310)이 교차하는 영역 주변에 정의될 수 있다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(353)과 제3 활성 영역(330)이 교차하는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(353)과 제4 활성 영역(340)이 교차하는 영역 주변에 정의되며, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(354)과 제4 활성 영역(340)이 교차하는 영역 주변에 정의될 수 있다.As shown, the first pull-up transistor PU1 is defined around the region where the first gate electrode 351 and the second active region 320 intersect and the first pull-down transistor PD1 is defined around the first gate electrode 351 And the first pass transistor PS1 is defined around a region where the second gate electrode 352 and the first active region 310 intersect with each other . The second pull-up transistor PU2 is defined around the region where the third gate electrode 353 intersects the third active region 330 and the second pull-down transistor PD2 is defined around the third gate electrode 353 and the fourth The second pass transistor PS2 may be defined around the region where the fourth gate electrode 354 and the fourth active region 340 intersect.

명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극(351~354)과, 제1 내지 제4 활성 영역(310, 320, 330, 340)이 교차하는 영역의 양측에는 소스/드레인이 형성될 수 있다. 또한, 다수의 콘택(350)이 형성될 수 있다. 뿐만 아니라, 공유 콘택(shared contact, 361)은 제2 활성 영역(320), 제3 게이트 전극(353), 및 배선(371)을 동시에 연결할 수 있다. 공유 콘택(362)은 제3 활성 영역(330), 제1 게이트 전극(351), 및 배선(372)을 동시에 연결할 수 있다.A source / drain may be formed on both sides of the region where the first to fourth gate electrodes 351 to 354 and the first to fourth active regions 310, 320, 330, and 340 intersect with each other have. Also, a plurality of contacts 350 may be formed. In addition, the shared contact 361 can simultaneously connect the second active region 320, the third gate electrode 353, and the wiring 371. The shared contact 362 can simultaneously connect the third active region 330, the first gate electrode 351, and the wiring 372.

예컨대, 본 실시예의 반도체 소자(300)는 SRAM에 해당할 수 있다. 여기서, 제1 활성 영역(310) 내지 제4 활성 영역(340)은 도 1 내지 도 12b의 반도체 소자들(100, 100a, 100b, 100c)의 제1 영역(A) 또는 제2 영역(B)에 형성되는 활성 핀에 대응될 수 있다. 또한, 제1 게이트 전극(351) 내지 제4 게이트 전극(354)은 도 1 내지 도 12b의 반도체 소자들(100, 100a, 100b, 100c)의 제1 영역(A) 또는 제2 영역(B)에 형성되는 게이트 구조물에 대응할 수 있다. 도시되지는 않았지만, 전원이나 그라운드 인가 등을 위해 SRAM의 주변 영역으로 트랜지스터가 배치되는 경우, 그러한 트랜지스터의 활성 영역 및 게이트 전극은 도 1 내지 도 12b의 반도체 소자들(100, 100a, 100b, 100c)의 제1 영역(A) 또는 제2 영역(B)에 형성되는 활성 핀 또는 게이트 구조물에 대응될 수 있다.
For example, the semiconductor device 300 of this embodiment may correspond to an SRAM. Here, the first to fourth active regions 310 to 340 are formed in the first region A or the second region B of the semiconductor elements 100, 100a, 100b, and 100c of FIGS. 1 to 12B, As shown in FIG. The first to fourth gate electrodes 351 to 354 may be formed in the first region A or the second region B of the semiconductor elements 100, 100a, 100b, and 100c of FIGS. 1 to 12B, As shown in FIG. Although not shown, when transistors are arranged in the peripheral region of the SRAM for power supply, ground or the like, the active region and the gate electrode of such transistors are connected to the semiconductor elements 100, 100a, 100b, and 100c of Figs. May correspond to an active fin or gate structure formed in a first region A or a second region B of the substrate.

도 23 및 도 24는 본 발명의 일 실시예들에 따른 반도체 소자를 포함하는 전자 시스템에 대한 블록 구조도들이다.23 and 24 are block diagrams of an electronic system including a semiconductor device according to one embodiment of the present invention.

도 23을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 메모리(1130), 인터페이스(1140) 및 버스(1150)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 메모리(1130) 및/또는 인터페이스(1140)는 버스(Bus, 1150)를 통하여 서로 연결될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당할 수 있다. 23, an electronic system 1100 according to an embodiment of the present invention includes a controller 1110, an input / output device 1120, an I / O, a memory 1130, an interface 1140, and a bus 1150 can do. The controller 1110, the input / output device 1120, the memory 1130 and / or the interface 1140 may be connected to each other via a bus 1150. The bus 1150 may correspond to a path through which data is moved.

컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 메모리(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. The controller 1110 may include at least one of a microprocessor, a digital signal process, a microcontroller, and logic elements capable of performing similar functions. The input / output device 1120 may include a keypad, a keyboard, a display device, and the like. Memory 1130 may store data and / or instructions and the like. The interface 1140 may perform the function of transmitting data to or receiving data from the communication network. Interface 1140 may be in wired or wireless form. For example, the interface 1140 may include an antenna or a wired or wireless transceiver.

도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 소자들(100, 100a, 100b, 100c) 중 적어도 하나는 메모리(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로서 제공될 수 있다.Although not shown, the electronic system 1100 is an operation memory for improving the operation of the controller 1110, and may further include a high-speed DRAM and / or an SRAM. At least one of the semiconductor elements 100, 100a, 100b, and 100c according to embodiments of the present invention may be provided in the memory 1130 or may be provided as part of the controller 1110, input / output device 1120, I / Can be provided.

전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
Electronic system 1100 can be a personal digital assistant (PDA) portable computer, a web tablet, a wireless phone, a mobile phone, a digital music player a music player, a memory card, or any electronic device capable of transmitting and / or receiving information in a wireless environment.

도 24를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1200)은 메모리 카드일 수 있다. 전자 시스템(1200)은 메모리(1210)와 메모리 컨트롤러(1220)를 포함할 수 있다. 메모리 컨트롤러(1220)는 호스트(2000)와 메모리(1210) 사이에서 데이터 교환을 컨트롤할 수 있다. 메모리(1210) 및 메모리 컨트롤러(1220)에는 본 발명의 실시예들에 따른 반도체 소자들(100, 100a, 100b, 100c) 중 적어도 하나가 포함될 수 있다.Referring to FIG. 24, an electronic system 1200 according to an embodiment of the present invention may be a memory card. The electronic system 1200 may include a memory 1210 and a memory controller 1220. The memory controller 1220 can control the exchange of data between the host 2000 and the memory 1210. The memory 1210 and the memory controller 1220 may include at least one of the semiconductor devices 100, 100a, 100b, and 100c according to embodiments of the present invention.

메모리 컨트롤러(1220)는 SRAM(1221), 중앙 처리 장치(CPU, 1222), 호스트 인터페이스(1223), 에러 정정 코드(ECC, 1224) 및 메모리 인터페이스(1225)를 포함할 수 있다. SRAM(1221)은 중앙 처리 장치(1222)의 동작 메모리로 사용될 수 있다. 호스트 인터페이스(1223)는 호스트(2000)가 전자 시스템(1200)에 접속하여 데이터를 교환하기 위한 프로토콜을 포함할 수 있다. 에러 정정 코드(1224)는 메모리(1210)로부터 리드된 데이터의 에러를 탐지하고 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와의 데이터 입출력을 위한 인터페이싱을 수행할 수 있다. 중앙 처리 장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환과 관련된 전체적인 제어 동작을 수행할 수 있다.
The memory controller 1220 may include an SRAM 1221, a central processing unit (CPU) 1222, a host interface 1223, an error correction code (ECC) 1224 and a memory interface 1225. The SRAM 1221 can be used as an operation memory of the central processing unit 1222. [ Host interface 1223 may include a protocol for host 2000 to connect to and exchange data with electronic system 1200. The error correction code 1224 can detect and correct errors in the data read from the memory 1210. The memory interface 1225 may perform interfacing for data input / output with the memory 1210. The central processing unit 1222 can perform overall control operations related to data exchange of the memory controller 1220. [

도 25 및 도 26은 본 발명의 일 실시예들에 따른 반도체 소자를 적용할 수 있는 예시적인 전자 시스템들에 대한 개략도들이다.25 and 26 are schematic diagrams of exemplary electronic systems to which a semiconductor device according to one embodiment of the invention may be applied.

도 25 및 도 26을 참조하면, 도 25은 태블릿 PC이고, 도 26은 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 소자들(100, 100a, 100b, 100c) 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 또한, 본 발명의 실시예들에 따른 반도체 소자들(100, 100a, 100b, 100c) 중 적어도 하나는 예시하지 않는 다른 전자 시스템들에 적용될 수 있음은 물론이다.
25 and 26, FIG. 25 is a tablet PC, and FIG. 26 is a notebook. At least one of the semiconductor elements 100, 100a, 100b, and 100c according to embodiments of the present invention may be used in a tablet PC, a notebook computer, or the like. Also, it goes without saying that at least one of the semiconductor devices 100, 100a, 100b, and 100c according to the embodiments of the present invention can be applied to other electronic systems not illustrated.

지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
While the present invention has been described with reference to exemplary embodiments thereof, it will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. will be. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

100, 100a, 100b, 100c: 반도체 소자, 101: 반도체 기판, 110a, 110a1, 110a2, 110b, 110b2: 활성 핀, 112a, 112a1, 112b, 112b1: 하부 활성핀, 114a, 114a1, 114b, 114b1: 상부 활성 핀, 120a, 120a2, 120b, 120b1, 120b2: 소자 분리막, 130a, 130b: 스페이서, 140a, 140b: 게이트 구조물, 142a, 142b: 게이트 절연막, 144a, 144b: 하부 메탈 게이트 전극, 146a, 146b: 상부 메탈 게이트 전극, 150a, 150b: 실리콘질화막 160a, 160b: 폴리실리콘막, 170a, 170b: 더미 마스크 패턴, 180a, 180b: 제1 마스크 패턴, 190a, 190b: 포토마스크 패턴The semiconductor device according to claim 1, wherein the semiconductor active layer comprises a semiconductor active material. The semiconductor active layer includes a semiconductor active layer, a semiconductor active layer, and a semiconductor active layer. A gate insulating layer 144a and 144b and a lower metal gate electrode 146a and 146b are formed on the upper surface of the gate insulating layer 140. The gate insulating layer 144a and the lower metal gate electrode 146b are formed on the upper surface of the gate insulating layer 140, A metal gate electrode 150a 150b a silicon nitride film 160a 160b a polysilicon film 170a 170b a dummy mask pattern 180a 180b a first mask pattern 190a 190b a photomask pattern

Claims (20)

반도체 기판;
상기 반도체 기판의 제1 영역 상에 돌출된 구조로 제1 방향으로 연장하고, 상기 제1 방향에 수직인 절단면 상에서 상기 반도체 기판의 상면에 수직하는 제1 센터 라인에 대하여 좌측과 우측의 프로파일이 서로 대칭인 제1 활성 핀을 적어도 하나 포함한 제1 활성 핀부; 및
상기 반도체 기판의 제2 영역 상에 돌출된 구조로 상기 제1 방향으로 연장하고, 상기 제1 방향에 수직인 절단면 상에서 상기 반도체 기판의 상면에 수직하는 제2 센터 라인에 대하여 좌측과 우측의 프로파일이 서로 비대칭인 제2 활성 핀을 2개 포함한 제2 활성 핀부;를 포함하고,
상기 제1 활성 핀과 상기 제2 활성 핀 각각은 소자 분리막에 의해 둘러싸인 하부 활성 핀과 상기 소자 분리막으로부터 돌출된 상부 활성 핀을 구비하며,
상기 제1 센터 라인과 상기 제2 센터 라인은 각각의 상기 하부 활성 핀의 좌측과 우측의 동일 높이 지점에서 동일 거리에 있는 직선으로 정의되는 반도체 소자.A semiconductor substrate;
Wherein a first center line extending in a first direction and projecting on a first region of the semiconductor substrate and extending perpendicular to the first direction is perpendicular to a top surface of the semiconductor substrate A first active fin portion including at least one symmetrical first active pin; And
Wherein a profile on the second region of the semiconductor substrate extends in the first direction and a profile on the left and right sides of the second center line perpendicular to the top surface of the semiconductor substrate on the cut surface perpendicular to the first direction And a second active pin portion including two second active pins which are asymmetric with respect to each other,
Wherein each of the first active pin and the second active pin has a lower active pin surrounded by an isolation layer and an upper active pin protruding from the isolation layer,
Wherein the first center line and the second center line are defined as straight lines which are equidistant from each other at the same height position on the left and right sides of the respective lower active pins. 제1 항에 있어서,
상기 제2 활성 핀부는 상기 제1 방향에 수직하는 제2 방향으로 이격 배치된 좌측 제2 활성 핀과 우측 제2 활성 핀을 포함하고,
상기 좌측 제2 활성 핀과 상기 우측 제2 활성 핀 사이에 제1 소자 분리막이 배치되고,
상기 좌측 제2 활성 핀의 좌측과 상기 우측 제2 활성 핀의 우측에 상기 제1 소자 분리막과 다른 구조의 제2 소자 분리막이 배치된 것을 특징으로 하는 반도체 소자.The method according to claim 1,
Wherein the second active pin portion includes a left second active pin and a right second active pin spaced apart from each other in a second direction perpendicular to the first direction,
A first device isolation film is disposed between the left second active pin and the right second active pin,
And a second isolation film having a structure different from that of the first isolation film is disposed on the left side of the left second active pin and the right side of the right second active pin. 제2 항에 있어서,
상기 제1 소자 분리막은 상기 제2 소자 분리막보다 상기 제2 방향의 폭이 좁은 것을 특징으로 하는 반도체 소자.3. The method of claim 2,
Wherein the first device isolation film is narrower in the second direction than the second device isolation film. 제1 항에 있어서,
상기 제1 활성 핀부는 하나 또는 적어도 3개의 상기 제1 활성 핀을 포함하고,
상기 제1 활성 핀부가 하나의 상기 제1 활성 핀을 포함한 경우, 상기 제1 활성 핀의 좌측과 우측에 제3 소자 분리막이 형성되며,
상기 제1 활성 핀부가 적어도 3개의 상기 제1 활성 핀을 포함한 경우, 상기 제1 활성 핀들 중 최외곽의 2개를 제외하고, 어느 하나의 상기 제1 활성 핀의 좌측 및 우측에 제4 소자 분리막이 배치된 것을 특징으로 하는 반도체 소자.The method according to claim 1,
Wherein the first active pin portion comprises one or at least three of the first active pins,
When the first active pin portion includes one of the first active pins, a third isolation layer is formed on the left and right sides of the first active pin,
Wherein the first active pin includes at least three first active pins and the second active pin includes a first active pin and a second active pin, Is disposed on the semiconductor substrate. 제1 항에 있어서,
상기 대칭 및 비대칭은 상기 상부 활성 핀이 상기 소자 분리막으로부터 돌출된 지점의 위치에 의해 구별되는 것을 특징으로 하는 반도체 소자.The method according to claim 1,
Wherein the symmetry and the asymmetry are distinguished by a position of a point at which the upper active pin protrudes from the isolation film. 제5 항에 있어서,
상기 제2 활성 핀부는 상기 제1 방향에 수직하는 제2 방향으로 이격 배치된 좌측 제2 활성 핀과 우측 제2 활성 핀을 포함하고,
상기 좌측 제2 활성 핀의 상부 활성 핀의 우측과 상기 우측 제2 활성 핀의 상부 활성 핀의 좌측은 상기 소자 분리막으로부터 제1 위치에서 돌출되고,
상기 좌측 제2 활성 핀의 상부 활성 핀의 좌측은 상기 소자 분리막으로부터 제2 위치에서 돌출되고, 상기 우측 제2 활성 핀의 상부 활성 핀의 우측은 상기 소자 분리막으로부터 상기 제2 위치에서 돌출되며,
상기 반도체 기판의 상면으로부터 상기 제1 위치가 상기 제2 위치보다 낮은 것을 특징으로 하는 반도체 소자.6. The method of claim 5,
Wherein the second active pin portion includes a left second active pin and a right second active pin spaced apart from each other in a second direction perpendicular to the first direction,
The right side of the upper active pin of the left second active pin and the left side of the upper active pin of the right second active pin protrude from the element isolation film at the first position,
The left side of the upper active pin of the left second active pin protrudes from the device isolation film at a second position and the right side of the upper active pin of the right second active pin protrudes from the device isolation film at the second position,
Wherein the first position is lower than the second position from the upper surface of the semiconductor substrate. 제6 항에 있어서,
상기 제1 활성 핀부는 하나의 상기 제1 활성 핀을 포함하고,
상기 제1 활성 핀의 상부 활성 핀의 좌측 및 우측은 상기 소자 분리막으로부터 제3 위치에서 돌출되며,
상기 제3 위치는 상기 제2 위치와 실질적으로 동일한 높이인 것을 특징으로 하는 반도체 소자.The method according to claim 6,
Wherein the first active pin portion comprises one of the first active pins,
The left and right sides of the upper active pin of the first active pin protrude from the device isolation film at a third position,
And the third position is substantially the same height as the second position. 제6 항에 있어서,
상기 제1 활성 핀부는 적어도 3개의 상기 제1 활성 핀을 포함하고,
상기 제1 활성 핀들 중 최외곽의 2개를 제외하고, 어느 하나의 상기 제1 활성 핀의 상부 활성 핀의 좌측 및 우측은 상기 소자 분리막으로부터 제4 위치에서 돌출되며,
상기 제4 위치는 상기 제1 위치와 실질적으로 동일한 높이인 것을 특징으로 하는 반도체 소자.The method according to claim 6,
Wherein the first active pin portion comprises at least three first active pins,
The left and right sides of the upper active pin of any one of the first active pins except the two outermost ones of the first active pins protrude from the device isolation film at the fourth position,
And the fourth position is substantially the same height as the first position. 제1 항에 있어서,
상기 대칭 및 비대칭은 상기 하부 활성 핀과 상기 상부 활성 핀이 연결되는 연결부의 상기 반도체 기판의 상면에 대한 평균 기울기에 의해 구별되는 것을 특징으로 하는 반도체 소자.The method according to claim 1,
Wherein the symmetry and the asymmetry are distinguished by an average slope of a connection portion connecting the lower active pin and the upper active pin to an upper surface of the semiconductor substrate. 제9 항에 있어서,
상기 제1 활성 핀과 상기 제2 활성 핀 각각의 상기 하부 활성 핀은 상기 반도체 기판의 상면에 대하여 제1 평균 기울기를 가지며,
상기 제2 활성 핀들 사이에 배치된 상기 제2 활성 핀들의 연결부는 상기 반도체 기판의 상면에 대하여 제2 평균 기울기를 가지며,
상기 제2 활성 핀들 사이에 배치되지 않은 상기 제2 활성 핀들의 연결부는 상기 반도체 기판의 상면에 대하여 제3 평균 기울기를 가지며,
상기 제1 평균 기울기가 상기 제2 및 제3 평균 기울기보다 크고,
상기 제2 평균 기울기가 상기 제3 평균 기울기보다 큰 것을 특징으로 하는 반도체 소자.10. The method of claim 9,
Wherein the lower active pin of each of the first active pin and the second active pin has a first average slope with respect to an upper surface of the semiconductor substrate,
Wherein a connection portion of the second active pins disposed between the second active pins has a second average slope with respect to an upper surface of the semiconductor substrate,
The connection portions of the second active pins not disposed between the second active pins have a third average slope with respect to the upper surface of the semiconductor substrate,
Wherein the first average slope is greater than the second and third average slopes,
Wherein the second average slope is greater than the third average slope. 제10 항에 있어서,
상기 제1 활성 핀부는 하나의 상기 제1 활성 핀을 포함하고,
상기 제1 활성 핀의 좌측 및 우측의 연결부는 상기 반도체 기판의 상면에 대하여 제4 평균 기울기를 가지며,
상기 제4 평균 기울기는 상기 제3 평균 기울기와 실질적으로 동일한 것을 특징으로 하는 반도체 소자.11. The method of claim 10,
Wherein the first active pin portion comprises one of the first active pins,
The left and right connection portions of the first active pin have a fourth average slope with respect to the upper surface of the semiconductor substrate,
And the fourth mean slope is substantially equal to the third mean slope. 제10 항에 있어서,
상기 제1 활성 핀부는 적어도 3개의 상기 제1 활성 핀을 포함하고,
상기 제1 활성 핀들 중 최외곽의 2개를 제외하고, 어느 하나의 상기 제1 활성 핀의 좌측 및 우측의 연결부는 상기 반도체 기판의 상면에 대하여 제5 평균 기울기를 가지며,
상기 제5 평균 기울기는 상기 제2 평균 기울기와 실질적으로 동일한 것을 특징으로 하는 반도체 소자.11. The method of claim 10,
Wherein the first active pin portion comprises at least three first active pins,
The left and right connection portions of any one of the first active pins have a fifth average slope with respect to the upper surface of the semiconductor substrate, except for the outermost two of the first active pins,
Wherein the fifth mean slope is substantially equal to the second mean slope. 제1 항에 있어서,
상기 대칭 및 비대칭은 상기 하부 활성 핀과 상기 상부 활성 핀이 연결되는 연결부의 평균 곡률에 의해 구별되는 것을 특징으로 하는 반도체 소자.The method according to claim 1,
Wherein the symmetry and the asymmetry are distinguished by an average curvature of a connecting portion to which the lower active pin and the upper active pin are connected. 제13 항에 있어서,
상기 제2 활성 핀들 사이에 배치된 상기 제2 활성 핀들의 연결부는 제1 평균 곡률을 가지며,
상기 제2 활성 핀들 사이에 배치되지 않은 상기 제2 활성 핀들의 연결부는 제2 평균 곡률을 가지며,
상기 제1 평균 곡률이 상기 제2 평균 곡률보다 작은 것을 특징으로 하는 반도체 소자.14. The method of claim 13,
Wherein a connection of the second active pins disposed between the second active pins has a first average curvature,
The connecting portions of the second active pins not disposed between the second active pins have a second average curvature,
Wherein the first mean curvature is smaller than the second mean curvature. 제14 항에 있어서,
상기 제1 활성 핀부는 하나의 상기 제1 활성 핀을 포함하고,
상기 제1 활성 핀의 좌측 및 우측의 연결부는 제3 평균 곡률을 가지며,
상기 제3 평균 곡률은 상기 제2 평균 곡률과 실질적으로 동일한 것을 특징으로 하는 반도체 소자.15. The method of claim 14,
Wherein the first active pin portion comprises one of the first active pins,
Wherein the left and right connection portions of the first active pin have a third average curvature,
And the third mean curvature is substantially equal to the second mean curvature. 제14 항에 있어서,
상기 제1 활성 핀부는 적어도 3개의 상기 제1 활성 핀을 포함하고,
상기 제1 활성 핀들 중 최외곽의 2개를 제외하고, 상기 제1 활성 핀의 좌측 및 우측의 연결부는 제4 평균 곡률을 가지며,
상기 제4 평균 곡률은 상기 제1 평균 곡률과 실질적으로 동일한 것을 특징으로 하는 반도체 소자.15. The method of claim 14,
Wherein the first active pin portion comprises at least three first active pins,
The left and right connection portions of the first active pin have a fourth average curvature except for the outermost two of the first active pins,
Wherein the fourth mean curvature is substantially equal to the first mean curvature. 제1 항에 있어서,
상기 제1 활성 핀부는 적어도 3개의 상기 제1 활성 핀을 포함하고,
상기 제1 활성 핀들 중 좌측 최외곽의 상기 제1 활성 핀은 상기 제2 활성 핀들 중 좌측의 상기 제2 활성 핀과 실질적으로 동일한 프로파일을 가지며,
상기 제1 활성 핀들 중 우측 최외곽의 상기 제1 활성 핀은 상기 제2 활성 핀들 중 우측의 상기 제2 활성 핀과 실질적으로 동일한 프로파일을 갖는 것을 특징으로 하는 반도체 소자.The method according to claim 1,
Wherein the first active pin portion comprises at least three first active pins,
Wherein the first active pin at the leftmost outermost of the first active pins has substantially the same profile as the second active pin at the left of the second active pins,
Wherein the first active pin on the right outermost side of the first active pins has substantially the same profile as the second active pin on the right side of the second active pins. 반도체 기판;
상기 반도체 기판의 제1 영역 상에 돌출된 구조로 제1 방향으로 연장하고, 상기 제1 방향에 수직인 절단면 상에서 상기 반도체 기판의 상면에 수직하는 제1 센터 라인에 대하여 좌측과 우측의 프로파일이 서로 대칭인 제1 활성 핀이 하나 배치된 제1 활성 핀부;
상기 반도체 기판의 제2 영역 상에 돌출된 구조로 상기 제1 방향으로 연장하고, 상기 제1 방향에 수직인 절단면 상에서 상기 반도체 기판의 상면에 수직하는 제2 센터 라인에 대하여 좌측과 우측의 프로파일이 서로 비대칭인 제2 활성 핀이 2 개 배치된 제2 활성 핀부; 및
상기 반도체 기판의 제3 영역 상에 돌출된 구조로 제1 방향으로 연장하는 적어도 3개의 제3 활성 핀이 배치되고, 상기 제1 방향에 수직인 절단면 상에서 상기 반도체 기판의 상면에 수직하는 제3 센터 라인에 대하여 좌측과 우측의 프로파일이 서로 대칭인 적어도 하나의 상기 제3 활성 핀을 포함한 제3 활성 핀부;를 포함하고,
상기 제1 활성 핀 내지 상기 제3 활성 핀 각각은 소자 분리막에 의해 둘러싸인 하부 활성 핀과 상기 소자 분리막으로부터 돌출된 상부 활성 핀을 구비하며,
상기 제1 센터 라인 내지 상기 제3 센터 라인은 각각의 상기 하부 활성 핀의 좌측과 우측의 동일 높이 지점에서 동일 거리에 있는 직선으로 정의되는 반도체 소자.A semiconductor substrate;
Wherein a first center line extending in a first direction and projecting on a first region of the semiconductor substrate and extending perpendicular to the first direction is perpendicular to a top surface of the semiconductor substrate A first active fin portion having a first symmetrical active pin disposed therein;
Wherein a profile on the second region of the semiconductor substrate extends in the first direction and a profile on the left and right sides of the second center line perpendicular to the top surface of the semiconductor substrate on the cut surface perpendicular to the first direction A second active fin portion having two second active pins arranged asymmetrically to each other; And
At least three third active fins extending in a first direction are arranged on the third region of the semiconductor substrate, and a third center perpendicular to the top surface of the semiconductor substrate on a cut plane perpendicular to the first direction, And a third active fin portion including at least one third active pin whose left and right profiles are symmetrical with respect to the line,
Wherein each of the first active pin to the third active pin has a lower active pin surrounded by an isolation layer and an upper active pin protruded from the isolation layer,
Wherein the first center line to the third center line are defined as straight lines which are equidistant from each other at the same height positions on the left and right sides of the respective lower active pins. 제18 항에 있어서,
상기 대칭 및 비대칭은 상기 상부 활성 핀이 상기 소자 분리막으로부터 돌출된 지점의 위치, 상기 하부 활성 핀과 상기 상부 활성 핀이 연결되는 연결부의 상기 반도체 기판의 상면에 대한 평균 기울기, 및 상기 연결부의 평균 곡률 중 적어도 하나에 의해 구별되는 것을 특징으로 하는 반도체 소자.19. The method of claim 18,
Wherein the symmetry and asymmetry are determined by a position of a point at which the upper active pin protrudes from the isolation film, an average slope of a connection portion connecting the lower active pin and the upper active pin to the upper surface of the semiconductor substrate, The semiconductor device being characterized by at least one of the following. 반도체 기판 상에 제1 방향으로 연장하고, 상기 제1 방향에 수직인 제2 방향을 따라 배치된 복수 개의 희생막 패턴들을 형성하는 단계;
상기 희생막 패턴들 각각의 양 측벽에 스페이서를 형성하고 상기 희생막 패턴들을 제거하는 단계;
상기 스페이서를 마스크로 이용하여 상기 반도체 기판을 식각하여 복수 개의 제1 트렌치들을 형성하고 복수 개의 활성 핀들을 형성하는 단계;
상기 제1 트렌치들을 채우고 상기 활성 핀들을 덮는 제1 절연막을 형성하고 상기 제1 절연막을 평탄화하는 단계;
상기 제1 절연막 및 활성 핀들 상의 소정 영역을 덮은 포토마스크 패턴을 이용하여, 상기 절연막, 활성 핀들 및 반도체 기판을 식각하여 복수 개의 제2 트렌치들을 형성하고, 상기 제2 트렌치들에 의해 하나의 제1 활성 핀을 포함하는 제1 활성 핀부, 2개의 제2 활성 핀을 포함하는 제2 활성 핀부 및 적어도 3개의 제3 활성 핀을 구비하는 제3 활성 핀부를 정의하는 단계;
상기 제2 트렌치들을 채우고 상기 활성 핀들 및 상기 제1 절연막을 덮는 제2 절연막을 형성하고 상기 제2 절연막을 평탄화하는 단계; 및
상기 제1 및 제2 절연막의 일부를 식각하여 상기 활성 핀들의 상부 부분을 돌출시키되, 상기 제1 활성 핀부에서 상기 제1 활성 핀은 상기 제1 방향에 수직인 절단면 상에서 상기 반도체 기판의 상면에 수직하는 제1 센터 라인에 대하여 좌측과 우측의 프로파일이 서로 대칭이 되도록 돌출시키고, 상기 제2 활성 핀부에서 상기 제2 활성 핀은 상기 제1 방향에 수직인 절단면 상에서 상기 반도체 기판의 상면에 수직하는 제2 센터 라인에 대하여 좌측과 우측의 프로파일이 서로 비대칭이 되도록 돌출시키며, 상기 제3 활성 핀부에서 적어도 하나의 상기 제3 활성 핀은 상기 제1 방향에 수직인 절단면 상에서 상기 반도체 기판의 상면에 수직하는 제3 센터 라인에 대하여 좌측과 우측의 프로파일이 서로 대칭이 되도록 돌출시키는 단계;를 포함하는 반도체 소자 제조방법.Forming a plurality of sacrificial pattern patterns extending in a first direction on the semiconductor substrate and arranged along a second direction perpendicular to the first direction;
Forming spacers on both sidewalls of each of the sacrificial layer patterns and removing the sacrificial layer patterns;
Etching the semiconductor substrate using the spacer as a mask to form a plurality of first trenches and forming a plurality of active fins;
Forming a first insulating film filling the first trenches and covering the active pins and planarizing the first insulating film;
Etching the insulating film, the active pins and the semiconductor substrate to form a plurality of second trenches by using a photomask pattern covering a predetermined region on the first insulating film and the active pins, and forming a plurality of second trenches by the second trenches, Defining a third active pin portion having a first active pin portion including an active pin, a second active pin portion including two second active pins, and at least three third active pins;
Forming a second insulating film filling the second trenches and covering the active pins and the first insulating film, and planarizing the second insulating film; And
Wherein the first active pin portion is perpendicular to the first direction and is perpendicular to the top surface of the semiconductor substrate on the cut surface perpendicular to the first direction, Wherein the first active pin and the second active pin are disposed on the semiconductor substrate in such a manner that their left and right profiles are symmetrical with respect to the first center line, Wherein at least one third active pin in the third active pin section is perpendicular to the upper surface of the semiconductor substrate on a cut plane perpendicular to the first direction, And projecting the left and right profiles to be symmetrical with respect to the third center line Way.
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