KR20160111636A - nitride-based transistor having separated switching part and resistant part - Google Patents

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Abstract

According to an embodiment, a nitride-based transistor includes: a switching part and a conductive part, electrically separated from each other; and a wire connecting the conductive part and the switching part with each other. The switching part includes: a nitride-based stacking structure placed on an insulating dissimilar substrate; a gate dielectric layer and a gate electrode layer, sequentially stacked on the stacking structure; and a source electrode layer and a first contact electrode layer, placed at a distance from each other in both side directions of the gate electrode layer. The conductive part includes a second contact electrode layer, a nitride-based conductive structure, and a drain electrode layer, electrically connected with each other. The wire electrically connects the first and second contact electrode layers with each other. Therefore, the present invention is capable of improving a breakdown voltage of a nitride-based transistor.

Description

서로 분리된 스위칭부 및 전도부를 구비하는 질화물계 트랜지스터{nitride-based transistor having separated switching part and resistant part}[0001] The present invention relates to a nitride-based transistor having a switching part and a conductive part separated from each other,

본 개시(disclosure)는 대체로(generally) 질화물계 트랜지스터에 관한 것으로, 보다 상세하게는, 서로 분리된 스위칭부 및 전도부를 구비하는 질화물계 트랜지스터를 제조하는 방법에 관한 것이다.This disclosure relates generally to nitride-based transistors, and more particularly to a method of fabricating a nitride-based transistor having separate switching parts and conductive parts.

정보통신기술의 발달로 인해, 고속 스위칭 환경이나 고전압 환경에서 동작하는 고내압 트랜지스터의 요청이 증가하고 있다. 이에, 최근에 등장한 Ⅲ-Ⅴ족 반도체 물질을 적용하는 질화갈륨계 트랜지스터는 종래의 실리콘 트랜지스터에 비해 고속 스위칭 동작이 가능하여 초고속 신호 처리에 적합할 뿐만 아니라 소재 자체의 고내압 특성을 통해 고전압 환경에 적용할 수 있는 장점이 있어 업계의 주목을 받고 있다. BACKGROUND ART [0002] With the development of information and communication technologies, there is an increasing demand for high-voltage transistors operating in a high-speed switching environment or a high-voltage environment. Therefore, a gallium nitride transistor using a recently developed III-V semiconductor material is capable of high-speed switching operation as compared with a conventional silicon transistor, and is suitable not only for ultra-high speed signal processing but also for high voltage It has attracted the attention of the industry due to its applicability.

이러한, 질화갈륨계 트랜지스터는 수평형 구조 또는 수직형 구조로 제조될 수 있다. 수평형 구조는 질화물계 트랜지스터의 전하 전도가 수평 방향으로 이루어지고 있는 구조를 의미하며, 일반적으로, 소스 전극, 게이트 전극 및 드레인 전극이 기판 상의 동일면 상에 배치되는 구조이다. 최근에 등장한 수직형 구조는, 상술한 수평형 구조와는 달리, 전하 전도가 수직 방향으로 이루어지고 있는 구조를 의미하며, 미국공개특허 2012-0319127에 개시된 전류구경수직전자트랜지스터(CAVET; Current Aperture Vertical ElectronTransistor)를 일 예로서 제시할 수 있다. 상기 CAVET에 따르면, 소스 전극과 드레인 전극은 수직 방향으로 서로 대향되게 배치되고, 그 사이에 전류 장벽층으로서 p형 갈륨나이트라이드(p-GaN)층이 배치된다. 그리고, 전류는 p형갈륨나이트라이드(p-GaN)층에 의해 제공되는 구경(aperture)을 통해 소스 전극으로부터 드레인 전극까지 수직 방향으로 흐른다.Such a gallium nitride-based transistor can be manufactured in a horizontal structure or a vertical structure. The horizontal structure means a structure in which the charge conduction of the nitride-based transistor is formed in the horizontal direction. In general, the source electrode, the gate electrode, and the drain electrode are disposed on the same plane on the substrate. Unlike the above-described horizontal structure, the vertical structure that has recently appeared is a structure in which charge conduction is performed in the vertical direction. The current vertical aperture transistor (CAVET; Current Aperture Vertical ElectronTransistor) as an example. According to the CAVET, the source electrode and the drain electrode are arranged so as to face each other in the vertical direction, and a p-type gallium nitride (p-GaN) layer is disposed as a current barrier layer therebetween. Then, the current flows vertically from the source electrode to the drain electrode through the aperture provided by the p-type gallium nitride (p-GaN) layer.

한편, 종래의 질화물계 트랜지스터의 제조 공정에서는 기판으로서 사파이어 기판이 일반적으로 적용되고 있다. 그런데, 사파이어는 GaN 과의 격자상수 차이에 기인하여, 사파이어 기판 상에서 GaN 반도체층이 성장될 때, GaN 반도체층의 높이 방향을 따라 결정 결함인 실전위(treading dislocation)가 GaN 반도체층 내부에 생성될 수 있다. 상기 실전위는 의도하지 않은 전하 전도가 이루어지게 할 수 있다.On the other hand, in the manufacturing process of the conventional nitride-based transistor, a sapphire substrate is generally used as a substrate. However, when the GaN semiconductor layer is grown on the sapphire substrate due to the difference in lattice constant between GaN and sapphire, a treading dislocation which is a crystal defect along the height direction of the GaN semiconductor layer is generated inside the GaN semiconductor layer . The actual potential can cause unintended charge conduction.

실제로, 이러한 실전위는 수평형 질화물계 트랜지스터의 소자 동작시에, 게이트 전극의 단부에서의 항복 현상을 발생시키거나, 수직형 질화물계 트랜지스터의 소자 동작시에 소스 전극과 드레인 전극간 누설 전류를 증가시켜 항복 현상을 발생시킴으로써, 질화물계 트랜지스터의 동작 신뢰성을 악화시킬 수 있다. 따라서, 상기 실전위를 통해 발생하는 전하 전도 현상을 효과적으로 방지할 기술이 요청된다.Actually, such a practical potential causes a breakdown phenomenon at the end of the gate electrode at the time of operation of the horizontal type nitride-based transistor or increases the leakage current between the source electrode and the drain electrode at the time of operation of the vertical type nitride- Thereby yielding a yield phenomenon, thereby deteriorating the operational reliability of the nitride-based transistor. Therefore, there is a demand for a technique for effectively preventing the phenomenon of charge conduction occurring through the actual potential.

본 개시의 실시예는 질화물계 물질층 내의 실전위를 통해 전도되는 누설 전류를 감소시킬 수 있는 질화물계 트랜지스터를 제공한다.An embodiment of the present disclosure provides a nitride-based transistor capable of reducing the leakage current conducted through a practical potential in a layer of nitride-based material.

일측면에 따르는 수직형 질화물계 트랜지스터가 개시된다. 상기 질화물계 트랜지스터는 서로 전기적으로 분리된 스위칭부와 전도부; 및 상기 스위칭부와 상기 전도부를 연결하는 배선을 포함한다. 상기 스위칭부는 절연성 이종 기판 상에 배치되는 질화물계 적층 구조물; 상기 적층 구조물 상에서 순차적으로 적층되는 게이트 유전층과 게이트 전극층; 및 상기 게이트 전극층의 양측면 방향으로 각각 이격하여 배치되는 소스 전극층과 제1 컨택 전극층을 포함한다. 상기 전도부는 서로 전기적으로 연결되는 제2 컨택 전극층, 질화물계 전도 구조물, 및 드레인 전극층을 포함한다. 상기 배선은 상기 제1 컨택 전극층과 상기 제2 컨택 전극층을 전기적으로 연결한다.A vertical nitride-based transistor according to one aspect is disclosed. The nitride-based transistor includes a switching part and a conductive part electrically separated from each other; And a wiring connecting the switching unit and the conductive unit. Wherein the switching unit comprises: a nitride based stack structure disposed on an insulating heterogeneous substrate; A gate dielectric layer and a gate electrode layer sequentially stacked on the stacked structure; And a source electrode layer and a first contact electrode layer which are disposed apart from each other in the direction of both sides of the gate electrode layer. The conductive portion includes a second contact electrode layer, a nitride-based conductive structure, and a drain electrode layer that are electrically connected to each other. The wiring electrically connects the first contact electrode layer and the second contact electrode layer.

본 개시의 일 실시 예에 따르면, 질화물계 트랜지스터에 있어서, 스위칭부와 전도부를 기판 상에서 물리적으로 서로 분리시키고, 별도의 배선을 통해 연결함으로써, 종래의 질화물계 물질층 내부에 존재하는 실전위에 의해 발생하는 누설전류를 효과적으로 방지할 수 있다. 이때, 스위칭부는 측면 방향으로의 전하 전도를 제어하며, 상기 전도부는 상하 방향의 전하 전도를 제어할 수 있다. 상기 전도부에는 PN 접합 구조를 추가적으로 형성할 수 있고, 이때, 전도부 내에 형성되는 공핍층을 이용하여 질화물계 트랜지스터의 항복 전압을 향상시킬 수 있다.According to one embodiment of the present disclosure, in the nitride-based transistor, the switching portion and the conductive portion are physically separated from each other on the substrate and are connected to each other through separate wirings, The leakage current can be effectively prevented. At this time, the switching unit controls the charge conduction in the lateral direction, and the conduction unit can control the charge conduction in the vertical direction. The PN junction structure may be additionally formed in the conductive portion, and the breakdown voltage of the nitride transistor can be improved by using a depletion layer formed in the conductive portion.

도 1은 일 예로서의 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 2는 본 개시의 제1 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 도면이다.
도 3은 본 개시의 제2 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 4는 본 개시의 제3 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 5는 본 개시의 제4 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 6은 본 개시의 제5 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 7은 본 개시의 제6 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 8은 본 개시의 제7 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 9은 본 개시의 제8 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.1 is a cross-sectional view schematically showing a nitride-based transistor as an example.
2 schematically shows a nitride-based transistor according to the first embodiment of the present disclosure;
3 is a cross-sectional view schematically showing a nitride-based transistor according to a second embodiment of the present disclosure;
4 is a cross-sectional view schematically showing a nitride-based transistor according to a third embodiment of the present disclosure;
5 is a cross-sectional view schematically showing a nitride-based transistor according to a fourth embodiment of the present disclosure.
6 is a cross-sectional view schematically showing a nitride-based transistor according to a fifth embodiment of the present disclosure.
7 is a cross-sectional view schematically showing a nitride-based transistor according to a sixth embodiment of the present disclosure.
8 is a cross-sectional view schematically showing a nitride-based transistor according to a seventh embodiment of the present disclosure.
9 is a cross-sectional view schematically showing a nitride-based transistor according to an eighth embodiment of the present disclosure.

이하, 첨부한 도면들을 참조하여, 본 개시의 실시 예들을 보다 상세하게 설명하고자 한다. 그러나 본 개시에 개시된 기술은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다.Embodiments of the present disclosure will now be described in more detail with reference to the accompanying drawings. However, the techniques disclosed in this disclosure are not limited to the embodiments described herein but may be embodied in other forms. In the drawings, the width, thickness, and the like of the components are enlarged in order to clearly illustrate the components of each device.

본 명세서에서 일 요소가 다른 요소 '위' 또는 '아래'에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 '위' 또는 '아래'에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 본 명세서에서, '상부' 또는 '하부' 라는 용어는 관찰자의 시점에서 설정된 상대적인 개념으로, 관찰자의 시점이 달라지면, '상부' 가 '하부'를 의미할 수도 있고, '하부'가 '상부'를 의미할 수도 있다. Where an element is referred to herein as being located on another element "above" or "below", it is to be understood that the element is directly on the other element "above" or "below" It means that it can be intervened. In this specification, the terms 'upper' and 'lower' are relative concepts set at the observer's viewpoint. When the viewer's viewpoint is changed, 'upper' may mean 'lower', and 'lower' It may mean.

복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다. 또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. Like numbers refer to like elements throughout the several views. It is to be understood that the singular forms "a", "an", and "the" include plural referents unless the context clearly dictates otherwise, and the terms "comprise" Or combinations thereof, and does not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, or combinations thereof.

본 명세서에서, 소스 전극 및 드레인 전극은 전류의 방향을 고려하여, 편의상 구분하여 명명한 것으로서, 인가되는 전압 극성의 변화에 의해 전류 방향이 변화하는 경우, 소스 전극은 드레인 전극을, 드레인 전극은 소스 전극을 의미할 수도 있다.In this specification, the source electrode and the drain electrode are referred to for convenience in consideration of the direction of the current. When the direction of current changes due to a change in the applied voltage polarity, the source electrode and the drain electrode, respectively, It may mean an electrode.

본 명세서에서, ‘수직형 트랜지스터’라는 의미는, 소스 전극으로부터 드레인 전극으로의 전하 전도 경로 중 적어도 일부분이 상하 방향의 경로를 가지는 트랜지스터를 의미할 수 있다. 이때, 수직형 트랜지스터의 전도성 채널은 기판 면 또는 전극 면과 같은 기준면에 대하여 수직으로 형성되는 경우뿐만 아니라, 상기 전도성 채널이 상기 기준면에 대하여 소정의 각도로 경사진 경우를 모두 포함하는 의미로 사용될 수 있다.In this specification, the term 'vertical transistor' means a transistor in which at least a part of the charge conduction path from the source electrode to the drain electrode has a path in the vertical direction. In this case, the conductive channel of the vertical transistor may be used not only in the case where the conductive channel is perpendicular to the reference plane such as the substrate surface or the electrode plane, but also in the case where the conductive channel is inclined at a predetermined angle with respect to the reference plane have.

본 명세서에서, ‘일 층(layer)과 다른 층(layer) 사이의 계면 영역’이라 함은, 일 층과 다른 층의 경계면 뿐만 아니라, 상기 경계면과 인접하는 일 층 또는 다른 층의 계면으로부터 소정 깊이의 내부 영역을 포괄하는 것으로 해석될 수 있다. Herein, the term "interfacial region between a layer and another layer" refers to an interface region between one layer and another layer, as well as an interface between one layer and another layer adjacent to the interface, As shown in Fig.

본 명세서에서, 질화물계 반도체층 또는 질화물계 물질층은 일 예로서, AlxInyGa1-x-yN (0 ≤ x ≤ 1, 0 ≤ y ≤ 1) 과 같은 질화물을 포함할 수 있다. 상기 질화물계 반도체층 또는 상기 질화물계 물질층은 일 예로서, 금속유기화학기상증착법(Metal Organic Chemical Vapor Deposition), 분자빔에피탁시(Molecular Beam Epitaxy), 수소화기상증착에피탁시(Hydride Vapor Phase Epitaxy) 등과 같은 방법을 이용하여 형성할 수 있다.In this specification, the nitride-based semiconductor layer or the nitride-based material layer may include a nitride such as Al x In y Ga 1-xy N (0? X? 1, 0? Y? The nitride-based semiconductor layer or the nitride-based material layer may be formed by, for example, a metal organic chemical vapor deposition (MOCVD) method, a molecular beam epitaxy method, a hydride vapor phase epitaxy Epitaxy) or the like.

본 명세서에서, ‘n형 또는 p형으로 도핑된다’는 의미는 질화물계 반도체층 또는 질화물계 물질층 내에 n형은 도펀트가 약 1E16/cm3 이상, p형은 도펀트가 1E17/cm3 이상 주입되는 것을 의미할 수 있다. 또한, '고농도의 n형으로 도핑되는'의 의미는 질화물계 반도체층 또는 질화물계 물질층 내에, n형 도펀트가 약 1E19 /cm3 이상 주입됨으로써, 고농도로 도핑되는 것을 의미할 수 있다. '고농도의 p형으로 도핑되는'의 의미는 질화물계 반도체층 또는 질화물계 물질층 내에, p형 도펀트가 약 1E20 /cm3 이상 주입됨으로써, 고농도로 도핑되는 을 의미할 수 있다.As used herein, "doped with n-type or p-type" means the injection nitride-based semiconductor layer or a nitride-based in the material layer n-type dopant is about 1E16 / cm 3 or more, p-type dopant is 1E17 / cm 3 or higher . ≪ / RTI > Further, the term "doped with a high concentration of n-type" means that the n-type dopant is doped into the nitride-based semiconductor layer or the nitride-based material layer at a concentration of about 1E19 / cm 3 or more. The term 'highly doped with p-type' means that the p-type dopant is doped into the nitride-based semiconductor layer or the nitride-based material layer at a concentration of about 1E20 / cm 3 or more to thereby be doped at a high concentration.

본 명세서에서, 질화물계 반도체층 또는 질화물계 물질층이 n형 또는 p형으로 도핑될 때, 일 예로서, n형으로 도핑되는 경우, 도펀트로서 실리콘(Si), 게르마늄(Ge), 셀레늄(Se), 텔루륨(Te) 등을 적용할 수 있으며, p형으로 도핑되는 경우, 도펀트로서 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 탄소(C), 철(Fe), 망간(Mn) 등을 적용할 수 있다.
In this specification, when the nitride-based semiconductor layer or the nitride-based material layer is doped to be n-type or p-type, for example, when doped to n-type, silicon (Si), germanium (Ge), selenium ), Tellurium (Te) and the like can be applied. When doping to p-type, beryllium (Be), magnesium (Mg), calcium (Ca), carbon (C), iron (Fe) Mn) and the like can be applied.

도 1은 일 예로서의 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 1을 참조하면 질화물계 트랜지스터(10)는 n형으로 도핑되는 제1 반도체 영역(110), 제1 반도체 영역(110) 내에 배치되는 p형으로 도핑되는 제2 반도체 영역(120), 및 제2 반도체 영역(120) 내부에 배치되는 n형으로 도핑되는 제3 반도체 영역(130)을 구비한다. 제1 반도체 영역(110) 내지 제3 반도체 영역(130)의 상부 면은 동일 평면(110a) 상에 위치할 수 있다.1 is a cross-sectional view schematically showing a nitride-based transistor as an example. 1, the nitride-based transistor 10 includes a first semiconductor region 110 doped with an n-type, a second semiconductor region 120 doped with a p-type disposed in the first semiconductor region 110, And a third semiconductor region 130 disposed in the second semiconductor region 120 and doped with n-type conductivity. The upper surfaces of the first semiconductor region 110 to the third semiconductor region 130 may be located on the same plane 110a.

제1 반도체 영역(110) 내지 제3 반도체 영역(130)의 상부 면 상에 게이트 유전층(140) 및 게이트 전극층(150)이 순차적으로 적층될 수 있다. 게이트 유전층(140)은 제2 반도체 영역(120)의 상부 면의 적어도 일부분을 커버하도록 배치될 수 있다.A gate dielectric layer 140 and a gate electrode layer 150 may be sequentially stacked on the upper surface of the first semiconductor region 110 to the third semiconductor region 130. [ The gate dielectric layer 140 may be disposed to cover at least a portion of the top surface of the second semiconductor region 120.

도 1을 다시 참조하면, 소스 전극층(160)이 제2 반도체 영역(120) 및 제3 반도체 영역(130)의 적어도 일부분과 접하도록 배치될 수 있다. Referring again to FIG. 1, the source electrode layer 160 may be disposed in contact with at least a portion of the second semiconductor region 120 and the third semiconductor region 130.

제1 반도체 영역(110)의 하부에는 고농도의 n형으로 도핑되는 하부 질화물계 반도체층(170)이 배치될 수 있다. 하부 질화물계 반도체층(170)의 하부에는 드레인 전극층(180)이 배치될 수 있다.The lower nitride-based semiconductor layer 170 doped with a high concentration of n-type may be disposed under the first semiconductor region 110. The drain electrode layer 180 may be disposed under the lower nitride semiconductor layer 170.

도시된 질화물계 트랜지스터의 동작 방식은 다음과 같이 설명될 수 있다. 소스 전극층(160)과 드레인 전극층(180) 사이에 동작 전압이 인가되고, 게이트 전극층(150)에 문턱 전압 이상의 전압이 인가되면, 제2 반도체 영역(120) 내에 전도성 채널(R120)이 형성된다. 이에 따라, 소스 전극층(160)으로부터 제3 반도체 영역(130) 및 전도성 채널(R120)을 경유하여, 제1 반도체 영역(110)으로 측면 방향으로 전자가 전도할 수 있다. 도 1에서는 측면 방향의 전자 전도를 ‘F1’으로 표기하고 있다.The manner of operation of the illustrated nitride-based transistor can be described as follows. An operating voltage is applied between the source electrode layer 160 and the drain electrode layer 180 and a conductive channel R 120 is formed in the second semiconductor region 120 when a voltage equal to or higher than a threshold voltage is applied to the gate electrode layer 150. Electrons can be conducted laterally from the source electrode layer 160 to the first semiconductor region 110 via the third semiconductor region 130 and the conductive channel R 120. In Fig. 1, the electronic conduction in the lateral direction is denoted by " F1 ".

제1 반도체 영역(110)으로 전도한 전자는 상하 방향으로 전도하여, 하부 질화물계 반도체층(170)을 경유하여, 드레인 전극층(180)으로 이동할 수 있다. 도 1에서는 상하 방향의 전자 전도를‘F2’로 표기하고 있다.Electrons conducted to the first semiconductor region 110 can be transferred to the drain electrode layer 180 via the lower nitride semiconductor layer 170 by being conducted in the vertical direction. In Fig. 1, the electronic conduction in the vertical direction is denoted by " F2 ".

한편, 제1 내지 제3 반도체 영역(110, 120, 130) 내의 질화물계 물질층은 사파이어와 같은 이종 기판 상에서 성장하게 되므로, 도 1에 도시되는 바와 같은 실전위(TD)가 상기 질화물계 물질층 내에 생성된다. 상술한 바와 같이, 실전위(TD)는 전도성 채널(R120)을 경유하지 않고, 소스 전극층(160)으로부터 드레인 전극층(180)까지 곧바로 전하 전도를 발생시킬 수 있으므로, 누설 전류의 경로로서 기능할 수 있다. 또한, 상기 실전위(TD)는, 소스 전극층(160)과 드레인 전극층(180) 사이의 항복 전압을 낮추는 결과를 초래할 수 있다.Meanwhile, since the nitride-based material layers in the first to third semiconductor regions 110, 120, and 130 are grown on a different substrate such as sapphire, the actual potential TD as shown in FIG. Lt; / RTI > As described above, since the actual potential TD can cause charge conduction from the source electrode layer 160 to the drain electrode layer 180 directly without passing through the conductive channel R 120, it can function as a path of the leakage current have. In addition, the actual potential (TD) may result in lowering the breakdown voltage between the source electrode layer 160 and the drain electrode layer 180.

이와 같이, 소스 전극층(160)과 드레인 전극층(180)이 실전위(TD)를 구비하는 질화물계 물질층을 기준으로 상하 방향으로 서로 맞은 편에 배치되는 경우, 상기 실전위(TD)에 기인하여 발생하는 누설 전류의 발생 및 항복 전압의 저하 현상을 방지할 필요가 있다.
In the case where the source electrode layer 160 and the drain electrode layer 180 are disposed opposite to each other in the vertical direction on the basis of the nitride-based material layer having the actual potential TD as described above, It is necessary to prevent occurrence of leakage current and deterioration of breakdown voltage.

도 2는 본 개시의 제1 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 도면이다. 도 2를 참조하면, 질화물계 트랜지스터(20)는 서로 전기적으로 분리된 스위칭부(21) 및 전도부(22)를 구비한다. 또한, 질화물계 트랜지스터(20)는 스위칭부(21)와 전도부(22)를 연결하는 배선(23)을 구비할 수 있다.2 schematically shows a nitride-based transistor according to the first embodiment of the present disclosure; Referring to FIG. 2, the nitride-based transistor 20 includes a switching part 21 and a conductive part 22 electrically separated from each other. The nitride-based transistor 20 may include a wiring 23 connecting the switching unit 21 and the conductive unit 22.

스위칭부(21)는 절연성 이종 기판(210) 상에 배치되는 질화물계 적층 구조물(220), 적층 구조물(220) 상에 순차적으로 적층되는 게이트 유전층(230)과 게이트 전극층(240), 및 게이트 전극층(240)의 양측면 방향으로 각각 이격하여 배치되는 소스 전극층(250)과 제1 컨택 전극층(260)을 포함할 수 있다. 절연성 이종 기판(210)은 일 예로서, 사파이어, SiC, Si 등을 포함할 수 있다. The switching unit 21 includes a nitride based stacked structure 220 disposed on the insulating heterogeneous substrate 210, a gate dielectric layer 230 and a gate electrode layer 240 sequentially stacked on the stacked structure 220, The source electrode layer 250 and the first contact electrode layer 260 may be separated from each other in the direction of both sides of the first contact electrode layer 240. The insulating heterogeneous substrate 210 may include, for example, sapphire, SiC, Si, or the like.

질화물계 적층 구조물(220)은 이종 기판(210) 상에 배치되는 n형 도핑되는 질화물계 제1 반도체층(221), 제1 반도체층(221) 상에 배치되는 p형 도핑되는 질화물계 제2 반도체층(222) 및 제2 반도체층(222) 상에 배치되는 n형 도핑되는 질화물계 제3 반도체층(223)을 포함한다. 제1 반도체층(221)과 제2 반도체층(222) 사이의 경계 영역 및 제2 반도체층(222)과 제3 반도체층(223) 사이의 경계 영역에서는 PN 접합에 따르는 전하의 공핍층이 생성될 수 있다. 특히, 제3 반도체층(223)의 두께는, 상기 PN 접합에 의해 적어도 게이트 전극층(240) 하부의 제3 반도체층(223)의 부분이 완전히 공핍(depleted)되도록 결정될 수 있다.The nitride-based laminated structure 220 includes an n-type doped nitride-based first semiconductor layer 221 disposed on the dissimilar substrate 210, a p-type doped nitride-based second semiconductor layer 221 disposed on the first semiconductor layer 221, And an n-type doped nitride-based third semiconductor layer 223 disposed on the semiconductor layer 222 and the second semiconductor layer 222. A depletion layer of the charge due to the PN junction is generated in the boundary region between the first semiconductor layer 221 and the second semiconductor layer 222 and the boundary region between the second semiconductor layer 222 and the third semiconductor layer 223 . In particular, the thickness of the third semiconductor layer 223 may be determined such that at least the portion of the third semiconductor layer 223 under the gate electrode layer 240 is completely depleted by the PN junction.

게이트 유전층(230)은 제3 반도체층(223)의 일부분 상에 배치될 수 있다. 게이트 유전층(230)은 일 예로서, 산화물, 질화물 또는 산질화물을 포함할 수 있다. 게이트 유전층(230)은 일 예로서, 실리콘산화물층, 실리콘질화물층, 실리콘산질화물층 또는 알루미늄산화물층일 수 있다.The gate dielectric layer 230 may be disposed on a portion of the third semiconductor layer 223. The gate dielectric layer 230 may comprise, by way of example, oxide, nitride, or oxynitride. The gate dielectric layer 230 may be, for example, a silicon oxide layer, a silicon nitride layer, a silicon oxynitride layer, or an aluminum oxide layer.

게이트 전극층(240)은 게이트 유전층(230) 상에 배치되며, 일 예로서, 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 탄소(C), 철(Fe), 망간(Mn) 또는 이들의 조합을 포함하는 도펀트가 도핑된 p형 GaN 반도체를 포함할 수 있다. 다른 예로서, 게이트 전극(154)은 니켈(Ni), 금(Au), 타이타늄(Ti), 알루미늄(Al)등의 금속을 포함할 수 있다.The gate electrode layer 240 is disposed on the gate dielectric layer 230. The gate electrode layer 240 may be formed of a material such as beryllium (Be), magnesium (Mg), calcium (Ca), carbon (C), iron (Fe) A doped p-type GaN semiconductor including a combination of these. As another example, the gate electrode 154 may include a metal such as nickel (Ni), gold (Au), titanium (Ti), aluminum (Al)

게이트 유전층(230)의 양쪽 측면 방향의 제3 반도체층(223) 상에는 고농도의 n형으로 도핑되는 질화물계 제4 반도체층(224)이 배치될 수 있다. 제4 반도체층(224) 상에는 소스 전극층(250) 및 제1 컨택 전극층(260)이 각각 배치될 수 있다. 제4 반도체층(224)은 소스 전극층(250)과 제3 반도체층(223) 사이, 제1 컨택 전극층(260)과 제3 반도체층(223) 사이의 접속층으로서 기능할 수 있다. 제4 반도체층(224)은 소스 전극층(250) 및 제1 컨택 전극층(260)과 각각 오믹 접합을 이룰 수 있다.A fourth nitride semiconductor layer 224 doped with a high concentration of n-type may be disposed on the third semiconductor layer 223 in both lateral directions of the gate dielectric layer 230. A source electrode layer 250 and a first contact electrode layer 260 may be disposed on the fourth semiconductor layer 224, respectively. The fourth semiconductor layer 224 can function as a connection layer between the source electrode layer 250 and the third semiconductor layer 223 and between the first contact electrode layer 260 and the third semiconductor layer 223. [ The fourth semiconductor layer 224 may be ohmic-junctioned with the source electrode layer 250 and the first contact electrode layer 260, respectively.

소스 전극층(250) 및 제1 컨택 전극층(260)이 게이트 전극층(240)의 양측면 방향에 배치될 수 있다. 한편, 몇몇 실시 예에 있어서, 소스 전극층(250)은 제4 반도체층(224)로부터 제3 반도체층(223)을 거쳐 제2 반도체층(222) 내에 이르도록 형성되는 트렌치(252) 내부로 확장될 수도 있다. 이에 따라, 소스 전극층(250)은 제3 반도체층(223) 및 제2 반도체층(222)과 접하도록 배치될 수 있다. 소스 전극층(250)은 제3 반도체층(223) 및 제2 반도체층(222)의 전기적 포텐셜을 제어할 수 있다. 소스 전극층(250) 및 제1 컨택 전극층(260)은 일 예로서, 타이타늄(Ti), 알루이늄(Al), 팔라듐(Pd), 텅스텐(W), 니켈(Ni), 크롬(Cr), 백금(Pt), 금(Au), 은(Ag) 또는 이들의 조합을 포함할 수 있다.The source electrode layer 250 and the first contact electrode layer 260 may be disposed on both sides of the gate electrode layer 240. The source electrode layer 250 may extend into the trench 252 formed from the fourth semiconductor layer 224 through the third semiconductor layer 223 to reach the second semiconductor layer 222. In some embodiments, . Accordingly, the source electrode layer 250 can be disposed so as to be in contact with the third semiconductor layer 223 and the second semiconductor layer 222. The source electrode layer 250 can control the electrical potentials of the third semiconductor layer 223 and the second semiconductor layer 222. The source electrode layer 250 and the first contact electrode layer 260 may be formed of any one of titanium, (Pt), gold (Au), silver (Ag), or a combination thereof.

도 2를 다시 참조하면, 전도부(22)는 서로 전기적으로 연결되는 제2 컨택 전극층(270), 질화물계 전도 구조물(280), 및 드레인 전극층(290)을 포함한다. 도시되는 실시 예에서, 전도부(22)는 드레인 전극층(290) 상에, 순차적으로 적층되는 질화물계 전도 구조물(280)과 제2 컨택 전극층(270)을 포함할 수 있다. 드레인 전극층(290)의 하부에는 방열 기판(310)이 배치될 수 있다.Referring again to FIG. 2, the conductive portion 22 includes a second contact electrode layer 270, a nitride-based conductive structure 280, and a drain electrode layer 290 which are electrically connected to each other. In the illustrated embodiment, the conductive portion 22 may include a nitride based conductive structure 280 and a second contact electrode layer 270 sequentially stacked on the drain electrode layer 290. The drain electrode layer 290 may be disposed under the heat dissipation substrate 310.

제2 컨택 전극층(270)은 배선(23)에 의해 제1 컨택 전극층(260)과 연결될 수 있다. 이로서, 스위칭부(21)와 전도부(22)과 전기적으로 연결될 수 있다. 배선(23)은 일 예로서, 전도성 와이어일 수 있다. 구체적으로, Au 재질의 와이어를 와이어 본딩 공정을 수행하여, 상기 와이어의 양단을 제1 컨택 전극층(260) 및 제2 컨택 전극층(270) 상에 부착시킴으로써, 배선(23)을 형성할 수 있다. 제2 컨택 전극층(270)은 일 예로서, 타이타늄(Ti), 알루이늄(Al), 팔라듐(Pd), 텅스텐(W), 니켈(Ni), 크롬(Cr), 백금(Pt), 금(Au), 은(Ag) 또는 이들의 조합을 포함할 수 있다.The second contact electrode layer 270 may be connected to the first contact electrode layer 260 by a wiring 23. Thus, the switching unit 21 and the conductive unit 22 can be electrically connected to each other. The wiring 23 may be, for example, a conductive wire. Concretely, the wiring 23 can be formed by performing a wire bonding process on a wire made of Au, and attaching both ends of the wire to the first contact electrode layer 260 and the second contact electrode layer 270. The second contact electrode layer 270 may be formed of a material selected from the group consisting of Ti, Al, Pd, W, Ni, Cr, Pt, Au), silver (Ag), or a combination thereof.

질화물계 전도 구조물(280)은 드레인 전극층(290) 상에 순차적으로 배치되는 고농도의 n형으로 도핑되는 질화물계 제1 접합층(281), p형으로 도핑되는 질화물계 전도층(282), 및 고농도의 n형으로 도핑되는 질화물계 제2 접합층(283)을 포함한다. 제1 접합층(281)은 드레인 전극층(290)과 오믹 접합을 이루고, 제2 접합층(283)은 제2 컨택 전극층(270)과 오믹 접합을 이룰 수 있다.The nitride-based conductive structure 280 includes a nitride-based first bonding layer 281 doped with a high concentration of n-type sequentially disposed on the drain electrode layer 290, a nitride-based conductive layer 282 doped with p-type, And a nitride-based second bonding layer 283 doped with a high concentration of n-type. The first bonding layer 281 may form an ohmic contact with the drain electrode layer 290 and the second bonding layer 283 may form an ohmic contact with the second contact electrode layer 270.

드레인 전극층(290)은 일 예로서, 타이타늄(Ti), 알루이늄(Al), 팔라듐(Pd), 텅스텐(W), 니켈(Ni), 크롬(Cr), 백금(Pt), 금(Au), 은(Ag) 또는 이들의 조합을 포함할 수 있다.The drain electrode layer 290 may be formed of a material selected from the group consisting of titanium (Ti), aluminum (Al), palladium (Pd), tungsten (W), nickel (Ni), chromium (Cr), platinum (Pt) , Silver (Ag), or a combination thereof.

방열 기판(310)은 일 예로서, 열 전도 효율이 좋은 금속 또는 합금 재질로 이루어질 수 있다. 방열 기판(310)은 일 예로서, 구리 기판일 수 있다.The heat dissipation substrate 310 may be made of a metal or an alloy material having a good heat conduction efficiency. The heat dissipation substrate 310 may be, for example, a copper substrate.

한편, 스위칭부(21)의 질화물계 물질층 내에는 제1 실전위(TD1)가 생성될 수 있다. 상술한 바와 같이, 상기 질화물계 물질층은 이종 기판(210) 상에서 순차적으로 적층되는 제1 내지 제4 반도체층(221, 222, 223, 224)을 포함할 수 있다. 마찬가지로, 저항부(22)의 질화물계 물질층 내에는 제2 실전위(TD2)가 생성될 수 있다. 상기 질화물계 물질층은 드레인 기판(290) 상에서 순차적으로 적층되는 제1 접합층(281), 전도층(282) 및 제2 접합층(283)을 포함할 수 있다. 도면을 참조하면, 본 실시 예의 제1 및 제2 실전위(TD1, TD2)는 도 1의 실전위(TD)와 대비하여, 소스 전극층(250)와 드레인 전극층(290)을 직접적으로 연결하지 않고 있다.On the other hand, a first actual potential (TD1) may be generated in the nitride-based material layer of the switching portion 21. [ As described above, the nitride-based material layer may include first to fourth semiconductor layers 221, 222, 223, and 224 sequentially stacked on the different substrate 210. Likewise, a second actual potential (TD2) can be generated in the nitride-based material layer of the resistance portion 22. [ The nitride based material layer may include a first bonding layer 281, a conductive layer 282, and a second bonding layer 283 which are sequentially stacked on the drain substrate 290. Referring to the drawing, the first and second actual potentials TD1 and TD2 of the present embodiment do not directly connect the source electrode layer 250 and the drain electrode layer 290 with respect to the actual potential TD of FIG. 1 have.

이하에서는, 본 개시의 실시 예에 따르는 질화물계 트래지스터의 동작 방식을 개략적으로 설명한다. 소스 전극층(250)과 드레인 전극층(290) 사이에 동작 전압(VDS)가 인가되고, 게이트 전극층(240)에 문턱 전압 이하의 전압(VGS)이 인가되는 경우, 질화물계 트랜지스터(20)는 턴오프 상태를 유지할 수 있다. 상기 턴오프 상태에서는, 제2 반도체층(222)과 제3 반도체층(223) 사이의 PN 접합에 의해 생성되는 공핍층이 게이트 전극층(240) 하부의 제3 반도체층(223)의 부분을 채울 수 있다. 이로써, 소스 전극층(250)으로부터 제3 반도체층(223)을 경유하여 제1 컨택 전극층(260)에 도달하는 전자 전도가 차단될 수 있다. 한편, 실전위(TD1)은 이종 기판(210) 상에서 상하 방향으로 생성됨으로써, 소스 전극층(250)과 제1 컨택 전극층(260) 사이에서 누설 전류를 발생시키지 않을 수 있다.Hereinafter, a method of operating the nitride-based transistor according to the embodiment of the present disclosure will be schematically described. When the operating voltage VDS is applied between the source electrode layer 250 and the drain electrode layer 290 and a voltage VGS less than the threshold voltage is applied to the gate electrode layer 240, State can be maintained. The depletion layer generated by the PN junction between the second semiconductor layer 222 and the third semiconductor layer 223 fills a portion of the third semiconductor layer 223 under the gate electrode layer 240 in the turn- . As a result, the electron conduction from the source electrode layer 250 to the first contact electrode layer 260 via the third semiconductor layer 223 can be cut off. On the other hand, the actual potential TD1 is generated in the vertical direction on the different substrate 210, so that leakage current is not generated between the source electrode layer 250 and the first contact electrode layer 260.

소스 전극층(250)과 드레인 전극층(290) 사이에 동작 전압(VDS)가 인가되고, 게이트 전극층(240)에 문턱 전압 이상의 전압(VGS)이 인가되는 경우, 질화물계 트랜지스터(20)는 턴온 될 수 있다. 상기 문턱 전압 이상의 전압(VGS)에 의해, 게이트 전극층(240) 하부의 제3 반도체층(223) 내에 생성된 상기 공핍층이 제거되어, 제3 반도체층(223)은 전도성을 회복할 수 있다. 즉, 제3 반도체층(223)의 내부에 전도성 채널이 형성될 수 있다. 이에 따라, 전하는 소스 전극층(250)으로부터 제3 반도체층(223)을 경유하여 제1 컨택 전극층(260)으로 전도할 수 있다.When the operating voltage VDS is applied between the source electrode layer 250 and the drain electrode layer 290 and the voltage VGS of not less than the threshold voltage is applied to the gate electrode layer 240, the nitride-based transistor 20 can be turned on have. The depletion layer generated in the third semiconductor layer 223 under the gate electrode layer 240 is removed by the voltage VGS higher than the threshold voltage, and the third semiconductor layer 223 can recover the conductivity. That is, a conductive channel may be formed in the third semiconductor layer 223. Accordingly, the electric charge can be conducted from the source electrode layer 250 to the first contact electrode layer 260 via the third semiconductor layer 223.

제1 컨택 전극층(260)으로 전도된 전하는 배선(23)을 경유하여, 제2 컨택 전극층(270)으로 이동할 수 있다. 이어서, 상기 전하는 질화물계 전도 구조물(280)을 경유하여 드레인 전극층(290)으로 전도할 수 있다. The electric charge conducted to the first contact electrode layer 260 can be transferred to the second contact electrode layer 270 via the wiring 23. Then, the electric charge can be conducted to the drain electrode layer 290 via the nitride-based conductive structure 280.

상술한 바와 같이, 본 실시 예의 질화물계 트랜지스터에서는, 전하의 스위칭을 담당하는 스위칭부(21)와 전하의 전도를 담당하는 전도부(22)가 서로 분리될 수 있다. 이에 의해, 제1 및 제2 실전위(TD1, TD2)가 소스 전극층(250)과 드레인 전극층(290)에 직접적으로 연결되지 않을 수 있다. 즉, 제1 실전위(TD1)를 따라 스위칭부(21)에서 누설 전류가 발생하더라도, 상기 누설 전류가 전도부(22)에 직접적으로 영향을 미치지 않을 수 있다. 마찬가지로, 스위칭부(21)에서 제1 실전위(TD1)에 의한 누설 전류를 효과적으로 차단함으로써, 전도부(22) 내에서 제2 실전위(TD2)를 따라 누설 전류가 발생하지 않을 수 있다.
As described above, in the nitride-based transistor of the present embodiment, the switching portion 21 for switching charges and the conducting portion 22 for conducting charges can be separated from each other. Thereby, the first and second actual potentials TD1 and TD2 may not be directly connected to the source electrode layer 250 and the drain electrode layer 290. [ That is, even if a leakage current occurs in the switching section 21 along the first actual potential TD1, the leakage current may not directly affect the conductive section 22. [ Likewise, by effectively interrupting the leakage current due to the first actual potential TD1 in the switching section 21, a leakage current may not occur along the second actual potential TD2 in the conductive section 22. [

도 3은 본 개시의 제2 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 3을 참조하면, 질화물계 트랜지스터(30)는 스위칭부(31) 및 전도부(32)를 포함할 수 있다. 스위칭부(31) 및 전도부(32)의 구성은 도 2와 관련하여 상술한 질화물계 트랜지스터(20)의 스위칭부(21) 및 전도부(21)의 구성과 실질적으로 동일하다. 3 is a cross-sectional view schematically showing a nitride-based transistor according to a second embodiment of the present disclosure; Referring to FIG. 3, the nitride-based transistor 30 may include a switching unit 31 and a conductive unit 32. The configurations of the switching unit 31 and the conductive unit 32 are substantially the same as those of the switching unit 21 and the conductive unit 21 of the nitride-based transistor 20 described above with reference to FIG.

한편, 질화물계 트랜지스터(30)는 도 2와 관련하여 상술한 제1 실시 예의 질화물계 트랜지스터(20)과 대비하여, 스위칭부(31)가 방열 기판(310) 상에 부착되는 구성이 차별된다. 도 3을 참조하면, 스위칭부(31)의 이종 기판(210)은 접착층(312)에 의해 방열 기판(310) 상에 접합될 수 있다. 스위칭부(31)와 이격하여 전도부(32)가 방열 기판(310) 상에 배치될 수 있다. 전도부(32)의 드레인 전극층(290)은 방열 기판(310) 상에 배치될 수 있다. 일 실시 예에 있어서, 접착층(312)과 드레인 전극층(290)은 실질적으로 동일한 재질로 이루어질 수 있다. 구체적으로, 접착층(312)과 드레인 전극층(290)은 은(Ag)과 같이, 접착성 전도성 물질로 이루어질 수 있다.The nitride-based transistor 30 is distinguished from the nitride-based transistor 20 of the first embodiment described above with reference to FIG. 2 in that the switching unit 31 is mounted on the heat-dissipating substrate 310. 3, the dissimilar substrate 210 of the switching unit 31 may be bonded onto the heat dissipating substrate 310 by an adhesive layer 312. The conductive part 32 may be disposed on the heat dissipation board 310 so as to be spaced apart from the switching part 31. [ The drain electrode layer 290 of the conductive portion 32 may be disposed on the heat dissipating substrate 310. In one embodiment, the adhesive layer 312 and the drain electrode layer 290 may be made of substantially the same material. Specifically, the adhesive layer 312 and the drain electrode layer 290 may be made of an adhesive conductive material, such as silver (Ag).

방열 기판(310)은 일 예로서, 열 전도 효율이 좋은 금속 또는 합금 재질을 포함할 수 있다. 방열 기판(310)은 일 예로서, 구리 기판일 수 있다. 방열 기판(310)이 스위칭부(31) 및 전도부(32)를 커버함으로써, 질화물계 트랜지스터의 방열 특성이 향상될 수 있다.
The heat dissipation substrate 310 may include, for example, a metal or an alloy material having a high thermal conduction efficiency. The heat dissipation substrate 310 may be, for example, a copper substrate. By covering the switching portion 31 and the conductive portion 32 with the heat dissipation substrate 310, the heat dissipation characteristics of the nitride-based transistor can be improved.

도 4는 본 개시의 제3 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 4를 참조하면, 질화물계 트랜지스터(40)는 스위칭부(41) 및 전도부(42)를 포함할 수 있다. 스위칭부(31) 및 전도부(32)의 구성은 도 2와 관련하여 상술한 질화물계 트랜지스터(20)의 스위칭부(21) 및 전도부(21)의 구성과 실질적으로 동일하다. 4 is a cross-sectional view schematically showing a nitride-based transistor according to a third embodiment of the present disclosure; Referring to FIG. 4, the nitride-based transistor 40 may include a switching unit 41 and a conductive unit 42. The configurations of the switching unit 31 and the conductive unit 32 are substantially the same as those of the switching unit 21 and the conductive unit 21 of the nitride-based transistor 20 described above with reference to FIG.

한편, 질화물계 트랜지스터(40)는 도 2와 관련하여 상술한 제1 실시 예의 질화물계 트랜지스터(20)과 대비하여, 스위칭부(41)와 전도부(42)의 적층 구조가 서로 차별된다. 도 4를 참조하면, 스위칭부(41)는 전도부(42) 상에 적층될 수 있다. 이때, 스위칭부(41)의 이종 기판(210)은 전도부(42)의 질화물계 전도 구조물(280)의 상면에 배치될 수 있다. 도시되지는 않았지만, 드레인 전극층(290)의 하부에는 방열 기판이 배치될 수도 있다.On the other hand, the nitride-based transistor 40 is distinguished from the laminated structure of the switching portion 41 and the conductive portion 42 in comparison with the nitride-based transistor 20 of the first embodiment described above with reference to Fig. Referring to FIG. 4, the switching unit 41 may be stacked on the conductive portion 42. At this time, the dissimilar substrate 210 of the switching part 41 may be disposed on the upper surface of the nitride-based conductive structure 280 of the conductive part 42. Although not shown, a heat dissipation substrate may be disposed below the drain electrode layer 290.

본 실시 예에서는, 스위칭부(41)와 전도부(42)를 상하 방향으로 적층함으로써, 질화물계 트랜지스터이 평면 상에서 차지하는 면적을 감소시킬 수 있는 장점이 있다.
In this embodiment, there is an advantage that the area occupied by the nitride-based transistor on the plane can be reduced by stacking the switching portion 41 and the conductive portion 42 in the vertical direction.

도 5는 본 개시의 제4 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 5를 참조하면, 질화물계 트랜지스터(50)는 스위칭부(51)와 전도부(52)를 구비할 수 있다. 스위칭부(51)의 구성은 도 2와 관련하여 상술한 질화물계 트랜지스터(20)의 스위칭부(21)의 구성과 실질적으로 동일하다.5 is a cross-sectional view schematically showing a nitride-based transistor according to a fourth embodiment of the present disclosure. Referring to FIG. 5, the nitride-based transistor 50 may include a switching unit 51 and a conductive unit 52. The configuration of the switching unit 51 is substantially the same as that of the switching unit 21 of the nitride-based transistor 20 described above with reference to Fig.

한편, 질화물계 트랜지스터(50)는 도 3과 관련하여 상술한 제2 실시 예의 질화물계 트랜지스터(30)과 대비하여, 전도부(52)의 구성이 서로 차별된다. 도 5를 참조하면, 전도부(52)는 제2 컨택 전극층(270), 질화물계 전도 구조물(580) 및 드레인 전극층(290)을 구비할 수 있다. 질화물계 전도 구조물(580)은 드레인 전극층(290) 상에 순차적으로 배치되는 고농도의 n형으로 도핑되는 질화물계 제1 접합층(281), 질화물계 전도 패턴 구조물(580a) 및 고농도의 n형으로 도핑되는 질화물계 제2 접합층(283)을 포함한다. On the other hand, the nitride-based transistor 50 is different from the nitride-based transistor 30 of the second embodiment described above with reference to FIG. 3 in the configuration of the conductive portion 52. Referring to FIG. 5, the conductive portion 52 may include a second contact electrode layer 270, a nitride-based conductive structure 580, and a drain electrode layer 290. The nitride-based conduction structure 580 includes a nitride-based first bonding layer 281, a nitride-based conduction pattern structure 580a, and a high-concentration n-type high doped n-type first bonding layer 281 sequentially disposed on the drain electrode layer 290 Based second bonding layer 283 which is doped.

질화물계 전도 패턴 구조물(580a)은 일단이 제1 접합층(281)과 접하고 타단이 제2 접합층(283)과 접하는 질화물계 제1 패턴층(582)과, 일단이 상기 제1 접합층(281)과 접하고 타단이 제2 접합층(283)과 접하는 질화물계 제2 패턴층(583)이 서로 번갈아 배치되는 구조를 가질 수 있다. 제1 패턴층(582)과 제2 패턴층(583) 중 적어도 하나는 n형으로 도핑될 수 있다.The nitride-based conductive pattern structure 580a includes a nitride-based first pattern layer 582 having one end in contact with the first bonding layer 281 and the other end in contact with the second bonding layer 283; 281 and the nitride second pattern layer 583 whose other end is in contact with the second bonding layer 283 are alternately arranged. At least one of the first pattern layer 582 and the second pattern layer 583 may be doped n-type.

제1 패턴층(582)과 제2 패턴층(583)은 서로 다른 에너지 밴드갭을 가질 수 있으며, 제1 패턴층(582)과 제2 패턴층(583)의 계면 영역에는 2DEG(2-dimensional electron gas)층(584)이 형성될 수 있다. 일 예로서, 제1 패턴층(582)과 제2 패턴층(583) 중 어느 하나는 GaN층일 수 있으며, 나머지 하나는 AlGaN층일 수 있다.The first pattern layer 582 and the second pattern layer 583 may have different energy bandgaps and the interface region between the first pattern layer 582 and the second pattern layer 583 may have a 2DEG electron gas layer 584 may be formed. As an example, any one of the first pattern layer 582 and the second pattern layer 583 may be a GaN layer, and the other may be an AlGaN layer.

본 실시 예에서는, 전도부(52)의 질화물계 전도 구조물(580)이 질화물계 전도 패턴 구조물(580a)을 포함할 수 있다. 질화물계 전도 패턴 구조물(580a)은 2DEG층(584)를 생성할 수 있으며, 2DEG층(584)은 질화물계 트랜지스터(52)가 턴온 될 때, 전도부(52) 내에서의 전하 이동도를 증가시킬 수 있다.
In this embodiment, the nitride-based conductive structure 580 of the conductive portion 52 may include the nitride-based conductive pattern structure 580a. The nitride based conductive pattern structure 580a may produce a 2DEG layer 584 and the 2DEG layer 584 may increase the charge mobility in the conductive portion 52 when the nitride based transistor 52 is turned on .

도 6은 본 개시의 제5 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 6을 참조하면, 질화물계 트랜지스터(60)는 스위칭부(61) 및 전도부(62)를 구비할 수 있다. 스위칭부(61)의 구성은 도 2와 관련하여 상술한 질화물계 트랜지스터(20)의 스위칭부(21)의 구성과 실질적으로 동일하다. 6 is a cross-sectional view schematically showing a nitride-based transistor according to a fifth embodiment of the present disclosure. Referring to FIG. 6, the nitride-based transistor 60 may include a switching unit 61 and a conductive unit 62. The configuration of the switching unit 61 is substantially the same as that of the switching unit 21 of the nitride-based transistor 20 described above with reference to Fig.

한편, 질화물계 트랜지스터(60)은 도 3과 관련하여 상술한 제2 실시 예의 질화물계 트랜지스터(30)와 대비하여, 전도부(62)의 구성이 서로 차별된다. 도 6을 참조하면, 전도부(62)는 제2 컨택 전극층(270), 질화물계 전도 구조물(680) 및 드레인 전극층(290)을 구비할 수 있다. 질화물계 전도 구조물(680)은 드레인 전극층(290) 상에 순차적으로 배치되는 고농도의 n형으로 도핑되는 질화물계 제1 접합층(281), 질화물계 전도 패턴 구조물(680a) 및 고농도의 n형으로 도핑되는 질화물계 제2 접합층(283)을 포함한다. On the other hand, the nitride-based transistor 60 is different from the nitride-based transistor 30 of the second embodiment described above with reference to FIG. 3 in the configuration of the conductive portion 62. Referring to FIG. 6, the conductive portion 62 may include a second contact electrode layer 270, a nitride-based conductive structure 680, and a drain electrode layer 290. The nitride-based conduction structure 680 includes a nitride-based first bonding layer 281, a nitride-based conduction pattern structure 680a, and a high-concentration n-type doped high concentration n-type first bonding layer 281 sequentially disposed on the drain electrode layer 290 Based second bonding layer 283 which is doped.

질화물계 전도 패턴 구조물(680a)은 n형으로 도핑되는 질화물계 제1 패턴층(682), 및 질화물계 제1 패턴층(682)에 의해 둘러싸이는 p형으로 도핑되는 질화물계 제2 패턴층(683)을 포함할 수 있다. 이때, 제2 패턴층(683)은 컨택 비아층(272)에 의해 제2 컨택 전극층(270)과 전기적으로 연결될 수 있다. 제2 패턴층(683)은 제1 패턴층(682)과 PN 접합에 의한 전하의 공핍층을 형성할 수 있다. 제2 패턴층(683)은 측면 방향으로 이격하여 복수개가 배치될 수 있다.The nitride-based conduction pattern structure 680a includes a nitride-based first patterned layer 682 doped with n-type and a nitride-based second patterned layer 683 doped with p-type surrounded by the first nitride-based patterned layer 682 683). At this time, the second pattern layer 683 may be electrically connected to the second contact electrode layer 270 by the contact via layer 272. The second pattern layer 683 can form a depletion layer of charge by the PN junction with the first pattern layer 682. A plurality of the second pattern layers 683 may be disposed apart from each other in the lateral direction.

도 6의 질화물계 트랜지스터(60)가 턴오프 상태를 유지하는 경우, 상기 공핍층은 제2 패턴층(683) 사이에 위치하는 제1 패턴층(682)의 영역(682r)을 적어도 채우도록 형성된다. 이에 의하여, 제2 접합층(283)으로부터 제1 패턴층(682)을 경유하여 제1 접합층(281)으로 이동하는 전자를 포획함으로써, 누설 전류를 보다 효과적으로 차단할 수 있다.
6, the depletion layer is formed so as to fill at least the region 682r of the first pattern layer 682 located between the second pattern layers 683, do. Thus, by trapping electrons moving from the second bonding layer 283 to the first bonding layer 281 via the first pattern layer 682, the leakage current can be blocked more effectively.

도 7은 본 개시의 제6 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 7을 참조하면, 질화물계 트랜지스터(70)는 스위칭부(71) 및 전도부(72)를 구비할 수 있다. 스위칭부(71)의 구성은 도 2와 관련하여 상술한 질화물계 트랜지스터(20)의 스위칭부(21)의 구성과 실질적으로 동일하다. 다만, 도 7을 참조하면, 이종 기판(210)과 제1 반도체층(221) 사이에, 고농도의 n형으로 도핑되는 하부 질화물계 전도층(210a)이 추가적으로 배치될 수 있다.7 is a cross-sectional view schematically showing a nitride-based transistor according to a sixth embodiment of the present disclosure. Referring to FIG. 7, the nitride-based transistor 70 may include a switching unit 71 and a conductive unit 72. The configuration of the switching unit 71 is substantially the same as that of the switching unit 21 of the nitride-based transistor 20 described above with reference to Fig. 7, a lower nitride-based conductive layer 210a doped with a high concentration of n-type may be additionally disposed between the heterojunction substrate 210 and the first semiconductor layer 221. In addition,

한편, 질화물계 트랜지스터(70)은 도 3과 관련하여 상술한 제2 실시 예의 질화물계 트랜지스터(30)와 대비하여, 전도부(72)의 구성이 서로 차별된다. 전도부(72)는 이종 기판(210) 상에 배치된다. 전도부(72)는 이종 기판(210) 상에서 스위칭부(71)와 측면 방향으로 이격하여 배치될 수 있다.On the other hand, the nitride-based transistor 70 is different from the nitride-based transistor 30 of the second embodiment described above with reference to FIG. 3 in the configuration of the conductive portion 72. The conductive portion 72 is disposed on the dissimilar substrate 210. The conductive portion 72 may be disposed on the different substrate 210 so as to be laterally spaced apart from the switching portion 71.

도 7을 참조하면, 전도부(72)는 제2 컨택 전극층(270), 질화물계 전도 구조물(780) 및 드레인 전극층(290)을 구비할 수 있다. 질화물계 전도 구조물(780)은 이종 기판(210) 상에 배치되는 고농도의 n형 도핑되는 질화물계 제1 접합층(281), 질화물계 제1 접합층(281) 상에 배치되는 질화물계 전도 패턴 구조물(780a), 및 질화물계 전도 패턴 구조물(780a) 상에 배치되는 고농도의 n형으로 도핑되는 질화물계 제2 접합층(283)을 포함할 수 있다. 이때, 드레인 전극층(290)은 제1 접합층(281) 상에 배치되고, 제2 컨택 전극층(270)은 제2 접합층(283) 상에 배치될 수 있다.Referring to FIG. 7, the conductive portion 72 may include a second contact electrode layer 270, a nitride-based conductive structure 780, and a drain electrode layer 290. The nitride-based conduction structure 780 includes a high-concentration n-type doped nitride-based first bonding layer 281 disposed on the hetero-substrate 210, a nitride-based conduction pattern (not shown) disposed on the first nitride-based bonding layer 281, And a nitride based second bonding layer 283 doped with a high concentration of n-type disposed on the nitride based conductive pattern structure 780a. At this time, the drain electrode layer 290 may be disposed on the first bonding layer 281, and the second contact electrode layer 270 may be disposed on the second bonding layer 283.

질화물계 전도 패턴 구조물(780a)은 n형으로 도핑되는 질화물계 제1 패턴층(782), 및 질화물계 제1 패턴층(782)의 내부에서, 질화물계 제1 패턴층(782)에 의해 둘러싸이는 p형으로 도핑되는 질화물계 제2 패턴층(783)을 포함할 수 있다. 이때, 제2 패턴층(783)은 컨택 비아층(272)에 의해 제2 컨택 전극층(270)과 전기적으로 연결될 수 있다. 제2 패턴층(783)은 제1 패턴층(782)과 PN 접합에 의한 전하의 공핍층을 형성할 수 있다. 제2 패턴층(783)은 측면 방향으로 이격하여 복수개가 배치될 수 있다.The nitride-based conductive pattern structure 780a is surrounded by the nitride-based first pattern layer 782 in the nitride-based first patterned layer 782 doped with n-type and the nitride-based first patterned layer 782 This may include a nitride-based second pattern layer 783 doped with p-type. At this time, the second pattern layer 783 may be electrically connected to the second contact electrode layer 270 by the contact via layer 272. The second pattern layer 783 can form a depletion layer of charge by the PN junction with the first pattern layer 782. A plurality of the second pattern layers 783 may be disposed apart from each other in the lateral direction.

도 7의 질화물계 트랜지스터(70)가 턴오프 상태를 유지하는 경우, 상기 공핍층은 제2 패턴층(783) 사이에 위치하는 제1 패턴층(782)의 영역(782r)을 적어도 채우도록 형성된다. 이에 의하여, 제2 접합층(283)으로부터 제1 패턴층(782)을 경유하여 제1 접합층(281)으로 이동하는 전자를 포획함으로써, 누설 전류를 보다 효과적으로 차단할 수 있다.
7, the depletion layer is formed so as to fill at least the region 782r of the first pattern layer 782 located between the second pattern layers 783, do. Thus, by trapping electrons moving from the second bonding layer 283 to the first bonding layer 281 via the first pattern layer 782, the leakage current can be effectively blocked.

도 8은 본 개시의 제7 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 8을 참조하면, 질화물계 트랜지스터(80)는 스위칭부(81) 및 전도부(82)를 구비할 수 있다. 스위칭부(81)의 구성은 도 2와 관련하여 상술한 질화물계 트랜지스터(20)의 스위칭부(21)의 구성과 실질적으로 동일하다. 다만, 도 9의 스위칭부(81)의 제1 반도체층(221) 내에는 서로 다른 제2 반도체층(222)이 배치될 수 있다. 8 is a cross-sectional view schematically showing a nitride-based transistor according to a seventh embodiment of the present disclosure. Referring to FIG. 8, the nitride-based transistor 80 may include a switching unit 81 and a conductive unit 82. The configuration of the switching unit 81 is substantially the same as the configuration of the switching unit 21 of the nitride-based transistor 20 described above with reference to Fig. However, a different second semiconductor layer 222 may be disposed in the first semiconductor layer 221 of the switching unit 81 of FIG.

한편, 질화물계 트랜지스터(80)은 도 7과 관련하여 상술한 제6 실시 예의 질화물계 트랜지스터(70)와 대비하여, 전도부(82)의 구성이 서로 차별된다. 도 8을 참조하면, 전도부(82)는 제2 컨택 전극층(270), 질화물계 전도 구조물(880) 및 드레인 전극층(290)을 구비할 수 있다.  On the other hand, the nitride-based transistor 80 is different from the nitride-based transistor 70 of the sixth embodiment described above with reference to FIG. 7 in the configuration of the conductive portion 82. Referring to FIG. 8, the conductive portion 82 may include a second contact electrode layer 270, a nitride-based conductive structure 880, and a drain electrode layer 290.

질화물계 전도 구조물(880)은 이종 기판(210) 상에 배치되는 질화물계 전도 패턴 구조물(880a), 및 질화물계 전도 패턴 구조물(880a)의 일 측벽 상에 배치되는 고농도의 n형으로 도핑되는 질화물계 접합층(881)을 포함할 수 있다. 이때, 드레인 전극층(290)은 질화물계 제1 접합층(881) 상에 배치되고, 제2 컨택 전극층(270)은 질화물계 전도 패턴 구조물(880a) 상에 배치될 수 있다.The nitride-based conduction structure 880 includes a nitride-based conduction pattern structure 880a disposed on the hetero-substrate 210 and a nitride-based conduction pattern structure 880b disposed on one side wall of the nitride-based conduction pattern structure 880a, Based bonding layer 881 as shown in FIG. At this time, the drain electrode layer 290 may be disposed on the nitride based first bonding layer 881, and the second contact electrode layer 270 may be disposed on the nitride based conductive pattern structure 880a.

질화물계 전도 패턴 구조물(880a)은 n형으로 도핑되는 질화물계 제1 패턴층(882), 및 제1 패턴층(882) 내부에 배치되는 p형으로 도핑되는 질화물계 제2 패턴층(883, 884)을 포함할 수 있다. 이 때, 제1 패턴층(882)은 제1 컨택 비아층(274)에 의해 제2 컨택 전극층(270)과 연결되고, 제2 패턴층(883, 884)은 제2 컨택 비아층(276)에 의해 제2 컨택 전극층(270)과 연결될 수 있다. The nitride-based conductive pattern structure 880a includes a nitride-based first pattern layer 882 doped with n-type and a nitride-based second patterned layer 883 doped with p-type disposed in the first pattern layer 882, 884). The first pattern layer 882 is connected to the second contact electrode layer 270 by the first contact via layer 274 and the second pattern layer 883 and 884 are connected to the second contact via layer 276. [ The second contact electrode layer 270 may be connected to the second contact electrode layer 270.

도 8의 질화물계 트랜지스터(80)가 턴오프 상태를 유지하는 경우, 질화물계 전도 패턴 구조물(880a)내에는 제1 패턴층(882) 및 제2 패턴층(883, 884) 사이의 PN 접합에 의해 생성되는 공핍층으로 채워질 수 있다. 이에 의하여, 제2 컨택 전극층(270)으로부터, 제1 패턴층(882)을 경유하여 질화물계 접합층(881)으로 이동하는 전자를 포획함으로써, 누설 전류의 보다 효과적으로 차단할 수 있다.
When the nitride-based transistor 80 of FIG. 8 is maintained in the turned-off state, the nitride-based conductive pattern structure 880a is formed in the PN junction between the first pattern layer 882 and the second pattern layers 883 and 884 Lt; RTI ID = 0.0 > a < / RTI > Thus, by trapping electrons moving from the second contact electrode layer 270 to the nitride-based bonding layer 881 via the first pattern layer 882, the leakage current can be blocked more effectively.

도 9은 본 개시의 제8 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 9를 참조하면, 질화물계 트랜지스터(90)는 스위칭부(91) 및 전도부(92)를 구비할 수 있다. 스위칭부(91)의 구성은 도 2와 관련하여 상술한 질화물계 트랜지스터(20)의 스위칭부(21)의 구성과 실질적으로 동일하다.9 is a cross-sectional view schematically showing a nitride-based transistor according to an eighth embodiment of the present disclosure. Referring to FIG. 9, the nitride-based transistor 90 may include a switching unit 91 and a conductive unit 92. The configuration of the switching unit 91 is substantially the same as that of the switching unit 21 of the nitride-based transistor 20 described above with reference to Fig.

한편, 질화물계 트랜지스터(90)는 도 7과 관련하여 상술한 제6 실시 예의 질화물계 트랜지스터(70)와 대비하여, 전도부(92)의 구성이 서로 차별된다. 도 9를 참조하면, 전도부(92)는 제2 컨택 전극층(270), 질화물계 전도 구조물(980) 및 드레인 전극층(290)을 구비할 수 있다. 질화물계 전도 구조물(980)은 이종 기판(210) 상에 배치되는 고농도의 n형 도핑되는 질화물계 제1 접합층(981), 질화물계 제1 접합층(981) 상에 배치되는 질화물계 전도층(982), 및 질화물계 전도층(982) 상에 배치되는 고농도의 n형으로 도핑되는 질화물계 제2 접합층(983)을 포함할 수 있다. On the other hand, the nitride-based transistor 90 is distinguished from the nitride-based transistor 70 of the sixth embodiment described above with reference to FIG. 7 in the configuration of the conductive portion 92. Referring to FIG. 9, the conductive portion 92 may include a second contact electrode layer 270, a nitride-based conductive structure 980, and a drain electrode layer 290. The nitride-based conduction structure 980 includes a high-concentration n-type doped nitride-based first junction layer 981 disposed on the hetero-substrate 210, a nitride-based conduction layer (not shown) disposed on the nitride-based first junction layer 981, Type second bonding layer 983 doped with a high concentration of n-type, which is disposed on the nitride-based conductive layer 982, and the nitride-based conductive layer 982.

이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. It can be understood that

10 20 30 40 50 60 70 80 90 : 질화물계 트랜지스터,
21 31 41 51 61 71 81 91: 스위칭부,
22 32 42 52 62 72 82 92: 전도부, 23: 배선,
110: 제1 반도체 영역, 120: 제2 반도체 영역, 130: 제3 반도체 영역,
140: 게이트 유전층, 150: 게이트 전극층, 160: 소스 전극층,
170: 하부 질화물계 반도체층, 180: 드레인 전극층,
210: 이종 기판, 210a: 하부 질화물계 전도층,
220: 질화물계 적층 구조물, 221: 질화물계 제1 반도체층,
222: 질화물계 제2 반도체층, 223: 질화물계 제3 반도체층,
224: 질화물계 제4 반도체층, 230: 게이트 유전층, 240: 게이트 전극층,
250: 소스 전극층, 252: 트렌치, 260: 제1 컨택 전극층,
270: 제2 컨택 전극층, 280: 질화물계 전도 구조물,
281: 질화물계 제1 접합층, 282: 질화물계 전도층,
283: 질화물계 제2 접합층, 290: 드레인 전극층,
310: 방열 기판, 312: 접착층,
580: 질화물계 전도 구조물, 580a: 질화물계 전도 패턴 구조물,
582: 질화물계 제1 패턴층, 583: 질화물계 제2 패턴층,
584: 2DEG층, 680: 질화물계 전도 패턴 구조물,
680a: 질화물계 전도 패턴 구조물, 682: 질화물계 제1 패턴층,
682r: 질화물계 제1 패턴층의 영역, 683: 질화물계 제2 패턴층,
780: 질화물계 전도 패턴 구조물, 780a: 질화물계 전도 패턴 구조물,
782: 질화물계 제1 패턴층, 782r: 질화물계 제1 패턴층의 영역,
783: 질화물계 제2 패턴층,
880: 질화물계 전도 패턴 구조물, 880a: 질화물계 전도 패턴 구조물,
881: 질화물계 접합층, 882: 질화물계 제1 패턴층,
883, 884: 질화물계 제2 패턴층
980: 질화물계 전도 패턴 구조물, 981: 질화물계 제1 접합층,
982: 질화물계 전도층, 983: 질화물계 제2 접합층.10 20 30 40 50 60 70 80 90: nitride-based transistors,
21 31 41 51 61 71 81 91: switching part,
22 32 42 52 62 72 82 92: conductive portion, 23: wiring,
110: first semiconductor region, 120: second semiconductor region, 130: third semiconductor region,
140: gate dielectric layer, 150: gate electrode layer, 160: source electrode layer,
170: lower nitride based semiconductor layer, 180: drain electrode layer,
210: heterogeneous substrate, 210a: lower nitride-based conductive layer,
220: a nitride-based laminated structure, 221: a nitride-based first semiconductor layer,
222: a nitride based second semiconductor layer, 223: a nitride based third semiconductor layer,
224: a fourth nitride semiconductor layer, 230: a gate dielectric layer, 240: a gate electrode layer,
250: source electrode layer, 252: trench, 260: first contact electrode layer,
270: second contact electrode layer, 280: nitride-based conductive structure,
281: a nitride-based first bonding layer, 282: a nitride-based conductive layer,
283: a nitride based second bonding layer, 290: a drain electrode layer,
310: heat radiating substrate, 312: adhesive layer,
580: nitride-based conduction structure, 580a: nitride-based conduction pattern structure,
582: a nitride-based first pattern layer, 583: a nitride-based second pattern layer,
584: 2DEG layer, 680: nitride-based conductive pattern structure,
680a: nitride-based conductive pattern structure, 682: nitride-based first pattern layer,
682r: region of nitride first patterned layer, 683: second nitride patterned layer,
780: nitride-based conductive pattern structure, 780a: nitride-based conductive pattern structure,
782: a nitride-based first pattern layer, 782r: a nitride-based first patterned layer region,
783: a nitride-based second pattern layer,
880: nitride-based conductive pattern structure, 880a: nitride-based conductive pattern structure,
881: a nitride-based bonding layer, 882: a nitride-based first pattern layer,
883, 884: nitride-based second pattern layer
980: nitride-based conductive pattern structure, 981: nitride-based first bonding layer,
982: nitride-based conductive layer, 983: nitride-based second bonding layer.

Claims (19)

서로 전기적으로 분리된 스위칭부와 전도부; 및
상기 스위칭부와 상기 전도부를 연결하는 배선을 포함하되,
상기 스위칭부는
절연성 이종 기판 상에 배치되는 질화물계 적층 구조물;
상기 적층 구조물 상에서 순차적으로 적층되는 게이트 유전층과 게이트 전극층; 및
상기 게이트 전극층의 양측면 방향으로 각각 이격하여 배치되는 소스 전극층과 제1 컨택 전극층을 포함하고,
상기 전도부는 서로 전기적으로 연결되는 제2 컨택 전극층, 질화물계 전도 구조물, 및 드레인 전극층을 포함하고,
상기 배선은 상기 제1 컨택 전극층과 상기 제2 컨택 전극층을 전기적으로 연결하는
질화물계 트랜지스터.
A switching part and a conductive part electrically separated from each other; And
And a wiring connecting the switching unit and the conductive unit,
The switching unit
A nitride based stacked structure disposed on the insulating heterogeneous substrate;
A gate dielectric layer and a gate electrode layer sequentially stacked on the stacked structure; And
A source electrode layer and a first contact electrode layer which are disposed apart from each other in both side surfaces of the gate electrode layer,
Wherein the conductive portion includes a second contact electrode layer, a nitride-based conductive structure, and a drain electrode layer that are electrically connected to each other,
Wherein the wiring electrically connects the first contact electrode layer and the second contact electrode layer
Nitride type transistor.
제1 항에 있어서,
상기 질화물계 적층 구조물은
상기 이종 기판 상에 배치되는 n형 도핑되는 질화물계 제1 반도체층;
상기 제1 반도체층 상에 배치되는 p형 도핑되는 질화물계 제2 반도체층; 및
상기 제2 반도체층 상에 배치되고 전도성 채널이 형성되는 n형 도핑되는 질화물계 제3 반도체층을 포함하는
질화물계 트랜지스터.
The method according to claim 1,
The nitride-based laminated structure
An n-type doped first nitride semiconductor layer disposed on the second substrate;
A p-type doped nitride based second semiconductor layer disposed on the first semiconductor layer; And
And an n-type doped nitride based third semiconductor layer disposed on the second semiconductor layer and having a conductive channel formed therein
Nitride type transistor.
제2 항에 있어서,
상기 게이트 유전층 및 상기 게이트 전극층은 상기 제3 반도체층의 일부분 상에 순차적으로 배치되고,
상기 소스 전극층 및 상기 제1 컨택 전극층은 상기 게이트 전극층의 양측면 방향에 위치하는 상기 제3 반도체층과 전기적으로 연결되도록 배치되는
질화물계 트랜지스터.
3. The method of claim 2,
Wherein the gate dielectric layer and the gate electrode layer are sequentially disposed on a portion of the third semiconductor layer,
Wherein the source electrode layer and the first contact electrode layer are disposed to be electrically connected to the third semiconductor layer located in both side surfaces of the gate electrode layer
Nitride type transistor.
제3 항에 있어서,
상기 제3 반도체층에는 상기 제2 반도체층과의 PN 접합에 의한 공핍층이 형성되고,
상기 게이트 전극에 문턱 전압 이상의 전압이 인가될 때, 상기 게이트 전극층의 하부에 위치하는 상기 공핍층의 적어도 일부분이 제거됨으로써, 상기 제3 반도체층의 내부에 상기 전도성 채널이 형성되는
질화물계 트랜지스터.
The method of claim 3,
A depletion layer formed by PN junction with the second semiconductor layer is formed in the third semiconductor layer,
At least a part of the depletion layer located under the gate electrode layer is removed when a voltage equal to or higher than a threshold voltage is applied to the gate electrode so that the conductive channel is formed in the third semiconductor layer
Nitride type transistor.
제1 항에 있어서,
상기 전도부는 상기 드레인 전극층 상에 순차적으로 적층되는 상기 질화물계 전도 구조물 및 상기 제2 컨택 전극층을 포함하는
질화물계 트랜지스터.
The method according to claim 1,
Wherein the conductive portion includes the nitride-based conductive structure sequentially stacked on the drain electrode layer and the second contact electrode layer
Nitride type transistor.
제5 항에 있어서,
상기 전도부의 상기 질화물계 전도 구조물은
상기 드레인 전극층 상에 순차적으로 배치되는 고농도의 n형으로 도핑되는 질화물계 제1 접합층, p형으로 도핑되는 질화물계 전도층, 및 고농도의 n형으로 도핑되는 질화물계 제2 접합층을 포함하는
질화물계 트랜지스터.
6. The method of claim 5,
The nitride-based conductive structure of the conductive portion
A first nitride-based bonding layer doped with a high concentration of n-type, a nitride-based conductive layer doped with p-type, and a nitride-based second bonding layer doped with a high concentration of n-type, which are sequentially disposed on the drain electrode layer;
Nitride type transistor.
제5 항에 있어서,
상기 전도부의 상기 질화물계 전도 구조물은
상기 드레인 전극층 상에 순차적으로 배치되는 고농도의 n형으로 도핑되는 질화물계 제1 접합층, 질화물계 전도 패턴 구조물, 및 고농도의 n형으로 도핑되는 질화물계 제2 접합층을 포함하고,
상기 질화물계 전도 패턴 구조물은
일단이 상기 제1 접합층과 접하고 타단이 상기 제2 접합층과 접하는 질화물계 제1 패턴층과, 일단이 상기 제1 접합층과 접하고 타단이 상기 제2 접합층과 접하는 질화물계 제2 패턴층이 서로 번갈아 배치되는 구조를 가지며,
상기 제1 패턴층과 상기 제2 패턴층은 서로 다른 에너지 밴드갭을 구비하며,
상기 제1 패턴층과 상기 제2 패턴층 중 적어도 하나는 n형으로 도핑되는
질화물계 트랜지스터.
6. The method of claim 5,
The nitride-based conductive structure of the conductive portion
A nitride based first bonding layer, a nitride based conduction pattern structure, and a high concentration n-type doped second nitride based bonding layer which are sequentially disposed on the drain electrode layer and are doped with high concentration,
The nitride-based conductive pattern structure
A nitride-based first pattern layer having one end in contact with the first bonding layer and the other end in contact with the second bonding layer; a nitride-based second pattern layer having one end in contact with the first bonding layer and the other end in contact with the second bonding layer Are alternately arranged,
Wherein the first pattern layer and the second pattern layer have different energy band gaps,
Wherein at least one of the first pattern layer and the second pattern layer is doped n-type
Nitride type transistor.
제7 항에 있어서,
상기 제1 패턴층과 상기 제2 패턴층의 경계 영역에 형성되는 2DEG층을 더 포함하는
질화물계 트랜지스터.
8. The method of claim 7,
And a 2DEG layer formed in a boundary region between the first pattern layer and the second pattern layer
Nitride type transistor.
제5 항에 있어서,
상기 전도부의 상기 질화물계 전도 구조물은
상기 드레인 전극층 상에 순차적으로 배치되는 고농도의 n형으로 도핑되는 질화물계 제1 접합층, 질화물계 전도 패턴 구조물, 및 고농도의 n형으로 도핑되는 질화물계 제2 접합층을 포함하고,
상기 질화물계 전도 패턴 구조물은
n형으로 도핑되는 질화물계 제1 패턴층, 및 상기 질화물계 제1 패턴층에 의해 둘러싸이는 p형으로 도핑되는 질화물계 제2 패턴층을 포함하는
질화물계 트랜지스터.
6. The method of claim 5,
The nitride-based conductive structure of the conductive portion
A nitride based first bonding layer, a nitride based conduction pattern structure, and a high concentration n-type doped second nitride based bonding layer which are sequentially disposed on the drain electrode layer and are doped with high concentration,
The nitride-based conductive pattern structure
a nitride-based first patterned layer doped with an n-type, and a nitride-based second patterned layer doped with a p-type surrounded by the nitride-based first patterned layer
Nitride type transistor.
제9 항에 있어서,
상기 제2 패턴층은 상기 제2 컨택 전극층과 전기적으로 연결되며,
상기 제1 패턴층과 PN 접합에 의한 전하의 공핍층을 형성하는
질화물계 트랜지스터.
10. The method of claim 9,
Wherein the second pattern layer is electrically connected to the second contact electrode layer,
Forming a depletion layer of charge by the PN junction with the first pattern layer
Nitride type transistor.
제1 항에 있어서,
상기 스위칭부와 상기 전도부는 방열 기판 상에서 측면 방향으로 물리적으로 이격하여 배치되는
질화물계 트랜지스터.
The method according to claim 1,
The switching unit and the conductive unit are physically spaced apart from each other in a lateral direction on the heat dissipation substrate
Nitride type transistor.
제1 항에 있어서,
상기 스위칭부는 상기 전도부 상에 적층되되,
상기 스위칭부의 상기 이종 기판은 상기 전도부의 상기 질화물계 전도 구조물의 상면에 배치되는
질화물계 트랜지스터.
The method according to claim 1,
Wherein the switching unit is stacked on the conductive portion,
The hetero-substrate of the switching unit is disposed on the upper surface of the nitride-based conductive structure of the conductive portion
Nitride type transistor.
제1 항에 있어서,
상기 전도부는
상기 이종 기판 상에서, 상기 스위칭부의 측면 방향으로 이격하여 배치되는
질화물계 트랜지스터.
The method according to claim 1,
The conductive portion
On the above-mentioned different type of substrates,
Nitride type transistor.
제13 항에 있어서,
상기 전도부의 상기 질화물계 전도 구조물은
상기 이종 기판 상에 배치되는 고농도의 n형 도핑되는 질화물계 제1 접합층;
상기 질화물계 제1 접합층 상에 배치되는 질화물계 전도 패턴 구조물; 및
상기 질화물계 전도 패턴 구조물 상에 배치되는 고농도의 n형으로 도핑되는 질화물계 제2 접합층을 포함하고,
상기 드레인 전극층은 상기 제1 접합층 상에 배치되고, 상기 제2 컨택 전극층은 상기 제2 접합층 상에 배치되는
질화물계 트랜지스터.
14. The method of claim 13,
The nitride-based conductive structure of the conductive portion
A high-concentration n-type doped nitride-based first bonding layer disposed on the heterogeneous substrate;
A nitride-based conductive pattern structure disposed on the first nitride-based bonding layer; And
And a nitride-based second bonding layer doped with a high concentration of n-type disposed on the nitride-based conductive pattern structure,
Wherein the drain electrode layer is disposed on the first bonding layer and the second contact electrode layer is disposed on the second bonding layer
Nitride type transistor.
제14 항에 있어서,
상기 질화물계 전도 패턴 구조물은
n형으로 도핑되는 질화물계 제1 패턴층; 및
상기 질화물계 제1 패턴층의 내부에서, 상기 질화물계 제1 패턴층에 의해 둘러싸이는 p형으로 도핑되는 질화물계 제2 패턴층을 포함하는
질화물계 트랜지스터.
15. The method of claim 14,
The nitride-based conductive pattern structure
a nitride-based first patterned layer doped with n-type; And
And a second nitride-based patterned layer which is doped with p-type and is surrounded by the nitride-based first patterned layer in the nitride-based first patterned layer
Nitride type transistor.
제13 항에 있어서,
상기 전도부의 상기 질화물계 전도 구조물은
상기 이종 기판 상에 배치되는 질화물계 전도 패턴 구조물; 및
상기 질화물계 전도 패턴 구조물의 일 측벽 상에 배치되는 고농도의 n형으로 도핑되는 질화물계 접합층을 포함하되,
상기 드레인 전극층은 상기 질화물계 접합층 상에 배치되고, 상기 제2 컨택 전극층은 상기 질화물계 전도 패턴 구조물 상에 배치되는
질화물계 트랜지스터.
14. The method of claim 13,
The nitride-based conductive structure of the conductive portion
A nitride-based conduction pattern structure disposed on the hetero-substrate; And
And a nitride based bonding layer doped with a high concentration of n-type disposed on one side wall of the nitride based conductive pattern structure,
The drain electrode layer is disposed on the nitride based junction layer, and the second contact electrode layer is disposed on the nitride based conductive pattern structure
Nitride type transistor.
제16 항에 있어서,
상기 질화물계 전도 패턴 구조물은
n형으로 도핑되는 질화물계 제1 패턴층; 및
상기 제1 패턴층 내부에 배치되는 p형으로 도핑되는 질화물계 제2 패턴층을 포함하는
질화물계 트랜지스터.
17. The method of claim 16,
The nitride-based conductive pattern structure
a nitride-based first patterned layer doped with n-type; And
And a second nitride-based pattern layer doped with p-type disposed in the first pattern layer
Nitride type transistor.
제17 항에 있어서,
상기 제2 컨택 전극층과 상기 제1 패턴층을 연결하는 제1 컨택 비아층; 및
상기 제2 컨택 전극층과 상기 제2 패턴층을 연결하는 제2 컨택 비아층을 더 포함하는
질화물계 트랜지스터.
18. The method of claim 17,
A first contact via layer connecting the second contact electrode layer and the first pattern layer; And
And a second contact via layer connecting the second contact electrode layer and the second pattern layer
Nitride type transistor.
제1 항에 있어서,
상기 배선은 전도성 와이어를 포함하는
질화물계 트랜지스터.The method according to claim 1,
Wherein the wiring comprises a conductive wire
Nitride type transistor.
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