KR20140146849A - nitride-based transistor with vertical channel and method of fabricating the same - Google Patents

nitride-based transistor with vertical channel and method of fabricating the same Download PDF

Info

Publication number
KR20140146849A
KR20140146849A KR1020130069677A KR20130069677A KR20140146849A KR 20140146849 A KR20140146849 A KR 20140146849A KR 1020130069677 A KR1020130069677 A KR 1020130069677A KR 20130069677 A KR20130069677 A KR 20130069677A KR 20140146849 A KR20140146849 A KR 20140146849A
Authority
KR
South Korea
Prior art keywords
semiconductor layer
nitride
transistor
layer
trench
Prior art date
Application number
KR1020130069677A
Other languages
Korean (ko)
Inventor
정영도
곽준식
Original Assignee
서울반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서울반도체 주식회사 filed Critical 서울반도체 주식회사
Priority to KR1020130069677A priority Critical patent/KR20140146849A/en
Publication of KR20140146849A publication Critical patent/KR20140146849A/en

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7788Vertical transistors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66446Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors

Abstract

A nitride based transistor according to an embodiment of the present invention includes a first nitride based first semiconductor layer doped in a first type; a first nitride based second semiconductor layer doped in a second type and disposed on the first semiconductor layer; a first nitride based third semiconductor layer doped in the first type and disposed on the second semiconductor layer; a second nitride based fourth semiconductor layer disposed along an inside wall of a trench formed to pass through at least the second and third semiconductor layers and disposed on the third semiconductor layer outside the trench; and a gage electrode formed on the fourth semiconductor layer. The second nitride based fourth semiconductor layer includes nitride having an energy band gap different from those of the first to third semiconductor layers based on first nitride.

Description

수직형 채널을 구비하는 질화물계 트랜지스터 및 이의 제조 방법{nitride-based transistor with vertical channel and method of fabricating the same}[0001] The present invention relates to a nitride-based transistor having a vertical channel and a method of fabricating the same.

본 개시(disclosure)는 대체로(generally) 질화물계 트랜지스터에 관한 것으로, 보다 상세하게는, 수직형 채널을 구비하는 질화물계 트랜지스터 및 이의 제조 방법에 관한 것이다. This disclosure relates generally to nitride-based transistors, and more particularly, to nitride-based transistors having vertical channels and methods of making the same.

정보통신기술의 발달로 인해, 고속 스위칭 환경이나 고전압 환경에서 동작하는 고내압 트랜지스터의 요청이 증가하고 있다. 이에, 최근에 등장한 질화갈륨계 트랜지스터는 종래의 실리콘 트랜지스터에 비해 고속 스위칭 동작이 가능하여 초고속 신호 처리에 적합할 뿐만 아니라 소재 자체의 고내압 특성에 의해 고전압 환경에 적합한 장점이 있어 업계의 주목을 받고 있다. 특히, HEMT(High Electron Mobility Transistor)의 경우, 이종 물질간 계면에서 발생하는 2DEG(2차원 전자가스, two-dimensional electron gas)를 이용함으로써, 전자의 이동도(mobility)를 높일 수 있어 고속 신호 전송에 적합한 장점이 있다.BACKGROUND ART [0002] With the development of information and communication technologies, there is an increasing demand for high-voltage transistors operating in a high-speed switching environment or a high-voltage environment. Therefore, recently, a gallium nitride transistor appeared to be able to perform a high-speed switching operation as compared with a conventional silicon transistor, and is suitable for an extremely high-speed signal processing. have. Especially, in the case of HEMT (High Electron Mobility Transistor), the mobility of electrons can be increased by using 2DEG (two-dimensional electron gas) generated at the interface between dissimilar materials, .

도 1은 종래의 질화물계 트랜지스터의 일 예를 개략적으로 도시하는 단면도이다. 도면을 참조하면, 질화물계 트랜지스터(100)는 언도프(undoped) GaN 반도체층(110), AlGaN 반도체층(120), 소스 전극(130), 드레인 전극(140) 및 게이트 전극(150)을 구비할 수 있다. 상기 2DEG층(125)은 언도프 GaN 반도체층(110) 및 AlGaN 반도체층(120)의 경계면 부근에 형성된다. 이때, 게이트 전극(150)은 채널(125)을 통해 이동하는 전류 흐름을 제어할 수 있다.1 is a cross-sectional view schematically showing an example of a conventional nitride-based transistor. The nitride-based transistor 100 includes an undoped GaN semiconductor layer 110, an AlGaN semiconductor layer 120, a source electrode 130, a drain electrode 140, and a gate electrode 150 can do. The 2DEG layer 125 is formed near the interface between the undoped GaN semiconductor layer 110 and the AlGaN semiconductor layer 120. At this time, the gate electrode 150 can control the current flowing through the channel 125.

그런데, 종래의 질화물계 반도체소자(100)에서는, 소자 동작 시에 게이트 전극(150)의 단부(Edge)에 전계(Electric Field)가 집중됨으로써 발생하는 항복 현상이 보고되고 있다. 이때, 항복 전압은 게이트(Gate)와 드레인(Drain) 사이의 거리(Lgd)에 비례하여 결정되며, 따라서, 항복 전압을 높이기 위해서는 게이트와 드레인 사이의 거리(Lgd)를 일정 거리 이상을 유지할 필요가 있다. 이로 인해, 칩 사이즈(Chip Size)를 감소시키는데 어려움이 있을 수 있다.However, in the conventional nitride-based semiconductor device 100, a yield phenomenon caused by the concentration of an electric field at the edge of the gate electrode 150 at the time of device operation has been reported. At this time, the breakdown voltage is determined in proportion to the distance Lgd between the gate and the drain. Therefore, in order to increase the breakdown voltage, it is necessary to maintain the distance Lgd between the gate and the drain at a certain distance or more have. As a result, it may be difficult to reduce the chip size.

최근에는, 상술한 어려움을 극복하고 또한 칩 사이즈를 감소시키기 위해, 소스 전극과 드레인 전극을 기판의 맞은편에 각각 배치하는 질화물계 트랜지스터가 제안되고 있다. 일 예로서, 미국공개특허 2012-0319127에서는, 상술한 질화물계 트랜지스터의 일종으로서, 전류구멍수직전자트랜지스터(current aperture vertical electron transistor, 이하, CAVET)가 개시되고 있다. 상기 CAVET에서는 소스 전극과 드레인 전극 사이에 전류 장벽층으로서 P형 GaN층을 배치시키고, 상기 P형 GaN층 사이의 구멍(Aperture)를 통해 전류가 흐르도록 구성하고 있다.In recent years, a nitride-based transistor has been proposed in which a source electrode and a drain electrode are disposed on opposite sides of a substrate, respectively, in order to overcome the aforementioned difficulties and also to reduce the chip size. As an example, U.S. Patent Publication No. 2012-0319127 discloses a current aperture vertical electron transistor (hereinafter referred to as CAVET) as one of the nitride-based transistors described above. In the CAVET, a P-type GaN layer is disposed as a current barrier layer between a source electrode and a drain electrode, and a current flows through an aperture between the P-type GaN layers.

본 개시의 실시예는 높은 전류 용량, 낮은 동작 저항 및 높은 동작 신뢰성을 구비하는 수직형 채널을 구비하는 질화물계 트랜지스터를 제공한다.Embodiments of the present disclosure provide nitride-based transistors having vertical channels with high current capability, low operating resistance and high operating reliability.

본 개시의 실시예는 상기 수직형 채널을 구비하는 질화물계 트랜지스터의 제조 방법을 제공한다.An embodiment of the present disclosure provides a method of fabricating a nitride-based transistor having the vertical channel.

일 측면에 따르는 수직형 채널을 구비하는 질화물계 트랜지스터가 개시된다. 상기 질화물계 트랜지스터는 제1 형으로 도핑된 제1 질화물계 제1 반도체층, 상기 제1 반도체층 상에 배치되는 제2 형으로 도핑된 제1 질화물계 제2 반도체층, 상기 제2 반도체층 상에 배치되는 제1 형으로 도핑된 제1 질화물계 제3 반도체층, 적어도 상기 제2 반도체층 및 상기 제3 반도체층을 관통하도록 형성되는 트렌치의 내벽을 따라 배치되고 상기 트렌치 외부의 상기 제3 반도체층 상에 배치되는 제2 질화물계 제4 반도체층, 및 상기 제4 반도체층 상에 형성되는 게이트 전극을 포함한다. 상기 제2 질화물계 제4 반도체층은 상기 제1 질화물계 제1 반도체층 내지 제3 반도체층과 대비하여 다른 에너지 밴드갭을 가지는 질화물을 포함한다.A nitride-based transistor having vertical channels along one side is disclosed. The nitride-based transistor includes a first nitride based first semiconductor layer doped with a first type, a first nitride based second semiconductor layer doped with a second type disposed on the first semiconductor layer, A first semiconductor layer of a first conductivity type doped with a first conductivity type, a first semiconductor layer of a second conductivity type, and a second semiconductor layer of a second conductivity type; A second nitride based fourth semiconductor layer disposed on the fourth semiconductor layer, and a gate electrode formed on the fourth semiconductor layer. And the second nitride based fourth semiconductor layer includes a nitride having a different energy band gap as compared with the first nitride based first semiconductor layer to the third semiconductor layer.

다른 측면에 따르는 수직형 채널을 구비하는 질화물계 트랜지스터의 제조 방법이 제공된다. 상기 질화물계 트랜지스터의 제조 방법에 있어서, 먼저, 기판 상에 제1 형으로 도핑된 제1 질화물계 제1 반도체층, 제2 형으로 도핑된 제1 질화물계 제2 반도체층 및 제1 형으로 도핑된 제1 질화물계 제3 반도체층을 순차적으로 형성한다. 적어도 상기 제2 반도체층 및 상기 제3 반도체층을 관통하는 트렌치를 형성한다. 상기 트렌치 내벽의 상기 제1 반도체층 내지 상기 제3 반도체층 및 상기 트렌치 외부의 상기 제3 반도체층 상에 제2 질화물계 제4 반도체층을 형성한다. 상기 트렌치 내부에 게이트 전극을 형성한다.There is provided a method of manufacturing a nitride-based transistor having a vertical channel according to another aspect. In the method of manufacturing the nitride-based transistor, first, a first nitride-based first semiconductor layer doped with a first type, a first nitride-based second semiconductor layer doped with a second type, and a doped The first nitride-based third semiconductor layer is sequentially formed. A trench passing through at least the second semiconductor layer and the third semiconductor layer is formed. A second nitride-based fourth semiconductor layer is formed on the first semiconductor layer to the third semiconductor layer on the inner wall of the trench and on the third semiconductor layer outside the trench. A gate electrode is formed in the trench.

일 실시 예에 따르면, 질화물계 트랜지스터에서, 질화물계 반도체층간의 이종 접합을 통해 형성되는 2DEG층 내의 고농도의 전하를 신호 전달에 이용할 수 있다. 게이트 전압이 인가되지 않는 상태에서는 수직형 채널을 따라 2DEG층의 형성을 억제함으로써, 턴오프 상태를 신뢰성 있게 유지할 수 있도록 할 수 있다. 그리고, 상기 질화물계 트랜지스터의 턴온 상태에서는 수직형 채널을 통해 상기 고농도의 전하가 전도되도록 할 수 있다. 이로서, 높은 전류 용량과 낮은 동작 저항을 가지며, 아울러 칩 사이즈를 감소시킬 수 있는 수직형 채널을 구비하는 질화물계 트랜지스터를 제공할 수 있다.According to one embodiment, in the nitride-based transistor, a high-concentration charge in the 2DEG layer formed through the heterojunction between the nitride-based semiconductor layers can be used for signal transmission. It is possible to reliably maintain the turn-off state by suppressing the formation of the 2DEG layer along the vertical channel when the gate voltage is not applied. When the nitride-based transistor is turned on, the high-concentration charge can be conducted through the vertical channel. Thus, it is possible to provide a nitride-based transistor having a vertical channel that has a high current capacity and a low operating resistance and can reduce the chip size.

도 1은 종래의 질화물계 트랜지스터의 일 예를 개략적으로 도시하는 단면도이다.
도 2는 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 3은 본 개시의 다른 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 4는 본 개시의 또다른 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 5는 본 개시의 또다른 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 6은 본 개시의 또다른 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 7은 본 개시의 또다른 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 8 내지 도 13은 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 단면도이다.
도 14는 본 개시의 다른 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 나타내는 도면이다.
1 is a cross-sectional view schematically showing an example of a conventional nitride-based transistor.
2 is a cross-sectional view schematically showing a nitride-based transistor according to an embodiment of the present disclosure;
3 is a cross-sectional view schematically showing a nitride-based transistor according to another embodiment of the present disclosure;
4 is a cross-sectional view schematically showing a nitride-based transistor according to still another embodiment of the present disclosure.
5 is a cross-sectional view schematically showing a nitride-based transistor according to still another embodiment of the present disclosure.
6 is a cross-sectional view schematically showing a nitride-based transistor according to still another embodiment of the present disclosure.
7 is a cross-sectional view schematically showing a nitride-based transistor according to still another embodiment of the present disclosure.
8 to 13 are cross-sectional views schematically showing a method of manufacturing a nitride-based transistor according to an embodiment of the present disclosure.
14 is a view showing a method of manufacturing a nitride-based transistor according to another embodiment of the present disclosure.

이하, 첨부한 도면들을 참조하여, 본 개시의 실시 예들을 보다 상세하게 설명하고자 한다. 그러나 본 개시에 개시된 기술은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. Embodiments of the present disclosure will now be described in more detail with reference to the accompanying drawings. However, the techniques disclosed in this disclosure are not limited to the embodiments described herein but may be embodied in other forms. In the drawings, the width, thickness, and the like of the components are enlarged in order to clearly illustrate the components of each device.

본 명세서에서 일 요소가 다른 요소 '위' 또는 '아래'에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 '위' 또는 '아래'에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 본 명세서에서, '상부' 또는 '하부' 라는 용어는 관찰자의 시점에서 설정된 상대적인 개념으로, 관찰자의 시점이 달라지면, '상부' 가 '하부'를 의미할 수도 있고, '하부'가 '상부'를 의미할 수도 있다. Where an element is referred to herein as being located on another element "above" or "below", it is to be understood that the element is directly on the other element "above" or "below" It means that it can be intervened. In this specification, the terms 'upper' and 'lower' are relative concepts set at the observer's viewpoint. When the viewer's viewpoint is changed, 'upper' may mean 'lower', and 'lower' It may mean.

복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다. 또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. Like numbers refer to like elements throughout the several views. It is to be understood that the singular forms "a", "an", and "the" include plural referents unless the context clearly dictates otherwise, and the terms "comprise" Or combinations thereof, and does not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, or combinations thereof.

본 명세서에서, 수직형 채널이라는 의미는, 소스 전극으로부터 드레인 전극으로의 전하의 전도가 상하 방향으로 이루어지는 채널을 구비한다는 것을 의미할 수 있다. 따라서, 수직형 채널은 채널층이 기판 면과 같은 기준면에 대하여 수직으로 형성되는 경우뿐만 아니라, 상기 채널층이 상기 기준면에 대하여 소정의 각도로 경사진 경우를 모두 포함하는 의미로 사용될 수 있다.In this specification, the vertical channel means that the conduction of the charge from the source electrode to the drain electrode has a channel in the vertical direction. Therefore, the vertical channel can be used not only in the case where the channel layer is formed perpendicular to the reference plane such as the substrate plane, but also in the case where the channel layer is inclined at a predetermined angle with respect to the reference plane.

본 명세서에서, 소스 전극 및 드레인 전극은 전류의 방향을 고려하여, 편의상 구분하여 명명한 것으로서, 인가되는 전압 극성의 변화에 의해 전류 방향이 변화하는 경우, 소스 전극은 드레인 전극을, 드레인 전극은 소스 전극을 의미할 수도 있다.In this specification, the source electrode and the drain electrode are referred to for convenience in consideration of the direction of the current. When the direction of current changes due to a change in the applied voltage polarity, the source electrode and the drain electrode, respectively, It may mean an electrode.

본 명세서에서, 제1 층과 제2 층 사이의 계면 영역이라 함은, 제1 층과 제2 층의 접합 계면뿐만 아니라, 계면과 인접하는 제1 층 또는 제2 층의 소정의 내부 영역을 포괄하는 것으로 해석될 수 있다. In the present specification, the interfacial region between the first layer and the second layer means not only the bonding interface of the first and second layers, but also a predetermined inner region of the first or second layer adjacent to the interface Can be interpreted as doing.

도 2는 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 2를 참조하면, 질화물계 트랜지스터(200)은 제1 반도체층(210), 제2 반도체층(220), 제3 반도체층(230) 및 제4 반도체층(240)을 구비할 수 있다. 이때, 제4 반도체층(240)은 적어도 제2 반도체층(220) 및 제3 반도체층(230)을 관통하도록 형성되는 트렌치(250)의 내벽을 따라 배치되고, 또한, 제4 반도체층(240)은 트렌치(250) 외부의 제3 반도체층(230) 상에 배치된다. 질화물계 트랜지스터(200)는 제4 반도체층(240) 상에 형성되는 게이트 전극(265)을 구비한다. 또한, 질화물계 트랜지스터(200)은 제3 반도체층(230) 또는 제4 반도체층(240)과 전기적으로 연결되는 소스 전극(270)과 제1 반도체층(210)과 전기적으로 연결되는 드레인 전극(280)을 포함할 수 있다.2 is a cross-sectional view schematically showing a nitride-based transistor according to an embodiment of the present disclosure; Referring to FIG. 2, the nitride-based transistor 200 may include a first semiconductor layer 210, a second semiconductor layer 220, a third semiconductor layer 230, and a fourth semiconductor layer 240. At this time, the fourth semiconductor layer 240 is disposed along the inner wall of the trench 250 formed to penetrate at least the second semiconductor layer 220 and the third semiconductor layer 230, and the fourth semiconductor layer 240 Is disposed on the third semiconductor layer 230 outside the trench 250. [ The nitride-based transistor 200 has a gate electrode 265 formed on the fourth semiconductor layer 240. The nitride-based transistor 200 includes a source electrode 270 electrically connected to the third semiconductor layer 230 or the fourth semiconductor layer 240, and a drain electrode electrically connected to the first semiconductor layer 210 280).

도면을 참조하면, 제1 반도체층(210)은 제1 형으로 도핑된 제1 질화물계 반도체층일 수 있다. 상기 제1 형은 일 예로서, n형 또는 p형 일 수 있다. 일 예로서, n형으로 도핑되는 경우, 도펀트는 실리콘(Si)이 적용될 수 있으며, p형으로 도핑되는 경우, 도펀트는 붕소(B), 비소(As), 인(P), 마그세슘(Mg) 등이 적용될 수 있다. 제1 반도체층(210)은 일 예로서, GaN또는 InN 등과 같은 2성분계, AlGaN 또는 InGaN 등과 같은 3성분계, AlInGaN과 같은 4성분계 질화물 반도체를 포함할 수 있다. 제1 반도체층(210)은 일 예로서, 에피 성장된 GaN층일 수 있다.Referring to the drawings, the first semiconductor layer 210 may be a first nitride-based semiconductor layer doped with a first type. The first type may be, for example, n-type or p-type. As an example, when doped to the n-type, silicon (Si) may be applied as the dopant, and when doped to the p-type, the dopant may include boron (B), arsenic (As), phosphorus (P) ) Can be applied. The first semiconductor layer 210 may include, for example, a two-component system such as GaN or InN, a three-component system such as AlGaN or InGaN, or a four-component nitride semiconductor such as AlInGaN. The first semiconductor layer 210 may be, for example, an epitaxially grown GaN layer.

제2 반도체층(220)은 제2 형으로 도핑된 제1 질화물계 반도체층일 수 있다. 상기 제2 형은 일 예로서, n형 또는 p형일 수 있으나, 상기 제1 형과는 서로 다른 도핑 형태를 의미한다. 즉, 제1 형이 n형 경우 제2 형은 p형이고, 제1 형이 p형 인 경우 제2 형은 n형 일 수 있다. 제2 반도체층(220)은 일 예로서, GaN또는 InN 등과 같은 2성분계, AlGaN 또는 InGaN 등과 같은 3성분계, AlInGaN과 같은 4성분계 질화물 반도체를 포함할 수 있다. The second semiconductor layer 220 may be a first nitride-based semiconductor layer doped with a second type. The second type may be n-type or p-type, for example, but it is different from the first type. That is, when the first type is n-type, the second type is p-type, and when the first type is p-type, the second type may be n-type. The second semiconductor layer 220 may include, for example, a two-component system such as GaN or InN, a three-component system such as AlGaN or InGaN, or a four-component nitride semiconductor such as AlInGaN.

제3 반도체층(230)은 상기 제1 형으로 도핑된 상기 제1 질화물계 반도체층일 수 있다. 제3 반도체층(230)은 일 예로서, GaN또는 InN 등과 같은 2성분계, AlGaN 또는 InGaN 등과 같은 3성분계, AlInGaN과 같은 4성분계 질화물 반도체를 포함할 수 있다. 제3 반도체층(230)은 제1 반도체층(210)과 실질적으로 동일한 질화물 반도체를 포함할 수 있다.The third semiconductor layer 230 may be the first nitride based semiconductor layer doped with the first type. The third semiconductor layer 230 may include, for example, a two-component system such as GaN or InN, a three-component system such as AlGaN or InGaN, or a four-component nitride semiconductor such as AlInGaN. The third semiconductor layer 230 may include a nitride semiconductor substantially the same as the first semiconductor layer 210.

제4 반도체층(240)은 상기 제1 질화물계 반도체층과 다른 제2 질화물계 반도체층일 수 있다. 제4 반도체층(240)은 제1 반도체층(210) 내지 제3 반도체층(230) 내의 질화물이 가지는 에너지 밴드갭과 다른 에너지 밴드갭을 가지는 질화물을 포함할 수 있다. 상기 서로 다른 에너지 밴드갭을 갖는 질화물계 반도체층이 이종 접합될 때, 계면 영역에서는 2DEG층이 형성될 수 있다.The fourth semiconductor layer 240 may be a second nitride based semiconductor layer different from the first nitride based semiconductor layer. The fourth semiconductor layer 240 may include a nitride having an energy band gap different from an energy band gap of the nitride in the first semiconductor layer 210 to the third semiconductor layer 230. When the nitride based semiconductor layers having different energy band gaps are heterojunctioned, a 2DEG layer may be formed in the interface region.

이하에서는, 일 실시 예로서, 제1 반도체층(210)이 n형 GaN층, 제2 반도체층(220)이 p형 GaN층, 제3 반도체층(230)이 n형 GaN층이고, 제4 반도체층(240)은 AlGaN층인 경우에 대하여 설명하도록 한다. GaN 층은 AlGaN층 보다 에너지 밴드갭이 작기 때문에, 이종 접합시 2DEG층은 접합 계면으로부터 GaN층 내부 영역에 형성될 수 있다. 다만, 이하에서 설명하는 실시예는 본 개시의 사상을 보다 명확하게 설명하기 위해 예시된 것으로서, 제1 반도체층(210), 제2 반도체층(220), 제3 반도체층(230) 및 제4 반도체층(240)으로서 이하의 실시 예와는 다른 다양한 질화물계 반도체층이 적용될 수도 있다. 마찬가지로, 이하의 실시 예와는 다르게, 제1 반도체층(210) 내지 제3 반도체층(230)의 질화물 반도체가 제4 반도체층(240)의 질화물 반도체보다 에너지 밴드갭이 클 수도 있다. Hereinafter, in one embodiment, the first semiconductor layer 210 is an n-type GaN layer, the second semiconductor layer 220 is a p-type GaN layer, the third semiconductor layer 230 is an n-type GaN layer, The case where the semiconductor layer 240 is an AlGaN layer will be described. Since the GaN layer has a smaller energy band gap than the AlGaN layer, the 2DEG layer can be formed in the region inside the GaN layer from the bonding interface at the time of heterojunction. It should be noted that the embodiments described below are illustrated to more clearly illustrate the concept of the present disclosure. The first semiconductor layer 210, the second semiconductor layer 220, the third semiconductor layer 230, As the semiconductor layer 240, various nitride-based semiconductor layers different from the following embodiments may be applied. Similarly, the nitride semiconductor of the first semiconductor layer 210 to the third semiconductor layer 230 may have an energy band gap larger than that of the nitride semiconductor of the fourth semiconductor layer 240, unlike the following embodiments.

도면을 참조하면, 트렌치(250)의 바닥면에 배치되는 제4 반도체층(240)의 일부분은 제1 반도체층(210)과 접할 수 있다. 이때, 제1 반도체층(210)과 제4 반도체층(240)의 계면 인근의 제1 반도체층(210)의 내부 영역에 2DEG층(242)이 형성될 수 있다. Referring to FIG. 2, a portion of the fourth semiconductor layer 240 disposed on the bottom surface of the trench 250 may contact the first semiconductor layer 210. At this time, the 2DEG layer 242 may be formed in an inner region of the first semiconductor layer 210 near the interface between the first semiconductor layer 210 and the fourth semiconductor layer 240.

트렌치(250)의 측벽에 배치되는 제4 반도체층(240)의 일부분은 제2 반도체(220) 및 제3 반도체층(230)과 접할 수 있다. 또한, 도시된 바와 같이, 트렌치(250)가 제1 반도체층(210)의 내부로 연장된 경우, 제4 반도체층(240)의 일부분은 트렌치(250)의 측벽에 추가로 배치될 수 있다. 이때, 제4 반도체층(240)의 일부분은 제1 반도체층(210)과 트렌치(250)의 측벽 방향에서 접할 수 있다. A portion of the fourth semiconductor layer 240 disposed on the sidewall of the trench 250 may be in contact with the second semiconductor 220 and the third semiconductor layer 230. A portion of the fourth semiconductor layer 240 may be further disposed on the sidewalls of the trench 250. In this case, At this time, a portion of the fourth semiconductor layer 240 may be in contact with the first semiconductor layer 210 in the sidewall direction of the trench 250.

트렌치(250)의 측벽에 형성되는 제4 반도체층(240)의 부분은 트렌치(250)의 바닥면에 형성되는 제4 반도체층(240)의 부분 및 트렌치(250) 외부의 제3 반도체층(230) 상에 형성되는 제4 반도체층(240)의 부분보다 얇게 형성될 수 있다. 이 때, 트렌치(250)의 측벽의 제4 반도체층(240) 및 제1 반도체층(210) 내지 제3 반도체층(230) 사이의 계면 영역에는 2DEG 불연속 영역(A1)이 형성될 수 있다. 반드시 특정한 이론에 한정되어 설명되는 것은 아니지만, 제4 반도체층(240)의 두께가 충분히 얇은 경우, 접하는 제1 반도체층(210) 내지 제3 반도체층(230)과의 계면에서 압전분극 효과가 감소되어 2DEG층이 형성되지 않을 수 있다. 또는, 일반적으로, AlGaN층이 분극효과가 높은 GaN층의 c면 방향으로부터 성장되는 경우, 이에 수직하는 방향인 a면 또는 m면 방향은 분극효과가 낮거나 없을 수 있다. 이에 따라 트렌치(250) 측벽의 제4 반도체층(240)과 제1 반도체층(210) 내지 제3 반도체층(230)의 계면 영역에서는 2DEG층이 형성되지 않을 수 있다.A portion of the fourth semiconductor layer 240 formed on the sidewall of the trench 250 is electrically connected to a portion of the fourth semiconductor layer 240 formed on the bottom surface of the trench 250 and a portion of the third semiconductor layer 240 outside the trench 250 230 may be formed to be thinner than a portion of the fourth semiconductor layer 240. [ At this time, the 2DEG discontinuous region A1 may be formed in the interface region between the fourth semiconductor layer 240 on the side wall of the trench 250 and the first semiconductor layer 210 to the third semiconductor layer 230. Although not limited to a specific theory, when the thickness of the fourth semiconductor layer 240 is sufficiently thin, the piezoelectric polarization effect is reduced at the interface with the first semiconductor layer 210 to the third semiconductor layer 230 in contact with each other So that the 2DEG layer may not be formed. Or, in general, when the AlGaN layer is grown from the c-plane direction of the highly-polarized GaN layer, the direction perpendicular to the a-plane or m-plane direction may have a low or no polarization effect. The 2DEG layer may not be formed in the interface region between the fourth semiconductor layer 240 on the sidewall of the trench 250 and the first semiconductor layer 210 to the third semiconductor layer 230.

이와는 별도로, 트렌치(250) 외부의 제4 반도체층(240) 및 제3 반도체층(230)의 계면 영역에서는 2DEG층(242)이 형성될 수 있다.The 2DEG layer 242 may be formed in the interface region of the fourth semiconductor layer 240 and the third semiconductor layer 230 outside the trench 250. [

게이트 전극(265)은 적어도 트렌치(250) 내부의 제4 반도체층(240) 상에 형성될 수 있으며, 도시된 바와 같이, 트렌치(250) 내부를 메우도록 형성될 수 있다. 도시되지는 않았지만, 다른 몇몇 실시 예들에 있어서, 게이트 전극(265)은 트렌치(250) 내부를 메우고, 트렌치(250) 외부의 제4 반도체층(240) 상에 추가적으로 패턴 형태로 존재할 수도 있다. The gate electrode 265 may be formed at least on the fourth semiconductor layer 240 inside the trench 250 and may be formed to fill the interior of the trench 250, as shown. Although not shown, in some other embodiments, the gate electrode 265 may fill the interior of the trench 250 and may be present in an additional pattern on the fourth semiconductor layer 240 outside the trench 250.

게이트 전극(265)은 제4 반도체층(240)과 쇼트키(schottky) 접합을 이루는 물질을 포함할 수 있다. 일 예로서, 게이트 전극(265)은 붕소(B), 비소(As), 인(P), 마그네슘(Mg) 또는 이들의 조합을 포함하는 도펀트가 도핑된 p형 GaN 반도체를 포함할 수 있다. 다른 예로서, 게이트 전극(265)은 니켈(Ni), 금(Au)등의 금속을 포함할 수 있다. 도시되지는 않았지만, 몇몇 다른 실시 예들에 따르면, 게이트 전극(265)과 제4 반도체층(240) 사이에는 절연막이 추가로 배치될 수 있다. 상기 절연막은 게이트 전극(265)과의 관계에서 게이트 유전층으로서 기능할 수 있다. 상기 절연막이 개재되는 경우, 게이트 전극(265)은 상기 쇼트키 접합과 무관하게 다양한 전도체를 포함할 수 있다.The gate electrode 265 may include a material forming a schottky junction with the fourth semiconductor layer 240. As an example, the gate electrode 265 may comprise a dopant-doped p-type GaN semiconductor including boron (B), arsenic (As), phosphorous (P), magnesium (Mg) As another example, the gate electrode 265 may include a metal such as nickel (Ni), gold (Au), or the like. Although not shown, according to some other embodiments, an insulating film may be additionally disposed between the gate electrode 265 and the fourth semiconductor layer 240. The insulating film can function as a gate dielectric layer in relation to the gate electrode 265. [ When the insulating film is interposed, the gate electrode 265 may include various conductors regardless of the Schottky junction.

게이트 전극(265)은 질화물 트랜지스터(200)의 턴온 시에, 제4 반도체층(240)과 접하는 제2 반도체층(220) 내에 수직형 채널을 형성할 수 있다. 상기 채널은 상기 2DEG 불연속 영역(A1)을 극복하여, 제3 반도체층(230)과 제1 반도체층(210) 사이에서, 전하 전도가 이루어지게 할 수 있다. 즉, 본 개시의 실시 예에서는 게이트 전극(265)에 문턱 전압 이상의 전압이 인가될 때, 제2 반도체층(220) 내에 형성되는 상기 채널을 통하여, 턴온 동작이 이루어질 수 있다.The gate electrode 265 may form a vertical channel in the second semiconductor layer 220 in contact with the fourth semiconductor layer 240 when the nitride transistor 200 is turned on. The channel can overcome the 2DEG discontinuity region A1 to allow charge conduction between the third semiconductor layer 230 and the first semiconductor layer 210. [ That is, in the embodiment of the present disclosure, when a voltage equal to or higher than the threshold voltage is applied to the gate electrode 265, a turn-on operation can be performed through the channel formed in the second semiconductor layer 220.

소스 전극(270)은 패시베이션층(290)에 의해 게이트 전극(265)과 절연되며 제3 반도체층(230) 또는 제4 반도체층(240)과 접하도록 배치될 수 있다. 도시된 구조에서, 소스 전극(270)은 제3 반도체층(230) 및 제4 반도체층(240)의 측면과 접하도록 패터닝되어 제2 반도체층(220) 상에 배치될 수 있다. 이 때, 소스 전극(270)은 제3 반도체층(230) 내부에 형성된 2DEG층(242)과 접하도록 배치될 수 있다. 도시되지는 않았지만, 다른 실시 예에서, 소스 전극(270)은 제4 반도체층(240)의 측면만을 접하도록 패터닝되어 제3 반도체층(230) 상에 배치될 수도 있다.The source electrode 270 may be disposed to be in contact with the third semiconductor layer 230 or the fourth semiconductor layer 240 while being insulated from the gate electrode 265 by the passivation layer 290. [ The source electrode 270 may be disposed on the second semiconductor layer 220 so as to be in contact with the side surfaces of the third semiconductor layer 230 and the fourth semiconductor layer 240. At this time, the source electrode 270 may be disposed in contact with the 2DEG layer 242 formed in the third semiconductor layer 230. Although not shown, in another embodiment, the source electrode 270 may be patterned to be disposed on the third semiconductor layer 230 so as to be in contact with only the side surface of the fourth semiconductor layer 240.

소스 전극(270)은 제3 반도체층(230) 또는 제4 반도체층(240)과 오믹 접합(ohmic contact)할 수 있는 물질을 포함할 수 있다. 소스 전극(270)은 일 예로서, 타이타늄(Ti), 알루이늄(Al), 팔라듐(Pd), 텅스텐(W) 또는 이들의 조합을 포함할 수 있다. The source electrode 270 may include a material capable of ohmic contact with the third semiconductor layer 230 or the fourth semiconductor layer 240. The source electrode 270 may include, for example, titanium (Ti), aluminum (Al), palladium (Pd), tungsten (W), or a combination thereof.

드레인 전극(280)은 제1 반도체층(210) 하부에 배치됨으로써, 소스 전극(265)과 상하 방향으로 맞은 편에 배치될 수 있다. 드레인 전극(280)은 제1 반도체층(210)과 오믹 접합할 수 있는 물질을 포함할 수 있다. 드레인 전극(280)은 일 예로서, 타이타늄(Ti), 알루이늄(Al), 팔라듐(Pd), 텅스텐(W) 또는 이들의 조합을 포함할 수 있다. The drain electrode 280 may be disposed below the first semiconductor layer 210 to be vertically aligned with the source electrode 265. The drain electrode 280 may include a material capable of ohmic contact with the first semiconductor layer 210. The drain electrode 280 may include, for example, titanium (Ti), aluminum (Al), palladium (Pd), tungsten (W), or a combination thereof.

상술한 본 개시의 일 실시 예에 따르면, 게이트 전극(265)에 전압을 인가하지 않는 상태에서, 트렌치(250) 하부면의 제4 반도체층(240)과 제1 반도체층(210) 사이의 계면 영역, 트렌치(250) 외부의 제4 반도체층(240)과 제3 반도체층(230) 사이의 계면 영역에 2DEG층(242)이 형성된다. 반면에, 트렌치(250) 측벽의 제4 반도체층(240)과 제1 반도체층(210) 내지 제3 반도체층(230) 사이의 계면 영역에는 2DEG 불연속 영역(A1)이 형성됨으로써, 턴오프 상태를 유지할 수 있다. 게이트 전극(265)에 문턱 전압 이상의 전압이 인가되면, 2DEG 불연속 영역(A1)을 커버하도록 제2 반도체층(220) 내에 수직형 채널이 형성되어, 전하가 상기 채널을 통해 전도될 수 있다. 이와 같이, 질화물계 트랜지스터 구조에서, 질화물계 반도체층간의 이종 접합을 통해 형성되는 2DEG층(242) 내의 고농도의 전하를 신호 전달에 이용하되, 게이트 전압(265)이 인가되지 않는 상태에서는 턴오프 상태를 신뢰성 있게 유지하도록 할 수 있다. 그리고, 턴온 상태에서는 상기 수직형 채널을 통해 상기 고농도의 전하가 전도되도록 할 수 있다. 이로서, 높은 전류 용량과 낮은 동작 저항을 가지며, 아울러 칩 사이즈를 감소시킬 수 있는 질화물계 트랜지스터를 제공할 수 있다.An interface between the fourth semiconductor layer 240 and the first semiconductor layer 210 on the lower surface of the trench 250 may be formed in a state in which no voltage is applied to the gate electrode 265. In this case, And the 2DEG layer 242 is formed in the interface region between the fourth semiconductor layer 240 and the third semiconductor layer 230 outside the trench 250. On the other hand, the 2DEG discontinuous region A1 is formed in the interface region between the fourth semiconductor layer 240 on the sidewall of the trench 250 and the first semiconductor layer 210 to the third semiconductor layer 230, Lt; / RTI > When a voltage equal to or higher than the threshold voltage is applied to the gate electrode 265, a vertical channel is formed in the second semiconductor layer 220 so as to cover the 2DEG discontinuous region A1, so that charge can be conducted through the channel. As described above, in the nitride-based transistor structure, the high-concentration charge in the 2DEG layer 242 formed through the hetero-junction between the nitride-based semiconductor layers is used for signal transmission. In the state where the gate voltage 265 is not applied, Can be reliably maintained. In the turn-on state, the high-concentration charge can be conducted through the vertical channel. Thus, it is possible to provide a nitride-based transistor having a high current capacity and a low operating resistance and capable of reducing the chip size.

도 3은 본 개시의 다른 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 3을 참조하면, 질화물계 트랜지스터(300)는 트렌치(255)의 측면이 경사를 갖는 것을 제외하고는 도 2와 관련하여 상술한 질화물계 트랜지스터(200)와 실질적으로 동일하다. 도 3에 도시된 바와 같이, 트렌치(255)를 경사지게 형성함으로써, 도 2의 질화물계 트랜지스터(200)와 대비하여 2DEG 불연속 영역을 추가적으로 제어할 수 있다. 반드시 특정한 이론에 한정하여 설명되는 것은 아니지만, 트렌치(255)가 경사진 형태를 가지는 경우, 경사면을 따라 형성되는 제4 반도체층(240)과 제1 반도체층(210) 내지 제3 반도체층(230) 사이의 계면 영역에서의 자발 분극과 압전 분극의 효과는 수직 형태의 트렌치(250)인 경우와 대비하여 상대적으로 강하게 작용할 수 있다. 따라서, 제4 반도체층(240)의 두께가 상대적으로 얇은 영역을 제외한 일부 경사 영역에서 2DEG층이 추가로 형성될 수 있다.3 is a cross-sectional view schematically showing a nitride-based transistor according to another embodiment of the present disclosure; Referring to FIG. 3, the nitride-based transistor 300 is substantially the same as the nitride-based transistor 200 described above with reference to FIG. 2, except that the side of the trench 255 has a slope. As shown in FIG. 3, by forming the trench 255 at an angle, the 2DEG discontinuity region can be additionally controlled as compared with the nitride-based transistor 200 of FIG. The trench 255 may be formed on the fourth semiconductor layer 240 formed along the inclined surface and the first semiconductor layer 210 to the third semiconductor layer 230 The effect of spontaneous polarization and piezoelectric polarization in the interfacial region between the vertical trenches 250 can be relatively strong compared to the case of the vertical trenches 250. [ Therefore, a 2DEG layer can be additionally formed in some inclined regions except for a region where the thickness of the fourth semiconductor layer 240 is relatively thin.

도 4는 본 개시의 또다른 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 4를 참조하면, 질화물계 트랜지스터(400)는 제4 반도체층(240)과 패시베이션층(290) 사이에 배치되는 알루미늄(Al)을 포함하는 질화막(410)을 더 포함하는 것을 제외하고는 도 2 및 도 3과 관련되어 상술한 질화물계 트랜지스터(200, 300)과 실질적으로 동일하다. 상기 알루미늄을 포함하는 질화막(410)은 제4 반도체층(240)의 격자 상수와 다른 격자 상수를 가지는 구조의 박막층일 수 있다. 일 예로서, 질화막(410)은 일 예로서, AlN층, InAlGaN층 또는 상기 제4 반도체층(240)보다 Al의 농도가 높은 AlGaN층을 포함할 수 있다. 반드시 특정한 이론에 한정되어 설명되는 것은 아니지만, 상기 AlN층, InAlGaN층, 또는 상기 제4 반도체층(240)보다 Al의 농도가 높은 AlGaN층이 제4 반도체층(240) 상에 배치될 때, 제4 반도체층(240)인 AlGaN층과 제3 반도체층(230)인 GaN층의 계면에서의 변형률(strain)이 증가될 수 있다. 이에 따라, 계면에서의 압전 분극의 효과를 증가시켜, 제4 반도체층(240)과 제3 반도체층(230) 사이의 계면 영역에서 2DEG 층의 밀도를 증가시킬 수 있다.4 is a cross-sectional view schematically showing a nitride-based transistor according to still another embodiment of the present disclosure. 4, the nitride-based transistor 400 includes a nitride layer 410 including aluminum (Al) disposed between the fourth semiconductor layer 240 and the passivation layer 290 2 and the nitride-based transistors 200, 300 described above in connection with FIG. The nitride film 410 including aluminum may be a thin film layer having a lattice constant different from that of the fourth semiconductor layer 240. As an example, the nitride film 410 may include an AlN layer, an InAlGaN layer, or an AlGaN layer having a higher Al concentration than the fourth semiconductor layer 240, for example. When an AlGaN layer having a higher Al concentration than that of the AlN layer, the InAlGaN layer, or the fourth semiconductor layer 240 is disposed on the fourth semiconductor layer 240, The strain at the interface between the AlGaN layer as the fourth semiconductor layer 240 and the GaN layer as the third semiconductor layer 230 can be increased. Thus, the effect of piezoelectric polarization at the interface can be increased, and the density of the 2DEG layer in the interface region between the fourth semiconductor layer 240 and the third semiconductor layer 230 can be increased.

도 5는 본 개시의 또다른 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 5를 참조하면, 질화물계 트랜지스터(500)는 제4 반도체층(240) 내부에 알루미늄을 포함하는 질화막(510)을 더 포함하는 것을 제외하고는 도 2 내지 도 4와 관련되어 상술한 질화물계 트랜지스터(200, 300, 400)와 실질적으로 동일하다. 상기 알루미늄을 포함하는 질화막(510)은 제4 반도체층(290)의 격자 상수와 다른 격자 상수를 가지는 구조의 박막층일 수 있다. 일 예로서, 질화막(510)은 일 예로서, AlN층, InAlGaN층 또는 상기 제4 반도체층(240)보다 Al의 농도가 높은 AlGaN층을 포함할 수 있다. 도 4의 질화물계 트랜지스터(400)에서와 같이, 제4 반도체층(290) 내부의 질화막(510)은 제4 반도체층(240)과 제3 반도체층(230)의 계면에서의 변형률(strain)을 증가시켜, 2DEG층의 밀도를 증가시킬 수 있다. 질화막(510)은 제4 반도체층(290) 내부에 적어도 한 층 이상 개재될 수 있다.5 is a cross-sectional view schematically showing a nitride-based transistor according to still another embodiment of the present disclosure. Referring to FIG. 5, the nitride-based transistor 500 includes the nitride semiconductor layer 240 described above with reference to FIGS. 2 to 4 except that the fourth semiconductor layer 240 further includes a nitride film 510 containing aluminum. Are substantially the same as the transistors 200, 300, and 400. The nitride layer 510 including aluminum may be a thin layer having a lattice constant different from that of the fourth semiconductor layer 290. As an example, the nitride layer 510 may include an AlN layer, an InAlGaN layer, or an AlGaN layer having a higher Al concentration than the fourth semiconductor layer 240, for example. 4, the nitride film 510 in the fourth semiconductor layer 290 may have a strain at the interface between the fourth semiconductor layer 240 and the third semiconductor layer 230. [ To increase the density of the 2DEG layer. At least one layer of the nitride film 510 may be interposed within the fourth semiconductor layer 290.

도 6은 본 개시의 또다른 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 6을 참조하면, 질화물계 트랜지스터(600)는 드레인 전극(282)이 제1 반도체층(210) 하부에 배치되지 않고, 패터닝된 제1 반도체층(210)상에 배치되는 것을 제외하고는 도 2 내지 도 5와 관련하여 상술한 질화물계 트랜지스터(200, 300, 400, 500)와 실질적으로 동일하다. 도 6의 질화물계 트랜지스터(600)는 세미(semi)-수직형 형태의 트랜지스터 구조일 수 있다. 6 is a cross-sectional view schematically showing a nitride-based transistor according to still another embodiment of the present disclosure. 6, the nitride-based transistor 600 is formed on the first semiconductor layer 210 except that the drain electrode 282 is not disposed under the first semiconductor layer 210 but is disposed on the patterned first semiconductor layer 210 300, 400, and 500 described above with reference to FIGS. 2 to 5, respectively. The nitride-based transistor 600 of FIG. 6 may be a semi-vertical type transistor structure.

도 7은 본 개시의 또다른 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 7을 참조하면, 질화물계 트랜지스터(700)는 소스 전극(770)이 제4 반도체층(240) 상에 패턴 형태로 배치되는 것을 제외하고는 도 2 내지 도 6과 관련하여 상술한 질화물계 트랜지스터(200, 300, 400, 500, 600)과 실질적으로 동일하다. 질화물계 트랜지스터(200, 300, 400, 500, 600)과 대비할 때, 소스 전극(770)은 제3 절연층(230)과 직접 접하지 않도록 배치될 수 있다. 7 is a cross-sectional view schematically showing a nitride-based transistor according to still another embodiment of the present disclosure. 7, the nitride-based transistor 700 includes a nitride-based transistor 700 described above with reference to FIGS. 2-6, except that the source electrode 770 is disposed in a patterned form on the fourth semiconductor layer 240. [ (200, 300, 400, 500, 600). The source electrode 770 may be disposed so as not to directly contact the third insulating layer 230 when compared with the nitride-based transistors 200, 300, 400, 500, and 600.

도 8 내지 도 13은 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 단면도이다. 도 8을 참조하면, 기판(201) 상에 제1 형으로 도핑된 제1 질화물계 제1 반도체층(210), 제2 형으로 도핑된 제1 질화물계 제2 반도체층(220) 및 제1 형으로 도핑된 제1 질화물계 제3 반도체층(230)을 순차적으로 형성한다. 기판(201)은 일 예로서, 사파이어 기판, GaN 기판, SiC 기판, Si 기판 등과 같은 성장 기판일 수 있으나, 반드시 이에 한정되지는 않고, 질화물계 반도체층을 성장시킬 수 있는 요건을 만족시키는 한 다른 기판도 가능하다. 8 to 13 are cross-sectional views schematically showing a method of manufacturing a nitride-based transistor according to an embodiment of the present disclosure. Referring to FIG. 8, a first nitride based semiconductor layer 210 doped with a first type, a first nitride based second semiconductor layer 220 doped with a second type, and a first The first nitride-based third semiconductor layer 230 is sequentially formed. The substrate 201 may be, for example, a growth substrate such as a sapphire substrate, a GaN substrate, a SiC substrate, a Si substrate, etc. However, the substrate 201 is not limited thereto. Substrates are also possible.

제1 질화물계 제1 반도체층(210), 제1 질화물계 제2 반도체층(220) 및 제1 질화물계 제3 반도체층(230)은 일 예로서, 언도프 GaN 또는 InN 등과 같은 2성분계, AlGaN 또는 InGaN 등과 같은 3성분계, AlInGaN과 같은 4성분계 질화물 반도체를 포함할 수 있다. 또한, 제1 질화물계 제1 반도체층(210), 제1 질화물계 제2 반도체층(220) 및 제1 질화물계 제3 반도체층(230)은 일 예로서, n형 또는 p형으로 도핑된 질화물계 반도체 물질을 포함할 수 있다. 상기 제1 형은 일 예로서, n형 또는 p형 일 수 있다. 일 예로서, n형으로 도핑되는 경우, 도펀트는 실리콘(Si)이 적용될 수 있으며, p형으로 도핑되는 경우, 도펀트는 붕소(B), 비소(As), 인(P), 마그세슘(Mg) 등이 적용될 수 있다. 상기 제2 형은 일 예로서, n형 또는 p형일 수 있으나, 상기 제1 형과는 서로 다른 도핑 형태를 의미한다. 즉, 제1 형이 n형 경우 제2 형은 p형이고, 제1 형이 p형 인 경우 제2 형은 n형 일 수 있다. 제1 질화물계 제1 반도체층(210), 제1 질화물계 제2 반도체층(220) 및 제1 질화물계 제3 반도체층(230)을 형성하는 방법은 일 예로서, 금속유기화학기상증착법(Metal Organic Chemical Vapor Deposition), 분자빔에피탁시(Molecular Beam Epitaxy), 수소화기상증착에피탁시(Hydride Vapor Phase Epitaxy) 등과 같은 방법을 적용할 수 있다. 일 실시 예에 있어서, 제1 반도체층(210)은 n형 GaN층, 제2 반도체층(220)은 p형 GaN층, 제3 반도체층(230)은 n형 GaN층일 수 있다. The first nitride based first semiconductor layer 210, the first nitride based second semiconductor layer 220, and the first nitride based third semiconductor layer 230 may be two-component systems such as undoped GaN or InN, A three-component system such as AlGaN or InGaN, or a four-component nitride semiconductor such as AlInGaN. The first nitride based first semiconductor layer 210, the first nitride based second semiconductor layer 220, and the first nitride based third semiconductor layer 230 are, for example, n-type or p-type doped Nitride based semiconductor material. The first type may be, for example, n-type or p-type. As an example, when doped to the n-type, silicon (Si) may be applied as the dopant, and when doped to the p-type, the dopant may include boron (B), arsenic (As), phosphorus (P) ) Can be applied. The second type may be n-type or p-type, for example, but it is different from the first type. That is, when the first type is n-type, the second type is p-type, and when the first type is p-type, the second type may be n-type. The first nitride-based first semiconductor layer 210, the first nitride-based second semiconductor layer 220, and the first nitride-based third semiconductor layer 230 may be formed by, for example, metal organic chemical vapor deposition Metal Organic Chemical Vapor Deposition, Molecular Beam Epitaxy, Hydride Vapor Phase Epitaxy and the like can be applied. In one embodiment, the first semiconductor layer 210 may be an n-type GaN layer, the second semiconductor layer 220 may be a p-type GaN layer, and the third semiconductor layer 230 may be an n-type GaN layer.

도시되지는 않았지만, 몇몇 다른 실시예에 있어서, 제1 질화물계 제1 반도체층(210)을 형성하기 전에, 기판(201) 상에 일 예로서, AlN과 같은 질화물계 버퍼층을 형성할 수 있다. 상기 버퍼층은 제1 질화물계 제1 반도체층(210)을 성장하도록 하는 핵층의 역할을 할 수 있고, 기판(201)과 제1 질화물계 제1 반도체층(210) 간의 격자상수 불일치를 완화시키는 역할을 수행할 수 있다.Although not shown, in some other embodiments, a nitride-based buffer layer such as AlN, for example, may be formed on the substrate 201 before forming the first nitride based first semiconductor layer 210. [ The buffer layer may serve as a nucleus for growing the first nitride based first semiconductor layer 210 and mitigate lattice constant mismatch between the substrate 201 and the first nitride based first semiconductor layer 210 Can be performed.

도 9를 참조하면, 적어도 제2 반도체층(220) 및 제3 반도체층(230)을 관통하는 트렌치(250)를 형성한다. 도시된 바와 같이, 트렌치(250)의 바닥면은 제1 반도체층(210)을 노출시킬 수 있다. 트렌치(250)의 측벽부는 트렌치(250)의 바닥면과 수직을 이루도록 형성될 수 있다. 또는 도 3의 실시예와 같이, 트렌치(250)의 측벽부는 트렌치(250)의 바닥면과 소정의 각도로 경사를 이룰 수도 있다. 트렌치(250)를 형성하는 방법은 일 예로서, 건식 식각, 습식 식각 또는 이들의 결합을 적용할 수 있다.Referring to FIG. 9, trenches 250 penetrating at least the second semiconductor layer 220 and the third semiconductor layer 230 are formed. As shown, the bottom surface of the trench 250 may expose the first semiconductor layer 210. The side wall portion of the trench 250 may be formed to be perpendicular to the bottom surface of the trench 250. Alternatively, as in the embodiment of FIG. 3, the side walls of the trenches 250 may be inclined at a predetermined angle with the bottom surface of the trenches 250. As a method of forming the trench 250, for example, dry etching, wet etching, or a combination thereof can be applied.

도 10을 참조하면, 트렌치(250) 내부의 제1 반도체층(210) 내지 제3 반도체층(230) 및 트렌치(250) 외부의 제3 반도체층(230) 상에 제2 질화물계 제4 반도체층(240)을 형성한다. 제4 반도체층(240)은 상기 제1 질화물계 제1 반도체층 내지 제3 반도체층(210, 220, 230)과 다른 제2 질화물계 반도체층일 수 있다. 제4 반도체층(240)은 제1 반도체층(210) 내지 제3 반도체층(230) 내의 질화물이 가지는 에너지 밴드갭과 다른 에너지 밴드갭을 가지는 질화물을 포함할 수 있다. 일 실시 예에 있어서, 제1 반도체층(210)이 n형 GaN층, 제2 반도체층(220)이 p형 GaN층, 제3 반도체층(230)이 n형 GaN층일 때, 제4 반도체층(240)은 AlGaN층일 수 있다.Referring to FIG. 10, on the first semiconductor layer 210 to the third semiconductor layer 230 in the trench 250 and on the third semiconductor layer 230 outside the trench 250, a second nitride- Layer 240 is formed. The fourth semiconductor layer 240 may be a second nitride-based semiconductor layer different from the first nitride-based semiconductor layers 210, 220, and 230. The fourth semiconductor layer 240 may include a nitride having an energy band gap different from an energy band gap of the nitride in the first semiconductor layer 210 to the third semiconductor layer 230. In one embodiment, when the first semiconductor layer 210 is an n-type GaN layer, the second semiconductor layer 220 is a p-type GaN layer, and the third semiconductor layer 230 is an n-type GaN layer, (240) may be an AlGaN layer.

트렌치(250)의 바닥면에 배치되는 제4 반도체층(240)과 제1 반도체층(210)의 계면 영역에는 2DEG층(242)이 형성될 수 있다. 또한, 트렌치(250) 외부의 제4 반도체층(240) 및 제3 반도체층(230)의 계면 영역에서는 2DEG층(242)이 형성될 수 있다. 트렌치(250)의 측벽에 형성되는 제4 반도체층(240)의 부분과 접하는 제1 반도체층(210) 내지 제3 반도체층(230)의 계면 영역에는 2DEG층이 단절된 2DEG 불연속 영역(A1)이 형성될 수 있다. The 2DEG layer 242 may be formed in the interface region between the fourth semiconductor layer 240 and the first semiconductor layer 210 disposed on the bottom surface of the trench 250. The 2DEG layer 242 may be formed in the interface region of the fourth semiconductor layer 240 and the third semiconductor layer 230 outside the trench 250. A 2DEG discontinuous region A1 in which the 2DEG layer is disconnected is formed in the interface region of the first semiconductor layer 210 to the third semiconductor layer 230 in contact with the portion of the fourth semiconductor layer 240 formed on the sidewall of the trench 250 .

제2 질화물계 제4 반도체층(240)을 형성하는 방법은 제1 반도체층(210) 내지 제3 반도체층(230)로부터 제4 반도체층(240)을 재성장(regrowth)시키는 방법을 적용할 수 있다. 제4 반도체층(240)을 재성장시키는 방법은 일 예로서, 금속유기화학기상증착법(Metal Organic Chemical Vapor Deposition), 분자빔에피탁시(Molecular Beam Epitaxy), 수소화기상증착에피탁시(Hydride Vapor Phase Epitaxy) 등과 같은 방법을 적용할 수 있다. 이때, 온도와 같은 공정 조건을 제어함으로써, 트렌치(250)의 측벽부에 형성되는 제4 반도체층(240)의 부분을, 트렌치(250)의 바닥면 및 트렌치(250) 외부의 제3 반도체층(230) 상에 형성되는 제4 반도체층(240)의 부분보다 얇게 형성할 수 있다.The second nitride based fourth semiconductor layer 240 may be formed by a method of regrowing the fourth semiconductor layer 240 from the first semiconductor layer 210 to the third semiconductor layer 230 have. The method of regrowing the fourth semiconductor layer 240 may be, for example, metal organic chemical vapor deposition (MOCVD), molecular beam epitaxy (MIB), or hydride vapor phase epitaxy Epitaxy) and the like can be applied. A portion of the fourth semiconductor layer 240 formed on the sidewall of the trench 250 is electrically connected to the bottom surface of the trench 250 and the third semiconductor layer 240 outside the trench 250 by controlling process conditions such as temperature, May be formed thinner than a portion of the fourth semiconductor layer 240 formed on the second semiconductor layer 230.

도 10을 다시 참조하면, 제4 반도체층(240)이 형성된 트렌치(250) 내부를 채우고, 트렌치(250) 외부의 제4 반도체층(240)을 커버하도록 게이트 도전층(260)을 형성한다. 게이트 도전층(260)은 제4 반도체층(240)과 쇼트키(schottky) 접합을 이루는 물질로 형성될 수 있다. 일 예로서, 게이트 도전층(260)은 붕소(B), 비소(As), 인(P), 마그네슘(Mg) 또는 이들의 조합을 포함하는 도펀트가 도핑된 P-형 GaN 반도체로부터 형성될 수 있다. 다른 예로서, 게이트 도전층(260)은 니켈(Ni), 금(Au)등의 금속으로부터 형성될 수 있다. 게이트 도전층(260)을 형성하는 공정은 일 예로서, 유기금속화학기상증착법, 스퍼터링법 등과 같은 방법을 적용할 수 있다.Referring to FIG. 10 again, the gate conductive layer 260 is formed to fill the inside of the trench 250 formed with the fourth semiconductor layer 240 and cover the fourth semiconductor layer 240 outside the trench 250. The gate conductive layer 260 may be formed of a Schottky junction material with the fourth semiconductor layer 240. As an example, the gate conductive layer 260 may be formed from a dopant-doped P-type GaN semiconductor comprising boron (B), arsenic (As), phosphorous (P), magnesium (Mg) have. As another example, the gate conductive layer 260 may be formed from a metal such as nickel (Ni), gold (Au), or the like. As a process of forming the gate conductive layer 260, a method such as an organic metal chemical vapor deposition method, a sputtering method, or the like can be applied.

도시되지는 않았지만, 몇몇 다른 실시 예들에 있어서, 게이트 도전층(260)을 형성하기 전에, 제4 반도체층(240) 상에 절연막을 형성할 수 있다. 상기 절연막은 일 예로서, 산화막, 질화막 또는 산질화막일 수 있다. 상기 절연막은 후술하는 게이트 전극과의 관계에서 게이트 유전층으로서 기능할 수 있다.Although not shown, in some other embodiments, an insulating film may be formed on the fourth semiconductor layer 240 before the gate conductive layer 260 is formed. The insulating film may be, for example, an oxide film, a nitride film, or an oxynitride film. The insulating film can function as a gate dielectric layer in relation to a gate electrode described later.

도 11을 참조하면, 게이트 도전층(260)을 평탄화하여 트렌치(260) 외부의 제4 반도체층(240)을 노출시킴으로써, 트렌치(250) 내부에 게이트 전극(265)을 형성한다. 상기 평탄화 공정은 일 예로서, 에치백 또는 화학적물리적연마법 등을 적용할 수 있다. Referring to FIG. 11, the gate conductive layer 260 is planarized to expose the fourth semiconductor layer 240 outside the trench 260, thereby forming the gate electrode 265 in the trench 250. As an example of the planarization process, an etch-back or chemical and physical polishing may be applied.

도 12를 참조하면, 게이트 전극(265) 및 제4 반도체층(240) 상에 패시베이션층(290)을 형성한다. 패시베이션층(290)은 일예로서, 산화막, 질화막 또는 산질화막을 포함할 수 있다. 패시베이션층(290)은 일 예로서, 증착법, 코팅법 등의 공지의 방법에 의해 형성될 수 있다.Referring to FIG. 12, a passivation layer 290 is formed on the gate electrode 265 and the fourth semiconductor layer 240. The passivation layer 290 may include, for example, an oxide film, a nitride film, or an oxynitride film. As an example, the passivation layer 290 may be formed by a known method such as a vapor deposition method, a coating method, or the like.

도 13을 참조하면, 패시베이션층(290), 제4 반도체층(240) 및 제3 반도체층(230)을 선택적으로 패터닝하여, 제4 반도체층(240) 및 제3 반도체층(230)의 측면을 노출시킨다. 이어서, 측면이 노출된 제4 반도체층(240) 및 제3 반도체층(230)을 적어도 커버하는 전도층을 제2 반도체층(220) 상에 형성한다. 이로서, 소스 전극(270)을 형성할 수 있다. 소스 전극(270)은 제3 반도체층(230) 또는 제4 반도체층(240)과 오믹 접합(ohmic contact)할 수 있는 물질을 포함할 수 있다. 소스 전극(270)은 일 예로서, 타이타늄(Ti), 알루이늄(Al), 팔라듐(Pd), 텅스텐(W) 또는 이들의 조합을 포함할 수 있다. 소스 전극(270)을 형성하는 공정은 일 예로서, 유기금속화학기상증착법, 스퍼터링법 등과 같은 방법을 적용할 수 있다. 13, the passivation layer 290, the fourth semiconductor layer 240, and the third semiconductor layer 230 are selectively patterned to form the side surfaces of the fourth semiconductor layer 240 and the third semiconductor layer 230 Lt; / RTI > Next, a conductive layer covering at least the fourth semiconductor layer 240 and the third semiconductor layer 230, which are exposed on the side, is formed on the second semiconductor layer 220. Thus, the source electrode 270 can be formed. The source electrode 270 may include a material capable of ohmic contact with the third semiconductor layer 230 or the fourth semiconductor layer 240. The source electrode 270 may include, for example, titanium (Ti), aluminum (Al), palladium (Pd), tungsten (W), or a combination thereof. As a process of forming the source electrode 270, a method such as an organic metal chemical vapor deposition method, a sputtering method, or the like can be applied.

도시된 것과 다른 몇몇 다른 실시예에 따르면, 패시베이션층(290) 및 제4 반도체층(240) 만을 선택적으로 패터닝하여, 제4 반도체층(240)의 측면을 노출시킬 수 있다. 이어, 측면이 노출된 제4 반도체층(240)을 커버하는 소스 전극(270)을 제3 반도체층(230) 상에 형성할 수도 있다.The passivation layer 290 and the fourth semiconductor layer 240 may be selectively patterned to expose the side surfaces of the fourth semiconductor layer 240. [ The source electrode 270 may be formed on the third semiconductor layer 230 to cover the exposed fourth semiconductor layer 240.

이어서, 기판(201)을 제1 반도체층(210)과 분리하여 제거할 수 있다. 상기 분리공정은 일 예로서, 레이저-리프트 공정을 적용할 수 있다, 제1 반도체층(210) 상에 드레인 전극(280)을 형성한다. 드레인 전극(280)은 제1 반도체층(210) 하부에 배치됨으로써, 소스 전극(270)과 상하 방향으로 맞은 편에 배치될 수 있다. 드레인 전극(280)은 제1 반도체층(210)과 오믹 접합할 수 있는 물질을 포함할 수 있다. 드레인 전극(280)은 일 예로서, 타이타늄(Ti), 알루이늄(Al), 팔라듐(Pd), 텅스텐(W) 또는 이들의 조합을 포함할 수 있다. 드레인 전극(280)을 형성하는 공정은 일 예로서, 유기금속화학기상증착법, 스퍼터링법 등과 같은 방법을 적용할 수 있다. 상술한 공정을 통하여 수직형 채널을 구비하는 질화물계 트랜지스터를 제조할 수 있다. Subsequently, the substrate 201 may be removed from the first semiconductor layer 210. The separation process is, for example, a laser-lift process. A drain electrode 280 is formed on the first semiconductor layer 210. The drain electrode 280 may be disposed below the first semiconductor layer 210 to be vertically aligned with the source electrode 270. The drain electrode 280 may include a material capable of ohmic contact with the first semiconductor layer 210. The drain electrode 280 may include, for example, titanium (Ti), aluminum (Al), palladium (Pd), tungsten (W), or a combination thereof. As the step of forming the drain electrode 280, a method such as an organic metal chemical vapor deposition method, a sputtering method, or the like can be applied. Through the above-described processes, a nitride-based transistor including a vertical channel can be manufactured.

도 14는 본 개시의 다른 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 나타내는 도면이다. 먼저, 도 8 내지 도 10과 관련되어 상술된 공정을 진행한다. 즉, 제4 반도체층(240)이 형성된 트렌치(250) 내부를 채우고, 트렌치(250) 외부의 제4 반도체층(240)을 커버하도록 게이트 도전층(260)을 형성한다. 이어서, 제4 반도체층(240) 상에서, 게이트 도전층(260)을 패터닝함으로써, 트렌치(250) 내부를 채우며 제4 반도체층(240) 상에 배치되는 게이트 전극(265)을 형성할 수 있다. 이후에, 도 12 및 도 13과 관련된 공정을 진행하여 수직형 채널을 구비하는 질화물계 트랜지스터를 제조할 수 있다.14 is a view showing a method of manufacturing a nitride-based transistor according to another embodiment of the present disclosure. First, the process described above with reference to Figs. 8 to 10 is carried out. That is, the gate conductive layer 260 is formed so as to fill the trench 250 formed with the fourth semiconductor layer 240 and cover the fourth semiconductor layer 240 outside the trench 250. The gate conductive layer 260 may then be patterned on the fourth semiconductor layer 240 to form the gate electrode 265 that fills the interior of the trench 250 and is disposed on the fourth semiconductor layer 240. Thereafter, a nitride-based transistor having a vertical channel can be manufactured by proceeding with the processes related to FIG. 12 and FIG.

몇몇 다른 실시 예들에 있어서는, 도 8 내지 도 10와 관련되어 제4 반도체층(240)을 형성한 후, 게이트 도전층(260)을 형성하기 전에, 제4 반도체층(240) 상에 알루미늄을 포함하는 질화막을 형성할 수 있다. 상기 알루미늄을 포함하는 질화막은 제4 반도체층(240)의 격자 상수와 다른 격자 상수를 가지는 구조의 박막층일 수 있다. 일 예로서, 상기 질화막은 일 예로서, AlN층, InAlGaN층 또는 고농도로 도핑된 AlGaN층을 포함할 수 있다. 상기 질화막은 제4 반도체층(240)과 제3 반도체층(230) 사이 계면에서의 압전 분극의 효과를 증가시켜, 계면 영역에서의 2DEG 층의 밀도를 증가시킬 수 있다. 이후에, 상술한 도 11 내지 도 13에 대응되는 공정을 진행하여, 도 4에 도시된 수직형 채널을 구비하는 질화물계 트랜지스터를 제조할 수 있다.In some other embodiments, aluminum may be deposited on the fourth semiconductor layer 240, prior to forming the gate conductive layer 260, after forming the fourth semiconductor layer 240 in connection with FIGS. 8-10. A nitride film can be formed. The nitride film including aluminum may be a thin film layer having a lattice constant different from the lattice constant of the fourth semiconductor layer 240. For example, the nitride layer may include an AlN layer, an InAlGaN layer, or a heavily doped AlGaN layer as an example. The nitride layer increases the effect of piezoelectric polarization at the interface between the fourth semiconductor layer 240 and the third semiconductor layer 230, thereby increasing the density of the 2DEG layer in the interface region. Thereafter, the nitride-based transistor having the vertical channel shown in FIG. 4 can be manufactured by proceeding to the process corresponding to the above-described FIG. 11 to FIG.

몇몇 다른 실시 예들에 있어서는, 상기 알루미늄을 포함하는 질화막은 제4 반도체층(240)의 내부에 개재되도록 형성될 수도 있다. 이로서, 도 5에 도시되는 수직형 채널을 구비하는 질화물계 트랜지스터를 제조할 수 있다. In some other embodiments, the nitride film including aluminum may be interposed within the fourth semiconductor layer 240. Thus, the nitride-based transistor having the vertical channel shown in FIG. 5 can be manufactured.

몇몇 다른 실시 예들에 있어서는, 도 8 내지 도 13과 관련되어 소스 전극(270)을 구비하는 적층 구조물을 형성한 후에, 상기 적층 구조물을 패터닝하여 제1 반도체층(210)을 노출시킨다. 그리고, 드레인 전극(280)을 노출된 제1 반도체층(210)에 형성할 수 있다. 이로서, 도 6에 도시되는 수직형 채널을 구비하는 질화물계 트랜지스터를 제조할 수 있다.In some other embodiments, after forming a stacked structure having a source electrode 270 in conjunction with FIGS. 8-13, the stacked structure is patterned to expose the first semiconductor layer 210. The drain electrode 280 may be formed on the exposed first semiconductor layer 210. Thus, the nitride-based transistor having the vertical channel shown in FIG. 6 can be manufactured.

몇몇 다른 실시 예들에 있어서는, 도 8 내지 도 11과 관련되어 게이트 전극(265)을 형성한 후에, 패시베이션층(290)을 형성하지 않고, 소스 전극을 제4 반도체층(240) 상에서 패터닝하여 형성할 수 있다. 이후에, 패시베이션층(290)이 상기 소스 전극 사이에 형성할 수 있다. 이로서, 도 7에 도시되는 수직형 채널을 구비하는 질화물계 트랜지스터를 제조할 수 있다. In some other embodiments, after forming the gate electrode 265 in conjunction with FIGS. 8-11, the passivation layer 290 may not be formed and the source electrode may be formed on the fourth semiconductor layer 240 by patterning . Thereafter, a passivation layer 290 may be formed between the source electrodes. Thus, the nitride-based transistor having the vertical channel shown in FIG. 7 can be manufactured.

이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. It can be understood that

100 200 300 400 500 600 700 .... 질화물계 트랜지스터,
110: 언도프(undoped) GaN 반도체층, 120: AlGaN 반도체층, 125: 2DEG층, 130: 소스 전극, 140: 드레인 전극, 150: 게이트 전극,
210: 제1 반도체층, 220: 제2 반도체층, 230: 제3 반도체층, 240: 제4 반도체층, 242: 2DEG층, 250, 255: 트렌치, 260: 게이트 도전층, 265: 게이트 전극, 270, 770: 소스 전극, 280, 282: 드레인 전극, 290: 패시베이션층, 410, 510: 알루미늄을 포함하는 질화막.
100 200 300 400 500 600 700 .... Nitride-based transistors,
A source electrode, a drain electrode, a gate electrode, a source electrode, and a drain electrode.
A semiconductor device includes a first semiconductor layer 220, a second semiconductor layer 230, a third semiconductor layer 240, a fourth semiconductor layer 242, a 2DEG layer 250, a trench 260, a gate conductive layer 265, 270, 770: source electrode, 280, 282: drain electrode, 290: passivation layer, 410, 510: nitride film containing aluminum.

Claims (26)

  1. 제1 형으로 도핑된 제1 질화물계 제1 반도체층;
    상기 제1 반도체층 상에 배치되는 제2 형으로 도핑된 제1 질화물계 제2 반도체층;
    상기 제2 반도체층 상에 배치되는 제1 형으로 도핑된 제1 질화물계 제3 반도체층;
    적어도 상기 제2 반도체층 및 상기 제3 반도체층을 관통하도록 형성되는 트렌치의 내벽을 따라 배치되고, 상기 트렌치 외부의 상기 제3 반도체층 상에 배치되는 제2 질화물계 제4 반도체층; 및
    상기 제4 반도체층 상에 형성되는 게이트 전극을 포함하되,
    상기 제2 질화물계 제4 반도체층은 상기 제1 질화물계 제1 반도체층 내지 제3 반도체층과 대비하여 다른 에너지 밴드갭을 가지는 질화물을 포함하는
    수직형 채널을 구비하는 질화물계 트랜지스터.
    A first nitride based first semiconductor layer doped with a first type;
    A first nitride based second semiconductor layer doped with a second type disposed on the first semiconductor layer;
    A first nitride based third semiconductor layer doped with a first type disposed on the second semiconductor layer;
    A second nitride based fourth semiconductor layer disposed along at least an inner wall of the trench formed to penetrate the second semiconductor layer and the third semiconductor layer and disposed on the third semiconductor layer outside the trench; And
    And a gate electrode formed on the fourth semiconductor layer,
    And the second nitride based fourth semiconductor layer includes a nitride having a different energy band gap as compared with the first nitride based first semiconductor layer to the third semiconductor layer
    A nitride-based transistor comprising a vertical channel.
  2. 제1 항에 있어서,
    상기 제1 반도체층과 전기적으로 연결되는 드레인 전극 및 상기 제3 반도체층 또는 상기 제4 반도체층과 전기적으로 연결되는 소스 전극을 더 포함하는
    수직형 채널을 구비하는 질화물계 트랜지스터.
    The method according to claim 1,
    A drain electrode electrically connected to the first semiconductor layer, and a source electrode electrically connected to the third semiconductor layer or the fourth semiconductor layer
    A nitride-based transistor comprising a vertical channel.
  3. 제1 항에 있어서,
    상기 트렌치의 측벽부는 상기 트렌치의 바닥면과 수직을 이루는
    수직형 채널을 구비하는 질화물계 트랜지스터.
    The method according to claim 1,
    The sidewall portion of the trench is perpendicular to the bottom surface of the trench
    A nitride-based transistor comprising a vertical channel.
  4. 제1 항에 있어서,
    상기 트렌치의 측벽부는 상기 트렌치의 바닥면과 소정의 각도로 경사를 이루는
    수직형 채널을 구비하는 질화물계 트랜지스터.
    The method according to claim 1,
    The side wall portion of the trench being inclined at a predetermined angle with the bottom surface of the trench
    A nitride-based transistor comprising a vertical channel.
  5. 제1 항에 있어서,
    상기 트렌치의 바닥면에 배치되는 제4 반도체층과 상기 제1 반도체층의 계면영역에 이종 접합에 의한 2DEG가 형성되는
    수직형 채널을 구비하는 질화물계 트랜지스터.
    The method according to claim 1,
    A fourth semiconductor layer disposed on a bottom surface of the trench and a 2DEG formed by heterogeneous bonding in an interface region of the first semiconductor layer
    A nitride-based transistor comprising a vertical channel.
  6. 제1 항에 있어서,
    상기 제3 반도체층과 상기 제4 반도체층 사이의 계면 영역에 이종 접합에 의한 2DEG가 형성되는
    수직형 채널을 구비하는 질화물계 트랜지스터.
    The method according to claim 1,
    And a 2DEG due to heterojunction is formed in the interface region between the third semiconductor layer and the fourth semiconductor layer
    A nitride-based transistor comprising a vertical channel.
  7. 제1 항에 있어서,
    상기 트렌치의 측벽부에 형성되는 상기 제4 반도체층의 부분은 상기 트렌치의 바닥면에 형성되는 상기 제4 반도체층의 부분 및 상기 트렌치 외부의 상기 제3 반도체층 상에 형성되는 상기 제4 반도체층의 부분보다 두께가 얇은
    수직형 채널을 구비하는 질화물계 트랜지스터.
    The method according to claim 1,
    Wherein a portion of the fourth semiconductor layer formed on a sidewall of the trench is formed on a portion of the fourth semiconductor layer formed on a bottom surface of the trench and on the fourth semiconductor layer formed on the third semiconductor layer outside the trench, Thinner than the part of
    A nitride-based transistor comprising a vertical channel.
  8. 제1 항에 있어서,
    상기 게이트 전극은, 턴온 시에, 상기 트렌치의 측벽의 상기 제4 반도체층과 상기 제2 반도체층의 계면 영역에 채널층을 형성하는
    수직형 채널을 구비하는 질화물계 트랜지스터.
    The method according to claim 1,
    Wherein the gate electrode is formed with a channel layer at an interface region between the fourth semiconductor layer and the second semiconductor layer on the sidewall of the trench at the time of turning on
    A nitride-based transistor comprising a vertical channel.
  9. 제1 항에 있어서,
    상기 게이트 전극은
    상기 트렌치의 내부를 채우도록 배치되는
    수직형 채널을 구비하는 질화물계 트랜지스터.
    The method according to claim 1,
    The gate electrode
    And is arranged to fill the inside of the trench
    A nitride-based transistor comprising a vertical channel.
  10. 제1 항에 있어서,
    상기 게이트 전극은
    상기 제4 반도체층과 쇼트키 접합을 이루는
    수직형 채널을 구비하는 질화물계 트랜지스터.
    The method according to claim 1,
    The gate electrode
    And a Schottky junction with the fourth semiconductor layer
    A nitride-based transistor comprising a vertical channel.
  11. 제1 항에 있어서,
    상기 게이트 전극과 상기 제4 반도체층 사이에 배치되는 절연막을 더 포함하는
    수직형 채널을 구비하는 질화물계 트랜지스터.
    The method according to claim 1,
    And an insulating film disposed between the gate electrode and the fourth semiconductor layer
    A nitride-based transistor comprising a vertical channel.
  12. 제1 항에 있어서,
    상기 제4 반도체층 상에 배치되고, 상기 제4 반도체층의 격자 상수와 다른 격자 상수를 가지는 구조의 질화막을 더 포함하는
    수직형 채널을 구비하는 질화물계 트랜지스터.
    The method according to claim 1,
    And a nitride film having a lattice constant different from the lattice constant of the fourth semiconductor layer, the nitride film being disposed on the fourth semiconductor layer
    A nitride-based transistor comprising a vertical channel.
  13. 제1 항에 있어서,
    상기 제4 반도체층 내부에 개재되고, 상기 제4 반도체층의 격자 상수와 다른 격자 상수를 가지는 구조의 질화막을 더 포함하는
    수직형 채널을 구비하는 질화물계 트랜지스터.
    The method according to claim 1,
    Further comprising a nitride film interposed in the fourth semiconductor layer and having a lattice constant different from the lattice constant of the fourth semiconductor layer
    A nitride-based transistor comprising a vertical channel.
  14. 제1 항에 있어서,
    상기 제1 반도체층은 n형으로 도핑된 GaN층이고,
    상기 제2 반도체층은 p형으로 도핑된 GaN층이고,
    상기 제3 반도체층은 n형으로 도핑된 GaN층이고,
    상기 제4 반도체층은 AlGaN층인
    수직형 채널을 구비하는 질화물계 트랜지스터.
    The method according to claim 1,
    The first semiconductor layer is an n-type doped GaN layer,
    The second semiconductor layer is a p-type doped GaN layer,
    The third semiconductor layer is an n-type doped GaN layer,
    The fourth semiconductor layer is an AlGaN layer
    A nitride-based transistor comprising a vertical channel.
  15. 제14 항에 있어서,
    상기 제4 반도체층 상에 배치되며, AlN층, InAlGaN층 및 상기 제4 반도체층보다 Al의 농도가 높은 AlGaN층으로 이루어진 그룹에서 선택된 적어도 하나를 더 포함하는
    수직형 채널을 구비하는 질화물계 트랜지스터.
    15. The method of claim 14,
    Further comprising at least one selected from the group consisting of an AlN layer, an InAlGaN layer, and an AlGaN layer having a higher Al concentration than the fourth semiconductor layer, disposed on the fourth semiconductor layer
    A nitride-based transistor comprising a vertical channel.
  16. 제14 항에 있어서,
    상기 제4 반도체층 내부에 개재되고, AlN층, InAlGaN층 및 상기 제4 반도체층보다 Al의 농도가 높은 AlGaN층으로 이루어진 그룹에서 선택된 적어도 하나를 더 포함하는
    수직형 채널을 구비하는 질화물계 트랜지스터.
    15. The method of claim 14,
    Further comprising at least one selected from the group consisting of an AlN layer, an InAlGaN layer, and an AlGaN layer having a higher Al concentration than the fourth semiconductor layer interposed within the fourth semiconductor layer
    A nitride-based transistor comprising a vertical channel.
  17. 기판 상에 제1 형으로 도핑된 제1 질화물계 제1 반도체층, 제2 형으로 도핑된 제1 질화물계 제2 반도체층 및 제1 형으로 도핑된 제1 질화물계 제3 반도체층을 순차적으로 형성하는 단계;
    적어도 상기 제2 반도체층 및 상기 제3 반도체층을 관통하는 트렌치를 형성하는 단계;
    상기 트렌치 내벽의 상기 제1 반도체층 내지 상기 제3 반도체층 및 상기 트렌치 외부의 상기 제3 반도체층 상에 제2 질화물계 제4 반도체층을 형성하는 단계; 및
    상기 트렌치 내부에 게이트 전극을 형성하는 단계를 포함하는
    수직형 채널을 구비하는 질화물계 트랜지스터의 제조 방법.
    A first nitride-based first semiconductor layer doped with a first type, a first nitride-based second semiconductor layer doped with a second type, and a first nitride-based third semiconductor layer doped with a first type, sequentially on the substrate ;
    Forming a trench through at least the second semiconductor layer and the third semiconductor layer;
    Forming a second nitride based fourth semiconductor layer on the first semiconductor layer to the third semiconductor layer on the inner wall of the trench and on the third semiconductor layer outside the trench; And
    Forming a gate electrode in the trench;
    A method for fabricating a nitride-based transistor having a vertical channel.
  18. 제17 항에 있어서,
    상기 트렌치의 측벽부는 상기 트렌치의 바닥면과 수직을 이루도록 형성하는
    수직형 채널을 구비하는 질화물계 트랜지스터의 제조 방법.
    18. The method of claim 17,
    The side wall portion of the trench is formed to be perpendicular to the bottom surface of the trench
    A method for fabricating a nitride-based transistor having a vertical channel.
  19. 제17 항에 있어서,
    상기 트렌치의 측벽부는 상기 트렌치의 바닥면과 소정의 각도로 경사를 이루는
    수직형 채널을 구비하는 질화물계 트랜지스터의 제조 방법.
    18. The method of claim 17,
    The side wall portion of the trench being inclined at a predetermined angle with the bottom surface of the trench
    A method for fabricating a nitride-based transistor having a vertical channel.
  20. 제17 항에 있어서,
    상기 제4 반도체층을 형성하는 단계는
    상기 제1 반도체층 내지 제3 반도체층로부터 상기 제4 반도체층을 재성장(regrowth)시키는 단계를 포함하는
    수직형 채널을 구비하는 질화물계 트랜지스터의 제조 방법.
    18. The method of claim 17,
    The step of forming the fourth semiconductor layer
    And regrowth the fourth semiconductor layer from the first semiconductor layer to the third semiconductor layer
    A method for fabricating a nitride-based transistor having a vertical channel.
  21. 제20 항에 있어서,
    상기 트렌치의 측벽부에 형성되는 상기 제4 반도체층의 부분은 상기 트렌치의 바닥면에 형성되는 상기 제4 반도체층의 부분 및 상기 트렌치 외부의 상기 제3 반도체층 상에 형성되는 상기 제4 반도체층의 부분보다 두께가 얇은
    수직형 채널을 구비하는 질화물계 트랜지스터의 제조 방법.
    21. The method of claim 20,
    Wherein a portion of the fourth semiconductor layer formed on a sidewall of the trench is formed on a portion of the fourth semiconductor layer formed on a bottom surface of the trench and on the fourth semiconductor layer formed on the third semiconductor layer outside the trench, Thinner than the part of
    A method for fabricating a nitride-based transistor having a vertical channel.
  22. 제17 항에 있어서,
    상기 게이트 전극을 형성하는 단계는
    상기 제4 반도체층이 형성된 상기 트렌치를 채우고, 상기 트렌치 외부의 상기 제4 반도체층 상에 게이트 도전층을 형성하는 단계; 및
    상기 트렌치 외부의 상기 제4 반도체층을 노출되도록 상기 게이트 도전층을 평탄화하는 단계를 포함하는
    수직형 채널을 구비하는 질화물계 트랜지스터의 제조 방법.
    18. The method of claim 17,
    The step of forming the gate electrode
    Filling the trench in which the fourth semiconductor layer is formed and forming a gate conductive layer on the fourth semiconductor layer outside the trench; And
    And planarizing the gate conductive layer to expose the fourth semiconductor layer outside the trench
    A method for fabricating a nitride-based transistor having a vertical channel.
  23. 제22 항에 있어서,
    상기 게이트 도전층을 형성하기 전에, 상기 제4 반도체층 상에 절연막을 형성하는 단계를 더 포함하는
    수직형 채널을 구비하는 질화물계 트랜지스터의 제조 방법.
    23. The method of claim 22,
    Further comprising forming an insulating film on the fourth semiconductor layer before forming the gate conductive layer
    A method for fabricating a nitride-based transistor having a vertical channel.
  24. 제17 항에 있어서,
    적어도 상기 제4 반도체층과 접하는 소스 전극을 형성하는 단계를 더 포함하는
    수직형 채널을 구비하는 질화물계 트랜지스터의 제조 방법.
    18. The method of claim 17,
    Forming a source electrode in contact with at least the fourth semiconductor layer
    A method for fabricating a nitride-based transistor having a vertical channel.
  25. 제24 항에 있어서,
    상기 소스 전극을 형성하는 단계는
    상기 게이트 전극 상에 패시베이션층을 형성하는 단계;
    상기 패시베이션층, 상기 제4 반도체층 및 상기 제3 반도체층을 선택적으로 패터닝하여, 적어도 상기 제4 반도체층 및 상기 제3 반도체층의 측면을 노출시키는 단계; 및
    상기 적어도 노출된 제4 반도체층 및 제3 반도체층의 측면을 적어도 커버하는 전도층을 상기 제2 반도체층 상에 형성하는 단계를 포함하는
    수직형 채널을 구비하는 질화물계 트랜지스터의 제조 방법.
    25. The method of claim 24,
    The step of forming the source electrode
    Forming a passivation layer on the gate electrode;
    Selectively patterning the passivation layer, the fourth semiconductor layer, and the third semiconductor layer to expose at least sides of the fourth semiconductor layer and the third semiconductor layer; And
    And forming a conductive layer on the second semiconductor layer that covers at least the sides of the at least exposed fourth semiconductor layer and the third semiconductor layer
    A method for fabricating a nitride-based transistor having a vertical channel.
  26. 제17 항에 있어서,
    상기 제1 반도체층과 접하는 드레인 전극을 형성하는 단계를 더 포함하는
    수직형 채널을 구비하는 질화물계 트랜지스터의 제조 방법.

    18. The method of claim 17,
    Forming a drain electrode in contact with the first semiconductor layer
    A method for fabricating a nitride-based transistor having a vertical channel.

KR1020130069677A 2013-06-18 2013-06-18 nitride-based transistor with vertical channel and method of fabricating the same KR20140146849A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130069677A KR20140146849A (en) 2013-06-18 2013-06-18 nitride-based transistor with vertical channel and method of fabricating the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020130069677A KR20140146849A (en) 2013-06-18 2013-06-18 nitride-based transistor with vertical channel and method of fabricating the same
PCT/KR2014/005371 WO2014204209A1 (en) 2013-06-18 2014-06-18 Nitride-based transistor having vrtical channel and method for manufacutring same

Publications (1)

Publication Number Publication Date
KR20140146849A true KR20140146849A (en) 2014-12-29

Family

ID=52104868

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130069677A KR20140146849A (en) 2013-06-18 2013-06-18 nitride-based transistor with vertical channel and method of fabricating the same

Country Status (2)

Country Link
KR (1) KR20140146849A (en)
WO (1) WO2014204209A1 (en)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7795642B2 (en) * 2007-09-14 2010-09-14 Transphorm, Inc. III-nitride devices with recessed gates
US7807576B2 (en) * 2008-06-20 2010-10-05 Fairchild Semiconductor Corporation Structure and method for forming a thick bottom dielectric (TBD) for trench-gate devices
JP2013077630A (en) * 2011-09-29 2013-04-25 Fujitsu Ltd Semiconductor device and manufacturing method of the same
CN102629624B (en) * 2012-04-29 2014-08-20 西安电子科技大学 Metal-insulator-semiconductor (MIS) grid enhanced high electron mobility transistor (HEMT) device based on gallium nitride (GaN) and manufacture method of MIS grid enhanced HEMT device
CN102683406B (en) * 2012-04-29 2014-08-20 西安电子科技大学 GaN-based MS grid enhancement type high electron mobility transistor and manufacture method thereof

Also Published As

Publication number Publication date
WO2014204209A1 (en) 2014-12-24

Similar Documents

Publication Publication Date Title
US9837519B2 (en) Semiconductor device
US9461122B2 (en) Semiconductor device and manufacturing method for the same
US10741665B2 (en) Method of forming a high electron mobility transistor
KR101697825B1 (en) Sidewall passivation for hemt devices
US9508807B2 (en) Method of forming high electron mobility transistor
JP6554530B2 (en) Group III nitride transistor using regrowth structure
JP6362248B2 (en) Integration of MISHFET and Schottky devices
TWI656644B (en) Heterostructure power transistor and method for manufacturing heterostructure semiconductor device
US20140367744A1 (en) Monolithic Integrated Composite Group III-V and Group IV Semiconductor Device and IC
US9502550B2 (en) High electron mobility semiconductor device and method therefor
US8704273B2 (en) Semiconductor device and method for manufacturing the same, and amplifier
US8044434B2 (en) Semiconductor device employing group III-V nitride semiconductors and method for manufacturing the same
TWI430341B (en) Fabrication of single or multiple gate field plates
JP4645034B2 (en) Semiconductor device having group III nitride semiconductor
US7417267B2 (en) Non-planar III-nitride power device having a lateral conduction path
JP2019516244A (en) High voltage GaN high electron mobility transistor
JP5114947B2 (en) Nitride semiconductor device and manufacturing method thereof
US7038253B2 (en) GaN-based field effect transistor of a normally-off type
US7999286B2 (en) MIS field effect transistor and method for manufacturing the same
US10043896B2 (en) III-Nitride transistor including a III-N depleting layer
US7884395B2 (en) Semiconductor apparatus
US7498618B2 (en) Nitride semiconductor device
US8188514B2 (en) Transistor
US9768257B2 (en) Semiconductor device
US8716754B2 (en) Nitride semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application