KR20160106778A

KR20160106778A - 방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법 및 방송 신호 수신 방법

Info

Publication number: KR20160106778A
Application number: KR1020167024157A
Authority: KR
Inventors: 김병길; 김우찬; 김재형; 고우석; 홍성룡; 문철규; 최진용; 황재호; 백종섭; 곽국연; 정병국
Original assignee: 엘지전자 주식회사
Priority date: 2013-01-17
Filing date: 2014-01-16
Publication date: 2016-09-12
Also published as: JP6093034B2; CA2894646C; EP2946561A1; KR101788068B1; EP2946561A4; JP2017139766A; US20170359143A1; KR20150084947A; CN105027573B; US20140198874A1; MX2015008821A; MX347490B; US9929831B2; JP2016509769A; US10181929B2; CA2894646A1; WO2014112806A1; CN105027573A

Abstract

본 발명의 목적은 방송 신호들을 송신하는 방법으로서, 데이터 파이프(DP) 데이터를 인코딩하는 단계, 상기 인코딩하는 단계는 상기 DP 데이터를 FEC(forward error correction) 인코딩하는 단계, 상기 FEC 인코딩된 DP 데이터를 비트 인터리빙하는 단계 및 상기 비트 인터리빙된 DP 데이터를 성상(constellation)으로 맵핑하는 단계를 포함함; 상기 인코딩된 DP 데이터를 맵핑함으로써 적어도 하나의 신호 프레임을 형성하는 단계; 및 OFDM(orthogonal frequency division multiplexing) 방법에 의해 상기 형성된 적어도 하나의 신호 프레임 내의 데이터를 변조하고 상기 변조된 데이터를 갖는 방송 신호들을 송신하는 단계를 포함하고, 상기 적어도 하나의 신호 프레임의 각각은 반복되는 적어도 하나의 시그널링 정보를 갖는 적어도 하나의 프리엠블을 포함하는 방법에 의해 달성될 수 있다.

Description

방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법 및 방송 신호 수신 방법{APPARATUS FOR TRANSMITTING BROAODCAST SIGNALS, APPARATUS FOR RECEIVING BROADCAST SIGNALS, METHOD FOR TRANSMITTING BROAODCAST SIGNALS AND METHOD FOR RECEIVING BROADCAST SIGNALS}

본 발명은 방송 신호를 송신하는 방송 신호 송신 장치, 방송 신호를 수신하는 방송 신호 수신 장치 및 방송 신호를 송신하고 수신하는 방법에 관한 것이다.

아날로그 방송 신호에 대한 송출의 중단 시점이 다가오면서, 디지털 방송 신호를 송수신하기 위한 다양한 기술들이 개발되고 있다. 디지털 방송 신호는 아날로그 방송 신호에 비해 대용량의 비디오/오디오 데이터를 포함할 수 있으며, 비디오/오디오 데이터 외에도 다양한 부가 데이터를 포함할 수 있다.

즉, 디지털 방송을 위한 디지털 방송 시스템은 HD(High Definition)급의 영상과 다채널의 음향 및 다양한 부가 서비스를 제공할 수 있다. 다만, 고용량의 데이터 전송을 위한 데이터 전송 효율, 송수신 네트워크의 강인성(robustness) 및 모바일 수신 장비를 고려한 네트워크의 유연성(flexibility)은 여전히 개선해야 하는 과제이다.

본 발명의 목적은, 방송 신호들을 송신하여 시간 도메인에서 2개 이상의 상이한 방송 서비스들을 제공하는 방송 송수신 시스템의 데이터를 멀티플렉스하고 멀티플렉스된 데이터를 동일한 RF 신호 대역폭을 통해 송신하는 장치 및 방법 및 그에 대응하여 방송 신호들을 수신하는 장치 및 방법을 제공하는 것에 있다.

본 발명의 다른 목적은 방송 신호들을 송신하는 장치, 방송 신호들을 수신하는 장치 및 방송 신호들을 송수신하여 컴포넌트별로 서비스들에 대응하는 데이터를 분류하고 각각의 컴포넌트에 대응하는 데이터를 데이터 파이프로서 송신하고 그 데이터를 수신하고 처리하는 방법들을 제공하는 것에 있다.

본 발명의 다른 목적은 방송 신호들을 송신하는 장치, 방송 신호들을 수신하는 장치 및 방송 신호들을 송수신하여 방송 신호들을 제공하는데 필요한 시그널링 정보를 시그널링하는 방법들을 제공하는 것에 있다.

바람직하게, 상기 방법은 상기 적어도 하나의 프리엠블을 생성하는 단계를 더 포함한다.

바람직하게, 상기 적어도 하나의 프리엠블을 생성하는 단계는 적어도 하나의 시퀀스를 이용하여 보호 구간(guard interval)을 생성하는 단계를 더 포함하고, 상기 적어도 하나의 프리엠블의 각각은 상기 보호 구간을 포함한다.

바람직하게, 상기 적어도 하나의 시퀀스는 바이너리 처프-라이크 시퀀스 (chirp-like sequence), 처프-라이크 시퀀스, 밸런스드 m-시퀀스(balanced m-sequence) 및 자도프 추(Zadoff-Chu) 시퀀스 중의 하나이다.

바람직하게, 상기 반복되는 적어도 하나의 시그널링 정보는 또한 액티브 캐리어에 할당되어 처리된다.

바람직하게, 상기 인코딩하는 단계는 상기 맵핑된 DP 데이터를 MIMO(multi-input multi-output) 처리하는 단계 및 상기 MIMO 처리된 DP 데이터를 시간 인터리빙하는 단계를 더 포함한다.

바람직하게, 상기 방법은 MISO(multi-input single-output) 처리를 더 포함한다.

본 발명의 다른 형태에 있어서, 방송 신호들을 송신하는 장치로서, 데이터 파이프(DP) 데이터를 인코딩하도록 구성되는 인코딩 모듈, 상기 인코딩 모듈은 상기 DP 데이터를 FEC(forward error correction) 인코딩하는 FEC 인코딩 모듈, 상기 FEC 인코딩된 DP 데이터를 비트 인터리빙하는 비트 인터리빙 모듈 및 상기 비트 인터리빙된 DP 데이터를 성상(constellation)으로 맵핑하는 맵핑 모듈을 포함함; 상기 인코딩된 DP 데이터를 맵핑함으로써 적어도 하나의 신호 프레임을 형성하도록 구성되는 형성 모듈; 및 OFDM(orthogonal frequency division multiplexing) 방법에 의해 상기 형성된 적어도 하나의 신호 프레임 내의 데이터를 변조하고 상기 변조된 데이터를 갖는 상기 방송 신호들을 송신하도록 구성되는 변조 모듈을 포함하고, 상기 적어도 하나의 신호 프레임의 각각은 반복되는 적어도 하나의 시그널링 정보를 갖는 적어도 하나의 프리엠블을 포함하는 장치가 제공된다.

바람직하게, 상기 장치는 상기 적어도 하나의 프리엠블을 생성하도록 구성되는 생성 모듈을 더 포함한다.

바람직하게, 상기 생성 모듈은 적어도 하나의 시퀀스를 이용하여 보호 구간을 생성하고, 상기 적어도 하나의 프리엠블의 각각의 상기 보호 구간을 포함한다.

바람직하게, 상기 인코딩 모듈은 상기 맵핑된 DP 데이터를 MIMO(multi-input multi-output) 처리하는 MIMO 처리 모듈 및 상기 MIMO 처리된 DP 데이터를 시간 인터리빙하는 시간 인터리빙 모듈을 더 포함한다.

바람직하게, 상기 장치는 MISO(multi-input single-output) 처리를 위한 MISO 처리 모듈을 더 포함한다.

본 발명의 다른 형태에 있어서, 방송 신호들을 수신하는 방법으로서, 적어도 하나의 신호 프레임을 갖는 상기 방송 신호들을 수신하고 OFDM(orthogonal frequency division multiplexing) 방법에 의해 상기 적어도 하나의 신호 프레임 내의 데이터를 복조하는 단계; 데이터 파이프(DP) 데이터를 디맵핑함으로써 상기 적어도 하나의 신호 프레임을 파싱하는 단계; 및 상기 DP 데이터를 디코딩하는 단계를 포함하고, 상기 디코딩하는 단계는 성상(constellation)으로부터 상기 DP 데이터를 디맵핑하는 단계, 상기 디맵핑된 DP 데이터를 비트 디인터리빙하는 단계, 및 상기 비트 디인터리빙된 DP 데이터를 FEC(forward error correction) 디코딩하는 단계를 포함하고, 상기 적어도 하나의 신호 프레임의 각각은 반복되는 적어도 하나의 시그널링 정보를 갖는 적어도 하나의 프리엠블을 포함하는 방법을 제공한다.

바람직하게, 상기 적어도 하나의 프리엠블의 각각은 적어도 하나의 시퀀스를 이용하여 생성된 보호 구간을 포함한다.

바람직하게, 상기 디코딩하는 단계는 상기 DP 데이터를 시간 디인터리빙하는 단계 및 상기 시간 디인터리빙된 DP 데이터를 MIMO(multi-input multi-output) 디코딩하는 단계를 더 포함한다.

본 발명의 다른 형태에 있어서, 방송 신호들을 수신하는 장치로서, 적어도 하나의 신호 프레임을 갖는 상기 방송 신호들을 수신하고 OFDM(orthogonal frequency division multiplexing) 방법에 의해 상기 적어도 하나의 신호 프레임 내의 데이터를 복조하도록 구성되는 수신 모듈; 데이터 파이프(DP) 데이터를 디맵핑함으로써 상기 적어도 하나의 신호 프레임을 파싱하도록 구성되는 프레임 파싱 모듈; 및 상기 DP 데이터를 디코딩하는 디코딩 모듈을 포함하고, 상기 디코딩 모듈은 성상(constellation)으로부터 상기 DP 데이터를 디맵핑하도록 구성되는 디맵핑 모듈, 상기 디맵핑된 DP 데이터를 비트 디인터리빙하도록 구성되는 비트 디인터리빙 모듈, 및 상기 비트 디인터리빙된 DP 데이터를 FEC(forward error correction) 디코딩하도록 구성되는 FEC 디코딩 모듈을 포함하고, 상기 적어도 하나의 신호 프레임의 각각은 반복되는 적어도 하나의 시그널링 정보를 갖는 적어도 하나의 프리엠블을 포함하는 장치를 제공한다.

바람직하게, 상기 디코딩 모듈은 상기 DP 데이터를 시간 디인터리빙하도록 구성되는 시간 디인터리빙 모듈 및 상기 시간 디인터리빙된 DP 데이터를 MIMO(multi-input multi-output) 디코딩하는 MIMO 디코딩 모듈을 더 포함한다.

본 발명은 다양한 방송 서비스를 제공하기 위하여 서비스의 특성에 따라 데이터를 처리함으로서, 서비스나 서비스 컴포넌트 (service component)별로 QoS를 조절할 수 있다.

본 발명은 다양한 방송 서비스를 동일한 RF 신호 대역폭(signal bandwidth)을 통해 전송하므로서 전송상의 플렉서빌리티 (flexibility)를 확보할 수 있다.

본 발명은 MIMO 시스템을 사용함으로써 데이터 전송 효율을 높이고 방송 신호 송수신의 강인성(Robustness)를 증가시킬 수 있다.

따라서 본 발명에 따르면 모바일 수신 장비 또는 인도어 환경에서도 디지털 방송 신호를 오류없이 수신할 수 있는 방송 신호의 송수신 방법 및 장치를 제공할 수 있다.

도 1은 본 발명의 일 실시예에 따른 차세대 방송 서비스 (future broadcast service)를 위한 송신 장치의 구조를 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 인풋 포맷팅 (input formatting) 모듈을 나타낸 도면이다.
도 3은 본 발명의 다른 실시예에 따른 인풋 포맷팅 (input formatting)모듈을 나타낸 도면이다.
도 4는 본 발명의 또 다른 실시예에 따른 인풋 포맷팅 (input formatting)모듈을 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 (coding & modulation)모듈을 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 프레임 스트럭쳐 (frame structure) 모듈을 나타낸 도면이다.
도 7은 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 (waveform generation) 모듈을 나타낸 도면이다.
도 8은 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 수신 장치의 구조를 나타낸 도면이다.
도 9는 본 발명의 일 실시예에 따른 싱크로나이제이션 앤 디모듈레이션 (synchronization & demodulation) 모듈을 나타낸 도면이다.
도 10은 본 발명의 일 실시예에 따른 프레임 파싱 (frame parsing) 모듈을 나타낸 도면이다.
도 11은 본 발명의 일 실시예에 따른 디매핑 앤 디코딩 (demapping & decoding) 모듈을 나타낸 도면이다.
도 12는 본 발명의 일 실시예에 따른 아웃풋 프로세서 (output processor)를 나타낸 도면이다.
도 13은 본 발명의 다른 실시예에 따른 아웃풋 프로세서 (output processor)를 나타낸 도면이다.
도 14는 본 발명의 다른 실시예에 따른 코딩 및 변조 모듈을 나타내는 도면.
도 15는 본 발명의 다른 실시예에 따른 디맵핑 및 디코딩 모듈을 나타내는 도면.
도 16은 본 발명의 실시예에 따른 수퍼프레임 구조를 나타내는 도면.
도 17은 본 발명의 실시예에 따른 프리엠블 삽입 블록을 나타내는 도면.
도 18은 본 발명의 실시예에 따른 프리엠블 구조를 나타내는 도면.
도 19는 본 발명의 실시예에 따른 프리엠블 검출기를 나타내는 도면.
도 20은 본 발명의 실시예에 따른 상관 검출기를 나타내는 도면.
도 21은 본 발명의 실시예에 따른 스크램블링 시퀀스가 이용될 때 얻어지는 결과를 나타내는 그래프.
도 22는 본 발명의 다른 실시예에 따른 스크램블링 시퀀스가 이용될 때 얻어지는 결과를 나타내는 그래프.
도 23은 본 발명의 다른 실시예에 따른 스크램블링 시퀀스가 이용될 때 얻어지는 결과를 나타내는 도면.
도 24은 본 발명의 다른 실시예에 따른 스크램블링 시퀀스가 이용될 때 얻어지는 결과를 나타내는 도면.
도 25은 본 발명의 다른 실시예에 따른 스크램블링 시퀀스가 이용될 때 얻어지는 결과를 나타내는 도면.
도 26은 본 발명의 실시예에 따른 시그널링 정보 인터리빙 절차를 나타내는 도면.
도 27은 본 발명의 다른 실시예에 따른 시그널링 정보 인터리빙 절차를 나타내는 도면.
도 28은 본 발명의 실시예에 따른 시그널링 디코더를 나타내는 도면.
도 29는 본 발명의 실시예에 따른 시그널링 디코더의 성능을 나타내는 그래프.
도 30은 본 발명의 다른 실시예에 따른 프리엠블 삽입 블록을 나타내는 도면.
도 31은 본 발명의 실시예에 따른 프리엠블 내의 시그널링 데이터의 구조를 나타내는 도면.
도 32는 본 발명에 따라 프리엠블 상에서 전달되는 시그널링 데이터를 처리하는 절차를 나타내는 도면.
도 33은 일 실시예에 따라 시간 도메인에서 반복되는 프리엠블 구조를 나타내는 도면.
도 34는 본 발명의 실시예에 따른 프리엠블 검출기 및 프리엠블 검출기 내에 포함되는 상관 검출기를 나타내는 도면.
도 35는 본 발명의 다른 실시예에 따른 프리엠블 검출기를 나타내는 도면.
도 36은 본 발명의 일 실시예에 따른 프리엠블 검출기 및 프리엠블 검출기 내에 포함되는 시그널링 검출기를 나타내는 도면.
도 37은 일 실시예에 따라 방송 신호들을 송신하는 방법을 나타내는 도면.
도 38은 실시예에 따라 방송 신호들을 수신하는 장치를 나타내는 도면.

이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.

본 발명에서 사용되는 용어는 본 발명에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 이는 당분야에 종사하는 기술자의 의도 또는 관례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 본 발명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 본 발명의 전반에 걸친 내용을 토대로 정의되어야 함을 밝혀두고자 한다.

본 발명은 차세대 방송 서비스를 위한 방송 신호를 송수신 할 수 있는 장치 및 방법을 제공하기 위한 것이다. 본 발명의 일 실시예에 따른 차세대 방송 서비스는 지상파 방송 서비스, 모바일 방송 서비스 및 UHDTV 서비스등을 포함하는 개념이다. 본 발명은 상술한 차세대 방송 서비스를 위한 방송 신호를 비MIMO(non-MIMO, Multi Input Multi Output) 방식 또는 MIMO 방식으로 처리하는 것을 일 실시예로 할 수 있다. 본 발명의 일 실시예에 따른 비MIMO 방식은 MISO (Multi Input Single Output), SISO (Single Input Single Output) 방식 등을 포함할 수 있다.

이하에서, MISO 또는 MIMO의 다중 안테나는 설명의 편의를 위해 2개의 안테나를 예로서 설명할 수 있으나, 이러한 본 발명의 설명은 2개 이상의 안테나를 사용하는 시스템에 적용될 수 있다.

도 1은 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치의 구조를 나타낸 도면이다.

본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 인풋 포맷팅 모듈(1000), 코딩 앤 모듈레이션 모듈(1100), 프레임 스트럭쳐 모듈(1200), 웨이브폼 제너레이션 모듈(1300) 및 시그널링 제너레이션 모듈(1400)을 포함할 수 있다. 이하 각 모듈의 동작을 중심으로 설명한다.

도 1 에 도시된 바와 같이, 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 입력 신호로서 MPEG-TS 스트림, IP 스트림 (v4/v6) 그리고 GS (Generic stream)를 입력받을 수 있다. 또한 입력 신호를 구성하는 각 stream의 구성에 관한 부가 정보(management information)를 입력받고, 입력받은 부가 정보를 참조하여 최종적인 피지컬 레이어 신호 (physical layer signal)를 생성할 수 있다.

본 발명의 일 실시예에 따른 인풋 포맷팅 모듈(1000)은 입력된 스트림들을 코딩 및 모듈레이션을 수행하기 위한 기준 또는 서비스 및 서비스 컴포넌트 기준에 따라 나누어 복수의 로지컬 데이터 파이프들 (logical data pipes, 또는 데이터 파이프들 또는 DP 데이터)를 생성할 수 있다. 데이터 파이프는 피지컬 레이어의 로지컬 채널(logical channel)로서 서비스 데이터 또는 관련된 메타 데이터를 전송할 수 있다. 또한, 데이터 파이프는 하나 또는 복수의 서비스들 또는 서비스 컴포넌트들을 전송할 수 있다. 또한 데이터 파이프를 통해 전송되는 데이터를 DP 데이터라 호칭할 수 있다.

또한 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈(1000)은 생성된 각각의 데이터 파이프를 코딩 및 모듈레이션을 수행하기 위해 필요한 블록 단위로 나누고, 전송효율을 높이거나 스케쥴링을 하기 위해 필요한 일련의 과정들을 수행할 수 있다. 구체적인 내용은 후술한다.

본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈(1100)은 인풋 포맷팅 모듈(1000)으로부터 입력받은 각각의 데이터 파이프에 대해서 FEC (forward error correction) 인코딩을 수행하여 전송채널에서 발생할 수 있는 에러를 수신단에서 정정(correction)할 수 있도록 한다. 또한 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈(1100)은 FEC 출력 비트 데이터에 대해서 심볼 데이터로 전환하고, 인터리빙을 수행하여 채널에 의한 버스트 에러(burst error)를 정정할 수 있다. 또한 도 1에 도시된 바와 같이 두 개 이상의 멀티플 Tx 안테나 (multiple Tx antenna)를 통해 전송하기 위하여 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈(1100)은 처리한 데이터를 각 안테나 출력을 위한 데이터 경로 (data path)로 나누어 출력할 수 있다.

본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈(1200)은 코딩 앤 모듈레이션 모듈(1100)에서 출력된 데이터를 신호 프레임에 매핑할 수 있다. 본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈(1200)은 인풋 포맷팅 모듈(1000)에서 출력된 스케쥴링 정보를 이용하여 매핑을 수행할 수 있으며, 추가적인 다이버시티 게인 (diversity gain)을 얻기 위하여 신호 프레임 내의 데이터에 대하여 인터리빙을 수행할 수 있다.

본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈(1300)은 프레임 스트럭쳐 모듈(1200)에서 출력된 신호 프레임들을 최종적으로 전송할 수 있는 형태의 신호로 변환시킬 수 있다. 이 경우, 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈(1300)은 전송 시스템의 디텍션(detection)을 위해 프리앰블 시그널(또는 프리앰블)을 삽입하고, 전송채널을 추정하여 왜곡을 보상할 수 있도록 레퍼런스 신호(reference signal)를 삽입할 수 있다. 또한 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈(1300)은 다중 경로 수신에 따른 채널 딜레이 스프레드 (channel delay spread)에 의한 영향을 상쇄시키기 위해서 가드 인터벌 (guard interval)을 두고 해당 구간에 특정 시퀀스를 삽입할 수 있다. 또한 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈(1300)은 부가적으로 출력 신호의 PAPR(peak-to-average power ratio)과 같은 신호특성을 고려하여 효율적인 전송에 필요한 과정을 수행할 수 있다.

본 발명의 일 실시예에 따른 시그널링 제너레이션 모듈(1400)은 입력된 부가정보(management information) 및 인풋 포맷팅 모듈(1000), 코딩 앤 모듈레이션 모듈(1100) 및 프레임 스트럭쳐 모듈(1200)에서 발생된 정보를 이용하여 최종적인 시그널링 정보(physical layer signaling)을 생성한다. 따라서 본 발명의 일 실시예에 따른 수신 장치는 시그널링 정보를 복호화하여 수신된 신호를 디코딩할 수 있다.

상술한 바와 같이 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 지상파 방송 서비스, 모바일 방송 서비스 및 UHDTV 서비스등을 제공할 수 있다. 따라서 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 서로 다른 서비스를 위한 신호들을 시간 영역에서 멀티플렉싱하여 전송할 수 있다.

도 2 내지 도 4는 도 1에서 설명한 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈(1000)의 실시예를 나타낸 도면이다. 이하 각 도면에 대해 설명한다.

도 2는 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다. 도 2는 인풋 신호가 싱글 인풋 스트림인 경우의 인풋 포맷팅 모듈을 나타낸다.

도 2에 도시된 바와 같이 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈은 모드 어댑테이션 모듈(2000)과 스트림 어댑테이션 모듈(2100)을 포함할 수 있다.

도 2에 도시된 바와 같이 모드 어댑테이션 모듈(2000)은 인풋 인터페이스 (input interface) 블록(2010), CRC-8 인코더 (CRC-8 encoder) 블록(2020) 및 BB 헤더 삽입 (BB header insertion) 블록(2030)을 포함할 수 있다. 이하 각 블록에 대해 간략히 설명한다.

인풋 인터페이스 블록(2010)은 입력된 싱글 인풋 스트림을 추후 FEC(BCH/LDPC)를 수행하기 위한 베이스 밴드 (baseband, BB) 프레임 길이 단위로 나눠서 출력할 수 있다.

CRC-8 인코더 블록(2020)은 각 BB 프레임 데이터에 대해서 CRC 인코딩을 수행하여 리던던시 데이터(redundancy data)를 추가할 수 있다.

이후, BB 헤더 삽입 블록(2030)은 모드 어댑테이션 타입 (Mode Adaptation Type, (TS/GS/IP)), 유저 패킷 길이 (User Packet Length), 데이터 필드 길이 (Data Field Length), 유저 패킷 싱크 바이트 (User Packet Sync Byte), 데이터 필드안에 있는 유저 패킷 싱크 바이트의 스타트 어드레스 (Start Address of User Packet Sync Byte in Data Field), 하이 이피션시 모드 인디케이터 (High Efficiency Mode Indicator), 인풋 스트림 동기화 필드 (Input Stream Synchronization Field) 등의 정보를 포함하는 헤더를 BB 프레임에 삽입할 수 있다.

도 2에 도시된 바와 같이, 스트림 어댑테이션 모듈(2100)은 패딩 삽입 (Padding insertion) 블록(2110) 및 BB 스크램블러 (scrambler) 블록(2120)을 포함할 수 있다. 이하 각 블록에 대해 간략히 설명한다.

패딩 삽입 블록(2110)은 모드 어댑테이션 모듈(2000)로부터 입력받은 데이터가 FEC 인코딩에 필요한 입력 데이터 길이보다 작은 경우, 패딩 비트를 삽입하여 필요한 입력 데이터 길이를 가지도록 출력할 수 있다.

BB 스크램블러 블록(2120)은 입력된 비트 스트림을 PRBS (Pseudo Random Binary Sequence)로 XOR 연산하여 랜더마이즈(randomize)할 수 있다.

상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.

도 2에 도시된 바와 같이, 인풋 포맷팅 모듈은 최종적으로 데이터 파이프를 코딩 앤 모듈레이션 모듈로 출력할 수 있다.

도 3은 본 발명의 다른 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다. 도 3은 인풋 신호가 멀티플 인풋 스트림들 (multiple input streams)인 경우의 인풋 포맷팅 모듈의 모드 어댑테이션 모듈을 나타낸 도면이다.

멀티플 인풋 스트림들을 처리하기 위한 인풋 포맷팅 모듈의 모드 어댑테이션 모듈은 각 인풋 스트림을 독립적으로 처리할 수 있다.

도 3에 도시된 바와 같이, 멀티플 인풋 스트림들의 스트림을 각각 처리 하기 위한 모드 어댑테이션 모듈(3000)은 인풋 인터페이스 (input interface) 블록, 인풋 스트림 싱크로나이저 (input stream synchronizer) 블록, 보상 지연(compensating delay) 블록, 널 패킷 삭제 (null packet deletion) 블록, CRC-8 인코더 블록 및 BB 헤더 삽입 블록을 포함할 수 있다. 이하 각 블록에 대해 간략히 설명한다.

인풋 인터페이스 블록, CRC-8 인코더 블록 및 BB 헤더 삽입 블록의 동작들은 도 2에서 설명한 바와 같으므로 생략한다.

인풋 스트림 싱크로나이저 블록(3100)은 ISCR(Input Stream Clock Reference) 정보를 전송하여, 수신단에서 TS 혹은 GS 스트림을 복원하는데 필요한 타이밍(timing) 정보를 삽입할 수 있다.

보상 지연 블록(3200)은 인풋 스트림 싱크로나이저 블록에 의해 발생된 타이밍 정보와 함께 송신 장치의 데이터 처리과정에 따른 데이터 파이프 간 지연이 발생한 경우, 수신 장치에서 동기를 맞출 수 있도록 입력 데이터를 지연시켜서 출력할 수 있다.

널 패킷 삭제 블록(3300)은 불필요하게 전송될 입력 널 패킷을 제거하고, 제거된 위치에 따라 제거된 널 패킷의 개수를 삽입하여 전송할 수 있다.

도 4는 본 발명의 또 다른 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다.

구체적으로 도 4는 인풋 신호가 멀티플 인풋 스트림들인 경우의 인풋 포맷팅 모듈의 스트림 어댑테이션 모듈을 나타낸 도면이다.

본 발명의 일 실시예에 따른 멀티플 인풋 스트림들인 경우의 인풋 포맷팅 모듈의 스트림 어댑테이션 모듈은 스케쥴러 (scheduler)(4000), 1-프레임 지연 (1-frame delay) 블록(4100), 인-밴드 시그널링 또는 패딩 삽입 (In-band signaling or padding insertion) 블록(4200), 피지컬 레이어 시그널링 생성 (physical layer signaling generation) 블록(4300) 및 BB 스크램블러 (scrambler) 블록(4400)을 포함할 수 있다. 이하 각 블록의 동작에 대해 설명한다.

스케쥴러 (4000)는 듀얼 극성 (dual polarity)을 포함한 다중 안테나를 사용하는 MIMO 시스템을 위한 스케쥴링을 수행할 수 있다. 또한 스케쥴러(4000)는 도 1에서 설명한 코딩 앤 모듈레이션 모듈 내의 비트 투 셀 디먹스 (bit to cell demux) 블록, 셀 인터리버 (cell interleaver) 블록, 타임 인터리버 (time interleaver) 블록등 각 안테나 경로를 위한 신호 처리 블록들에 사용될 파라미터들을 발생시킬 수 있다.

1-프레임 지연 블록(4100)은 데이터 파이프 내에 삽입될 인-밴드 시그널링 등을 위해서 다음 프레임에 대한 스케쥴링 정보가 현재 프레임에 전송될 수 있도록 입력 데이터를 하나의 신호 프레임만큼 지연시킬 수 있다.

인-밴드 시그널링 또는 패딩 삽입 블록(4200)은 한 개의 전송 프레임만큼 지연된 데이터에 지연되지 않은 피지컬 레이어 시그널링 (physical layer signaling,PLS)-다이나믹 시그널링 (dynamic signaling) 정보를 삽입할 수 있다. 이 경우, 인-밴드 시그널링 또는 패딩 삽입 블록(4200)은 패딩을 위한 공간이 있는 경우에 패딩 비트를 삽입하거나, 인-밴드 시그널링 정보를 패딩 공간에 삽입할 수 있다. 또한, 스케쥴러(4000)는 인-밴드 시그널링과 별개로 현재 프레임에 대한 PLS-다이나믹 시그널링 정보를 출력할 수 있다. 따라서 후술할 셀 매퍼 (cell mapper)는 스케쥴러(4000)에서 출력한 스케쥴링 정보에 따라 입력 셀들을 매핑할 수 있다.

피지컬 레이어 시그널링 생성 블록(4300)은 인-밴드 시그널링을 제외하고 전송 프레임의 프리앰블 심볼 (preamble symbol)이나 스프레딩되어 데이터 심볼 (data symbol) 등에 전송될 피지컬 레이어 시그널링 데이터를 생성할 수 있다. 이 경우, 본 발명의 일 실시예에 따른 피지컬 레이어 시그널링 데이터는 시그널링 정보로 호칭될 수 있다. 또한 본 발명의 일 실시예에 따른 피지컬 레이어 시그널링 데이터는 PLS-프리 (pre) 정보와 PLS-포스트 (post) 정보로 분리될 수 있다. PLS-프리 정보는 PLS-포스트 정보를 디코딩하는데 필요한 파라미터들과 스태틱 PLS 시그널링 데이터(static PLS signaling data)를 포함할 수 있으며, PLS-포스트 정보는 데이터 파이프를 디코딩 하는데 필요한 파라미터를 포함할 수 있다. 상술한 데이터 파이프를 디코딩 하는데 필요한 파라미터는 다시 스태틱 PLS 시그널링 데이터 (static PLS signaling data) 및 다이나믹 PLS 시그널링 데이터 (dynamic PLS signaling data)로 분리될 수 있다. 스태틱 PLS 시그널링 데이터는 수퍼 프레임에 포함된 모든 프레임에 공통적으로 적용될 수 있는 파라미터로 수퍼 프레임 단위로 변경될 수 있다. 다이나믹 PLS 시그널링 데이터는 수퍼 프레임에 포함된 프레임마다 다르게 적용될 수 있는 파라미터로, 프레임 단위로 변경될 수 있다. 따라서 수신 장치는 PLS-프리 정보를 디코딩하여 PLS-포스트정보를 획득하고, PLS-포스트 정보를 디코딩하여 원하는 데이터 파이프를 디코딩할 수 있다.

BB 스크램블러 블록(4400)은 최종적으로 웨이브폼 제너레이션 블록 (waveform generation block)의 출력 신호의 Peak-to-Average Power Ratio (PAPR) 값이 낮아지도록 Pseudo-Random Binary Sequence (PRBS) 를 발생시켜서 입력 비트열과 XOR 연산하여 출력할 수 있다. 도 4에 도시된 바와 같이 BB 스크램블러 블록(4400)의 스크램블링은 데이터 파이프와 PLS 모두에 대해 적용될 수 있다.

도 4에 도시된 바와 같이, 스트림 어댑테이션 모듈은 최종적으로 각 데이터 파이프를 코딩 앤 모듈레이션 모듈로 출력할 수 있다.

도 5는 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈을 나타낸 도면이다.

도 5의 코딩 앤 모듈레이션 모듈은 도 1에서 설명한 코딩 앤 모듈레이션 모듈(1100)의 일 실시예에 해당한다.

상술한 바와 같이 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 지상파 방송 서비스, 모바일 방송 서비스 및 UHDTV 서비스등을 제공할 수 있다.

즉, 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치가 제공하고자 하는 서비스의 특성에 따라 QoS (quality of service)가 다르기 때문에 각 서비스에 대응하는 데이터가 처리되는 방식이 달라져야 한다. 따라서 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈은 입력된 데이터 파이프들에 대하여 각각의 경로별로 SISO, MISO와 MIMO 방식을 독립적으로 적용하여 처리할 수 있다. 결과적으로 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 각 데이터 파이프를 통해 전송하는 서비스 나 서비스 컴포넌트 별로 QoS를 조절할 수 있다.

따라서 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈은 SISO 방식을 위한 제 1 블록(5000), MISO 방식을 위한 제 2 블록(5100), MIMO 방식을 위한 제 3 블록(5200) 및 PLS-프리/포스트 정보를 처리하기 위한 제 4 블록(5300)을 포함할 수 있다. 도 5에 도시된 코딩 앤 모듈레이션 모듈은 일 실시예에 불과하며 설계자의 의도에 따라 코딩 앤 모듈레이션 모듈은 제 1 블록(5000) 및 제 4 블록(5300)만을 포함할 수도 있고, 제 2 블록(5100) 및 제 4 블록(5300)만을 포함할 수도 있고, 제 3 블록(5200) 및 제 4 블록(5300)만을 포함할 수도 있다. 즉 설계자의 의도에 따라 코딩 앤 모듈레이션 모듈은 각 데이터 파이프를 동일하게 또는 다르게 처리하기 위한 블록들을 포함할 수 있다.

이하 각 블록에 대해 설명한다.

제 1 블록(5000)은 입력된 데이터 파이프를 SISO 처리하기 위한 블록으로 FEC 인코더 (encoder) 블록(5010), 비트 인터리버 (bit interleaver) 블록(5020), 비트 투 셀 디먹스 (bit to cell demux) 블록(5030), 컨스텔레이션 매퍼 (constellation mapper) 블록(5040), 셀 인터리버 (cell interleaver) 블록(5050) 및 타임 인터리버 (time interleaver) 블록(5060)을 포함할 수 있다.

FEC 인코더 블록(5010)은 입력된 데이터 파이프에 대하여 BCH 인코딩과 LDPC 인코딩을 수행하여 리던던시를 추가하고, 전송채널상의 오류를 수신단에서 정정할 수 있다.

비트 인터리버 블록(5020)은 FEC 인코딩이 수행된 데이터의 비트열을 인터리빙 규칙에 의해서 인터리빙하여 전송채널 중에 발생할 수 있는 버스트 에러에 대해 강인성을 갖도록 처리할 수 있다. 따라서 QAM 심볼에 딥 페이딩 (deep fading) 혹은 이레이져 (erasure)가 가해진 경우, 각 QAM 심볼에는 인터리빙된 비트들이 매핑되어 있으므로 전체 코드워드 (codeword) 비트들 중에서 연속된 비트들에 오류가 발생하는 것을 막을 수 있다.

비트 투 셀 디먹스 블록(5030)은 입력된 비트열의 순서와 컨스텔레이션 매핑 규칙을 모두 고려하여 FEC 블록 내 각 비트들이 적절한 강건성 (robustness)을 갖고 전송될 수 있도록 입력 비트열의 순서를 결정하여 출력할 수 있다.

컨스텔레이션 매퍼 블록(5040)은 입력된 비트 워드(bit word)를 하나의 컨스텔레이션에 매핑할 수 있다. 이 경우 컨스텔레이션 매퍼 블록은 추가적으로 로테이션 앤 Q-딜레이 (rotation & Q-delay)를 수행할 수 있다. 즉, 컨스텔레이션 매퍼 블록은 입력된 컨스텔레이션들을 로테이션 각 (rotation angle)에 따라 로테이션한 후에 인-페이즈 (In-phase) 성분과 Q-페이즈 (Quadrature-phase) 성분으로 나눈 후에 Q-페이즈 성분만을 임의의 값으로 딜레이시킬 수 있다. 이후 페어로 된 인-페이즈 성분과 Q-페이즈 성분을 이용해서 새로운 컨스텔레이션으로 재매핑 할 수 있다.

셀 인터리버 블록(5050)은 한 개의 FEC 블록에 해당하는 셀들을 랜덤하게 섞어서 출력하여, 각 FEC 블록에 해당하는 셀들이 각 FEC 블록마다 서로 다른 순서로 출력할 수 있다.

타임 인터리버 블록(5060)은 여러 개의 FEC 블록에 속하는 셀들을 서로 섞어서 출력할 수 있다. 따라서 각 FEC 블록의 셀들은 타임 인터리빙 뎁스 (time interleaving depth)만큼의 구간내에 분산되어 전송되므로 다이버시티 게인 (diversity gain)을 획득할 수 있다.

제 2 블록(5100)은 입력된 데이터 파이프를 MISO 처리하기 위한 블록으로 도 5에 도시된 바와 같이 제 1 블록(5000)과 동일하게 FEC 인코더 블록, 비트 인터리버 블록, 비트 투 셀 디먹스 블록, 컨스텔레이션 매퍼 블록, 셀 인터리버 블록 및 타임 인터리버 블록을 포함할 수 있으나, MISO 프로세싱 (processing) 블록(5110)을 더 포함한다는 점에서 차이가 있다. 제 2 블록(5100)은 제 1 블록(5000)과 마찬가지로 입력부터 타임 인터리버까지 동일한 역할의 과정을 수행하므로, 동일한 블록들에 대한 설명은 생략한다.

MISO 프로세싱 블록(5110)은 입력된 일련의 셀들에 대해서 전송 다이버시티 (transmit diversity)를 주는 MISO 인코딩 매트릭스 (encoding matrix)에 따라 인코딩을 수행하고, MISO 프로세싱 된 데이터를 두 개의 경로를 통해 출력할 수 있다. 본 발명의 일 실시예에 따른 MISO 프로세싱은 OSTBC(orthogonal space time block coding)/OSFBC (orthogonal space frequency block coding, 일명 Alamouti coding)을 포함할 수 있다.

제 3 블록(5200)은 입력된 데이터 파이프를 MIMO 처리하기 위한 블록으로 도 5에 도시된 바와 같이 제 2 블록(5100)과 동일하게 FEC 인코더 블록, 비트 인터리버 블록, 비트 투 셀 디먹스 블록, 컨스텔레이션 매퍼 블록, 셀 인터리버 블록 및 타임 인터리버 블록을 포함할 수 있으나, MIMO 프로세싱 블록(5220)을 포함한다는 점에서 데이터 처리 과정의 차이가 있다.

즉, 제 3 블록(5200)의 경우, FEC 인코더 블록 및 비트 인터리버 블록은 제 1 및 2 블록(5000, 5100)과 구체적인 동작 은 다르지만 기본적인 역할은 동일하다.

비트 투 셀 디먹스 블록(5210)은 MIMO 프로세싱의 입력 개수와 동일한 개수의 출력 비트열을 생성하여 MIMO 프로세싱 을 위한 MIMO 경로를 통해 출력할 수 있다. 이 경우, 비트 투 셀 디먹스 블록(5210)은 LDPC와 MIMO 프로세싱 의 특성을 고려하여 수신단의 디코딩 성능을 최적화하도록 설계될 수 있다.

컨스텔레이션 매퍼 블록, 셀 인터리버 블록, 타임 인터리버 블록 역시 구체적인 동작은 다를 수 있지만 기본적인 역할은 제 1 및 2 블록(5000, 5100)에서 설명한 바와 동일하다. 또한 도 5에 도시된 바와 같이, 컨스텔레이션 매퍼 블록, 셀 인터리버 블록, 타임 인터리버 블록들은 비트 투 셀 디먹스 블록에서 출력된 출력 비트열을 처리하기 위하여, MIMO 프로세싱 을 위한 MIMO 경로의 개수만큼 존재할 수 있다. 이 경우, 컨스텔레이션 매퍼 블록, 셀 인터리버 블록, 타임 인터리버 블록들은 각 경로를 통해 입력되는 데이터들에 대하여 각각 동일하게 동작하거나 혹은 독립적으로 동작할 수 있다.

MIMO 프로세싱 블록(5220)은 입력된 두 개의 입력 셀들에 대해서 MIMO 인코딩 매트릭스를 사용하여 MIMO 프로세싱을 수행하고 MIMO 프로세싱된 데이터를 두 개의 경로들을 통해 출력할 수 있다. 본 발명의 일 실시예에 따른 MIMO 인코딩 매트릭스는 공간 다중화(spatial multiplexing), 골든 코드 (Golden code), 풀-레이트 풀 다이버시티 코드 (Full-rate full diversity code), 선형 분산 부호 (Linear dispersion code) 등을 포함할 수 있다.

제 4 블록(5300)은 PLS-프리/포스트 정보를 처리하기 위한 블록으로, SISO 또는 MISO 프로세싱을 수행할 수 있다.

제 4 블록(5300)에 포함된 비트 인터리버 블록, 비트 투 셀 디먹스 블록, 컨스텔레이션 매퍼 블록, 셀 인터리버 블록, 타임 인터리버 블록 및 MISO 프로세싱 블록 등은 상술한 제 2 블록(5100)에 포함된 블록들과 구체적인 동작은 다를 수 있지만 기본적인 역할은 동일하다.

제 4 블록(5300)에 포함된 FEC 인코더 (Shortened/punctured FEC encoder) 블록(5310)은 입력 데이터의 길이가 FEC 인코딩을 수행하는데 필요한 길이보다 짧은 경우를 대비한 PLS 경로를 위한 FEC 인코딩 방식을 사용하여 PLS 데이터를 처리할 수 있다. 구체적으로, FEC 인코더 블록은 입력 비트열에 대해서 BCH 인코딩을 수행하고, 이후 노멀 LDPC (normal LDPC) 인코딩에 필요한 입력 비트열의 길이만큼 제로 패딩 (zero padding)을 하고, LDPC 인코딩을 한 후에 패딩한 제로 값들을 제거하여 이펙티브 코드 레이트 (effective coderate)가 데이터 파이프보다 같거나 낮도록 패리티 비트들을 펑쳐링 (puncturing)할 수 있다.

상술한 제 1 블록(5000) 내지 제 4 블록(5300)에 포함된 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.

도 5에 도시된 바와 같이, 코딩 앤 모듈레이션 모듈은 최종적으로 각 경로별로 처리된 데이터 파이프, PLS-프리 정보, PLS-포스트 정보를 프레임 스트럭쳐 모듈로 출력할 수 있다.

도 6은 본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈을 나타낸 도면이다.

도 6에 도시된 프레임 스트럭쳐 모듈은 도 1에서 설명한 프레임 스트럭쳐 모듈(1200)의 일 실시예에 해당한다.

본 발명의 일 실시예에 따른 프레임 스트럭쳐 블록은 적어도 하나 이상의 셀-매퍼 (cell-mapper)(6000), 적어도 하나 이상의 딜레이 보상 (delay compensation) 모듈(6100) 및 적어도 하나 이상의 블록 인터리버 (block interleaver)(6200)을 포함할 수 있다. 셀-매퍼 (6000), 딜레이 보상 모듈(6100) 및 블록 인터리버 (6200)의 개수는 설계자의 의도에 따라 변경 가능하다. 이하 각 모듈의 동작을 중심으로 설명한다.

셀-매퍼 (6000)는 코딩 앤 모듈레이션 모듈로부터 출력된 SISO 또는 MISO 또는 MIMO 처리된 데이터 파이프에 대응하는 cell들, 데이터 파이프간 공통으로 적용될 수 있는 커먼 데이터 (common data)에 대응하는 셀들, PLS-프리/포스트 정보에 대응하는 셀들을 스케쥴링 정보에 따라 신호 프레임에 할당 할 수 있다. 커먼 데이터는 전부 또는 일부 데이터 파이프 간에 공통으로 적용될 수 있는 시그널링 정보를 의미하며, 특정 데이터 파이프를 통해 전송될 수 있다. 커먼 데이터 를 전송하는 데이터 파이프를 커먼 데이터 파이프 (common data pipe)라 호칭할 수 있으며 이는 설계자의 의도에 따라 변경가능하다.

본 발명의 일 실시예에 따른 송신 장치가 2개의 출력 안테나를 사용하고, 상술한 MISO 프로세싱에서 알라모우티 코딩 (Alamouti coding)을 사용하는 경우, 알라모우티 코딩에 의한 직교성 (orthogonality)를 유지하기 위해서 셀-매퍼 (6000)는 페어-와이즈 셀 매핑 (pair-wise cell mapping)을 수행할 수 있다. 즉, 셀-매퍼 (6000)는 입력 셀들에 대해서 연속된 두 개의 셀들을 하나의 단위로 처리하여 프레임에 매핑할 수 있다. 따라서 각 안테나의 출력 경로에 해당하는 입력 경로 내의 페어로 된 셀들은 전송 프레임 내에서 서로 인접한 위치에 할당될 수 있다.

딜레이 보상 블록(6100)은 다음 전송 프레임에 대한 입력 PLS 데이터 셀들을 한 프레임 만큼 딜레이하여 현재 전송 프레임 에 해당하는 PLS 데이터를 획득할 수 있다. 이 경우, 현재 프레임의 PLS 데이터는 현재 신호 프레임 내의 프리앰블 파트를 통해 전송될 수 있으며, 다음 신호 프레임에 대한 PLS 데이터는 현재 신호 프레임 내의 프리앰블 파트또는 현재 신호 프레임의 각 데이터 파이프내의 인-밴드 시그널링을 통해서 전송될 수 있다. 이는 설계자의 의도에 따라 변경 가능하다.

블록 인터리버 (6200)는 신호 프레임의 단위가 되는 전송 블록 내의 셀들을 인터리빙함으로써 추가적인 다이버시티 게인을 획득할 수 있다. 또한 블록 인터리버 (6200)는 상술한 페어-와이즈 매핑이 수행된 경우, 입력 셀들에 대해서 연속된 두 개의 셀 들을 하나의 단위로 처리하여 인터리빙을 수행할 수 있다. 따라서 블록 인터리버 (6200)에서 출력 되는 셀들은 동일한 두 개의 연속된 셀들이 될 수 있다.

페어-와이즈 매핑 및 페어-와이즈 인터리빙 (pair-wise interleaving)이 수행되는 경우, 적어도 하나 이상의 셀-매퍼와 적어도 하나 이상의 블록 인터리버 는 각각의 경로를 통해 입력되는 데이터에 대해서 동일하게 동작하거나 혹은 독립적으로 동작할 수 있다.

도 7은 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈을 나타낸 도면이다.

도 7에 도시된 웨이브폼 제너레이션 모듈은 도 1에서 설명한 웨이브폼 제너레이션 모듈(1300)의 일 실시예에 해당한다.

본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈은 도 6에서 설명한 프레임 스트럭쳐 모듈에서 출력된 신호 프레임들을 입력받고 출력하기 위한 안테나의 개수만큼 신호 프레임들을 변조하여 전송할 수 있다.

구체적으로 도 7에 도시된 웨이브폼 제너레이션 모듈은 m 개의 Tx 안테나를 사용하는 송신 장치의 웨이브폼 제너레이션 모듈의 실시예로서, m개의 경로만큼 입력된 프레임을 변조하여 출력하기 위한 m개의 처리 블록들을 포함할 수 있다. m개의 처리 블록들은 모두 동일한 처리 과정을 수행할 수 있다. 이하에서는 m개의 처리 블록 중 첫번째 처리 블록(7000)의 동작을 중심으로 설명한다.

첫번째 처리 블록(7000)은 레퍼런스 신호 삽입 및 PAPR 리덕션 (reference signal insertion & PAPR reduction) 블록(7100), 인버스 웨이브폼 트랜스폼 (Inverse waveform transform) 블록(7200), PAPR 리덕션 (PAPR reduction in time) 블록(7300), 가드 시퀀스 삽입 (Guard sequence insertion) 블록(7400), 프리앰블 삽입 (preamble insertion) 블록(7500), 웨이브폼 프로세싱 (waveform processing) 블록(7600), 기타 시스템 삽입 (other system insertion) 블록(7700) 및 DAC (Digital Analog Conveter) 블록(7800)을 포함할 수 있다.

레퍼런스 신호 삽입 및 PAPR 리덕션 블록(7100)은 각 신호 블록마다 정해진 위치에 레퍼런스 신호들을 삽입하고, 시간 도메인에서의 Peak-to-Average Power Ratio (PAPR) 값을 낮추기 위해서 PAPR 리덕션 스킴 (reduction scheme)을 적용할 수 있다다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템인 경우, 레퍼런스 신호 삽입 및 PAPR 리덕션 블록(7100)은 액티브 서브 캐리어 (active subcarrier) 일부를 사용하지 않고 보존하는 방법을 사용할 수 있다. 또한 레퍼런스 신호 삽입 및 PAPR 리덕션 블록(7100)은 방송 송수신 시스템에 따라 PAPR 리덕션 스킴을 선택적 동작으로서 사용하지 않을 수도 있다.

인버스 웨이브폼 트랜스폼 블록(7200)은 전송채널의 특성과 시스템 구조를 고려하여 전송효율 및 플렉서빌리티 가 향상되는 방식으로 입력 신호를 트랜스폼하여 출력할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템의 경우 인버스 웨이브폼 트랜스폼 블록(7200)은 역 FFT 오퍼레이션 (Inverse FFT operation)을 사용하여 주파수 영역의 신호를 시간 영역으로 변환하는 방식을 사용할 수 있다. 또한 본 발명의 일 실시예에 따른 방송 송수신 시스템이 싱글 캐리어 시스템 (single carrier system)인 경우, 인버스 웨이브폼 트랜스폼 블록은 웨이브폼 제너레이션 모듈 내에서 사용되지 않을 수도 있다.

PAPR 리덕션 블록(7300)은 입력된 신호에 대해서 시간영역에서 PAPR를 낮추기 위한 방법을 적용할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템의 경우, PAPR 리덕션 블록(7300)은 간단하게 최대 진폭 (peak amplitude)를 클리핑 (clipping)하는 방법을 사용할 수도 있다. 또한 PAPR 리덕션 블록(7300)은 선택적인 블록으로 본 발명의 일 실시예에 따른 방송 송수신 시스템에 따라 사용되지 않을 수도 있다.

가드 시퀀스 삽입 블록(7400)은 전송채널의 딜레이 스프레드 (delay spread)에 의한 영향을 최소화하기 위해서 인접한 신호 블록간에 가드 인터벌 (guard interval)을 두고, 필요한 경우 특정 시퀀스를 삽입할 수 있다. 따라서 수신 장치는 동기화나 채널추정을 용이하게 수행할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템의 경우, 가드 시퀀스 삽입 블록(7400)은 OFDM 심볼의 가드 인터벌 구간에 사이클릭 프레픽스 (cyclic prefix)를 삽입할 수도 있다.

프리앰블 삽입 블록(7500)은 수신 장치가 타겟 시스템 신호 (target system signal)을 빠르고 효율적으로 획득할 수 있도록 송수신 장치간 약속된 노운 타입 (known type)의 신호 (프리앰블 또는 프리앰블 심볼)을 전송 신호에 삽입할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템의 경우, 프리앰블 삽입 블록(7500)은 여러 개의 OFDM 심볼들로 구성된 신호 프레임을 정의하고, 매 신호 프레임의 시작 부분에 프리앰블 심볼을 삽입할 수 있다. 이 경우, 프리앰블 심볼 또는 프리앰블은 기본적인 PLS 데이터를 전송할 수 있으며, 프레임의 시작 부분에 위치할 수 있다.

웨이브폼 프로세싱 블록(7600)은 입력 베이스밴드 신호에 대해서 채널의 전송특성에 맞도록 웨이브폼 프로세싱 을 수행할 수 있다. 웨이브폼 프로세싱 블록(7600)은 일 실시예로서 전송신호의 대역외 방출 (out-of-band emission)의 기준을 얻기 위해 square-root-raised cosine (SRRC) 필터링 (filtering)을 수행할 수도 있다. 또한 본 발명의 일 실시예에 따른 방송 송수신 시스템이 멀티 캐리어 시스템인 경우, 웨이브폼 프로세싱 블록(7600)은 사용되지 않을 수도 있다.

기타 시스템 삽입 블록(7700)은 동일한 RF 신호 대역폭내에 서로 다른 두 개 이상의 방송 서비스를 제공하는 방송 송수신 시스템들의 데이터를 함께 전송할 수 있도록 복수의 방송 송수신 시스템의 신호들을 시간 영역에서 멀티플렉싱할 수 있다. 이 경우 서로 다른 두개 이상의 시스템이란 서로 다른 방송 서비스를 전송하는 시스템을 의미한다. 서로 다른 방송 서비스는 지상파 방송 서비스, 모바일 방송 서비스 등을 의미할 수 있다. 또한 각 방송 서비스와 관련된 데이터는 서로 다른 프레임을 통해 전송될 수 있다.

DAC 블록(7800)은 입력 디지털 신호를 아날로그 신호로 변환하여 출력할 수 있다. DAC 블록(7800)에서 출력된 신호는 m 개의 출력 안테나를 통해 전송될 수 있다. 본 발명의 일 실시예에 따른 전송 안테나는 수직 (vertical) 또는 수평 극성 (horizontal polarity)를 가질 수 있다.

또한 상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.

도 8은 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 수신 장치의 구조를 나타낸 도면이다.

본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 수신 장치는 도 1에서 설명한 차세대 방송 서비스를 위한 송신 장치에 대응될 수 있다. 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 수신 장치는 싱크로나이제이션 앤 디모듈레이션 (synchronization & demodulation) 모듈(8000), 프레임 파싱 (frame parsing) 모듈(8100), 디매핑 앤 디코딩 (demapping & decoding) 모듈(8200), 아웃풋 프로세서 (output processor)(8300) 및 시그널링 디코딩 (signaling decoding) 모듈(8400)을 포함할 수 있다. 이하 각 모듈의 동작을 중심으로 설명한다.

싱크로나이제이션 앤 디모듈레이션 모듈(8000)은 블록은 m개의 수신 안테나를 통해 입력 신호를 수신하고, 수신 장치에 대응하는 시스템에 대한 신호 추출 및 동기화를 수행하고, 송신단에서 수행한 방식의 역과정에 해당하는 디모듈레이션을 수행할 수 있다.

프레임 파싱 모듈(8100)은 입력된 신호 프레임에 대해 파싱하고 사용자가 선택한 서비스를 전송하는 데이터를 추출할 수 있다. 프레임 파싱 모듈(8100)은 송신 장치에서 인터리빙을 수행한 경우, 이에 대한 역과정으로서 디인터리빙을 수행할 수 있다. 이 경우, 추출해야 할 신호 및 데이터의 위치는 시그널링 디코딩 모듈(8400)에서 출력된 데이터를 디코딩하여 송신 장치에서 수행한 스케쥴링 정보 등을 복원하여 획득할수 있다.

디매핑 앤 디코딩 모듈(8200)은 입력 신호를 비트 도메인 데이터로 변환한 이후에 필요한 경우에 디인터리빙 과정을 수행할 수 있다. 디매핑 앤 디코딩 모듈(8200)은 전송 효율을 위해 적용된 매핑에 대해 디매핑을 수행하고, 전송채널 중에 발생된 에러에 대해서 디코딩을 통해 에러 정정 (error correction)을 수행할 수 있다. 이 경우, 디매핑 앤 디코딩 모듈(8200)은 시그널링 디코딩 모듈(8400)에서 출력된 데이터를 디코딩하여 디매핑과 디코딩에 필요한 전송 파라미터들을 획득할 수 있다.

아웃풋 프로세서(8300)는 송신 장치에서 전송효율을 높이기 위해 적용한 다양한 압축/신호처리 과정의 역과정을 수행할 수 있다. 이 경우, 아웃풋 프로세서(8300)는 시그널링 디코딩 모듈(8400)에서 출력된 데이터로부터 필요한 제어 정보를 획득할 수 있다. 아웃풋 프로세서(8300)의 최종 출력은 송신 장치에 입력된 신호에 해당하며, MPEG-TS, IP 스트림 (v4 or v6) 및 GS (generic stream)이 될 수 있다.

시그널링 디코딩 모듈(8400)은 디모듈레이팅된 신호로부터 PLS 정보를 획득할 수 있다. 상술한 바와 같이, 프레임 파싱 모듈(8100), 디매핑 앤 디코딩 모듈(8200) 및 아웃풋 프로세서(8300)는 시그널링 디코딩 모듈(8400)에서 출력된 데이터를 이용하여 해당 모듈의 기능을 수행할 수 있다.

도 9는 본 발명의 일 실시예에 따른 싱크로나이제이션 앤 디모듈레이션 모듈을 나타낸 도면이다.

도 9에 도시된 싱크로나이제이션 앤 디모듈레이션 모듈은 도 8에서 설명한 싱크로나이제이션 앤 디모듈레이션 모듈의 일 실시예에 해당한다. 또한 도 9에 도시된 싱크로나이제이션 앤 디모듈레이션 모듈은 도 7에서 설명한 웨이브폼 제너레이션 모듈의 역동작을 수행할 수 있다.

도 9에 도시된 바와 같이 본 발명의 일 실시예에 따른 싱크로나이제이션 앤 디모듈레이션 모듈은 m 개의 Rx 안테나를 사용하는 수신 장치의 싱크로나이제이션 앤 디모듈레이션 모듈의 실시예로서, m개의 경로만큼 입력된 신호를 복조하여 출력하기 위한 m개의 처리 블록들을 포함할 수 있다. m개의 처리 블록들은 모두 동일한 처리 과정을 수행할 수 있다. 이하에서는 m개의 처리 블록 중 첫번째 처리 블록(9000)의 동작을 중심으로 설명한다.

첫번째 처리 블록(9000)은 튜너 (Tuner)(9100), ADC 블록(9200), 프리앰블 디텍터 (preamble dectector)(9300), 가드 시퀀스 디텍터 (guard sequence detector)(9400), 웨이브폼 트랜스폼 (waveform transform) 블록(9500), 시간/주파수 동기화 (Time/freq sync) 블록(9600), 레퍼런스 신호 디텍터 (Reference signal detector)(9700), 채널 등화부 (Channel equalizer)(9800) 및 인버스 웨이브폼 트랜스폼 (Inverse waveform transform) 블록(9900)을 포함할 수 있다.

튜너(9100)는 원하는 주파수 대역을 선택하고 수신한 신호의 크기를 보상하여 AD C 블록(9200)으로 출력할 수 있다.

ADC 블록(9200)은 튜너(9100)에서 출력된 신호를 디지털 신호로 변환할 수 있다.

프리앰블 디텍터 (9300)는 디지털 신호에 대해 수신 장치에 대응하는 시스템 의 신호인지 여부를 확인하기 위하여 프리앰블(또는 프리앰블 신호 또는 프리앰블 심볼)을 디텍팅 할 수 있다. 이 경우, 프리앰블 디텍터 (9300)는 프리엠블을 통해 수신되는 기본적인 전송 파라미터들을 복호할 수 있다.

가드 시퀀스 디텍터 (9400)는 디지털 신호 내의 가드 시퀀스를 디텍팅할 수 있다. 시간/주파수 동기화 블록(9600)은 디텍팅된 가드 시퀀스를 이용하여 시간/주파수 동기화를 수행할 수 있으며, 채널 등화부 (9800)는 디텍팅된 가드 시퀀스를 이용하여 수신/복원된 시퀀스를 통해서 채널을 추정할 수 있다.

웨이브폼 트랜스폼 블록(9500)은 송신측에서 인버스 웨이브폼 트랜스폼이 수행되었을 경우 이에 대한 역변환 과정을 수행할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 멀티 캐리어 시스템인 경우, 웨이브폼 트랜스폼 블록(9500)은 FFT 변환과정을 수행할 수 있다. 또한 본 발명의 일 실시예에 따른 방송 송수신 시스템이 싱글 캐리어 시스템 같은 경우, 수신된 시간영역의 신호가 주파수 영역에서 처리하기 위해서 사용되거나, 시간영역에서 모두 처리되는 경우, 웨이브폼 트랜스폼 블록(9500)은 사용되지 않을 수 있다.

시간/주파수 동기화 블록(9600)은 프리앰블 디텍터 (9300), 가드 시퀀스 디텍터 (9400), 레퍼런스 신호 디텍터 (9700)의 출력 데이터를 수신하고, 검출된 신호에 대해서 가드 시퀀스 추출, 블록 윈도우 포지셔닝 (block window positioning)을 포함하는 시간 동기화 및 캐리어 주파수 동기화를 수행할 수 있다. 이때, 주파수 동기화를 위해서 시간/주파수 동기화 블록(9600)은 웨이브폼 트랜스폼 블록(9500)의 출력 신호를 피드백하여 사용할 수 있다.

레퍼런스 신호 디텍터 (9700)는 수신된 레퍼런스 신호를 검출할 수 있다. 따라서 본 발명의 일 실시예에 따른 수신 장치는 동기화를 수행하거나 채널 추정 (channel estimation)을 수행할 수 있다.

채널 등화부 (9800)는 가드 시퀀스나 레퍼런스 신호로부터 각 전송 안테나로부터 각 수신 안테나까지의 전송채널을 추정하고, 추정된 채널을 이용하여 각 수신 데이터에 대한 채널 보상(equalization)을 수행할 수 있다.

인버스 웨이브폼 트랜스폼 블록(9900)은 동기 및 채널추정/보상을 효율적으로 수행하기 위해서 웨이브폼 트랜스폼 블록(9500)이 웨이브폼 트랜스폼을 수행한 경우, 다시 원래의 수신 데이터 도메인으로 복원해주는 역할을 수행할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이싱글 캐리어 시스템인 경우, 웨이브폼 트랜스폼 블록(9500)은 동기/채널추정/보상을 주파수 영역에서 수행하기 위해서 FFT를 수행할 수 있으며, 인버스 웨이브폼 트랜스폼 블록(9900)은 채널보상이 완료된 신호에 대해 IFFT를 수행함으로서 전송된 데이터 심볼들을 복원할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 멀티 캐리어 시스템인 경우, 인버스 웨이브폼 트랜스폼 블록(9900)은 사용되지 않을 수도 있다.

도 10은 본 발명의 일 실시예에 따른 프레임 파싱 모듈을 나타낸 도면이다.

도 10에 도시된 프레임 파싱 모듈은 도 8에서 설명한 프레임 파싱 모듈의 일 실시예에 해당한다. 또한 도 10에 도시된 프레임 파싱 모듈은 도 6에서 설명한 프레임 스트럭쳐 모듈의 역동작을 수행할 수 있다.

도 10에 도시된 바와 같이, 본 발명의 일 실시예에 따른 프레임 파싱 모듈은 적어도 하나 이상의 블록 디인터리버 (block deinterleaver)(10000) 및 적어도 하나 이상의 셀 디매퍼 (cell demapper)(10100)을 포함할 수 있다.

블록 디인터리버 (10000)는 m 개 수신안테나의 각 데이터 경로로 입력되어 싱크로나이제이션 앤 디모듈레이션 모듈에서 처리된 데이터에 대하여, 각 신호 블록 단위로 데이터에 대한 디인터리빙을 수행할 수 있다. 이 경우, 도 8에서 설명한 바와 같이, 송신측에서 페어-와이즈 인터리빙이 수행된 경우, 블록 디인터리버(10000)는 각 입력 경로에 대해서 연속된 두 개의 데이터를 하나의 페어로 처리할 수 있다. 따라서 블록 디인터리버 (10000)는 디인터리빙을 수행한 경우에도 연속된 두개의 출력 데이터를 출력할 수 있다. 또한 블록 디인터리버 (10000)는 송신단에서 수행한 인터리빙 과정의 역과정을 수행하여 원래의 데이터 순서대로 출력할 수 있다.

셀 디매퍼 (10100)는 수신된 신호 프레임으로부터 커먼 데이터에 대응하는 셀들과 데이터 파이프에 대응하는 셀들 및 PLS 데이터에 대응하는 셀 들을 추출할 수 있다. 필요한 경우, 셀 디매퍼 (10100)는 여러 개의 부분으로 분산되어 전송된 데이터들을 머징 (merging)하여 하나의 스트림으로 출력할 수 있다. 또한 도 6에서 설명한 바와 같이 송신단에서 두 개의 연속된 셀 입력 데이터가 하나의 페어로 처리되어 매핑된 경우, 셀 디매퍼 (10100) 이에 해당하는 역과정으로 연속된 두개의 입력 셀들을 하나의 단위로 처리하는 페어-와이즈 셀 디매핑을 수행할 수 있다.

또한 셀 디매퍼 (10100)는 현재 프레임을 통해 수신한 PLS 시그널링 데이터에 대해서, 각각 PLS-프리 및PLS-포스트 정보를 각각 추출하여 출력할 수 있다.

도 11은 본 발명의 일 실시예에 따른 디매핑 앤 디코딩 (demapping & decoding) 모듈을 나타낸 도면이다.

도 11에 도시된 디매핑 앤 디코딩 모듈은 도 8에서 설명한 디매핑 앤 디코딩 모듈의 일 실시예에 해당한다. 또한 도 11에 도시된 디매핑 앤 디코딩 모듈은 도 5에서 설명한 코딩 앤 모듈레이션 모듈의 역동작을 수행할 수 있다.

상술한 바와 같이 본 발명의 일 실시예에 따른 송신 장치의 코딩 앤 모듈레이션 모듈은 입력된 데이터 파이프들에 대하여 각각의 path별로 SISO, MISO와 MIMO 방식을 독립적으로 적용하여 처리할 수 있다. 따라서 도 11에 도시된 디매핑 앤 디코딩 모듈 역시 송신 장치에 대응하여 프레임 파서에서 출력된 데이터를 각각 SISO, MISO, MIMO 처리하기 위한 블록들을 포함할 수 잇다.

도 11에 도시된 바와 같이, 본 발명의 일 실시예에 따른 디매핑 앤 디코딩 모듈은 SISO 방식을 위한 제 1 블록(11000), MISO 방식을 위한 제 2 블록(11100), MIMO 방식을 위한 제 3 블록(11200) 및 PLS 프리/post 정보를 처리하기 위한 제 4 블록(11300)을 포함할 수 있다. 도 11에 도시된 디매핑 앤 디코딩 모듈은 일 실시예에 불과하며 설계자의 의도에 따라 디매핑 앤 디코딩 모듈은 제 1 블록(11000)및 제 4 블록(11300)만을 포함할 수도 있고, 제 2 블록(11100) 및 제 4 블록(11300)만을 포함할 수도 있고, 제 3 블록(11200) 및 제 4 블록(11300)만을 포함할 수도 있다. 즉 설계자의 의도에 따라 디매핑 앤 디코딩 모듈은 각 데이터 파이프를 동일하게 또는 다르게 처리하기 위한 블록들을 포함할 수 있다.

이하 각 블록에 대해 설명한다.

제 1 블록(11000)은 입력된 데이터 파이프를 SISO 처리하기 위한 블록으로 타임 디인터리버 (time de-ineterleaver) 블록(11010), 셀 디인터리버 (cell de-interleaver) 블록(11020), 컨스텔레이션 디매퍼 (constellation demapper) 블록(11030), 셀 투 비트 먹스 (cell to bit mux) 블록(11040), 비트 디인터리버 (bit de-interleaver) 블록(11050) 및 FEC 디코더 (decoder) 블록(11060)을 포함할 수 있다.

타임 디인터리버 블록(11010)은 도 5에서 설명한 타임 인터리버 블록(5060)의 역과정을 수행할 수 있다. 즉, 타임 디인터리버 블록(11010)은 시간 영역에서 인터리빙된 입력 심볼을 원래의 위치로 디인터리빙할 수 있다.

셀 디인터리버 블록(11020)은 도 5에서 설명한 셀 인터리버 블록(5050)의 역과정을 수행할 수 있다. 즉, 셀 디인터리버 블록(11020)은 하나의 FEC 블록내에서 스프레딩된 셀들의 위치를 원래의 위치로 디인터리빙할 수 있다.

컨스텔레이션 디매퍼 블록(11030)은 도 5에서 설명한 컨스텔레이션 매퍼 블록(5040)의 역과정을 수행할 수 있다. 즉, 컨스텔레이션 디매퍼 블록(11030)은 심볼 도메인의 입력 신호를 비트 도메인의 데이터로 디매핑할 수 있다. 또한, 컨스텔레이션 디매퍼 블록(11030)은 하드 디시젼 (hard decision)을 수행하여 결정된 비트 데이터를 출력할 수도 있고, 소프트 디지션 (soft decision) 값이나 혹은 확률적인 값에 해당하는 각 비트의 Log-likelihood ratio (LLR)을 출력할 수 있다. 만약 송신단에서 추가적인 다이버시티 게인을 얻기 위해 로테이션 컨스텔레이션 을 적용한 경우, 컨스텔레이션 디매퍼 블록(11030)은 이에 상응하는 2차원 LLR 디매핑 (2-Dimensional LLR demapping)을 수행할 수 있다. 이때 컨스텔레이션 디매퍼 블록(11030)은 LLR을 계산할 때 송신 장치에서 I 또는 Q 성분에 대해서 수행된 딜레이값을 보상할 수 있도록 계산을 수행할 수 있다.

셀 투 비트 먹스 블록(11040)은 도 5에서 설명한 비트 투 셀 디먹스 블록(5030)의 역과정을 수행할 수 있다. 즉, 셀 투 비트 먹스 블록(11040)은 비트 투 셀 디먹스 블록(5030)에서 매핑된 비트 데이터들을 원래의 비트 스트림 형태로 복원할 수 있다.

비트 디인터리버 블록(11050)은 도 5에서 설명한 비트 인터리버 블록(5020)의 역과정을 수행할 수 있다. 즉, 비트 디인터리버 블록(11050)은 셀 투 비트 먹스 블록(11040)에서 출력된 비트 스트림을 원래의 순서대로 디인터리빙할 수 있다.

FEC 디코더 블록(11060)은 도 5에서 설명한 FEC 인코더 블록(5010)의 역과정을 수행할 수 있다. 즉, FEC 디코더 블록(11060)은 LDPC 디코딩과 BCH 디코딩을 수행하여 전송채널상 발생된 에러를 정정할 수 있다.

제 2 블록(11100)은 입력된 데이터 파이프를 MISO 처리하기 위한 블록으로, 도 11에 도시된 바와 같이 제 1 블록(11000)과 동일하게 타임 디인터리버 블록, 셀 디인터리버 블록, 컨스텔레이션 디매퍼 블록, 셀 투 비트 먹스 블록, 비트 디인터리버 블록 및 FEC 디코더 블록을 포함할 수 있으나, MISO 디코딩 블록(11110)을 더 포함한다는 점에서 차이가 있다. 제 2 블록(11100)은 제 1 블록(11000)과 마찬가지로 타임 디인터리버부터 출력까지 동일한 역할의 과정을 수행하므로, 동일한 블록들에 대한 설명은 생략한다.

MISO 디코딩 블록(11110)은 도 5에서 설명한 MISO 프로세싱 블록(5110)의역과정을 수행할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 STBC를 사용한 시스템인 경우, MISO 디코딩 블록(11110)은 알라모우티 디코딩 (Alamouti decoding)을 수행할 수 있다.

제 3 블록(11200)은 입력된 데이터 파이프를 MIMO 처리하기 위한 블록으로, 도 11에 도시된 바와 같이 제 2 블록(11100) 과 동일하게 타임 디인터리버 블록, 셀 디인터리버 블록, 컨스텔레이션 디매퍼 블록, 셀 투 비트 먹스 블록, 비트 디인터리버 블록 및 FEC 디코더 블록을 포함할 수 있으나, MIMO 디코딩 블록(11210)을 포함한다는 점에서 데이터 처리 과정의 차이가 있다. 제 3 블록(11200)에 포함된 타임 디인터리버, 셀 디인터리버, 컨스텔레이션 디매퍼, 셀 투 비트 먹스, 비트 디인터리버 블록들의 동작은 제 1 내지 제 2 블록(11000-11100)에 포함된 해당 블록들의 동작과 구체적인 기능은 다를 수 있으나 기본적인 역할은 동일하다.

MIMO decoding 블록(11210)은 m개의 수신 안테나 입력 신호에 대해서 cell deinterleaver의 출력 데이터를 입력으로 받고, 도 5에서 설명한 MIMO processing 블록(5220)의 역과정으로서 MIMO decoding을 수행할 수 있다. MIMO 디코딩 블록(11210)은 최고의 복호화 성능을 얻기 위해서 ML 디코딩 (Maximum likelihood decoding)을 수행하거나, 복잡도를 감소시킨 스피어 디코딩 (Sphere decoding)을 수행할 수 있다. 또는 MIMO 디코딩 블록(11210)은 MMSE 디텍션을 수행하거나 반복 디코딩 (iterative decoding)을 함께 결합 수행하여 향상된 디코딩 성능을 확보할 수 있다.

제 4 블록(11300)은 PLS-프리/포스트 정보를 처리하기 위한 블록으로, SISO 또는 MISO 디코딩을 수행할 수 있다. 제 4 블록(11300)은 도 5에서 설명한 제 4 블록(5300)의 역과정을 수행할 수 있다.

제 4 블록(11300)에 포함된 타임 디인터리버, 셀 디인터리버, 컨스텔레이션 디매퍼, 셀 투 비트 먹스, 비트 디인터리버 블록들의 동작은 제 1 내지 제 3 블록(11000-11200)에 포함된 해당 블록들의 동작과 구체적인 기능은 다를 수 있으나 기본적인 역할은 동일하다.

제 4 블록(11300)에 포함된 FEC 디코더 (Shortened/Punctured FEC decoder) (11310)은 도 5에서 설명한 FEC 인코더 블록(5310)의 역과정을 수행할 수 있다. 즉, FEC 디코더 (11310)은 PLS 데이터의 길이에 따라 쇼트닝/펑쳐링 (shortening/puncturing)되어 수신된 데이터에 대해서 디쇼트닝/디펑쳐링(de-shortening/de-puncturing)을 수행한 후에 FEC 디코딩을 수행할 수 있다. 이 경우, 데이터 파이프에 사용된 FEC 디코더를 동일하게 PLS 데이터에도 사용할 수 있으므로, PLS 데이터만을 위한 별도의 FEC 디코더 하드웨어 가 필요하지 않으므로 시스템 설계가 용이하고 효율적인 코딩이 가능하다는 장점이 있다.

결과적으로 도 11에 도시된 바와 같이, 본 발명의 일 실시예에 따른 디매핑 앤 디코딩 모듈은 각 경로 별로 처리된 데이터 파이프 및 PLS 정보를 아웃풋 프로세서로 출력할 수 있다.

도 12내지 도 13은 본 발명의 일 실시예에 따른 아웃풋 프로세서를 나타낸 도면이다.

도 12는 본 발명의 일 실시예에 따른 아웃풋 프로세서를 나타낸 도면이다.

도 12에 도시된 아웃풋 프로세서는 도 8에서 설명한 아웃풋 프로세서의 일 실시예에 해당한다. 또한 도 12에 도시된 output procesor는 디매핑 앤 디코딩 모듈로부터 출력된 싱글 데이터 파이프를 수신하여 싱글 아웃풋 스트림 을 출력하기 위한 것으로, 도 2에서 설명한 인풋 포맷팅 모듈의 역동작을 수행할 수 있다.

도 12에 도시된 아웃풋 프로세서는 BB 디스크램블러 (descrambler) 블록(12000), 패딩 제거 (Padding removal) 블록(12100), CRC-8 디코더 (CRC-8 decoder) 블록(12200) 및 BB 프레임 프로세서 (BB frame processor) 블록(12300)을 포함할 수 있다.

BB 디스크램블러 블록(12000)은 입력된 비트 스트림에 대해서 송신단에서 사용한 것과 동일한 PRBS를 발생시켜서 비트열과 XOR 연산을 하여 디스크램블링을 수행할 수 있다.

패딩 제거 블록(12100)은 송신단에서 필요에 따라 삽입된 패딩 비트들을 제거할 수 있다.

CRC-8 디코더 블록(12200)은 패딩 제거 블록(12100)으로부터 입력받은 비트 스트림에 대해서 CRC 디코딩을 수행하여 블록 에러를 확인/정정할 수 있다.

BB 프레임 프로세서 블록(12300)은 BB 프레임 헤더에 전송된 정보를 디코딩하고 디코딩된 정보를 이용하여 MPEG-TS, IP 스트림(v4 or v6) 또는 GS (Generic stream)을 복원할 수 있다.

도 13은 본 발명의 다른 실시예에 따른 아웃풋 프로세서를 나타낸 도면이다.

도 13에 도시된 아웃풋 프로세서는 도 8에서 설명한 아웃풋 프로세서의 일 실시예에 해당한다. 또한 도 13에 도시된 아웃풋 프로세서는 디매핑 앤 디코딩 모듈로부터 출력된 멀티플 데이터 파이프들을 수신하는 경우에 해당한다. 멀티플 데이터 파이프들에 대한 디코딩은 복수의 데이터 파이프들에 공통으로 적용될 수 있는 커먼 데이터 및 이와 연관된 데이터 파이프를 머징하여 디코딩하는 경우 또는 수신 장치가 여러 개의 서비스 혹은 서비스 컴포넌트 (계층 영상 서비스(scalable video service)를 포함)를 동시에 디코딩하는 경우를 포함할 수 있다.

도 13에 도시된 아웃풋 프로세서는 도 12에서 설명한 아웃풋 프로세서의 경우와 마찬가지로 BB 디스크램블러 블록, 패딩 제거 블록, CRC-8 디코더 블록 및 BB 프레임 프로세서 블록을 포함할 수 있다, 각 블록들은 도 12에서 설명한 블록들의 동작과 구체적인 동작은 다를 수 있으나 기본적인 역할은 동일하다.

도 13에 도시된 아웃풋 프로세서에 포함된 디-지터 버퍼 (De-jitter buffer) 블록(13000)은 멀티플 데이터 파이프간의 동기화를 위해서 송신단에서 임의로 삽입된 딜레이를 복원된 TTO (time to output) 파라미터에 따라 보상할 수 있다.

또한 널 패킷 삽입 (Null packet insertion) 블록(13100)은 복원된 DNP (deleted null packet) 정보를 참고하여 스트림 내 제거된 널 패킷 을 복원할 수 있으며, 커먼 데이터를 출력할 수 있다.

TS 클럭 재생성 (TS clock regeneration) 블록(13200)은 ISCR(Input Stream Time Reference) 정보를 기준으로 출력 패킷의 상세한 시간동기를 복원할 수 있다.

TS 재결합 (TS recombining) 블록(13300)은 널 패킷 삽입 블록(13100)에서 출력된 커먼 데이터 및 이와 관련된 데이터 파이프들을 재결합 (recombining)하여 원래의 MPEG-TS, IP 스트림 (v4 or v6) 혹은 GS (Generic stream)으로 복원하여 출력할 수 있다. TTO, DNP, ISCR 정보는 모두 BB 프레임 헤더를 통해 획득될 수 있다.

인-밴드 시그널링 디코더 (In-band signaling decoder) 블록(13400)은 데이터 파이프의 각 FEC 프레임내 패딩 비트 필드 (padding bit field)를 통해서 전송되는 인-밴드 피지컬 레이어 시그널링 정보를 복원하여 출력할 수 있다.

도 13에 도시된 아웃풋 프로세서는 PLS-프리 경로와 PLS-포스트 경로에 따라 입력되는 PLS-프리 정보 및 PLS-포스트 정보를 각각 BB 디스크램블링을 하고 디스크램블링된 데이터에 대해 디코딩을 수행하여 원래의 PLS 데이터를 복원할 수 있다. 복원된 PLS 데이터는 수신 장치 내의 시스템 콘트롤러 (system controller)에 전달되며, 시스템 콘트롤러는 수신 장치의 싱크로나이제이션 앤 디모듈레이션 모듈, 프레임 파싱 모듈, 디매핑 앤 디코딩 모듈 및 아웃풋 프로세서 모듈에 필요한 파라미터를 공급할 수 있다.

도 14는 본 발명의 다른 실시예에 따른 코딩 앤 모듈레이션 모듈을 나타낸 도면이다.

도 14에 도시된 코딩 앤 모듈레이션 모듈은 도 1 및 5에서 설명한 코딩 앤 모듈레이션 모듈의 다른 실시예에 해당한다.

도 14에 도시된 코딩 앤 모듈레이션 모듈은 도 5에서 설명한 바와 같이, 각 데이터 파이프를 통해 전송하는 서비스나 서비스 컴포넌트 별로 QoS를 조절하기 위하여, 모듈은 SISO 방식을 위한 제 1 블록(14000), MISO 방식을 위한 제 2 블록(14100), MIMO 방식을 위한 제 3 블록(14200) 및 PLS-프리/포스트 정보를 처리하기 위한 제 4 블록(14300)을 포함할 수 있다. 또한 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈은 상술한 바와 같이 설계자의 의도에 따라 각 데이터 파이프를 동일하게 또는 다르게 처리하기 위한 블록들을 포함할 수 있다. 도 14에 도시된 제 1 블록 내지 제 4 블록(14000-14300)은 도 5에서 설명한 제 1 블록 내지 제 4 블록(5000-5300)과 거의 동일한 블록들을 포함하고 있다.

하지만, 제 1 블록 내지 제 3 블록(14000-14200)에 포함된 컨스텔레이션 매퍼 블록(14010)의 기능이 도 5의 제 1 블록 내지 제 3 블록(5000-5200)에 포함된 컨스텔레이션 매퍼 블록(5040)의 기능과 다르다는 점, 제 1 블록 내지 제 4 블록(14000-14300)의 셀 인터리버 및 타임 인터리버 사이에 로테이션 및 I/Q 인터리버 (rotation &I/Q interleaver) 블록(14020)이 포함되어 있다는 점 및 MIMO 방식을 위한 제 3 블록(14200)의 구성이 도 5에 도시된 MIMO 방식을 위한 제 3 블록(5200)의 구성이 다르다는 점에 있어서 차이가 있다. 이하에서는 도 5와 동일한 블록들에 대한 설명은 생략하고 상술한 차이점을 중심으로 설명한다.

도 14에 도시된 컨스텔레이션 매퍼 블록(14010)은 입력된 비트 워드를 콤플렉스 심볼로 매핑할 수 있다. 다만, 도 5에 도시된 컨스텔레이션 매퍼 블록(5040)과는 달리 컨스텔레이션 로테이션을 수행하지 않을 수 있다. 도 14에 도시된 컨스텔레이션 매퍼 블록(14010)은 상술한 바와 같이 제 1 블록 내지 제 3 블록(14000-14200)에 공통적으로 적용될 수 있다.

로테이션 및 I/Q 인터리버 블록(14020)은 셀 인터리버에서 출력된 셀 인터리빙된 데이터의 각 콤플렉스 심볼의 인-페이즈 (In-phase)와 Q-페이즈 (Quadrature-phase) 컴포넌트들을 독립적으로 인터리빙하여 심볼 단위로 출력할 수 있다. 로테이션 및 I/Q 인터리버 블록(14020)의 입력 데이 터 및 출력 심볼의 개수는 2개 이상이며 이는 설계자의 의도에 따라 변경 가능하다. 또한 로테이션 및 I/Q 인터리버 블록(14020)은 인-페이즈 (In-phase) 성분에 대해서는 인터리빙을 수행하지 않을 수도 있다.

로테이션 및 I/Q 인터리버 블록(14020)은 상술한 바와 같이 제 1 블록 내지 제 4 블록(14000-14300)에 공통적으로 적용될 수 있다. 이 경우, 로테이션 및 I/Q 인터리버 블록(14020)이 PLS-프리/포스트 정보를 처리하기 위한 제 4 블록(14300)에 적용되는지 여부는 상술한 프리앰블을 통해 시그널링 될 수 있다.

MIMO 방식을 위한 제 3 블록(14200)은 도 14에 도시된 바와 같이, Q-블록 인터리버 (Q-block interleaver) 블록(14210) 및 콤플렉스 심볼 생성 (complex symbol generator) 블록(14220)을 포함할 수 있다.

Q-블록 인터리버 블록(14210)은 FEC 인코더로부터 입력받은 FEC 인코딩이 수행된 FEC 블록의 패리티 파트 (패리티 영역)에 대해 퍼뮤테이션 (permutation)을 수행할 수 있다. 이를 통해 LDPC H 매트릭스의 패리티 파트를 정보 파트 (information part)와 동일하게 사이클릭 구조 (cyclic structure)로 만들수 있다. Q-블록 인터리버 블록(14210)은 LDPC H 매트릭스의 Q 크기를 갖는 출력 비트 블록들의 순서를 퍼뮤테이션 한 뒤, 행-열 블록 인터리빙 (row-column block interleaving)을 수행하여 최종 비트열을 생성하여 출력할 수 있다.

콤플렉스 심볼 생성 블록(14220)은 Q-블록 인터리버 블록(14210)에서 출력된 비트 열들을 입력받고, 콤플렉스 심볼로 매핑하여 출력할 수 있다. 이 경우, 콤플렉스 심볼 생성 블록(14220)은 적어도 두 개의 경로를 통해 심볼들을 출력할 수 있다. 이는 설계자의 의도에 따라 변경 가능하다.

결과적으로 도 14에 도시된 바와 같이 본 발명의 다른 실시예에 따른 코딩 앤 모듈레이션 모듈은 각 경로별로 처리된 데이터 파이프, PLS-프리 정보, PLS-포스트 정보를 프레임 스트럭쳐 모듈로 출력할 수 있다.

도 15는 본 발명의 다른 실시예에 따른 디매핑 앤 디코딩 모듈을 나타낸 도면이다.

도 15에 도시된 디매핑 앤 디코딩 모듈은 도 8 및 도 11에서 설명한 디매핑 앤 디코딩 모듈의 다른 실시예에 해당한다. 또한 도 15에 도시된 디매핑 앤 디코딩 모듈은 도 14에서 설명한 코딩 앤 모듈레이션 모듈의 역동작을 수행할 수 있다.

도 15에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 디매핑 앤 디코딩 모듈은 SISO 방식을 위한 제 1 블록(15000), MISO 방식을 위한 제 2 블록(15100), MIMO 방식을 위한 제 3 블록(15200) 및 PLS-프리/포스트 정보를 처리하기 위한 제 4 블록(15300)을 포함할 수 있다. 또한 본 발명의 일 실시예에 따른 디매핑 앤 디코딩 모듈은 상술한 바와 같이 설계자의 의도에 따라 각 데이터 파이프를 동일하게 또는 다르게 처리하기 위한 블록들을 포함할 수 있다. 도 15에 도시된 제 1 블록 내지 제 4 블록(15000-15300)은 도 11에서 설명한 제 1 블록 내지 제 4 블록(11000-11300)과 거의 동일한 블록들을 포함하고 있다.

하지만, 제 1 블록 내지 제 4 블록(15000-15300)의 타임 디인터리버 및 셀 디인터리버 사이에 I/Q 디인터리버 및 디로테이션 (I/Q deinterleaver& derotation) 블록 (15010)이 포함되어 있다는 점, 제 1 블록 내지 제 3 블록(15000-15200)에 포함된 컨스텔레이션 디매퍼 블록(15020)의 기능이 도 11의 제 1 블록 내지 제 3 블록(11000-11200)에 포함된 컨스텔레이션 디매퍼 블록(11030)의 기능과 다르다는 점 및 MIMO 방식을 위한 제 3 블록(15200)의 구성이 도 11에 도시된 MIMO 방식을 위한 제 3 블록(11200)의 구성이 다르다는 점에 있어서 차이가 있다. 이하에서는 도 11과 동일한 블록들에 대한 설명은 생략하고 상술한 차이점을 중심으로 설명한다.

I/Q 디인터리버 및 디로테이션 블록(15010)은 도 14에서 설명한 로테이션 및 I/Q 인터리버 블록(14020)의 역과정을 수행할 수 있다. 즉, I/Q 디인터리버 및 디로테이션 블록(15010)은 송신단에서 I/Q 인터리빙되어 전송된 I 및 Q 컴포넌트들에 대해 각각 디인터리빙을 수행할 수 있으며, 복원된 I/Q 컴포넌트들을 갖는 콤플렉스 심볼을 다시 디로테이션하여 출력할 수 있다.

I/Q 디인터리버 및 디로테이션 블록(15010)은 상술한 바와 같이 제 1 블록 내지 제 4 블록(15000-15300)에 공통적으로 적용될 수 있다. 이 경우, I/Q 디인터리버 및 디로테이션 블록(15010)이 PLS-프리/포스트 정보를 처리하기 위한 제 4 블록(15300)에 적용되는지 여부는 상술한 프리앰블을 통해 시그널링 될 수 있다.

컨스텔레이션 디매퍼 블록(15020)은 도 14에서 설명한 컨스텔레이션 매퍼 블록(14010)의 역과정을 수행할 수 있다. 즉, 컨스텔레이션 디매퍼 블록(15020)은 디로테이션을 수행하지 않고, 셀 디인터리빙된 데이터들에 대하여 디매핑을 수행할 수 있다.

MIMO 방식을 위한 제 3 블록(15200)은 도 15에 도시된 바와 같이, 콤플렉스 심볼 파싱 (complex symbol parsing) 블록(15210) 및 Q-블록 디인터리버 (Q-block deinterleaver) 블록(15220)을 포함할 수 있다.

콤플렉스 심볼 파싱 블록(15210)은 도 14에서 설명한 콤플렉스 심볼 생성 블록(14220)의 역과정을 수행할 수 있다. 즉, 콤플렉스 데이터 심볼을 파싱하고, 비트 데이터로 디매핑하여 출력할 수 있다. 이 경우, 콤플렉스 심볼 파싱 블록(15210)은 적어도 두 개의 경로를 통해 콤플렉스 데이터 심볼들을 입력받을 수 있다.

Q-블록 디인터리버 블록(15220)은 도 14에서 설명한 Q-블록 디인터리버 블록(14210)의 역과정을 수행할 수 있다. 즉, Q-블록 디인터리버 블록(15220)은 행-열 디인터리빙 (row-column deinterleaving)에 의해서 Q 사이즈 블록들을 복원한 뒤, 퍼뮤테이션된 각 블럭들의 순서를 원래의 순서대로 복원한 후, 패리티 디인터리빙을 통해서 패리티 비트들의 위치를 원래대로 복원하여 출력할 수 있다.

결과적으로 도 15에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 디매핑 앤 디코딩 모듈은 각 경로 별로 처리된 데이터 파이프 및 PLS 정보를 아웃풋 프로세서로 출력할 수 있다.

상술한 바와 같이 본 발명의 일 실시예에 따른 방송 신호 송신 장치 및 송신 방법은 동일한 RF 채널 내에서 서로 다른 방송 송수신 시스템의 신호를 멀티플렉싱하여 전송할 수 있으며, 본 발명의 일 실시예에 따른 방송 신호 수신 장치 및 수신 방법은 이에 대응하여 신호들을 처리할 수 있다. 따라서 본 발명의 일 실시예에 따른 방송 신호 송수신 시스템은 플렉서블 (flexible)한 방송 송수신 시스템을 제공할 수 있다.

도 16은 본 발명의 일 실시예에 따른 수퍼 프레임 구조를 나타낸 도면이다.

본 발명의 일 실시예에 따른 방송 신호 송신 장치는 방송 서비스와 관련된 데이터를 운반하는 복수의 수퍼 프레임들을 연속적으로 전송할 수 있다.

도 16에 도시된 바와 같이 하나의 수퍼 프레임(17000) 내에는 서로 다른 타입의 프레임들(17100)과 FEF(Future Extension Frame)(17110)가 시간 단위에서 멀티플렉싱 되어 전송될 수 있다. 상술한 바와 같이 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 동일한 RF 채널 내에서 서로 다른 방송 서비스의 신호를 프레임 단위로 멀티플렉싱하여 전송할 수 있다. 서로 다른 방송 서비스는 각 방송 서비스의 특성 및 목적에 따라 다른 수신 상태 (reception condition)이나 다른 커버리지 (different coverage)가 요구될 수 있다. 따라서 신호 프레임들은 서로 다른 방송 서비스의 데이터를 전송하기 위한 타입으로 구별될 수 있으며, 각 신호 프레임에 포함된 데이터는 서로 다른 전송 파라미터에 의해 처리될 수 있다. 또한 각 신호 프레임들은 각 신호 프레임이 전송하는 방송 서비스에 따라 서로 다른 FFT 사이즈, 가드 인터벌을 가질 수 있다. 도 16에 도시된 FEF(17110)는 향후 새로운 방송 서비스 시스템을 위해 사용될 수 있는 프레임이다.

본 발명의 일 실시예에 따른 서로 다른 타입의 신호 프레임들(17100)은 설계자의 의도에 따라 수퍼 프레임 내에 할당될 수 있다. 구체적으로, 본 발명의 일 실시예에 따른 신호 프레임들(17100)은 서로 다른 타입의 신호 프레임이 멀티플렉싱된 단위마다 반복적으로 수퍼 프레임 내에 할당 될 수도 있으며, 복수개의 같은 타입의 신호 프레임들이 연속적으로 할당된 이후에 다른 타입의 신호 프레임들이 연속적으로 할당되는 방식으로 수퍼 프레임 내에 할당될 수 있다. 이는 설계자의 의도에 따라 변경 가능하다.

또한 각 신호 프레임은 도 16에 도시된 바와 같이, 프리앰블(17200), 엣지 데이터 OFDM 심볼 (edge data OFDM symbol)(17210), 복수의 데이터 OFDM 심볼들 (data OFDM symbols)(17220)를 포함할 수 있다.

프리앰블(17200)은 신호 프레임과 관련된 시그널링 정보, 예를 들면 전송 파라미터 등을 전송할 수 있다. 즉, 프리앰블은 기본적인 PLS 데이터 (basic PLS data)를 전송할 수 있으며, 프레임의 시작 부분에 위치할 수 있다. 또한 프리앰블은 도 1에서 설명한 PLS 데이터등을 전송할 수 있다. 즉, 프리앰블은 기본적인 PLS 데이터만을 전송하는 심볼 또는 도 1에서 설명한 PLS 데이터를 모두 전송하는 심볼들을 모두 포함하는 개념으로 사용될 수 있다. 이는 설계자의 의도에 따라 변경 가능하다. 본 발명에서는 프리앰블을 통해 전송될 시그널링 정보를 프리앰블 시그널링 정보라고 호칭할 수 있다.

엣지 데이터 OFDM 심볼 (17210)은 프레임의 시작 또는 끝에 위치하는 OFDM 심볼로서 데이터 심볼의 모든 파일럿 캐리어 위치에 파일럿을 전송하기 위해 사용될 수 있다. 엣지 데이터 OFDM 심볼(17210)의 위치는 설계자의 의도에 따라 변경 가능하다.

복수의 데이터 OFDM 심볼들(17220)은 각 방송 서비스의 데이터를 전송할 수 있다.

도 16에 도시된 프리앰블(17200)은 각 신호 프레임의 시작을 나타내는 정보를 포함하고 있으므로, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 프리앰블(17200)을 디텍팅하여 해당 신호 프레임의 동기화를 수행할 수 있다. 또한 프리앰블(17200)은 주파수 동기를 위한 정보 및 신호 프레임을 디코딩하기 위한 기본적인 전송 파라미터들을 포함할 수 있다.

따라서 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 하나의 수퍼 프레임 내에서 멀티 플렉싱된 서로 다른 타입의 신호 프레임들을 수신하는 경우에도, 각 신호 프레임의 프리앰블을 디코딩하여, 신호 프레임을 구별하고, 필요한 방송 서비스를 획득할 수 있다.

즉, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 시간 영역에서 프리앰블(17200)을 디텍팅하여, 본 발명의 일 실시예에 따른 방송 신호 송수신 시스템에 해당하는 신호가 존재하는지 여부를 확인할 수 있다. 이후, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 프리앰블(17200)으로부터 신호 프레임의 동기 화를 위한 정보를 획득하고, 주파수 오프셋 등을 보상할 수 있다. 또한 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 프리앰블(17200)을 통해 전송되는 시그널링 정보를 디코딩하여 신호 프레임을 디코딩하기 위한 기본 전송 파라미터 등을 획득할 수 있다. 이후 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 해당 신호 프레임을 통해 전송되는 방송 서비스 데이터를 획득하기 위한 시그널링 정보를 디코딩하여 원하는 방송 서비스 데이터를 획득할 수 있다.

도 17은 본 발명의 일 실시예에 따른 프리앰블 삽입 블록을 나타낸 도면이다.

도 17은 도 7에서 설명한 프리앰블 삽입블록(7500)의 일 실시예를 나타내며, 도 16에서 설명한 프리앰블을 생성할 수 있다.

도 17에 도시된 바와 같이, 본 발명의 일 실시예에 따른 따른 프리앰블 삽입블록은 시그널링 시퀀스 선택 (signaling sequence selection) 블록(18000), 시그널링 시퀀스 인터리빙 (signaling sequence interleaving) 블록(18100), 매핑 (mapping) 블록(18200), 스크램블링 (scrambling) 블록(18300), 캐리어 할당 (carrier allocation) 블록(18400), 캐리어 할당 테이블 (carrier allocation table) 블록(18500), IFFT 블록(18600), 가드 삽입 (guard insertion) 블록(18700) 및 멀티플렉싱 블록(18800)을 포함할 수 있다. 각 블록은 설계자의 의도에 따라 변경되거나 프리앰블 삽입블록에 포함되지 않을 수 있다. 이하 각 블록의 동작을 중심으로 설명한다.

시그널링 시퀀스 선택 블록(18000)은 프리앰블을 통해 전송될 시그널링 정보를 입력받고, 시그널링 정보에 적합한 시그널링 시퀀스를 선택할 수 있다.

시그널링 시퀀스 인터리빙 블록(18100)은 시그널링 시퀀스 선택 블록(18000)에서 선택한 시그널링 시퀀스에 따라 입력된 시그널링 정보를 전송하는 시그널링 시퀀스들을 인터리빙 할 수 있다. 구체적인 내용은 후술한다.

매핑 블록(18200)은 인터리빙된 시그널링 정보를 모듈레이션 방식을 이용하여 매핑할 수 있다.

스크램블링 블록(18300)은 매핑된 데이터들을 스크램블링 시퀀스와 곱하여 출력할 수 있다.

캐리어 할당 블록(18400)은 스크램블링 블록(18300)에서 출력된 데이터를 캐리어 할당 테이블 블록(18500)에서 출력한 액티브 캐리어 위치 정보를 이용하여 해당 데이터를 정해진 carrier 위치에 배치할 수 있다.

IFFT 블록(18600)은 캐리어 할당 블록(18400)에서 출력된 c 캐리어에 배치된 데이터들을 시간 도메인의 OFDM 신호로 변환할 수 있다.

가드 삽입 블록(18700)은 변환된 OFDM 신호에 가드 인터벌을 삽입할 수 있다.

최종적으로, 멀티플렉싱 블록(18800)은 가드 삽입 블록(18700)에서 출력된 신호를 도 7에서 설명한 가드 시퀀스 삽입 블록(7400)에서 출력된 신호 c(t)와 멀티플렉싱하여 아웃풋 신호 p(t)를 출력할 수 있다. 아웃풋 신호 p(t)는 도 7에서 설명한 웨이브폼 프로세싱 블록(7600)에 입력될 수 있다.

도 18는 본 발명의 일 실시예에 따른 프리앰블의 구조를 나타낸 도면이다.

도 18에 도시된 프리앰블은 도 17에서 설명한 프리앰블 삽입블록에 의해 생성될 수 있다.

본 발명의 일 실시예에 따른 프리앰블은 타임 도메인 상의 프리앰블 신호의 구조로서, 스크램블링된 사이클릭 프레픽스 (scrambled cyclic prefix) 파트(19000) 및 OFDM 심볼 (19100)을 포함할 수 있다.

도 18에 도시된 스크램블링된 사이클릭 프레픽스 파트 (19000)은 OFDM 심볼 의 일부 혹은 전체를 스크램블링하여 생성될 수 있으며 가드 인터벌로 사용될 수 있다.

따라서 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 주파수 동기화를 수행할 수 없어서 수신한 방송 신호 내에 주파수 오프셋 (offset)이 존재하는 경우에도, 사이클릭 프레픽스 형태의 가드 인터벌을 이용하여 가드 인터벌 상관 연산(guard interval correlation)을 통해 프리앰블을 디택팅 할 수 있다.

또한 본 발명의 일 실시예에 따른 스크램블링된 사이클릭 프레픽스 형태의 가드 인터벌은 OFDM 심볼에 스크램블링 시퀀스(scrambling sequence), (또는 시퀀스)를 곱해서 생성될 수 있다. 본 발명의 일 실시예에 따른 스크램블링 시퀀스는 어떤 형태의 신호도 될 수 있으며 이는 설계자의 의도에 따라 변경 가능하다.

본 발명의 일 실시예에 따른 스크램블링된 사이클릭 프레픽스 형태의 가드 인터벌의 생성 방법은 다음과 같은 장점을 가질 수 있다.

첫째로, 노멀 OFDM 심볼 (Normal OFDM Symbol)과의 구분을 통한 용이한 프리앰블 검출이 가능하다는 점이다. 상술한 바와 같이, 스크램블링된 사이클릭 프레픽스 형태의 가드 인터벌의 경우, 일반적인 노멀 OFDM 심볼 과 달리 스크램블링 시퀀스에 의해 스크램블링되어 생성된다. 이 경우, 본 발명의 일 실시예에 따른 방송 신호 수신 장치가 가드 인터벌 상관 연산을 수행하는 경우, 노멀 OFDM 심볼에 의한 상관 최대값 또는 코릴레이션 피크(correlation peak)가 발생하지 않고 프리앰블에 의한 상관 최대값만 발생하기 때문에 용이하게 프리앰블을 검출할 수 있다.

두 번째로, 본 발명의 일 실시예에 따른 스크램블링된 사이클릭 프레픽스 형태의 가드 인터벌을 사용하는 경우, 위험한 지연 (dangerous delay) 문제를 예방할 수 있다. 예를 들어, OFDM 심볼의 주기 Tu 만큼 시간이 지연된 다중 경로 간섭이 존재하는 경우에는 방송 신호 수신 장치가 가드 인터벌 상관 연산을 수행하는 경우, 항상 다중 경로에 의한 상관 값이 존재하므로 프리앰블 검출 성능이 떨어질 수 있다. 하지만, 본 발명의 일 실시예에 따른 방송 신호 수신 장치가 가드 인터벌 상관 연산을 수행하는 경우, 상술한 바와 같이 스크램블링된 사이클릭 프레픽스에 의한 최대값 (peak)만 발생하기 때문에, 다중 경로에 의한 상관 값에 영향을 받지 않고 프리앰블을 검출할 수 있다.

마지막으로, Continuous Wave(CW) 간섭 (Interference)의 영향을 방지 할 수 있다는 점이다. 수신된 신호에 CW 간섭이 포함되어 있는 경우, 방송 신호 수신 장치가 가드 인터벌 상관 연산을 수행할 때, CW에 의한 DC 성분이 항상 존재하기 때문에 방송 신호 수신 장치의 신호 검출 성능 및 동기 성능이 저하될 수 있다. 하지만, 본 발명의 일 실시예에 따른 스크램블링된 사이클릭 프레픽스형태의 가드 인터벌을 사용하는 경우, CW에 의한 DC 성분이 스크램블링 시퀀스에 의해 평균이 되기 때문에 CW에 의한 영향을 받지 않을 수 있다.

도 19은 본 발명의 일 실시예에 따른 프리앰블 디텍터를 나타낸 도면이다.

도 19은 도 9에서 설명한 싱크로나이제이션 앤 디모듈레이션 모듈에 포함된 프리앰블 디텍터 (9300)의 일 실시예를 나타내며, 도 17에서 설명한 프리앰블을 디텍팅할 수 있다.

도 19에 도시된 바와 같이, 본 발명의 일 실시예에 따른 프리앰블 디텍터는 상관값 획득부 (correlation detector)(20000), FFT 블록(20100), ICFO (Integer carrier frequency offset) 추정부 (estimator)(20200), 캐리어 할당 테이블 블록(20300), 데이터 추출부 (data extractor)(20400) 및 시그널링 디코더 (20500)을 포함할 수 있다. 각 블록은 설계자의 의도에 따라 변경되거나, 프리앰블 디텍터에 포함되지 않을 수 있다. 이하 각 블록의 동작을 중심으로 설명한다.

상관값 획득부 (20000)은 상술한 프리앰블을 검출하고 프레임 동기, OFDM symbol 동기, 타이밍 정보 및 FCFO(Fractional frequency offset)를 추정하여 출력할 수 있다. 구체적인 내용은 후술한다.

FFT 블록(20100)은 상관값 획득부 (20000)에서 출력된 타이밍 정보를 이용하여 프리앰블에 포함된 OFDM 심볼 부분을 주파수 영역으로 변환할 수 있다.

ICFO 추정부(20200)는 캐리어 할당 테이블 블록(20300)에서 출력된 액티브 캐리어들의 위치 정보를 입력받고 ICFO 정보를 추정하여 출력할 수 있다.

데이터 추출부(20400)는 ICFO estimator(20200)로부터 출력된 ICFO 정보를 수신하여 액티브 캐리어들에 할당된 시그널링 정보를 추출할 수 있으며, 시그널링 디코더 (20500)는 추출된 시그널링 정보를 디코딩할 수 있다.

따라서 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 상술한 과정을 통해 프리앰블을 통해 전송되는 시그널링 정보를 획득할 수 있다.

도 20은 본 발명의 일 실시예에 따른 상관값 획득부 를 나타낸 도면이다.

도 20은 도 19에서 설명한 상관값 획득부 (20000)의 일 실시예를 나타낸다. 본 발명의 일 실시예에 따른 상관값 획득부 는 딜레이 (delay) 블록(21000), 콘쥬게이트 (conjugate) 블록(21100), 곱셈기, 코릴레이터 (correlator) 블록(21200), 피크 서치 (peak search) 블록(21300) 및 FCFP 추정부 (estimator) 블록(21400)을 포함할 수 있다. 이하 각 블록의 동작을 중심으로 설명한다.

상관값 획득부의 딜레이 블록(21000)은 입력된 신호 r(t)를 프리앰블 내의 OFDM 심볼의 기간 (duration) Tu만큼 지연시킬 수 있다.

이후, 콘쥬게이트 블록(21100)은 지연된 신호 r(t)에 대해 콘쥬게이팅 (conjugating) 연산을 수행할 수 있다.

곱셈기는 콘쥬게이팅 (conjugating) 연산이 수행된 r(t)와 r(t)를 곱하여 신호 m(t)를 출력할 수 있다.

이후 코릴레이터 블록(21200)은 입력된 신호 m(t)와 스크램블링 시퀀스에 대해 상관(correlation) 연산을 수행하여 디스크램블링된 신호 c(t)를 생성할 수 있다.

이후 피크 서치 블록(21400)은 코릴레이터 블록(21200)에서 출력된 신호 c(t)의 최대값(peak)을 검출할 수 있다. 이 경우, 프리앰블에 포함된 스크램블링된 사이클릭 프레픽스는 스크램블링 시퀀스에 의해 디스크램블링되므로, 스크램블링된 사이클릭 프레픽스의 peak값이 발생할 수 있다. 하지만 스크램블링된 사이클릭 프레픽스 외의 다른 OFDM 심볼이나 다중경로 (multipath)에 의한 성분들은 스크램블링 시퀀스에 의해 스크램블링되므로 최대값이 발생하지 않는다. 따라서 피크 서치 블록(21300)은 용이하게 신호 c(t)의 최대값을 검출할 수 있다.

FCFP 추정부 블록(21400)은 수신한 신호의 프레임 동기 및 OFDM 심볼 동기를 획득하고 최대값 위치의 상관 값으로부터 FCFO 정보를 추정 하여 출력할 수 있다.

상술한 바와 같이 본 발명의 일 실시예에 따른 스크램블링 시퀀스는 어떤 형태의 신호도 될 수 있으며 이는 설계자의 의도에 따라 변경 가능하다.

도 21 내지 25는 처프-라이크(chirp-like) 시퀀스, 밸런스드 m-시퀀스(balanced m-sequence), 자도프 추(Zadoff-Chu) 시퀀스 및 바이너리 처프-라이크 시퀀스는 본 발명의 실시예에 따른 스크램블링 시퀀스로서 이용될 때 얻어지는 결과를 나타낸다.

이하 각 도면을 설명한다.

도 21는 본 발명의 일 실시예에 따른 스크램블링 시퀀스를 사용한 결과를 나타낸 그래프를 도시한 도면이다.

도 21는 본 발명의 일 실시예에 따른 스크램블링 시퀀스가 CL 시퀀스인 경우의 사용 결과를 나타낸 그래프이다. 본 발명의 일 실시예에 따른 CL 시퀀스 는 다음의 수학식 1에 의해 계산될 수 있다.

수학식 1에 도시된 바와 같이, CL 시퀀스는 4개의 각각 서로 다른 주파수의 사인 곡선(sinusoid)를 한 주기씩 연결하여 생성될 수 있다.

도 21의 (a)는 본 발명의 일 실시예에 따른 CL 시퀀스의 파형 또는 웨이브폼(waveform)을 나타낸 그래프이다.

도 21의 (a)의 그래프에 나타난 파형 중 첫번째 파형(22000)은 CL 시퀀스의 실수부를 의미하며 두번째 파형(22100)은 CL 시퀀스의 허수부를 의미한다. 본 발명의 일 실시예에 따른 chirp-like 시퀀스의 길이는 1024 샘플이며 실수부와 허수부 시퀀스의 평균은 각각 0이다.

도 21의 (b)는 CL 시퀀스를 사용한 경우, 도 19 내지 도 20에서 설명한 코릴레이터 블록에서 출력된 신호 c(t)의 파형을 나타낸 그래프이다.

CL 시퀀스는 주기가 서로 다른 신호들로 구성되어 있기 때문에, 위험한 지연 (dangerous delay) 문제가 발생하지 않는다. 또한 CL 시퀀스의 상관관계 특성은 가드 인터벌 상관과 유사하여 기존 방송 송수신 시스템의 프리앰블과 명확히 대비되기 때문에, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 프리앰블을 용이하게 검출할 수 있다. 또한, CL 시퀀스는 정확한 심볼 타이밍 정보를 제공할 수 있으며, m-시퀀스 등의 DL 시퀀스 (delta-like correlation) 특성을 나타내는 시퀀스에 비해 다중 경로 채널에서 잡음에 대한 내성이 강하다는 장점을 가지고 있다. 또한, CL 시퀀스를 이용하여 스크램블링을 수행하는 경우, 원 신호 대비 대역폭의 증가가 적은 신호를 생성할 수 있다.

도 22은 본 발명의 다른 실시예에 따른 스크램블링 시퀀스를 사용한 결과를 나타낸 그래프를 도시한 도면이다.

도 22은 본 발명의 다른 실시예에 따른 스크램블링 시퀀스가 상술한 밸런스트 m-시퀀스인 경우의 사용 결과를 나타낸 그래프이다. 본 발명의 일 실시예에 따른 밸런스트 m-시퀀스는 다음의 수학식 2에 의해 계산될 수 있다.

본 발명의 밸런스트 m-시퀀스는 1023 샘플 길이를 갖는 m-시퀀스에 '+1' 값을 갖는 하나의 샘플을 추가하여 생성되는 것을 일 실시예로 할 수 있다. 또한 본 발명의 밸런스트 m-시퀀스의 길이는 1024 샘플이며 평균값은 '0'인 것을 일 실시예로 할 수 있다. 이는 설계자의 의도에 따라 변경 가능하다.

도 22의 (a)는 본 발명의 일 실시예에 따른 밸런스트 m-시퀀스의 파형을 나타낸 그래프이며, 도 22의 (b)는 밸런스트 m-시퀀스를 사용한 경우, 도 19 내지 도 20에서 설명한 코릴레이터 블록에서 출력된 신호 c(t)의 파형을 나타낸 그래프이다.

본 발명의 일 실시예에 따른 밸런스트 m-시퀀스를 사용하는 경우, 프리앰블 상관관계 특성이 델타 (delta) 함수처럼 나타므로, 본 발명의 일 실시예에 따른 수신 장치는 수신한 신호에 대하여 용이하게 심벌 동기를 수행할 수 있다.

도 23는 본 발명의 또 다른 실시예에 따른 스크램블링 시퀀스를 사용한 결과를 나타낸 그래프를 도시한 도면이다.

도 23는 본 발명의 다른 실시예에 따른 스크램블링 시퀀스가 ZC 시퀀스인 경우의 사용 결과를 나타낸 그래프이다. 본 발명의 일 실시예에 따른 ZC 시퀀스는 다음의 수학식 3에 의해 계산될 수 있다.

본 발명의 ZC 시퀀스의 길이는 1023샘플, u값은 23인 것을 일 실시예로 할 수 있다. 이는 설계자의 의도에 따라 변경 가능하다.

도 23의 (a)는 본 발명의 일 실시예에 따른 ZC 시퀀스를 사용한 경우, 도 19 내지 도 20에서 설명한 코릴레이터 블록에서 출력된 신호 c(t)의 파형을 나타낸 그래프이다.

또한, 도 23의 (b)는 본 발명의 일 실시예에 따른 ZC 시퀀스의 인-페이즈 파형 (In-phase waveform)을 나타낸 그래프이며, 도 23의 (c)는 본 발명의 일 실시예에 따른 ZC 시퀀스의 Q-페이즈 파형 (quadrature phase waveform)을 나타낸 그래프이다.

본 발명의 일 실시예에 따른 ZC 시퀀스를 사용하는 경우, 프리앰블 상관관계 특성이 델타 함수처럼 나타므로, 본 발명의 일 실시예에 따른 수신 장치는 수신한 신호에 대하여 용이하게 심벌 동기를 수행할 수 있다, 또한, 수신한 신호의 포락선 (envelope)이 주파수 영역과 시간 영역에서 모두 일정하게 나타난다는 장점이 있다.

도 24는 본 발명의 다른 실시예에 따른 스크램블링 시퀀스가 이용될 때 얻어지는 결과를 나타내는 도면이다. 도 24의 그래프는 바이너리 처프-라이크 시퀀스의 파형을 나타낸다. 바이너리 처프-라이크 시퀀스는 본 발명에 따른 스크램블링 시퀀스로서 사용될 수 있는 신호의 실시예이다.

바이너리 처프-라이크 시퀀스는 수학식 4로 표현될 수 있다. 수학식 4로 표현된 신호는 바이너리 처프-라이크 시퀀스의 실시예이다.

바이너리 처프-라이크 시퀀스는 상술한 처프-라이크 시퀀스를 구성하는 각각의 신호 값의 실수부 및 허수부가 "1" 및 "-1"의 2개의 값만을 갖도록 양자화된 시퀀스이다. 본 발명의 다른 실시예에 따른 바이너리 처프-라이크 시퀀스는 "-0.707 (-1 나누기 2의 제곱근)" 및 "0.707 (1 나누기 2의 제곱근)"의 2개의 신호 값만을 갖는 실수부 및 허수부를 가질 수 있다. 바이너리 처프-라이크 시퀀스의 실수부 및 허수부의 양자화된 값은 설계자에 의해 변경될 수 있다. 수학식 4에서, i[k]는 시퀀스를 구성하는 각 신호의 실수부를 나타내고 q[k]는 시퀀스를 구성하는 각 신호의 허수부를 나타낸다.

바이너리 처프-라이크 시퀀스는 다음과 같은 이점을 갖는다. 먼저, 바이너리 처프-라이크 시퀀스는 상이한 주기를 갖는 신호로 구성되기 때문에 위험한 지연을 생성하지 않는다. 두번째로, 바이너리 처프-라이크 시퀀스는 보호 구간 상관(guard interval correlation)과 유사한 상관 특성을 갖고, 따라서, 종래의 방송 시스템들과 비교하여 정확한 심볼 타이밍 정보를 제공하고 m-시퀀스 등의 델타-라이크(delta-like) 상관 특성을 갖는 시퀀스보다 다경로 채널에 대한 더 높은 잡음 저항을 갖는다. 세번째로, 바이너리 처프-라이크 시퀀스를 이용하여 스크램블링이 수행될 때, 본래의 신호와 비교하여 대역폭이 덜 증가한다. 네번째로, 바이너리 처프-라이크 시퀀스가 바이너리 레벨 시퀀스이므로, 바이너리 처프-라이크 시퀀스가 이용될 때 감소된 복잡도를 갖는 수신기가 설계될 수 있다.

바이너리 처프-라이크 시퀀스의 파형을 나타내는 그래프에서, 실선은 실수부에 대응하는 파형을 나타내고 점선은 허수부에 대응하는 파형을 나타낸다. 바이너리 처프-라이크 시퀀스의 실수부 및 허수부의 파형은 처프-라이크 시퀀스와 다르게 구형파(square wave)에 대응한다.

도 25는 본 발명의 다른 실시예에 따른 스크램블링 시퀀스가 이용될 때 얻어지는 결과를 나타내는 그래프이다. 그래프는 바이너리 처프-라이크 시퀀스가 이용될 때 상술한 상관기 블록으로부터 출력되는 신호(c(t))의 파형을 나타낸다. 그래프에서, 피크는 순환 전치(cyclic prefix)에 따른 상관 피크일 수 있다.

도 17을 참조하여 상술한 바와 같이, 본 발명의 실시예에 따른 프리엠블 삽입 블록에 포함되는 시그널링 시퀀스 인터리빙 블록(18100)은 시그널링 시퀀스 선택 블록(18000)에 의해 선택된 시그널링 시퀀스에 따른 입력 시그널링 정보를 송신하기 위하여 시그널링 시퀀스를 인터리빙할 수 있다.

이하에서는 본 발명의 일 실시예에 따른 시그널링 시퀀스 인터리빙 블록(18100)이 프리앰블의 주파수 영역의 구조에 있어서, 시그널링 정보를 인터리빙하는 방법을 설명한다.

도 26는 본 발명의 일 실시예에 따른 시그널링 정보의 인터리빙 과정을 나타낸 도면이다.

도 17에서 설명한 본 발명의 일 실시예에 따른 프리앰블은 1K 심볼의 크기를 가질 수 있으며, 1K symbol을 구성하는 캐리어들 중 384 액티브 캐리어들만이 사용될 수 있다. 이는 프리앰블의 크기나 사용되는 액티브 캐리어들의 개수는 설계자의 의도에 따라 변경 가능하다. 본 발명의 일 실시예에 따른 프리앰블을 통해 전송되는 시그널링 데이터는 S1, S2로 호칭되는 두 개의 시그널링 필드들을 포함할 수 있다.

또한 도 26에 도시된 바와 같이 본 발명의 일 실시예에 따른 프리앰블을 통해 전송되는 시그널링 정보는 S1 의 비트 시퀀스들과 S2 의 비트 시퀀스들을 통해 전송될 수 있다.

본 발명의 일 실시예에 따른 S1의 비트 시퀀스들과 S2의 비트 시퀀스들은 프리앰블에 포함된 각각 독립적인 시그널링 정보 (또는 signaling field)를 전송하기 위해 액티브 캐리어들에 할당될 수 있는 시그널링 시퀀스들이다.

구체적으로, S1은 3 비트의 시그널링 정보를 전송할 수 있으며, 동일한 64 비트 시퀀스가 두 번 반복되는 구조로 구성될 수 있다. 또한, S1은 S2의 앞과 뒤에 배치될 수 있다. S2는 256 비트의 단일 시퀀스로서 4 비트의 시그널링 정보를 전송할 수 있다. 본 발명의 S1 및 S2의 비트 시퀀스들은 0부터 시작하는 순차적인 숫자 값으로 표현되는 것을 일 실시예로 할 수 있다. 따라서 S1의 첫번째 비트 시퀀스는 도 26에 도시된 바와 같이 S1(0)으로 표현될 수 있으며, S2의 첫번째 비트 시퀀스는 S2(0)으로 표현될 수 있다. 이는 설계자의 의도에 따라 변경 가능하다.

S1은 도 16에서 설명한 수퍼 프레임 내에 포함된 각 신호 프레임을 식별하기 위한 정보, 예를 들면 SISO 처리된 신호 프레임, MISO 처리된 신호 프레임 또는 FEF 임을 나타내는 정보 등을 전송할 수 있다. 또한 S2는 현재 신호 프레임의 FFT size에 관한 정보 또는 하나의 수퍼 프레임 내에 멀티플렉싱된 프레임들이 동일한 타입인지 여부를 나타내는 정보 등을 전송할 수 있다. 이는 설계자의 의도에 따라 변경 가능하다.

도 26에 도시된 바와 같이, 본 발명의 일 실시예에 따른 시그널링 시퀀스 인터리빙 블록(18100)은 S1과 S2들을 주파수 영역에서 기설정된 위치에 해당하는 액티브 캐리어들에 순차적으로 배치할 수 있다.

본 발명의 캐리어는 384개이며, 0부터 시작하는 순차적인 숫자 값으로 표현되는 것을 일 실시예로 할 수 있다. 따라서 본 발명의 일 실시예에 따른 첫번째 캐리어는 도 26에 도시된 바와 같이, a(0)으로 표현될 수 있다. 또한 도 26에 도시된 색처리 되지 않은 액티브 캐리어들은 384개의 액티브 캐리어들 중 S1 또는 S2가 배치(또는 할당)되지 않는 널 캐리어들이다.

도 26에 도시된 바와 같이, a(0)부터 a(63)의 액티브 캐리어들 중 널 캐리어들을 제외한 액티브 캐리어들에는 S1의 비트 시퀀스들이 배치될 수 있으며, a(64)부터 a(319)의 캐리어들 중 널 캐리어들을 제외한 액티브 캐리어들에는 S2의 비트 시퀀스들이 배치될 수 있으며, a(320)부터 a(383)까지의 캐리어들 중 널 캐리어들을 제외한 액티브 캐리어들에는 다시 S1 비트 시퀀스들이 배치될 수 있다.

도 26에 도시된 인터리빙 방법은 다중 경로 간섭에 의해 주파수 선택적 페이딩이 발생할 경우, 페이딩 구간이 특정 시그널링 정보가 할당된 영역에 집중되면 수신 장치가 페이딩의 영향을 받은 특정 시그널링 정보를 디코딩 하지 못할 확률이 발생할 수 있다.

도 27은 본 발명의 다른 실시예에 따른 시그널링 정보의 인터리빙 과정을 나타낸 도면이다.

도 27은 도 26에서 설명한 시그널링 정보의 인터리빙 과정의 다른 실시예로서, 도 26와 달리 본 발명의 일 실시예에 따른 프리앰블을 통해 전송되는 시그널링 정보가 S1의 비트 시퀀스들, S2의 비트 시퀀스들 및 S3의 비트 시퀀스들을 통해 전송될 수 있다. 본 발명의 일 실시예에 따른 프리앰블을 통해 전송되는 시그널링 데이터는 S1, S2, S3로 호칭되는 세 개의 시그널링 필드들을 포함할 수 있다.

도 26에서 설명한 바와 같이 본 발명의 일 실시예에 따른 S1, S2 및 S3는 프리앰블에 포함된 각각 독립적인 시그널링 정보 (또는 시그널링 필드)를 전송하기 위해 액티브 캐리어들에 할당될 수 있는 시그널링 시퀀스들이다.

구체적으로, S1, S2 및 S3는 각각 3비트의 시그널링 정보를 전송할 수 있으며, 각각 동일한 64 비트 시퀀스가 두 번 반복되는 구조로 구성될 수 있다. 따라서 도 26의 실시예에 비해 2비트의 시그널링 정보를 더 전송할 수 있다.

또한, S1 및 S2는 도 25에서 설명한 시그널링 정보를 각각 전송할 수 있으며, S3는 가드 인터벌 길이 (또는 가드 길이)에 관한 시그널링 정보를 전송할 수 있다. 이는 설계자의 의도에 따라 변경 가능하다.

또한 도 27에 도시된 바와 같이, S1, S2 및 S3의 비트 시퀀스들은 0부터 시작하는 순차적인 숫자 값, 즉, S1(0)..등으로 표현될 수 있다. 또한, 도 27에 도시된 바와 같이, 본 발명의 캐리어는 384개이며, 0부터 시작하는 순차적인 숫자 값, 즉, b(0)..등으로 표현되는 것을 일 실시예로 할 수 있다. 이는 설계자의 의도에 따라 변경 가능하다.

도 27에 도시된 바와 같이, S1, S2 및 S3는 주파수 영역에서 정해진 위치의 액티브 캐리어에 서로 번갈아 가며 순차적으로 배치될 수 있다.

구체적으로 b(0)부터 b(383)의 액티브 캐리어들 중 널 캐리어들을 제외한 액티브 캐리어들에는 S1, S2 및 S3의 비트 시퀀스들이 다음과 같은 수학식 4에 의해 순차적으로 배치될 수 있다.

도 27에 도시된 인터리빙 방법은 도 26에 도시된 인터리빙 방법보다, 더 큰 용량의 시그널링 정보를 전송할 수 있으며, 다중 경로 간섭에 의해 주파수 선택적 페이딩이 발생하더라도 페이딩 구간이 모든 시그널링 정보가 할당된 영역에 고르게 분산 될 수 있기 때문에, 수신 장치는 전체적인 시그널링 정보를 균일하게 디코딩할 수 있다.

도 28은 본 발명의 일 실시예에 따른 시그널링 디코더를 나타낸 도면이다.

도 28에 도시된 시그널링 디코더는 도 19에서 설명한 시그널링 디코더의 일 실시예로서, 디스크램블러 (descrambler)(27000), 디매퍼 (demapper)(27100), 시그널링 시퀀스 디인터리버 (signaling sequence deinterleaver)(27200) 및 ML 디텍터 (maximum likelihood detector)(27300)을 포함할 수 있다.

이하 각 블록의 동작을 중심으로 설명한다.

디스크램블러(27000)는 데이터 추출부에서 출력한 신호에 대해 디스크램블링을 수행할 수 있다. 이 경우, 디스크램블러(27000)는 데이터 추출부에서 출력한 신호와 스크램블링 시퀀스를 곱하여 디스크램블링을 수행할 수 있다. 본 발명의 일 실시예에 따른 스크램블링 시퀀스는 도 21 내지 도 25에서 설명한 시퀀스 중 어느 하나에 해당할 수 있다.

이후, 디매퍼(27100)는 디스크램블러(27000)에서 출력한 신호에 대해 디매핑을 수행하여 소프트 밸류 (soft value)를 갖는 시퀀스들을 출력할 수 있다.

시그널링 시퀀스 디인터리버 (27200)는 도 25 내지 도 26에서 설명한 인터리빙 방식의 역과정에 해당하는 디인터리빙을 수행하여 서로 균일하게 섞인 시퀀스들을 원래의 연속적인 시퀀스들로 순서를 재배치하여 출력할 수 있다.이후, ML 디텍터 (27300)는 출력된 시퀀스들을 이용해서 전송된 프리앰블 시그널링 정보에 대해 디코딩을 수행할 수 있다.

도 29은 본 발명의 일 실시예에 따른 시그널링 디코더의 성능을 나타낸 그래프이다.

도 29은 동기가 완벽하고, 1 샘플 딜레이, 0dB, 270 디그리 앵글 고스트 (degree single ghost)가 존재하는 경우의 시그널링 디코더의 성능을 정확한 디코딩을 수행할 가능성 및 SNR 간의 관계로서 나타낸 그래프이다.

구체적으로, 제 1 내지 제 3 그래프들(28000)은 도 26에서 설명한 인터리빙 방식, 즉, S1, S2 및 S3 들을 순차적으로 액티브 캐리어들에 할당하여 전송한 경우, 시그널링 디코더의 디코딩 성능을 S1, S2 및 S3 마다 각각 나타낸 그래프들이다. 또한 제 4 내지 제 6 그래프들(28100)은 도 27에서 설명한 인터리빙 방식, 즉, S1, S2 및 S3 들을 주파수 영역에서 정해진 위치의 액티브 캐리어에 서로 번갈아 가며 순차적으로 배치하여 전송한 경우 시그널링 디코더의 디코딩 성능을 S1, S2 및 S3 마다 각각 나타낸 그래프들이다. 도 29에 도시된 바와 같이, 도 26의 인터리빙 방식에 따라 처리된 신호를 디코딩하는 경우, 페이딩의 영향을 많이 받은 위치의 시그널링 디코딩 성능과 페이딩의 영향을 받지 않은 부분의 시그널링 디코딩 성능의 차이가 많이 나타남을 알 수 있다. 그러나 도 27의 인터리빙 방식에 따라 처리된 신호를 디코딩하는 경우, S1, S2 및 S3에 대한 시그널링 디코딩 성능이 모두 균일한 것을 알 수 있다.

도 30는 본 발명의 다른 실시예에 따른 프리앰블 삽입 블록을 나타낸 도면이다.

도 30는 도 11 에서 설명한 프리앰블 삽입 블록(7500)의 다른 실시예를 나타낸다.

도 30에 도시된 바와 같이 본 발명의 일 실시예에 따른 프리앰블 삽입 블록은 RM 인코더 (Reed Muller Encoder)(29000), 데이터 포맷터 (data formatter)(29100), 사이클릭 딜레이 (cyclic delay) 블록(29200), 인터리버 (interleaver)(29300), DQPSK(Differential Quadrature Phase Shift Keying)/DBPSK(Differential Binary Phase Shift Keying) 매퍼 (mapper)(29400), 스크램블러 (29500), 캐리어 할당 블록(29600), 캐리어 할당 테이블 블록(29700), IFFT 블록(29800), 스크램블링된 가드 삽입 (scrambled guard insertion) 블록(29900), 프리앰블 반복부 (preamble repeater)(29910) 및 멀티플렉싱 블록(29920)을 포함할 수 있다. 각 블록은 설계자의 의도에 따라 변경되거나 프리앰블 삽입 블록에 포함되지 않을 수 있다. 이하 각 블록의 동작을 중심으로 설명한다.

RM 인코더 (29000)는 프리앰블을 통해 전송될 시그널링 정보를 입력받고, 입력된 시그널링 정보에 대해 RM 인코딩 (Reed Muller encoding)을 수행할 수 있다. RM 인코딩을 수행하는 경우, 기존의 직교 시퀀스 (orthogonal sequence)를 이용한 시그널링 또는 도 17에서 설명한 시퀀스를 이용한 시그널링 보다 성능이 향상될 수 있다.

데이터 포맷터 (29100)는 RM 인코딩이 수행된 시그널링 정보의 비트들을 입력받고, 입력된 비트들을 반복 및 배치하기 위한 포맷팅을 수행할 수 있다.

이후, DQPSK/DBPSK 매퍼(29400)는 포맷팅된 시그널링 정보의 비트들을 DBPSK나 DQPSK로 매핑하여 매핑된 시그널링 정보를 출력할 수 있다.

DQPSK/DBPSK 매퍼(29400)가 포맷팅된 시그널링 정보의 비트들을 DBPSK로 매핑하는 경우, 사이클릭 딜레이 블록(29200)의 동작은 생략될 수 있다. 또한 인터리버(29300)는 포맷팅된 시그널링 정보의 비트들을 입력받고, 입력된 포맷팅된 시그널링 정보의 비트들에 대해 프리퀀스 인터리빙을 수행하여 인터리빙된 데이터들을 출력할 수 있다. 이 경우, 설계자의 의도에 따라 인터리버(29300)의 동작은 생략될 수 있다.

DQPSK/DBPSK 매퍼(29400)가 포맷팅된 시그널링 정보의 비트들을 DQPSK로 매핑 할 경우 데이터 포맷터 (29100)는 도 30에 도시된 I 경로를 통해 포맷팅된 시그널링 정보의 비트들을 인터리버(29300)로 출력할 수 있다. 또한, 사이클릭 딜레이 블록(29200)은 데이터 포맷터 (29100)에서 출력된 포맷팅된 시그널링 정보의 비트들에 대해 사이클릭 딜레이를 수행한 뒤 도 30에 도시된 Q 경로를 통해 인터리버(29300)로 출력할 수 있다. 사이클릭 Q-딜레이 를 수행하는 경우, 주파수 선택 페이딩 채널 (frequency selective fading channel)에서의 성능이 향상된다는 장점이 있다.

인터리버(29300)는 I 경로 및 Q 경로를 통해 입력받은 시그널링 정보 및 사이클릭 Q-딜레이된 시그널링 정보들에 대해 프리퀀시 인터리빙 을 수행하여 인터리빙된 정보를 출력할 수 있다. 이 경우, 설계자의 의도에 따라 인터리버(29300)의 동작은 생략될 수 있다.

이하의 수학식 5 및 6은 DQPSK/DBPSK 매퍼(29400)가 입력된 시그널링 정보를 DQPSK로 매핑 하는 경우와 DBPSK로 매핑 하는 경우의 입력 정보 및 출력 정보의 관계 또는 매핑 규칙을 나타낸 수학식이다.

도 30에 도시된 바와 같이 설명의 편의를 위하여 본 발명에서는 DQPSK/DBPSK 매퍼(29400)의 입력 정보는 si[n] 및 sq[n]로 표현될 수 있으며, DQPSK/DBPSK 매퍼(29400)의 출력 정보를 mi[n] 및 mq[n]로 표현할 수 있다.

스크램블러(29500)는 DQPSK/DBPSK 매퍼(29400)에서 출력된 매핑된 시그널링 정보를 입력받고. 입력된 시그널링 정보를 스크램블링 시퀀스와 곱하여 출력할 수 있다.

캐리어 할당 블록(29600)은 캐리어 할당 테이블 블록(29700)에서 출력된 위치 정보를 이용하여 스크램블러 (29500)에서 처리된 시그널링 정보를 정해진 캐리어 위치에 배치할 수 있다.

IFFT 블록(29800)은 캐리어 할당 블록(29600)에서 출력된 캐리어들을 시간 도메인의 OFDM 신호로 변환할 수 있다.

스크램블링된 가드 삽입 블록(29900)은 가드 인터벌을 삽입하여 프리앰블을 생성할 수 있다. 본 발명의 일 실시예에 따른 가드 인터벌은 도 18에서 설명한 scrambled cyclic prefix 형태의 가드 인터벌이 될 수 있으며, 도 18에서 설명한 방식에 따라 생성될 수 있다.

프리앰블 반복부(29910)는 프리앰블을 하나의 신호 프레임 내에 반복 배치할 수 있다. 본 발명의 일 실시예에 따른 프리앰블은 도 18에서 설명한 프리앰블의 구조를 가질 수 있으며, 설계자의 의도에 따라 하나의 신호 프레임을 통해 한번만 전송될 수도 있다.

프리엠블 리피터(29910)가 반복적으로 하나의 신호 프레임 내의 프리엠블을 할당할 때, 프리엠블의 OFDM 심볼 영역 및 스크램블링된 순환 전치 영역은 서로 분리될 수 있다. 프리엠블은 상술한 바와 같이 스크램블링된 순환 전치 영역 및 OFDM 심볼 영역을 포함할 수 있다. 명세서에서, 프리엠블 리피터(29910)에 의해 반복적으로 할당된 프리엠블은 또한 프리엠블이라 할 수 있다. 반복된 프리엠블 구조는 OFDM 심볼 영역 및 스크램블링된 순환 전치 영역이 교호로 반복되는 구조일 수 있다. 그렇지 않으면, 반복되는 프리엠블 구조는 OFDM 심볼 영역이 할당되고, 스크램블링된 전치(prefix) 영역이 연속적으로 2회 이상 할당된 후, OFDM 심볼 영역이 할당되는 구조일 수 있다. 또한, 반복된 프리엠블 구조는 스크램블링된 순환 전치 영역이 할당되고, OFDM 심볼 영역이 연속적으로 2회 이상 할당된 후 스크램블링된 순환 전치 영역이 할당된 구조일 수 있다. 프리엠블 검출 성능 레벨은 OFDM 심볼 영역 또는 스크램블링된 순환 전치 영역의 반복 회수 및 OFDM 심볼 영역 및 스크램블링된 순환 전치 영역이 할당된 위치를 조절함으로써 제어될 수 있다.

동일한 프리앰블이 한 프레임 내에서 여러 번 반복 배치되는 경우, 방송 신호 수신 장치는 low SNR 상황에서도 안정적으로 프리앰블을 검출하여 시그널링 정보의 디코딩을 수행할 수 있다.

멀티플렉싱 블록(29920)은 프리앰블 반복부(29910)에서 출력된 신호와 도 7에서 설명한 Guard sequence insertion 블록(7400)에서 출력된 신호 c(t)를 멀티플렉싱하여 아웃풋 신호 p(t)를 출력할 수 있다. 아웃풋 신호 p(t)는 도 7에서 설명한 waveform processing 블록(7600)에 입력될 수 있다.

도 31은 본 발명의 일 실시예에 따른 프리앰블 내 시그널링 데이터의 구조를 나타낸 도면이다.

구체적으로, 도 31는 본 발명의 일 실시예에 따른 프리앰블을 전송되는 시그널링데이터의 구조를 주파수 도메인에서 나타낸 도면이다.

도 31의 (a) 및 도 31의 (b)는 도 30에서 설명한 데이터 포맷터 (29100)에서 RM 인코더 (29000)에서 수행한 RM 인코딩의 코드 블록의 길이에 따라 데이터를 반복 또는 배치한 실시예를 나타낸 도면이다.

데이터 포맷터 (29100)는 RM 인코더 (29000)에서 출력된 시그널링 정보를 code block의 길이에 따라 액티브 캐리어의 개수에 맞도록 반복하거나 그대로 배치할 수 있다. (a) 및 (b)는 액티브 캐리어의 개수가 384개인 경우의 실시예에 해당한다.

따라서, 리드 뮬러(Reed Muller) 인코더(29000)가 (a)에 도시된 바와 같이 64비트 블록의 리드 뮬러 인코딩을 수행할 때, 데이터 포맷터(29100)는 동일한 데이터를 6번 반복할 수 있다. 이 경우, 일차 리드 뮬러 코드가 리드 뮬러 인코딩에 사용되면, 시그널링 데이터는 7비트일 수 있다.

리드 뮬러 인코더(29000)가 (b)에 도시된 바와 같이 256 비트 블록의 리드 뮬러 인코딩을 수행할 때, 데이터 포맷터(29100)는 256 비트 코드 블록의 전반(former) 128비트 또는 후반(later) 124비트를 반복하거나 128개의 짝수 비트 또는 124개의 홀수 비트를 반복할 수 있다. 이 경우, 일차 리드 뮬러 코드가 리드 뮬러 인코딩에 사용되면, 시그널링 데이터가 8비트일 수 있다.

도 30에서 상술한 바와 같이, 데이터 포맷터 (29100)에서 포맷팅된 시그널링정보는 사이클릭 딜레이 블록(29200) 및 인터리버(29300)에서 처리되거나 혹은 처리되지 않고 DQPSK/DBPSK 매퍼(29400)에서 매핑된 후, 스크램블러 (29500)에서 scrambling되어 캐리어 할당 블록(29600)로 입력될 수 있다.

도 31의 (c)는 캐리어 할당 블록(29600)에서 시그널링 정보를 액티브 캐리어들에 할당하는 방법의 일 실시예를 나타낸 도면이다. b(n)은 데이터가 할당되기 위한 캐리어들로서, 본 발명은 캐리어들의 개수가 384개인 것을 일 실시예로 할 수 있다. 또한 도 31의 (c)에 도시된 캐리어들 중 색 처리된 캐리어들은 액티브 캐리어들을 의미하며, 색처리 되지 않은 캐리어들은 널 캐리어들을 의미한다. 도 31의 (c)에 도시된 액티브 캐리어들의 위치는 설계자의 의도에 따라 변경 가능하다.

도 32는 일 실시예에 따라 프리엠블 상에서 전달되는 시그널링 데이터를 처리하는 절차를 나타내는 도면이다.

프리엠블 상에서 전달되는 시그널링 데이터는 복수의 시그널링 시퀀스를 포함할 수 있다. 각각의 시그널링 시퀀스는 7비트일 수 있다. 시그널링 시퀀스의 수 및 사이즈는 설계자에 의해 변경될 수 있다.

도면에서, (a)는 프리엠블 상에서 전달되는 시그널링 데이터가 14비트일 때 실시예에 따른 시그널링 데이터 처리 절차를 나타낸다. 이 경우, 프리엠블 상에서 전달되는 시그널링 데이터가, 각각 시그널링 1 및 시그널링 2로 지칭되는 2개의 시그널링 시퀀스를 포함할 수 있다. 시그널링 1 및 시그널링 2는 상술한 시그널링 시퀀스(S1 및 S2)에 대응할 수 있다.

시그널링 1 및 시그널링 2의 각각은 상술한 리드 뮬러 인코더에 의해 64비트 리드 뮬러 코드로 인코딩될 수 있다. 도면에서, (a)는 리드 뮬러 인코딩 시그널링 시퀀스 블록(32010 및 32040)을 나타낸다.

인코딩된 시그널링 1 및 2의 시그널링 시퀀스 블록(32010 및 32040)은 상술한 데이터 포맷터에 의해 3회 반복될 수 있다. 도면에서, (a)는 시그널링 1의 반복되는 시그널링 시퀀스 블록(32010, 32020 및 32030) 및 반복되는 시그널링 2의 반복되는 시그널링 시퀀스 블록(32040, 32050 및 32060)을 나타낸다. 리드 뮬러 인코딩 시그널링 시퀀스 블록이 64비트이므로, 3번 반복되는 시그널링 1 및 2의 시그널링 시퀀스 블록의 각각은 192 비트이다.

6개의 블록(32010, 32020, 32030, 32040, 32050 및 32060)으로 구성되는 시그널링 1 및 시그널링 2는 상술한 캐리어 할당 블록에 의해 384개의 캐리어에 할당될 수 있다. 도면 (a)에서, b(0)는 제1 캐리어이고 b(1) 및 b(2)는 캐리어들이다. 본 발명의 일 실시예에서는 384개의 캐리어(b(0) 내지 b(383))가 존재한다. 도면에 도시된 캐리어 중에서 채색된 캐리어는 액티브 캐리어를 나타내고 채색되지 않은 캐리어는 널(null) 캐리어를 나타낸다. 액티브 캐리어는 시그널링 데이터가 할당된 캐리어를 나타내고 널 캐리어는 시그널링 데이터가 할당되지 않은 캐리어를 나타낸다. 본 명세서에서, 액티브 캐리어는 또한 캐리어라 한다. 시그널링 1의 데이터 및 시그널링 2의 데이터는 캐리어들에 교호로 할당될 수 있다. 예를 들어, 시그널링 1의 데이터는 b(0)에 할당되고, 시그널링 2의 데이터는 b(7)에 할당되고 시그널링 1의 데이터는 b(24)에 할당될 수 있다. 액티브 캐리어 및 널 캐리어의 위치는 설계자에 의해 변경될 수 있다.

도면에서, (b)는 프리엠블을 통해 송신된 시그널링 데이터가 21 비트일 때 시그널링 데이터 처리 절차를 나타낸다. 이 경우, 프리엠블을 통해 송신되는 시그널링 데이터는 시그널링 1, 시그널링 2 및 시그널링 3으로 각각 지칭되는 3개의 시그널링 시퀀스를 포함할 수 있다. 시그널링 1, 시그널링 2 및 시그널링 3은 상술한 S1, S2 및 S3에 대응할 수 있다.

시그널링 1, 시그널링 2 및 시그널링 3의 각각은 상술한 리드 뮬러 인코더에 의해 64 비트 리드 뮬러 코드로 인코딩될 수 있다. 도면에서, (b)는 리드 뮬러 인코딩 시그널링 시퀀스 블록(32070, 32090 및 32110)를 나타낸다.

인코딩된 시그널링 1, 시그널링 2 및 시그널링 3의 시그널링 시퀀스 블록(32070, 32090 및 32110)은 상술한 데이터 포맷터에 의해 2회 반복될 수 있다. 도면에서, (b)는 시그널링 1의 반복되는 시그널링 시퀀스 블록(32070 및 32080), 시그널링 2의 반복되는 시그널링 시퀀스 블록(32090 및 32100) 및 시그널링 3의 반복되는 시그널링 시퀀스 블록(32110 및 32120)을 나타낸다. 리드 뮬러 인코딩 시그널링 시퀀스 블록이 64 비트이므로, 2회 반복된 시그널링 1, 시그널링 2 및 시그널링 3의 시그널링 시퀀스 블록의 각각은 128 비트이다.

6개의 블록(32070, 32080, 32090, 32100, 32110 및 32120)으로 구성되는 시그널링 1, 시그널링 2 및 시그널링 3은 상술한 캐리어 할당 블록에 의해 384 캐리어에 할당될 수 있다. 도면 (b)에서, b(0)는 제1 캐리어이고 b(1) 및 b(2)는 캐리어들이다. 본 발명의 일 실시예에서는 384개의 캐리어(b(0) 내지 b(383))가 존재한다. 도면에 도시된 캐리어 중에서 채색된 캐리어는 액티브 캐리어를 나타내고 채색되지 않은 캐리어는 널(null) 캐리어를 나타낸다. 액티브 캐리어는 시그널링 데이터가 할당된 캐리어를 나타내고 널 캐리어는 시그널링 데이터가 할당되지 않은 캐리어를 나타낸다. 시그널링 1 및 시그널링 2의 데이터 및 시그널링 3의 데이터는 캐리어들에 교호로 할당될 수 있다. 예를 들어, 시그널링 1의 데이터는 b(0)에 할당되고, 시그널링 2의 데이터는 b(7)에 할당되고, 시그널링 3의 데이터는 b(24)에 할당되고, 시그널링 1의 데이터는 b(31)에 할당될 수 있다. 액티브 캐리어 및 널 캐리어의 위치는 설계자에 의해 변경될 수 있다.

도면의 (a) 및 (b)에 도시된 바와 같이, 시그널링 데이터 용량 및 시그널링 데이터 보호 레벨 간의 트레이드오프는 FEC 인코딩 시그널링 데이터 블록의 길이를 제어함으로써 달성될 수 있다. 즉, 시그널링 데이터 블록 길이가 증가하면, 시그널링 데이터 용량이 증가하지만, 데이터 포맷터에 의한 반복수 및 시그널링 데이터 보호 레벨은 감소한다. 따라서, 다양한 시그널링 용량이 선택될 수 있다.

도 33은 일 실시예에 따라 시간 도메인에서 반복되는 프리엠블 구조를 나타내는 도면이다.

상술한 바와 같이, 프리엠블 리피터는 데이터 및 스크램블링된 보호 구간을 교호로 반복할 수 있다. 다음의 설명에서, 기본 프리엠블은 데이터 영역이 스크램블링된 보호 구간을 뒤따르는 구조를 지칭한다.

도면에서, (a)는 프리엠블 길이가 4N인 경우 기본 프리엠블이 2번 반복되는 구조를 나타낸다. (a)의 구조를 갖는 프리엠블이 기본 프리엠블을 포함하므로, 프리엠블은 높은 SNR(signal-to-noise ratio)을 갖는 환경에서는 일반 수신기에 의해서도 검출될 수 있고 낮은 SNR을 갖는 환경에서는 반복 구조를 이용하여 검출될 수 있다. 시그널링 데이터가 구조에서 반복되므로, (a)의 구조는 수신기의 디코딩 성능을 개선할 수 있다.

도면에서, (b)는 프리엠블 길이가 5N인 경우의 프리엠블 구조를 나타낸다. (b)의 구조는 데이터로 시작하고 그 후 보호 구간 및 데이터가 교호로 할당된다. 이 구조는, 데이터가 (a)의 구조보다 3배(3N)의 횟수만큼 반복되므로, 수신기의 프리엠블 검출 성능 및 디코딩 성능을 개선할 수 있다.

도면에서, (c)는 프리엠블 길이가 5N인 경우의 프리엠블 구조를 나타낸다. (b)의 구조와 다르게, (c)의 구조는 보호 구간으로 시작하고 그 후 데이터 및 보호 구간이 교호로 할당된다. (c)의 구조는, 프리엠블 길이가 (b)의 구조와 동일하지만 (b)의 구조보다 더 작은 반복 횟수(2N)의 데이터를 갖고, 따라서, (c)의 구조는 수신기의 디코딩 성능을 저하시킬 수 있다. 그러나, (c)의 프리엠블 구조는, 데이터 영역이 스크램블링된 보호 구간을 뒤따르기 때문에, 일반 프레임과 동일한 방식으로 프레임이 시작한다는 이점을 갖는다.

도 34는 본 발명의 실시예에 따라 프리엠블 검출기 및 프리엠블 검출기에 포함되는 상관 검출기를 나타낸다.

도 34는 시간 도메인에서 반복되는 프리엠블 구조를 나타내는 상술한 도면에서 (b)의 프리엠블 구조에 대한 상술한 프리엠블 검출기의 실시예를 나타낸다.

본 실시예에 따른 프리엠블 검출기는 상관 검출기(34010), FFT 블록(34020), ICFO 추정기(34030), 데이터 추출기(34040) 및/또는 시그널링 디코더(3405 0)를 포함할 수 있다.

상관 검출기(34010)는 프리엠블을 검출할 수 있다. 상관 검출기(34010)는 2개의 브랜치를 포함할 수 있다. 상술한 반복 프리엠블 구조는 스크램블링된 보호 구간 및 데이터 영역이 교호로 할당되는 구조일 수 있다. 브랜치 1는, 스크램블링된 보호 구간이 프리엠블에서 데이터 영역 전에 위치하는 기간(period)의 상관을 얻는데 사용될 수 있다. 브랜치 2는 데이터 영역이 프리엠블에서 스크램블링된 보호 구간 전에 위치하는 기간의 상관을 얻는데 사용될 수 있다.

데이터 영역 및 스크램블링된 보호 구간이 반복되는 시간 도메인에서 반복되는 프리엠블 구조를 나타내는 상기 도면의 (b)의 프리엠블 구조에서, 스크램블링된 보호 구간이 데이터 영역 전에 위치하는 기간이 2번 나타나고 데이터 영역이 스크램블링된 보호 구간 전에 위치하는 기간이 2번 나타난다. 따라서, 2개의 상관 피크는 브랜치 1 및 브랜치 2의 각각에서 생성될 수 있다. 각각의 브랜치에서 생성된 2개의 상관 브랜치가 합산될 수 있다. 각각의 브랜치 내에 포함되는 상관기는 합산된 상관 피크를 스크램블링 시퀀스와 상관할 수 있다. 브랜치 1 및 브랜치 2의 상관된 피크가 합산되고 피크 검출기는 브랜치 1 및 브랜치 2의 합산된 피크로부터 프리엠블 위치를 검출하고 OFDM 심볼 타이밍 동기화 및 부분(fractional) 주파수 오프셋 동기화를 수행할 수 있다.

FFT 블록(34020), ICFO 추정기(34030), 데이터 추출기(34040) 및 시그널링 디코더(34050)는 상술한 대응 블록과 동일한 방식으로 동작할 수 있다.

도 35는 본 발명의 다른 실시예에 따른 프리엠블 검출기를 나타낸다.

도 35에 도시된 프리엠블 검출기는 도 9 및 20에 기재된 프리엠블 검출기(9300)의 다른 실시예에 대응하고 도 30에 도시된 프리엠블 삽입 블록에 대응하는 동작을 수행할 수 있다.

도 35에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 프리엠블 검출기는 도 19에 기재된 프리엠블 검출기와 같은 방식으로 상관 검출기, FFT 블록, ICFO 추정기, 캐리어 할당 테이블 블록, 데이터 추출기 및 시그널링 디코더(31100)를 포함할 수 있다. 그러나, 도 35에 도시된 프리엠블 검출기는 도 35에 도시된 프리엠블 검출기가 프리엠블 결합기(31000)를 포함한다는 점에서 도 19에 도시된 프리엠블 검출기와 구별된다. 각각의 블록은 설계에 따라 프리엠블로부터 변경 또는 생략될 수 있다.

도 19에 도시된 프리엠블 검출기와 동일한 블록의 설명은 생략되며 프리엠블 결합기(31000) 및 시그널링 디코더(31100)의 동작을 설명한다.

프리엠블 결합기(31000)는 n개의 지연 블록(31010) 및 가산기(31020)를 포함할 수 있다. 프리엠블 결합기(31000)는 도 30에 기재된 프리엠블 리피터(29910)가 동일한 프리엠블을 하나의 신호 프레임에 반복적으로 할당할 때 수신된 신호를 결합하여 신호 특성을 개선할 수 있다.

도 35에 도시된 바와 같이, n개의 지연 블록(31010)은 반복되는 프리엠블을 결합하기 위하여 p*n-1만큼 각각의 프리엠블을 지연시킬 수 있다. 이 경우, p는 프리엠블 길이를 나타내고 n은 반복수를 나타낸다.

가산기(31030)는 지연된 프리엠블을 결합할 수 있다.

시그널링 디코더(31100)는 도 28에 도시된 시그널링 디코더의 다른 실시예에 대응하고 도 30에 도시된 프리엠블 삽입 블록에 포함되는 리드 뮬러 인코더(29000), 데이터 포맷터(29100), 순환 지연 블록(29200), 인터리버(29300), DQPSK/DBPSK 맵퍼(29400) 및 스크램블러(29500)의 동작의 역 동작을 수행할 수 있다.

도 35에 도시된 바와 같이, 시그널링 디코더(31100)는 디스크램블러(31110), 차동 디코더(31120), 디인터리버(31130), 순환 지연 블록(31140), I/Q 겹합기(31150), 데이터 디포맷터(31160) 및 리드 뮬러 디코더(31170)를 포함할 수 있다.

디스크램블러(31110)는 데이터 추출기로부터 출력된 신호를 디스크램블링할 수 있다.

차동 디코더(31120)는 디스크램블링된 신호를 수신하고 디스크램블링된 신호에 대하여 DBPSK 또는 DQPSK 디맵핑을 수행할 수 있다.

특히, 방송 신호들을 송신하는 장치에서 DQPSK 맵핑이 수행된 신호가 수신되면, 차동 디코더(31120)는 차동 디코딩된 신호를 ■/4만큼 위상 회전할 수 있다. 따라서, 차동 디코딩된 신호는 동상 및 직각 위상 성분으로 분리될 수 있다.

방송 신호들을 송신하는 장치가 인터리빙을 수행하면, 디인터리버(31130)는 차동 디코더(31120)로부터 출력된 신호를 디인터리빙할 수 있다.

방송 신호들을 송신하는 장치가 순환 지연을 수행하면, 순환 지연 클록(31140)은 순환 지연의 역 프로세스를 수행할 수 있다.

I/Q 결합기(31150)는 디인터리빙되거나 지연된 신호의 I 및 Q 성분을 결합할 수 있다.

방송 신호들을 송신하는 장치에서 DBPSK 맵핑이 수행된 신호가 수신되면, I/Q 결합기(31150)는 디인터리빙된 신호의 I 성분만을 출력할 수 있다.

데이터 디포맷터(31160)는 I/Q 결합기(31150)로부터 출력된 신호의 비트를 결합하여 시그널링 정보를 출력할 수 있다. 리드 뮬러 디코더(31170)는 데이터 디포맷터(31160)로부터 출력된 시그널링 정보를 디코딩할 수 있다.

따라서, 본 발명의 실시예에 따른 방송 신호들을 수신하는 장치는 상술한 절차를 통해 프리엠블에 의해 전달되는 시그널링 정보를 획득할 수 있다.

도 36은 본 발명의 실시예에 따라 프리엠블 검출기 및 프리엠블 검출기에 포함되는 시그널링 디코더를 나타낸다.

도 36은 상술한 프리엠블 검출기의 실시예를 나타낸다.

본 실시예에 따른 프리엠블 검출기는 상관 검출기(36020), FFT 블록(36020), ICFO 추정기(36030), 데이터 추출기(36040) 및/또는 시그널링 디코더(36050)를 포함할 수 있다.

상관 검출기(36020), FFT 블록(36020), ICFO 추정기(36030) 및 데이터 추출기(36040)는 상술한 대응 블록과 동일한 동작을 수행할 수 있다.

시그널링 디코더(36050)는 프리엠블을 디코딩할 수 있다. 본 실시예에 따른 시그널링 디코더(36050)는 데이터 평균 모듈(36051), 디스크램블러(36052), 차동 디코더(36053), 디인터리버(36054), 순환 지연(36055), I/Q 결합기(36056), 데이터 디포맷터(36057) 및 리드 뮬러 디코더(36058)를 포함할 수 있다.

데이터 평균 모듈(36051)은 프리엠블이 데이터 블록을 반복할 때 반복되는 데이터 블록의 평균을 산출하여 신호 특성을 개선할 수 있다. 예를 들면, 데이터 블록이 3회 반복되면, 시간 도메인에서 반복되는 프리엠블 구조를 나타내는 상기 도면의 (b)에 도시된 바와 같이, 데이터 평균 모듈(36051)은 3개의 데이터 블록의 평균을 산출하여 신호 특성을 개선할 수 있다. 데이터 평균 모듈(36051)은 평균화된 데이터를 다음의 모듈로 출력할 수 있다.

디스크램블러(36052), 차동 디코더(36053), 디인터리버(36054), 순환 지연(36055), I/Q 결합기(36056), 데이터 디포맷터(36057) 및 리드 뮬러 디코더(36058)는 상술한 대응 블록과 동일한 동작을 수행할 수 있다.

도 37은 일 실시예에 따른 방송 신호들을 송신하는 방법을 나타낸다.

방송 신호들을 송신하는 방법은 DP 데이터를 인코딩하는 단계(s36010), 적어도 하나의 신호 프레임을 형성하는 단계(s36020) 및/또는 형성된 적어도 하나의 신호 프레임 내의 데이터를 변조하는 단계(s36030)를 포함할 수 있다.

DP 데이터를 인코딩하는 단계(s36010)에서, 상술한 코딩 및 변조 모듈은 각각의 데이터 파이프(DP)를 인코딩할 수 있다. DP 데이터를 인코딩하는 단계(s36010)는 DP 데이터를 FEC(forward error correction) 인코딩하는 단계, FEC 인코딩된 DP 데이터를 비트 인터리빙하는 단계 및/또는 비트 인터리빙된 DP 데이터를 성상(constellation)에 맵핑하는 단계를 포함할 수 있다.

DP 데이터를 FEC 인코딩하는 단계에서, 상술한 FEC 인코더 블록은 상술한 바와 같이 입력 데이터 파이프에 대하여 BCH 인코딩 및 LDPC 인코딩을 수행할 수 있다.

FEC 인코딩된 DP 데이터를 비트 인터리빙하는 단계에서, 상술한 비트 인터리버 블록은 상술한 바와 같이 인터리빙 규칙에 따라 FEC 인코딩된 데이터의 비트 스트림을 인터리빙할 수 있다.

비트 인터리빙된 DP 데이터를 성상에 맵핑하는 단계에서, 상술한 성상 맵퍼 블록은 상술한 바와 같이 입력 데이터를 하나의 성상에 맵핑할 수 있다. 이 경우, 성상 맵퍼 블록은 추가적으로 회전 및 Q 지연을 수행할 수 있다. 본 발명의 다른 실시예에 따른 성상 맵퍼 블록은 입력 데이터를 복합 심볼에 맵핑할 수 있다. 이 경우, 성상 맵퍼 블록은 성상 회전을 수행하지 않을 수 있다.

적어도 하나의 신호 프레임을 형성하는 단계(s36020)에서, 상술한 프레임 구조 모듈은 상술한 바와 같이 입력 데이터를 신호 프레임에 맵핑함으로써 신호 프레임을 형성할 수 있다. 이 단계에서, 프레임 구조 모듈은 스케줄링 정보를 이용하여 맵핑을 수행할 수 있다.

형성된 적어도 하나의 신호 프레임 내의 데이터를 변조하는 단계(s36030)에서, 상술한 파형 생성 모듈은 입력받은 신호 프레임을 최종적으로 송신가능한 형태의 신호로 변환할 수 있다.

본 실시예에서, 각각의 신호 프레임은 적어도 하나의 프리엠블을 포함할 수 있다. 프리엠블은 하나 이상의 반복되는 시그널링 정보를 포함할 수 있다. 반복되는 시그널링 정보는 상술한 반복되는 시그널링 시퀀스를 지칭할 수 있다.

본 발명의 다른 실시예에 따른 방송 신호들을 송신하는 방법은 적어도 하나의 프리엠블을 생성하는 단계를 더 포함할 수 있다.

본 발명의 다른 실시예에 따른 방송 신호들을 송신하는 방법은 적어도 하나의 프리엠블을 생성함에 있어서 적어도 하나의 시퀀스를 이용하여 보호 구간을 생성하는 단계를 포함할 수 있다. 시퀀스는 상술한 스크램블링 시퀀스를 의미할 수 있다. 각각의 프리엠블은 생성된 보호 구간을 포함할 수 있다.

본 발명의 다른 실시예에 따른 방송 신호들을 송신하는 방법에서, 스크램블링 시퀀스는 상술한 바이너리 처프-라이크 시퀀스, 처프-라이크 시퀀스, 밸런스드 m-시퀀스 및 자도프 추(Zadoff-Chu) 시퀀스 중의 하나에 대응할 수 있다.

본 발명의 다른 실시예에 따른 방송 신호들을 송신하는 방법에 있어서, 캐리어 할당 블록은 추가적으로 반복되는 시그널링 정보를 액티브 캐리어로 할당할 수 있다. 반복되는 시그널링 시퀀스(S1, S2, S3, …, 시그널링 1, 시그널링 2, …)는 순차적으로 반복되는 방식으로 액티브 캐리어에 할당될 수 있다. 액티브 캐리어 위치는 설계에 따라 변경될 수 있다.

본 발명의 다른 실시예에 따른 방송 신호들을 송신하는 방법에서, DP 데이터를 인코딩하는 단계(s36010)는 맵핑된 DP 데이터를 MIMO 처리하는 단계 및 MIMO 처리된 DP 데이터를 시간 인터리빙(time-interleaving)하는 단계를 더 포함할 수 있다. 맵핑된 DP 데이터를 MIMO 처리하는 단계에서, 상술한 MIMO 처리 블록은 상술한 바와 같이 MIMO 인코딩 매트릭스를 이용하여 입력 데이터를 MIMO 처리할 수 있다. MIMO 처리된 DP 데이터를 시간 인터리빙하는 단계에서, 상술한 바와 같이 상술한 시간 인터리버 블록은 입력 데이터를 인터리빙할 수 있다.

본 발명의 다른 실시예에 따른 방송 신호들을 송신하는 방법은 MISO(multi-input single-output) 처리를 더 포함할 수 있다. MISO 처리 단계에서, 상술한 MISO 처리 블록은 MISO 인코딩 매트릭스에 따라 입력 데이터를 인코딩할 수 있다.

상술한 단계는 설계에 따라 생략되거나 유사 또는 동일한 기능을 실행하는 단계로 대체될 수 있다.

도 38은 일 실시예에 따라 방송 신호들을 수신하는 장치를 나타낸다.

실시예에 따라 방송 신호들을 수신하는 장치는 수신 모듈(37010), 프레임 파싱 모듈(37020) 및/또는 디코딩 모듈(37030)을 포함할 수 있다.

수신 모듈(37010)은 방송 신호들을 수신하고 방송 신호들을 송신하는 장치에 의해 수행되는 프로세스의 역 프로세스에 대응하는 복조를 수행할 수 있다. 방송 신호들은 적어도 하나의 신호 프레임을 포함할 수 있다. OFDM 방식에 따라 신호 프레임 내의 데이터에 대하여 복조를 수행할 수 있다. 수신 모듈(37010)은 상술한 동기화 및 복조 모듈일 수 있다.

프레임 파싱 모듈(37020)은 신호 프레임을 파싱할 수 있다. 프레임 파싱 모듈(37020)은 DP 데이터를 디맵핑함으로써 신호 프레임을 파싱할 수 있다. 프레임 파싱 모듈(37020)은 상술한 프레임 파싱 모듈과 동일한 동작을 수행할 수 있다.

디코딩 모듈(37030)은 DP 데이터를 디코딩할 수 있다. 디코딩 모듈(37030)은 디맵핑 모듈, 비트 디인터리빙 모듈 및/또는 FEC 디코딩 모듈을 포함할 수 있다. 이 경우, 디코딩 모듈(37030)은 상술한 시그널링 디코딩 모듈로부터 출력된 데이터를 디코딩하여 디맵핑 및 디코딩에 필요한 송신 파라미터를 얻을 수 있다. 디코딩 모듈(37030)은 상술한 디맵핑 및 디코딩 모듈일 수 있다.

디맵핑 모듈은 성상으로부터 DP 데이터를 디맵핑할 수 있다. 디맵핑 모듈은 상술한 성상 디맵퍼 블록일 수 있다. 디맵핑 모듈은 상술한 성상 맵퍼 블록에 의해 수행된 프로세스의 역 프로세스를 수행할 수 있다. 즉, 디맵핑 모듈은 입력받은 신호를 비트 도메인의 데이터로 디맵핑할 수 있다. 본 발명의 실시예에 따른 디맵핑 모듈은 역회전(de-rotation)을 수행하지 않고 입력 신호를 디맵핑할 수 있다.

비트 인터리빙 모듈은 비트 디맵핑된 DP 데이터를 비트 디인터리빙할 수 있다. 비트 디인터리빙 모듈은 상술한 비트 디인터리버 블록일 수 있다. 비트 디인터리빙 모듈은 상술한 비트 인터리버 블록에 의해 수행되는 프로세스의 역 프로세스를 수행할 수 있다. 즉, 비트 디인터리빙 모듈은 입력받은 데이터를 디인터리빙할 수 있다.

FEC 디코딩 모듈은 비트 디인터리빙된 DP 데이터에 대하여 FEC 디코딩을 수행할 수 있다. FEC 디코딩 모듈은 상술한 FEC 디코더 블록일 수 있다. FEC 디코딩 모듈은 상술한 FEC 인코더 블록에 의해 수행되는 프로세스의 역 프로세스를 수행할 수 있다. 즉, FEC 디코딩 모듈은 입력 데이터에 대하여 LDPC 디코딩 및 BCH 디코딩을 수행할 수 있다.

본 발명의 다른 실시예에 따라 방송 신호들을 수신하는 장치에서, 각각의 프리엠블은 보호 구간을 포함할 수 있다. 보호 구간은 적어도 하나의 시퀀스를 이용하여 생성될 수 있다. 시퀀스는 상술한 시그널링 시퀀스를 지칭할 수 있다.

본 발명의 다른 실시예에 따라 방송 신호들을 수신하는 장치에서, 보호 구간을 생성하는데 사용되는 시퀀스는 상술한 바이너리 처프-라이크 시퀀스, 처프-라이크 시퀀스, 밸런스드 m-시퀀스 및 자도프 추 시퀀스 중의 하나에 대응할 수 있다.

본 발명의 다른 실시예에 따라 방송 신호들을 수신하는 장치에서, 반복되는 시그널링 정보는 액티브 캐리어에 할당될 수 있다. 반복되는 시그널링 시퀀스(S, S2, S3, … 시그널링 1, 시그널링 2, …)는 순차적으로 반복되는 방식으로 액티브 캐리어에 할당될 수 있다. 이 경우, 액티브 캐리어 위치는 설계에 따라 달라질 수 있다.

본 발명의 다른 실시예에 따라 방송 신호들을 수신하는 장치에서, 디코딩 모듈(37030)은 시간 디인터리빙 모듈 및/또는 MIMO 디코딩 모듈을 더 포함할 수 있다.

시간 디인터리빙 모듈은 DP 데이터를 시간 디인터리빙할 수 있다. 시간 디인터리빙 모듈은 상술한 시간 디인터리버일 수 있다. 시간 디인터리빙 모듈은 상술한 시간 인터리버에 의해 수행된 프로세스의 역 프로세스를 수행할 수 있다. 즉, 시간 디인터리빙 모듈은 시간 도메인에서 인터리빙된 입력 데이터를 그 본래의 위치로 디인터리빙할 수 있다.

MIMO 디코딩 모듈은 시간 디인터리빙된 DP 데이터를 MIMO 디코딩할 수 있다. MIMO 디코딩 모듈은 상술한 MIMO 디코딩 블록일 수 있다. MIMO 디코딩 모듈은 상술한 MIMO 프로세싱 블록에 의해 수해오디는 프로세스의 역 프로세스를 수행할 수 있다. 즉, MIMO 디코딩 모듈은 최대 가능성 디코딩(maximum likelihood decoding) 또는 스피어 디코딩(sphere decoding)을 수행할 수 있다. 그렇지 않으면, MIMO 디코딩 모듈은 MMSE 검출을 수행하거나 MMSE 검출과 결합하여 반복 디코딩(iterative decoding)을 수행할 수 있다.

본 발명의 다른 실시예에 따라 방송 신호들을 수신하는 장치는 MISO 디코딩 모듈을 더 포함할 수 있다. MISO 디코딩 모듈은 입력 데이터를 MISO 디코딩할 수 있다. MISO 디코딩 모듈은 상술한 MISO 프로세싱 블록의 프로세스의 역 프로세스를 수행할 수 있다. 해당 방송 송수신 시스템이 STBC을 이용하면, MISO 디코딩 모듈은 알라무티(Alamouti) 디코딩을 수행할 수 있다.

상술한 모듈은 설계에 따라 생략되거나 유사 또는 동일한 기능을 실행하는 모듈에 의해 대체될 수 있다.

본 발명의 설명은 명료화를 위해 첨부된 도면의 각각을 참조하여 설명하지만, 첨부된 도면에 도시된 실시예를 서로 병합함으로써 새로운 실시예(들)를 설계할 수 있다. 상기 설명에서 언급된 실시예를 실행하는 프로그램이 기록된 컴퓨터 판독가능 기록 매체가 당업자의 필요로 설계되면, 이는 첨부된 청구 범위 및 그 동등물의 범위에 속할 수 있다.

본 발명에 따른 장치 및 방법은 상기 설명에서 언급된 실시예들의 구성들 및 방법들에 의해 제한되지 않는다. 상기 설명에서 언급된 실시예는 전체적으로 또는 부분적으로 서로 선택적으로 결합되는 방식으로 구성되어 다양한 변형이 가능하다.

또한, 본 발명에 따른 방법은 네트워크 장치에 제공되는 프로세서 판독가능 기록 매체에서 프로세서 판독가능 코드로 구현될 수 있다. 프로세서 판독가능 매체는 프로세서에 의해 판독가능한 데이터를 저장할 수 있는 모든 종류의 기록 장치를 포함할 수 있다. 프로세서 판독가능 기록 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 또한, 인터넷을 통한 전송 등과 같은 캐리어 웨이브의 형태로 구현되는 것도 포함한다. 또한, 프로세서 판독가능 기록 매체는 네트워크를 통해 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 프로세서 판독가능 코드가 저장되고 실행될 수 있다.

본 발명의 사상 또는 범위를 벗어나지 않고 본 발명의 다양한 변형 및 변경이 가능함은 당업자에게 자명한 것이다. 따라서, 본 발명은 첨부된 청구범위 및 그 동등물의 범위 내에서 제공되는 본 발명의 변형 및 변경을 커버한다.

그리고, 당해 명세서에서는 물건 발명과 방법 발명이 모두 설명되고 있으며, 필요에 따라 양 발명의 설명은 서로 보충적으로 적용될 수가 있다.

1000 : 인풋 포맷팅 모듈 1100 : 코딩 앤 모듈레이션 모듈
1200 : 프레임 스트럭쳐 모듈 1300 : 웨이브폼 제너레이션 모듈
1400 : 시그널링 제너레이션 모듈

Claims

방송 신호들을 송신하는 방법으로서,
데이터 파이프(DP) 데이터를 FEC(forward error correction) 인코딩하는 단계;
상기 FEC 인코딩된 DP 데이터를 비트 인터리빙하는 단계;
상기 비트 인터리빙된 DP 데이터를 성상(constellation)으로 맵핑하는 단계;
상기 맵핑된 DP 데이터를 포함하는 적어도 하나의 신호 프레임을 형성하는 단계;
OFDM(orthogonal frequency division multiplexing) 방법에 의해 상기 형성된 적어도 하나의 신호 프레임 내의 데이터를 변조하는 단계;
상기 변조 단계 이후에 상기 적어도 하나의 신호 프레임의 시작 부분에 프리엠블 심볼들을 삽입하는 단계, 여기서 각각의 프리엠블 심볼은, 시그널링 정보에 대응하여 선택된 제1 시퀀스와 제2 시퀀스인 자도프-추 (Zadoff-Chu) 시퀀스의 조합에 의해 생성됨; 및
상기 적어도 하나의 신호 프레임을 갖는 방송 신호들을 송신하는 단계를 포함하는 방송 신호 송신 방법.
제1항에 있어서,
상기 프리엠블 심볼들은 제1 OFDM 심볼 영역, 제2 OFDM 심볼의 두 개의 연속된 전치(prefix) 영역들 및 상기 제2 OFDM 심볼 영역을 포함하는 구조인 방송 신호 송신 방법.
제1항에 있어서,
상기 방송 신호 송신 방법은 상기 프리엠블 심볼들을 생성하는 단계를 더 포함하는 방송 신호 송신 방법.
제1항에 있어서,
상기 전치 영역들은 상기 제2 OFDM 심볼 영역으로부터 획득된 샘플들에 기초하여 생성되는 방송 신호 송신 방법.
제1항에 있어서,
상기 방송 신호 송신 방법은 상기 맵핑된 DP 데이터를 MIMO(multi-input multi-output) 처리하는 단계 및 상기 MIMO 처리된 DP 데이터를 시간 인터리빙하는 단계를 더 포함하는 방송 신호 송신 방법.
방송 신호들을 송신하는 장치로서,
데이터 파이프(DP) 데이터를 FEC(forward error correction) 인코딩하는 FEC 인코딩 모듈;
상기 FEC 인코딩된 DP 데이터를 비트 인터리빙하는 비트 인터리빙 모듈;
상기 비트 인터리빙된 DP 데이터를 성상(constellation)으로 맵핑하는 맵핑 모듈;
상기 맵핑된 DP 데이터를 포함하는 적어도 하나의 신호 프레임을 형성하는 형성 모듈; 및
OFDM(orthogonal frequency division multiplexing) 방법에 의해 상기 형성된 적어도 하나의 신호 프레임 내의 데이터를 변조하는 변조 모듈;
상기 변조된 데이터를 포함하는 상기 적어도 하나의 신호 프레임의 시작 부분에 프리엠블 심볼들을 삽입하는 삽입 모듈, 여기서 각각의 프리엠블 심볼은, 시그널링 정보에 대응하여 선택된 제1 시퀀스와 제2 시퀀스인 자도프-추 (Zadoff-Chu) 시퀀스의 조합에 의해 생성됨; 및
상기 적어도 하나의 신호 프레임을 갖는 상기 방송 신호들을 송신하는 송신 모듈을 포함하는 방송 신호 송신 장치.
제6항에 있어서,
상기 프리엠블 심볼들은 제1 OFDM 심볼 영역, 제2 OFDM 심볼의 두 개의 연속된 전치(prefix) 영역들 및 상기 제2 OFDM 심볼 영역을 포함하는 구조인 방송 신호 송신 장치.
제6항에 있어서,
상기 방송 신호 송신 장치는 상기 프리엠블 심볼들을 생성하도록 구성되는 생성 모듈을 더 포함하는 방송 신호 송신 장치.
제6항에 있어서,
상기 전치 영역들은 상기 제2 OFDM 심볼 영역으로부터 획득된 샘플들에 기초하여 생성되는 방송 신호 송신 장치.
제6항에 있어서,
상기 방송 신호 송신 장치는 상기 맵핑된 DP 데이터를 MIMO(multi-input multi-output) 처리하는 MIMO 처리 모듈 및 상기 MIMO 처리된 DP 데이터를 시간 인터리빙하는 시간 인터리빙 모듈을 더 포함하는 방송 신호 송신 장치.
방송 신호들을 수신하는 방법으로서,
적어도 하나의 신호 프레임을 갖는 상기 방송 신호들을 수신하고 OFDM(orthogonal frequency division multiplexing) 방법에 의해 상기 적어도 하나의 신호 프레임 내의 데이터를 복조하는 단계;
데이터 파이프(DP) 데이터를 포함하는 상기 적어도 하나의 신호 프레임을 파싱하는 단계;
성상(constellation)으로부터 상기 DP 데이터를 디맵핑하는 단계;
상기 디맵핑된 DP 데이터를 비트 디인터리빙하는 단계; 및
상기 비트 디인터리빙된 DP 데이터를 FEC(forward error correction) 디코딩하는 단계를 포함하고,
상기 적어도 하나의 신호 프레임은 시작 부분에 프리엠블 심볼들을 포함하고,
여기서 각각의 프리엠블 심볼은, 시그널링 정보에 대응하여 선택된 제1 시퀀스와 제2 시퀀스인 자도프-추 (Zadoff-Chu) 시퀀스의 조합에 의해 생성된 것인 방송 신호 수신 방법.
제11항에 있어서,
상기 프리엠블 심볼들은 제1 OFDM 심볼 영역, 제2 OFDM 심볼의 두 개의 연속된 전치(prefix) 영역들 및 상기 제2 OFDM 심볼 영역을 포함하는 구조인 방송 신호 수신 방법.
제11항에 있어서,
상기 전치 영역들은 상기 제2 OFDM 심볼 영역으로부터 획득된 샘플들에 기초하여 생성된 것인 방송 신호 수신 방법.
제11항에 있어서, 상기 방송 신호 수신 방법은,
상기 DP 데이터를 시간 디인터리빙하는 단계 및
상기 시간 디인터리빙된 DP 데이터를 MIMO(multi-input multi-output) 디코딩하는 단계를 더 포함하는 방송 신호 수신 방법.
방송 신호들을 수신하는 장치로서,
적어도 하나의 신호 프레임을 갖는 상기 방송 신호들을 수신하고 OFDM(orthogonal frequency division multiplexing) 방법에 의해 상기 적어도 하나의 신호 프레임 내의 데이터를 복조하는 수신 모듈;
데이터 파이프(DP) 데이터를 포함하는 상기 적어도 하나의 신호 프레임을 파싱하도록 구성되는 프레임 파싱 모듈;
성상(constellation)으로부터 상기 DP 데이터를 디맵핑하는 디맵핑 모듈;
상기 디맵핑된 DP 데이터를 비트 디인터리빙하는 비트 디인터리빙 모듈; 및
상기 비트 디인터리빙된 DP 데이터를 FEC(forward error correction) 디코딩하는 FEC 디코딩 모듈을 포함하고,
상기 적어도 하나의 신호 프레임프레임은 시작 부분에 프리엠블 심볼들을 포함하고,
여기서 각각의 프리엠블 심볼은, 시그널링 정보에 대응하여 선택된 제1 시퀀스와 제2 시퀀스인 자도프-추 (Zadoff-Chu) 시퀀스의 조합에 의해 생성된 것인 방송 신호 수신 장치.
제15항에 있어서,
상기 프리엠블 심볼들은 제1 OFDM 심볼 영역, 제2 OFDM 심볼의 두 개의 연속된 전치(prefix) 영역들 및 상기 제2 OFDM 심볼 영역을 포함하는 구조인 방송 신호 수신 장치.
제15항에 있어서,
상기 전치 영역들은 상기 제2 OFDM 심볼 영역으로부터 획득된 샘플들에 기초하여 생성된 것인 방송 신호 수신 장치.
제15항에 있어서, 상기 방송 신호 수신 장치는,
상기 DP 데이터를 시간 디인터리빙하는 시간 디인터리빙 모듈, 및
상기 시간 디인터리빙된 DP 데이터를 MIMO(multi-input multi-output) 디코딩하는 MIMO 디코딩 모듈을 더 포함하는 방송 신호 수신 장치.