KR20160103365A - Power semiconductor device - Google Patents

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KR20160103365A
KR20160103365A KR1020150025766A KR20150025766A KR20160103365A KR 20160103365 A KR20160103365 A KR 20160103365A KR 1020150025766 A KR1020150025766 A KR 1020150025766A KR 20150025766 A KR20150025766 A KR 20150025766A KR 20160103365 A KR20160103365 A KR 20160103365A
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모규현
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삼성전기주식회사
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Abstract

According to one embodiment of the present invention, a power semiconductor device comprises: a first conductivity type drift region; a second conductivity type body region arranged in an upper inner side of the drift region; a second conductivity type hole accumulation region arranged in a lower portion of the body region wherein the second conductivity type hole accumulation region has an impurity concentration higher than the body region; and a plurality of first conductivity type carrier moving layers arranged in a lower portion of the hole accumulation region and buried in the drift region. Mobility of a carrier is increased by including a gate moving layer, thereby obtaining high current density of the device.

Description

전력 반도체 소자{Power semiconductor device}[0001] Power semiconductor device [0002]

본 개시는 전력 반도체 소자에 관한 것이다.
This disclosure relates to power semiconductor devices.

최근 절연 게이트 바이폴라 트랜지스터(IGBT; Insulated Gate Bipolar Transistor)소자는 눈부신 발전과 함께 다양한 형태로 개발되고 있다. 이에 따라, IGBT 적용 분야는 가전용뿐만 아니라 대용량의 산업용 및 전기 자동차까지 매우 광범위해 지고 있다.In recent years, insulated gate bipolar transistor (IGBT) devices have been developed in various forms with remarkable development. As a result, IGBT applications are becoming very widespread not only for household appliances but also for large-capacity industrial and electric vehicles.

IGBT 소자의 가장 큰 장점은 MOSFET(Metal Oxide Semiconductor Field Emission Transistor)와는 달리 바이폴라(bipolar) 동작이라는 것이며, 이는 전도도 변조(conductivity modulation) 현상을 일으켜 온(on) 동작시 웨이퍼 원재료에 의해 좌우되는 직렬 저항(series resistance)을 줄일 수 있다.Unlike metal oxide semiconductor field emission transistors (MOSFETs), the biggest advantage of IGBT devices is the bipolar operation, which is a series resistance due to the raw material of the wafer during on operation, which causes conductivity modulation phenomenon. series resistance can be reduced.

특히, 직렬 저항을 감소시킴으로써 고내압 및 고전류 제품에 대해 MOSFET 보다 매우 낮은 순방향 도통 손실을 가져와 파워 손실(power loss)를 줄일 수 있다.In particular, reducing the series resistance can result in a much lower forward conduction loss than MOSFETs for high voltage and high current products, thereby reducing power loss.

따라서, 최근 IGBT 기술 동향은 전도도 변조 현상을 극대화함과 동시에 전류 밀도 손실을 감소시키는 방향으로 기술 개발 중에 있다.Therefore, recent IGBT technology trends are being developed in the direction of maximizing the conductivity modulation phenomenon and reducing current density loss.

IGBT 소자에서 정공 캐리어(hole carrier)는 p형의 콜렉터 영역에서 주입되며 정공 축적 영역에서 정공이 축적되며 전도도 변조 현상에 의해 에미터 영역에서 주입된 전자 캐리어(electron carrier)가 게이트의 경계면에서 증가하게 된다.In an IGBT device, a hole carrier is injected from a p-type collector region, holes are accumulated in the hole accumulation region, and an electron carrier injected from the emitter region by the conductivity modulation phenomenon is increased at the interface of the gate do.

증가된 전자 캐리어들은 드리프트 영역을 통과하여 콜렉트 전극으로 이동하게 된다.The increased electron carriers pass through the drift region and travel to the collector electrode.

그러나, 저농도의 불순물 농도를 가진 드리프트 영역의 저항으로 인하여, 전자 캐리어의 이동에 제한이 있으며, 이로 인해 소자의 고 전류 밀도를 확보하지 못하게 된다.
However, due to the resistance of the drift region having a low concentration of impurity concentration, the movement of the electron carrier is limited, thereby failing to secure a high current density of the device.

전가 캐리어의 전류 밀도를 증가시켜주기 위해서는 드리프트 영역의 저항을 감소시켜 전자 캐리어의 이동도가 증가할 수 있도록 해야한다.
In order to increase the current density of the transfer carrier, the resistance of the drift region must be reduced so that the mobility of the electron carrier can be increased.

이런 문제를 해결하기 위해 전자의 최종 이동 통로가 되는 드리프트 영역의 저항을 낮추기 위하여 방안이 필요한 실정이다.
In order to solve this problem, a method is needed to lower the resistance of the drift region, which is the final movement path of electrons.

하기의 선행기술문헌에 기재된 특허문헌 1은 IGBT 소자 및 그 제조 방법에 관한 발명이다.
Patent Document 1 described in the following prior art document is an invention relating to an IGBT element and its manufacturing method.

일본공개특허공보 제2012-129375호Japanese Laid-Open Patent Publication No. 2012-129375

본 개시의 목적 중 하나는 전류 밀도 손실을 저감할 수 있는 전력 반도체 소자를 제공하는 것이다.
One of the objects of the present disclosure is to provide a power semiconductor device capable of reducing the current density loss.

본 개시의 일 실시 형태의 전력 반도체 소자는 제1 도전형의 드리프트 영역; 상기 드리프트 영역의 상부 내측에 배치되는 제2 도전형의 바디 영역; 상기 바디 영역의 하부에 배치되며, 상기 바디 영역보다 고농도의 불순물 농도를 갖는 제2 도전형의 정공 축적 영역; 및 상기 정공 축적 영역의 하부에 배치되되, 상기 드리프트 영역의 내부에 매립되는 복수의 제1 도전형의 캐리어 이동층;을 포함할 수 있다.
A power semiconductor device of an embodiment of the present disclosure includes a drift region of a first conductivity type; A body region of a second conductive type disposed inside the upper portion of the drift region; A second conductive type hole accumulation region disposed at a lower portion of the body region and having an impurity concentration higher than that of the body region; And a plurality of first conductivity type carrier mobility layers disposed under the hole accumulation region and buried in the drift region.

본 개시의 다른 실시 형태의 전력 반도체 소자는 제1 도전형의 드리프트 영역; 상기 드리프트 영역의 상부 내측에 배치되는 제2 도전형의 바디 영역; 상기 바디 영역의 하부에 배치되며, 상기 바디 영역 보다 고농도의 불순물 농도를 갖는 제2 도전형의 정공 축적 영역; 및 상기 정공 축적 영역의 하부에 배치되되, 상기 드리프트 영역의 내부에 배치되며, 상기 드리프트 영역의 두께 방향으로 전자-정공이 이동하는 경로를 넓혀주는 경로 확장부;를 포함할 수 있다.
A power semiconductor device of another embodiment of the present disclosure includes a drift region of a first conductivity type; A body region of a second conductive type disposed inside the upper portion of the drift region; A second conductive type hole accumulation region disposed at a lower portion of the body region and having an impurity concentration higher than that of the body region; And a path extending portion disposed in the lower portion of the hole accumulation region and disposed in the drift region and widening a path through which the electron-hole moves in the thickness direction of the drift region.

본 개시의 일 실시 형태에 따르면, 캐리어의 이동도를 증가시켜 전력 반도체 소자의 전류 밀도 손실을 방지할 수 있는 전력 반도체 소자를 제공할 수 있다.
According to one embodiment of the present disclosure, it is possible to provide a power semiconductor device capable of increasing the degree of mobility of a carrier to prevent current density loss of a power semiconductor device.

도 1은 본 개시의 일 실시 형태에 따른 전력 반도체 소자의 개략적인 단면도를 도시한 것이다.
도 2는 본 개시의 다른 실시 형태에 따른 전력 반도체 소자의 개략적인 단면도를 도시한 것이다.1 shows a schematic cross-sectional view of a power semiconductor device according to an embodiment of the present disclosure;
Figure 2 shows a schematic cross-sectional view of a power semiconductor device according to another embodiment of the present disclosure.

후술하는 본 개시에 대한 상세한 설명은, 본 개시가 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다.The following detailed description of the disclosure refers to the accompanying drawings, which illustrate, by way of illustration, specific embodiments in which the disclosure may be practiced.

이들 실시예는 당업자가 본 개시를 실시할 수 있기에 충분하도록 상세히 설명된다.These embodiments are described in sufficient detail to enable those skilled in the art to practice the present disclosure.

본 개시의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다.It should be understood that the various embodiments of the present disclosure may be different but need not be mutually exclusive.

예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다.For example, certain features, structures, and characteristics described herein may be implemented in other embodiments without departing from the spirit and scope of the invention in connection with an embodiment.

또한, 각각의 개시된 실시 예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.It is also to be understood that the position or arrangement of the individual components within each disclosed embodiment may be varied without departing from the spirit and scope of the invention.

따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 개시의 범위는 적절하게 설명된다면 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다.The following detailed description is, therefore, not to be taken in a limiting sense, and the scope of the present disclosure is to be limited only by the appended claims, along with the full scope of equivalents to which the claims are entitled, if properly explained.

도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.In the drawings, like reference numerals refer to the same or similar functions throughout the several views.

이하에서는, 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자가 본 개시의 실시예들을 용이하게 실시할 수 있도록 하기 위하여, 본 개시의 실시 예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In the following, embodiments of the present disclosure will be described in detail with reference to the accompanying drawings, so that those skilled in the art can readily implement embodiments of the present disclosure.

도면에서, X방향은 폭 방향, Z방향은 두께 방향으로 정의하여 사용하였다.
In the drawing, the X direction is defined as the width direction and the Z direction is defined as the thickness direction.

전력용 스위치는 전력용 MOSFET, IGBT, 여러 형태의 싸이리스터 및 이와 유사한 것들 중 어느 하나에 의해 구현될 수 있다. 여기에 개시된 신규한 기술들 대부분은 IGBT를 기준으로 설명된다. 그러나 여기에서 개시된 여러 실시예들이 IGBT로 한정되는 것은 아니며, 예컨대 IGBT 외에도, 전력용 MOSFET와 여러 종류의 싸이리스터를 포함하는 다른 형태의 전력용 스위치 소자(switching device)에도 대부분 적용될 수 있다.The power switch may be implemented by any one of power MOSFET, IGBT, various types of thyristors, and the like. Most of the novel techniques disclosed herein are described on the basis of IGBTs. However, the various embodiments disclosed herein are not limited to IGBTs but may be applied to other types of power switching devices, including, for example, power MOSFETs and various types of thyristors in addition to IGBTs.

IGBT와 전력용 MOSFET은 동일한 표면 구조를 가지면서도 이면에 형성되는 홀 캐리어 주입층의 존재 여부에 따라 IGBT와 전력용 MOSFET으로 분류될 수 있다. 본 개시의 표면 구조는 IGBT 뿐만 아니라 전력용 MOSFET에 적용될 수 있다.IGBTs and power MOSFETs can be classified as IGBTs and power MOSFETs depending on the presence or absence of the hole carrier injection layer formed on the back surface, while having the same surface structure. The surface structure of the present disclosure can be applied to an IGBT as well as a power MOSFET.

더욱이, 본 개시의 여러 실시 예들은 특정 p형 및 n형 영역을 포함하는 것으로 묘사된다. 그러나 여기에서 개시되는 여러 영역의 도전형이 반대인 소자에 대해서도 동일하게 적용될 수 있다는 것은 당업자에게 자명하다 할 것이다.Moreover, various embodiments of the present disclosure are described as including specific p-type and n-type regions. It will be apparent to those skilled in the art, however, that the various regions of the conductivity type disclosed herein may be equally applied to the opposite device.

또한, 여기서 사용되는 n형, p형은 제1 도전형 또는 제2 도전형이라고 정의될 수 있다. 한편, 제1 도전형, 제2 도전형은 상이한 도전형을 의미한다.The n-type and p-type used herein may be defined as a first conductive type or a second conductive type. On the other hand, the first conductive type and the second conductive type mean different conductive types.

또한, 일반적으로, '+'는 고농도로 도핑된 상태를 의미하고, '-'는 저농도로 도핑된 상태를 의미한다. 이하에서 명확한 설명을 위하여, 제1 도전형은 n형, 제2 도전형을 p형으로 표시하도록 하지만, 이에 제한되는 것은 아니다.
In general, '+' means a state doped at a high concentration, and '-' means a state doped at a low concentration. For the sake of clarity, the first conductive type is represented by n-type and the second conductive type is represented by p-type, but the present invention is not limited thereto.

이하, 본 개시에 의한 전력 반도체 소자에 대하여 설명한다.
Hereinafter, the power semiconductor device according to the present disclosure will be described.

도 1은 본 개시의 일 실시 형태에 따른 전력 반도체 소자의 개략적인 단면도를 도시한 것이다.1 shows a schematic cross-sectional view of a power semiconductor device according to an embodiment of the present disclosure;

도 1에서 도시하는 바와 같이, 본 개시의 일 실시 형태에 따른 전력 반도체 소자(100)은 제1 도전형의 드리프트 영역(110), 상기 드리프트 영역(110)의 상부 내측에 배치되는 제2 도전형의 바디 영역(120), 상기 바디 영역(120)의 하부에 배치되며 상기 바디 영역(120)보다 고농도의 불순물 농도를 갖는 제2 도전형의 정공 축적 영역(150) 및 상기 정공 축적 영역(150)의 하부에 배치되되 상기 드리프트 영역(110)의 내부에 매립되는 복수의 제1 도전형의 캐리어 이동층(190)을 포함할 수 있다.1, a power semiconductor device 100 according to an embodiment of the present disclosure includes a drift region 110 of a first conductivity type, a second conductivity type (first conductivity type) 110 disposed in an upper portion of the drift region 110, A second conductive type of hole accumulation region 150 disposed at a lower portion of the body region 120 and having an impurity concentration higher than that of the body region 120, And a plurality of carrier-transporting layers 190 of a first conductivity type disposed in the drift region 110 at the bottom of the drift region 110.

상기 드리프트 영역(110)은 저농도의 불순물 농도를 가지는 n-형의 반도체 영역일 수 있다.The drift region 110 may be an n-type semiconductor region having a low impurity concentration.

상기 드리프트 영역(110)은 소자의 내압을 유지하기 위해 비교적 두꺼운 두께를 가질 수 있다.The drift region 110 may have a relatively thick thickness to maintain the breakdown voltage of the device.

상기 바디 영역(120)은 상기 드리프트 영역(110)의 상부 p형 불순물을 주입해서 형성될 수 있다.The body region 120 may be formed by implanting an upper p-type impurity of the drift region 110.

상기 바디 영역(120)은 상기 드리프트 영역(110)의 상부의 적어도 일부에 복수의 개수로 형성될 수 있다.
The body region 120 may be formed in at least a part of the upper portion of the drift region 110 in a plurality of numbers.

상기 드리프트 영역(110)의 하부에는 고농도의 불순물 농도를 가지는 p+형의 반도체 영역인 콜렉터 영역(170)이 배치될 수 있다.A collector region 170, which is a p + -type semiconductor region having a high impurity concentration, may be disposed under the drift region 110.

상기 콜렉터 영역(170)은 상기 전력 반도체 소자에 정공을 제공할 수 있다.The collector region 170 may provide holes to the power semiconductor device.

소수 캐리어(minority carrier)인 정공인 고농도 주입으로 인해 상기 드리프트 영역에서의 전도도가 수십에서 수백 배 증가하는 전도도 변조(conductivity modulation)현상이 발생하게 된다.
Conductivity modulation phenomena in which the conductivity in the drift region is increased by tens to hundreds of times are caused by high concentration implantation of holes which are minority carriers.

상기 정공 축적 영역(150)은 상기 바디 영역(120)보다 고농도의 불순물 농도를 갖는 n형의 반도체 영역일 수 있다.The hole accumulation region 150 may be an n-type semiconductor region having an impurity concentration higher than that of the body region 120.

상기 정공 축적 영역(150)의 하부에는 상기 콜렉터 영역(170)으로부터 제공받은 정공이 축적될 수 될 수 있다.The holes provided from the collector region 170 may be accumulated in the lower portion of the hole accumulation region 150.

상기 정공 축적 영역(150)은 상기 정공의 이동을 제한할 수 있다.The hole accumulation region 150 may limit the movement of the holes.

상기 정공 축적 영역(150)의 하부에 정공이 축적되면, 전도도 변조 형상의 극대화를 통하여 도통 손실을 최소화할 수 있다.
When holes are accumulated in the lower part of the hole accumulation region 150, conduction loss can be minimized by maximizing the conductivity modulation shape.

일반적으로 전력 반도체 소자가 IGBT이면, 전류 밀도(current density) 증가를 위하여, 전도도 변조 현상을 이용한다.Generally, if the power semiconductor device is an IGBT, conductivity modulation phenomenon is used for increasing the current density.

전도도 변조 현상은 정공 캐리어(hole carrier)의 농도를 증가시켜 전자 캐리어(electron carrier)의 농도를 증가시키는 방법이다.Conductivity modulation is a method of increasing the concentration of an electron carrier by increasing the concentration of a hole carrier.

상기 전도도 변도 현상으로 인하여 증가된 전자 캐리어는 드리프트 영역을 통과하여 콜렉트 영역으로 이동하게 된다.Due to the conductivity variation phenomenon, the increased electron carrier passes through the drift region and moves to the collector region.

그러나, 상기 드리프트 영역의 저항으로 인하여, 전자 캐리어의 이동에 제한이 있으며, 이로 인해 드리프트 영역 내에서의 저항 손실이 크므로 고 전류 밀도를 확보할 수 없다. However, due to the resistance of the drift region, the movement of the electron carrier is limited, and consequently, the resistance loss in the drift region is large, so that a high current density can not be ensured.

즉, 전도도 변조 현상으로 인하여 전류 밀도를 증가시킬 수 있으나, 드리프트 영역 내에서의 저항 손실로 인하여 원하는 전류 밀도를 확보할 수 없다.
That is, although the current density can be increased due to the conductivity modulation phenomenon, the desired current density can not be secured due to the resistance loss in the drift region.

상기 캐리어 이동층(190)은 상기 드리프트 영역(110)의 내부에 매립되어 형성된다.The carrier mobility layer 190 is buried in the drift region 110.

상기 캐리어 이동층(190)은 실리콘-게르마늄(SiGe)일 수 있다.The carrier mobility layer 190 may be silicon-germanium (SiGe).

상기 캐리어 이동층(190)은 저농도의 불순물 농도를 가지는 n-형의 반도체층일 수 있다.The carrier mobility layer 190 may be an n-type semiconductor layer having a low impurity concentration.

상기 캐리어 이동층(190)은 복수 개로 일정한 간격을 가지며 배치될 수 있다.The carrier mobility layer 190 may be disposed at a predetermined interval.

상기 캐리어 이동층(190) 간의 간격(Wp)은 20Å이하일 수 있다.The distance Wp between the carrier mobility layers 190 may be 20 Å or less.

상기 캐리어 이동층의 폭(Wg)은 20Å이하일 수 있으며, 상기 캐리어 이동층의 높이(Hg)는 200μm 이하일 수 있으나, 이에 한정되는 것은 아니다.
The width Wg of the carrier mobility layer may be 20 angstroms or less and the height Hg of the carrier mobility layer may be 200 m or less, but the present invention is not limited thereto.

상기 캐리어 이동층(190)이 상기 드리프트 영역(110) 내에 일정한 간격을 가지면서 배치되면, 상기 드리프트 영역(110)과 상기 캐리어 이동층(190)이 접하는 계면이 형성된다.When the carrier mobility layer 190 is disposed at a predetermined distance in the drift region 110, an interface between the drift region 110 and the carrier mobility layer 190 is formed.

이때, 상기 드리프트 영역(110)의 실리콘(Si) 원자와 상기 캐리어 이동층(190)의 게르마늄(Ge) 원자가 결합될 수 있다.At this time, silicon (Si) atoms of the drift region 110 and germanium (Ge) atoms of the carrier mobility layer 190 may be combined.

상기 Si-Ge 결합으로 인하여, 상기 드리프트 영역(110)과 상기 캐리어 이동층(190)의 계면에 격자 불일치(lattice mismatch)가 발생하게 되며, 격자 내에 응력이 생기게 된다. 또한, Si-Ge 결합은 Si-Si결합에 비해 격자 길이가 길어지게 된다. Due to the Si-Ge bond, a lattice mismatch occurs at the interface between the drift region 110 and the carrier mobility layer 190, and stress is generated in the lattice. In addition, the Si-Ge bond has a longer lattice length than the Si-Si bond.

상기 격자 길이가 길어질수록, 소자 내에 존재하는 전자-정공이 이동하는 경로가 확장될 수 있으며, 캐리어가 받는 저항을 감소시킬 수 있어 캐리어의 이동도가 증가할 수 있다.As the lattice length becomes longer, the path through which the electron-holes existing in the device can be expanded, the resistance received by the carrier can be reduced, and the carrier mobility can be increased.

즉, 상기 드리프트 영역(110)과 상기 캐리어 이동층(190)의 계면에서는 전자-정공(캐리어)의 이동도가 급격하게 증가되는 현상이 나타날 수 있다.
That is, at the interface between the drift region 110 and the carrier mobility layer 190, the mobility of electron-holes (carriers) may rapidly increase.

상기 캐리어 이동층(190)의 개수가 많아질수록, 상기 캐리어 이동층(190)과 상기 드리프트 영역(110)이 접하는 계면의 면적이 넓어지게 된다. As the number of the carrier mobility layers 190 increases, the area of the interface between the carrier mobility layer 190 and the drift region 110 increases.

상기 드리프트 영역(110)과 상기 캐리어 이동층(190)의 계면의 면적이 증가할수록, 전자-정공 캐리어의 이동도가 증가할 수 있으며, 드리프트 영역의 저항으로 인한 전류 밀도 손실 없이 고 전류 밀도를 확보할 수 있다.
As the area of the interface between the drift region 110 and the carrier mobility layer 190 increases, the mobility of the electron-hole carriers can be increased and a high current density can be ensured without loss of current density due to the resistance of the drift region can do.

상기 캐리어 이동층(190)은 상기 정공 축적 영역(150)보다 상기 콜렉터 영역(170)에 더 인접하게 배치될 수 있다.The carrier mobility layer 190 may be disposed closer to the collector region 170 than the hole accumulation region 150.

상기 콜렉터 영역(170)에서 제공받은 정공 캐리어는 상기 드리프트 영역과 상기 캐리어 이동층의 계면을 통하여 이동할 수 있어, 정공 캐리어의 손실 없이 상기 정공 축적 영역의 하부에 도달할 수 있다.The hole carriers provided in the collector region 170 can move through the interface between the drift region and the carrier mobility layer and reach the lower portion of the hole accumulation region without loss of the hole carriers.

또한, 정공 축적 영역의 축적된 정공으로 인하여 에미터 영역으로부터 주입되는 전자 캐리어는 상기 계면을 통하여 이동할 수 있어, 전자 캐리어가 받는 저항 없이 콜렉터 영역에 도달할 수 있다.Also, due to the accumulated holes in the hole accumulation region, the electron carriers injected from the emitter region can move through the interface, and can reach the collector region without the resistance of the electron carrier.

상기 캐리어 이동층(190)과 상기 콜렉터 영역(170) 사이의 거리(Dgc)는 수 μm이하일 수 있으나, 이에 한정되는 것은 아니다.
The distance Dgc between the carrier moving layer 190 and the collector region 170 may be several μm or less, but is not limited thereto.

상기 바디 영역(120)의 상부 내측에는 상기 드리프트 영역(110)보다 고농도의 n+형 불순물 농도를 갖는 에미터 영역(130)이 배치될 수 있다.An emitter region 130 having an n + -type impurity concentration higher than that of the drift region 110 may be disposed in an upper portion of the body region 120.

상기 에미터 영역(130)은 상기 정공 축적 영역(150)보다 고농도의 불순물 농도를 가질 수 있다.The emitter region 130 may have a higher impurity concentration than the hole accumulation region 150.

상기 바디 영역(120) 사이의 상부에는 게이트(140)가 배치될 수 있다.A gate 140 may be disposed above the body region 120.

상기 게이트(140)는 상기 바디 영역(120)의 상부에 게이트 절연층(142)을 형성하고, 그 위에 도전성 물질(144)을 적층하여 형성될 수 있다.The gate 140 may be formed by forming a gate insulating layer 142 on the body region 120 and depositing a conductive material 144 thereon.

상기 게이트 절연층(142)은 실리콘 옥사이드(SiO2)일 수 있으나, 이에 한정되는 것은 아니다.The gate insulating layer 142 may be silicon oxide (SiO 2 ), but is not limited thereto.

상기 도전성 물질(144)은 폴리 실리콘(poly-Si) 또는 금속일 수 있으나, 이에 한정되는 것은 아니다.The conductive material 144 may be poly-Si or metal, but is not limited thereto.

상기 도전성 물질(144)은 게이트 전극(미도시)와 전기적으로 연결되어, 본 개시의 일 실시 형태에 따른 전력 반도체 소자의 동작을 제어하게 된다.The conductive material 144 is electrically coupled to a gate electrode (not shown) to control operation of the power semiconductor device according to one embodiment of the present disclosure.

상기 도전성 물질(144)에 양의 전압이 인가되는 경우, 상기 바디 영역(120)의 상부에 채널이 형성된다.
When a positive voltage is applied to the conductive material 144, a channel is formed on the body region 120.

구체적으로, 상기 도전성 물질(144)에 양의 전압이 인가되면, 상기 바디 영역(120)에 존재하는 전자가 상기 게이트(140) 쪽으로 끌려오게 되는데, 전자가 상기 바디 영역(120)의 상부에 모여서 채널이 형성되는 것이다.When a positive voltage is applied to the conductive material 144, electrons present in the body region 120 are attracted toward the gate 140. Electrons are gathered at the upper portion of the body region 120 Channel is formed.

즉, pn 접합으로 인해 전자와 정공이 재결합(recombination)되어 캐리어가 없는 공핍 영역에 상기 게이트가 전자를 끌어당겨 채널이 형성됨으로써 전류가 흐를 수 있게 된다.That is, due to the pn junction, electrons and holes are recombined, and the gate attracts electrons to the depletion region having no carriers to form a channel, so that a current can flow.

이때, 상기 콜렉터 영역(170)에서 제공된 정공은 상기 드리프트 영역(110)과 상기 캐리어 이동층(190)의 계면을 따라 이동하게 되며, 상기 정공 축적 영역(150)에 의해 정공의 이동이 제한되게 된다. At this time, the holes provided in the collector region 170 move along the interface between the drift region 110 and the carrier mobility layer 190, and the movement of the holes is restricted by the hole accumulation region 150 .

상기 드리프트 영역(110)과 상기 캐리어 이동층(190)의 계면에서는 캐리어의 이동이 빠르므로, 상기 정공 축적 영역(150)에 정공 캐리어의 농도가 빠르게 높아질 수 있다.Since the carriers move quickly at the interface between the drift region 110 and the carrier mobility layer 190, the concentration of the hole carriers in the hole accumulation region 150 can be rapidly increased.

상기 정공 축적 영역(150)의 하부에 캐리어가 축적되면, 상기 드리프트 영역(110) 내에 정공이 머무를 수 있는 시간이 증가하여 전도도 변조 현상을 극대화할 수 있다.When the carriers are accumulated in the lower part of the hole accumulation region 150, the time during which the holes stay in the drift region 110 is increased, thereby maximizing the conductivity modulation phenomenon.

이로 인해, 상기 게이트(140)가 끌어당길 수 있는 전자가 공급되는 시간이 증가되는 것이므로, 전도도 변조 현상의 극대화를 통하여 도통 손실을 최소화할 수 있다.Accordingly, since the time for supplying electrons that can be attracted by the gate 140 is increased, conduction loss can be minimized by maximizing the phenomenon of conductivity modulation.

상기 전도도 변조 현상으로 인하여 증가된 전자는 상기 드리프트 영역을 통하여 콜렉터 영역으로 이동할 수 있다. 이때, 상기 전자는 상기 드리프트 영역(110)과 상기 캐리어 이동층(190)의 계면에서 이동도가 증가할 수 있다.
The electrons increased due to the conductivity modulation phenomenon can move to the collector region through the drift region. At this time, the electrons may increase in mobility at the interface between the drift region 110 and the carrier mobility layer 190.

상기 에미터 영역(130) 및 상기 바디 영역(120)이 노출된 상면에는 에미터 금속층(160)이 배치되며, 상기 콜렉터 영역(170)의 하면에서는 콜렉터 금속층(180)이 배치된다.
An emitter metal layer 160 is disposed on the upper surface of the emitter region 130 and the body region 120 and a collector metal layer 180 is disposed on a lower surface of the collector region 170.

도 1을 참조하면, 본 개시의 일 실시 예에 따른 전력 반도체 소자(100)는 고농도의 p형 도전형을 갖는 정공 이동 영역(122)을 포함할 수 있다.Referring to FIG. 1, a power semiconductor device 100 according to an embodiment of the present disclosure may include a hole moving region 122 having a high concentration p-type conductivity type.

상기 정공 이동 영역(122)은 상기 바디 영역(120)을 관통하여 상기 정공 축적 영역과 적어도 일부가 접하도록 형성될 수 있다.The hole moving region 122 may be formed to contact at least a portion of the hole accumulation region through the body region 120.

상기 정공 이동 영역(122)은 고농도의 p+형의 도전형을 가지므로, 정공 전류에 대한 저항이 매우 낮다.Since the hole transporting region 122 has a p + -type conductivity type at a high concentration, the resistance to the hole current is very low.

상기 정공 이동 영역(122)이 상기 정공 축적 영역(150)과 일부 접하도록 형성되어 있어, 상기 정공 축적 영역(150)의 하부에 축적되어 있는 정공이 상기 정공 이동 영역(122)으로 흘러들어가 상기 에미터 금속층(160)으로 빠져나갈 수 있다.The hole transfer region 122 is formed to be in contact with the hole accumulation region 150 so that holes accumulated in the lower portion of the hole accumulation region 150 flow into the hole transfer region 122, Metal layer 160 as shown in FIG.

즉, 상기 에미터 영역(130)으로 정공이 넘어가는 것을 방지하여 기생 싸이리스터(thyristor)가 작동하는 것을 방지할 수 있다. 상기 정공 이동 영역(122)이 형성되면, 전력 반도체 소자의 신뢰성이 향상될 수 있다.
That is, it is possible to prevent the hole from being passed to the emitter region 130, thereby preventing the operation of the parasitic thyristor. When the hole movement region 122 is formed, the reliability of the power semiconductor device can be improved.

앞에서 살펴본 바와 같이, 본 개시의 일 실시 형태에 따른 전력 반도체 소자는 캐리어 이동층을 포함함으로써, 상기 드리프트 영역을 지나는 캐리어가 받는 저항을 낮춰주므로 소자의 전류 밀도 손실을 낮출 수 있어, 고 전류 밀도를 확보할 수 있다.
As discussed above, the power semiconductor device according to one embodiment of the present disclosure includes a carrier moving layer, thereby lowering the resistance of the carrier passing through the drift region, thereby lowering the current density loss of the device, .

도 2는 본 개시의 다른 실시 형태에 따른 전력 반도체 소자의 개략적인 단면도를 도시한 것이다.Figure 2 shows a schematic cross-sectional view of a power semiconductor device according to another embodiment of the present disclosure.

도 2에 도시된 구성 요소 중에서 도 1에 도시된 구성 요소와 동일한 구성에 대해서는 설명을 생략하도록 한다.The same components as those shown in Fig. 1 among the components shown in Fig. 2 will not be described.

도 2를 참조하면, 전력 반도체 소자(200)는 상기 바디 영역(220)으로부터 상기 드리프트 영역(210)까지 관입하여 배치되며, 표면에 형성되는 게이트 절연층 (242) 및 내부에 충전되는 도전성 물질(244)을 포함하는 트렌치 게이트(240)를 더 포함할 수 있다.2, the power semiconductor device 200 is disposed to penetrate from the body region 220 to the drift region 210. The power semiconductor device 200 includes a gate insulating layer 242 formed on a surface thereof and a conductive material 244). ≪ / RTI >

상기 바디 영역(220) 사이의 상부에는 실리콘 산화막이 배치될 수 있다.
A silicon oxide layer may be disposed on the upper portion between the body regions 220.

상기 캐리어 이동층(290)은 상기 드리프트 영역(210) 내에 배치되되, 상기 트렌치 게이트(240)의 하부 및 상기 정공 축적 영역(250)의 하부에 배치될 수 있다.The carrier mobility layer 290 may be disposed within the drift region 210 and below the trench gate 240 and below the hole accumulation region 250.

상기 캐리어 이동층(290)은 실리콘-게르마늄(SiGe)일 수 있으며, 저농도의 불순물 농도를 가지는 n-형의 반도체층일 수 있다.The carrier mobility layer 290 may be silicon-germanium (SiGe) or an n-type semiconductor layer having a low impurity concentration.

상기 캐리어 이동층(290)은 복수 개로 일정한 간격을 가지며 배치될 수 있으며, 상기 캐리어 이동층 간의 간격(Wp)은 20Å이하일 수 있다.The carrier mobility layers 290 may be arranged at a predetermined distance and the gap Wp between the carrier mobility layers may be 20 Å or less.

상기 캐리어 이동층의 폭(Wg)은 20Å이하일 수 있으며, 상기 캐리어 이동층의 높이는 200μm 이하일 수 있으나, 이에 한정되는 것은 아니다.The width Wg of the carrier mobility layer may be 20 angstroms or less, and the height of the carrier mobility layer may be 200 m or less, but is not limited thereto.

상기 캐리어 이동층(290)은 상기 드리프트 영역(210)과 계면을 형성할 수 있으며, 상기 계면에서는 캐리어가 받는 저항이 적으므로 전자-정공(캐리어)의 이동도가 증가할 수 있다.The carrier mobility layer 290 may form an interface with the drift region 210. Since the resistance received by the carrier is small at the interface, the mobility of the electron-hole (carrier) may increase.

상기 캐리어 이동층(290)으로 인하여, 상기 드리프트 영역(210) 내의 캐리어의 이동도가 증가할 수 있으며, 이로 인해 소자의 고 전류 밀도를 확보할 수 있다.Due to the carrier mobility layer 290, the degree of mobility of carriers in the drift region 210 can be increased, thereby ensuring a high current density of the device.

상기 캐리어 이동층(290)은 상기 트렌치 게이트(240)보다 상기 콜렉트 영역(270)에 더 인접하게 배치될 수 있다.The carrier mobility layer 290 may be disposed closer to the collector region 270 than the trench gate 240.

상기 콜렉터 영역(270)에서 제공받은 정공 캐리어는 상기 드리프트 영역(210)과 상기 캐리어 이동층(290)의 계면을 통하여 이동할 수 있어, 상기 드리프트 영역(210)에서의 저항 손실을 감소시킬 수 있다. 이로 인해, 소자의 전류 밀도 손실을 낮출 수 있다.
The hole carriers provided in the collector region 270 can move through the interface between the drift region 210 and the carrier mobility layer 290 to reduce the resistance loss in the drift region 210. This can reduce the current density loss of the device.

상기 트렌치 게이트(240)는 일 방향으로 길게 형성될 수 있으며, 길게 형성된 방향에 수직한 방향으로 일정한 간격을 가지며 배열될 수 있다.The trench gates 240 may be formed long in one direction and may be arranged at regular intervals in a direction perpendicular to the long direction.

상기 트렌치 게이트(240)는 상기 바디 영역(220), 에미터 영역(230) 및 정공 축적 영역(250)과 접하는 부분에 상기 게이트 절연층(242)이 배치된다.The gate insulating layer 242 is disposed in a portion of the trench gate 240 that contacts the body region 220, the emitter region 230, and the hole accumulation region 250.

상기 게이트 절연층(242)은 실리콘 옥사이드(SiO2)일 수 있으나, 이에 한정되는 것은 아니다.The gate insulating layer 242 may be silicon oxide (SiO 2 ), but is not limited thereto.

상기 트렌치 게이트(240)의 내부에는 도전성 물질(244)이 충전될 수 있다.A conductive material 244 may be filled in the trench gate 240.

상기 도전성 물질(244)은 폴리 실리콘(poly-Si)또는 금속일 수 있으나, 이에 한정되는 것은 아니다.The conductive material 244 may be poly-Si or metal, but is not limited thereto.

상기 도전성 물질(244)은 게이트 전극(미도시)와 전기적으로 연결되어, 본 발명의 다른 실시 예에 따른 전력 반도체 소자(200)의 동작을 제어하게 된다.The conductive material 244 is electrically connected to a gate electrode (not shown) to control the operation of the power semiconductor device 200 according to another embodiment of the present invention.

상기 도전성 물질(244)에 양의 전압이 인가되는 경우, 상기 바디 영역(220)에 채널이 형성된다.When a positive voltage is applied to the conductive material 244, a channel is formed in the body region 220.

구체적으로, 상기 도전성 물질(244)에 양의 전압이 인가되는 경우, 상기 바디 영역(220)에 존재하는 전자가 상기 트렌치 게이트(240) 쪽으로 끌려오게 되는데, 전자가 상기 트렌치 게이트(240)에 모여서 채널이 형성되는 것이다.When a positive voltage is applied to the conductive material 244, electrons present in the body region 220 are attracted toward the trench gate 240. Electrons are collected in the trench gate 240 Channel is formed.

즉, pn 접합으로 인해 전자와 정공이 재결합(recombination)되어 캐리어가 없는 공핍 영역에 상기 트렌치 게이트(240)가 전자를 끌어당겨 채널이 형성됨으로써 전류가 흐를 수 있게 된다That is, due to the pn junction, electrons and holes are recombined, and the trench gate 240 draws electrons into the depletion region having no carriers to form a channel, thereby allowing a current to flow

이때, 상기 콜렉터 영역(270)에서 제공된 정공은 상기 드리프트 영역(210)과 상기 캐리어 이동층(290)의 계면을 따라 이동하게 되며, 상기 정공 축적 영역(250)의 하부에 캐리어가 축적되게 된다.At this time, the holes provided in the collector region 270 move along the interface between the drift region 210 and the carrier mobility layer 290, and carriers are accumulated in the lower portion of the hole accumulation region 250.

상기 정공 축적 영역(250)의 하부에 캐리어가 축적되면, 상기 드리프트 영역(210) 내에 정공이 머무를 수 있는 시간이 증가하여, 전도도 변조 현상을 극대화할 수 있다.When the carriers are accumulated in the lower part of the hole accumulation region 250, the time during which the holes stay in the drift region 210 increases, thereby maximizing the conductivity modulation phenomenon.

이로 인해, 상기 트렌치 게이트(240)가 끌어당길 수 있는 전자가 공급되는 시간이 증가되는 것이므로, 전도도 변조 현상의 극대화를 통하여 도통 손실을 최소화할 수 있다.Accordingly, since the time for supplying electrons that can be attracted by the trench gate 240 is increased, conduction loss can be minimized by maximizing the conductivity modulation phenomenon.

상기 전도도 변조 현상으로 인하여 증가된 전자는 상기 드리프트 영역을 통하여 콜렉터 영역으로 이동할 수 있다. 이때, 상기 전자는 상기 드리프트 영역(110)과 상기 캐리어 이동층(190)의 계면에서 이동도가 증가할 수 있다.
The electrons increased due to the conductivity modulation phenomenon can move to the collector region through the drift region. At this time, the electrons may increase in mobility at the interface between the drift region 110 and the carrier mobility layer 190.

앞에서 살펴본 바와 같이, 본 개시의 다른 실시 예에 따른 전력 반도체 소자는 소자 내 캐리어의 이동도를 증가시켜 소자의 고 전류 밀도를 확보할 수 있다.
As discussed above, the power semiconductor device according to another embodiment of the present disclosure can increase the mobility of the carriers in the device to ensure a high current density of the device.

이상에서 본 개시의 실시예들은 각 실시예가 독립적인 것이 아니며, 각 실시예를 병합하여 실시할 수 있다.As described above, the embodiments of the present disclosure are not independent from each other, and the embodiments can be combined.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것은 아니고 후술하는 특허청구범위에 의해 결정되며, 본 발명의 구성은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 그 구성을 다양하게 변경 및 개조할 수 있다는 것을 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 쉽게 알 수 있다.
While the invention has been shown and described with reference to certain preferred embodiments thereof, it will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims.

100, 200: 전력 반도체 소자 110, 210: 드리프트 영역
120, 220: 바디 영역 122, 222: 정공 이동 영역
130, 230: 에미터 영역 140: 게이트
150, 250: 정공 축적 영역 160, 260: 에미터 금속층
170, 270: 콜렉터 영역 180, 280: 콜렉터 금속층
190, 290: 게이트 이동층 240: 트렌치 게이트
142, 242: 게이트 절연층 144, 244: 도전성 물질100, 200: power semiconductor device 110, 210: drift region
120, 220: body region 122, 222: positive hole moving region
130, 230: Emitter region 140: Gate
150, 250: Hole accumulation region 160, 260: Emitter metal layer
170, 270: collector region 180, 280: collector metal layer
190, 290: gate moving layer 240: trench gate
142, 242: gate insulating layer 144, 244: conductive material

Claims (12)

제1 도전형의 드리프트 영역;
상기 드리프트 영역의 상부 내측에 배치되는 제2 도전형의 바디 영역;
상기 바디 영역의 하부에 배치되며, 상기 바디 영역보다 고농도의 불순물 농도를 갖는 제2 도전형의 정공 축적 영역; 및
상기 정공 축적 영역의 하부에 배치되되, 상기 드리프트 영역의 내부에 매립되는 복수의 제1 도전형의 캐리어 이동층;을 포함하는 전력 반도체 소자.
A drift region of the first conductivity type;
A body region of a second conductive type disposed inside the upper portion of the drift region;
A second conductive type hole accumulation region disposed at a lower portion of the body region and having an impurity concentration higher than that of the body region; And
And a plurality of first conductivity type carrier mobility layers disposed under the hole accumulation region and buried in the drift region.
제1항에 있어서,
상기 캐리어 이동층은 실리콘-게르마늄인 전력 반도체 소자.
The method according to claim 1,
Wherein the carrier mobility layer is silicon-germanium.
제1항에 있어서,
상기 캐리어 이동층 간의 간격은 20Å이하인 전력 반도체 소자.
The method according to claim 1,
Wherein the distance between the carrier moving layers is 20 angstroms or less.
제1항에 있어서,
상기 드리프트 영역의 하부에 배치된 제2 도전형의 콜렉터 영역;을 포함하는 전력 반도체 소자.
The method according to claim 1,
And a second conductivity type collector region disposed below the drift region.
제4항에 있어서,
상기 캐리어 이동층은 상기 정공 축적 영역보다 상기 콜렉터 영역에 더 인접하게 배치되는 전력 반도체 소자.
5. The method of claim 4,
Wherein the carrier mobility layer is disposed closer to the collector region than the hole accumulation region.
제1항에 있어서,
상기 바디 영역으로부터 상기 드리프트 영역까지 관입하여 배치되며, 표면에 형성되는 게이트 절연층 및 내부에 충전되는 도전성 물질을 포함하는 트렌치 게이트;를 더 포함하는 전력 반도체 소자.
The method according to claim 1,
And a trench gate including a gate insulating layer formed on a surface of the body region and penetrating from the body region to the drift region and a conductive material filled in the gate insulating layer.
제6항에 있어서,
상기 캐리어 이동층은 상기 트렌치 게이트의 하부에 배치되는 전력 반도체 소자.
The method according to claim 6,
Wherein the carrier mobility layer is disposed below the trench gate.
제1 도전형의 드리프트 영역;
상기 드리프트 영역의 상부 내측에 배치되는 제2 도전형의 바디 영역;
상기 바디 영역의 하부에 배치되며, 상기 바디 영역 보다 고농도의 불순물 농도를 갖는 제2 도전형의 정공 축적 영역; 및
상기 정공 축적 영역의 하부에 배치되되, 상기 드리프트 영역의 내부에 배치되며, 상기 드리프트 영역의 두께 방향으로 전자-정공이 이동하는 경로를 넓혀주는 경로 확장부;를 포함하는 전력 반도체 소자.
A drift region of the first conductivity type;
A body region of a second conductive type disposed inside the upper portion of the drift region;
A second conductive type hole accumulation region disposed at a lower portion of the body region and having an impurity concentration higher than that of the body region; And
And a path extending portion disposed in the lower portion of the hole accumulation region and disposed inside the drift region and widening a path through which the electron-hole moves in the thickness direction of the drift region.
제8항에 있어서,
상기 경로 확장부는 복수의 실리콘-게르마늄층을 포함하는 전력 반도체 소자.
9. The method of claim 8,
Wherein the path extension comprises a plurality of silicon-germanium layers.
제9항에 있어서,
상기 실리콘-게르마늄층 간의 간격은 20Å이하인 전력 반도체 소자.
10. The method of claim 9,
Wherein the spacing between the silicon-germanium layers is 20 angstroms or less.
제8항에 있어서,
상기 드리프트 영역의 하부에 배치된 제2 도전형의 콜렉터 영역;을 포함하는 전력 반도체 소자.
9. The method of claim 8,
And a second conductivity type collector region disposed below the drift region.
제11항에 있어서,
상기 경로 확장부는 상기 정공 축적 영역보다 상기 콜렉터 영역에 더 인접하게 배치되는 전력 반도체 소자.12. The method of claim 11,
Wherein the path extension portion is disposed closer to the collector region than the hole accumulation region.
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