KR20160092927A - Liquid crystal display panel having three conductive layers - Google Patents

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KR20160092927A
KR20160092927A KR1020160007355A KR20160007355A KR20160092927A KR 20160092927 A KR20160092927 A KR 20160092927A KR 1020160007355 A KR1020160007355 A KR 1020160007355A KR 20160007355 A KR20160007355 A KR 20160007355A KR 20160092927 A KR20160092927 A KR 20160092927A
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conductive layer
display panel
substrate
film
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KR1020160007355A
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Korean (ko)
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리 신-우
앙 칭-체
카오 첸-콴
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이노럭스 코포레이션
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Abstract

A display panel comprises a first substrate, a second substrate opposite to the first substrate, and a liquid crystal layer positioned between the first substrate and the second substrate. The first substrate comprises a first base plate, plural scan lines and plural data lines formed on the first base plate and intersecting with each other, wherein two adjacent scan lines and two adjacent data lines define a pixels region. Each pixel region comprises a first transparent conductive layer formed above the first base plate, an insulating layer formed on the first transparent conductive layer, and a second transparent conductive layer formed on the insulating layer. The second substrate comprises a second base plate and a third transparent conductive layer formed on the second base plate.

Description

3개의 도전층을 갖춘 액정 디스플레이 패널{LIQUID CRYSTAL DISPLAY PANEL HAVING THREE CONDUCTIVE LAYERS}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a liquid crystal display panel having three conductive layers,

본 발명은 일반적으로 디스플레이 패널에 괸한 것으로, 특히 액정 디스플레이 패널에 관한 것이다.
The present invention relates generally to a display panel, and more particularly to a liquid crystal display panel.

현재, 스마트 폰, 태블릿 퍼스널 컴퓨터(예컨대, 태블릿 PC, 평면(flat) PC, 예컨대: iPad), 랩탑, 모니터, 및 텔레비전 등과 같은, 디스플레이 패널을 갖는 전자 제품은 일상 생활에서의 작업 및 레저를 위해 필요한 도구이다. LCD(Liquid crystal display) 패널은 이용에 있어서 가장 대중적인 디스플레이 패널이다.Currently, electronic products with display panels, such as smartphones, tablet personal computers (e.g., tablet PCs, flat PCs such as iPad), laptops, monitors, and televisions, It is a necessary tool. LCD (liquid crystal display) panels are the most popular display panels in use.

평면 디스플레이, 전자 비주얼 디스플레이(electronic visual display) 및 이미지 디스플레이에 적용가능한 LCD 패널에 대해, 전계가 인가될 때, 2개의 투명 전극(transparent electrodes) 사이에 정렬된 액정 분자(liquid crystal molecules)는 전계의 크기 및 극성에 따라 연속적으로 회전하고(rotate), 여러 그레이 스케일 표현(grey scale expression)이 인가된 전압의 변화에 의해 조정되어 실현될 수 있다. LCD 패널은 컴팩트한 크기, 경량, 용이한 운반, 적정 가격, 더 높은 디스플레이 품질 및 동작 신뢰성과 같은 우수한 특징을 갖는다. 또한, 관찰자의 눈은 LCD 패널을 보는 것을 더욱 더 편안하게 느낀다. 오래된 CRT(cathode ray tube) 모니터는 LCD 패널로 대체되었다. 현재, LCD 패널은 소비자를 위해 크기, 형상 및 해상도에서 다양한 선택을 제공한다. 그러나, 디스플레이 패널의 품질은 프로세스의 변동에 의해 영향을 받게된다. 이는 상세한 제조 과정 뿐만 아니라 제품의 요구에 부합하는 전기적 성능과 신뢰성을 고려하는 것이 중요하다. 예컨대, 공인된 디스플레이 패널은 높은 투과율(high transmittance), 높은 생산 수율(high production yield), 높은 동작 신뢰성(high operation reliability) 및 안정적인 디스플레이 품질(stable displaying quality)과 같은 우수한 전기적 특성을 갖추어야만 한다. 그러나, 프로세스의 변동은 이러한 전기적 특성 뿐만 아니라 디스플레이 품질에 상당한 영향을 미칠 수 있다.
For LCD panels applicable to flat displays, electronic visual displays and image displays, liquid crystal molecules aligned between two transparent electrodes, when an electric field is applied, Depending on the magnitude and polarity, it may rotate continuously and multiple greyscale expressions may be realized by adjusting the applied voltage. LCD panels have excellent features such as compact size, light weight, easy transport, good price, higher display quality and operational reliability. In addition, the viewer's eyes feel more comfortable viewing the LCD panel. Older CRT (cathode ray tube) monitors have been replaced by LCD panels. Currently, LCD panels offer a variety of choices in size, shape and resolution for consumers. However, the quality of the display panel is affected by process variations. It is important to consider not only the detailed manufacturing process but also the electrical performance and reliability that meet the needs of the product. For example, an authorized display panel must have excellent electrical properties such as high transmittance, high production yield, high operation reliability and stable display quality. However, variations in the process can have a significant impact on display quality as well as these electrical characteristics.

본 발명은 더 좋은 디스플레이 품질을 갖춘 디스플레이 패널에 관한 것으로, 프로세스의 변동은 디스플레이 패널의 전기적 특성에 경미한 상당한 영향을 갖는다. 따라서, 본 실시예의 디스플레이 패널은 안정적인 디스플레이 품질을 갖고, 따라서 생산 수율을 증가시킨다.
The present invention relates to a display panel with better display quality, wherein the variation of the process has a minor impact on the electrical characteristics of the display panel. Thus, the display panel of this embodiment has a stable display quality, thus increasing production yield.

본 발명의 1실시예에 따르면, 제1 기판과, 제1 기판에 대향하는 제2 기판, 및 제1 기판 및 제2 기판 사이에 위치된 액정층을 구비하여 구성되는 디스플레이 패널이 제공된다. 제1 기판은 제1 베이스 플레이트와, 제1 베이스 플레이트 상에 형성되고 서로 교차되는 복수의 스캔 라인 및 복수의 데이터 라인을 구비하여 구성되고, 2개의 인접하는 스캔 라인과 2개의 인접하는 데이터 라인이 픽셀 영역을 정의한다. 각 픽셀 영역은 제1 베이스 플레이트 상에 형성된 제1 투명 도전층, 제1 투명 도전층 상에 형성된 절연층, 및 절연층 상에 형성된 제2 투명 도전층을 포함한다. 제2 기판은 제2 베이스 플레이트와 제2 베이스 플레이트 상에 형성된 제3 투명 도전층을 구비하여 구성된다.According to one embodiment of the present invention, there is provided a display panel comprising a first substrate, a second substrate facing the first substrate, and a liquid crystal layer disposed between the first substrate and the second substrate. The first substrate includes a first base plate, a plurality of scan lines and a plurality of data lines formed on the first base plate and intersecting with each other, and two adjacent scan lines and two adjacent data lines Defines the pixel area. Each pixel region includes a first transparent conductive layer formed on the first base plate, an insulating layer formed on the first transparent conductive layer, and a second transparent conductive layer formed on the insulating layer. The second substrate includes a second base plate and a third transparent conductive layer formed on the second base plate.

본 발명의 상기한 측면 및 다른 측면은 비-한정 실시예인 이하의 상세한 설명과 관련하여 더욱 잘 이해될 것이다.
These and other aspects of the present invention will become better understood with regard to the following detailed description, which is a non-limiting embodiment.

도 1은 본 발명의 제1 실시예에 따른 PSVA 모드 LCD 패널을 예시한다.
도 2a 내지 도 2c는 제1 실시예의 디스플레이 패널에서 MITO 및 TITO의 3가지 다른 적용가능한 구성의 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 디스플레이 패널의 단일 픽셀 영역에서 MITO 패턴 및 TITO 패턴의 상면도를 도시한다.
도 4a 및 도 4b는 각각 제1 투명 도전층 및 제2 투명 도전층 사이에 위치된 단일 절연층(single insulating layer) 및 다층 절연(multi-layer insulation)을 예시한다.
도 5a는 통상적인 LCS 모드 LCD 패널의 단일 픽셀 영역(single pixel region)을 예시한다.
도 5b 및 도 5c는 각각 본 발명의 제2 실시예에 따른 LCS 모드 LCD 패널의 단일 픽셀 영역을 예시한다.
도 6은 본 발명의 제2 실시예에 따른 디스플레이 패널의 단일 픽셀 영역에서 MITO 패턴 및 TITO 패턴의 상면도를 도시한다.
도 7은 본 발명의 제2 실시예에 따른 다른 디스플레이 패널의 단일 픽셀 영역에서 MITO 패턴 및 TITO 패턴의 상면도를 도시한다.
도 8은 본 발명의 제2 실시예에 따른 또 다른 디스플레이 패널의 단일 픽셀 영역에서 MITO 패턴 및 TITO 패턴의 상면도를 도시한다.
도 9는 2가지 시뮬레이션 상황에서 충만 MITO 막(full MITO film) 및 패턴화된 TITO 막(patterned TITO film)의 V-T(voltage-transmittance) 곡선을 나타낸다.
도 10은 본 발명의 제3 실시예에 따른 디스플레이 패널의 단일 픽셀 영역에서 MITO 패턴 및 TITO 패턴의 상면도를 도시한다.
도 11A 내지 도 11F는 테이블 1에서 3-전극 설계의 EMS 사진을 나타낸다.
도 11G 내지 도 11L은 테이블 1에서 비교의 EMS 사진을 나타낸다.1 illustrates a PSVA mode LCD panel according to a first embodiment of the present invention.
2A to 2C are cross-sectional views of three different applicable configurations of MITO and TITO in the display panel of the first embodiment.
3 is a top view of an MITO pattern and a TITO pattern in a single pixel region of a display panel according to the first embodiment of the present invention.
4A and 4B illustrate a single insulation layer and a multi-layer insulation positioned between the first and second transparent conductive layers, respectively.
Figure 5A illustrates a single pixel region of a typical LCS mode LCD panel.
Figures 5B and 5C illustrate a single pixel region of an LCS mode LCD panel according to a second embodiment of the present invention, respectively.
6 illustrates a top view of an MITO pattern and a TITO pattern in a single pixel region of a display panel according to a second embodiment of the present invention.
7 shows a top view of an MITO pattern and a TITO pattern in a single pixel region of another display panel according to a second embodiment of the present invention.
8 shows a top view of an MITO pattern and a TITO pattern in a single pixel region of another display panel according to a second embodiment of the present invention.
Figure 9 shows the voltage-transmittance (VT) curve of a full MITO film and a patterned TITO film in two simulation situations.
10 illustrates a top view of an MITO pattern and a TITO pattern in a single pixel region of a display panel according to a third embodiment of the present invention.
Figures 11A-11F show EMS images of the three-electrode design in Table 1.
Figures 11G-11L show EMS pictures of the comparisons in Table 1.

이하, 예시도면을 참조하면서 본 발명에 따른 실시예를 상세히 설명한다.Hereinafter, embodiments according to the present invention will be described in detail with reference to exemplary drawings.

본 발명의 실시예에 있어서, 디스플레이 패널은 투과율(transmittance)을 개선하고 안정적인 디스플레이 품질을 갖도록 전극 설계를 제공하는 것에 의해 개시된다. 또한, 안정적인 디스플레이 품질의 결과는 제조 공정에서의 변화에 의해 용이하게 영향을 받지 않는다. 따라서, 본 실시예의 설계에 의해 제조된 디스플레이 패널의 생산 수율이 증가된다. 더욱이, 본 실시예의 전극 설계에 채택된 디스플레이 패널은 적용에서 제품의 요구에 부합하도록 높은 개구율(aperture ratio)과 같은 양호한 전기적 및 구조적 특징을 갖는다. 또한, 본 실시예의 전극 설계의 제조는 현재의 프로세스와 상당히 호환가능하다. 따라서, 본 실시예의 설계는 우수하고 안정적인 디스플레이 품질을 갖고서 제조되는 디스플레이 패널을 만들게 될 뿐만 아니라 대량 생산에 적합하다.In an embodiment of the present invention, a display panel is disclosed by providing an electrode design to improve transmittance and to have stable display quality. Also, the result of stable display quality is not easily affected by changes in the manufacturing process. Therefore, the production yield of the display panel manufactured by the design of this embodiment is increased. Moreover, the display panel adopted in the electrode design of this embodiment has good electrical and structural characteristics such as a high aperture ratio to meet the needs of the product in application. In addition, the fabrication of the electrode design of this embodiment is highly compatible with current processes. Therefore, the design of this embodiment not only makes a display panel manufactured with excellent and stable display quality, but also is suitable for mass production.

여러 실시예가 첨부 도면을 참조하여 상세하게 설명된다. 본 발명의 실시예는 PSVA(polymer stabilization vertical-alignment) 모드 LCD(liquid crystal display) 패널에 채택될 수 있다. 본 발명의 모든 실시예가 도시되지 않았음이 주지된다. 본 실시예의 구조의 상세는 예시를 위해 제공되고, 실시예의 설명된 상세 내용은 본 발명을 한정하도록 의도되지는 않는다. 수정 및 변경이 실제적 적용의 요구에 부합하도록 본 발명의 취지를 벗어나는 것 없이 이루어질 수 있다. 따라서, 특별히 예시되지 않은 본 발명의 다른 실시예가 있을 수 있다. 더욱이, 첨부 도면은 실시예의 명확한 설명을 위해 간단화되고; 도면의 크기 및 비율은 실제 제품에 직접적으로 비례하지 않으며, 본 발명에 대한 한정으로서 이해되지는 않아야 한다. 따라서, 명세서 및 도면은 제한적인 의미보다는 예시적인 의미로 간주되어야한다. 또한, 실시예의 동일 및/또는 유사 엘리먼트는 동일 및/또는 유사 참조부호로 지시된다.Various embodiments are described in detail with reference to the accompanying drawings. Embodiments of the present invention may be employed in polymer stabilization vertical-alignment (PSVA) mode liquid crystal display (LCD) panels. It is noted that not all embodiments of the invention are shown. The details of the structure of this embodiment are provided for illustrative purposes, and the detailed description of the embodiments is not intended to limit the invention. Modifications and alterations may be made without departing from the spirit of the invention so as to be consistent with the requirements of practical application. Thus, there may be other embodiments of the invention not specifically illustrated. Moreover, the accompanying drawings are simplified for clarity of illustration; The size and proportions of the figures are not directly proportional to the actual product and should not be understood as a limitation to the present invention. Accordingly, the specification and figures are to be regarded in an illustrative rather than a restrictive sense. Furthermore, the same and / or similar elements of an embodiment are indicated by the same and / or similar reference numerals.

더욱이, 엘리먼트를 변경하기 위해 명세서 및 청구항에서 "제1", "제2", "제3" 등과 같은 서수 용어의 이용은 그 자체에 의해 소정의 우선권, 앞섬, 또는 다른 주장하는 엘리먼트를 거치는 하나의 주장하는 엘리먼트의 순서 또는 방법의 행위가 수행되는 잠재적 순서를 함축하지는 않고, 단지 주장하는 엘리먼트를 구별하도록 동일한 이름을 갖춘 다른 엘리먼트로부터 소정의 이름을 갖춘 하나의 주장하는 엘리먼트를 구별하기 위한 (수서적 용어의 이용을 위한) 표시로서 이용된다.
Moreover, the use of ordinal terms such as " first, "" second, "third," and the like in the specification and claims to modify an element means that one To distinguish an asserting element with a given name from another element having the same name to distinguish the asserting element, without implicating the potential order in which the act of the asserting element's order or method is performed (For use of book terms).

<제1 실시예>&Lt; Embodiment 1 >

도 1은 본 발명의 제1 실시예에 따른 PSVA 모드 LCD 패널을 예시한다. 디스플레이 패널은 제1 기판(S1), 제1 기판(S1)에 대향되게 배치된 제2 기판(S2), 및 제1 기판(S1) 및 제2 기판(S2) 사이에 배치된 액정층(liquid crystal layer; LC)을 포함한다. 예컨대, 제1 기판(S1) 및 제2 기판(S2)은 TFT 기판 및 CF 기판이고, 이 기판은 본 실시예의 관련된 구성을 설명하기 위해 취해진다. 그러나, 본 발명은 이러한 구조 및 설명된 상세내용으로 한정되지는 않는다.1 illustrates a PSVA mode LCD panel according to a first embodiment of the present invention. The display panel includes a first substrate S1, a second substrate S2 disposed opposite to the first substrate S1, and a liquid crystal layer disposed between the first substrate S1 and the second substrate S2. crystal layer (LC). For example, the first substrate S1 and the second substrate S2 are a TFT substrate and a CF substrate, which are taken to illustrate the related configuration of the present embodiment. However, the present invention is not limited to this structure and the details described.

하나의 실시예에 있어서, 도 1에 도시된 바와 같이, 제1 기판(S1)은 제1 베이스 플레이트(first base plate; 11), 제1 베이스 플레이트(11) 상에 형성된 제1 투명 도전층(first transparent conductive layer; 13), 제1 투명 도전층(13) 상에 형성된 절연층(insulating layer; 14), 및 절연층(14) 상에 형성된 제2 투명 도전층(15)을 구비하여 구성된다. 제1 기판(S1)은 또한 픽셀 설계에 따라 제1 베이스 플레이트(11) 상에 형성된 (게이트 라인(gate lines) 및 데이터 라인(data lines))과 같은) 다수의 패턴화된 트레이스(patterned traces)와, 다수의 트랜지스터를 구비하여 구성된다. (여러 슬릿(slits)을 갖춘) 패턴화된 ITO(indium tin oxide) 층은, 픽셀 전극(pixel electrode)으로서 기능하는, 제2 투명 도전층(15)으로서 구현될 수 있다. 본 실시예에 따르면, 제1 투명 도전층(13)은 제2 투명 도전층(15) 아래에 위치되고, 절연층(14)에 의해 제2 투명 도전층(15)으로부터 분리된다. 제1 실시예에 있어서, 제1 투명 도전층(13)은, 미세 슬릿(fine slits)을 형성하는 것 없이 ITO 막을 갖춘 TN 모드 LCD에 적용될 수 있는, 충만 ITO 막이다. 상기한 바와 같이 제1 기판(S1)의 구성에 따르면, 제1 투명 도전층(13)은 중간(middle) ITO(이하, "MITO"로 칭함)로서 불리워질 수 있고, 제2 투명 도전층(15)은 상부(top) ITO(이하, "TITO"로 칭함)로서 불리워질 수 있다. 더욱이, 명세서 및 청구항에서 "상(on)"과 같은 수서적 용어의 이용은 위에 위치된 관련 엘리먼트/층에 대해 언급하고, 수직으로 적층된 관련 엘리먼트/층은 서로 집적적으로 접촉될 수 있고, 또는 다른 엘리먼트/층이 그 사이에 부가될 수 있다.1, the first substrate S1 includes a first base plate 11, a first transparent conductive layer (not shown) formed on the first base plate 11 a first transparent conductive layer 13 formed on the first transparent conductive layer 13, an insulating layer 14 formed on the first transparent conductive layer 13, and a second transparent conductive layer 15 formed on the insulating layer 14 . The first substrate S1 also includes a plurality of patterned traces (such as gate lines and data lines) formed on the first base plate 11 in accordance with the pixel design. And a plurality of transistors. A patterned indium tin oxide (ITO) layer (with several slits) can be implemented as a second transparent conductive layer 15, which functions as a pixel electrode. According to this embodiment, the first transparent conductive layer 13 is located below the second transparent conductive layer 15 and separated from the second transparent conductive layer 15 by the insulating layer 14. In the first embodiment, the first transparent conductive layer 13 is a full ITO film which can be applied to a TN mode LCD having an ITO film without forming fine slits. According to the structure of the first substrate S1 as described above, the first transparent conductive layer 13 can be referred to as a middle ITO (hereinafter referred to as "MITO "), and the second transparent conductive layer 15 may be referred to as top ITO (hereinafter referred to as "TITO "). Moreover, the use of numerical terms such as "on" in the specification and claims refers to the related element / layer located above and the vertically stacked related elements / layers can be in inte- gral contact with each other, Or other elements / layers may be added therebetween.

제1 기판(S1)에 대향하는 제2 기판(S2)은 제2 베이스 플레이트(21)와 제2 베이스 플레이트(21) 상에 형성된 제3 투명 도전층(23)을 구비하여 구성된다. 하나의 실시예에 있어서, 제3 투명 도전층(23)은 충만 ITO 막이다. 광 차페층(light shielding layer)(블랙 매트릭스(black matrix)), 컬러 레지스트 층(color resist layer), 다른 보호층(protective layers) 및 스페이서(spacers)와 같은, 당업자에게 알려진 제2 기판(S2)의 다른 엘리먼트는 생략되었고 도 1에는 도시되지 않는다. 예컨대 스페이서를 취하면, 스페이서는 균일한 거리로 제1 기판(S1)과 제2 기판(S2) 사이에서 셀 갭(cell gap)을 유지하고, 샐 갭은 LC 층의 LC 분자(molecules)로 채워진다. 이러한 알려진 층 및 엘리먼트의 위치 및 기능의 상세내용은 여기서 중복하여 설명되지는 않는다.The second substrate S2 opposed to the first substrate S1 includes a second base plate 21 and a third transparent conductive layer 23 formed on the second base plate 21. In one embodiment, the third transparent conductive layer 23 is a full ITO film. A second substrate S2 known to those skilled in the art, such as a light shielding layer (black matrix), a color resist layer, other protective layers and spacers, &Lt; / RTI &gt; are omitted and are not shown in FIG. For example, when the spacer is taken, the spacer maintains a cell gap between the first substrate S1 and the second substrate S2 at a uniform distance, and the sal gap is filled with LC molecules of the LC layer . The details of the location and function of these known layers and elements are not duplicated here.

제1 실시예에 있어서, 제1 투명 도전층(13)은 제2 투명 도전층(15)에 전기적으로 연결될 수 있다. 디스플레이 패널이 동작될 때(예컨대, 외부 전계가 LC 층에 인가됨), 동일한 전압이 제1 투명 도전층(13)과 제2 투명 도전층(15)에 인가되고, 여기서 제1 수직 전계(first vertical electric field; E1)가 제1 투명 도전층(13)과 제3 투명 도전층(23) 사이에서 발생되고, 제2 수직 전계(E2)가 제2 투명 도전층(15)과 제3 투명 도전층(23) 사이에서 발생된다. PSVA 모드 LCD 패널에 있어서, LC 분자의 경사 방향(tilt directions)은 제2 투명 도전층(15)의 패턴(예컨대, 픽셀 ITO 패턴)에 의해 결정되고, LC 분자는 전계의 방향에 따라 재방향지워지고(reoriented) 정렬된다(전계는 LC 분자에 대해 전기력(electric force)을 갖는다). 본 실시예의 전극 설계에 따르면, 디스플레이 패널의 전계 강도는 상당히 개선될 수 있고, 그에 의해 LC 분자에 따라 수직 방향으로 지향력(orientation force)을 증가시킨다. 따라서, 구현된 전극 설계로 적용된 디스플레이 패널은 더 빠른 응답 시간과 더 높은 투과율(transmittance)과 같은 더 좋은 동작 특성을 갖는다.In the first embodiment, the first transparent conductive layer 13 may be electrically connected to the second transparent conductive layer 15. When the display panel is operated (e.g., an external electric field is applied to the LC layer), the same voltage is applied to the first transparent conductive layer 13 and the second transparent conductive layer 15, a vertical electric field E1 is generated between the first transparent conductive layer 13 and the third transparent conductive layer 23 and a second vertical electric field E2 is generated between the second transparent conductive layer 15 and the third transparent conductive layer 23, Layer 23 as shown in FIG. In the PSVA mode LCD panel, the tilt directions of the LC molecules are determined by a pattern (e.g., a pixel ITO pattern) of the second transparent conductive layer 15, and the LC molecules are redirected according to the direction of the electric field (the electric field has an electric force with respect to the LC molecule). According to the electrode design of this embodiment, the field intensity of the display panel can be significantly improved, thereby increasing the orientation force in the vertical direction according to the LC molecules. Thus, a display panel applied with an implemented electrode design has better operating characteristics, such as faster response time and higher transmittance.

제1 투명 도전층(13)과 제2 투명 도전층(15)을 전기적으로 연결하기 위한 여러 방법이 있고, 3가지 다른 방법이 실례를 위해 이하 예시된다. 제1 실시예의 디스플레이 패널에서 MITO 및 TITO의 3가지 다른 적용가능한 구성의 단면도인, 도 2a 내지 도 2c를 참조한다. 절연층(14) 상의 제2 투명 도전층(15)은 접촉 구멍(contact hole; 16)에 의해 (소스 및 드레인 영역을 정의하는) 패턴화된 제2 금속층(M2)에 전기적으로 연결될 수 있다. 절연층(14) 아래의 제1 투명 도전층(13)은 (도 2a 및 도 2b에 도시된 바와 같이) 접촉 구멍(16)에 의해 제2 투명 도전층(15)에 전기적으로 연결될 수 있다. 대안적으로, 제1 투명 도전층(13)은 (도 2c에 도시된 바와 같이) 제2 투명 도전층(15)에 전기적 연결을 달성하기 위해 패턴화된 제2 금속층(M2)에 연결될 수 있다. 패턴화된 제1 금속층, 게이트 절연층, 활성화 층(active layer) 및 다른 보호층과 같은, 패턴화된 제2 금속층(M2)과 베이스 플레이트 사이에 구성된 다른 층 및 엘리먼트는 도 2a 및 도 2c에는 도시되지 않음이 주지된다. (TFT를 포함하는) 이들 층 및 엘리먼트의 구성은 당업자에게 알려져 있고, 여기서 중복하여 설명되지는 않는다.There are various methods for electrically connecting the first transparent conductive layer 13 and the second transparent conductive layer 15, and three different methods are exemplified below for illustrative purposes. Reference is made to Figs. 2A to 2C, which are cross-sectional views of three other applicable configurations of MITO and TITO in the display panel of the first embodiment. The second transparent conductive layer 15 on the insulating layer 14 may be electrically connected to the patterned second metal layer M2 (defining the source and drain regions) by a contact hole 16. The first transparent conductive layer 13 under the insulating layer 14 may be electrically connected to the second transparent conductive layer 15 by the contact hole 16 (as shown in Figs. 2A and 2B). Alternatively, the first transparent conductive layer 13 may be connected to the patterned second metal layer M2 to achieve an electrical connection to the second transparent conductive layer 15 (as shown in Fig. 2C) . Other layers and elements configured between the patterned second metal layer (M2) and the base plate, such as a patterned first metal layer, a gate insulating layer, an active layer, and other protective layers, are shown in Figures 2a and 2c Not shown. The construction of these layers and elements (including TFTs) is known to those skilled in the art and is not described herein in any way.

도 3은 본 발명의 제1 실시예에 따른 디스플레이 패널의 단일 픽셀 영역에서 MITO 패턴 및 TITO 패턴의 상면도를 도시한다. 제1 기판(S1)은 제1 베이스 플레이트(11) 상에 형성되고 서로 교차되는 복수의 스캔 라인(scan lines; SL) 및 데이터 라인(data lines; DL)을 구비하여 구성된다. 픽셀 영역(pixel region; PX)을 제어하기 위해 스위치로서 기능하는, 박막 트랜지스터(thin film transistor; TFT)는 스캔 라인(SL) 및 데이터 라인(DL) 사이의 교차지점(intersection)에 인접하여 배치되고, 데이터 라인(DL)에 전기적으로 연결된다. 픽셀 영역(PX)은 공통 전압(common voltage)이 인가되는 트레이스(Com)를 더 포함할 수 있어, 디스플레이 패널에 인가되는 것과 같은 공통 전압의 균일성(uniformity)을 유지하거나 증가시키는 것이 가능하고, 이는 특히 대규모 디스플레이 패널에 대해 유용하다. 트레이스(Com)가 도 3에 도시됨에도 불구하고, 구현된 설계는 트레이스(Com)를 형성하거나 형성하는 것 없이 디스플레이 패널의 소정의 픽셀 영역(PX)에 적용가능함이 주지된다.3 is a top view of an MITO pattern and a TITO pattern in a single pixel region of a display panel according to the first embodiment of the present invention. The first substrate S1 is formed on the first base plate 11 and includes a plurality of scan lines SL and data lines DL intersecting with each other. A thin film transistor (TFT), which functions as a switch for controlling the pixel region PX, is disposed adjacent to the intersection between the scan line SL and the data line DL , And the data line DL. The pixel region PX may further include a trace Com to which a common voltage is applied so that it is possible to maintain or increase the uniformity of the common voltage as applied to the display panel, This is particularly useful for large-scale display panels. Although the trace Com is shown in Fig. 3, it is noted that the implemented design is applicable to a given pixel area PX of the display panel without forming or forming a trace Com.

도 3에 도시된 바와 같이, MITO 막(예컨대, 제1 투명 도전층(13))은 충만 ITO 막이고, TITO 막(예컨대, 제2 투명 도전층(15))은 여러 슬릿을 갖는 패턴화된 ITO 막이다. 서로 전기적으로 연결된 MITO 및 TITO 막은 TFT에 의해 제어된다. 또한, 제1 실시예에 있어서, MITO 막(예컨대, 제1 투명 도전층(13))의 커버리지 영역(coverage area; Am)은 TITO 막(예컨대, 제2 투명 도전층(15))의 커버리지 영역(At)과 실질적으로 동등하다. MITO 막(예컨대, 제1 투명 도전층(13))의 커버리지 영역(Am)은 픽셀 영역(PX)의 영역에 가깝거나 실질적으로 동등하다.3, the MITO film (for example, the first transparent conductive layer 13) is a filled ITO film and the TITO film (for example, the second transparent conductive layer 15) is a patterned ITO film. The MITO and TITO films electrically connected to each other are controlled by TFTs. In the first embodiment, the coverage area A m of the MITO film (for example, the first transparent conductive layer 13) is smaller than the coverage area A m of the TITO film (for example, the second transparent conductive layer 15) Is substantially equal to the area A t . Coverage area (A m) of the MITO film (e. G., The first transparent conductive layer 13) is close to the area of the pixel regions (PX) or substantially equal to.

또한, 본 실시예의 절연층(14)은 단일 절연층 또는 다층 절연일 수 있다. 다층 절연은 여러 무기 절연층(inorganic insulating layers), 또는 교대로 되는 무기 및 유기 재료 절연층을 구비하는 스택(stack)을 구비하여 구성될 수 있다. 도 4a 및 도 4b는 각각 제1 투명 도전층과 제2 투명 도전층 사이에 위치된 단일 절연층 및 다층 절연을 예시한다. 도 4a에 도시된 바와 같이, 충만 MITO 막(예컨대, 제1 투명 도전층(13))과 패턴화된 TITO 막(예컨대, 제2 투명 도전층(15)) 사이에 위치된 절연층(14)은 무기 재료 절연층(inorganic material insulating layer)이다. 1실시예에 있어서, 무기 재료 절연층의 두께는 1000Å 내지 4000Å의 범위에 있을 수 있다. 다른 실시예에 있어서, 무기 재료 절연층의 두께는 1500Å 내지 2500Å의 범위에 있을 수 있다. 그러나, 본 발명은 이러한 제공된 범위에서 이러한 수치 값으로 한정되지는 않는다. 절연층(14)의 두께는 실제적인 적용의 요구에 따라 조정되고 선택될 수 있어, 제1 투명 도전층(13)과 제2 투명 도전층(15) 사이의 거리는 제1 투명 도전층(13)의 성능에 영향을 미치는 것에 대해 너무 크지도 않고 제2 투명 도전층(15)의 성능에 영향을 미치는 것에 대해 너무 작지도 않다. 충만 MITO 막(예컨대, 제1 투명 도전층(13)) 아래에 위치된 다른 절연층(12)의 두께는 2000Å 내지 5000Å의 범위에 있을 수 있고, 본 발명은 이에 한정되지는 않는다. 마찬가지로, 절연층(12)의 두께는 실제적인 적용의 요구에 따라 조정되고 선택될 수 있다. 또한, 절연층(12, 14)은, SiOx, SiNx 또는 다른 적용가능 재료와 같은, 동일한 무기 재료 또는 다른 무기 재료로 만들어질 수 있다.In addition, the insulating layer 14 of this embodiment may be a single insulating layer or a multilayered insulating. The multilayered insulation may comprise a plurality of inorganic insulating layers, or a stack having alternating inorganic and organic material insulating layers. 4A and 4B illustrate a single insulation layer and multilayer insulation located between the first transparent conductive layer and the second transparent conductive layer, respectively. An insulating layer 14 is disposed between the filled MITO film (for example, the first transparent conductive layer 13) and the patterned TITO film (for example, the second transparent conductive layer 15) Is an inorganic material insulating layer. In one embodiment, the thickness of the inorganic material insulating layer may be in the range of 1000 ANGSTROM to 4000 ANGSTROM. In another embodiment, the thickness of the inorganic material insulating layer may be in the range of 1500 ANGSTROM to 2500 ANGSTROM. However, the present invention is not limited to such numerical values in the scope provided. The thickness of the insulating layer 14 can be adjusted and selected in accordance with the requirements of practical application so that the distance between the first transparent conductive layer 13 and the second transparent conductive layer 15 is larger than the thickness of the first transparent conductive layer 13, It is not too large for affecting the performance of the second transparent conductive layer 15 and is not too small for affecting the performance of the second transparent conductive layer 15. The thickness of the other insulating layer 12 located under the filled MITO film (for example, the first transparent conductive layer 13) may be in the range of 2000 ANGSTROM to 5000 ANGSTROM, and the present invention is not limited thereto. Likewise, the thickness of the insulating layer 12 can be adjusted and selected according to the requirements of practical application. In addition, the insulating layers 12, 14 may be made of the same inorganic material or other inorganic material, such as SiOx, SiNx, or other applicable materials.

부가적으로, 도 4b에 도시된 바와 같이, 충만 MITO 막(예컨대, 제1 투명 도전층(13))과 패턴화된 TITO 막(예컨대, 제2 투명 도전층(15)) 사이에 위치된 절연층(14)은, 적어도 하나의 유기 재료 절연층(141)과 적어도 하나의 무기 재료 절연층(142)을 구비하여 구성되는, 다층 절연이다. 유기 재료 절연층(141)은 단일 유기층 또는 다중 유기층일 수 있다. 하나의 실시예에 있어서, 무기 재료 절연층(142)은 1000Å 내지 4000Å, 또는 1500Å 내지 2500Å의 범위의 두께를 갖고, 반면 유기 재료 절연층(141)은 8000Å 내지 30000Å의 범위의 두께를 갖는다. 본 발명은 그러한 재료 및 제공된 범위의 수치 값으로 한정되지 않음이 주지된다. 다른 유기 또는 무기 재료가 절연층(14)의 적절한 두께를 선택하는 것에 의해 채택 및 결합될 수 있다. 더욱이, 하나의 적용에 있어서, 제1 기판(S1)과 제2 기판(S2) 간의 (LC 분자로 채워진) 셀 갭은 260nm 내지 360nm의 범위이고, 패턴화된 TITO 막의 피치는 4㎛ 내지 11㎛의 범위이며, 패턴화된 TITO 막의 슬릿 폭(slit width)은 "pitch-2" 내지 "pitch/4"의 범위이다. 제공된 이러한 수치 값은 단지 설명을 위한 것으로, 한정을 위한 것은 아님이 주지된다.In addition, as shown in FIG. 4B, an insulation (not shown) interposed between the filled MITO film (for example, the first transparent conductive layer 13) and the patterned TITO film The layer 14 is a multilayered insulation, comprising at least one organic material insulating layer 141 and at least one inorganic material insulating layer 142. The organic material insulating layer 141 may be a single organic layer or multiple organic layers. In one embodiment, the inorganic material insulating layer 142 has a thickness in the range of 1000 Å to 4000 Å, or 1500 Å to 2500 Å, while the organic material insulating layer 141 has a thickness in the range of 8000 Å to 30000 Å. It is noted that the invention is not limited to such materials and numerical values in the ranges provided. Other organic or inorganic materials can be adopted and combined by selecting an appropriate thickness of the insulating layer 14. [ Furthermore, in one application, the cell gap (filled with LC molecules) between the first substrate S1 and the second substrate S2 is in the range of 260 nm to 360 nm, and the pitch of the patterned TITO film is in the range of 4 탆 to 11 탆 , And the slit width of the patterned TITO film is in a range of "pitch-2" to "pitch / 4". It is noted that these numerical values provided are for illustration purposes only and are not intended to be limiting.

상기 설명에 따르면, 본 발명의 설계는 LC 분자에 따라 수직 전계의 강도와 수직 방향의 지향력을 증가시키고, 그에 의해 픽셀 영역의 투과율(transmittance)을 증가시킨다. 더욱이, 본 실시예의 전극의 구성(예컨대, 제1 투명 도전층(13)/제2 투명 도전층(15)/제3 투명 도전층(23))은 디스플레이 패널의 디스플레이 품질을 상당하게 개선하게 되고, 디스플레이 품질의 안정성(stability)이 프로세스 변화에 의해 영향을 받지 않고, 그에 의해 디스플레이 패널의 생산 수율을 증가시킨다.According to the above description, the design of the present invention increases the intensity of the vertical electric field and the directivity in the vertical direction according to the LC molecules, thereby increasing the transmittance of the pixel region. Furthermore, the configuration of the electrode of this embodiment (for example, the first transparent conductive layer 13 / the second transparent conductive layer 15 / the third transparent conductive layer 23) significantly improves the display quality of the display panel , The stability of the display quality is not affected by the process change, thereby increasing the production yield of the display panel.

제1 투명 도전층(13)를 세팅하거나 세팅하지 않는 것, 기판 사이의 셀 갭을 변경시키는 것, 제2 투명 도전층(15)의 전극 브랜치(electrode branch)의 재그 폭(jag width) 및 슬릿 폭(slit width)과 같은 파라미터를 조정하는 것을 포함하는, 다양한 시뮬레이션 테스트가 3개의 전극의 설계를 조사하기 위해 행해진다. 또한, 픽셀 영역의 투과율이 관찰되고 측정된다. 시뮬레이션 테스트의 결과가 테이블 1에 제공된다.
The first transparent conductive layer 13 is not set or set, the cell gap between the substrates is changed, the jag width of the electrode branch of the second transparent conductive layer 15, Various simulation tests are performed to examine the design of the three electrodes, including adjusting the parameters such as the slit width. Also, the transmissivity of the pixel region is observed and measured. The results of the simulation test are provided in Table 1.

테이블 1Table 1

Figure pat00001

Figure pat00001

CF/TFT 전압: 제2 기판에 인가된 전압/제1 기판에 인가된 전압CF / TFT voltage: voltage applied to the second substrate / voltage applied to the first substrate

투과율의 이득 퍼센트(T gain %) = [(3-전극 설계의 투과율/비교의 투과율)-1]*100%Percentage of gain of transmittance (T gain%) = [(transmittance of 3-electrode design / transmittance of comparison) -1] 100%

시뮬레이션 결과는 3-전극 설계의 모든 투과율(좌측에서 우측으로 19.79%, 19.87%, 19.87%, 19.89%, 20.06%, 20.15%)이 (예컨대, 제2 투명 도전층(15) 및 제3 투명 도전층(23)을 세팅하지만, 제1 투명 도전층(13)은 세팅하지 않는) 비교의 투과율(좌측에서 우측으로 18.60%, 17.78%, 16.59%, 19.35%, 18.93%, 18.09%) 보다 더 높다는 것을 나타내고 있다. 또한, 시뮬레이션 결과는 3-전극 설계의 투과율이 19.780%까지 상당히 개선됨을 나타내고 있다.The simulation results show that all transmittances of the three-electrode design (19.79%, 19.87%, 19.87%, 19.89%, 20.06%, 20.15% from left to right) (18.60%, 17.78%, 16.59%, 19.35%, 18.93%, 18.09% from the left to the right) without setting the first transparent conductive layer 13 but setting the layer 23 . Also, the simulation results show that the transmittance of the 3-electrode design is significantly improved to 19.780%.

더욱이,셀 갭이 3.5㎛ 또는 3.25㎛이고 전극 브랜치의 재그 폭 및 슬릿 폭의 어떠한 조정을 막론하고 시뮬레이션 결과에 따른 3-전극 설계의 모든 투과율은 19% 보다 더 크면서 차이는 아주 작다. 비교의 시뮬레이션된 투과율 결과와 비교하면, 3-전극 설계의 투과율 결과는 상대적으로 안정적이다. 따라서, 시뮬레이션 결과는 실시예의 3-전극 설계는 픽셀 영역의 투과율을 증가시키고, 투과율에 대한 상당한 영향이 없음이 증명되었다.Furthermore, regardless of any adjustments of the electrode branch's jag width and slit width, the cell gap is 3.5 [mu] m or 3.25 [mu] m, the overall transmission of the three-electrode design according to the simulation results is greater than 19% and the difference is very small. Compared with the simulated transmittance results of the comparison, the transmittance results of the three-electrode design are relatively stable. Thus, the simulation results demonstrate that the 3-electrode design of the example increases the transmissivity of the pixel region and does not have a significant effect on the transmissivity.

상기한 이점 외에, 본 실시예의 3-전극 설계에 의해 제조된 디스플레이 패널은 여전히 높은 개구율과 같은 적용 제품의 일반적인 요구에 부합할 수 있다. 또한, 본 실시예의 전극 설계의 제조는 현재의 프로세스와 상당히 호환된다. 따라서, 본 실시예의 3-전극 설계에 의해 제조된 디스플레이 패널의 생산 수율이 증가될 수 있다.
In addition to the above advantages, the display panel manufactured by the three-electrode design of this embodiment can still meet the general requirements of an applied product such as a high aperture ratio. In addition, the fabrication of the electrode design of this embodiment is highly compatible with current processes. Therefore, the production yield of the display panel manufactured by the three-electrode design of this embodiment can be increased.

<제2 실시예>&Lt; Embodiment 2 >

본 발명은 LCS(low color shift) 모드 LCD 패널에 적용될 수 있다. 통상적인 LCS 모드 LCD 패널의 단일 픽셀 영역을 나타내는 도 5a를 참조한다. 도 5a에 도시된 바와 같이, 디스플레이 패널이 측면으로부터 보여질 때 컬러 쉬프팅(color shifting)을 보상하기 위해 각 픽셀 영역에는 밝은 영역(bright region; A) 및 어두운 영역(dark region; B)이 있다. 제2 실시예에 있어서, LCS 모드 LCD 패널의 각 픽셀 영역(PX)에서 밝은 영역과 어두운 영역이 상부 및 하부 전극을 부분적으로 중첩시키는 것에 의해 생성될 수 있다. 도 5b 및 도 5c는 각각 본 발명의 제2 실시예에 따른 LCS 모드 LCD 패널의 단일 픽셀 영역을 예시한다. 본 실시예의 3-전극 설계(예컨대, 제1 투명 도전층(13)/제2 투명 도전층(15)/제3 투명 도전층(23)의 구성)에 대해 도 1 및 상기 관련 설명을 참조한다. 도 5b 및 도 5c에 나타낸 바와 같이, 충만 MITO 막(예컨대, 제1 투명 도전층(13)) 및 패턴화된 TITO 막(예컨대, 픽셀 전극(PE)으로서 기능하는 제2 투명 도전층(15))은 다른 패턴이다. 예컨대, 충만 MITO 막의 커버리지 영역은 패턴화된 TITO 막의 커버리지 영역 보다 더 작고, 제2 및 제1 투명 도전층의 전극 중첩 영역(electrode overlapping area; 3E)(예컨대, 픽셀 영역(PX)에서 3개의 전극을 포함하는 영역)은 픽셀 영역(PX)의 중간 구간에 배열될 수 있다. 도 5b 및 도 5c의 구성 간의 차이는 전극 중첩 영역(3E)과 픽셀 전극(PE)의 전기적 연결이다. 도 5b에 있어서, 전극 중첩 영역(3E)과 픽셀 전극(PE)은 동일한 데이터 라인(DL)에 전기적으로 연결된다. 도 5c에 있어서, 전극 중첩 영역(3E)과 픽셀 전극(PE)은 각각 다른 데이터 라인(예컨대, 제1 데이터 라인(D1) 및 제2 데이터 라인(D2))에 전기적으로 연결된다.The present invention can be applied to a low color shift (LCS) mode LCD panel. Reference is made to Fig. 5A, which depicts a single pixel region of a typical LCS mode LCD panel. As shown in FIG. 5A, there is a bright region (A) and a dark region (B) in each pixel region to compensate for color shifting when the display panel is viewed from the side. In the second embodiment, a bright region and a dark region in each pixel region PX of the LCS mode LCD panel can be generated by partially overlapping the upper and lower electrodes. Figures 5B and 5C illustrate a single pixel region of an LCS mode LCD panel according to a second embodiment of the present invention, respectively. 1 and the related description for the three-electrode design of the present embodiment (for example, the first transparent conductive layer 13 / the second transparent conductive layer 15 / the third transparent conductive layer 23) . The first transparent conductive layer 13 and the patterned TITO film (for example, the second transparent conductive layer 15 functioning as the pixel electrode PE), as shown in Figs. 5B and 5C, ) Is a different pattern. For example, the coverage area of the full MITO film is smaller than the coverage area of the patterned TITO film, and the electrode overlapping area 3E of the second and first transparent conductive layers (e.g., three electrodes May be arranged in the middle section of the pixel region PX. 5B and 5C is the electrical connection between the electrode overlap region 3E and the pixel electrode PE. In Fig. 5B, the electrode overlap region 3E and the pixel electrode PE are electrically connected to the same data line DL. In Fig. 5C, the electrode overlap region 3E and the pixel electrode PE are electrically connected to different data lines (e.g., the first data line D1 and the second data line D2), respectively.

도 6은 본 발명의 제2 실시예에 따른 디스플레이 패널의 단일 픽셀 영역에서 MITO 패턴 및 TITO 패턴의 상면도를 도시하고, 여기서 픽셀 영역은 2개의 데이터 라인(예컨대, 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2))에 의해 제어된다. 도 6에 도시된 바와 같이, 충만 MITO 막(예컨대, 제1 투명 도전층(13))은 픽셀 영역(PX)이 중간 구간에 위치되고, 충만 MITO 막의 영역은 패턴화된 TITO 막(예컨대, 제2 투명 도전층(15))의 영역 보다 더 작으며, 여기서 충만 MITO 막은 제1 트랜지스터(TFT1)에 전기적으로 연결된다. 슬릿을 갖는 패턴화된 TITO 막은 제2 트랜지스터(TFT2)에 전기적으로 연결된다. 부가적으로, 충만 MITO 막의 형상에 대한 한정은 없다. 충만 MITO 막은 도 6에 도시된 바와 같이 나비와 같은 형상(그리고, 측면의 연장 방향이 패턴화된 TITO 막의 슬릿의 연장 방향과 동일하다)으로 형성될 수 있고, 또한 육각형, 직사각형 또는 다른 적용가능한 형상으로 형성될 수 있다. 본 발명은 그에 대한 특별한 한정은 없다.6 shows a top view of an MITO pattern and a TITO pattern in a single pixel region of a display panel according to a second embodiment of the present invention, wherein the pixel region includes two data lines (e.g., a first data line DL1 and a second data line DL2) The second data line DL2). 6, the full MITO film (for example, the first transparent conductive layer 13) is formed such that the pixel region PX is located in the middle section and the region of the filled MITO film is the patterned TITO film 2 transparent conductive layer 15), where the full MITO film is electrically connected to the first transistor TFT1. The patterned TITO film having the slit is electrically connected to the second transistor TFT2. In addition, there is no limitation on the shape of the full MITO film. The full MITO film may be formed in a shape like a butterfly (and the extending direction of the side is the same as the extending direction of the slit of the patterned TITO film) as shown in Fig. 6, and may also be a hexagonal, rectangular or other applicable shape As shown in FIG. The present invention is not particularly limited thereto.

도 7은 본 발명의 제2 실시예에 따른 다른 디스플레이 패널의 단일 픽셀 영역에서 MITO 패턴 및 TITO 패턴의 상면도를 도시한다. 도 7에 있어서, 픽셀 영역은 여전히 2개의 데이터 라인(예컨대, 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2))에 의해 제어된다. 도 7에 나타낸 바와 같이, 충만 MITO 막(예컨대, 제1 투명 도전층(13))은 서로로부터 분리된 제1 충만 구간(first full section; 131) 및 제2 충만 구간(132)을 구비하여 구성되고, 제2 충만 구간(132)은 제1 충만 구간(131)을 에워싼다. 또한, 제1 충만 구간(131) 및 제2 충만 구간(132)은 각각 픽셀 영역의 제1 트랜지스터(TFT1) 및 제2 트랜지스터(TFT2)에 연결된다. 1실시예에 있어서, 제1 충만 구간(131) 및 제2 충만 구간(132)의 영역의 합은 픽셀 영역(PX)의 영역에 가까울 수 있다. 복수의 슬릿을 갖는 패턴화된 TITO 막(예컨대, 제2 투명 도전층(15))은 제2 트랜지스터(TFT2)에 전기적으로 연결된다. 따라서, 충만 MITO 막의 제2 충만 구간(132) 및 복수의 슬릿을 갖는 패턴화된 TITO 막 양쪽은 제2 트랜지스터(TFT2)에 전기적으로 연결된다. 도 7에 도시된 바와 같은 설계에 따라, 충만 MITO 막의 제1 충만 구간(131) 및 제2 충만 구간(132)은 독립적으로 제어된다.7 shows a top view of an MITO pattern and a TITO pattern in a single pixel region of another display panel according to a second embodiment of the present invention. In Fig. 7, the pixel region is still controlled by two data lines (e.g., the first data line DL1 and the second data line DL2). 7, the full MITO film (for example, the first transparent conductive layer 13) has a first full section 131 and a second full section 132 separated from each other, And the second full section 132 surrounds the first full section 131. In this case, In addition, the first full period 131 and the second full period 132 are connected to the first transistor TFT1 and the second transistor TFT2 in the pixel region, respectively. In one embodiment, the sum of the areas of the first full interval 131 and the second full interval 132 may be close to the area of the pixel area PX. The patterned TITO film having a plurality of slits (e.g., the second transparent conductive layer 15) is electrically connected to the second transistor TFT2. Thus, both the second full period 132 of the full MITO film and the patterned TITO film having a plurality of slits are electrically connected to the second transistor TFT2. According to the design as shown in FIG. 7, the first full period 131 and the second full period 132 of the full MITO film are independently controlled.

도 8은 본 발명의 제2 실시예에 따른 다른 디스플레이 패널의 단일 픽셀 영역에서 MITO 패턴 및 TITO 패턴의 상면도를 도시한다. 도 6 및 도 7의 설계와는 달리(예컨대, 픽셀 영역이 2개의 데이터 라인에 의해 제어됨), 도 8에 도시된 바와 같은 설계는 하나의 데이터 라인에 의해 제어되는 픽셀 영역을 예시한다. 상기 충만 MITO 막 및 패턴화된 TITO 막에는 여전히, 도 8에 도시된 바와 같이, 트레이스 패턴(trace pattern) 및 콘택트(contacts)의 특정 설계를 구성하는 것에 의해 다른 전압이 인가될 수 있다.8 shows a top view of an MITO pattern and a TITO pattern in a single pixel region of another display panel according to the second embodiment of the present invention. Unlike the design of Figures 6 and 7 (e.g., where the pixel region is controlled by two data lines), the design as shown in Figure 8 illustrates a pixel region that is controlled by one data line. The full MITO film and the patterned TITO film may still be subjected to different voltages by configuring a particular design of trace patterns and contacts, as shown in FIG.

디스플레이 패널의 동작 동안, 충만 MITO 막(예컨대, 제1 투명 도전층(13)) 및 패턴화된 TITO 막(예컨대, 제2 투명 도전층(15))에는 어두운 영역 및 밝은 영역을 형성하기 위해 다른 전압이 인가될 수 있다. 대안적으로, 충만 MITO 막 및 패턴화된 TITO 막에는 동일한 전압이 인가될 수 있고, 어두운 영역 및 밝은 영역은 여전히 픽셀 전극(PE)에 대한 전극 중첩 영역(3E)의 영역 비율을 조정하는 것에 의해 형성될 수 있다. 1실시예에 있어서, 제1 투명 도전층(예컨대, 충만 MITO 막)에는 V MITO 의 전압이 인가되고, 제2 투명 도전층(예컨대, 패턴화된 TITO 막)에는 V TITO 의 전압이 인가되며, 여기서 전압 차이는 0≤|V MITO -V TITO |≤4의 범위에 있을 수 있다.During the operation of the display panel, the filler MITO film (e.g., the first transparent conductive layer 13) and the patterned TITO film (e.g., the second transparent conductive layer 15) A voltage can be applied. Alternatively, the same voltage may be applied to the filled MITO film and the patterned TITO film, and the dark region and the bright region are still formed by adjusting the area ratio of the electrode overlap region 3E to the pixel electrode PE . In one embodiment, the first transparent conductive layer (e.g., full MITO film) is applied to the voltage V MITO, the second transparent conductive layer (e.g., a patterned TITO film) there is applied a voltage of V TITO, Here, the voltage difference is 0? | V MITO - V TITO |? 4.

통상의 LCS 모드 LCD 패널과 비교하면, 제2 실시예의 전극 설계는, 활성 영역(active area)을 확대하는 것, 투과율을 개선하는 것, 생산 수율을 증가시키는 것 및 안정적인 디스플레이 품질을 제공하는 것과 같은, 다양한 이점을 갖는다. 또한, 제2 실시예의 전극 설계에 따르면, 상기 충만 MITO 막 및 패턴화된 TITO 막이 독립적으로 제어될 수 있어, 디스플레이 패널이 측면으로부터 보여질 때 컬러 쉬프팅을 보상하기 위해 각 픽셀 영역에서 밝은 영역 및 어두운 영역을 형성하는 것에 의해 LCS 모드 LCD 패널에 적용가능하다.Compared to a conventional LCS mode LCD panel, the electrode design of the second embodiment is advantageous in that it can be used in a wide variety of applications, including enlarging the active area, improving the transmissivity, increasing the production yield, , And has various advantages. Further, according to the electrode design of the second embodiment, the filled MITO film and the patterned TITO film can be controlled independently, so that a bright region and a dark region are formed in each pixel region to compensate for color shifting when the display panel is viewed from the side And is applicable to an LCS mode LCD panel by forming a region.

도 9는 2가지 시뮬레이션 상황에서 충만 MITO 막 및 패턴화된 TITO 막의 V-T(voltage-transmittance) 곡선을 나타낸다. 곡선 (I)은 충만 MITO 막 및 패턴화된 TITO 막에 인가된 동일한 전압의 상황에서 시뮬레이션 결과를 나타낸다. 곡선 (II)는 충만 MITO 막 및 패턴화된 TITO 막에 인가된 다른 전압의 상황에서 시뮬레이션 결과를 나타내고, 여기서 충만 MITO 막에 인가된 전압은 패턴화된 TITO 막에 인가된 전압에서 2V를 뺀 것과 동등하다. 시뮬레이션 결과는 곡선 (I)이 곡선 (II)와 다름을 명확하게 나타낸다. 제1 실시예에 있어서, 충만 MITO 막 및 패턴화된 TITO 막은, 서로 전기적으로 연결되므로, 동일한 전압을 갖고, 제1 실시예의 전극 설계는 높은 투과율을 달성한다. 제2 실시예에 있어서, 충만 MITO 막 및 패턴화된 TITO 막은 독립적으로 제어되고, 그들 사이의 수평 전계(horizontal electric field)의 존재에 기인하여, 투과율은 충만 MITO 막 및 패턴화된 TITO 막 사이의 전압 차이의 증가로 떨어질 수 있다. 실제적인 적용에 있어서, 픽셀 영역의 투과율은, 충만 MITO 막에 인가된 전압으로 변경된 투과율의 성향을 얻기 위해, 도 9에 도시된 바와 같은 V-T 곡선을 관찰하는 것에 의해, 제어될 수 있다.
9 shows the voltage-transmittance (VT) curve of the filled MITO film and the patterned TITO film in two simulation situations. Curve I shows simulation results at the same voltage applied to the filled MITO film and the patterned TITO film. Curve (II) shows the simulation results in the context of other voltages applied to the filled MITO film and the patterned TITO film, where the voltage applied to the filled MITO film subtracted 2 V from the voltage applied to the patterned TITO film Equal. The simulation results clearly indicate that the curve I differs from the curve II. In the first embodiment, the filled MITO film and the patterned TITO film are electrically connected to each other, so that they have the same voltage, and the electrode design of the first embodiment achieves a high transmittance. In the second embodiment, the filled MITO film and the patterned TITO film are controlled independently, and the transmittance is lower than that between the filled MITO film and the patterned TITO film due to the presence of a horizontal electric field therebetween. It may fall due to an increase in voltage difference. For practical applications, the transmissivity of the pixel region can be controlled by observing the VT curve as shown in Fig. 9, to obtain a change in transmissivity to the voltage applied to the full MITO film.

<제3 실시예>&Lt; Third Embodiment >

제1 및 제2 실시예에 있어서, 충만 MITO 막은 전극 설계를 설명하기 위해 예시된다. 그러나, 본 발명은 이에 한정되지는 않는다. 패턴화된 TITO 막(예컨대, 제2 투명 도전층(15)) 아래에 위치된 MITO 막은 복수의 슬릿을 갖는 패턴화된 TITO 막일 수 있다. 도 10은 본 발명의 제3 실시예에 따른 디스플레이 패널의 단일 픽셀 영역에서 MITO 패턴 및 TITO 패턴의 상면도를 도시한다. 도 10에 나타낸 바와 같이, 제1 투명 도전층(13')은 다양한 제1 슬릿(13S)을 갖고, 제2 투명 도전층(15')은 다양한 제2 슬릿(15S)을 갖으며, 제1 슬릿(13S)의 위치는 제2 슬릿(15S)의 위치와 엇갈린다. 또한, 제1 슬릿(13S)의 연장 방향은 제2 슬릿(15S)의 연장 방향과 동일하다.In the first and second embodiments, the full MITO film is illustrated to illustrate the electrode design. However, the present invention is not limited thereto. The MITO film located under the patterned TITO film (for example, the second transparent conductive layer 15) may be a patterned TITO film having a plurality of slits. 10 illustrates a top view of an MITO pattern and a TITO pattern in a single pixel region of a display panel according to a third embodiment of the present invention. 10, the first transparent conductive layer 13 'has various first slits 13S, the second transparent conductive layer 15' has various second slits 15S, and the first transparent conductive layer 13 ' The position of the slit 13S is staggered with the position of the second slit 15S. The extending direction of the first slit 13S is the same as the extending direction of the second slit 15S.

상기한 설명에 따르면, 본 실시예의 3-전극 설계(예컨대, 제1 투명 도전층(13)/제2 투명 도전층(15)/제3 투명 도전층(23))는 LC 분자에 따른 수직 방향의 지향력과 수직 전계의 강도를 증가시키고, 그에 의해 픽셀 영역의 투과율을 증가시킨다. 통상적인 PSVA 또는 LCS 모드 디스플레이 패널과 비교하면, 프로세스 변동은 본 실시예의 3-전극 설계의 투과율에 대해 상당한 영향을 미치는 것은 없고, 디스플레이 품질은 안정적이다. 따라서, 본 실시예의 3-전극 설계에 의해 제조된 디스플레이 패널의 제조 수율이 증가될 수 있다. 더욱이, 본 실시예의 3-전극 설계에 의해 제조된 디스플레이 패널은 여전히 적용 제품의 (높은 개규율과 같은) 일반적 요구에 부합할 수 있고, 본 실시예의 전극 설계의 제조는 현재의 프로세스와 상당히 호환가능하다. 따라서, 본 실시예의 설계는 대량 생산을 위해 적절하다.According to the above description, the three-electrode design (for example, the first transparent conductive layer 13 / the second transparent conductive layer 15 / the third transparent conductive layer 23) Thereby increasing the transmittance of the pixel region. Compared to a conventional PSVA or LCS mode display panel, the process variation has no significant impact on the transmittance of the three-electrode design of this embodiment, and the display quality is stable. Therefore, the manufacturing yield of the display panel manufactured by the three-electrode design of this embodiment can be increased. Moreover, the display panel fabricated by the three-electrode design of this embodiment can still meet the general requirements (such as high openings) of the application and the fabrication of the electrode design of this embodiment is highly compatible with current processes Do. Therefore, the design of this embodiment is suitable for mass production.

본 발명이 예시를 통해 그리고 바람직한 실시예의 측면에서 설명되었지만, 본 발명은 이에 한정되는 것은 아니다. 오히려, 다양한 수정과 유사한 배치 및 절차를 포함하도록 의도되고, 따라서 첨부된 청구항의 범위는 이러한 모든 수정 및 유사한 배열 및 절차들을 포함하도록 넓게 해석되어야한다.Although the present invention has been described by way of example and in terms of a preferred embodiment, the present invention is not limited thereto. Rather, the intention is to cover various modifications and similar arrangements and procedures, and therefore the scope of the appended claims should be accorded the broadest interpretation so as to encompass all such modifications and similar arrangements and procedures.

Claims (19)

제1 베이스 플레이트와,
제1 베이스 플레이트 상에 형성되고 서로 교차되는, 스캔라인 및 데이터 라인을 구비하여 구성되되, 2개의 인접하는 스캔 라인 및 2개의 인접하는 데이터 라인이 픽셀 영역을 정의하고, 픽셀 영역 중 하나가:
제1 베이스 플레이트 상에 형성된 제1 투명 도전층과,
제1 투명 도전층 상에 형성된 절연층, 및
절연층 상에 형성된 제2 투명 도전층을 구비하는, 제1 기판과;
제1 기판에 대향하되, 제2 베이스 플레이트와 제2 베이스 플레이트 상에 형성된 제3 투명 도전층을 구비하는, 제2 기판; 및
제1 기판 및 제2 기판 사이에 위치된 액정층;을 구비하여 구성되는 것을 특징으로 하는 디스플레이 패널.
A first base plate,
A scan line and a data line formed on the first base plate and intersecting with each other, wherein two adjacent scan lines and two adjacent data lines define a pixel region,
A first transparent conductive layer formed on the first base plate,
An insulating layer formed on the first transparent conductive layer, and
A second transparent conductive layer formed on the insulating layer;
A second substrate opposing the first substrate, the second substrate including a third transparent conductive layer formed on the second base plate and the second base plate; And
And a liquid crystal layer disposed between the first substrate and the second substrate.
제1항에 있어서,
디스플레이 패널의 동작 동안 제1 수직 전계가 제1 투명 도전층과 제3 투명 도전층 사이에서 발생되고, 제2 수직 전계가 제2 투명 도전층과 제3 투명 도전층 사이에서 발생되는 것을 특징으로 하는 디스플레이 패널.
The method according to claim 1,
Characterized in that a first vertical electric field is generated between the first transparent conductive layer and the third transparent conductive layer during operation of the display panel and a second vertical electric field is generated between the second transparent conductive layer and the third transparent conductive layer Display panel.
제1항에 있어서,
제1 투명 도전층이 충만 막이고, 제2 투명 도전층이 패턴화된 막인 것을 특징으로 하는 디스플레이 패널.
The method according to claim 1,
Wherein the first transparent conductive layer is a full film and the second transparent conductive layer is a patterned film.
제3항에 있어서,
제1 투명 도전층의 커버리지 영역이 제2 투명 도전층의 커버리지 영역과 실질적으로 동등한 것을 특징으로 하는 디스플레이 패널.
The method of claim 3,
Wherein a coverage area of the first transparent conductive layer is substantially equal to a coverage area of the second transparent conductive layer.
제1항에 있어서,
제1 투명 도전층 및 제2 투명 도전층이 다른 패턴을 갖는 것을 특징으로 하는 디스플레이 패널.
The method according to claim 1,
Wherein the first transparent conductive layer and the second transparent conductive layer have different patterns.
제5항에 있어서,
제1 투명 도전층의 커버리지 영역이 제2 투명 도전층의 커버리지 영역 보다 더 작은 것을 특징으로 하는 디스플레이 패널.
6. The method of claim 5,
Wherein a coverage area of the first transparent conductive layer is smaller than a coverage area of the second transparent conductive layer.
제5항에 있어서,
제1 투명 도전층이 서로 분리된 제1 충만 구역 및 제2 충만 구역을 구비하여 구성되고, 제1 충만 구역 및 제2 충만 구역이 각각 상기 픽셀 영역의 제1 트랜지스터 및 제2 트랜지스터에 결합되는 것을 특징으로 하는 디스플레이 패널.
6. The method of claim 5,
Wherein the first transparent conductive layer comprises a first fullness zone and a second fullness zone separated from each other and wherein a first fullness zone and a second fullness zone are respectively coupled to the first transistor and the second transistor of the pixel area Features a display panel.
제7항에 있어서,
제2 투명 도전층이 제2 트랜지스터에 전기적으로 연결되는 것을 특징으로 하는 디스플레이 패널.
8. The method of claim 7,
And the second transparent conductive layer is electrically connected to the second transistor.
제7항에 있어서,
제2 충만 구역이 제1 충만 구역을 에워싸는 것을 특징으로 하는 디스플레이 패널.
8. The method of claim 7,
And the second fullness zone surrounds the first fullness zone.
제5항에 있어서,
제1 투명 도전층이 다수의 제1 슬릿을 갖추고, 제2 투명 도전층이 다수의 제2 슬릿을 갖추며, 다수의 제1 슬릿의 위치가 다수의 제2 슬릿의 위치와 엇갈리는 것을 특징으로 하는 디스플레이 패널.
6. The method of claim 5,
Characterized in that the first transparent conductive layer has a plurality of first slits, the second transparent conductive layer has a plurality of second slits, and the positions of the plurality of first slits are staggered with the positions of the plurality of second slits. panel.
제10항에 있어서,
제1 슬릿의 연장 방향이 제2 슬릿의 연장 방향과 동일한 것을 특징으로 하는 디스플레이 패널.
11. The method of claim 10,
And the extending direction of the first slit is the same as the extending direction of the second slit.
제1항에 있어서,
제1 투명 도전층이 제2 투명 도전층에 전기적으로 연결되는 것을 특징으로 하는 디스플레이 패널.
The method according to claim 1,
Wherein the first transparent conductive layer is electrically connected to the second transparent conductive layer.
제1항에 있어서,
제1 투명 도전층 및 제2 투명 도전층이 독립적으로 제어되는 것을 특징으로 하는 디스플레이 패널.
The method according to claim 1,
Wherein the first transparent conductive layer and the second transparent conductive layer are independently controlled.
제13항에 있어서,
제1 투명 도전층이 상기 픽셀 영역의 제1 트랜지스터에 전기적으로 연결되고, 제2 투명 도전층이 상기 픽셀 영역의 제2 트랜지스터에 전기적으로 연결되는 것을 특징으로 하는 디스플레이 패널.
14. The method of claim 13,
Wherein the first transparent conductive layer is electrically connected to the first transistor of the pixel region and the second transparent conductive layer is electrically connected to the second transistor of the pixel region.
제13항에 있어서,
제1 투명 도전층 및 제2 투명 도전층에는 디스플레이 패널의 동작 동안 각각 다른 전압이 인가되는 것을 특징으로 하는 디스플레이 패널.
14. The method of claim 13,
Wherein different voltages are applied to the first transparent conductive layer and the second transparent conductive layer during the operation of the display panel, respectively.
제13항에 있어서,
디스플레이 패널의 동작 동안 제1 투명 도전층에는 V MITO 의 전압이 인가되고, 제2 투명 도전층에는 V TITO 의 전압이 인가되며, 0≤|V MITO -V TITO |≤4인 것을 특징으로 하는 디스플레이 패널.
14. The method of claim 13,
During operation of the display panel, the first transparent conductive layer is applied to the voltage V MITO, the second transparent conductive layer is applied with a voltage of V TITO, 0≤ | V MITO - V TITO |? 4.
제1항에 있어서,
절연층이 1000Å 내지 4000Å의 범위의 두께를 갖는 것을 특징으로 하는 디스플레이 패널.
The method according to claim 1,
Wherein the insulating layer has a thickness in the range of 1000A to 4000A.
제1항에 있어서,
절연층이 1500Å 내지 2500Å의 범위의 두께를 갖는 것을 특징으로 하는 디스플레이 패널.
The method according to claim 1,
Wherein the insulating layer has a thickness in the range of 1500 ANGSTROM to 2500 ANGSTROM.
제1항에 있어서,
제1 투명 도전층과 제2 투명 도전층 사이에 위치된 절연층이 다층이고, 다층이 복수의 무기 재료 절연층을 구비하거나, 적어도 하나의 유기 재료 절연층 및 적어도 하나의 무기 재료 절연층을 구비하는 것을 특징으로 하는 디스플레이 패널.The method according to claim 1,
Wherein the insulating layer positioned between the first transparent conductive layer and the second transparent conductive layer is a multilayer and the multilayer has a plurality of inorganic material insulating layers or at least one organic material insulating layer and at least one inorganic material insulating layer And the display panel.
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