KR20160091687A - Wordline driving circuit - Google Patents

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KR20160091687A
KR20160091687A KR1020150012093A KR20150012093A KR20160091687A KR 20160091687 A KR20160091687 A KR 20160091687A KR 1020150012093 A KR1020150012093 A KR 1020150012093A KR 20150012093 A KR20150012093 A KR 20150012093A KR 20160091687 A KR20160091687 A KR 20160091687A
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조나연
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에스케이하이닉스 주식회사
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Abstract

The embodiment of the present invention relates to a word line driving circuit. More particularly, the embodiment of the present invention is technology for improving the reliability of a transistor in the sub word line driving part of a semiconductor memory device. The present invention like this includes a selection driver which drives a first selection signal to generate a second selection signal and floats a second selection signal in a waiting mode and outputs it, and a sub word line driver which receives the second selection signal with pull-up power, and controls the driving of the sub word line signal in correspondence to a main word line signal and the first selection signal.

Description

워드라인 구동 회로{Wordline driving circuit}[0001] Wordline driving circuit [

본 발명의 실시예는 워드라인 구동 회로에 관한 것으로, 더욱 상세하게는 반도체 메모리 장치의 서브 워드라인 구동부에서 트랜지스터의 신뢰성을 향상시킬 수 있도록 하는 기술이다.An embodiment of the present invention relates to a word line driver circuit, and more particularly, to a technique for improving reliability of a transistor in a sub word line driver of a semiconductor memory device.

반도체 메모리가 고집적 및 대용량화됨에 따라 모스(MOS) 트랜지스터의 크기 및 게이트 산화물(Gate Oxide,SiO2)의 두께는 점점 작아지는 추세이다. 이에 반하여 펌핑전압(VPP)은 여전히 높게 유지되어 펌핑전압(VPP)을 사용하는 트랜지스터의 게이트에 가해지는 전기장(Electrical Field)의 세기는 상당히 강하다.As semiconductor memories become more highly integrated and larger in capacity, the size of MOS transistors and the thickness of gate oxide (SiO2) are becoming smaller. On the other hand, the pumping voltage VPP is still high and the strength of the electric field applied to the gate of the transistor using the pumping voltage VPP is very strong.

이로 인해 펌핑전압(VPP)이 가해지는 트랜지스터에서는 HCI(Hot Carrier Injection) 및 GIDL(Gate Induced Drain Leakage) 등의 누설 전류가 점점 증가하게 되었다. 이러한 누설 전류량의 증가는 반도체 메모리 장치의 특성 및 생산성 저하를 초래할 수 있다. 그러므로, 반도체 메모리 장치에서 발생할 수 있는 누설 전류, 특히 GIDL 전류를 제거하거나 감소시킬 수 있는 방안이 필요하다. As a result, leak currents such as HCI (Hot Carrier Injection) and GIDL (Gate Induced Drain Leakage) are gradually increased in the transistor where the pumping voltage VPP is applied. Such an increase in leakage current may cause deterioration of characteristics and productivity of the semiconductor memory device. Therefore, there is a need for a method capable of eliminating or reducing the leakage current, especially the GIDL current, which may occur in the semiconductor memory device.

본 발명은 반도체 메모리 장치의 선택 드라이버에서 풀다운 트랜지스터를 제거하여 누설 전류와 면적을 줄이고 서브 워드라인 구동부의 트랜지스터 신뢰성을 향상시킬 수 있도록 하는데 그 특징이 있다. The present invention is characterized in that a pull-down transistor is removed from a select driver of a semiconductor memory device, thereby reducing leakage current and area, and improving transistor reliability of a sub word line driver.

본 발명의 실시예에 따른 워드라인 구동 회로는, 제 1선택신호를 구동하여 제 2선택신호를 생성하고 대기 모드시 제 2선택신호를 플로팅시켜 출력하는 선택 드라이버; 및 제 2선택신호를 풀업 전원으로 인가받으며, 메인 워드라인신호와 제 1선택신호에 대응하여 서브 워드라인 신호의 구동을 제어하는 서브 워드라인 드라이버를 포함하는 것을 특징으로 한다. A word line driving circuit according to an embodiment of the present invention includes a selection driver for generating a second selection signal by driving a first selection signal and floating the second selection signal in a standby mode; And a sub word line driver receiving the second selection signal as a pull-up power source and controlling the driving of the sub word line signal in response to the main word line signal and the first selection signal.

본 발명의 실시예는 반도체 메모리 장치의 선택 드라이버에서 풀다운 트랜지스터를 제거하여 누설 전류와 면적을 줄이고 서브 워드라인 구동부의 트랜지스터 신뢰성을 향상시킬 수 있도록 하는 효과를 제공한다. The embodiment of the present invention provides an effect of eliminating a pull-down transistor in a selection driver of a semiconductor memory device, thereby reducing leakage current and area, and improving transistor reliability of a sub word line driver.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 도시한 도면.
도 2는 서브 워드라인 구동회로에 관한 상세 회로도.
도 3은 도 1의 서브 워드라인 구동회로에 관한 상세 회로도. BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a diagram showing a configuration of a semiconductor memory device according to an embodiment of the present invention. Fig.
2 is a detailed circuit diagram of a sub word line driving circuit.
3 is a detailed circuit diagram of the sub word line driving circuit of FIG.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조 번호를 가지도록 하고 있음에 유의하여야 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention. In describing the present invention, known configurations irrespective of the gist of the present invention may be omitted. It should be noted that, in the case of adding the reference numerals to the constituent elements of each drawing, the same constituent elements have the same reference numerals as much as possible even if they are displayed on different drawings.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 도시한 도면이다.1 is a diagram showing a configuration of a semiconductor memory device according to an embodiment of the present invention.

반도체 메모리 장치는 비트라인 센스앰프 어레이(BLSA ARRAY, 100) 사이에 위치하는 다수의 선택 드라이버들(200), 메모리 셀 어레이(MEMORY CELL ALLAY)(300) 사이에 위치하는 다수의 서브 워드라인 드라이버들(400)을 포함한다.The semiconductor memory device includes a plurality of select drivers 200 located between a bit line sense amplifier array (BLSA ARRAY) 100, a plurality of sub word line drivers 300 located between a memory cell array (MEMORY CELL ALLAY) (400).

선택 드라이버들(200)은 선택신호 FXB를 구동하여 선택신호 FX를 생성한다. 여기서, 선택신호 FX는 선택신호 FXB의 반전 신호이다.The selection drivers 200 drive the selection signal FXB to generate the selection signal FX. Here, the selection signal FX is an inverted signal of the selection signal FXB.

그리고, 서브 워드라인 드라이버들(400)은 메인 워드라인 신호 MWLB와 선택신호 FX을 입력받아 서브 워드라인 신호 SWL를 제어한다. 이러한 선택 드라이버들(200)과 서브 워드라인 드라이버들(400)은 서브 워드라인 구동회로에 해당한다.The sub word line drivers 400 receive the main word line signal MWLB and the selection signal FX and control the sub word line signal SWL. The select drivers 200 and the sub word line drivers 400 correspond to a sub word line driver circuit.

도 2는 서브 워드라인 구동회로에 관한 상세 회로도이다.2 is a detailed circuit diagram of the sub word line driving circuit.

서브 워드라인 구동회로는 선택 드라이버(10) 및 서브 워드라인 드라이버(12)로 구성된다.The sub word line driver circuit is composed of a selection driver 10 and a sub word line driver 12. [

여기서, 선택 드라이버(10)는 선택신호 FXB를 반전 구동 및 버퍼링하여 선택신호 FX를 생성한다. 이러한 선택 드라이버(10)는 PMOS 트랜지스터 P10와, NMOS 트랜지스터 N10를 포함한다. PMOS 트랜지스터 P10와, NMOS 트랜지스터 N10는 펌핑전압 VPP 인가단과 접지전압 VSS 인가단 사이에 직렬 연결되어 공통 게이트 단자를 통해 선택신호 FXB가 인가된다. Here, the selection driver 10 reversely drives and buffers the selection signal FXB to generate the selection signal FX. The selection driver 10 includes a PMOS transistor P10 and an NMOS transistor N10. The PMOS transistor P10 and the NMOS transistor N10 are connected in series between the pumping voltage VPP applying terminal and the ground voltage applying terminal VSS, and the selection signal FXB is applied through the common gate terminal.

또한, 서브 워드라인 드라이버(12)는 선택신호 FX를 풀업 전원으로 입력받아 구동된다. 그리고, 서브 워드라인 드라이버(12)는 메인 워드라인신호 MWLB를 반전 구동 및 버퍼링하여 서브 워드라인 신호 SWL를 생성한다. The sub word line driver 12 is driven by receiving the selection signal FX as a pull-up power source. Then, the sub word line driver 12 reversely drives and buffers the main word line signal MWLB to generate the sub word line signal SWL.

이러한 서브 워드라인 드라이버(12)는 PMOS 트랜지스터 P11와, NMOS 트랜지스터 N11, N12를 포함한다. PMOS 트랜지스터 P11와, NMOS 트랜지스터 N11는 선택신호 FX의 인가단과 접지전압 VSS 인가단 사이에 직렬 연결되어 공통 게이트 단자를 통해 메인 워드라인신호 MWLB가 인가된다. 그리고, NMOS 트랜지스터 N12는 서브 워드라인 신호 SWL의 출력단과 접지전압 VSS 인가단 사이에 연결되어 게이트 단자를 통해 선택신호 FXB가 인가된다. The sub word line driver 12 includes a PMOS transistor P11 and NMOS transistors N11 and N12. The PMOS transistor P11 and the NMOS transistor N11 are connected in series between the application terminal of the selection signal FX and the ground voltage VSS application terminal, and the main word line signal MWLB is applied through the common gate terminal. The NMOS transistor N12 is connected between the output terminal of the sub word line signal SWL and the ground voltage VSS application terminal, and the selection signal FXB is applied through the gate terminal.

이와 같이 구성된 서브 워드라인 구동회로는 로오 어드레스를 디코딩하여 선택신호 FXB 및 메인 워드라인신호 MWLB가 모두 로우 레벨로 인에이블되는 경우 서브 워드라인 신호 SWL를 하이 레벨로 인에이블시켜 출력한다.The sub word line driving circuit configured as described above decodes the row address and outputs the sub word line signal SWL to the high level when the selection signal FXB and the main word line signal MWLB are all enabled to the low level.

한편, 스탠바이 상태에서는 다수의 선택신호 FXB과 다수의 메인 워드라인 신호들 MWLB이 모두 하이 레벨(예를 들어, 펌핑전압 VPP 레벨) 상태를 유지하므로, 다수의 서브 워드라인 신호들 SWL은 모두 로우 레벨을 유지한다.On the other hand, in the standby state, since the plurality of selection signals FXB and the plurality of main word line signals MWLB maintain the high level (for example, the pumping voltage VPP level), the plurality of sub word line signals SWL are all at the low level Lt; / RTI >

이와 같은 스탠바이 상태에서는 GIDL(Gate Induced Drain Leakage)이 문제될 수 있다. 즉, 서브 워드라인 구동회로에 포함된 MOS 트랜지스터들의 경우 사이즈가 작아지고, 하이 도핑(high doping) 됨에 따라 게이트에 펌핑전압(VPP)이 인가된다.In such a standby state, GIDL (Gate Induced Drain Leakage) may be a problem. That is, the size of the MOS transistors included in the sub word line driving circuit is reduced and the pumping voltage VPP is applied to the gate as high doping occurs.

그리고, 소스 및 드레인에 접지전압 VSS이 인가되는 스탠바이 상태에서는 PMOS 트랜지스터 P11로부터 NMOS 트랜지스터 N10의 방향으로 누설전류(I1)인 GIDL가 발생하게 된다. 그리고, PMOS 트랜지스터 P11로부터 NMOS 트랜지스터 N11 및 NMOS 트랜지스터 N12의 방향으로 누설전류(I2)인 GIDL가 발생 된다.In the standby state in which the ground voltage VSS is applied to the source and the drain, GIDL, which is the leakage current I1, is generated in the direction from the PMOS transistor P11 to the NMOS transistor N10. GIDL, which is the leakage current I2, is generated in the direction from the PMOS transistor P11 to the NMOS transistor N11 and the NMOS transistor N12.

특히, 메인 워드라인 신호 MWLB가 로우 레벨이 되면 NMOS 트랜지스터 N11의 게이트가 오프 되어 있는 상태이고 NMOS 트랜지스터 N11의 드레인 단자에 펌핑전압 VPP이 인가된다. 이러한 경우 밴드 밴딩(Band Bending)에 의해 베일런스 밴드(Valence band)의 전자가 컨덕션 밴드(Conduction band)로 터널링(Tunneling)하여 정션(Junction) 부위에서 누설전류가 크게 발생할 수 있다.In particular, when the main word line signal MWLB goes low, the gate of the NMOS transistor N11 is turned off and the pumping voltage VPP is applied to the drain terminal of the NMOS transistor N11. In this case, the electrons of the valence band are tunneled to the conduction band by the band bending, and a leakage current may be generated at a junction part.

즉, 펌핑전압 VPP이 인가되는 서브 워드라인 드라이버(12)에서 트랜지스터가 오프되어 있을 경우 게이트와 드레인 간의 전압 차로 인해 게이트와 오버랩(Overlap) 되는 드레인 영역에서 밴드 밴딩(Band Bending)이 심하게 발생하게 된다. 결과적으로, 터널링에 의한 누설 전류가 발생하여 모바일(Mobile) 메모리 소자 등에 적용할 경우 큰 전력을 소비하게 된다.That is, when the transistor is turned off in the sub word line driver 12 to which the pumping voltage VPP is applied, band bending is severely generated in the drain region overlapping with the gate due to the voltage difference between the gate and the drain . As a result, leakage current due to tunneling is generated, which consumes a large amount of power when applied to a mobile memory device or the like.

이와 같이 종래의 서브 워드라인 구동회로의 경우 GIDL의 전류 경로가 존재하게 되므로 일반적인 CMOS 인버터 타입의 게이트보다 몇 배의 누설전류가 발생하게 된다. 이러한 경우 서브 워드라인 구동회로의 PMOS 트랜지스터 P11가 열화 되어 누설 전류에 취약하게 된다. 즉, 대기 모드시 PMOS 트랜지스터 P11가 턴 오프된 상태에서 게이트와 드레인/소스 간의 큰 필드(Field)가 발생하게 되어 PMOS 트랜지스터 P11의 신뢰성이 저하된다.In the conventional sub-word line driving circuit, since the GIDL current path exists, the leakage current is several times larger than that of a general CMOS inverter type gate. In this case, the PMOS transistor P11 of the sub word line driving circuit is deteriorated and becomes vulnerable to a leakage current. That is, in the standby mode, when the PMOS transistor P11 is turned off, a large field is generated between the gate and the drain / source, thereby decreasing the reliability of the PMOS transistor P11.

도 3은 도 1의 서브 워드라인 구동 회로에 관한 회로도이다.3 is a circuit diagram related to the sub word line driving circuit of FIG.

서브 워드라인 구동회로는 선택 드라이버(200) 및 서브 워드라인 드라이버(400)를 포함한다.The sub-word line driver circuit includes a select driver 200 and a sub-word line driver 400.

여기서, 선택 드라이버(200)는 선택신호 FXB를 구동하여 선택신호 FX를 생성한다. 이러한 선택 드라이버(200)는 풀업 구동소자인 PMOS 트랜지스터 P21로 구성된다. PMOS 트랜지스터 P21는 펌핑전압 VPP 인가단과 선택신호 FX의 출력단 사이에 연결되어 게이트 단자를 통해 선택신호 FXB가 인가된다. Here, the selection driver 200 drives the selection signal FXB to generate the selection signal FX. The selection driver 200 is composed of a PMOS transistor P21 which is a pull-up driving element. The PMOS transistor P21 is connected between the pumping voltage VPP applying terminal and the output terminal of the selection signal FX, and the selection signal FXB is applied through the gate terminal.

또한, 서브 워드라인 드라이버(400)는 선택신호 FX를 풀업 전원으로 입력받아 구동된다. 그리고, 서브 워드라인 드라이버(400)는 메인 워드라인신호 MWLB를 반전 구동 및 버퍼링하여 서브 워드라인 신호 SWL를 생성한다. The sub word line driver 400 is driven by receiving the selection signal FX as a pull-up power source. The sub word line driver 400 inverts and buffers the main word line signal MWLB to generate the sub word line signal SWL.

이러한 서브 워드라인 드라이버(400)는 워드라인 선택부(410) 및 구동부(420)를 포함한다.The sub-word line driver 400 includes a word line selector 410 and a driver 420.

여기서, 워드라인 선택부(410)는 풀업 구동소자인 PMOS 트랜지스터 P20와 풀다운 구동소자인 NMOS 트랜지스터 N21를 포함한다. PMOS 트랜지스터 P20와 NMOS 트랜지스터 N21는 선택신호 FX의 인가단과 접지전압단 VSSW 사이에 직렬 연결된다. 워드라인을 선택하기 위한 선택신호 FX는 펌핑전압 VPP 레벨이거나 플로팅(Floating) 상태일 수 있다.The word line selector 410 includes a PMOS transistor P20, which is a pull-up driving element, and an NMOS transistor N21, which is a pull-down driving element. The PMOS transistor P20 and the NMOS transistor N21 are connected in series between the application terminal of the selection signal FX and the ground voltage terminal VSSW. The selection signal FX for selecting the word line may be a pumping voltage VPP level or a floating state.

그리고, PMOS 트랜지스터 P20와 NMOS 트랜지스터 N21는 공통 드레인 단자를 통해 서브 워드라인 신호 SWL를 출력한다. 또한, PMOS 트랜지스터 P20와 NMOS 트랜지스터 N21는 공통 게이트 단자를 통해 메인 워드라인신호 MWLB가 인가된다. 여기서, 메인 워드라인신호 MWLB는 메인 워드라인신호 MWL의 반전 신호이다.The PMOS transistor P20 and the NMOS transistor N21 output the sub word line signal SWL through the common drain terminal. In addition, the main word line signal MWLB is applied to the PMOS transistor P20 and the NMOS transistor N21 through a common gate terminal. Here, the main word line signal MWLB is an inverted signal of the main word line signal MWL.

그리고, 구동부(420)는 풀다운 구동소자인 NMOS 트랜지스터 N22를 포함한다. 여기서, NMOS 트랜지스터 N22는 서브 워드라인 신호 SWL의 출력단과 접지전압단 VSSW 사이에 연결되어 게이트 단자를 통해 선택신호 FXB가 인가된다. 여기서, 선택신호 FXB는 선택신호 FX의 반전 신호이다.The driving unit 420 includes an NMOS transistor N22 which is a pull-down driving element. Here, the NMOS transistor N22 is connected between the output terminal of the sub word line signal SWL and the ground voltage terminal VSSW, and the selection signal FXB is applied through the gate terminal. Here, the selection signal FXB is an inverted signal of the selection signal FX.

이와 같이 구성된 서브 워드라인 구동회로는 로오 어드레스를 디코딩하여 선택신호 FXB 및 메인 워드라인신호 MWLB가 모두 로우 레벨로 인에이블되는 경우 서브 워드라인 신호 SWL를 하이 레벨로 인에이블시켜 출력한다.The sub word line driving circuit configured as described above decodes the row address and outputs the sub word line signal SWL to the high level when the selection signal FXB and the main word line signal MWLB are all enabled to the low level.

한편, 스탠바이 상태에서는 다수의 선택신호 FXB과 다수의 메인 워드라인 신호들 MWLB이 모두 하이 레벨(예를 들어, 펌핑전압 VPP 레벨) 상태를 유지하므로, 다수의 서브 워드라인 신호들 SWL은 모두 로우 레벨을 유지한다.On the other hand, in the standby state, since the plurality of selection signals FXB and the plurality of main word line signals MWLB maintain the high level (for example, the pumping voltage VPP level), the plurality of sub word line signals SWL are all at the low level Lt; / RTI >

이러한 구성을 갖는 본 발명의 실시예에서 메인 워드라인신호(MWLB)가 하이 레벨이 되는 경우 NMOS 트랜지스터 N21가 턴 온 되어 서브 워드라인 신호 SWL가 로우 레벨로 디스에이블 된다. 이때, 선택신호 FXB는 하이 레벨이 되어 NMOS 트랜지스터 N22가 턴 온 되고 서브 워드라인 신호 SWL가 접지전압 VSSW 레벨로 풀다운 된다.In the embodiment having this configuration, when the main word line signal MWLB goes high, the NMOS transistor N21 is turned on and the sub word line signal SWL is disabled to low level. At this time, the selection signal FXB becomes high level, and the NMOS transistor N22 is turned on and the sub word line signal SWL is pulled down to the ground voltage VSSW level.

반면에, 메인 워드라인신호 MWLB가 로우 레벨이 되는 경우 PMOS 트랜지스터 P20가 턴 온 되어 서브 워드라인 신호 SWL가 펌핑전압 VPP 레벨로 인에이블 된다. 이때, 선택신호 FXB는 로우 레벨이 되어 NMOS 트랜지스터 N22가 턴 오프 상태가 된다.On the other hand, when the main word line signal MWLB becomes low level, the PMOS transistor P20 is turned on and the sub word line signal SWL is enabled to the pumping voltage VPP level. At this time, the selection signal FXB becomes low level, and the NMOS transistor N22 is turned off.

서브 워드라인 신호 SWL가 인에이블 또는 디스에이블 되기 위해서는 NMOS 트랜지스터 N21와 PMOS 트랜지스터 P20의 공통 드레인 단자가 공유된 상태로 서브 워드라인 신호 SWL를 출력해야 한다.In order for the sub word line signal SWL to be enabled or disabled, the sub word line signal SWL should be outputted in a state in which the common drain terminal of the NMOS transistor N21 and the common drain terminal of the PMOS transistor P20 are shared.

그리고, NMOS 트랜지스터 N21와 PMOS 트랜지스터 P20의 공통 게이트 단자에 입력되는 메인 워드라인신호 MWLB가 펌핑전압 VPP 레벨인 경우 NMOS 트랜지스터 N21가 턴 온 된다. 이에 따라, 서브 워드라인 신호 SWL가 접지전압 VSSB 레벨이 됨으로써 셀 트랜지스터가 턴 오프 된다. 이때, NMOS 트랜지스터 N21와 게이트 단자가 공통 연결된 PMOS 트랜지스터 P20의 드레인 단자에 GIDL에 의한 누설전류가 발생할 수 있다.When the main word line signal MWLB input to the common gate terminal of the NMOS transistor N21 and the PMOS transistor P20 is at the pumping voltage VPP level, the NMOS transistor N21 is turned on. Thus, the sub-word line signal SWL becomes the ground voltage VSSB level, so that the cell transistor is turned off. At this time, a leakage current due to GIDL may occur at the drain terminal of the PMOS transistor P20 having the NMOS transistor N21 and the gate terminal commonly connected.

하지만, 본 발명의 실시예에서 선택 드라이버(200)는 하나의 풀다운 구동소자, 즉, PMOS 트랜지스터 P21 만 구비하고 NMOS 트랜지스터는 포함하지 않는다. However, in the embodiment of the present invention, the selection driver 200 includes only one pull-down driving element, that is, the PMOS transistor P21, and does not include the NMOS transistor.

이에 따라, 액티브 상태에서는 선택신호 FXB가 로우 레벨로 활성화되어 PMOS 트랜지스터 P21가 턴 온 된다. 그러면, 선택신호 FX가 펌핑전압 VPP 레벨로 출력된다. Thus, in the active state, the selection signal FXB is activated to the low level, and the PMOS transistor P21 is turned on. Then, the selection signal FX is output to the pumping voltage VPP level.

반면에, 대기(스탠바이) 상태에서는 선택신호 FXB가 하이 레벨로 활성화되면 PMOS 트랜지스터 P21가 턴 오프 되어 선택신호 FX가 플로팅 상태가 된다. 즉, 대기 모드시 PMOS 트랜지스터 P20가 턴 오프 된 상태에서 PMOS 트랜지스터 P20의 소스 단자가 플로팅 상태가 된다. On the other hand, in the standby state, when the selection signal FXB is activated to a high level, the PMOS transistor P21 is turned off, and the selection signal FX becomes a floating state. That is, in the standby mode, the source terminal of the PMOS transistor P20 is in the floating state in the state that the PMOS transistor P20 is turned off.

이러한 경우 PMOS 트랜지스터 P20의 게이트 단자와 소스 단자에 인가되는 전기장(Electric Field)을 약화시켜 PMOS 트랜지스터 P20의 신뢰성을 확보할 수 있게 된다. In this case, the electric field applied to the gate terminal and the source terminal of the PMOS transistor P20 is weakened, thereby ensuring the reliability of the PMOS transistor P20.

이때, 대기 모드에서 선택신호 FXB가 하이 레벨로 활성화되면 NMOS 트랜지스터 N22가 턴 온 되어 서브 워드라인 신호 SWL를 접지전압 VSSW 레벨로 풀다운 구동한다.At this time, when the selection signal FXB is activated to the high level in the standby mode, the NMOS transistor N22 is turned on to pull down the sub word line signal SWL to the ground voltage VSSW level.

그리고, 대기 모드에서 선택신호 FX가 플로팅 상태가 되면, PMOS 트랜지스터 P20로부터 NMOS 트랜지스터 N21의 방향으로 누설전류가 발생하지 않는다. 그리고, 대기 모드에서 선택신호 FX가 플로팅 상태가 되면 PMOS 트랜지스터 P20로부터 NMOS 트랜지스터 N22의 방향으로 누설전류가 발생하지 않는다. When the selection signal FX is in the floating state in the standby mode, no leakage current is generated in the direction from the PMOS transistor P20 to the NMOS transistor N21. When the selection signal FX is in the floating state in the standby mode, no leakage current is generated in the direction from the PMOS transistor P20 to the NMOS transistor N22.

또한, 본 발명의 실시예는 선택 드라이버(200)가 PMOS 트랜지스터 P21 만을 구비하므로 트랜지스터의 배치 면적을 줄일 수 있도록 한다. In the embodiment of the present invention, since the select driver 200 includes only the PMOS transistor P21, the arrangement area of the transistors can be reduced.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. It will be apparent to those skilled in the art that various modifications and variations are possible in light of the above teachings.

Claims (20)

제 1선택신호를 구동하여 제 2선택신호를 생성하고 대기 모드시 상기 제 2선택신호를 플로팅시켜 출력하는 선택 드라이버; 및
상기 제 2선택신호를 풀업 전원으로 인가받으며, 메인 워드라인신호와 상기 제 1선택신호에 대응하여 서브 워드라인 신호의 구동을 제어하는 서브 워드라인 드라이버를 포함하는 것을 특징으로 하는 워드라인 구동 회로. A selection driver for generating a second selection signal by driving a first selection signal and floating the second selection signal in a standby mode; And
And a sub word line driver receiving the second selection signal as a pull-up power source and controlling the driving of the sub word line signal in response to the main word line signal and the first selection signal. 제 1항에 있어서, 상기 선택 드라이버는
액티브 상태에서는 상기 제 1선택신호를 펌핑전압 레벨로 구동하여 상기 제 2선택신호로 출력하는 것을 특징으로 하는 워드라인 구동 회로. 2. The apparatus of claim 1, wherein the select driver
And drives the first selection signal at a pumping voltage level in an active state to output the second selection signal as the second selection signal. 제 1항에 있어서, 상기 선택 드라이버는
액티브 상태에서 상기 제 1선택신호가 로우 레벨로 활성화되는 것을 특징으로 하는 워드라인 구동 회로. 2. The apparatus of claim 1, wherein the select driver
And the first select signal is activated to a low level in an active state. 제 1항에 있어서, 상기 선택 드라이버는
상기 대기 모드시 상기 제 1선택신호가 하이 레벨로 비활성화되는 것을 특징으로 하는 워드라인 구동 회로. 2. The apparatus of claim 1, wherein the select driver
And the first selection signal is deactivated to a high level in the standby mode. 제 1항에 있어서, 상기 선택 드라이버는
상기 제 1선택신호에 의해 스위칭되어 상기 제 2선택신호를 선택적으로 풀업시키는 제 1풀업 구동소자로 구성되는 것을 특징으로 하는 워드라인 구동 회로. 2. The apparatus of claim 1, wherein the select driver
And a first pull-up driving element which is switched by the first selection signal to selectively pull up the second selection signal. 제 1항에 있어서, 상기 선택 드라이버는
펌핑전압 인가단과 접지전압단 사이에 연결되어 게이트 단자를 통해 상기 제 1선택신호가 인가되는 제 1PMOS 트랜지스터를 포함하는 것을 특징으로 하는 워드라인 구동 회로. 2. The apparatus of claim 1, wherein the select driver
And a first PMOS transistor connected between the pumping voltage applying terminal and the ground voltage terminal and receiving the first selection signal through a gate terminal. 제 1항에 있어서, 상기 서브 워드라인 드라이버는
상기 메인 워드라인신호에 대응하여 상기 서브 워드라인 신호를 제어하는 워드라인 선택부; 및
상기 제 1선택신호에 대응하여 상기 서브 워드라인 신호를 제어하는 구동부를 포함하는 것을 특징으로 하는 워드라인 구동 회로. 2. The semiconductor memory device according to claim 1, wherein the sub word line driver
A word line selector for controlling the sub word line signal corresponding to the main word line signal; And
And a driver for controlling the sub-word line signal in response to the first selection signal. 제 7항에 있어서, 상기 워드라인 선택부는
액티브 상태에서는 상기 메인 워드라인신호를 펌핑전압 레벨로 구동하여 상기 서브 워드라인 신호로 출력하는 것을 특징으로 하는 워드라인 구동 회로.8. The apparatus of claim 7, wherein the word line selector
And driving the main word line signal at a pumping voltage level in an active state to output the word line signal as the sub word line signal. 제 7항에 있어서, 상기 워드라인 선택부는
액티브 상태에서 상기 메인 워드라인신호가 로우 레벨로 활성화되는 것을 특징으로 하는 워드라인 구동 회로. 8. The apparatus of claim 7, wherein the word line selector
And the main word line signal is activated to a low level in an active state. 제 7항에 있어서, 상기 워드라인 선택부는
상기 대기 모드시 상기 메인 워드라인신호가 하이 레벨로 비활성화되는 것을 특징으로 하는 워드라인 구동 회로. 8. The apparatus of claim 7, wherein the word line selector
And the main word line signal is deactivated to a high level in the standby mode. 제 7항에 있어서, 상기 워드라인 선택부는
상기 메인 워드라인신호에 의해 스위칭되어 상기 서브 워드라인 신호를 상기 제 2선택신호의 레벨로 구동하는 제 2풀업 구동소자; 및
상기 메인 워드라인신호에 의해 스위칭되어 상기 서브 워드라인 신호를 접지전압 레벨로 풀다운 구동하는 제 1풀다운 구동소자를 포함하는 것을 특징으로 하는 워드라인 구동 회로. 8. The apparatus of claim 7, wherein the word line selector
A second pull-up driving element which is switched by the main word line signal to drive the sub-word line signal to a level of the second selection signal; And
And a first pull-down driving element that is switched by the main word line signal to pull-up drive the sub-word line signal to a ground voltage level. 제 7항에 있어서, 상기 워드라인 선택부는
상기 제 2선택신호의 인가단과 상기 서브 워드라인 신호의 출력단 사이에 연결되어 게이트 단자를 통해 상기 메인 워드라인신호가 인가되는 제 2PMOS 트랜지스터; 및
접지전압단과 상기 서브 워드라인 신호의 출력단 사이에 연결되어 게이트 단자를 통해 상기 메인 워드라인신호가 인가되는 제 1NMOS 트랜지스터를 포함하는 것을 특징으로 하는 워드라인 구동 회로.8. The apparatus of claim 7, wherein the word line selector
A second PMOS transistor connected between the application node of the second selection signal and the output node of the sub word line signal and receiving the main word line signal through a gate terminal; And
And a first NMOS transistor connected between the ground voltage terminal and the output terminal of the sub word line signal and receiving the main word line signal through a gate terminal. 제 12항에 있어서, 상기 제 2PMOS 트랜지스터와 상기 제 1NMOS 트랜지스터는 공통 드레인 단자를 통해 상기 서브 워드라인 신호를 출력하는 것을 특징으로 하는 워드라인 구동 회로. 13. The word line driving circuit as claimed in claim 12, wherein the second PMOS transistor and the first NMOS transistor output the sub word line signal through a common drain terminal. 제 7항에 있어서, 상기 구동부는
액티브 상태에서 턴 오프 상태를 유지하는 것을 특징으로 하는 워드라인 구동 회로.8. The apparatus of claim 7, wherein the driving unit
And maintains the turn-off state in the active state. 제 7항에 있어서, 상기 구동부는
액티브 상태에서 상기 제 1선택신호가 로우 레벨로 인가되는 것을 특징으로 하는 워드라인 구동 회로. 8. The apparatus of claim 7, wherein the driving unit
And the first select signal is applied at a low level in an active state. 제 7항에 있어서, 상기 구동부는
상기 대기 모드시 상기 제 1선택신호가 하이 레벨로 인가되는 것을 특징으로 하는 워드라인 구동 회로.8. The apparatus of claim 7, wherein the driving unit
And the first selection signal is applied at a high level in the standby mode. 제 7항에 있어서, 상기 구동부는
상기 제 1선택신호에 의해 스위칭되어 상기 서브 워드라인 신호를 선택적으로 풀다운 시키는 제 2풀다운 구동소자를 포함하는 것을 특징으로 하는 워드라인 구동 회로. 8. The apparatus of claim 7, wherein the driving unit
And a second pull-down driving element that is switched by the first selection signal to selectively pull down the sub-word line signal. 제 7항에 있어서, 상기 구동부는
상기 서브 워드라인 신호의 출력단과 접지전압단 사이에 연결되어 게이트 단자를 통해 상기 제 1선택신호가 인가되는 제 2NMOS 트랜지스터를 포함하는 것을 특징으로 하는 워드라인 구동 회로. 8. The apparatus of claim 7, wherein the driving unit
And a second NMOS transistor connected between the output terminal of the sub word line signal and the ground voltage terminal and receiving the first selection signal through a gate terminal. 제 1항에 있어서, 상기 서브 워드라인 드라이버는
액티브 모드시 상기 제 1선택신호와 상기 메인 워드라인신호가 모두 로우 레벨인 경우 상기 서브 워드라인 신호를 하이 레벨로 출력하는 것을 특징으로 하는 워드라인 구동 회로. 2. The semiconductor memory device according to claim 1, wherein the sub word line driver
And outputs the sub-word line signal to a high level when the first selection signal and the main word line signal are both at a low level in an active mode. 제 1항에 있어서, 상기 서브 워드라인 드라이버는
대기 모드시 제 1선택신호와 상기 메인 워드라인 신호가 모두 하이 레벨인 경우 상기 풀업 전원이 플로팅 되고 상기 서브 워드라인 신호를 로우 레벨로 출력하는 것을 특징으로 하는 워드라인 구동 회로. 2. The semiconductor memory device according to claim 1, wherein the sub word line driver
Wherein when the first select signal and the main word line signal are both at a high level in the standby mode, the pull-up power source floats and outputs the sub word line signal at a low level.
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KR20180065095A (en) * 2016-12-07 2018-06-18 삼성전자주식회사 Semiconductor memory devices, methods of operating semiconductor memory devices and memory systems
CN115910144A (en) * 2021-08-20 2023-04-04 长鑫存储技术有限公司 Drive circuit, memory device, and drive circuit control method
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