KR20160086535A - having one or more bending deformation of graphene that electric On/Off to control of the transistor and graphene single electron transistor and electron tunneling graphene transistor - Google Patents
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Abstract
Description
본 발명은 그래핀을 하나 이상의 굽힘변형으로 구비하여 전기의 On/Off를 조절하는 트랜지스터 및 제조방법에 관한 것으로, 보다 상세하게는 그래핀을 마이크로단위, 나노단위 중 선택되는 단위를 구비하는 탄성, 신축성, 유연성 중 하나 이상 선택되는 것을 이용하여, 그래핀의 하나 이상의 굽힘변형으로 전기의 On/Off를 조절하는 트랜지스터를 구비하는 것이다.The present invention relates to a transistor having on / off control of electricity by providing graphene with at least one bending deformation, and more particularly, to a method of manufacturing a transistor having an elasticity, Elasticity and flexibility of the graphene is used to control ON / OFF of electricity by at least one bending deformation of the graphene.
1. 실리콘(Si) 소재의 트랜지스터가 수십 억개씩 들어가 있는 현행 반도체로는 `10나노급`이 미세공정의 한계로 꼽힌다. 미세공정으로는 반도체의 처리속도를 높이는데 한계에 도달하고 있다는 것이다.1. As for the current semiconductors, which contain billions of transistors of silicon (Si), `10 nm` is considered to be the limit of microprocessing. The microprocessing has reached a limit to increase the processing speed of the semiconductor.
2. 하지만 그래핀 소재로 반도체의 처리속도를 확 높이면 차세대 반도체 시장의 주도권을 쥘 수 있다. 그래핀은 값비싼 물질이 아니어서 생산원가에 부담이 없는 반면 반도체 공급가격을 높일 수 있는 여지가 큰 것으로 파악된다. 2. However, by increasing the processing speed of semiconductors with graphene materials, we can take the lead in the next-generation semiconductor market. Graphene is not an expensive material, so there is no burden on the production cost, but it is possible to increase the semiconductor supply price.
3. 그래핀은 탄소 원자 한층으로 이뤄진 육각형 구조의 물질로 실리콘보다 100배 이상 빠르게 전자를 전달하는 특성을 지니고 있다. 3. Graphene is a hexagonal material consisting of a single layer of carbon atoms, which transports
4. 반도체 성능을 높이려면 트랜지스터의 크기를 줄여서 전자의 이동거리를 좁히거나 전자의 이동도가 더 높은 소재를 사용해 전자가 빠르게 움직이도록 해야 한다.4. To improve semiconductor performance, we need to reduce the size of the transistor to narrow the travel distance of the electrons, or to move the electrons faster by using a material with a higher electron mobility.
5. 높은 전자 이동도를 갖고 있는 그래핀은 실리콘을 대체할 물질로 주목받고 있지만 문제는 그래핀이 `도체` 특성을 갖고 있다는 점이다. 그래핀이 금속성을 지니고 있어 전류를 차단할 수 없다는 얘기다. 트랜지스터는 전류의 흐름과 차단으로 디지털 신호인 0과 1을 나타낸다. 그러므로, 종래에는 그래핀을 사용하려면 그래핀을 `반도체화`하는 과정을 거쳐야 했다.5. Graphene, which has high electron mobility, is attracting attention as a substitute for silicon, but the problem is that graphene has `conductor 'properties. The graphene is metallic and can not block current. The transistors represent digital signals 0 and 1 due to current flow and interruption. Therefore, conventionally, graphene has to go through a process of `semiconducting` graphene.
6. 하지만, 본 발명에서는 그래핀을 충분한 진공층, 에어층, 물리적 간격(예를들어, 절연층을 의미할 수 있음), 중 선택되는 것을 구비한 상태로 그래핀을 하나 이상의 굽힘변형으로 구비하여 전기의 On/Off를 조절하고자 한다. 6. However, in the present invention, graphene is provided with at least one bending deformation, with graphene being selected from among sufficient vacuum layers, air layers, and physical spacing (which may mean, for example, an insulating layer) To control the electricity on / off.
7. 따라서, 본 발명은 그동안 난제로 인식됐던 그래핀의 대기 전력 문제를 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하는 것을 구비하여 그래핀의 대기 전력 문제를 해결하는데 있다.7. Accordingly, the present invention provides a standby power problem of graphene, which has been recognized as a difficulty in the past, in that at least one graphene and drain electrode are provided with a non-coplanar plane and at least one graphene is provided with at least one bending deformation, To control the on / off state of the graphene.
8. 그러므로, 본 발명의 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터가 종래의 트랜지스터와 다른 점은 전하량 조절(그래핀 트랜지스터 방식)이나 채널 전위조절(실리콘 트랜지스터 방식)이 아닌 그래핀의 Fermi level(페르미레벨)의 높이의 조절을 구비하여 전자의 이동속도가 빠르면서도 전류를 차단할 수 있게 한 것이며, 상기 설명은 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하여 해결하는 것으로 설명된다.
8. Therefore, the transistor of the present invention having at least one bending deformation and controlling the electric on / off differs from the conventional transistor in that the charge amount control (graphene transistor method) or the channel potential control method (Fermi level) of the graphen instead of the graphene, so that the current can be cut off at a high speed of movement of the electrons. / Off.
1. 실리콘(Si) 소재의 트랜지스터가 수십 억개씩 들어가 있는 현행 반도체로는 `10나노급`이 미세공정의 한계로 꼽힌다. 미세공정으로는 반도체의 처리속도를 높이는데 한계에 도달하고 있다는 것이다.1. As for the current semiconductors, which contain billions of transistors of silicon (Si), `10 nm` is considered to be the limit of microprocessing. The microprocessing has reached a limit to increase the processing speed of the semiconductor.
2. 하지만 그래핀 소재로 반도체의 처리속도를 확 높이면 차세대 반도체 시장의 주도권을 쥘 수 있다. 그래핀은 값비싼 물질이 아니어서 생산원가에 부담이 없는 반면 반도체 공급가격을 높일 수 있는 여지가 큰 것으로 파악된다. 2. However, by increasing the processing speed of semiconductors with graphene materials, we can take the lead in the next-generation semiconductor market. Graphene is not an expensive material, so there is no burden on the production cost, but it is possible to increase the semiconductor supply price.
3. 그래핀은 탄소 원자 한층으로 이뤄진 육각형 구조의 물질로 실리콘보다 100배 이상 빠르게 전자를 전달하는 특성을 지니고 있다. 3. Graphene is a hexagonal material consisting of a single layer of carbon atoms, which transports
4. 반도체 성능을 높이려면 트랜지스터의 크기를 줄여서 전자의 이동거리를 좁히거나 전자의 이동도가 더 높은 소재를 사용해 전자가 빠르게 움직이도록 해야 한다.
4. To improve semiconductor performance, we need to reduce the size of the transistor to narrow the travel distance of the electrons, or to move the electrons faster by using a material with a higher electron mobility.
그러나, 상기 그래핀의 뛰어난 전도도를 활용하고자 하는 경우, 너무 뛰어난 전도도로 인하여 종래의 트랜지스터 방식으로는 전류의 흐름과 차단을 조절하기가 어려운 문제점이 발생하게 되었다.However, in order to utilize the excellent conductivity of the graphene, there is a problem that it is difficult to control the flow and interruption of the current in the conventional transistor method due to the excellent conductivity.
또한, 종래의 그래핀 트랜지스터 방식으로는 그래핀을 인위적으로 밴드갭을 만들면 모빌리티가 상당히 떨어져서 그래핀만의 매력이 부족하였다.Further, in the conventional graphene transistor method, if the band gap is artificially formed in the graphene, the mobility is considerably reduced, and the attractiveness of the graphene is insufficient.
따라서, 본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 제공함에 그 목적이 있다.Accordingly, the present invention provides a method of manufacturing a semiconductor device, which includes at least one graphene and a drain electrode in a form having a non-coplanar plane, at least one Piezo material, a magnetic particle, Wherein at least one graphene is provided with at least one bending deformation due to the voltage of the barrier adjusting circuit intersecting with the circuit of the at least one graphene so as to control ON / OFF of electricity, Adjusting the height of the Fermi level of one or more graphenes to adjust the electrical On / Off; The present invention provides a transistor having on / off control of electricity with at least one bending deformation of graphene.
또한, 본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 제공함에 그 목적이 있다.In addition, the present invention provides a method of manufacturing a thin film transistor, comprising at least one graphene and a drain electrode having a non-coplanar shape, at least one Piezo material, a magnetic particle, Wherein at least one graphene is provided with at least one bending deformation due to the voltage of the barrier adjusting circuit intersecting with the circuit of the at least one graphene so as to control ON / OFF of electricity, Having at least one bending deformation of at least one graphene to adjust the electrical On / Off; The present invention provides a transistor having on / off control of electricity with at least one bending deformation of graphene.
또한, 본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 제공함에 그 목적이 있다.In addition, the present invention provides a method of controlling a voltage to be applied to one or more graphenes, in which one or more graphene and drain electrodes have non-identical planes, Wherein at least one graphene is provided with at least one bending deformation to control the electrical on / off, wherein at least one graphene between the at least one graphene and the drain electrode has a Fermi level Fermi level) to adjust the electrical On / Off; The present invention provides a transistor having on / off control of electricity with at least one bending deformation of graphene.
또한, 본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 제공함에 그 목적이 있다.In addition, the present invention provides a method of controlling a voltage to be applied to one or more graphenes, in which one or more graphene and drain electrodes have non-identical planes, Wherein at least one graphen is provided with at least one bending deformation to control electrical on / off, wherein at least one bending of the at least one graphen between the at least one graphene and the drain electrode Adjusting the On / Off of electricity with deformation; The present invention provides a transistor having on / off control of electricity with at least one bending deformation of graphene.
또한, 본 발명은 하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,In addition, the present invention is characterized in that, in the form of two electrodes composed of a drain electrode connected to a common island electrode through a tunnel junction and one or more graphenes connected to an insulating layer, one or more One or more graphenes and an insulating layer may be provided with at least one bending deformation due to the voltage of the Piezo material, the magnetic particles, the particles having the electric charge, and the voltage of the barrier adjusting circuit intersecting with the circuit of the at least one graphen However,
a. 전자가 섬 전극에 터널하는 단계, 및a. Tunneling the electrons to the island electrode, and
b. 터널이 드레인 전극에 위치하는 단계, 및b. A tunnel is located at the drain electrode, and
c. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를c. The electrons reaching the Fermi level of the drain electrode; To
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 제공함에 그 목적이 있다.The present invention is directed to a graphene single electron transistor.
또한, 본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,The present invention also provides a method of manufacturing a semiconductor device including at least one Piezo material, a magnetic particle, a charge, a charge, and an electric charge, which are provided in a lower portion of at least one graphene in the form of at least one graphene and drain electrode having non- Wherein at least one graphene and an insulating layer are provided with at least one bending deformation due to the voltage of the barrier adjusting circuit intersecting the circuit of the at least one graphene,
a. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및a. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
b. 드레인 전극에 도달하는 단계; 를b. Reaching the drain electrode; To
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 제공함에 그 목적이 있다.
The present invention is directed to an electron tunneling graphene transistor.
본 발명은 그동안 난제로 인식됐던 그래핀의 대기 전력 문제를 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하는 것을 구비하여 그래핀의 대기 전력 문제를 해결하는데 있다.The present invention relates to a standby power problem of graphene which has been recognized as a difficulty in the past, in which at least one graphene and drain electrodes are provided with non-coplanar surfaces and at least one graphene is provided with at least one bending deformation, To solve the standby power problem of the graphene.
본 발명의 한 실시예에서, 본 발명은 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것을 그래핀의 하부에 구비하여, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 그래핀을 하나 이상의 굽힘변형으로 구비하여, 그래핀의 Fermi level(페르미레벨)의 높이를 조절하여 전기의 On/Off를 조절하고자 하는 트랜지스터의 원리입니다. 그래핀의 Fermi level(페르미레벨)의 높이는 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것으로 인하여 그래핀을 하나 이상의 굽힘변형으로 구비하여, 그래핀의 Fermi level(페르미레벨)의 높이를 조절하게 됩니다. 일면에서 설명하는 내용은 그래핀 회로에 교차되는 회로(장벽조정회로)의 전압으로 인하여 조절이 가능합니다. 이러한 구성은 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비된 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 이해되어 질 수 있습니다. 따라서, 상기 설명을 토대로 하면 본 발명은 그래핀의 빠른 전도도를 이용하는 트랜지스터를 개발 할 수 있습니다. 더하여 설명하자면, 본 발명은 종래의 대기전력해결이 어려웠던 그래핀을 충분한 진공층, 에어층, 물리적 간격(예를들어, 절연층을 의미할 수 있음), 중 선택되는 것을 구비한 상태로 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여 전기의 On/Off를 조절하는 것이며, 이러한 본 발명의 구성은 종래의 전계효과트랜지스터보다 전도속도가 빠른 트랜지스터로 구성될 수 있습니다.In one embodiment of the present invention, the present invention provides a method of fabricating a semiconductor device, comprising providing at least one of a Piezo material, a magnetic particle, It is the principle of the transistor to adjust the height of the graphene Fermi level (Fermi level) by adjusting the ON / OFF of the electricity by providing the graphene with more than one bending deformation due to the voltage of the circuit. The height of graphene's Fermi level (Fermi level) can have graphene as one or more bending deformation due to the choice of one or more Piezo material, magnetic grains, charged grains, Level) will be adjusted. The description on one side can be adjusted by the voltage of the circuit (barrier adjustment circuit) crossing the graphene circuit. Such a configuration may include one or more bending deformation of at least one graphene having one or more Piezo material, magnetic particles, and particles having charge selected thereon, so that the Fermi level of one or more graphenes Can be understood as adjusting the height of the. Therefore, based on the above description, the present invention can develop a transistor that utilizes the fast conductivity of graphene. In addition, the present invention provides a method of fabricating a semiconductor device in which graphene, which has been difficult to solve with conventional standby power, is provided with one or more of a vacuum layer, an air layer, a physical gap (which may mean, for example, The graphene is provided with at least one bending deformation to control the electrical on / off. The structure of the present invention can be configured as a transistor having a higher conduction speed than a conventional field effect transistor.
따라서, 본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 제공함에 그 목적이 있다.Accordingly, the present invention provides a method of manufacturing a semiconductor device, which includes at least one graphene and a drain electrode in a form having a non-coplanar plane, at least one Piezo material, a magnetic particle, Wherein at least one graphene is provided with at least one bending deformation due to the voltage of the barrier adjusting circuit intersecting with the circuit of the at least one graphene so as to control ON / OFF of electricity, Adjusting the height of the Fermi level of one or more graphenes to adjust the electrical On / Off; The present invention provides a transistor having on / off control of electricity with at least one bending deformation of graphene.
또한, 본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 제공함에 그 목적이 있다.In addition, the present invention provides a method of manufacturing a thin film transistor, comprising at least one graphene and a drain electrode having a non-coplanar shape, at least one Piezo material, a magnetic particle, Wherein at least one graphene is provided with at least one bending deformation due to the voltage of the barrier adjusting circuit intersecting with the circuit of the at least one graphene so as to control ON / OFF of electricity, Having at least one bending deformation of at least one graphene to adjust the electrical On / Off; The present invention provides a transistor having on / off control of electricity with at least one bending deformation of graphene.
또한, 본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 제공함에 그 목적이 있다.In addition, the present invention provides a method of controlling a voltage to be applied to one or more graphenes, in which one or more graphene and drain electrodes have non-identical planes, Wherein at least one graphene is provided with at least one bending deformation to control the electrical on / off, wherein at least one graphene between the at least one graphene and the drain electrode has a Fermi level Fermi level) to adjust the electrical On / Off; The present invention provides a transistor having on / off control of electricity with at least one bending deformation of graphene.
또한, 본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 제공함에 그 목적이 있다.In addition, the present invention provides a method of controlling a voltage to be applied to one or more graphenes, in which one or more graphene and drain electrodes have non-identical planes, Wherein at least one graphen is provided with at least one bending deformation to control electrical on / off, wherein at least one bending of the at least one graphen between the at least one graphene and the drain electrode Adjusting the On / Off of electricity with deformation; The present invention provides a transistor having on / off control of electricity with at least one bending deformation of graphene.
또한, 본 발명은 하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,In addition, the present invention is characterized in that, in the form of two electrodes composed of a drain electrode connected to a common island electrode through a tunnel junction and one or more graphenes connected to an insulating layer, one or more One or more graphenes and an insulating layer may be provided with at least one bending deformation due to the voltage of the Piezo material, the magnetic particles, the particles having the electric charge, and the voltage of the barrier adjusting circuit intersecting with the circuit of the at least one graphen However,
a. 전자가 섬 전극에 터널하는 단계, 및a. Tunneling the electrons to the island electrode, and
b. 터널이 드레인 전극에 위치하는 단계, 및b. A tunnel is located at the drain electrode, and
c. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를c. The electrons reaching the Fermi level of the drain electrode; To
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 제공함에 그 목적이 있다.The present invention is directed to a graphene single electron transistor.
또한, 본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,The present invention also provides a method of manufacturing a semiconductor device including at least one Piezo material, a magnetic particle, a charge, a charge, and an electric charge, which are provided in a lower portion of at least one graphene in the form of at least one graphene and drain electrode having non- Wherein at least one graphene and an insulating layer are provided with at least one bending deformation due to the voltage of the barrier adjusting circuit intersecting the circuit of the at least one graphene,
a. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및a. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
b. 드레인 전극에 도달하는 단계; 를b. Reaching the drain electrode; To
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 제공함에 그 목적이 있다.
The present invention is directed to an electron tunneling graphene transistor.
상기에서 설명한 바와 같이 이루어진 본 발명에 따르면, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하여 해결하면 종래의 트랜지스터보다 처리속도가 빠른 트랜지스터를 개발 할 수 있는 효과가 있게 된다.According to the present invention as described above, one or more Piezo (piezoe) materials, magnetic particles, and electric charges provided in a lower portion of at least one graphene in the form of at least one graphene and drain electrode having non- One or more graphenes may be provided as one or more bending deformation owing to the voltage of the barrier adjusting circuit intersecting with the circuit of the at least one graphene to control on / off of electricity, (Fermi level) of one or more graphenes between the pin and the drain electrode is adjusted so as to adjust the ON / OFF of the electric power, thereby enabling to develop a transistor having a higher processing speed than that of the conventional transistor .
또한, 상기에서 설명한 바와 같이 이루어진 본 발명에 따르면, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하여 해결하면 종래의 트랜지스터보다 처리속도가 빠른 트랜지스터를 개발 할 수 있는 효과가 있게 된다.In addition, according to the present invention as described above, one or more Piezo (piezoe) materials, magnetic particles, and the like provided in a lower portion of one or more graphenes in a form having at least one graphene- Particles having a charge are selected from one or more graphenes by one or more bending deformation owing to the voltage of a barrier adjusting circuit intersecting with the circuit of the at least one graphene to control ON / And at least one bending deformation of at least one graphen between the graphene and the drain electrode is provided so as to control ON / OFF of the electric power, so that a transistor having a higher processing speed than that of the conventional transistor can be developed.
또한, 상기에서 설명한 바와 같이 이루어진 본 발명에 따르면, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하여 해결하면 종래의 트랜지스터보다 처리속도가 빠른 트랜지스터를 개발 할 수 있는 효과가 있게 된다.Also, according to the present invention as described above, due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphen in the form of one or more graphene and drain electrodes having non-coplanarity, Wherein at least one graphen is provided with one or more bending deformation to cause electrostatic attraction to one or more graphenes provided at a lower portion of the adjusting circuit so that electricity is turned on and off, And adjusting the height of the Fermi level (Fermi level) of one or more graphenes to solve the problem by adjusting the electrical on / off, it is possible to develop a transistor having a higher processing speed than that of the conventional transistor.
또한, 상기에서 설명한 바와 같이 이루어진 본 발명에 따르면, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하여 해결하면 종래의 트랜지스터보다 처리속도가 빠른 트랜지스터를 개발 할 수 있는 효과가 있게 된다.Also, according to the present invention as described above, due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphen in the form of one or more graphene and drain electrodes having non-coplanarity, Wherein at least one graphen is provided with one or more bending deformation to cause electrostatic attraction to one or more graphenes provided at a lower portion of the adjusting circuit so that electricity is turned on and off, By providing at least one bending deformation of at least one graphene and solving the problem by adjusting the electrical ON / OFF, it is possible to develop a transistor having a higher processing speed than a conventional transistor.
또한, 본 발명은 하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,In addition, the present invention is characterized in that, in the form of two electrodes composed of a drain electrode connected to a common island electrode through a tunnel junction and one or more graphenes connected to an insulating layer, one or more One or more graphenes and an insulating layer may be provided with at least one bending deformation due to the voltage of the Piezo material, the magnetic particles, the particles having the electric charge, and the voltage of the barrier adjusting circuit intersecting with the circuit of the at least one graphen However,
a. 전자가 섬 전극에 터널하는 단계, 및a. Tunneling the electrons to the island electrode, and
b. 터널이 드레인 전극에 위치하는 단계, 및b. A tunnel is located at the drain electrode, and
c. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를 구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 제시한다.c. The electrons reaching the Fermi level of the drain electrode; A single electron transistor of graphene is disclosed.
또한, 본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,The present invention also provides a method of manufacturing a semiconductor device including at least one Piezo material, a magnetic particle, a charge, a charge, and an electric charge, which are provided in a lower portion of at least one graphene in the form of at least one graphene and drain electrode having non- Wherein at least one graphene and an insulating layer are provided with at least one bending deformation due to the voltage of the barrier adjusting circuit intersecting the circuit of the at least one graphene,
a. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및a. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
b. 드레인 전극에 도달하는 단계; 를b. Reaching the drain electrode; To
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 제시한다.And an electron tunneling graphene transistor.
도 1
(a). 110(하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것)이 하나 이상의 그래핀(200)을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하여 전자가 300으로 이동하는 도면,
(b). 교차되는 400(빗금쳐져 있는 부위-장벽조정회로)의 전압으로 인하여 110(하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것)이 하나 이상의 그래핀(200)을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하여 전자가 300으로 이동하는 도면,
(c). 600은 진공층, Air층(에어층), 중 선택되는 층을 의미한다.
(d). 교차되는 400(빗금쳐져 있는 부위)의 전압으로 인하여 110(하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것)이 하나 이상의 그래핀(200)을 하나 이상의 굽힘변형으로 구비하여, 하나 이상의 그래핀(200)의 Fermi level(페르미레벨)의 높이를 조절하여, 전기의 On/Off를 조절하여 전자가 300으로 이동하는 도면
(e). 상기 (a) 내지 (d) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.
(f). 상기 (a) 내지 (d) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 도면에서 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것이 주어질 때마다 본 도면은 상기 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다.
도 2
(a). 110(하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것)이 하나 이상의 그래핀(200)을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하여 전자가 300으로 이동하는 도면,
(b). 교차되는 400(빗금쳐져 있는 부위-장벽조정회로)의 전압으로 인하여 110(하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것)이 하나 이상의 그래핀(200)을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하여 전자가 300으로 이동하는 도면,
(c). 600은 진공층, Air층(에어층), 중 선택되는 층을 의미한다.
(d). 교차되는 400(빗금쳐져 있는 부위)의 전압으로 인하여 110(하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것)이 하나 이상의 그래핀(200)을 하나 이상의 굽힘변형으로 구비하여, 하나 이상의 그래핀(200)의 Fermi level(페르미레벨)의 높이를 조절하여, 전기의 On/Off를 조절하여 전자가 300으로 이동하는 도면
(e). 상기 (a) 내지 (d) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.
(f). 상기 (a) 내지 (d) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 도면에서 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것이 주어질 때마다 본 도면은 상기 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다.
도 3a
(a). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(b). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(c). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(d). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(e). 상기 (a) 내지 (d) 중 하나 이상 선택되는 것에서, 본 도면에서 (1). 굽힘변형이 구비되어 있는 층은 하나 이상의 그래핀을 의미하며, (2). 소오스전극은 하나 이상의 그래핀과 연결되는 전기전도성 물질-좌측부를 의미하며, (3). 드레인전극은 하나 이상의 그래핀과 비동일 평면을 구비하는 전기전도성 물질-우측부를 의미한다.
(f). 상기 (a) 내지 (d) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.
(g). 상기 (a) 내지 (d) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 도면에서 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것이 주어질 때마다 본 도면은 상기 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다.
도 3b
도 3a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도.
도 4a
도 3a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 4b
도 3a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 4c
도 3a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 4d
도 3a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 4e
도 3a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 4f
(a). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(b). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(c). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 도면에서 (1). 굽힘변형이 구비되어 있는 층은 하나 이상의 그래핀을 의미하며, (2). 소오스전극은 하나 이상의 그래핀과 연결되는 전기전도성 물질-좌측부를 의미하며, (3). 드레인전극은 하나 이상의 그래핀과 비동일 평면을 구비하는 전기전도성 물질-우측부를 의미한다.
(d). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.
(e). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 도면에서 하나 이상의 전하를갖는입자가 주어질 때마다 본 도면은 상기 하나 이상의 전하를갖는입자의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다.
(f). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 도면에서, (1). 교차되는 장벽조정회로의 상부와 하나 이상의 그래핀의 회로의 하부 사이에 구비되는 층은 절연물질층을 의미한다. 또한, (2). 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 4g
도 4f의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도.
도 5a
(a). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(b). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(c). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 도면에서 (1). 굽힘변형이 구비되어 있는 층은 하나 이상의 그래핀을 의미하며, (2). 소오스전극은 하나 이상의 그래핀과 연결되는 전기전도성 물질-좌측부를 의미하며, (3). 드레인전극은 하나 이상의 그래핀과 비동일 평면을 구비하는 전기전도성 물질-우측부를 의미한다.
(d). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.
(e). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 도면에서 하나 이상의 Piezo(피에조)물질이 주어질 때마다 본 도면은 상기 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다.
도 5b
도 5a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도.
도 5c
도 5a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 5d
도 5a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 5e
도 5a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, (1). 교차되는 장벽조정회로의 상부와 하나 이상의 그래핀의 회로의 하부 사이에 구비되는 층은 절연물질층을 의미한다. 또한, (2). 드레인전극의 하부에 구비되는 층은 절연물질층을 의미한다.
도 5f
도 5a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, (1). 교차되는 장벽조정회로의 상부와 하나 이상의 그래핀의 회로의 하부 사이에 구비되는 층은 절연물질층을 의미한다. 또한, (2). 드레인전극의 하부에 구비되는 층은 절연물질층을 의미한다.
도 5g
도 5a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, (1). 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다. 또한, (2). 교차되는 장벽조정회로의 상부와 하나 이상의 그래핀의 회로의 하부 사이에 구비되는 층은 절연물질층을 의미한다. 또한, (3). 드레인전극의 하부에 구비되는 층은 절연물질층을 의미한다.
도 5h
도 5a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, (1). 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다. 또한, (2). 교차되는 장벽조정회로의 상부와 하나 이상의 그래핀의 회로의 하부 사이에 구비되는 층은 절연물질층을 의미한다. 또한, (3). 드레인전극의 하부에 구비되는 층은 절연물질층을 의미한다.
도 6a
(a). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(b). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(c). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 도면에서 (1). 굽힘변형이 구비되어 있는 층은 하나 이상의 그래핀을 의미하며, (2). 소오스전극은 하나 이상의 그래핀과 연결되는 전기전도성 물질-좌측부를 의미하며, (3). 드레인전극은 하나 이상의 그래핀과 비동일 평면을 구비하는 전기전도성 물질-우측부를 의미한다.
(d). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.
도 6b
도 6a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도.
도 7a
도 6a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도.
도 7b
도 6a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도.
도 7c
도 6a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 8a
(a). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(b). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(c). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(d). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(e). 상기 (a) 내지 (d) 중 하나 이상 선택되는 것에서, 본 도면에서 (1). 굽힘변형이 구비되어 있는 층은 하나 이상의 그래핀을 의미하며, (2). 소오스전극은 하나 이상의 그래핀과 연결되는 전기전도성 물질-좌측부를 의미하며, (3). 드레인전극은 하나 이상의 그래핀과 비동일 평면을 구비하는 전기전도성 물질-우측부를 의미한다.
(f). 상기 (a) 내지 (d) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.
(g). 상기 (a) 내지 (d) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 도면에서 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것이 주어질 때마다 본 도면은 상기 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다.
도 8b
도 8a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도.
도 9a
도 8a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 9b
도 8a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 9c
도 8a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 9d
도 8a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 9e
도 8a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 9f
(a). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(b). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(c). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 도면에서 (1). 굽힘변형이 구비되어 있는 층은 하나 이상의 그래핀을 의미하며, (2). 소오스전극은 하나 이상의 그래핀과 연결되는 전기전도성 물질-좌측부를 의미하며, (3). 드레인전극은 하나 이상의 그래핀과 비동일 평면을 구비하는 전기전도성 물질-우측부를 의미한다.
(d). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.
(e). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 도면에서 하나 이상의 전하를갖는입자가 주어질 때마다 본 도면은 상기 하나 이상의 전하를갖는입자의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다.
(f). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 도면에서, (1). 교차되는 장벽조정회로의 상부와 하나 이상의 그래핀의 회로의 하부 사이에 구비되는 층은 절연물질층을 의미한다. 또한, (2). 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 9g
도 9f의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도.
도 10a
(a). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(b). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(c). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 도면에서 (1). 굽힘변형이 구비되어 있는 층은 하나 이상의 그래핀을 의미하며, (2). 소오스전극은 하나 이상의 그래핀과 연결되는 전기전도성 물질-좌측부를 의미하며, (3). 드레인전극은 하나 이상의 그래핀과 비동일 평면을 구비하는 전기전도성 물질-우측부를 의미한다.
(d). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.
(e). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 도면에서 하나 이상의 Piezo(피에조)물질이 주어질 때마다 본 도면은 상기 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다.
도 10b
도 10a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도.
도 10c
도 10a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 10d
도 10a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 11a
(a). 본 도면은, 하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
a. 전자가 섬 전극에 터널하는 단계, 및
b. 터널이 드레인 전극에 위치하는 단계, 및
c. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터의 도면을 의미한다.
(b). 본 도면은, 하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
a. 전자가 섬 전극에 터널하는 단계, 및
b. 터널이 드레인 전극에 위치하는 단계, 및
c. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터의 도면을 의미한다.
(c). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 도면에서 (1). 굽힘변형이 구비되어 있는 층은 하나 이상의 그래핀을 의미하며, (2). 소오스전극은 하나 이상의 그래핀과 연결되는 전기전도성 물질-좌측부를 의미하며, (3). 드레인전극은 하나 이상의 그래핀과 비동일 평면을 구비하는 전기전도성 물질-우측부를 의미한다.
(d). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.
(e). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 도면에서 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것이 주어질 때마다 본 도면은 상기 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다.
(f). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 구비된 절연층의 상부에 섬 전극을 구비하는 것은 상기 섬 전극이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유 공간(예를들어, 진공공간, 에어공간, 중 선택되는 공간)을 포함 구비한 것을 의미한다. 또는, 변형 자유 층(예를들어, 진공층, 에어층, 중 선택되는 층)을 포함 구비한 것을 의미한다.
(g). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 절연층을 구비하는 것은 상기 절연층이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유 공간(예를들어, 진공공간, 에어공간, 중 선택되는 공간)을 포함 구비한 것을 의미한다. 또는, 변형 자유 층(예를들어, 진공층, 에어층, 중 선택되는 층)을 포함 구비한 것을 의미한다.
(h). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 11b
도 11a의 설명과 동일하다. 그래핀 단일 전자 트랜지스터의 간략도.
도 11c
도 11a의 (a) 부터 (g)의 설명과 동일하다. 그래핀 단일 전자 트랜지스터의 간략도.
도 11d
도 11a의 설명과 동일하다. 그래핀 단일 전자 트랜지스터의 간략도.
도 11e
(a). 본 도면은, 하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
a. 전자가 섬 전극에 터널하는 단계, 및
b. 터널이 드레인 전극에 위치하는 단계, 및
c. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터의 도면을 의미한다.
(b). 상기 (a) 에서, 본 도면에서 (1). 굽힘변형이 구비되어 있는 층은 하나 이상의 그래핀을 의미하며, (2). 소오스전극은 하나 이상의 그래핀과 연결되는 전기전도성 물질-좌측부를 의미하며, (3). 드레인전극은 하나 이상의 그래핀과 비동일 평면을 구비하는 전기전도성 물질-우측부를 의미한다.
(c). 상기 (a) 에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.
(d). 상기 (a) 에서, 본 발명의 한 실시예에서, 도면에서 하나 이상의 전하를갖는입자가 주어질 때마다 본 도면은 상기 하나 이상의 전하를갖는입자의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다.
(e). 상기 (a) 에서, 본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 구비된 절연층의 상부에 섬 전극을 구비하는 것은 상기 섬 전극이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유 공간(예를들어, 진공공간, 에어공간, 중 선택되는 공간)을 포함 구비한 것을 의미한다. 또는, 변형 자유 층(예를들어, 진공층, 에어층, 중 선택되는 층)을 포함 구비한 것을 의미한다.
(f). 상기 (a) 에서, 본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 절연층을 구비하는 것은 상기 절연층이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유 공간(예를들어, 진공공간, 에어공간, 중 선택되는 공간)을 포함 구비한 것을 의미한다. 또는, 변형 자유 층(예를들어, 진공층, 에어층, 중 선택되는 층)을 포함 구비한 것을 의미한다.
(g). 상기 (a) 에서, 본 도면에서, (1). 교차되는 장벽조정회로의 상부와 하나 이상의 그래핀의 회로의 하부 사이에 구비되는 층은 절연물질층을 의미한다. 또한, (2). 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 12a
(a). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
a. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및
b. 드레인 전극에 도달하는 단계; 를
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터의 도면을 의미한다.
(b). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
a. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및
b. 드레인 전극에 도달하는 단계; 를
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터의 도면을 의미한다.
(c). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 도면에서 (1). 굽힘변형이 구비되어 있는 층은 하나 이상의 그래핀을 의미하며, (2). 소오스전극은 하나 이상의 그래핀과 연결되는 전기전도성 물질-좌측부를 의미하며, (3). 드레인전극은 하나 이상의 그래핀과 비동일 평면을 구비하는 전기전도성 물질-우측부를 의미한다.
(d). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.
(e). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 도면에서 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것이 주어질 때마다 본 도면은 상기 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다.
(f). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 절연층을 구비하는 것은 상기 절연층이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유 공간(예를들어, 진공공간, 에어공간, 중 선택되는 공간)을 포함 구비한 것을 의미한다. 또는, 변형 자유 층(예를들어, 진공층, 에어층, 중 선택되는 층)을 포함 구비한 것을 의미한다.
(g). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 12b
도 12a의 설명과 동일하다. 전자 터널링 그래핀 트랜지스터의 간략도.
도 12c
도 12a의 설명과 동일하다. 전자 터널링 그래핀 트랜지스터의 간략도.
도 12d
도 12a의 설명과 동일하다. 전자 터널링 그래핀 트랜지스터의 간략도.
도 12e
도 12a의 설명과 동일하다. 전자 터널링 그래핀 트랜지스터의 간략도.
도 12f
(a). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
a. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및
b. 드레인 전극에 도달하는 단계; 를
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터의 도면을 의미한다.
(b). 상기 (a) 에서, 본 도면에서 (1). 굽힘변형이 구비되어 있는 층은 하나 이상의 그래핀을 의미하며, (2). 소오스전극은 하나 이상의 그래핀과 연결되는 전기전도성 물질-좌측부를 의미하며, (3). 드레인전극은 하나 이상의 그래핀과 비동일 평면을 구비하는 전기전도성 물질-우측부를 의미한다.
(c). 상기 (a) 에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.
(d). 상기 (a) 에서, 본 발명의 한 실시예에서, 도면에서 하나 이상의 전하를갖는입자가 주어질 때마다 본 도면은 상기 하나 이상의 전하를갖는입자의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다.
(e). 상기 (a) 에서, 본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 절연층을 구비하는 것은 상기 절연층이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유 공간(예를들어, 진공공간, 에어공간, 중 선택되는 공간)을 포함 구비한 것을 의미한다. 또는, 변형 자유 층(예를들어, 진공층, 에어층, 중 선택되는 층)을 포함 구비한 것을 의미한다.
(f). 상기 (a) 에서, 본 도면에서, (1). 교차되는 장벽조정회로의 상부와 하나 이상의 그래핀의 회로의 하부 사이에 구비되는 층은 절연물질층을 의미한다. 또한, (2). 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 12g
도 12f의 설명과 동일하다. 전자 터널링 그래핀 트랜지스터의 간략도.
도 13a
(a). 본 도면은, 하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
a. 전자가 섬 전극에 터널하는 단계, 및
b. 터널이 드레인 전극에 위치하는 단계, 및
c. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터의 도면을 의미한다.
(b). 상기 (a) 에서, 본 도면에서 (1). 굽힘변형이 구비되어 있는 층은 하나 이상의 그래핀을 의미하며, (2). 소오스전극은 하나 이상의 그래핀과 연결되는 전기전도성 물질-좌측부를 의미하며, (3). 드레인전극은 하나 이상의 그래핀과 비동일 평면을 구비하는 전기전도성 물질-우측부를 의미한다.
(c). 상기 (a) 에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.
(d). 상기 (a) 에서, 본 발명의 한 실시예에서, 도면에서 하나 이상의 Piezo(피에조)물질이 주어질 때마다 본 도면은 상기 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다.
(e). 상기 (a) 에서, 본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 구비된 절연층의 상부에 섬 전극을 구비하는 것은 상기 섬 전극이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유 공간(예를들어, 진공공간, 에어공간, 중 선택되는 공간)을 포함 구비한 것을 의미한다. 또는, 변형 자유 층(예를들어, 진공층, 에어층, 중 선택되는 층)을 포함 구비한 것을 의미한다.
(f). 상기 (a) 에서, 본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 절연층을 구비하는 것은 상기 절연층이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유 공간(예를들어, 진공공간, 에어공간, 중 선택되는 공간)을 포함 구비한 것을 의미한다. 또는, 변형 자유 층(예를들어, 진공층, 에어층, 중 선택되는 층)을 포함 구비한 것을 의미한다.
(g). 상기 (a) 에서, 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 13b
도 13a의 설명과 동일하다. 그래핀 단일 전자 트랜지스터의 간략도.
도 13c
도 13a의 설명과 동일하다. 그래핀 단일 전자 트랜지스터의 간략도.
도 14a
(a). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
a. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및
b. 드레인 전극에 도달하는 단계; 를
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터의 도면을 의미한다.
(b). 상기 (a) 에서, 본 도면에서 (1). 굽힘변형이 구비되어 있는 층은 하나 이상의 그래핀을 의미하며, (2). 소오스전극은 하나 이상의 그래핀과 연결되는 전기전도성 물질-좌측부를 의미하며, (3). 드레인전극은 하나 이상의 그래핀과 비동일 평면을 구비하는 전기전도성 물질-우측부를 의미한다.
(c). 상기 (a) 에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.
(d). 상기 (a) 에서, 본 발명의 한 실시예에서, 도면에서 하나 이상의 Piezo(피에조)물질이 주어질 때마다 본 도면은 상기 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다.
(e). 상기 (a) 에서, 본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 절연층을 구비하는 것은 상기 절연층이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유 공간(예를들어, 진공공간, 에어공간, 중 선택되는 공간)을 포함 구비한 것을 의미한다. 또는, 변형 자유 층(예를들어, 진공층, 에어층, 중 선택되는 층)을 포함 구비한 것을 의미한다.
(f). 상기 (a) 에서, 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 14b
도 14a의 설명과 동일하다. 전자 터널링 그래핀 트랜지스터의 간략도.
도 14c
도 14a의 설명과 동일하다. 전자 터널링 그래핀 트랜지스터의 간략도.
도 14d
도 14a의 설명과 동일하다. 전자 터널링 그래핀 트랜지스터의 간략도.
도 15a
(a). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압(양전극 또는 음전극을 의미한다)으로 인하여 하나 이상의 전하를갖는입자가 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(b). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압(양전극 또는 음전극을 의미한다)으로 인하여 하나 이상의 전하를갖는입자가 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(c). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 도면에서 (1). 굽힘변형이 구비되어 있는 층은 하나 이상의 그래핀을 의미하며, (2). 소오스전극은 하나 이상의 그래핀과 연결되는 전기전도성 물질-좌측부를 의미하며, (3). 드레인전극은 하나 이상의 그래핀과 비동일 평면을 구비하는 전기전도성 물질-우측부를 의미한다.
(d). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.
(e). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 도면에서 하나 이상의 전하를갖는입자가 주어질 때마다 본 도면은 상기 하나 이상의 전하를갖는입자의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다.
(f). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 15b
도 15a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도.
도 15c
도 15a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도.
도 15d
도 15a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 교차되는 장벽조정회로의 상부와 하나 이상의 그래핀의 회로의 하부 사이에 구비되는 층은 절연물질층을 의미한다.
도 15e
도 15a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 교차되는 장벽조정회로의 상부와 하나 이상의 그래핀의 회로의 하부 사이에 구비되는 층은 절연물질층을 의미한다.
도 15f
도 15a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 교차되는 장벽조정회로의 상부와 하나 이상의 그래핀의 회로의 하부 사이에 구비되는 층은 절연물질층을 의미한다.
도 16a
(a). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압(양전극 또는 음전극을 의미한다)으로 인하여 하나 이상의 전하를갖는입자가 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
a. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및
b. 드레인 전극에 도달하는 단계; 를
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터의 도면을 의미한다.
(b). 상기 (a) 에서, 본 도면에서 (1). 굽힘변형이 구비되어 있는 층은 하나 이상의 그래핀을 의미하며, (2). 소오스전극은 하나 이상의 그래핀과 연결되는 전기전도성 물질-좌측부를 의미하며, (3). 드레인전극은 하나 이상의 그래핀과 비동일 평면을 구비하는 전기전도성 물질-우측부를 의미한다.
(c). 상기 (a) 에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.
(d). 상기 (a) 에서, 본 발명의 한 실시예에서, 도면에서 하나 이상의 전하를갖는입자가 주어질 때마다 본 도면은 상기 하나 이상의 전하를갖는입자의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다.
(e). 상기 (a) 에서, 본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 절연층을 구비하는 것은 상기 절연층이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유 공간(예를들어, 진공공간, 에어공간, 중 선택되는 공간)을 포함 구비한 것을 의미한다. 또는, 변형 자유 층(예를들어, 진공층, 에어층, 중 선택되는 층)을 포함 구비한 것을 의미한다.
(f). 상기 (a) 에서, 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 16b
도 16a의 설명과 동일하다. 전자 터널링 그래핀 트랜지스터의 간략도.
도 16c
도 16a의 설명과 동일하다. 전자 터널링 그래핀 트랜지스터의 간략도. 본 도면에서, 교차되는 장벽조정회로의 상부와 하나 이상의 그래핀의 회로의 하부 사이에 구비되는 층은 절연물질층을 의미한다.
도 16d
도 16a의 설명과 동일하다. 전자 터널링 그래핀 트랜지스터의 간략도. 본 도면에서, 교차되는 장벽조정회로의 상부와 하나 이상의 그래핀의 회로의 하부 사이에 구비되는 층은 절연물질층을 의미한다.
1
(a). 110 (one selected from among one or more magnetic particles and particles having electric charge) includes at least one
(b). Due to the voltage of the crossed 400 (hatched area-barrier regulating circuit) 110 (one selected from among one or more magnetic particles, charged particles), one or
(c). 600 denotes a layer selected from a vacuum layer and an air layer (air layer).
(d). One or more graphenes 200 may be provided with one or more bending defor- ments 110 (one or more magnetic particles, selected particles of charge) due to the crossed 400 (shaded) The height of the Fermi level (Fermi level) of the
(e). In one or more of the above-mentioned (a) to (d), in an embodiment of the present invention, the components shown in this figure appropriately shown are not necessarily construed to limit the form of this figure, The present invention is not limited to the above-described embodiments, and various changes and modifications may be made without departing from the scope of the present invention. Accordingly, those of ordinary skill in the art will appreciate that the drawings are shown to be illustrative in nature so as not to give unnecessary interpretations.
(f). In one embodiment of the present invention, where one or more of the magnetic particles, the particles having a charge, are selected in the figure, the figure shows that the one or more magnetic particles , And a state in which an insulating layer (an ultra-thin film, a thin film, or the like) is provided on top of a selected one of the particles having charge (for easy understanding of the drawings though not shown in the figure) can do.
2
(a). 110 (one selected from among one or more magnetic particles and particles having electric charge) includes at least one
(b). Due to the voltage of the crossed 400 (hatched area-barrier regulating circuit) 110 (one selected from among one or more magnetic particles, charged particles), one or
(c). 600 denotes a layer selected from a vacuum layer and an air layer (air layer).
(d). One or more graphenes 200 may be provided with one or more bending defor- ments 110 (one or more magnetic particles, selected particles of charge) due to the crossed 400 (shaded) The height of the Fermi level (Fermi level) of the
(e). In one or more of the above-mentioned (a) to (d), in an embodiment of the present invention, the components shown in this figure appropriately shown are not necessarily construed to limit the form of this figure, The present invention is not limited to the above-described embodiments, and various changes and modifications may be made without departing from the scope of the present invention. Accordingly, those of ordinary skill in the art will appreciate that the drawings are shown to be illustrative in nature so as not to give unnecessary interpretations.
(f). In one embodiment of the present invention, where one or more of the magnetic particles, the particles having a charge, are selected in the figure, the figure shows that the one or more magnetic particles , And a state in which an insulating layer (an ultra-thin film, a thin film, or the like) is provided on top of a selected one of the particles having charge (for easy understanding of the drawings though not shown in the figure) can do.
Fig. 3A
(a). This figure shows that, in the form of one or more graphene and drain electrodes having non-coplanar surfaces, the particles having at least one charge at the bottom of the at least one graphene, Due to the voltage of the circuit, one or more graphenes may be provided with at least one bending deformation to control the electrical on / off, and the height of the at least one graphene fermi level between the at least one graphene and the drain electrode Adjusting the On / Off of the electricity; The present invention relates to a graphene graphene, and more particularly, to a graphene graphene graphene graphene graphene.
(b). This figure shows that, in the form of one or more graphene and drain electrodes having non-coplanar surfaces, the particles having at least one charge at the bottom of the at least one graphene, Wherein at least one graphen is provided with at least one bending deformation due to the voltage of the circuit to control ON / OFF of electricity, wherein at least one bending deformation of at least one graphen is provided between at least one graphen and a drain electrode, To adjust the On / Off of the display; The present invention relates to a graphene graphene, and more particularly, to a graphene graphene graphene graphene graphene.
(c). In this figure, at least one graphene and a drain electrode have non-coplanar surfaces, and at least one magnetic particle provided at the bottom of one or more graphenes intersects a circuit of the at least one graphene One or more graphenes may be provided as one or more bending deformations to adjust the electrical on / off, and to adjust the height of one or more graphene's fermi level between the graphene and the drain electrode To control electricity on / off; The present invention relates to a graphene graphene, and more particularly, to a graphene graphene graphene graphene graphene.
(d). In this figure, at least one graphene and a drain electrode have non-coplanar surfaces, and at least one magnetic particle provided at the bottom of one or more graphenes intersects a circuit of the at least one graphene And at least one bending deformation of at least one graphen between at least one graphene and a drain electrode is provided to adjust the on / Adjusting / Off; The present invention relates to a graphene graphene, and more particularly, to a graphene graphene graphene graphene graphene.
(e). Wherein at least one of (a) to (d) is selected, wherein (1) in the drawing. The layer provided with the bending deformation means at least one graphene, (2). The source electrode means the electrically conductive material-left side, which is connected to one or more graphenes; Drain electrode means an electrically conductive material-right side portion having non-coplanar plane with at least one graphene.
(f). In one or more of the above-mentioned (a) to (d), in an embodiment of the present invention, the components shown in this figure appropriately shown are not necessarily construed to limit the form of this figure, The present invention is not limited to the above-described embodiments, and various changes and modifications may be made without departing from the scope of the present invention. Accordingly, those of ordinary skill in the art will appreciate that the drawings are shown to be illustrative in nature so as not to give unnecessary interpretations.
(g). In one embodiment of the present invention, where one or more of the magnetic particles, the particles having a charge, are selected in the figure, the figure shows that the one or more magnetic particles , And a state in which an insulating layer (an ultra-thin film, a thin film, or the like) is provided on top of a selected one of the particles having charge (for easy understanding of the drawings though not shown in the figure) can do.
3B
3A. A schematic diagram of a transistor with on / off control of electricity with one or more bending deformation of graphene.
4A
3A. A schematic diagram of a transistor with on / off control of electricity with one or more bending deformation of graphene. In this figure, the layer provided on the source electrode and the drain electrode means an insulating layer.
4B
3A. A schematic diagram of a transistor with on / off control of electricity with one or more bending deformation of graphene. In this figure, the layer provided on the source electrode and the drain electrode means an insulating layer.
4c
3A. A schematic diagram of a transistor with on / off control of electricity with one or more bending deformation of graphene. In this figure, the layer provided on the source electrode and the drain electrode means an insulating layer.
4d
3A. A schematic diagram of a transistor with on / off control of electricity with one or more bending deformation of graphene. In this figure, the layer provided on the source electrode and the drain electrode means an insulating layer.
4E
3A. A schematic diagram of a transistor with on / off control of electricity with one or more bending deformation of graphene. In this figure, the layer provided on the source electrode and the drain electrode means an insulating layer.
4F
(a). This figure shows that, in the form of one or more graphene and drain electrodes having non-coplanar surfaces, the particles having at least one charge at the bottom of the at least one graphene, Due to the voltage of the circuit, one or more graphenes may be provided with at least one bending deformation to control the electrical on / off, and the height of the at least one graphene fermi level between the at least one graphene and the drain electrode Adjusting the On / Off of the electricity; The present invention relates to a graphene graphene, and more particularly, to a graphene graphene graphene graphene graphene.
(b). This figure shows that, in the form of one or more graphene and drain electrodes having non-coplanar surfaces, the particles having at least one charge at the bottom of the at least one graphene, Wherein at least one graphen is provided with at least one bending deformation due to the voltage of the circuit to control ON / OFF of electricity, wherein at least one bending deformation of at least one graphen is provided between at least one graphen and a drain electrode, To adjust the On / Off of the display; The present invention relates to a graphene graphene, and more particularly, to a graphene graphene graphene graphene graphene.
(c). At least one of the above-mentioned (a) to (b) is selected, and (1) in this drawing. The layer provided with the bending deformation means at least one graphene, (2). The source electrode means the electrically conductive material-left side, which is connected to one or more graphenes; Drain electrode means an electrically conductive material-right side portion having non-coplanar plane with at least one graphene.
(d). In one or more of the above (a) to (b), in an embodiment of the present invention, the components shown in this figure properly shown are not necessarily construed to limit the figures of the drawings, The present invention is not limited to the above-described embodiments, and various changes and modifications may be made without departing from the scope of the present invention. Accordingly, those of ordinary skill in the art will appreciate that the drawings are shown to be illustrative in nature so as not to give unnecessary interpretations.
(e). In one embodiment of the present invention, each of the particles (a) to (b) is selected so that each time there is at least one charged particle in the figure, (For the sake of easy understanding of the drawings, although it is not shown in the figure) in which the thin film (one selected from the ultra thin film and the thin film) is provided together.
(f). At least one of the above (a) to (b) is selected. In this figure, (1). The layer provided between the top of the intersecting barrier regulating circuit and the bottom of the circuit of one or more graphene means a layer of insulating material. Also, (2). The layer provided on the source electrode and the drain electrode means an insulating layer.
4G
4F. A schematic diagram of a transistor with on / off control of electricity with one or more bending deformation of graphene.
5A
(a). In this figure, one or more Piezo (piezoe) material provided at the bottom of one or more graphenes in the form of one or more graphene and drain electrodes having a non-coplanar plane, The voltage of one or more graphenes may be provided as one or more bending deformations due to the voltage of the adjustment circuit to control the ON / OFF of electricity, and the height of the Fermi level (Fermi level) of one or more graphenes To adjust the electricity on / off; The present invention relates to a graphene graphene, and more particularly, to a graphene graphene graphene graphene graphene.
(b). In this figure, one or more Piezo (piezoe) material provided at the bottom of one or more graphenes in the form of one or more graphene and drain electrodes having a non-coplanar plane, Wherein at least one graphen is provided with at least one bending deformation due to the voltage of the adjusting circuit so as to control ON / OFF of electricity, and at least one bending deformation of at least one graphen between at least one graphen and a drain electrode, Adjusting the electricity on / off; The present invention relates to a graphene graphene, and more particularly, to a graphene graphene graphene graphene graphene.
(c). At least one of the above-mentioned (a) to (b) is selected, and (1) in this drawing. The layer provided with the bending deformation means at least one graphene, (2). The source electrode means the electrically conductive material-left side, which is connected to one or more graphenes; Drain electrode means an electrically conductive material-right side portion having non-coplanar plane with at least one graphene.
(d). In one or more of the above (a) to (b), in an embodiment of the present invention, the components shown in this figure properly shown are not necessarily construed to limit the figures of the drawings, The present invention is not limited to the above-described embodiments, and various changes and modifications may be made without departing from the scope of the present invention. Accordingly, those of ordinary skill in the art will appreciate that the drawings are shown to be illustrative in nature so as not to give unnecessary interpretations.
(e). In one embodiment of the present invention, where one or more Piezo material is given in the figures, this figure shows that one or more of the above (a) to (b) Can be interpreted to mean a state in which an insulating layer (ultra thin film, thin film, or the like) is provided together (though not shown in the drawing - for easy understanding of the drawings).
5B
5A. A schematic diagram of a transistor with on / off control of electricity with one or more bending deformation of graphene.
5c
5A. A schematic diagram of a transistor with on / off control of electricity with one or more bending deformation of graphene. In this figure, the layer provided on the source electrode and the drain electrode means an insulating layer.
5D
5A. A schematic diagram of a transistor with on / off control of electricity with one or more bending deformation of graphene. In this figure, the layer provided on the source electrode and the drain electrode means an insulating layer.
5E
5A. A schematic diagram of a transistor with on / off control of electricity with one or more bending deformation of graphene. In this figure, (1). The layer provided between the top of the intersecting barrier regulating circuit and the bottom of the circuit of one or more graphene means a layer of insulating material. Also, (2). The layer provided under the drain electrode means a layer of insulating material.
5f
5A. A schematic diagram of a transistor with on / off control of electricity with one or more bending deformation of graphene. In this figure, (1). The layer provided between the top of the intersecting barrier regulating circuit and the bottom of the circuit of one or more graphene means a layer of insulating material. Also, (2). The layer provided under the drain electrode means a layer of insulating material.
5g
5A. A schematic diagram of a transistor with on / off control of electricity with one or more bending deformation of graphene. In this figure, (1). The layer provided on the source electrode and the drain electrode means an insulating layer. Also, (2). The layer provided between the top of the intersecting barrier regulating circuit and the bottom of the circuit of one or more graphene means a layer of insulating material. Also, (3). The layer provided under the drain electrode means a layer of insulating material.
5H
5A. A schematic diagram of a transistor with on / off control of electricity with one or more bending deformation of graphene. In this figure, (1). The layer provided on the source electrode and the drain electrode means an insulating layer. Also, (2). The layer provided between the top of the intersecting barrier regulating circuit and the bottom of the circuit of one or more graphene means a layer of insulating material. Also, (3). The layer provided under the drain electrode means a layer of insulating material.
6A
(a). The figure shows that in the form of one or more graphene and drain electrodes having non-coplanarity, due to the voltage of the barrier regulating circuit crossing the circuit of the one or more graphenes, one or more The method of claim 1, wherein the at least one graphene is provided with at least one bending deformation to control electrostatics on / off, wherein at least one graphene fermi level between the at least one graphene and the drain electrode Level) to adjust the electricity on / off; The present invention relates to a graphene graphene, and more particularly, to a graphene graphene graphene graphene graphene.
(b). The figure shows that in the form of one or more graphene and drain electrodes having non-coplanarity, due to the voltage of the barrier regulating circuit crossing the circuit of the one or more graphenes, one or more The method of claim 1, wherein the at least one graphene is subjected to at least one bending deformation of at least one graphen between the at least one graphene and the drain electrode, So as to control electricity on / off; The present invention relates to a graphene graphene, and more particularly, to a graphene graphene graphene graphene graphene.
(c). At least one of the above-mentioned (a) to (b) is selected, and (1) in this drawing. The layer provided with the bending deformation means at least one graphene, (2). The source electrode means the electrically conductive material-left side, which is connected to one or more graphenes; Drain electrode means an electrically conductive material-right side portion having non-coplanar plane with at least one graphene.
(d). In one or more of the above (a) to (b), in an embodiment of the present invention, the components shown in this figure properly shown are not necessarily construed to limit the figures of the drawings, The present invention is not limited to the above-described embodiments, and various changes and modifications may be made without departing from the scope of the present invention. Accordingly, those of ordinary skill in the art will appreciate that the drawings are shown to be illustrative in nature so as not to give unnecessary interpretations.
6B
6A. A schematic diagram of a transistor with on / off control of electricity with one or more bending deformation of graphene.
7A
6A. A schematic diagram of a transistor with on / off control of electricity with one or more bending deformation of graphene.
7B
6A. A schematic diagram of a transistor with on / off control of electricity with one or more bending deformation of graphene.
7C
6A. A schematic diagram of a transistor with on / off control of electricity with one or more bending deformation of graphene. In this figure, the layer provided on the source electrode and the drain electrode means an insulating layer.
8A
(a). This figure shows that, in the form of one or more graphene and drain electrodes having non-coplanar surfaces, the particles having at least one charge at the bottom of the at least one graphene, Due to the voltage of the circuit, one or more graphenes may be provided with at least one bending deformation to control the electrical on / off, and the height of the at least one graphene fermi level between the at least one graphene and the drain electrode Adjusting the On / Off of the electricity; The present invention relates to a graphene graphene, and more particularly, to a graphene graphene graphene graphene graphene.
(b). This figure shows that, in the form of one or more graphene and drain electrodes having non-coplanar surfaces, the particles having at least one charge at the bottom of the at least one graphene, Wherein at least one graphen is provided with at least one bending deformation due to the voltage of the circuit to control ON / OFF of electricity, wherein at least one bending deformation of at least one graphen is provided between at least one graphen and a drain electrode, To adjust the On / Off of the display; The present invention relates to a graphene graphene, and more particularly, to a graphene graphene graphene graphene graphene.
(c). In this figure, at least one graphene and a drain electrode have non-coplanar surfaces, and at least one magnetic particle provided at the bottom of one or more graphenes intersects a circuit of the at least one graphene One or more graphenes may be provided as one or more bending deformations to adjust the electrical on / off, and to adjust the height of one or more graphene's fermi level between the graphene and the drain electrode To control electricity on / off; The present invention relates to a graphene graphene, and more particularly, to a graphene graphene graphene graphene graphene.
(d). In this figure, at least one graphene and a drain electrode have non-coplanar surfaces, and at least one magnetic particle provided at the bottom of one or more graphenes intersects a circuit of the at least one graphene And at least one bending deformation of at least one graphen between at least one graphene and a drain electrode is provided to adjust the on / Adjusting / Off; The present invention relates to a graphene graphene, and more particularly, to a graphene graphene graphene graphene graphene.
(e). Wherein at least one of (a) to (d) is selected, wherein (1) in the drawing. The layer provided with the bending deformation means at least one graphene, (2). The source electrode means the electrically conductive material-left side, which is connected to one or more graphenes; Drain electrode means an electrically conductive material-right side portion having non-coplanar plane with at least one graphene.
(f). In one or more of the above-mentioned (a) to (d), in an embodiment of the present invention, the components shown in this figure appropriately shown are not necessarily construed to limit the form of this figure, The present invention is not limited to the above-described embodiments, and various changes and modifications may be made without departing from the scope of the present invention. Accordingly, those of ordinary skill in the art will appreciate that the drawings are shown to be illustrative in nature so as not to give unnecessary interpretations.
(g). In one embodiment of the present invention, where one or more of the magnetic particles, the particles having a charge, are selected in the figure, the figure shows that the one or more magnetic particles , And a state in which an insulating layer (an ultra-thin film, a thin film, or the like) is provided on top of a selected one of the particles having charge (for easy understanding of the drawings though not shown in the figure) can do.
8B
8A. A schematic diagram of a transistor with on / off control of electricity with one or more bending deformation of graphene.
9A
8A. A schematic diagram of a transistor with on / off control of electricity with one or more bending deformation of graphene. In this figure, the layer provided on the source electrode and the drain electrode means an insulating layer.
9B
8A. A schematic diagram of a transistor with on / off control of electricity with one or more bending deformation of graphene. In this figure, the layer provided on the source electrode and the drain electrode means an insulating layer.
9C
8A. A schematic diagram of a transistor with on / off control of electricity with one or more bending deformation of graphene. In this figure, the layer provided on the source electrode and the drain electrode means an insulating layer.
9D
8A. A schematic diagram of a transistor with on / off control of electricity with one or more bending deformation of graphene. In this figure, the layer provided on the source electrode and the drain electrode means an insulating layer.
9E
8A. A schematic diagram of a transistor with on / off control of electricity with one or more bending deformation of graphene. In this figure, the layer provided on the source electrode and the drain electrode means an insulating layer.
9f
(a). This figure shows that, in the form of one or more graphene and drain electrodes having non-coplanar surfaces, the particles having at least one charge at the bottom of the at least one graphene, Due to the voltage of the circuit, one or more graphenes may be provided with at least one bending deformation to control the electrical on / off, and the height of the at least one graphene fermi level between the at least one graphene and the drain electrode Adjusting the On / Off of the electricity; The present invention relates to a graphene graphene, and more particularly, to a graphene graphene graphene graphene graphene.
(b). This figure shows that, in the form of one or more graphene and drain electrodes having non-coplanar surfaces, the particles having at least one charge at the bottom of the at least one graphene, Wherein at least one graphen is provided with at least one bending deformation due to the voltage of the circuit to control ON / OFF of electricity, wherein at least one bending deformation of at least one graphen is provided between at least one graphen and a drain electrode, To adjust the On / Off of the display; The present invention relates to a graphene graphene, and more particularly, to a graphene graphene graphene graphene graphene.
(c). At least one of the above-mentioned (a) to (b) is selected, and (1) in this drawing. The layer provided with the bending deformation means at least one graphene, (2). The source electrode means the electrically conductive material-left side, which is connected to one or more graphenes; Drain electrode means an electrically conductive material-right side portion having non-coplanar plane with at least one graphene.
(d). In one or more of the above (a) to (b), in an embodiment of the present invention, the components shown in this figure properly shown are not necessarily construed to limit the figures of the drawings, The present invention is not limited to the above-described embodiments, and various changes and modifications may be made without departing from the scope of the present invention. Accordingly, those of ordinary skill in the art will appreciate that the drawings are shown to be illustrative in nature so as not to give unnecessary interpretations.
(e). In one embodiment of the present invention, each of the particles (a) to (b) is selected so that each time there is at least one charged particle in the figure, (For the sake of easy understanding of the drawings, although it is not shown in the figure) in which the thin film (one selected from the ultra thin film and the thin film) is provided together.
(f). At least one of the above (a) to (b) is selected. In this figure, (1). The layer provided between the top of the intersecting barrier regulating circuit and the bottom of the circuit of one or more graphene means a layer of insulating material. Also, (2). The layer provided on the source electrode and the drain electrode means an insulating layer.
9g
9F. A schematic diagram of a transistor with on / off control of electricity with one or more bending deformation of graphene.
10A
(a). In this figure, one or more Piezo (piezoe) material provided at the bottom of one or more graphenes in the form of one or more graphene and drain electrodes having a non-coplanar plane, The voltage of one or more graphenes may be provided as one or more bending deformations due to the voltage of the adjustment circuit to control the ON / OFF of electricity, and the height of the Fermi level (Fermi level) of one or more graphenes To adjust the electricity on / off; The present invention relates to a graphene graphene, and more particularly, to a graphene graphene graphene graphene graphene.
(b). In this figure, one or more Piezo (piezoe) material provided at the bottom of one or more graphenes in the form of one or more graphene and drain electrodes having a non-coplanar plane, Wherein at least one graphen is provided with at least one bending deformation due to the voltage of the adjusting circuit so as to control ON / OFF of electricity, and at least one bending deformation of at least one graphen between at least one graphen and a drain electrode, Adjusting the electricity on / off; The present invention relates to a graphene graphene, and more particularly, to a graphene graphene graphene graphene graphene.
(c). At least one of the above-mentioned (a) to (b) is selected, and (1) in this drawing. The layer provided with the bending deformation means at least one graphene, (2). The source electrode means the electrically conductive material-left side, which is connected to one or more graphenes; Drain electrode means an electrically conductive material-right side portion having non-coplanar plane with at least one graphene.
(d). In one or more of the above (a) to (b), in an embodiment of the present invention, the components shown in this figure properly shown are not necessarily construed to limit the figures of the drawings, The present invention is not limited to the above-described embodiments, and various changes and modifications may be made without departing from the scope of the present invention. Accordingly, those of ordinary skill in the art will appreciate that the drawings are shown to be illustrative in nature so as not to give unnecessary interpretations.
(e). In one embodiment of the present invention, where one or more Piezo material is given in the figures, this figure shows that one or more of the above (a) to (b) Can be interpreted to mean a state in which an insulating layer (ultra thin film, thin film, or the like) is provided together (though not shown in the drawing - for easy understanding of the drawings).
10B
10A. A schematic diagram of a transistor with on / off control of electricity with one or more bending deformation of graphene.
10C
10A. A schematic diagram of a transistor with on / off control of electricity with one or more bending deformation of graphene. In this figure, the layer provided on the source electrode and the drain electrode means an insulating layer.
10d
10A. A schematic diagram of a transistor with on / off control of electricity with one or more bending deformation of graphene. In this figure, the layer provided on the source electrode and the drain electrode means an insulating layer.
11A
(a). In this figure, in the form of two electrodes composed of a drain electrode connected to a common island electrode through a tunnel junction and one or more graphenes connected to an insulating layer, one or more charges The grains having at least one graphene and an insulating layer as at least one bending deformation due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene,
a. Tunneling the electrons to the island electrode, and
b. A tunnel is located at the drain electrode, and
c. The electrons reaching the Fermi level of the drain electrode; To
A single electron transistor, and the like.
(b). In this figure, in the form of two electrodes composed of a drain electrode connected to one common island electrode through a tunnel junction and one or more graphenes connected to an insulating layer, one or more magnetic The grains having at least one graphene and an insulating layer as at least one bending deformation due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene,
a. Tunneling the electrons to the island electrode, and
b. A tunnel is located at the drain electrode, and
c. The electrons reaching the Fermi level of the drain electrode; To
A single electron transistor, and the like.
(c). At least one of the above-mentioned (a) to (b) is selected, and (1) in this drawing. The layer provided with the bending deformation means at least one graphene, (2). The source electrode means the electrically conductive material-left side, which is connected to one or more graphenes; Drain electrode means an electrically conductive material-right side portion having non-coplanar plane with at least one graphene.
(d). In one or more of the above (a) to (b), in an embodiment of the present invention, the components shown in this figure properly shown are not necessarily construed to limit the figures of the drawings, The present invention is not limited to the above-described embodiments, and various changes and modifications may be made without departing from the scope of the present invention. Accordingly, those of ordinary skill in the art will appreciate that the drawings are shown to be illustrative in nature so as not to give unnecessary interpretations.
(e). In one embodiment of the present invention, where one or more of (a) to (b) above are selected, in one embodiment of the present invention each time one of the magnetic particles, , And a state in which an insulating layer (an ultra-thin film, a thin film, or the like) is provided on top of a selected one of the particles having charge (for easy understanding of the drawings though not shown in the figure) can do.
(f). In one embodiment of the present invention, at least one of the above-mentioned (a) to (b) is selected. Providing the island electrode on the insulating layer provided on the upper part of the at least one graphene, (For example, a vacuum space, an air space, or a selected space) that is free from deformation so as to be able to be deformed. Or a deformation-free layer (e.g., a layer selected from a vacuum layer, an air layer).
(g). In one embodiment of the present invention, at least one of the above-mentioned (a) to (b) is selected. In the present invention, the insulating layer is provided on the at least one graphene. , And a space (for example, a vacuum space, an air space, or a selected space). Or a deformation-free layer (e.g., a layer selected from a vacuum layer, an air layer).
(h). At least one of the above-mentioned (a) to (b) is selected. In this figure, the layer provided above the source electrode and the drain electrode means an insulating layer.
11B
11A. A simplified schematic of a single electron transistor in a graphene.
11C
This is the same as the description of (a) to (g) in FIG. 11A. A simplified schematic of a single electron transistor in a graphene.
11D
11A. A simplified schematic of a single electron transistor in a graphene.
11E
(a). In this figure, in the form of two electrodes composed of a drain electrode connected to a common island electrode through a tunnel junction and one or more graphenes connected to an insulating layer, one or more charges The grains having at least one graphene and an insulating layer as at least one bending deformation due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene,
a. Tunneling the electrons to the island electrode, and
b. A tunnel is located at the drain electrode, and
c. The electrons reaching the Fermi level of the drain electrode; To
A single electron transistor, and the like.
(b). In (a) above, (1) in this figure. The layer provided with the bending deformation means at least one graphene, (2). The source electrode means the electrically conductive material-left side, which is connected to one or more graphenes; Drain electrode means an electrically conductive material-right side portion having non-coplanar plane with at least one graphene.
(c). In (a), in an embodiment of the present invention, the components shown in the drawings properly shown are not necessarily construed to limit the present invention to the form of this figure, It has the contents described, and its size and form can be changed. Accordingly, those of ordinary skill in the art will appreciate that the drawings are shown to be illustrative in nature so as not to give unnecessary interpretations.
(d). In (a), in one embodiment of the present invention, each time a particle having more than one electric charge is given in the figure, the figure shows that an insulating layer (ultra thin film, thin film, ) Are provided together (although they are not shown in the drawings - for easy understanding of the drawings).
(e). In one embodiment of the present invention, the island electrode is provided on the insulating layer provided on the upper portion of the at least one graphene. In this case, the island electrode may be deformed in a deformable free space For example, a vacuum space, an air space, or the like). Or a deformation-free layer (e.g., a layer selected from a vacuum layer, an air layer).
(f). In (a), in one embodiment of the present invention, the provision of the insulating layer on one or more of the graphenes may include providing a deformable free space (e.g., a vacuum space, An air space, and a space selected from among the air space). Or a deformation-free layer (e.g., a layer selected from a vacuum layer, an air layer).
(g). In (a) above, in this figure, (1). The layer provided between the top of the intersecting barrier regulating circuit and the bottom of the circuit of one or more graphene means a layer of insulating material. Also, (2). The layer provided on the source electrode and the drain electrode means an insulating layer.
12A
(a). This figure shows that in the form of one or more graphene and drain electrodes having a non-coplanar plane and an insulating layer therebetween, particles having at least one charge provided at the bottom of the at least one graphene, One or more graphenes and an insulating layer are provided in at least one bending deformation due to the voltage of the barrier adjusting circuit intersecting the circuit of FIG.
a. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
b. Reaching the drain electrode; To
And an electron tunneling graphene transistor.
(b). In this figure, at least one graphene and a drain electrode are provided with a non-coplanar plane and an insulating layer interposed therebetween, one or more magnetic particles provided at the bottom of one or more graphenes, At least one graphene and an insulating layer are provided in at least one bending deformation,
a. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
b. Reaching the drain electrode; To
And an electron tunneling graphene transistor.
(c). At least one of the above-mentioned (a) to (b) is selected, and (1) in this drawing. The layer provided with the bending deformation means at least one graphene, (2). The source electrode means the electrically conductive material-left side, which is connected to one or more graphenes; Drain electrode means an electrically conductive material-right side portion having non-coplanar plane with at least one graphene.
(d). In one or more of the above (a) to (b), in an embodiment of the present invention, the components shown in this figure properly shown are not necessarily construed to limit the figures of the drawings, The present invention is not limited to the above-described embodiments, and various changes and modifications may be made without departing from the scope of the present invention. Accordingly, those of ordinary skill in the art will appreciate that the drawings are shown to be illustrative in nature so as not to give unnecessary interpretations.
(e). In one embodiment of the present invention, where one or more of (a) to (b) above are selected, in one embodiment of the present invention each time one of the magnetic particles, , And a state in which an insulating layer (an ultra-thin film, a thin film, or the like) is provided on top of a selected one of the particles having charge (for easy understanding of the drawings though not shown in the figure) can do.
(f). In one embodiment of the present invention, at least one of the above-mentioned (a) to (b) is selected. In the present invention, the insulating layer is provided on the at least one graphene. , And a space (for example, a vacuum space, an air space, or a selected space). Or a deformation-free layer (e.g., a layer selected from a vacuum layer, an air layer).
(g). At least one of the above-mentioned (a) to (b) is selected. In this figure, the layer provided above the source electrode and the drain electrode means an insulating layer.
12B
12A. A schematic of an electron tunneling graphene transistor.
12C
12A. A schematic of an electron tunneling graphene transistor.
12D
12A. A schematic of an electron tunneling graphene transistor.
12E
12A. A schematic of an electron tunneling graphene transistor.
12f
(a). This figure shows that in the form of one or more graphene and drain electrodes having a non-coplanar plane and an insulating layer therebetween, particles having at least one charge provided at the bottom of the at least one graphene, One or more graphenes and an insulating layer are provided in at least one bending deformation due to the voltage of the barrier adjusting circuit intersecting the circuit of FIG.
a. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
b. Reaching the drain electrode; To
And an electron tunneling graphene transistor.
(b). In (a) above, (1) in this figure. The layer provided with the bending deformation means at least one graphene, (2). The source electrode means the electrically conductive material-left side, which is connected to one or more graphenes; Drain electrode means an electrically conductive material-right side portion having non-coplanar plane with at least one graphene.
(c). In (a), in an embodiment of the present invention, the components shown in the drawings properly shown are not necessarily construed to limit the present invention to the form of this figure, It has the contents described, and its size and form can be changed. Accordingly, those of ordinary skill in the art will appreciate that the drawings are shown to be illustrative in nature so as not to give unnecessary interpretations.
(d). In (a), in one embodiment of the present invention, each time a particle having more than one electric charge is given in the figure, the figure shows that an insulating layer (ultra thin film, thin film, ) Are provided together (although they are not shown in the drawings - for easy understanding of the drawings).
(e). In (a), in one embodiment of the present invention, the provision of the insulating layer on one or more of the graphenes may include providing a deformable free space (e.g., a vacuum space, An air space, and a space selected from among the air space). Or a deformation-free layer (e.g., a layer selected from a vacuum layer, an air layer).
(f). In (a) above, in this figure, (1). The layer provided between the top of the intersecting barrier regulating circuit and the bottom of the circuit of one or more graphene means a layer of insulating material. Also, (2). The layer provided on the source electrode and the drain electrode means an insulating layer.
12g
12F. A schematic of an electron tunneling graphene transistor.
13A
(a). In this figure, in the form of two electrodes composed of a drain electrode connected to one common island electrode through a tunnel junction and one or more graphenes connected to an insulating layer, one or more Piezo (Piezo) material comprises at least one graphene and an insulating layer as at least one bending deformation due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene,
a. Tunneling the electrons to the island electrode, and
b. A tunnel is located at the drain electrode, and
c. The electrons reaching the Fermi level of the drain electrode; To
A single electron transistor, and the like.
(b). In (a) above, (1) in this figure. The layer provided with the bending deformation means at least one graphene, (2). The source electrode means the electrically conductive material-left side, which is connected to one or more graphenes; Drain electrode means an electrically conductive material-right side portion having non-coplanar plane with at least one graphene.
(c). In (a), in an embodiment of the present invention, the components shown in the drawings properly shown are not necessarily construed to limit the present invention to the form of this figure, It has the contents described, and its size and form can be changed. Accordingly, those of ordinary skill in the art will appreciate that the drawings are shown to be illustrative in nature so as not to give unnecessary interpretations.
(d). (A), in one embodiment of the present invention, each time one or more Piezo material is given in the figure, the figure shows an insulating layer (ultra thin film, thin film, (For the sake of easy understanding of the drawings) although it is not shown in the drawings.
(e). In one embodiment of the present invention, the island electrode is provided on the insulating layer provided on the upper portion of the at least one graphene. In this case, the island electrode may be deformed in a deformable free space For example, a vacuum space, an air space, or the like). Or a deformation-free layer (e.g., a layer selected from a vacuum layer, an air layer).
(f). In (a), in one embodiment of the present invention, the provision of the insulating layer on one or more of the graphenes may include providing a deformable free space (e.g., a vacuum space, An air space, and a space selected from among the air space). Or a deformation-free layer (e.g., a layer selected from a vacuum layer, an air layer).
(g). In (a), the layers provided on the source and drain electrodes in the figure refer to an insulating layer.
13B
13A. A simplified schematic of a single electron transistor in a graphene.
13C
13A. A simplified schematic of a single electron transistor in a graphene.
14A
(a). In this figure, one or more Piezo (piezoe) materials provided at the bottom of one or more graphenes in the form of one or more graphene and drain electrodes having a non-coplanar plane and an insulating layer therebetween, At least one graphene and an insulating layer are provided in at least one bending deformation due to the voltage of the barrier adjusting circuit intersecting the circuit of the pin,
a. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
b. Reaching the drain electrode; To
And an electron tunneling graphene transistor.
(b). In (a) above, (1) in this figure. The layer provided with the bending deformation means at least one graphene, (2). The source electrode means the electrically conductive material-left side, which is connected to one or more graphenes; Drain electrode means an electrically conductive material-right side portion having non-coplanar plane with at least one graphene.
(c). In (a), in an embodiment of the present invention, the components shown in the drawings properly shown are not necessarily construed to limit the present invention to the form of this figure, It has the contents described, and its size and form can be changed. Accordingly, those of ordinary skill in the art will appreciate that the drawings are shown to be illustrative in nature so as not to give unnecessary interpretations.
(d). (A), in one embodiment of the present invention, each time one or more Piezo material is given in the figure, the figure shows an insulating layer (ultra thin film, thin film, (For the sake of easy understanding of the drawings) although it is not shown in the drawings.
(e). In (a), in one embodiment of the present invention, the provision of the insulating layer on one or more of the graphenes may include providing a deformable free space (e.g., a vacuum space, An air space, and a space selected from among the air space). Or a deformation-free layer (e.g., a layer selected from a vacuum layer, an air layer).
(f). In (a), the layers provided on the source and drain electrodes in the figure refer to an insulating layer.
14B
14A. A schematic of an electron tunneling graphene transistor.
14C
14A. A schematic of an electron tunneling graphene transistor.
14D
14A. A schematic of an electron tunneling graphene transistor.
15A
(a). In this figure, in the form of one or more graphene and drain electrodes having non-coplanar surfaces, the particles having at least one charge provided at the bottom of the at least one graphene are crossed with a circuit of one or more graphenes, The particles having at least one electric charge due to the voltage (which means a positive electrode or a negative electrode) have one or more graphenes as one or more bending deformation, thereby controlling the electric on / off, Adjusting the height of the Fermi level of one or more graphenes to adjust the electrical On / Off; The present invention relates to a graphene graphene, and more particularly, to a graphene graphene graphene graphene graphene.
(b). In this figure, in the form of one or more graphene and drain electrodes having non-coplanar surfaces, the particles having at least one charge provided at the bottom of the at least one graphene are crossed with a circuit of one or more graphenes, The particles having at least one electric charge due to the voltage (which means a positive electrode or a negative electrode) have one or more graphenes as one or more bending deformation, thereby controlling the electric on / off, Having at least one bending deformation of at least one graphene to adjust the electrical On / Off; The present invention relates to a graphene graphene, and more particularly, to a graphene graphene graphene graphene graphene.
(c). At least one of the above-mentioned (a) to (b) is selected, and (1) in this drawing. The layer provided with the bending deformation means at least one graphene, (2). The source electrode means the electrically conductive material-left side, which is connected to one or more graphenes; Drain electrode means an electrically conductive material-right side portion having non-coplanar plane with at least one graphene.
(d). In one or more of the above (a) to (b), in an embodiment of the present invention, the components shown in this figure properly shown are not necessarily construed to limit the figures of the drawings, The present invention is not limited to the above-described embodiments, and various changes and modifications may be made without departing from the scope of the present invention. Accordingly, those of ordinary skill in the art will appreciate that the drawings are shown to be illustrative in nature so as not to give unnecessary interpretations.
(e). In one embodiment of the present invention, each of the particles (a) to (b) is selected so that each time there is at least one charged particle in the figure, (For the sake of easy understanding of the drawings, although it is not shown in the figure) in which the thin film (one selected from the ultra thin film and the thin film) is provided together.
(f). At least one of the above-mentioned (a) to (b) is selected. In this figure, the layer provided above the source electrode and the drain electrode means an insulating layer.
15B
15A. A schematic diagram of a transistor with on / off control of electricity with one or more bending deformation of graphene.
15C
15A. A schematic diagram of a transistor with on / off control of electricity with one or more bending deformation of graphene.
15D
15A. A schematic diagram of a transistor with on / off control of electricity with one or more bending deformation of graphene. In this figure, the layer provided between the top of the crossing barrier regulating circuit and the bottom of one or more graphene circuits means a layer of insulating material.
15E
15A. A schematic diagram of a transistor with on / off control of electricity with one or more bending deformation of graphene. In this figure, the layer provided between the top of the crossing barrier regulating circuit and the bottom of one or more graphene circuits means a layer of insulating material.
15F
15A. A schematic diagram of a transistor with on / off control of electricity with one or more bending deformation of graphene. In this figure, the layer provided between the top of the crossing barrier regulating circuit and the bottom of one or more graphene circuits means a layer of insulating material.
16A
(a). This figure shows that in the form of one or more graphene and drain electrodes having non-coplanar surfaces and an insulating layer therebetween, particles having at least one charge provided at the bottom of the at least one graphene, The particles having at least one electric charge due to the voltage (meaning a positive electrode or a negative electrode) of the barrier adjusting circuit intersecting with the circuit have at least one graphene and an insulating layer as at least one bending deformation,
a. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
b. Reaching the drain electrode; To
And an electron tunneling graphene transistor.
(b). In (a) above, (1) in this figure. The layer provided with the bending deformation means at least one graphene, (2). The source electrode means the electrically conductive material-left side, which is connected to one or more graphenes; Drain electrode means an electrically conductive material-right side portion having non-coplanar plane with at least one graphene.
(c). In (a), in an embodiment of the present invention, the components shown in the drawings properly shown are not necessarily construed to limit the present invention to the form of this figure, It has the contents described, and its size and form can be changed. Accordingly, those of ordinary skill in the art will appreciate that the drawings are shown to be illustrative in nature so as not to give unnecessary interpretations.
(d). In (a), in one embodiment of the present invention, each time a particle having more than one electric charge is given in the figure, the figure shows that an insulating layer (ultra thin film, thin film, ) Are provided together (although they are not shown in the drawings - for easy understanding of the drawings).
(e). In (a), in one embodiment of the present invention, the provision of the insulating layer on one or more of the graphenes may include providing a deformable free space (e.g., a vacuum space, An air space, and a space selected from among the air space). Or a deformation-free layer (e.g., a layer selected from a vacuum layer, an air layer).
(f). In (a), the layers provided on the source and drain electrodes in the figure refer to an insulating layer.
16B
16A. A schematic of an electron tunneling graphene transistor.
16C
16A. A schematic of an electron tunneling graphene transistor. In this figure, the layer provided between the top of the crossing barrier regulating circuit and the bottom of one or more graphene circuits means a layer of insulating material.
16D
16A. A schematic of an electron tunneling graphene transistor. In this figure, the layer provided between the top of the crossing barrier regulating circuit and the bottom of one or more graphene circuits means a layer of insulating material.
본 발명에 적용된 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터 및 그래핀 단일 전자 트랜지스터 및 전자 터널링 그래핀 트랜지스터는 도 1 내지 도 16d 에 도시된 바와 같이 구성되는 것이다.A transistor and graphene single electron transistor and electron tunneling graphene transistor having on / off control of electricity with at least one bending deformation of graphene applied to the present invention are configured as shown in Figs. 1 to 16D.
하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.In the following description of the present invention, detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.
그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 일반적으로 통용되는 용어들로서 이는 생산자의 의도 또는 관계에 따라 달라질 수 있으므로 그 정의는 본 명세서의 전반적으로 기술된 설명을 토대로 내려져야 할 것이다.It is to be understood that both the foregoing general description and the following detailed description are exemplary and explanatory and are intended to be exemplary only, and are not intended to limit the scope of the invention.
본 발명의 한 실시예에서, 장벽조정회로의 "전압"의 의미는 본 발명의 명세서에서 전압이라는 의미에 한정되어 해석되지 않으며, 본 발명에서 구비되는 하나 이상의 Piezo(피에조)물질이 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는데 필요한 전기, 전류, 전압, 중 하나 이상 선택되는 것을 의미한다.In one embodiment of the present invention, the meaning of the "voltage" of the barrier regulating circuit is not interpreted to mean a voltage in the specification of the present invention, and one or more Piezo Current, voltage, or the like required to provide at least one bending strain.
본 발명의 한 실시예에서, 장벽조정회로의 "전압"의 의미는 본 발명의 명세서에서 전압이라는 의미에 한정되어 해석되지 않으며, 본 발명에서 구비되는 하나 이상의 전하를갖는입자가 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는데 필요한 전기, 전류, 전압, 전기장을 발생시킬 수 있는 어떠한 작용, 중 하나 이상 선택되는 것을 의미한다. 본 발명의 한 실시예에서, 장벽조정회로의 "전압"의 의미는 양전극 또는 음전극을 의미할 수 있다.In one embodiment of the present invention, the meaning of the "voltage" of the barrier regulating circuit is not interpreted to mean a voltage in the context of the present invention, and particles having at least one charge, Means any one or more of the actions that can generate the electric, current, voltage, electric field required to have at least one bending deformation. In one embodiment of the present invention, the meaning of "voltage" in the barrier regulating circuit may mean either a positive electrode or a negative electrode.
본 발명의 한 실시예에서, 장벽조정회로의 "전압"의 의미는 본 발명의 명세서에서 전압이라는 의미에 한정되어 해석되지 않으며, 본 발명에서 구비되는 하나 이상의 자성입자가 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는데 필요한 전기, 전류, 전압, 자기장을 발생시킬 수 있는 어떠한 작용, 중 하나 이상 선택되는 것을 의미한다.In one embodiment of the present invention, the meaning of the "voltage" of the barrier regulating circuit is not interpreted to mean a voltage in the context of the present invention, and one or more magnetic particles included in the present invention may include one or more graphenes Means any one or more of electric, current, voltage, and any action capable of generating a magnetic field necessary for bending deformation.
본 발명의 한 실시예에서, 장벽조정회로의 "전압"은 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발한다.In one embodiment of the present invention, the "voltage" of the barrier regulating circuit causes an electrostatic attraction to one or more graphenes provided below the barrier regulating circuit.
본 발명의 한 실시예에서, 장벽조정회로의 "전압"은 graphene single electron transistor(그래핀 단일 전자 트랜지스터)에 구비되는 양의 전압(positive voltage)을 의미한다.In one embodiment of the invention, the "voltage" of the barrier regulating circuit means a positive voltage that is provided in a graphene single electron transistor (graphene single electron transistor).
본 발명의 한 실시예에서, "그래핀 회로" 또는 "그래핀의 회로"는 본 발명에서 하나 이상의 그래핀이 구비되는 회로를 의미한다. "그래핀 회로" 또는 "그래핀의 회로"는 "그래핀 굽힘 회로"를 의미한다.In one embodiment of the present invention, "graphene circuit" or "graphene circuit" means a circuit in which at least one graphene is provided in the present invention. The term "graphene circuit" or "graphene circuit" means "graphene bending circuit".
본 발명의 한 실시예에서, "Fermi level(페르미레벨)의 높이를 조절하는 것"은 (1). 그래핀을 하나 이상의 굽힘변형으로 구비하여, 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것, 또는, (2). 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 의미한다.In one embodiment of the invention, "adjusting the height of the Fermi level" (1). The graphene is provided with at least one bending deformation to adjust the height of the graphene Fermi level (Fermi level) or (2). Means that at least one graphene is provided with at least one bending deformation to control the height of the Fermi level of one or more graphenes.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 구비되는 하나 이상의 그래핀은 (a). 100 nm 이하의 선택되는 범위, (b). 10 nm 이상의 선택되는 범위, (c). 1 nm 이상의 선택되는 범위, (d). 0.1 nm 이상의 선택되는 범위, 로 구성되는 상기 (a) 내지 (d) 중 선택되는 것을 구비하는 하나 이상의 봉우리 및 골짜기를 구비하고 있을 수 있으나 본 발명에서는 쉬운 설명을 위하여 상기 하나 이상의 봉우리 및 골짜기의 편차 평균값을 구비하는 기준선을 하나 이상의 그래핀의 평면으로 가정한다.
In one embodiment of the invention, (a) at least one graphene provided on top of one or more Piezo material, magnetic particles, particles having charge, is selected. A selected range of 100 nm or less, (b). A selected range of 10 nm or more, (c). A selected range of 1 nm or more, (d). (A) to (d) consisting of at least one of the peaks and valleys selected from the range of 0.1 nm to 0.1 nm. However, in the present invention, The baseline with the mean value is assumed to be the plane of one or more graphenes.
본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.The present invention is characterized in that one or more grapefine and drain electrodes are provided in a non-coplanar plane, one selected from among a Piezo (piezoe) material, a magnetic particle, Wherein at least one graphene is provided with at least one bending deformation due to the voltage of the barrier adjusting circuit intersecting with the circuit of the at least one graphene so as to control ON / OFF of electricity, wherein one or more graphenes and / Adjusting the height of the graphene Fermi level (Fermi level) to adjust the electricity on / off; And at least one bending deformation of the graphene to control on / off of electricity.
또한, 본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.
In addition, the present invention provides a method of manufacturing a semiconductor device, which includes at least one graphene and a drain electrode in a form having non-coplanar surfaces, at least one Piezo material, a magnetic particle, Wherein at least one graphene is provided with at least one bending deformation due to the voltage of the barrier adjusting circuit intersecting with the circuit of the at least one graphene so as to control ON / OFF of electricity, Having at least one bending deformation of at least one graphene to adjust the electrical On / Off; And at least one bending deformation of the graphene to control on / off of electricity.
본 발명의 한 실시예에서, 본 발명은 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것을 그래핀의 하부에 구비하여, 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 그래핀을 하나 이상의 굽힘변형으로 구비하여, 그래핀의 Fermi level(페르미레벨)의 높이를 조절하여 전기의 On/Off를 조절하고자 하는 트랜지스터의 원리이다. 그래핀의 Fermi level(페르미레벨)의 높이는 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것으로 인하여 그래핀을 하나 이상의 굽힘변형으로 구비하여, 그래핀의 Fermi level(페르미레벨)의 높이를 조절하게 됩니다. 상기 설명은 그래핀 회로에 교차되는 회로(장벽조정회로)의 전압으로 인하여 조절이 가능합니다. 이러한 구성은 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비된 하나 이상의 그래핀을 하나 이상 굽힘변형으로 구비하여 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 이해되어 질 수 있습니다. 따라서, 상기 설명을 토대로 하면 본 발명은 그래핀의 빠른 전도도를 이용하는 트랜지스터를 개발 할 수 있습니다. 더하여 설명하자면, 본 발명은 종래의 대기전력해결이 어려웠던 그래핀을 충분한 진공층, 에어층, 물리적 간격(예를들어, 절연층을 의미할 수 있음), 중 선택되는 것을 구비한 상태로 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여 전기의 On/Off를 조절하는 것이며, 이러한 본 발명의 구성은 종래의 전계효과트랜지스터보다 전도속도가 빠른 트랜지스터로 구성될 수 있습니다.In one embodiment of the present invention, the present invention provides a barrier regulating circuit comprising at least one of Piezo (piezoe) material, magnetic particles, and particles having charge at the bottom of graphene, It is a principle of a transistor that has graphene as one or more bending deformation due to a voltage and controls the electric on / off by adjusting the height of the graphene fermi level (Fermi level). The height of graphene's Fermi level (Fermi level) can have graphene as one or more bending deformation due to the choice of one or more Piezo material, magnetic grains, charged grains, Level) will be adjusted. The above description can be adjusted by the voltage of the circuit (barrier regulation circuit) crossing the graphene circuit. Such a configuration may include at least one bending deformation of at least one graphen having one or more Piezo material, magnetic particles, and particles having charge selected thereon to form a Fermi level of at least one graphene, Can be understood as adjusting the height of the. Therefore, based on the above description, the present invention can develop a transistor that utilizes the fast conductivity of graphene. In addition, the present invention provides a method of fabricating a semiconductor device in which graphene, which has been difficult to solve with conventional standby power, is provided with one or more of a vacuum layer, an air layer, a physical gap (which may mean, for example, The graphene is provided with at least one bending deformation to control the electrical on / off. The structure of the present invention can be configured as a transistor having a higher conduction speed than a conventional field effect transistor.
또한, 본 발명은 그동안 난제로 인식됐던 그래핀의 대기 전력 문제를 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 으로 구비하여 그래핀의 대기 전력 문제를 해결한다.The present invention also relates to a standby power problem of graphene, which has been recognized as a difficulty in the past, in that one or more graphene and drain electrodes are provided with a non-coplanar plane, one or more Piezo , Magnetic particles, and particles having electric charges, one or more graphenes may be provided as one or more bending deformation due to the voltage of the barrier adjusting circuit intersecting with the circuit of the at least one graphene, Adjust, b. Adjusting the height of the Fermi level of one or more graphenes between the at least one graphene and the drain electrode to adjust the electrical On / Off; Thereby solving the latency problem of graphene.
또한, 본 발명은 그동안 난제로 인식됐던 그래핀의 대기 전력 문제를 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 으로 구비하여 그래핀의 대기 전력 문제를 해결한다.
The present invention also relates to a standby power problem of graphene, which has been recognized as a difficulty in the past, in that one or more graphene and drain electrodes are provided with a non-coplanar plane, one or more Piezo , Magnetic particles, and particles having electric charges, one or more graphenes may be provided as one or more bending deformation due to the voltage of the barrier adjusting circuit intersecting with the circuit of the at least one graphene, Adjust, b. Providing at least one bending deformation of one or more graphenes between the at least one graphene and the drain electrode to control electrical on / off; Thereby solving the latency problem of graphene.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비된 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 그래핀의 상부에 PDMS층, 엘라스토머층, 액체고분자층, 절연층, 낮은 영률(Young's modulus)을 구비하는 층, 중 선택되는 것이 구비되어 있는 형태에서도 하나 이상의 그래핀과 함께 하나 이상의 굽힘변형을 구비할 수 있는 것을 의미한다.In one embodiment of the present invention, having more than one bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge, And may be provided with one or more bending deformation along with at least one graphene in the form of a PDMS layer, an elastomer layer, a liquid polymer layer, an insulating layer, a layer having a low Young's modulus, .
본 발명의 한 실시예에서, 엘라스토머층은 탄성중합체층을 의미한다.In one embodiment of the invention, the elastomeric layer means an elastomeric layer.
본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 PDMS층, 엘라스토머층, 절연층, 낮은 영률(Young's modulus)을 구비하는 층, 중 선택되는 것이 구비되는 것은 하나 이상의 그래핀의 상부에 하나 이상 부분적으로 구비되거나, 전체적으로 구비되지 않은 상태를 의미할 수 있다. 본 발명의 한 실시예에서, 상기 하나 이상 부분적으로 구비되거나, 전체적으로 구비되지 않은 상태는 하나 이상의 그래핀을 하나 이상의 굽힘변형한 이후, 변형회복을 위한 탄성을 더하면서도, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할때 하나 이상의 그래핀으로부터 드레인전극으로 전자가 쉽게 이동할 수 있도록 하나 이상의 그래핀의 상부에 PDMS층, 엘라스토머층, 절연층, 낮은 영률(Young's modulus)을 구비하는 층, 중 선택되는 것이 드레인전극쪽 부분에는 구비되지 않은 상태를 의미한다. 따라서, 이러한 구성은 하나 이상의 그래핀을 하나 이상의 굽힘변형한 이후, 변형회복을 위한 탄성을 더하면서도, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할때 하나 이상의 그래핀으로부터 드레인전극으로 전자가 쉽게 이동할 수 있는 구성이 될 수 있다.In one embodiment of the present invention, one of the layers selected from among a PDMS layer, an elastomer layer, an insulating layer, a layer having a Young's modulus on top of one or more graphenes, May be partially or entirely absent. In one embodiment of the present invention, said at least one partially or totally unfilled state further comprises at least one bending deformation of at least one graphene, A layer having a PDMS layer, an elastomer layer, an insulating layer, and a Young's modulus is formed on one or more graphenes so that electrons can easily move from one or more graphenes to a drain electrode when provided with a bending strain. Is not provided at the drain electrode side portion. Therefore, when such a structure includes one or more graphenes with at least one bending deformation, and then at least one graphene with at least one bending deformation, while electrons are easily deformed from one or more graphenes to the drain electrode It can be a mobile configuration.
본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 PDMS층, 엘라스토머층, 절연층, 낮은 영률(Young's modulus)을 구비하는 층, 중 선택되는 것이 구비되는 것은 하나 이상의 그래핀의 상부에 전체적으로 구비될 수 있되, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할때 충분한 변형이 될 수 있도록 PDMS층, 엘라스토머층, 절연층, 낮은 영률(Young's modulus)을 구비하는 층, 중 선택되는 것의 하부(하나 이상의 그래핀의 상부) 및 측면이 주위 환경을 구성하는 물질과 전부 결합되지 않아 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할때 드레인전극쪽 부분이 충분히 구부러져 밀려 올라갈 수 있는 상태를 의미할 수 있다. 따라서, 이러한 구성은 하나 이상의 그래핀을 하나 이상의 굽힘변형한 이후, 변형회복을 위한 탄성을 더하면서도, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할때 하나 이상의 그래핀으로부터 드레인전극으로 전자가 쉽게 이동할 수 있는 구성이 될 수 있다.
In one embodiment of the present invention, the choice of a PDMS layer, an elastomer layer, an insulating layer, a layer with a low Young's modulus on top of one or more graphenes, An elastomeric layer, an insulating layer, a layer having a Young's modulus, and a lower portion of a selected one of the layers, wherein the layer has at least one bending deformation. The upper part of the at least one graphene) and the side surface are not fully bonded to the material constituting the surrounding environment, so that when the at least one graphene is provided with at least one bending deformation, the part of the drain electrode can be sufficiently bent and pushed up have. Therefore, when such a structure includes one or more graphenes with at least one bending deformation, and then at least one graphene with at least one bending deformation, while electrons are easily deformed from one or more graphenes to the drain electrode It can be a mobile configuration.
본 발명의 한 실시예에서, 절연층이 구비되는 것은 얇은 폴리디메틸실록산(polydimethylsiloxane), PDMS)층이 구비되는 것을 의미할 수 있다.In one embodiment of the present invention, the provision of an insulating layer may mean that a thin layer of polydimethylsiloxane (PDMS) is provided.
본 발명의 한 실시예에서, 본 발명은 그래핀을 구비하는데 있어서 전사기술를 사용할 수 있다. 더하여 교차되는 회로(장벽조정회로)를 구비하는데 있어서, 통용되는 종래의 반도체 제조기술을 사용하여 구비할 수 있다. In one embodiment of the present invention, the present invention can use transfer technology in providing graphene. In addition, it can be provided by using a conventional semiconductor manufacturing technique in common in providing an intersecting circuit (barrier adjusting circuit).
본 발명의 한 실시예에서, 본 발명은 그래핀 회로를 구성하는데 있어서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 그래핀과 함께 구비되어 있는 상태로 같이 전사되어 그래핀 회로를 구성할 수 있다.In one embodiment of the present invention, in constructing a graphene circuit, one or more Piezo (piezoe) material, a magnetic particle, and a particle having a charge are selected together with graphene, So that a graphene circuit can be constructed.
본 발명의 한 실시예에서, 본 발명은 진공층, Air층(에어층), 중 선택되는 층을 구비하는데 있어서 희생층으로 구비할 수 있으며, 상기 희생층은 유기용매에 용해되는 종래의 반도체 공정에서 사용하는 희생층을 의미한다.In one embodiment of the present invention, the sacrificial layer may be provided as a sacrificial layer having a layer selected from a vacuum layer and an air layer (air layer), and the sacrificial layer may be formed by a conventional semiconductor process Quot; means a sacrificial layer used in < / RTI >
본 발명의 한 실시예에서, 희생층은 폴리메틸메타크릴레이트((polymethylmethacrylate), PMMA)를 구비하여 유기용매에 용해되는 층을 의미한다. In one embodiment of the present invention, the sacrificial layer means a layer having polymethylmethacrylate (PMMA) dissolved in an organic solvent.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비된 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 그래핀의 상부에 PDMS층, 엘라스토머층, 액체고분자층, 절연층, 중 선택되는 것이 구비되는 다층상태에서 하나 이상의 굽힘변형이 구비되어, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 전기의 On/Off를 조절하는 트랜지스터를 구비한다. 본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 PDMS층, 엘라스토머층, 절연층, 중 선택되는 층이 구비되는 다층상태에서 하나 이상의 굽힘변형이 구비되어, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것은 하나 이상의 영률(Young's modulus)이 구비되는 것을 의미할 수 있다.
In one embodiment of the present invention, having more than one bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge, Layered state in which a layer selected from a PDMS layer, an elastomer layer, a liquid polymer layer, and an insulating layer is provided on the upper surface of the substrate, and the height of the Fermi level (Fermi level) On / off " In one embodiment of the present invention, one or more bending deformation is provided in a multi-layer state in which at least one graphene is provided with a layer selected from among a PDMS layer, an elastomer layer, and an insulating layer, Fermi level) may mean that at least one Young's modulus is provided.
본 발명의 한 실시예에서, 굽힘변형은 영률(Young's modulus)로 구비될 수 있다. In one embodiment of the present invention, the bending strain may be provided with Young's modulus.
본 발명의 한 실시예에서, 굽힘변형은 곡률을 구비함으로써 공간적으로 변형이 구비되는 그래핀으로 이해되어 질 수 있다. 본 발명의 한 실시예에서, 굽힘변형은 다층상태(하나 이상의 그래핀을 포함하는 다층구조)에서 곡률을 구비함으로써 공간적으로 변형이 구비되는 굽힘변형으로 이해되어 질 수 있다.In one embodiment of the present invention, the bending deformation can be understood as a graphene having a spatially deformed by having a curvature. In one embodiment of the present invention, the bending deformation can be understood as a bending deformation in which the deformation is spatially provided by having a curvature in a multi-layered state (a multilayer structure including at least one graphene).
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비된 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 얇은 플레이트 한장이 굽힘변형, 곡률, 굴곡이 구비됨, 중 선택되는 형태를 구비하는 것을 의미한다.
In one embodiment of the present invention, one or more bending deformation of graphene having one or more Piezo (piezoe) material, magnetic particles, particles having charge selected thereon, A curvature, and a curved shape are provided.
본 발명의 한 실시예에서, 그래핀을 공간적으로 변형시키는 것은, 얇은 플레이트 한장이 굽힘변형, 곡률, 굴곡이 구비됨, 중 선택되는 형태를 구비하는 것을 의미한다.In one embodiment of the present invention, spatial deformation of graphene means that a thin plate is provided with a choice of either bending deformation, curvature, or curvature.
본 발명의 한 실시예에서, 굽힘변형이 구비하는 '곡률'은 '곡률형태'를 의미할 수 있다. 따라서, '곡률'과 '곡률형태'는 같은 의미로 해석될 수 있다.In one embodiment of the present invention, the 'curvature' provided by the bending deformation may mean 'curvature shape'. Therefore, 'curvature' and 'curvature shape' can be interpreted in the same sense.
본 발명의 한 실시예에서, 자성입자는 하나 이상의 나노 자성입자를 의미한다. In one embodiment of the invention, the magnetic particles mean one or more nanomagnetic particles.
본 발명의 한 실시예에서, 자성입자는 하나 이상의 강자성입자 또는 나노 강자성입자를 의미한다.In one embodiment of the invention, the magnetic particles mean one or more ferromagnetic particles or nano-ferromagnetic particles.
본 발명의 한 실시예에서, 자성입자는 철, 니켈, 코발트, 중 선택되는 입자 또는 원자를 의미할 수 있다.In one embodiment of the present invention, the magnetic particles may mean selected particles or atoms of iron, nickel, cobalt.
본 발명의 한 실시예에서, 자성입자는 Magnet(자석) 성질을 구비하는 합성물질을 의미할 수 있다.In one embodiment of the present invention, the magnetic particles may mean a synthetic material having a Magnet property.
본 발명의 한 실시예에서, 자성입자는 자성을 구비하는 나노 합성물질을 의미할 수 있다.
In one embodiment of the present invention, the magnetic particles may refer to nanosynthesized materials having magnetism.
본 발명의 한 실시예에서, 자성입자는, Magnet(자석), 나노 Magnet(자석) 입자, Magnet(자석) 성질을 구비하는 합성물질, 중 선택되는 것을 의미할 수 있으나, 이에 한정되지는 않는다.In one embodiment of the invention, the magnetic particles may be selected from among, but not limited to, Magnet (Magnet), Nano Magnet (Magnet) particles, and Magnet (Magnet) properties.
본 발명의 한 실시예에서, 자성입자는 자성 금속 복합체, 단일 분자 자석, 중 선택되는 것을 의미할 수 있다.In one embodiment of the present invention, the magnetic particles may be selected from magnetic metal complexes, single molecule magnets.
본 발명의 한 실시예에서, 자성입자는 크기가 수 nm 에서 수백 nm 인 자성입자를 의미하나, 크기는 이에 한정되지 않는다.In one embodiment of the present invention, the magnetic particles mean magnetic particles having a size of several nm to several hundreds of nm, but the size is not limited thereto.
본 발명의 한 실시예에서, 전하를갖는입자는 크기가 수 nm 에서 수백 nm 인 전하를갖는입자를 의미하나, 크기는 이에 한정되지 않는다.In one embodiment of the present invention, particles having charge mean particles having a charge of several nanometers to several hundreds of nanometers in size, but the size is not limited thereto.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비된 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 탄성 물리학적 원리와 관련된 형태를 구비할 수 있다.In one embodiment of the present invention, the provision of at least one bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge, And may have associated forms.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비된 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 곡률을 구비함으로써 공간적으로 변형이 구비되는 하나 이상의 그래핀을 구비하되, 하나 이상의 Geometry(기하학)을 구비하는 플레이트로 풀이하여 해석할 수 있다. 여기서, Geometry(기하학)은 공간적으로 변형이 구비된 그래핀의 공간적인 수학적 특성을 해석하는 것을 의미한다.In one embodiment of the present invention, having at least one bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge selected thereon, Thereby providing one or more graphenes having spatial deformation, and can be interpreted as a plate having one or more geometries. Here, Geometry refers to the interpretation of the spatial mathematical properties of graphene spatially deformed.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 Geometry(기하학)적인 형태를 구비할 수 있다.In one embodiment of the present invention, having more than one bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge, selected is a Geometry Or the like.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것과 하나 이상의 그래핀을 구비하는 것은, 종래의 평면에서 수행되는 전자장치 제조공정으로 구비될 수 있다.In one embodiment of the present invention, having at least one Piezo material, magnetic particles, particles having charge, and at least one graphene is provided with an electronic device fabrication process performed in a conventional plane .
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비된 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 평면에서 하나 이상의 곡률을 구비함으로써 공간적으로 변형이 구비되는 하나 이상의 그래핀으로 의미된다.In one embodiment of the present invention, having at least one bending deformation of one or more graphenes on top of one or more Piezo, magnetic, and charged particles selected, And a plurality of graphenes having spatial deformation.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비된 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 양의 곡률을 구비하는 표면과 관련된다.In one embodiment of the present invention, having at least one bending deformation of at least one Piezo material, magnetic particle, graphene with a selected one of the grains having charge thereon, has at least one positive curvature Lt; / RTI >
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비된 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 평면에 비교하여 하나 이상의 곡률을 구비하는 것으로 의미될 수 있다.In one embodiment of the present invention, the provision of at least one bending deformation of graphene having one or more Piezo (piezoe) material, magnetic particles and particles having charge selected thereon, As shown in FIG.
본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀을 구비하는데 있어서, 하나 이상의 그래핀을 캐리어 유동체와 같은 캐리어 매개물로 구비시키는 공정을 구비할 수 있다.In one embodiment of the present invention, the present invention can include the step of providing at least one graphene as a carrier medium, such as a carrier fluid, in the presence of at least one graphene.
본 발명의 한 실시예에서, 전하를갖는입자가 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 쿨롱 법칙(Coulomb's law)으로 설명될 수 있다.In one embodiment of the present invention, the provision of one or more graphenes with charge-bearing particles on top of one or more bending deformation can be described by Coulomb's law.
여기서, F=힘, ke=쿨롱 상수, q1, q2=전하의 크기, r=두 전하 사이의 거리를 의미한다. 두 전하의 부호가 같으면 밀어내고, 다르면 끌어당긴다.
Here, F = force, k e = coulomb constant, q 1, q 2 = magnitude of charge, and r = distance between two charges. If the two charge numbers are the same, push it out, pull it apart.
본 발명의 한 실시예에서, 전하를갖는입자는 에어층, 진공층, 기체층, 액체층, 층(이온, 콜로이드입자 등 전하를 가진 입자가 구비되는 층), 중 선택되는 것 내에서 이온, 콜로이드입자 등 전하를 가진 입자를 의미할 수 있다.In an embodiment of the present invention, the particles having charge are selected from the group consisting of an air layer, a vacuum layer, a gas layer, a liquid layer, a layer (a layer in which charged particles such as colloidal particles, May refer to particles having charges such as colloidal particles.
본 발명의 한 실시예에서, 자성입자가 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 앙페르 법칙(Ampere law)으로 설명될 수 있다.In one embodiment of the present invention, the provision of at least one graphene having magnetic particles on its upper portion as at least one bending deformation can be described by Ampere law.
본 발명의 한 실시예에서, 앙페르 법칙(Ampere law)은 어떤 공간에 분포한 전류와 그 공간에 형성되는 자기장과의 관련성을 보다 단순하게 표현한 것이다.In one embodiment of the present invention, Ampere law is a simpler representation of the relationship between a current in a space and a magnetic field formed in the space.
본 발명의 한 실시예에서, Piezo(피에조)는 역압전효과(converse piezoelectric effect)를 의미한다. 즉 전기장을 가해주면 기계적인 변형이 일어난다.In one embodiment of the invention, Piezo refers to the converse piezoelectric effect. That is, mechanical deformation occurs when an electric field is applied.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 Plate(플레이트)의 굽힘변형을 구비하는 것으로 설명될 수 있다.In one embodiment of the present invention, having at least one bending deformation of at least one graphene on top of one or more Piezo, magnetic, and charged particles, Quot; bending "). ≪ / RTI >
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 동적 Plate(플레이트)의 굽힘변형을 구비하는 것으로 설명될 수 있다.In one embodiment of the present invention, the provision of at least one bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge, As shown in Fig.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 (1). 하나 이상의 100 나노미터 이상 500 나노미터 이하의 범위를 구비하는 하나 이상의 굽힘변형의 높이, (2). 하나 이상의 0.1 나노미터 이상 100 나노미터 이하의 범위를 구비하는 하나 이상의 굽힘변형의 높이, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 것을 구비할 수 있다.In one embodiment of the present invention (1), at least one bending deformation is provided with at least one graphene having at least one selected from a Piezo material, a magnetic particle, and a charge. At least one bending deformation height in the range of at least 100 nanometers but less than 500 nanometers, (2). (1) to (2), which is composed of at least one height of at least one bending deformation having a range of not less than 0.1 nanometer and not more than 100 nanometers.
본 발명의 한 실시예에서, 본 발명은 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할때 발생하는 변형으로부터 자유로운 변형 자유 공간(예를들어, 진공공간, 에어공간, 중 선택되는 공간)을 구비할 수 있다. 본 발명의 한 실시예에서, 변형 자유 공간은 변형 자유층(예를들어, 진공층, 에어층, 중 선택되는 층)을 의미할 수 있다.In one embodiment of the present invention, the present invention relates to a method of producing a magnetic recording medium comprising at least one bending deformation of at least one graphen having one or more Piezo material, magnetic particles, (For example, a vacuum space, an air space, or a selected space) free from deformation. In one embodiment of the present invention, the modified free space may mean a deformation-free layer (e.g., a vacuum layer, an air layer, a layer selected from).
본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 PDMS층, 엘라스토머층, 액체고분자층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 것을 구비하는 것은 상기 PDMS층, 엘라스토머층, 액체고분자층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 것이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유 공간(예를들어, 에어공간)을 포함 구비한 것을 의미한다. 본 발명의 한 실시예에서, 변형 자유 공간은 변형 자유층(예를들어, 에어층)을 의미할 수 있다. In one embodiment of the present invention, it is preferred that the PDMS layer, the elastomer layer, the liquid polymer layer, the layer having the Young's modulus, the insulating layer, Means an elastomer layer, a liquid polymer layer, a layer having a Young's modulus, an insulating layer, and a deformation-free space (for example, an air space) do. In one embodiment of the present invention, the modified free space can mean a deformable free layer (e.g., an air layer).
본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 구비된 절연층의 상부에 섬 전극을 구비하는 것은 상기 섬 전극이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유 공간(예를들어, 진공공간, 에어공간, 중 선택되는 공간)을 포함 구비한 것을 의미한다. 본 발명의 한 실시예에서, 변형 자유 공간은 변형 자유층(예를들어, 진공층, 에어층, 중 선택되는 층)을 의미할 수 있다.In one embodiment of the present invention, the provision of the island electrode on the upper part of the insulating layer provided on the upper part of the at least one graphen is advantageous in that the island electrode is deformable free from deformation (for example, , An air space, and the like). In one embodiment of the present invention, the modified free space may mean a deformation-free layer (e.g., a vacuum layer, an air layer, a layer selected from).
본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 절연층을 구비하는 것은 상기 절연층이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유 공간(예를들어, 진공공간, 에어공간, 중 선택되는 공간)을 포함 구비한 것을 의미한다.In one embodiment of the present invention, the provision of the insulating layer on top of the at least one graphene may be selected from a strain free space (e.g., a vacuum space, an air space) free of deformation so that the insulating layer can be sufficiently deformed Quot; space ").
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 곡률을 구비함으로써 공간적으로 변형이 구비되는 하나 이상의 그래핀을 구비하되, 플레이트의 굽힘역학으로 해석하여 설명할 수 있다.In one embodiment of the invention, one or more bending deformation of at least one graphene on top of one or more Piezo (piezoe) material, magnetic particles, particles having charge, And at least one graphen which is spatially deformed is provided, which can be interpreted as a bending dynamics of the plate.
본 발명의 한 실시예에서, 본 발명은 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할때 발생될 수 있는, 파괴(찢어짐), 박리 등의 치명적인 변형을 피하기 위하여 하나 이상의 그래핀의 기계적 변형의 목표값의 한계를 부여하는 변형이 영인 구조(예를들어, 충분히 단단한 재질을 포함하는 구조)를 구비할 수 있다. In one embodiment of the invention, the present invention relates to a method of producing a magnetic recording medium comprising at least one bending deformation of at least one graft having at least one Piezo material, magnetic particles, (For example, a structure including a sufficiently rigid material) to limit the target value of the mechanical deformation of at least one graphene in order to avoid lethal deformation such as breakage (tearing) can do.
본 발명의 한 실시예에서, 본 발명은 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 다층구조 즉, PDMS층, 엘라스토머층, 절연층, 중 선택되는 층이 하나 이상의 그래핀의 상부에 함께 구비되어 있는 상태로 다층상태의 탄성을 구비하며 하나 이상의 굽힘변형을 구비할때 발생될 수 있는, 파괴(찢어짐), 박리 등의 치명적인 변형을 피하기 위하여 다층상태의 기계적 변형의 목표값의 한계를 부여하는 변형이 영인 구조(예를들어, 충분히 단단한 재질을 포함하는 구조)를 구비할 수 있다. In one embodiment of the present invention, the present invention provides a multi-layer structure having at least one selected from a Piezo material, a magnetic particle, and a charge, wherein the PDMS layer, the elastomer layer, Layered structure is provided on the upper portion of one or more graphenes and has elasticity in a multilayered state, and in order to avoid lethal deformation such as breakage (tearing) or peeling, which may be caused when the layer has more than one bending deformation, (For example, a structure including a sufficiently rigid material) that gives a limit of the target value of the mechanical deformation of the state.
본 발명의 한 실시예에서, 파괴(찢어짐), 박리 등의 치명적인 변형을 피하기 위하여 구비되는 기계적 변형의 목표값의 한계를 부여하는 변형이 영인 구조는, 그래핀 회로의 최상부의 위치에 구비되는, 절연층(예를들어, 웨이퍼 결합 프로세스에서 CMOS 웨이퍼와 접하는 절연층)을 의미할 수 있다. In one embodiment of the present invention, the strain-free structure which limits the target value of the mechanical strain, which is provided in order to avoid lethal deformation such as breakage (tearing) or peeling, An insulating layer (e.g., an insulating layer in contact with a CMOS wafer in a wafer bonding process).
본 발명의 한 실시예에서, 파괴(찢어짐), 박리 등의 치명적인 변형을 피하기 위하여 구비되는 기계적 변형의 목표값의 한계를 부여하는 변형이 영인 구조는, 그래핀 회로(그래핀 굽힘 회로)의 상부와 교차되는 장벽조정회로의 사이에 구비되는, 절연층(교차되는 장벽조정회로에 접하는 절연층)을 의미할 수 있다.In one embodiment of the present invention, the structure in which the strain is zero, which limits the target value of the mechanical strain, which is provided in order to avoid lethal deformation such as breakage (peeling) or peeling, (An insulating layer in contact with the barrier adjusting circuit to be crossed), which is provided between the barrier adjusting circuits that intersect with the barrier adjusting circuits.
본 발명의 한 실시예에서, 본 발명은 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비할때 발생하는 변형에 민감한 층을 보호하기 위하여 충분한 단단한 재질을 포함하는 층이 구비될 수 있다.In one embodiment of the present invention, the present invention provides a magnetic recording medium comprising at least one bending deformation of at least one graft having at least one Piezo material, magnetic particles, There may be provided a layer comprising a solid enough material to protect the strain sensitive layer that occurs when the height of the Fermi level of graphene is adjusted.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 다층구조, 단일, 중 선택되는 것으로 하나 이상의 굽힘변형을 구비하는 것으로 이해되어 질 수 있다.In one embodiment of the invention, having more than one bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge, It can be understood that it has at least one bending deformation.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것은 하나 이상의 변형이 발생하는 면적을 구비하여 조절되어진다.In one embodiment of the present invention, at least one graphene having one or more Piezo material, magnetic particles, particles having charge selected thereon is provided with at least one bending deformation, Adjusting the height of the Fermi level (Fermi level) is adjusted with the area where one or more deformations occur.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것은 하나 이상의 공간적으로 균일하지 않은 형태를 구비하여 구비된다. 상기 하나 이상의 공간적으로 균일하지 않은 형태는 하나 이상의 영률(Young's modulus)를 구비하는 것으로 설명될 수 있다.In one embodiment of the present invention, at least one graphene having one or more Piezo material, magnetic particles, particles having charge selected thereon is provided with at least one bending deformation, Adjusting the height of the Fermi level is provided with one or more spatially non-uniform shapes. The at least one spatially non-uniform shape may be described as having at least one Young's modulus.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 굽힘변형표면에서부터 굽힘변형의 높이단면적으로 설명되어 진다.In one embodiment of the present invention, having at least one bending deformation of at least one graphene on top of one or more Piezo (piezoe) material, magnetic particles, particles having charge, selected from bending from the bending deformation surface, The height of the deformation is described by the cross-sectional area.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 곡률을 구비하되, 상기 하나 이상의 곡률은 플레이트의 굽힘역학으로 설명되어 진다.In one embodiment of the invention, one or more bending deformation of at least one graphene on top of one or more Piezo (piezoe) material, magnetic particles, particles having charge, Wherein the at least one curvature is described by the bending dynamics of the plate.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 그래핀을 굽힘변형으로 구비하는 것은 굽힘 곡률이 증가함에 따라 굽힘 탄성률(bending modulus)을 나타내는, 분자 역학적 접근(molecular mechanics approach)방법에 의해 계산될 수 있다.In one embodiment of the present invention, the bending deformation of graphene having at least one selected from a Piezo material, a magnetic particle, and a charge is selected so that the bending elastic modulus bending modulus, which can be calculated by a molecular mechanics approach.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 그래핀을 굽힘변형으로 구비하는 것은 기초적인 평면 강성과 포아송 비를 가지는 플레이트의 굽힘역학으로 설명될 수 있다.In one embodiment of the present invention, the provision of graphene having one or more Piezo (piezoe) material, magnetic particles, and charged particles selected thereon as a bending deformation provides a material having a basic planar stiffness and Poisson's ratio Can be explained by the bending dynamics of the plate.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 플레이트 이론을 통하여 하나 이상의 Geometry(기하학)으로 구비하는 하나 이상의 평면밖 변위 <u>를 얻는다. 본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 곡률을 구비하되, 그것은 하나 이상의 Geometry(기하학)으로 구비하는 하나 이상의 평면밖 변위 <u>이다.In one embodiment of the present invention, it is possible to have more than one bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge, Out-of-plane displacement < u > of Geometry. In one embodiment of the invention, one or more bending deformation of at least one graphene on top of one or more Piezo (piezoe) material, magnetic particles, particles having charge, , Which is one or more out-of-plane displacements <u> that are provided by one or more geometries.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것은 하나 이상의 굽힘변형이 드레인전극에 하나 이상 가깝게, 붙으며, 인접하게 위치시키는, 근접하게, 충분히 가깝게, 밀접하게 붙는, 중 선택되는 것을 구비할 수 있다. 상기 하나 이상 가깝게, 인접하게 위치시키는, 근접하게, 충분히 가깝게, 중 선택되는 것은 10 ㎚, 0.1 ㎚ 중 선택되는 치수보다 큰 물리적 치수로 정의된다. 본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 200 nm, 100 ㎚, 10 nm, 1 nm, 0.1 ㎚ 중 선택되는 치수보다 큰 물리적 치수를 구비하는 굽힘변형의 높이로 정의된다. 본 발명의 한 실시예에서, 하나 이상의 그래핀의 하나 이상의 굽힘변형에서, 전자는 하나 이상의 그래핀의 하나 이상의 굽힘변형이 드레인전극과 진공층 상태에서 60nm 이하의 물리적 간격을 구비하는 범위에서, 매우빠르게 드레인전극으로 이동할 수 있다. In one embodiment of the present invention, at least one graphene having one or more Piezo material, magnetic particles, particles having charge selected thereon is provided with at least one bending deformation, Adjusting the height of the Fermi level (Fermi level) may comprise selecting one or more bending strains attached to one or more closely attached to the drain electrode, closely positioned, closely enough, closely attached . It is defined as a physical dimension that is greater than a selected dimension of 10 nm, 0.1 nm, selected from one or more closely spaced, closely spaced, closely spaced. In one embodiment of the present invention, one or more bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge, selected from the group consisting of 200 nm, 100 nm , 10 nm, 1 nm, and 0.1 nm, respectively, of a bending deformation having a physical dimension larger than a selected dimension. In one embodiment of the present invention, in one or more bending strains of one or more graphenes, electrons are implanted into the graphene layer in a range where the at least one bending strain of the graphene has a physical spacing of 60 nm or less in the state of the drain electrode and the vacuum layer, It is possible to quickly move to the drain electrode.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비된 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 그래핀을 25% 이하, 20% 이하, 10% 이하, 1% 이상, 25% 내지 0.1% 의 범위, 중 선택되는 변형범위에서 하나 이상의 굽힘변형을 구비하는 것으로 해석되어 질 수 있으나, 이에 한정되지는 않는다. 여기서 변형범위란 하나 이상의 그래핀이 구비되는 평면에서부터 하나 이상의 그래핀이 90도 각도로 구부러지는 것을 100%로 보았을때의 변형범위이다. 본 발명의 한 실시예에서, 상기 변형범위는 변형으로 구비되는 곡률의 시작점과 곡률의 가장 상위지점인 꼭지점을 연결한 직선이 구비하는 평면에서부터의 각도를 퍼센트로 표현한 것을 의미한다.In one embodiment of the present invention, having more than one bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge, But is not limited to, at least one bending deformation in a selected range of 25% or less, 20% or less, 10% or less, 1% or more, and 25% to 0.1% Here, the deformation range is a range of deformation when one or more graphenes are bent at 90 degrees from a plane having one or more graphenes to 100%. In one embodiment of the present invention, the range of deformation means that the angle from the plane provided by the straight line connecting the starting point of the curvature and the vertex, which is the highest point of curvature, provided by the deformation is expressed as a percentage.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 다층상태로 구비하되, 다층 곡률(Curvature of the multilayer)를 구비하는 것으로 설명될 수 있다.In one embodiment of the present invention, one or more bending deformation of one or more Piezo (piezoe) material, magnetic particles, particles having charge, and one or more graphenes selected thereon is provided in a multilayer state , And a Curvature of the multilayer curvature.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 다수의 공간적으로 변화하는 형상을 갖거나, 명백한 공간적으로 변화하는 형상을 갖는 하나 이상의 그래핀층을 구비한다.In one embodiment of the present invention, having more than one bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge, Or has at least one graphene layer having an apparently spatially varying shape.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 유한 요소 시뮬레이션을 만족하는 하나 이상의 구조, 형태, 중 하나 이상 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 유한 요소 시뮬레이션은 8-노드 요소, 4-노드 요소 중 선택되는 요소를 하나 이상 구비하여 실행될 수 있다. 또는 본 발명의 한 실시예에서, 유한 요소 시뮬레이션은 벌집격자(honeycomb lattice) 형태의 요소를 하나 이상 구비하여 실행될 수 있다. 또는 본 발명의 한 실시예에서, 유한 요소 시뮬레이션은 하나 이상의 그래핀이 포함되는 다층 구조를 유한 요소 시뮬레이션하는데 있어서, (1). 하나 이상의 그래핀은 벌집격자(honeycomb lattice) 형태의 요소를 하나 이상 구비하고, (2). 하나 이상의 그래핀을 제외한 다층 구조를 형성하는 층들은 8-노드 요소, 4-노드 요소 중 선택되는 요소를 하나 이상 구비하여, (3). 수행될 수 있다. 또는 본 발명의 한 실시예에서, 유한 요소 시뮬레이션은 하나 이상의 그래핀이 포함되는 다층 구조를 유한 요소 시뮬레이션하는데 있어서, (1). 하나 이상의 그래핀은 벌집격자(honeycomb lattice) 형태의 요소를 하나 이상 구비하고, (2). 하나 이상의 그래핀을 제외한 다층 구조를 형성하는 층들은 8-노드, 4-노드 다층 쉘 요소를 가진 육면체 요소를 하나 이상 구비하여, (3). 수행될 수 있다. 본 발명의 한 실시예에서, 상기 유한 요소 시뮬레이션에서 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 버클링형태, 멤브레인형태, 중 선택되는 형태를 나타낼 수 있다. 일면에서 제시하는 유한 요소 시뮬레이션은 하나 이상의 그래핀 또는 하나 이상의 그래핀이 포함되는 다층 구조의 역학적 변형에 대한 정보를 제공한다.In one embodiment of the present invention, having more than one bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, and particles having charge, satisfies the finite element simulation One or more structures, forms, or the like. In one embodiment of the present invention, the finite element simulation may be performed with one or more elements selected from 8-node elements, 4-node elements. Or in one embodiment of the present invention, finite element simulation may be performed with one or more elements in the form of a honeycomb lattice. In one embodiment of the present invention, the finite element simulation is a finite element simulation of a multi-layer structure including at least one graphene, (1). At least one graphene having at least one element in the form of a honeycomb lattice; The layers forming the multi-layer structure excluding at least one graphene have at least one element selected from among an 8-node element and a 4-node element, (3). . In one embodiment of the present invention, the finite element simulation is a finite element simulation of a multi-layer structure including at least one graphene, (1). At least one graphene having at least one element in the form of a honeycomb lattice; The layers forming the multi-layer structure, excluding one or more graphenes, comprise at least one hexahedral element with an 8-node, 4-node multi-layered shell element. . In one embodiment of the present invention, in the finite element simulation, one or more bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge, Buckling type, membrane type, and the like. The finite element simulation presented in one aspect provides information on the mechanical deformation of a multi-layer structure including one or more graphens or one or more graphens.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 버클링형태를 구비할 수 있다. In one embodiment of the present invention, one or more bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge, .
본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 버클링형태를 구비할 수 있으며, 상기 하나 이상의 버클링형태는 작은 다수의 파장들이 함께 융합되는 것과 같이 발생할 수 있다.In one embodiment of the present invention, having at least one graphene on top of one or more magnetic particles, particles having charge selected thereon, with at least one bending deformation may have one or more buckling shapes, The one or more buckling shapes may occur as a small number of wavelengths are fused together.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 구비되는 하나 이상의 그래핀은 상기 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것을 충분히 덮은 형태나 여유있게 덮은 형태로 구비될 수 있다.In one embodiment of the invention, one or more Piezo material, magnetic particles, particles having charge, one or more graphenes provided on top of the selected material are used as the at least one Piezo material, Or a particle having a large particle size, or a particle-size particle size distribution.
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 a. 하나 이상의 그래핀과 드레인전극의 사이에 물리적 간격을 구비하는 하나 이상의 그래핀과 드레인전극의 비동일 평면의 구조, b. 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할때 발생하는 하나 이상의 기계적인 변형, 로 구성되는 상기 a 내지 b 중 하나 이상 선택되는 것을 구비한다. 일면에서 제시하는 '물리적 간격'이란, (a). 공간적으로 떨어져 있는 사이, (b). 어떠한 것으로 채워져 있는 상태에서 떨어져 있는 사이, 로 구성되는 상기 (a) 내지 (b) 중 선택되는 것을 구비하는 것을 의미한다.In one embodiment of the present invention, the transistor of the present invention comprises: a. A non-coplanar structure of one or more graphene and drain electrodes having physical spacing between one or more graphene and drain electrodes, b. (A) consisting of one or more Piezo (piezoe) material, magnetic particles, particles having charge, one or more mechanical deformations that occur when one or more graphenes selected therefrom are provided with one or more bending deformation, To b. The 'physical spacing' presented on one side means (a). Spacially distant, (b). (A) to (b) consisting of a space filled with something and a space apart from the filled space.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나의 층, 다층상태, 중 선택되는 층의 상태로 하나 이상의 곡률, 언덕(hill), 중 선택되는 형태를 구비할 수 있다.In one embodiment of the present invention, having at least one bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge selected thereon, State, a state of a layer selected from among at least one curvature, a hill, and the like.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 '그래핀 나노리본을 하나 이상의 굽힘변형' 으로 구비하는 것을 의미할 수 있다. 본 발명의 한 실시예에서, 그래핀 나노리본을 하나 이상의 굽힘변형으로 구비하는 것에서 장벽조정회로의 전압은 그래핀 나노리본의 전도에 영향을 줄 수 있다. 본 발명의 한 실시예에서, 그래핀은 1). 그래핀, 2). 그래핀 나노리본, 3). 그래핀과 상기 그래핀이 드레인전극에 연결되는 부분에 하나 이상의 전기전도성 물질을 구비하는 형태, 4). 그래핀 나노리본과 상기 그래핀 나노리본이 드레인전극에 연결되는 부분에 하나 이상의 전기전도성 물질을 구비하는 형태, 5). 그래핀 또는 그래핀 나노리본과, 하나 이상의 전기전도성 물질층이 다층상태를 구비하되 하나 이상의 굽힘변형을 구비할 수 있는 형태, 6). 그래핀 또는 그래핀 나노리본과, 하나 이상의 낮은 영률(Young's modulus)을 구비하는 층이 다층상태를 구비하되 하나 이상의 굽힘변형을 구비할 수 있는 형태, 7). 그래핀 또는 그래핀 나노리본과, 하나 이상의 낮은 영률(Young's modulus)을 구비하는 전기전도성 물질층이 다층상태를 구비하되 하나 이상의 굽힘변형을 구비할 수 있는 형태, 로 구성되는 상기 1) 내지 7) 중 선택되는 것을 의미할 수 있으나 기본적으로 그래핀의 뛰어난 전도도와 큰 기계적 변형에도 파괴되지 않는다는 점 및 큰 기계적 변형에도 전도도가 변화되지 않는다는 점을 이용한다는 측면에서 다양한 변형형태가 구비될 수 있다. 본 발명의 한 실시예에서, 상기 전기전도성 물질은 전도성 폴리머(conducting polymer)를 의미할 수 있다. In one embodiment of the present invention, graphene having at least one Piezo material, magnetic grains, and charge grains, which are selected from the above, is provided with one or more bending deformation, Or more bending deformation '. In one embodiment of the present invention, the voltage of the barrier regulating circuit may affect the conduction of the graphene nanoribbons in that graphene nanoribbons are provided with more than one bending deformation. In one embodiment of the invention, graphene is 1). Graphene, 2). Graphene nanoribbon, 3). The graphene and the graphene having at least one electrically conductive material at a portion connected to the drain electrode; A graphene nanoribbon and at least one electrically conductive material at the portion of the graphene nanoribbon connected to the drain electrode; A graphene or graphene nanoribbon, and a layer in which one or more layers of electrically conductive material have a multi-layered state and can have more than one bending deformation; Graphene or graphene nanoribbons and a layer having at least one low Young's modulus having a multi-layered state and capable of having more than one bending deformation, 7). Wherein the layer of electrically conductive material having graphene or graphene nanoribbons and one or more low Young's modulus has a multi-layered state and can have more than one bending strain. But it can be provided with various modifications in terms of taking advantage of the fact that it is not destroyed by the excellent conductivity and large mechanical deformation of graphene and that the conductivity is not changed even in a large mechanical deformation. In one embodiment of the present invention, the electrically conductive material may refer to a conducting polymer.
본 발명의 한 실시예에서, 그래핀 나노리본은 그래핀 armchair(안락의자), 그래핀 zigzag(지그재그), 중 선택되는 것을 의미할 수 있다.In one embodiment of the present invention, the graphene nanoribbons may be selected from graphene armchair, graphene zigzag, or the like.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 a. 변형두께가 대략 0.1 나노미터 ~ 100 나노미터, b. 변형폭이 대략 1 나노미터 ~ 500 나노미터 c. 변형길이가 대략 1 나노미터 ~ 500 나노미터, d. 변형높이가 500 나노미터 이하, e. 변형간격이 100 나노미터 이하, f. 하나 이상의 변형길이, 변형면적, 변형폭, 변형높이, 변형간격, 표면 변형범위, 표면 비변형범위, 중 하나 이상 선택되는 것의 물리적 치수가 0.1 나노미터 ~ 500 나노미터, 로 구성되는 상기 a 내지 f 로 구성되는 것 중 선택되는 것을 구비하지만 상기 물리적 치수에 한정되지 않고 하나 이상 구비될 수 있다.In one embodiment of the invention, one or more bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge, selected from a. A deformation thickness of about 0.1 nanometer to 100 nanometers; b. The deformation width is approximately 1 to 500 nanometers. C. A strain length of about 1 nanometer to 500 nanometers; d. Deformation height less than 500 nanometers, e. Deformation spacing is less than 100 nanometers, f. A to f, wherein the physical dimension of at least one of the strain length, the strain area, the deformation width, the deformation height, the deformation interval, the surface deformation range, the surface unstable range is selected from 0.1 nanometer to 500 nanometers But it is not limited to the physical dimensions, and at least one may be provided.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 a. 적어도 평균 표면 위치에서 하나 이상의 100 나노미터 미만의 편차를 구비하며, b. 바람직하게는 평균 표면 위치에서 하나 이상의 10 나노미터 미만의 편차를 구비하며, c. 좀더 바람직하게는 평균 표면 위치에서 하나 이상의 1 나노미터 이상의 편차를 구비하며, d. 더 바람직하게는 일부 제품을 위하여 평균 표면 위치에서 하나 이상의 1 Angstrom(옹스트롬) 이상의 편차를 구비하며, 로 구성되는 상기 a 내지 d 로 구성되는 것 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 편차는 표준(평균 표면 위치)으로부터의 변형높이를 의미한다. 여기서 1 Angstrom(옹스트롬)은 0.1 nm 를 의미한다.In one embodiment of the invention, one or more bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge, selected from a. At least a deviation of less than 100 nanometers from the average surface position, b. Preferably having an average deviation of less than 10 nanometers from the average surface position, c. More preferably at least one nanometer above the mean surface position, and d. More preferably having a deviation of not less than 1 Angstrom (angstrom) at the average surface position for some products, and having a selected from the above a to d constituted by. In one embodiment of the present invention, the deviation means the deformation height from the standard (average surface position). Where 1 Angstrom means 0.1 nm.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 버클링형태, 멤브레인형태, 굽힘변형형태, 중 선택되는 형태를 구비한다.In one embodiment of the present invention, one or more bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge, , A membrane shape, a bending deformation shape, and the like.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나의 층, 다층상태, 중 선택되는 층의 상태로 파 형태를 구비할 수 있다.In one embodiment of the present invention, having at least one bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge selected thereon, State, or the like.
본 발명의 한 실시예에서, 파 형태(waveforms)는 어느 순간에 있어서의 파(wave)의 단면 형상을 의미한다. 또는 파(wave)의 물리량을 공간 변화로서 나타낸 도형을 의미한다. In one embodiment of the invention, waveforms refer to the cross-sectional shape of a wave at any instant. Or a physical quantity of a wave as a spatial change.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나의 층, 다층상태, 중 선택되는 층의 상태로 사인파로 구비되는 파 형태를 구비할 수 있다.In one embodiment of the present invention, having at least one bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge selected thereon, State, or the like, as a sine wave.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나의 층, 다층상태, 중 선택되는 층의 상태로 하나 이상의 주기적인파, 비주기적인파, 중 선택되는 파 형태를 구비할 수 있다.In one embodiment of the present invention, having at least one bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge selected thereon, State, or a state of a layer selected from among at least one periodic wave, an aperiodic wave, and the like.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나의 층, 다층상태, 중 선택되는 층의 상태로 하나 이상의 가우시안(Gaussian)파, 로렌츠형(Lorentzian)파, 중 선택되는 파 형태를 구비할 수 있다.In one embodiment of the present invention, having at least one bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge selected thereon, State, and a wave form selected from one or more Gaussian waves and Lorentzian waves in a state of a selected layer.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 파 형태를 구비하되, 상기 파 형태는 하나 이상의 그래핀의 하나 이상의 굽힘변형으로부터 본 발명에서 제시하는 물리적 치수를 구비하며 하나 이상의 굽힘변형이 파 형태로 구비될 수 있다. 본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 운동하는(또는 작동하는) 지점으로부터 본 발명에서 제시하는 물리적 치수를 구비하며 하나 이상의 굽힘변형이 파 형태로 구비되는 것을 의미할 수 있다.In one embodiment of the present invention, one or more bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge, , The corrugated form has the physical dimensions suggested by the present invention from at least one bending deformation of at least one graphene and at least one bending deformation may be provided in wave form. In one embodiment of the present invention, having at least one bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge, ) May have physical dimensions suggested by the present invention from a material, a magnetic particle, a particle having charge, from which a selected material moves (or operates), and that at least one bending deformation is provided in wave form.
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 "상향식" 공정 기술에 의해 생성된 반도체 재료 기반 장치에 관한 강화된 신뢰성을 보이는 기능적인 장치의 제조를 용이하게 하는 공정 플랫폼 및 "하향식" 공정 기술에 의해 생성된 반도체 재료 기반 장치에 관한 강화된 신뢰성을 보이는 기능적인 장치의 제조를 용이하게 하는 공정 플랫폼을 하나 이상 구비하여 하나 이상 제조할 수 있다. In one embodiment of the present invention, the transistor of the present invention includes a process platform and a "top-down" process technology that facilitates the fabrication of functional devices that exhibit enhanced reliability with respect to semiconductor material- One or more process platforms that facilitate the fabrication of functional devices that exhibit enhanced reliability with respect to the semiconductor material-based devices produced by the < RTI ID = 0.0 > semiconductor < / RTI >
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 a. 하나 이상의 그래핀이 드레인전극과 하나 이상 물리적으로 접촉하지 않되(예를들어, 밀접하게 붙지 않은), 전기적으로 연결되는 구성, b. 하나 이상의 그래핀이 드레인전극과 하나 이상 물리적으로 접촉하되, 전기적으로 연결되는 구성, c. 하나 이상의 그래핀이 드레인전극과 전기적으로 연결되는 구성, 로 구성되는 상기 a 내지 c 중 선택되는 것을 구비할 수 있다.In one embodiment of the invention, one or more bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge, selected from a. Electrically connected structure in which one or more graphens do not physically contact (e.g., closely adhere) one or more of the drain electrodes; b. At least one graphene being physically in contact with and electrically connected to the drain electrode; c. And a structure in which at least one graphene is electrically connected to the drain electrode.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 기울기(곡률에 접하는 기울기를 의미함)를 구비하는 형태로 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것으로 이해되어 질 수 있다.In one embodiment of the present invention, having at least one bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge, It is understood that one or more graphenes may be provided with at least one bending deformation in the form of having at least one bending deformation.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는 a. 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다. 상기 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는 중앙처리장치(CPU), 메모리, 베터리가 구비되는 전자장치, 전자부품, 전자장치, 로 구성되는 것 중 선택되는 것에 하나 이상 1차원적, 2차원적, 3차원적, 중 선택되는 것으로 하나 이상 구비될 수 있다.In one embodiment of the present invention, a transistor having on / off control of electricity with at least one bending deformation of graphene comprises: a. Wherein at least one graphene and a drain electrode are provided with a non-coplanar plane, at least one of Piezo (piezoe) material, magnetic particle, and charge having a lower part provided on at least one graphene, One or more graphenes may be provided with one or more bending deformation due to the voltage of the barrier adjusting circuit intersecting with the graphene circuit so as to control the electrical turn on / off; b. And a transistor that adjusts a height of a Fermi level (Fermi level) of at least one graphen between the at least one graphene and the drain electrode, thereby controlling on / off of electricity. A transistor for controlling on / off of electricity with at least one bending deformation of the graphene may be selected from a central processing unit (CPU), a memory, an electronic device provided with a battery, an electronic part, and an electronic device One or more one-dimensional, two-dimensional, or three-dimensional ones.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는 중앙처리장치(CPU), 메모리, 베터리가 구비되는 전자장치, 전자부품, 전자장치, 로 구성되는 것 중 선택되는 것에 하나 이상 1차원적, 2차원적, 3차원적, 중 선택되는 것으로 하나 이상 구비될 수 있다.In one embodiment of the present invention, a transistor having on / off control of electricity with at least one bending deformation of graphene may be used as a central processing unit (CPU), a memory, an electronic device provided with a battery, Dimensional, two-dimensional, or three-dimensional, one or more of which may be selected from among those constituted by one or more of the above-described embodiments.
본 발명의 한 실시예에서, 본 발명은 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 하나 이상 1차원적, 2차원적, 3차원적, 중 선택되는 것으로 하나 이상 구비하는 것을 특징으로 하는 전자장치를 구비한다.In one embodiment of the present invention, the present invention relates to a method of controlling a transistor that has one or more bending deformation of graphene to control the on / off state of the electricity by one or more one-dimensional, two-dimensional, Or more.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할때 상기 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것은 하나 이상의 그래핀과 하나 이상의 접촉면적(Contact area)을 구비한다. 본 발명의 한 실시예에서, 접촉면적(Contact area)은 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할때 하나 이상의 그래핀과 형성되는 접촉이 되는 부분의 면적을 의미한다. 본 발명의 한 실시예에서, 상기 하나 이상의 접촉면적(Contact area)은 나노단위에서의 하나 이상의 접촉면적(Contact area)을 의미한다.In one embodiment of the present invention, when at least one graft having at least one Piezo material, a magnetic particle, and a charge selected thereon is provided with at least one bending deformation, the at least one Piezo A magnetic material, a magnetic material, a magnetic material, a magnetic material, a magnetic material, a magnetic material, a magnetic material, a magnetic material, a magnetic material, and a charge. In one embodiment of the invention, the contact area is selected from the group consisting of one or more Piezo (piezoe) material, magnetic particles, charged particles, one or more graphenes, Means the area of the portion to be contacted with the graphene. In one embodiment of the present invention, the at least one contact area means one or more contact areas in the nano unit.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 연속체 역학을 도입하여 설명될 수 있다. 본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 탄성체로서 설명되어 질 수 있다. 본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 연속체 역학을 도입하여 플레이트의 하나 이상의 굽힘변형으로 설명 될 수 있다.In one embodiment of the present invention, having at least one bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, and particles having charge, introduces continuum mechanics Lt; / RTI > In one embodiment of the present invention, having at least one bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge selected thereon may be described as an elastomer . In one embodiment of the present invention, having at least one bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, and particles having charge, introduces continuum mechanics It can be explained by one or more bending deformation of the plate.
본 발명의 한 실시예에서, 연속체 역학은 더 작은 요소로 무한히 나누어도 그 각각의 요소가 원래의 전체로서의 물질의 성질을 그대로 유지한다고 가정하는 연속체의 개념을 기반으로 한다. 실제로 물질은 연속적인 것이 아니라 원자로 이루어져 있다는 점, 그래서 불균일한 미시 구조를 갖고 있다는 점은 무시된다. 본 발명의 한 실시예에서, 연속체에서는 물체 내에 물질이 균일하게 분포되어 있고, 물체가 차지한 공간을 완전히 꽉 채우고 있으며, 따라서 운동량 등의 물리량들이 극소 극한에서도 그대로 유지된다고 가정한다. In one embodiment of the present invention, continuum mechanics is based on the concept of a continuum assuming that each element retains the properties of the material as a whole as it is, even though it is infinitely divided into smaller elements. In fact, it is ignored that the material is composed of atoms, not continuous, and thus has a heterogeneous microstructure. In one embodiment of the present invention, it is assumed that the continuum is uniformly distributed in the object, the space occupied by the object is completely filled, and thus the physical quantities such as the momentum are maintained at the minimum.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 탄성을 구비하며 하나 이상의 굽힘변형을 구비하는 것으로 의미될 수 있다. 여기서, 탄성(elasticity)이란 물체에 가해진 힘이 사라졌을 때 물체가 원래의 모양으로 복구되고자 하는 성질이다.In one embodiment of the present invention, one or more bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge, Or more bending deformation. Here, elasticity refers to the property that the object is to be restored to its original shape when the force applied to the object disappears.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 다층상태 즉, PDMS층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 층이 하나 이상의 그래핀의 상부에 함께 구비되어 있는 상태로 다층상태의 탄성을 구비하며 하나 이상의 굽힘변형을 구비하는 것으로 의미될 수 있다. 본 발명의 한 실시예에서, 다층상태 즉, PDMS층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 층이 그래핀의 상부에 함께 구비되어 있는 상태로 다층상태의 탄성을 구비하는 것은 하나 이상의 영률(Young's modulus)를 구비하는 것으로 이해되어 질 수 있다.In one embodiment of the invention, one or more bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge, Layer having elasticity in a multilayered state and having at least one bending deformation in a state where a layer selected from the group consisting of a layer, an elastomer layer, a layer having a Young's modulus, an insulating layer, . ≪ / RTI > In one embodiment of the present invention, a multi-layer state, i.e., a multi-layer state, with a layer selected from a PDMS layer, an elastomer layer, a layer with a Young's modulus, It can be understood that it has at least one Young's modulus.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은, 본 발명의 한 실시예에서, In one embodiment of the present invention, one or more bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge, In an embodiment,
(a). 하나 이상의 그래핀을 포함하고,(a). At least one graphene,
(b). 하나 이상의 그래핀의 상부에 구비되는 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것을 포함하고, (b). At least one Piezo material, a magnetic particle, and a particle having charge, which are provided on the upper portion of the at least one graphene,
(c). 하나 이상의 그래핀의 하부에 구비되는 PDMS층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 층을 포함한 형태에서,(c). In the form including a PDMS layer, an elastomer layer, a layer having a Young's modulus, an insulating layer, and the like, which are provided under the at least one graphene,
PDMS층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 층이 하나 이상의 그래핀과 함께 구비되어 있는 다층상태의 탄성을 구비하며 하나 이상의 그래핀이 하부로 하나 이상의 굽힘변형을 구비하는 것을 의미할 수 있다. Layered state in which at least one layer selected from a PDMS layer, an elastomer layer, a layer having a Young's modulus, and an insulating layer is provided together with at least one graphene, and at least one graphene has at least one It may mean having a bending deformation.
또는 본 발명의 한 실시예에서, Or in one embodiment of the present invention,
(a). 하나 이상의 그래핀을 포함하고,(a). At least one graphene,
(b). 하나 이상의 그래핀의 측면(우측부)에 구비되는 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것을 포함하고, (b). At least one Piezo material, a magnetic particle, a particle having a charge, provided on a side (right side) of the at least one graphene,
(c). 하나 이상의 그래핀의 측면(좌측부)에 구비되는 PDMS층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 층을 포함한 형태에서,(c). In a form including a layer selected from a PDMS layer, an elastomer layer, a layer having a Young's modulus, an insulating layer, provided on a side (left side) of the at least one graphene,
PDMS층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 층이 하나 이상의 그래핀과 함께 구비되어 있는 다층상태의 탄성을 구비하며 하나 이상의 그래핀이 측면(좌측부)로 하나 이상의 굽힘변형을 구비하는 것을 의미할 수 있다. 따라서, 본 발명에서 하나 이상의 그래핀이 상부에 구비되는 것으로 표현한 것은 하부 또는 측면에 구비되는 것을 포함하는 의미로 해석될 수 있으며, 중요한 요점은 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것이다. Layer structure wherein at least one graphene layer is provided with at least one graphene layer, and at least one graphene layer is provided on the side (left side) May have one or more bending deformation. Accordingly, in the present invention, one or more graphenes may be provided on the upper side or lower side, and the important point is that one or more graphenes are provided by one or more bending deformation.
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 (Ⅰ). 하나 이상의 증착, 전자빔 증착(e-beam evaporation), 스퍼터링(Sputtering)증착, 전기화학적 증착, 전해 도금(Electroplating), 도금, 구리도금, 물리 기상 증착, 증발 증착, 펄스 레이저 증착, 진공증착, 에칭, 경사식각, 습식 식각(wet etch), 건식 식각(Dry etch), 폴리머 패턴, 패터닝, 전사, 오버레이(over lay)측정, 산소 플라즈마(oxygen plasma)에 의한 그래핀 식각, 샘플회전, 기울기, 용액인쇄, 캐스팅공정, 경화, 부유, 발열체사용, 큐어링, 몰딩, 반데르발스 힘, 금속 배선 공정(Metal Interconnect), CLEAN(클린) 공정, CVD(화학기상증착), PECVD(Plasma Enhanced Chemical Vapor Deposition(플라즈마 화학 기상 증착)) 공정, LPCVD(Low Pressure Chemical Vapor Deposition(저압 화학 기상 증착)) 공정, RIE(Reactive Ion Etching(반응성 이온 식각)), 애셔(Asher) 공정, BOE(buffered oxide etch(버펄드 산화물 에칭)) 에칭, HF 에칭, 포토레지스트(PR)을 벗겨내는 스트립(Strip)공정, 어닐링, 화학적 기계적 연마(chemical mechanical polishing(CMP) 공정, 스핀코팅, 스핀-캐스팅(spin-casting), 드롭-캐스팅, 에폭시도포, 표면 개시 원자 전이 라디칼 중합(surface-initiated atom-transfer radical polymerization, SI-ATRP), 레이저, 리프트오프(lift off), 물질 성장, 도핑, 코팅, 증발, 담금, 나노분말코팅, 표면처리, 졸-겔 공정, 세척, 건조, 열처리, 포토리소그래피, 리소그래피, 노광, 현상, 다마신(Damascene;상감)공정, 듀얼다마신 공정, 더블패터닝(DPT(Double Patterning)-리소그래피), 이머젼(Immersion-리소그래피), 금속증착, 절연층 형성, 표적물질의 식각, 선택적 식각(여기서, 선택적 식각이란 식각프로세스를 수행하여 원하는 부위만 남기는 것을 의미한다), 트렌치(trench) 형성, FIB(focused-ion-beam(포커스드이온빔)공정, 제거, HMDS(hexamethylene disilazane(헥사 메틸렌 디 실라 잔) 처리, 피라나처리, 자외선/오존 처리, 포토레지스트(PR)패턴, 포토레지스트(PR)제거, 아세톤세척, 에탄올세척, 황산(H2SO4) 1: 디아이워터(DI water) 100 희석용액으로 제거, 전자빔, 이온빔, 초음파, 램프, 레이저 파동 시리즈(광핀셋)로 위치이동, 접착, 정전기력, 자기력, 음파, 확산, 분리, 분해, 노출, 가열, 냉각, 고정 및 지지 구조(fixture), 결합, 부착, 배열, 배치, 연결, 적층, 조립, 자기조립(self-assembled), 자기조립단분자막(Self-assembled monolayer), Niemeyer-Dolan technique(니에메예르-고언 기술-그림자증착법), 터널접합, 교차, 패턴형성, 집적공정, 제조 단계로부터 개별한 제조 단계에서 실시될 공간적으로 제어된 반도체 공정의 사실상 어떠한 유형, 중 하나 이상 선택되는 방법을 구비하되, Ⅰ. (a). 1차원적, 2차원적, 3차원적, 중 선택되는 것으로, (b). 한 방향 이상에서, (c). 지속적, 비지속적 중 선택되는 것으로, (d). 전체적, 부분적 중 선택되는 것으로, (e). 규칙적, 불규칙적, 중 선택되는 것으로, 로 구성되는 상기 (a) 내지 (e) 중 하나 이상 선택되는 것으로 구비되며, Ⅱ. 상기 Ⅰ 에서 (a) 내지 (e) 중 하나 이상 선택되는 것으로 구비하되, ⓐ. 상기 각각의 선택되는 하나 이상의 방법의 공간적으로 제어되는 특성, ⓑ. 상기 각각의 선택되는 하나 이상의 방법의 지속시간, ⓒ. 상기 각각의 선택되는 하나 이상의 방법이 적용되는 환경의 온도, ⓓ. 상기 각각의 선택되는 하나 이상의 방법이 적용되는 환경의 압력, ⓔ. 상기 각각의 선택되는 하나 이상의 방법이 적용되는 환경의 전력, ⓕ. 상기 각각의 선택되는 하나 이상의 방법이 적용되는 환경의 농도, ⓖ. 상기 ⓐ 내지 ⓕ 중 하나 이상 선택되는 것이 상기 (a) 내지 (e) 중 하나 이상 선택되는 것에 조절되어 구비되는 단계, 를 구비하여 제조되는 것을 특징으로 한다. 상기 일면에서 제시되는 방법 및/또는 일면에서 제시되는 방법들의 가능한 조합은 본 발명에서 제시되는 상위그룹에 포함그룹으로 포함될 수 있다. 하지만, 본 발명의 중요한 요점은, 본 발명의 트랜지스터는 그래핀의 대기전력문제를 그래핀의 하나 이상의 굽힘변형으로 해결하는 트랜지스터라는 점이다. 그러한 의미에서 제조방법 및 제조순서는 다양한 방법들이 사용 될 수 있다.In one embodiment of the present invention, the transistor of the present invention is (I). The deposition may be performed by one or more deposition, e-beam evaporation, sputtering deposition, electrochemical deposition, electroplating, plating, copper plating, physical vapor deposition, evaporation deposition, pulsed laser deposition, Etching, wet etch, dry etch, polymer patterning, patterning, transfer, overlay measurement, graphene etching by oxygen plasma, sample rotation, tilt, solution printing , Casting process, curing, floating, use of heating element, curing, molding, van der Waals force, metal interconnect, clean process, CVD (Chemical Vapor Deposition), PECVD (Plasma Enhanced Chemical Vapor Deposition (LPCVD) process, RIE (Reactive Ion Etching), Asher process, buffered oxide etch (BOF) process, Oxide etch)) etching, HF etching, photoresist (CMP) process, spin-coating, spin-casting, drop-casting, epoxy application, surface initiation, atomic transfer, Nanoparticle coating, surface treatment, sol-gel process, washing, and the like. The present invention relates to a process for preparing a nanoparticle, (Double-patterning-DPT), immersion-lithography, metal deposition, or the like, in addition to the above-mentioned processes, such as drying, heat treatment, photolithography, lithography, exposure, development, damascene, Forming an insulating layer, etching the target material, selectively etching (here, selective etching means performing an etching process to leave only a desired region), trench formation, FIB (focused-ion-beam) , Removal, HMDS (hexamethylene disil Photoresist (PR) pattern, photoresist (PR) removal, acetone cleaning, ethanol washing, sulfuric acid (H 2 SO 4 ) 1: Diai water (Hexamethylene disilazane) treatment, Piranha treatment, UV / ozone treatment, Electrostatic force, magnetic force, sound wave, spreading, separation, decomposition, exposure, heating, cooling, fixation with DI water 100 dilution solution, electron beam, ion beam, ultrasonic, lamp, laser wave series Assemblies, self-assembled monolayer, Niemeyer-Dolan technique, and the like, as well as the structure, Virtually any type of spatially controlled semiconductor process to be performed in the individual fabrication steps from the tunnel junction, the intersection, the pattern formation, the integration process, and the fabrication step; (a). It can be selected from one-dimensional, two-dimensional, or three-dimensional (b). In more than one direction, (c). (D) a choice between continuous and non-continuous. Either whole or partial, (e). (A) to (e), which is selected from the group consisting of regular, irregular, (I) at least one of (a) to (e) is selected from the above I; A spatially controlled characteristic of each of the one or more methods selected; The duration of each of said one or more methods selected, ⓒ. The temperature of the environment to which each of the at least one selected method is applied; The pressure of the environment to which each of the above selected one or more methods applies; The power of the environment to which each of the selected one or more methods is applied; The concentration of the environment to which each of the above one or more selected methods is applied; Wherein at least one of (a) to (e) is selected so that at least one of (a) to (e) is selected. Possible combinations of the methods presented in the foregoing aspects and / or the methods presented in one aspect may be included as an inclusion group in a higher group presented in the present invention. However, an important point of the present invention is that the transistor of the present invention is a transistor that solves the standby power problem of graphene by one or more bending deformation of graphene. In this sense, various methods can be used for the manufacturing method and the manufacturing order.
본 발명의 한 실시예에서, 본 발명의 제조방법은 증착(deposition)에 있어서, 스퍼터(Sputter), E-빔 증발기(E-beam evaporator), LPCVD 장비, PECVD 장비, 중 선택되는 제조장비를 구비할 수 있다.In one embodiment of the present invention, the manufacturing method of the present invention is provided with a manufacturing equipment selected from the group consisting of a sputter, an E-beam evaporator, an LPCVD equipment, and a PECVD equipment can do.
본 발명의 한 실시예에서, 본 발명의 제조방법은 리소그래피(Lithography)에 있어서, 스핀 코터(Spin coater), 베이킹 오븐(Baking oven), 포토 얼라이너(Photo aligner), 습식 스테이션(Wet station), 마스크 제너레이터(Mask generator), 로 구성되는 제조장비를 구비할 수 있다.In one embodiment of the present invention, the manufacturing method of the present invention can be applied to a lithography process using a spin coater, a baking oven, a photo aligner, a wet station, And a mask generator, for example.
본 발명의 한 실시예에서, 본 발명의 트랜지스터를 검사하는데 있어서, 검사(Inspection)는, CD-SEM(Critical Dimension-Scanning Electron Microscopy(중요한 치수-전자 현미경 스캔), FIB 장비, 프로브 스테이션(Probe station) 등의 장비를 구비할 수 있다. 전기적 측정은 프로브 스테이션(Probe station)을 사용하여 수행 될 수 있다.In one embodiment of the present invention, in inspecting the transistor of the present invention, the inspection is performed using a CD-SEM (Critical Dimension-Scanning Electron Microscopy), an FIB instrument, a Probe station ), Etc. The electrical measurement can be performed using a probe station.
본 발명의 한 실시예에서, 본 발명의 제조방법은 그래핀(Graphene)을 구비하는데 있어서, 그래핀 화학기상증착(Graphene CVD), 진공 오븐(Vacuum Oven), 진공로(Vacuum Furnace), 로 구성되는 제조장비가 포함가능한 상위그룹내에서 사용될 수 있다.In one embodiment of the present invention, the manufacturing method of the present invention includes graphene, which is composed of graphene CVD, a vacuum oven, and a vacuum furnace. ≪ RTI ID = 0.0 &
본 발명의 한 실시예에서, 본 발명의 제조방법은 그래핀(Graphene)을 구비하는데 있어서, 급속열 화학기상증착법 (Rapid Thermal Chemical Vapour Deposition; RTCVD), 유도결합 플라즈마 화학기상증착법 (Inductively Coupled Plasma-Chemical Vapor Deposition; ICP-CVD), 저압 화학기상증착법 (Low Pressure Chemical Vapor Deposition; LPCVD), 상압 화학기상증착법 (Atmospheric Pressure Chemical Vapor Deposition; APCVD), 전자 사이클로트론 공명 플라즈마 화학기상증착법(Microwave Electron Cyclotron Resonance Plasma Enhanced Chemical Vapor Deposition; ECR-CVD), 플라즈마 화학기상증착법 (Plasma-enhanced chemical vapor deposition; PECVD), 화학기상증착법(CVD), 중 선택되는 제조방법을 포함가능한 상위그룹내에서 사용할 수 있으나, 이에 제한되는 것은 아니다.
In one embodiment of the present invention, the manufacturing method of the present invention includes graphene, which is formed by Rapid Thermal Chemical Vapor Deposition (RTCVD), inductively coupled plasma- (ICP-CVD), Low Pressure Chemical Vapor Deposition (LPCVD), Atmospheric Pressure Chemical Vapor Deposition (APCVD), and Electron Cyclotron Resonance Plasma Chemical Vapor Deposition The present invention can be used in a higher group that can include a manufacturing method selected from the group consisting of Enhanced Chemical Vapor Deposition (ECR-CVD), Plasma-enhanced chemical vapor deposition (PECVD), and Chemical Vapor Deposition It is not.
본 발명의 한 실시예에서, 본 발명의 제조방법은 로드-잠금 챔버(load-locked chamber)를 이용하여 로딩되는 것을 구비하는 것; 을 특징으로 할 수 있다.In one embodiment of the present invention, the method of manufacture of the present invention comprises being loaded using a load-locked chamber; Can be characterized.
본 발명의 한 실시예에서, 본 발명의 제조방법은 롤투롤 방법을 사용할 수 있다.In one embodiment of the present invention, the manufacturing method of the present invention can use a roll-to-roll method.
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 박막을 구비하기 위하여 드롭-캐스팅 방법을 사용할 수 있다.In one embodiment of the present invention, the transistor of the present invention can use a drop-cast method to provide a thin film.
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 박막을 구비하기 위하여 마이크로미세모세관 피펫트 도움을 받는 드롭-캐스팅(microcapillary-pipette-assisted drop-casting), 잉크 젯트 프린팅(ink-jet printing), 로 구성되는 것 중 선택되는 방법을 사용할 수 있다.In one embodiment of the present invention, the transistors of the present invention are fabricated using micro-capillary-pipette-assisted drop-casting, ink-jet printing, May be used.
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 폴리메틸메타크릴레이트(PMMA)를 구비하는 공정이 주어질 때에, 아래와 같은 표면 개시 원자 전이 라디칼 중합(SI-ATRP) 제조방법이 기술된 것으로 의미할 수 있다. (1). 티올(thiol) 그룹을 포함하는 화학적으로 구속된 작은 분자 중합 개시자를 자기조립(self-assembly)을 이용하여 표면 상에 고정시킨다. (2). 그 다음, 모노머(monomer) 및 중합체 촉매(polymerization catalyst)를 포함한 용액에 옮긴다. (3). 폴리머는 표면에 고정된 중합체 개시자의 단일층에서 성장하며, 중합 반응 시간이 얼마나 지속되는지를 선택함으로써 폴리머 박막의 두께를 간단히 조절할 수 있다. 본 발명의 한 실시예에서, 상기 SI-ATRP 제조방법은 PMMA 박막을 나노미터 수준의 두께까지 성장하도록 할 수 있다. In one embodiment of the present invention, the transistor of the present invention means that, when given a process comprising polymethylmethacrylate (PMMA), the following method of making surface-initiated atom transfer radical polymerization (SI-ATRP) . (One). A chemically constrained small molecular polymerization initiator comprising a thiol group is immobilized on the surface using self-assembly. (2). It is then transferred to a solution containing a monomer and a polymerization catalyst. (3). The polymer is grown in a single layer of polymeric initiator immobilized on the surface and the thickness of the polymeric thin film can be simply controlled by choosing how long the polymerization reaction lasts. In one embodiment of the present invention, the SI-ATRP manufacturing method may allow the PMMA thin film to grow to a nanometer level thickness.
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 교차되는 장벽조정회로를 구비하는 공정이 주어질 때에, 아래와 같은 제조방법이 기술된 것으로 의미할 수 있다. (1). 폴리메틸메타크릴레이트(PMMA)를 구비한다. (2). 마스크를 통하여 방사광의 x선을 조사한다. (3). x선이 조사된 부분의 고분자는 화학 결합이 끊어짐으로 현상액(용매)에 녹기 쉽게 된다. (4). 상부에 교차되는 장벽조정회로를 구비 한다. (5). 용매액으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다. 로 구비되는 (1) 부터 (5) 로 이어지는 제조방법을 의미할 수 있다.In one embodiment of the present invention, the transistor of the present invention may be described as follows when given a process comprising an intersecting barrier regulating circuit. (One). And polymethyl methacrylate (PMMA). (2). X-rays of the synchrotron radiation are irradiated through the mask. (3). The polymer in the portion irradiated with x-rays is easily dissolved in the developer (solvent) due to breakage of the chemical bond. (4). And a barrier regulating circuit crossing the upper portion. (5). The polymethylmethacrylate (PMMA) layer is dissolved in the solvent. (1) to (5).
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 폴리메틸메타크릴레이트(PMMA)를 용해하는 공정이 주어질 때에, 아래와 같은 제조방법이 기술된 것으로 의미할 수 있다. (1). 폴리메틸메타크릴레이트(PMMA)를 구비한다. (2). 마스크를 통하여 방사광의 x선을 조사한다. (3). x선이 조사된 부분의 고분자는 화학 결합이 끊어짐으로 현상액(용매)에 녹기 쉽게 된다. (4). 용매액으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다. 로 구비되는 (1) 부터 (4) 로 이어지는 제조방법을 의미할 수 있다.In one embodiment of the present invention, the transistor of the present invention may be understood to mean that the following manufacturing method is described when a process for dissolving polymethyl methacrylate (PMMA) is given. (One). And polymethyl methacrylate (PMMA). (2). X-rays of the synchrotron radiation are irradiated through the mask. (3). The polymer in the portion irradiated with x-rays is easily dissolved in the developer (solvent) due to breakage of the chemical bond. (4). The polymethylmethacrylate (PMMA) layer is dissolved in the solvent. (1) to (4).
본 발명의 한 실시예에서, 본 발명에서 제시되는 교차되는 장벽조정회로가 구비되는 것이 주어질 때마다, 일반적인 금속 회로를 구비하는 공정이 선택적으로 기술될 수 있으나, 일반적인 금속 회로를 구성하는 방법은 당업자에게 잘알려져 있고 따라서 본 발명에서는 발명의 요지가 너무 복잡해져서 흐려질 것을 염려하여 기술하지 않을 수 있다.In one embodiment of the present invention, a process comprising a common metal circuit may be selectively described each time it is provided that an intersecting barrier regulating circuit as presented in the present invention is provided, And therefore the present invention may not be described with the fear that the gist of the present invention becomes too complicated and blurred.
본 발명의 한 실시예에서, 본 발명에서 제시되는 교차되는 장벽조정회로가 구비되는 것이 주어질 때마다, (1). 기판 세정, (2). 금속증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 레지스트 제거, 로 구성되는 상기 (1) 부터 (6)으로 이어지는 공정순서가 선택적으로 기술될 수 있으나, 이러한 방법은 당업자에게 잘알려져 있고 따라서 본 발명에서는 발명의 요지가 너무 복잡해져서 흐려질 것을 염려하여 기술하지 않을 수 있다.In one embodiment of the present invention, whenever (1) it is given that the crossbar barrier regulating circuit presented in the present invention is provided. Substrate cleaning, (2). Metal deposition, resist application, (3). Exposure, (4). Phenomenon, (5). Etching, (6). (1) to (6), which consists of removing the resist, can be selectively described. However, these methods are well known to those skilled in the art and, therefore, I can not.
본 발명의 한 실시예에서, 본 발명에서 제시되는 트랜지스터의 구성이 주어질 때마다, 소오스전극(그래핀과 연결되는 전기전도성 물질-좌측부) 및 드레인전극(그래핀과 물리적 간격(여기서는 물리적 거리(높이)-비동일평면을 의미한다)이 구비되는 전기전도성 물질-우측부)이 구비되는 공정이 선택적으로 포함되어 기술될 수 있으나, 일반적인 소오스전극 및 드레인전극을 구성하는 방법은 당업자에게 잘알려져 있고 따라서 본 발명에서는 발명의 요지가 너무 복잡해져서 흐려질 것을 염려하여 기술하지 않을 수 있다.In one embodiment of the present invention, each time the configuration of the transistor shown in the present invention is given, a source electrode (an electroconductive material connected to graphene - a left side) and a drain electrode (a physical distance ) - non-coplanar) is provided, but the method of forming common source and drain electrodes is well known to those skilled in the art, and therefore, In the present invention, it may not be described with concern that the gist of the invention becomes too complicated and blurred.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질이 주어질 때마다, 본 발명에서 특별히 기술하지 않더라도 (1). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비(본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), 로 구성되는 상기 (1) 의 제조공정을 수행한, (a). 절연물질층의 식각된 위치에 구비된 하나 이상의 Piezo(피에조)물질, (b). 절연물질층의 식각된 위치에 구비된 하나 이상의 Piezo(피에조)물질 및 상기 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된 것, 로 구성되는 상기 (a) 내지 (b) 중 선택되는 것이 기술된 것을 의미할 수 있다.(발명의 요지가 너무 복잡해져서 흐려질 것을 염려하여)In one embodiment of the present invention, whenever one or more Piezo materials are given, they are not specifically described in the present invention (1). Deposition of an insulating material and selective etching, followed by at least one Piezo material at the etched location of the insulating material layer (in one embodiment of the present invention, an insulating layer (not shown) is formed on top of one or more Piezo Ultra thin film, or thin film) is provided), which has been subjected to the manufacturing process of (1) above. One or more Piezo materials at the etched location of the layer of insulating material, (b). At least one Piezo material disposed at an etched position of the insulating material layer and an insulating layer (ultra thin film, thin film, selected) provided on top of the at least one Piezo material; (a) to (b) may be described. (Concerned that the gist of the present invention becomes too complicated to be blurred)
본 발명의 한 실시예에서, 하나 이상의 전하를갖는입자가 주어질 때마다, 본 발명에서 특별히 기술하지 않더라도 (1). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 전하를갖는입자를 구비(본 발명의 한 실시예에서, 하나 이상의 전하를갖는입자의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), 로 구성되는 상기 (1) 의 제조공정을 수행한, (a). 절연물질층의 식각된 위치에 구비된 하나 이상의 전하를갖는입자, (b). 절연물질층의 식각된 위치에 구비된 하나 이상의 전하를갖는입자 및 상기 하나 이상의 전하를갖는입자의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된 것, 로 구성되는 상기 (a) 내지 (b) 중 선택되는 것이 기술된 것을 의미할 수 있다.(발명의 요지가 너무 복잡해져서 흐려질 것을 염려하여)In one embodiment of the present invention, each time one or more charged particles are given, they are not specifically described in the present invention (1). Deposition of an insulating material and selective etching, followed by particles having at least one charge in the etched position of the layer of insulating material (in one embodiment of the invention, an insulating layer (ultra thin film, (A), wherein the process of (1) above is carried out. (B) particles having at least one charge provided in an etched position of the layer of insulating material; Wherein at least one of the particles having at least one electric charge provided at an etched position of the insulating material layer and the insulating layer (ultra thin film, thin film, or the like) is provided on the particle having the at least one electric charge, ) Or (b). (In consideration of the fact that the gist of the present invention becomes too complicated and blurred)
본 발명의 한 실시예에서, 하나 이상의 자성입자가 주어질 때마다, 본 발명에서 특별히 기술하지 않더라도 (1). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 자성입자를 구비(본 발명의 한 실시예에서, 하나 이상의 자성입자의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), 로 구성되는 상기 (1) 의 제조공정을 수행한, (a). 절연물질층의 식각된 위치에 구비된 하나 이상의 자성입자, (b). 절연물질층의 식각된 위치에 구비된 하나 이상의 자성입자 및 상기 하나 이상의 자성입자의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된 것, 로 구성되는 상기 (a) 내지 (b) 중 선택되는 것이 기술된 것을 의미할 수 있다.(발명의 요지가 너무 복잡해져서 흐려질 것을 염려하여)
In one embodiment of the present invention, each time one or more magnetic particles are given, they are not specifically described in the present invention (1). Deposition of an insulating material and selective etching, followed by at least one magnetic particle at an etched position of the insulating material layer (in one embodiment of the present invention, an insulating layer (ultra thin film, thin film, (A), wherein the process of (1) above is carried out. At least one magnetic particle provided at an etched position of the layer of insulating material, (b). (A) to (b) comprising at least one magnetic particle provided at an etched position of an insulating material layer and an insulating layer (ultra thin film, thin film selected) on the one or more magnetic particles. May be described as being selected. (Concerned that the gist of the present invention becomes too complicated to be blurred)
본 발명의 한 실시예에서, 본 발명에서 에칭(또는 식각)공정이 주어질 때에는, 특별히 기술하지 않더라도 동일한 레지스트를 이용하되, 서로 다른 에칭(또는 식각)공정이 수행되는 것을 의미할 수 있다. 즉 에칭(또는 식각)공정이 2회 이상 수행되는 것을 의미할 수 있다.In one embodiment of the present invention, when an etching (or etching) process is given in the present invention, it may mean that different etching (or etching) processes are performed using the same resist, although not specifically described. That is, it may mean that the etching (or etching) process is performed twice or more.
본 발명의 한 실시예에서, 본 발명에서 에칭(또는 식각)공정이 주어질 때에는, 특별히 기술하지 않더라도 (1). 레지스트 도포, (2). 노광, (3). 현상, (4). 에칭, (5). 레지스트 제거, 로 구성되는 상기 (1) 내지 (5)의 공정순서를 포함하는 서로 다른 에칭(또는 식각)공정이 수행되는 것을 의미할 수 있다. 즉 에칭(또는 식각)공정이 전체적으로 2회 이상 수행되는 것을 의미할 수 있다. 예를들어, <Ⅰ>. 본 발명에서 '(f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층만 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부에 구비된 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다), 로의 순서로 수행한다' 로 기술되어 있을때 상기 그래핀 굽힘 회로의 상부층만 1회 이상 에칭하는 것은 제 1 에칭공정이 수행되고, (1). 레지스트 제거, (2). 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, 으로 구성되는 상기 (1) 내지 (5)의 공정순서를 포함하는 제 2 에칭공정 또는 제 2 에칭공정과 제 3 에칭공정이 더 수행되는 것을 의미할 수 있다. 또다른 예를들어, <Ⅱ>. '(f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층 및 드레인전극과 그래핀 굽힘 회로가 충분히 공간적으로(여기서는 수평상태의 물리적 간격을 의미한다) 떨어질 수 있도록 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부층 및 드레인전극과 그래핀 굽힘 회로가 충분히 공간적으로 떨어질 수 있도록 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다, 로의 순서로 수행한다' 로 기술되어 있을때 상기 그래핀 굽힘 회로의 상부층 및 드레인전극과 그래핀 굽힘 회로가 충분히 공간적으로 떨어질 수 있도록 1회 이상 에칭하는 것은 제 1 에칭공정이 수행되고, (1). 레지스트 제거, (2). 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, 으로 구성되는 상기 (1) 내지 (5)의 공정순서를 포함하는 제 2 에칭공정 또는 제 2 에칭공정과 제 3 에칭공정이 더 수행되는 것을 의미할 수 있다.
In one embodiment of the present invention, when an etching (or etching) process is given in the present invention, (1) is not particularly described. Resist application, (2). Exposure, (3). Phenomenon, (4). Etching, (5). (Or etching) process including the process sequence of the above (1) to (5) consisting of etching, etching, etching, and resist removal. That is, the etching (or etching) process is performed twice or more as a whole. For example, <I>. In the present invention '(f). Resist application, (g). Exposure, (h). The phenomenon, (i). Etching the upper layer of the graphene bending circuit at least once (more precisely, etching the metal layer or the copper layer and the metal layer provided on the upper portion of the graphene bending circuit more than once), and so on " Etching the upper layer of the graphene bending circuit more than once, a first etching process is performed; Resist removal, (2). Resist application, (3). Exposure, (4). Phenomenon, (5). The second etching process, or the second etching process and the third etching process including the process sequence of (1) to (5), which is composed of etching and etching. Another example is <Ⅱ>. (f). Resist application, (g). Exposure, (h). The phenomenon, (i). Etch one or more times so that the top and drain electrodes of the graphene bending circuit and the graphene bending circuit are spaced sufficiently (in this case, the horizontal physical spacing) to fall off (exactly the upper and drain electrodes of the graphene bending circuit, Etching the metal layer or the copper (Cu) layer and only the metal layer one or more times so that the pin bending circuit can fall off sufficiently spatially. &Quot; In this case, the upper layer and the drain electrode of the graphene bending circuit The first etching step is carried out more than once so that the pin bending circuit can fall sufficiently spatially, and the first etching step is performed, and the resist is removed, (2) the resist is applied, (3) A second etching process or a third etching process including the process sequence of (1) to (5), which is composed of (5) etching, may be performed .
본 발명의 한 실시예에서, 본 발명에서 제시되는 니켈층, 구리층, 금속층, 중 선택되는 것이 증착되는 것이 주어질 때마다, 본 발명의 트랜지스터의 구성에 필요한 부분만 남도록 니켈층, 구리층, 금속층, 중 선택되는 것이 선택적 식각되는 공정이 선택적으로 기술될 수 있으나, 본 발명에서는 발명의 요지가 너무 복잡해져서 흐려질 것을 염려하여 기술하지 않을 수 있다.In one embodiment of the present invention, each time a selected one of the nickel layer, the copper layer, and the metal layer presented in the present invention is deposited, the nickel layer, the copper layer, the metal layer May be selectively described. In the present invention, however, the present invention may not be described because it is too complicated and blurred.
본 발명의 한 실시예에서, 본 발명의 절연층 및 메탈 컨택들을 형성하는 기술은 당업자에게 잘알려져 있고 따라서 본 발명에서는 발명의 요지가 너무 복잡해져서 흐려질 것을 염려하여 기술하지 않을 수 있다.In one embodiment of the present invention, the techniques of forming the insulating layer and metal contacts of the present invention are well known to those skilled in the art and, therefore, may not be described in the present invention with concern that the gist of the invention becomes too complicated and fuzzy.
본 발명의 한 실시예에서, 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비하는 기술은 절연물질의 증착과 선택적 식각을 수행하는 공정이 선택적으로 기술될 수 있으나, 이러한 방법은 당업자에게 잘알려져 있고 따라서 본 발명에서는 발명의 요지가 너무 복잡해져서 흐려질 것을 염려하여 기술하지 않을 수 있다.
In an embodiment of the present invention, a technique of providing a non-coplanar plane with an insulating layer at a position where a drain electrode is to be provided can selectively describe a process of performing deposition and selective etching of an insulating material, It is well known that the present invention may not be described in the present invention because it is too complicated and fuzzy.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질과 상기 하나 이상의 Piezo(피에조)물질의 상부에 구비되는 하나 이상의 그래핀을 구비하는 트랜지스터는 아래와 같은 제조방법을 구비할 수 있다. In one embodiment of the present invention, a transistor having at least one Piezo material and at least one graphene disposed on top of the at least one Piezo material may have the following fabrication method.
<A><A>
(1). 교차되는 장벽조정회로를 구비한다, (2). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비(본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), (3). 폴리메틸메타크릴레이트(PMMA)가 코팅된 그래핀 전사(PMMA/그래핀/금속층), (4). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다, (5). 그래핀의 상부층에 구비된 금속층을 에칭한다, (6). 그래핀을 선택적 식각한다, (7). 상기 선택적 식각된 그래핀의 상부에 절연층을 구비한다. 로 구비되는 (1) 부터 (7) 로 이어지는 제조방법, (2) 부터 (6) 로 이어지는 제조방법, (2) 부터 (7) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.(One). And (2) an intersecting barrier regulating circuit. Deposition of an insulating material and selective etching, followed by at least one Piezo material at the etched location of the insulating material layer (in one embodiment of the present invention, an insulating layer (not shown) is formed on top of one or more Piezo An ultra thin film, or a thin film) is provided), (3). Graphene transfer (PMMA / graphene / metal layer) coated with polymethylmethacrylate (PMMA), (4). Dissolve the polymethylmethacrylate (PMMA) layer with a solvent solution (e.g., acetone), (5). The metal layer provided on the upper layer of the graphene is etched (6). The graphene is selectively etched, (7). And an insulating layer is formed on the selectively etched graphene. (2) to (6), and (2) to (7), which are provided with the steps of (1) to (7).
<B><B>
(1). 교차되는 장벽조정회로를 구비한다, (2). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비(본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), (3). 폴리메틸메타크릴레이트(PMMA)가 코팅된 그래핀 전사(PMMA/그래핀/금속층), (4). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다, (5). 그래핀의 상부층에 구비된 금속층을 에칭한다, (6). 그래핀을 선택적 식각한다, (7). 상기 선택적 식각된 그래핀의 상부에 폴리메틸메타크릴레이트(PMMA)를 구비하고, 이후 절연층을 증착한다, (8). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다, 로 구비되는 (1) 부터 (8) 로 이어지는 제조방법, (2) 부터 (8) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.(One). And (2) an intersecting barrier regulating circuit. Deposition of an insulating material and selective etching, followed by at least one Piezo material at the etched location of the insulating material layer (in one embodiment of the present invention, an insulating layer (not shown) is formed on top of one or more Piezo An ultra thin film, or a thin film) is provided), (3). Graphene transfer (PMMA / graphene / metal layer) coated with polymethylmethacrylate (PMMA), (4). Dissolve the polymethylmethacrylate (PMMA) layer with a solvent solution (e.g., acetone), (5). The metal layer provided on the upper layer of the graphene is etched (6). The graphene is selectively etched, (7). Polymethyl methacrylate (PMMA) is provided on the selectively etched graphene, and then an insulating layer is deposited (8). (1) to (8), (2) to (8), which are prepared by dissolving a polymethylmethacrylate (PMMA) layer with a solvent (for example, acetone) May be provided.
<C><C>
(1). 교차되는 장벽조정회로를 구비한다, (2). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비(본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), (3). 폴리메틸메타크릴레이트(PMMA)가 코팅된 그래핀 전사(PMMA/그래핀/금속층), (4). 그래핀의 상부층에 구비된 금속층을 에칭한다, (5). 그래핀을 선택적 식각한다, (6). 상기 선택적 식각된 그래핀의 상부에 폴리메틸메타크릴레이트(PMMA)를 구비하고, 이후 절연층을 증착한다, (7). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 모두 용해시킨다. 로 구비되는 (1) 부터 (7) 로 이어지는 제조방법, (2) 부터 (7) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.(One). And (2) an intersecting barrier regulating circuit. Deposition of an insulating material and selective etching, followed by at least one Piezo material at the etched location of the insulating material layer (in one embodiment of the present invention, an insulating layer (not shown) is formed on top of one or more Piezo An ultra thin film, or a thin film) is provided), (3). Graphene transfer (PMMA / graphene / metal layer) coated with polymethylmethacrylate (PMMA), (4). The metal layer provided on the upper layer of the graphene is etched (5). The graphene is selectively etched, (6). Polymethyl methacrylate (PMMA) is provided on the selectively etched graphene, and then an insulating layer is deposited (7). The polymethylmethacrylate (PMMA) layer is completely dissolved with a solvent (for example, acetone). (1) to (7), and (2) to (7).
<D><D>
(1). 교차되는 장벽조정회로를 구비한다, (2). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비(본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), (3). 그래핀을 용매에서 분산시켜 분산액을 제조하는 단계; 상기 분산액을 코팅(또는 인쇄) 이후, 열(또는 상온에서)로 증발시키는 단계; 그 이후 그래핀의 선택적 식각 공정을 구비한다, (4). 상기 선택적 식각된 그래핀의 상부에 폴리메틸메타크릴레이트(PMMA)를 구비하고, 이후 절연층을 증착한다, (5). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다, 로 구비되는 (1) 부터 (5) 로 이어지는 제조방법, (2) 부터 (5) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.(One). And (2) an intersecting barrier regulating circuit. Deposition of an insulating material and selective etching, followed by at least one Piezo material at the etched location of the insulating material layer (in one embodiment of the present invention, an insulating layer (not shown) is formed on top of one or more Piezo An ultra thin film, or a thin film) is provided), (3). Dispersing the graphene in a solvent to produce a dispersion; Evaporating (or printing) the dispersion to heat (or at room temperature); Thereafter, a selective etching process of graphene is provided (4). Polymethylmethacrylate (PMMA) is provided on the selectively etched graphene, and then an insulating layer is deposited (5). (1) to (5) and (2) to (5) in which a polymethylmethacrylate (PMMA) layer is dissolved with a solvent (for example, acetone) May be provided.
<E><E>
(1). 교차되는 장벽조정회로를 구비한다, (2). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비(본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), (3). 그래핀을 용매에서 분산시켜 분산액을 제조하는 단계; 상기 분산액을 코팅(또는 인쇄) 이후, 열(또는 상온에서)로 증발시키는 단계; 그 이후 그래핀의 선택적 식각 공정을 구비한다, (4). 상기 선택적 식각된 그래핀의 상부에 절연층을 구비하고, 이후 절연층을 증착한다, 로 구비되는 (1) 부터 (4) 로 이어지는 제조방법, (2) 부터 (4) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.(One). And (2) an intersecting barrier regulating circuit. Deposition of an insulating material and selective etching, followed by at least one Piezo material at the etched location of the insulating material layer (in one embodiment of the present invention, an insulating layer (not shown) is formed on top of one or more Piezo An ultra thin film, or a thin film) is provided), (3). Dispersing the graphene in a solvent to produce a dispersion; Evaporating (or printing) the dispersion to heat (or at room temperature); Thereafter, a selective etching process of graphene is provided (4). (1) to (4), (2) to (4), wherein the insulating layer is provided on the selectively etched graphenes, and then the insulating layer is deposited. May be provided.
<F><F>
(1). 교차되는 장벽조정회로를 구비한다, (2). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비(본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), (3). 하나 이상의 그래핀 구비(또는 인쇄, 또는 전사), 그 이후 그래핀의 선택적 식각 공정을 구비한다, (4). 상기 선택적 식각된 그래핀의 상부에 폴리메틸메타크릴레이트(PMMA)를 구비하고, 이후 절연층을 증착한다, (5). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다, 로 구비되는 (1) 부터 (5) 로 이어지는 제조방법, (2) 부터 (5) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.(One). And (2) an intersecting barrier regulating circuit. Deposition of an insulating material and selective etching, followed by at least one Piezo material at the etched location of the insulating material layer (in one embodiment of the present invention, an insulating layer (not shown) is formed on top of one or more Piezo An ultra thin film, or a thin film) is provided), (3). (Or printing or transfer) one or more graphenes, followed by a selective etching process of graphene (4). Polymethylmethacrylate (PMMA) is provided on the selectively etched graphene, and then an insulating layer is deposited (5). (1) to (5) and (2) to (5) in which a polymethylmethacrylate (PMMA) layer is dissolved with a solvent (for example, acetone) May be provided.
<G><G>
(1). 교차되는 장벽조정회로를 구비한다, (2). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비(본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), (3). 하나 이상의 그래핀 구비(또는 인쇄, 또는 전사), 그 이후 그래핀의 선택적 식각 공정을 구비한다, (4). 상기 선택적 식각된 그래핀의 상부에 절연층을 구비하고, 이후 절연층을 증착한다, 로 구비되는 (1) 부터 (4) 로 이어지는 제조방법, (2) 부터 (4) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.(One). And (2) an intersecting barrier regulating circuit. Deposition of an insulating material and selective etching, followed by at least one Piezo material at the etched location of the insulating material layer (in one embodiment of the present invention, an insulating layer (not shown) is formed on top of one or more Piezo An ultra thin film, or a thin film) is provided), (3). (Or printing or transfer) one or more graphenes, followed by a selective etching process of graphene (4). (1) to (4), (2) to (4), wherein the insulating layer is provided on the selectively etched graphenes, and then the insulating layer is deposited. May be provided.
<H><H>
(1). 교차되는 장벽조정회로를 구비한다, (2). 하나 이상의 Piezo(피에조)물질을 구비, 그 이후, 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다, (3). 폴리메틸메타크릴레이트(PMMA)가 코팅된 그래핀 전사(PMMA/그래핀/금속층), (4). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다, (5). 그래핀의 상부층에 구비된 금속층을 에칭한다, (6). 그래핀을 선택적 식각한다, (7). 상기 선택적 식각된 그래핀의 상부에 절연층을 구비한다. 로 구비되는 (1) 부터 (7) 로 이어지는 제조방법, (2) 부터 (6) 로 이어지는 제조방법, (2) 부터 (7) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.(One). And (2) an intersecting barrier regulating circuit. (3) having at least one Piezo material, after which an insulating layer (ultra thin film, thin film) is provided on top of at least one Piezo material. Graphene transfer (PMMA / graphene / metal layer) coated with polymethylmethacrylate (PMMA), (4). Dissolve the polymethylmethacrylate (PMMA) layer with a solvent solution (e.g., acetone), (5). The metal layer provided on the upper layer of the graphene is etched (6). The graphene is selectively etched, (7). And an insulating layer is formed on the selectively etched graphene. (2) to (6), and (2) to (7), which are provided with the steps of (1) to (7).
<I><I>
(1). 교차되는 장벽조정회로를 구비한다, (2). 하나 이상의 Piezo(피에조)물질을 구비, 그 이후, 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다, (3). 폴리메틸메타크릴레이트(PMMA)가 코팅된 그래핀 전사(PMMA/그래핀/금속층), (4). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다, (5). 그래핀의 상부층에 구비된 금속층을 에칭한다, (6). 그래핀을 선택적 식각한다, (7). 상기 선택적 식각된 그래핀의 상부에 폴리메틸메타크릴레이트(PMMA)를 구비하고, 이후 절연층을 증착한다, (8). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다, 로 구비되는 (1) 부터 (8) 로 이어지는 제조방법, (2) 부터 (8) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.(One). And (2) an intersecting barrier regulating circuit. (3) having at least one Piezo material, after which an insulating layer (ultra thin film, thin film) is provided on top of at least one Piezo material. Graphene transfer (PMMA / graphene / metal layer) coated with polymethylmethacrylate (PMMA), (4). Dissolve the polymethylmethacrylate (PMMA) layer with a solvent solution (e.g., acetone), (5). The metal layer provided on the upper layer of the graphene is etched (6). The graphene is selectively etched, (7). Polymethyl methacrylate (PMMA) is provided on the selectively etched graphene, and then an insulating layer is deposited (8). (1) to (8), (2) to (8), which are prepared by dissolving a polymethylmethacrylate (PMMA) layer with a solvent (for example, acetone) May be provided.
<J><J>
(1). 교차되는 장벽조정회로를 구비한다, (2). 하나 이상의 Piezo(피에조)물질을 구비, 그 이후, 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다, (3). 폴리메틸메타크릴레이트(PMMA)가 코팅된 그래핀 전사(PMMA/그래핀/금속층), (4). 그래핀의 상부층에 구비된 금속층을 에칭한다, (5). 그래핀을 선택적 식각한다, (6). 상기 선택적 식각된 그래핀의 상부에 폴리메틸메타크릴레이트(PMMA)를 구비하고, 이후 절연층을 증착한다, (7). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 모두 용해시킨다. 로 구비되는 (1) 부터 (7) 로 이어지는 제조방법, (2) 부터 (7) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.(One). And (2) an intersecting barrier regulating circuit. (3) having at least one Piezo material, after which an insulating layer (ultra thin film, thin film) is provided on top of at least one Piezo material. Graphene transfer (PMMA / graphene / metal layer) coated with polymethylmethacrylate (PMMA), (4). The metal layer provided on the upper layer of the graphene is etched (5). The graphene is selectively etched, (6). Polymethyl methacrylate (PMMA) is provided on the selectively etched graphene, and then an insulating layer is deposited (7). The polymethylmethacrylate (PMMA) layer is completely dissolved with a solvent (for example, acetone). (1) to (7), and (2) to (7).
<K><K>
(1). 교차되는 장벽조정회로를 구비한다, (2). 하나 이상의 Piezo(피에조)물질을 구비, 그 이후, 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다, (3). 그래핀을 용매에서 분산시켜 분산액을 제조하는 단계; 상기 분산액을 코팅(또는 인쇄) 이후, 열(또는 상온에서)로 증발시키는 단계; 그 이후 그래핀의 선택적 식각 공정을 구비한다, (4). 상기 선택적 식각된 그래핀의 상부에 폴리메틸메타크릴레이트(PMMA)를 구비하고, 이후 절연층을 증착한다, (5). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다, 로 구비되는 (1) 부터 (5) 로 이어지는 제조방법, (2) 부터 (5) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.(One). And (2) an intersecting barrier regulating circuit. (3) having at least one Piezo material, after which an insulating layer (ultra thin film, thin film) is provided on top of at least one Piezo material. Dispersing the graphene in a solvent to produce a dispersion; Evaporating (or printing) the dispersion to heat (or at room temperature); Thereafter, a selective etching process of graphene is provided (4). Polymethylmethacrylate (PMMA) is provided on the selectively etched graphene, and then an insulating layer is deposited (5). (1) to (5) and (2) to (5) in which a polymethylmethacrylate (PMMA) layer is dissolved with a solvent (for example, acetone) May be provided.
<L><L>
(1). 교차되는 장벽조정회로를 구비한다, (2). 하나 이상의 Piezo(피에조)물질을 구비, 그 이후, 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다, (3). 그래핀을 용매에서 분산시켜 분산액을 제조하는 단계; 상기 분산액을 코팅(또는 인쇄) 이후, 열(또는 상온에서)로 증발시키는 단계; 그 이후 그래핀의 선택적 식각 공정을 구비한다, (4). 상기 선택적 식각된 그래핀의 상부에 절연층을 구비하고, 이후 절연층을 증착한다, 로 구비되는 (1) 부터 (4) 로 이어지는 제조방법, (2) 부터 (4) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.(One). And (2) an intersecting barrier regulating circuit. (3) having at least one Piezo material, after which an insulating layer (ultra thin film, thin film) is provided on top of at least one Piezo material. Dispersing the graphene in a solvent to produce a dispersion; Evaporating (or printing) the dispersion to heat (or at room temperature); Thereafter, a selective etching process of graphene is provided (4). (1) to (4), (2) to (4), wherein the insulating layer is provided on the selectively etched graphenes, and then the insulating layer is deposited. May be provided.
<M><M>
(1). 교차되는 장벽조정회로를 구비한다, (2). 하나 이상의 Piezo(피에조)물질을 구비, 그 이후, 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다, (3). 하나 이상의 그래핀 구비(또는 인쇄, 또는 전사), 그 이후 그래핀의 선택적 식각 공정을 구비한다, (4). 상기 선택적 식각된 그래핀의 상부에 폴리메틸메타크릴레이트(PMMA)를 구비하고, 이후 절연층을 증착한다, (5). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다, 로 구비되는 (1) 부터 (5) 로 이어지는 제조방법, (2) 부터 (5) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.(One). And (2) an intersecting barrier regulating circuit. (3) having at least one Piezo material, after which an insulating layer (ultra thin film, thin film) is provided on top of at least one Piezo material. (Or printing or transfer) one or more graphenes, followed by a selective etching process of graphene (4). Polymethylmethacrylate (PMMA) is provided on the selectively etched graphene, and then an insulating layer is deposited (5). (1) to (5) and (2) to (5) in which a polymethylmethacrylate (PMMA) layer is dissolved with a solvent (for example, acetone) May be provided.
<N><N>
(1). 교차되는 장벽조정회로를 구비한다, (2). 하나 이상의 Piezo(피에조)물질을 구비, 그 이후, 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다, (3). 하나 이상의 그래핀 구비(또는 인쇄, 또는 전사), 그 이후 그래핀의 선택적 식각 공정을 구비한다, (4). 상기 선택적 식각된 그래핀의 상부에 절연층을 구비하고, 이후 절연층을 증착한다, 로 구비되는 (1) 부터 (4) 로 이어지는 제조방법, (2) 부터 (4) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.
(One). And (2) an intersecting barrier regulating circuit. (3) having at least one Piezo material, after which an insulating layer (ultra thin film, thin film) is provided on top of at least one Piezo material. (Or printing or transfer) one or more graphenes, followed by a selective etching process of graphene (4). (1) to (4), (2) to (4), wherein the insulating layer is provided on the selectively etched graphenes, and then the insulating layer is deposited. May be provided.
본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것과 상기 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 구비되는 하나 이상의 그래핀을 구비하는 트랜지스터는 아래와 같은 제조방법을 구비할 수 있다. In one embodiment of the invention, a transistor comprising at least one magnetic particle, a particle having charge, and at least one graphene disposed on top of the selected one of the at least one magnetic particle, the charge particle, The following manufacturing method can be provided.
<A><A>
(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거(본 발명의 한 실시예에서, 레지스트 제거 이후, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), (8). 하나 이상의 그래핀 구비(또는 인쇄, 또는 전사), (9). 하나 이상의 그래핀의 상부에 폴리메틸메타크릴레이트(PMMA)를 구비한다. (10). 마스크를 통하여 방사광의 x선을 조사한다. (11). x선이 조사된 부분의 고분자는 화학 결합이 끊어짐으로 현상액(용매)에 녹기 쉽게 된다. (12). 상부에 교차되는 장벽조정회로를 구비 한다. (13). 용매액으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다. 로 구비되는 (1) 부터 (9) 로 이어지는 제조방법, (1) 부터 (13) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.(One). Substrate cleaning, (2). Deposition of insulating material, application of resist, (3). Exposure, (4). Phenomenon, (5). Etching, (6). At least one magnetic particle, and particles having a charge, (7). (In one embodiment of the present invention, after removal of the resist, at least one of the magnetic particles, particles having electric charge, is provided with an insulating layer (ultra thin film, thin film, or the like) ). (Or printing or transferring) one or more graphenes (9). And polymethylmethacrylate (PMMA) is provided on top of at least one graphene. (10). X-rays of the synchrotron radiation are irradiated through the mask. (11). The polymer in the portion irradiated with x-rays is easily dissolved in the developer (solvent) due to breakage of the chemical bond. (12). And a barrier regulating circuit crossing the upper portion. (13). The polymethylmethacrylate (PMMA) layer is dissolved in the solvent. (1) to (9), and (1) to (13).
<B><B>
(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거(본 발명의 한 실시예에서, 레지스트 제거 이후, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), (8). 하나 이상의 그래핀 구비(또는 인쇄, 또는 전사), (9). 하나 이상의 그래핀의 상부에 절연층을 구비한다. (10). 절연층의 상부에 폴리메틸메타크릴레이트(PMMA)를 구비한다. (11). 마스크를 통하여 방사광의 x선을 조사한다. (12). x선이 조사된 부분의 고분자는 화학 결합이 끊어짐으로 현상액(용매)에 녹기 쉽게 된다. (13). 상부에 교차되는 장벽조정회로를 구비 한다. (14). 용매액으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다. 로 구비되는 (1) 부터 (8) 로 이어지는 제조방법, (1) 부터 (9) 로 이어지는 제조방법, (1) 부터 (14) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.(One). Substrate cleaning, (2). Deposition of insulating material, application of resist, (3). Exposure, (4). Phenomenon, (5). Etching, (6). At least one magnetic particle, and particles having a charge, (7). (In one embodiment of the present invention, after removal of the resist, at least one of the magnetic particles, particles having electric charge, is provided with an insulating layer (ultra thin film, thin film, or the like) ). (Or printing or transferring) one or more graphenes (9). An insulating layer is provided on the top of the at least one graphene. (10). Polymethyl methacrylate (PMMA) is provided on the insulating layer. (11). X-rays of the synchrotron radiation are irradiated through the mask. (12). The polymer in the portion irradiated with x-rays is easily dissolved in the developer (solvent) due to breakage of the chemical bond. (13). And a barrier regulating circuit crossing the upper portion. (14). The polymethylmethacrylate (PMMA) layer is dissolved in the solvent. (1) to (8), (1) to (9), and (1) to (14).
<C><C>
(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거(본 발명의 한 실시예에서, 레지스트 제거 이후, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), (8). 폴리메틸메타크릴레이트(PMMA)가 코팅된 그래핀 전사(PMMA/그래핀/금속층), (9). 그래핀의 상부층에 구비된 금속층을 에칭한다, (10). 그래핀을 선택적 식각한다, (11). 상기 선택적 식각된 그래핀의 상부에 폴리메틸메타크릴레이트(PMMA)를 구비한다.(또는 11번 공정에서 PMMA를 구비하고, 이후 절연층을 증착한다) (12). 상부에 교차되는 장벽조정회로를 구비 한다. (13). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 모두 용해시킨다. 로 구비되는 (1) 부터 (13) 로 이어지는 제조방법을 구비할 수 있다.(One). Substrate cleaning, (2). Deposition of insulating material, application of resist, (3). Exposure, (4). Phenomenon, (5). Etching, (6). At least one magnetic particle, and particles having a charge, (7). (In one embodiment of the present invention, after removal of the resist, at least one of the magnetic particles, particles having electric charge, is provided with an insulating layer (ultra thin film, thin film, or the like) ). Graphene transfer (PMMA / graphene / metal layer) coated with polymethylmethacrylate (PMMA), (9). The metal layer provided on the upper layer of the graphene is etched (10). The graphene is selectively etched, (11). Polymethyl methacrylate (PMMA) is provided on the selectively etched graphene (or PMMA is provided in step 11, and then an insulating layer is deposited) (12). And a barrier regulating circuit crossing the upper portion. (13). The polymethylmethacrylate (PMMA) layer is completely dissolved with a solvent (for example, acetone). (1) to (13), which are provided in the above-described manner.
<D><D>
(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거(본 발명의 한 실시예에서, 레지스트 제거 이후, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), (8). 그래핀을 용매에서 분산시켜 분산액을 제조하는 단계; 상기 분산액을 코팅(또는 인쇄) 이후, 열(또는 상온에서)로 증발시키는 단계; 그 이후 그래핀의 선택적 식각 공정을 구비한다, (9). 상기 선택적 식각된 그래핀의 상부에 폴리메틸메타크릴레이트(PMMA)를 구비한다(또는 9번 공정에서 PMMA를 구비하고, 이후 절연층을 증착한다). (10). 상부에 교차되는 장벽조정회로를 구비 한다. (11). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다. 로 구비되는 (1) 부터 (8) 로 이어지는 제조방법, (1) 부터 (11) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.(One). Substrate cleaning, (2). Deposition of insulating material, application of resist, (3). Exposure, (4). Phenomenon, (5). Etching, (6). At least one magnetic particle, and particles having a charge, (7). (In one embodiment of the present invention, after removal of the resist, at least one of the magnetic particles, particles having electric charge, is provided with an insulating layer (ultra thin film, thin film, or the like) ). Dispersing the graphene in a solvent to produce a dispersion; Evaporating (or printing) the dispersion to heat (or at room temperature); Thereafter, a selective etching process of graphene is provided (9). Polymethylmethacrylate (PMMA) is provided on the selectively etched graphene (or PMMA is provided in the process 9, and then an insulating layer is deposited). (10). And a barrier regulating circuit crossing the upper portion. (11). The polymethylmethacrylate (PMMA) layer is dissolved with a solvent (e.g., acetone). (1) to (8), and the production process leading to (1) to (11).
<E><E>
(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거(본 발명의 한 실시예에서, 레지스트 제거 이후, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), (8). 폴리메틸메타크릴레이트(PMMA)가 코팅된 그래핀 전사(PMMA/그래핀/금속층), (9). 그래핀의 상부층에 구비된 금속층을 에칭한다, (10). 그래핀을 선택적 식각한다, (11). 상기 선택적 식각된 그래핀의 상부에 절연층을 구비한다. (12). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다. (13). 절연층의 상부에 절연층을 증착한다. (14). 상부에 교차되는 장벽조정회로를 구비 한다, 로 구비되는 (1) 부터 (14) 로 이어지는 제조방법을 구비할 수 있다.(One). Substrate cleaning, (2). Deposition of insulating material, application of resist, (3). Exposure, (4). Phenomenon, (5). Etching, (6). At least one magnetic particle, and particles having a charge, (7). (In one embodiment of the present invention, after removal of the resist, at least one of the magnetic particles, particles having electric charge, is provided with an insulating layer (ultra thin film, thin film, or the like) ). Graphene transfer (PMMA / graphene / metal layer) coated with polymethylmethacrylate (PMMA), (9). The metal layer provided on the upper layer of the graphene is etched (10). The graphene is selectively etched, (11). And an insulating layer is formed on the selectively etched graphene. (12). The polymethylmethacrylate (PMMA) layer is dissolved with a solvent (e.g., acetone). (13). An insulating layer is deposited on top of the insulating layer. (14). (1) to (14), provided with a barrier adjusting circuit which intersects the upper portion of the barrier.
<F><F>
(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거(본 발명의 한 실시예에서, 레지스트 제거 이후, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), (8). 폴리메틸메타크릴레이트(PMMA)가 코팅된 그래핀 전사(PMMA/그래핀/금속층), (9). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다, (10). 그래핀의 상부층에 구비된 금속층을 에칭한다, (11). 그래핀을 선택적 식각한다, (12). 상기 선택적 식각된 그래핀의 상부에 절연층을 구비한다. (13). 절연층의 상부에 절연층을 증착한다. (14). 상부에 교차되는 장벽조정회로를 구비 한다. 로 구비되는 (1) 부터 (11) 로 이어지는 제조방법, (1) 부터 (14) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.(One). Substrate cleaning, (2). Deposition of insulating material, application of resist, (3). Exposure, (4). Phenomenon, (5). Etching, (6). At least one magnetic particle, and particles having a charge, (7). (In one embodiment of the present invention, after removal of the resist, at least one of the magnetic particles, particles having electric charge, is provided with an insulating layer (ultra thin film, thin film, or the like) ). Graphene transfer (PMMA / graphene / metal layer) coated with polymethylmethacrylate (PMMA), (9). Dissolve the polymethylmethacrylate (PMMA) layer with a solvent solution (e.g., acetone), (10). The metal layer provided on the upper layer of the graphene is etched (11). The graphene is selectively etched, (12). And an insulating layer is formed on the selectively etched graphene. (13). An insulating layer is deposited on top of the insulating layer. (14). And a barrier regulating circuit crossing the upper portion. (1) to (11), and (1) to (14).
<G><G>
(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거(본 발명의 한 실시예에서, 레지스트 제거 이후, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), (8). 폴리메틸메타크릴레이트(PMMA)가 코팅된 그래핀 전사(PMMA/그래핀/금속층), (9). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다, (10). 그래핀의 상부층에 구비된 금속층을 에칭한다, (11). 그래핀을 선택적 식각한다, (12). 상기 선택적 식각된 그래핀의 상부에 폴리메틸메타크릴레이트(PMMA)를 구비한다.(또는 12번 공정에서 PMMA를 구비하고, 이후 절연층을 증착한다) (13). 상부에 교차되는 장벽조정회로를 구비 한다. (14). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다. 로 구비되는 (1) 부터 (14) 로 이어지는 제조방법을 구비할 수 있다.(One). Substrate cleaning, (2). Deposition of insulating material, application of resist, (3). Exposure, (4). Phenomenon, (5). Etching, (6). At least one magnetic particle, and particles having a charge, (7). (In one embodiment of the present invention, after removal of the resist, at least one of the magnetic particles, particles having electric charge, is provided with an insulating layer (ultra thin film, thin film, or the like) ). Graphene transfer (PMMA / graphene / metal layer) coated with polymethylmethacrylate (PMMA), (9). Dissolve the polymethylmethacrylate (PMMA) layer with a solvent solution (e.g., acetone), (10). The metal layer provided on the upper layer of the graphene is etched (11). The graphene is selectively etched, (12). Polymethyl methacrylate (PMMA) is provided on the selectively etched graphene (or PMMA is provided in step 12, and then an insulating layer is deposited) (13). And a barrier regulating circuit crossing the upper portion. (14). The polymethylmethacrylate (PMMA) layer is dissolved with a solvent (e.g., acetone). (1) to (14), which are provided in the above-described manner.
<H><H>
(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비(본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비한 이후 선택적으로 절연층(초박막)을 구비할 수 있다), (2). PMMA층 구비, (3). Ni를 증착, (4). 아세톤으로 PMMA층을 용해한다. (5). 그래핀을 Ni층 양쪽에 성장시킨다, (6). 상부측 그래핀을 제거, (7). Ni 을 에칭한다. (8). PMMA를 그래핀의 상부에 구비 한다, (9). PMMA를 상온에서 굳힌다, (10). PMMA층 상부에 절연층 구비, (11). 그 이후 절연층에 이온빔으로 구멍 생성(또는 아세톤이 PMMA층을 용해할 수 있는 상태 및 구조에서 다음의 공정순서가 가능하다), (12). 아세톤을 흘려보내 그래핀의 상부에 있는 PMMA층을 용해, (13). 장벽조정회로를 절연층 위에 구비, 로 구비되는 (1) 부터 (13) 로 이어지는 제조방법을 구비할 수 있다.(One). (In one embodiment of the present invention, an insulating layer (ultra-thin film) optionally followed by one or more of magnetic particles, particles having a charge, and the like) (2). PMMA layer, (3). Ni deposition, (4). Dissolve the PMMA layer with acetone. (5). Graphene is grown on both sides of the Ni layer, (6). Remove upper side graphene, (7). Ni is etched. (8). PMMA is provided on top of the graphene, (9). Cement PMMA at room temperature, (10). An insulating layer is provided on the PMMA layer, (11). Thereafter, ion bombardment in the insulating layer (or the following process sequence in the state and structure in which acetone can dissolve the PMMA layer is possible), (12). Dissolve the PMMA layer at the top of the graphene by flowing acetone, (13). (1) to (13) in which a barrier adjusting circuit is provided on an insulating layer.
본 발명의 한 실시예에서, 본 발명은 나노입자(자성입자)를 고체 기판에 규칙적으로 배열하는 데에 있어서, 아래에 기술되는 제조방법을 구비할 수 있다. 상기 제조방법은 (1). 나노입자를 휘발성 유기 용매에 분산시켜 기판상에서 유기 용매를 증발시켜 기판에 나노입자만 남기는 방법이다. 나노입자를 유기상에 분산시키기 위해서는 나노입자 표면을 소수성으로 할 필요가 있다. 본 발명의 한 실시예에서, 도데케인싸이올의 자기-조립 단분자막(SAM)을 입자 표면에 부착시켜 소수성으로 하는 것이 좋다. (2). 기판을 수시간 나노입자 용액에 담가 놓고 기판과 나노입자의 물리적, 화학적 상호작용에 따라 나노입자를 흡착시켜 집합시키는 방법. 입자를 배열하는 기판에는 HOPG(Highly Ordered Pyrolytic Graphite)높은 열분해 흑연)나 운모가 사용된다. (3). 자기장에 의한 배열로 코발트 초자성 나노입자, 산화철 초자성 나노입자, 같은 초자성 나노입자를 자기장안에서 자기장의 방향에 따라 끈모양으로 집합시키는 방법. (4). 나노입자를 구비하는 (Dip-pen nanolithography)딥펜 나노리소그래피, 로 구성되는 (1) 내지 (4) 로 구성되는 것 중 선택되는 제조방법을 구비할 수 있다.In one embodiment of the present invention, the present invention can include the manufacturing method described below in order to regularly arrange the nanoparticles (magnetic particles) on the solid substrate. The production method is (1). A method of dispersing nanoparticles in a volatile organic solvent to evaporate the organic solvent on the substrate to leave only the nanoparticles on the substrate. In order to disperse the nanoparticles in the organic phase, it is necessary to make the surface of the nanoparticles hydrophobic. In one embodiment of the invention, a self-assembled monolayer (SAM) of dodecaine thiol is attached to the surface of the particle to render it hydrophobic. (2). A method in which a substrate is immersed in a nanoparticle solution for several hours and the nanoparticles are adsorbed and collected by physical and chemical interactions between the substrate and the nanoparticles. HOPG (Highly Ordered Pyrolytic Graphite) high pyrolytic graphite) or mica is used as the substrate for arranging the particles. (3). A magnetic field is a method of assembling ferromagnetic nanoparticles, such as cobalt superlattice nanoparticles and ferric oxide superconducting nanoparticles, into a string in the magnetic field along the direction of the magnetic field. (4). (Dip-pen nanolithography) and dip pen nanolithography (DIP-PENNOLITHITHOGRAPHY), which comprises the steps of (1) to (4).
본 발명의 한 실시예에서, 본 발명은 나노입자(전하를갖는입자)를 고체 기판에 규칙적으로 배열하는 데에 있어서, 아래에 기술되는 제조방법을 구비할 수 있다. 상기 제조방법은 (1). 나노입자를 휘발성 유기 용매에 분산시켜 기판상에서 유기 용매를 증발시켜 기판에 나노입자만 남기는 방법이다. 나노입자를 유기상에 분산시키기 위해서는 나노입자 표면을 소수성으로 할 필요가 있다. 본 발명의 한 실시예에서, 도데케인싸이올의 자기-조립 단분자막(SAM)을 입자 표면에 부착시켜 소수성으로 하는 것이 좋다. (2). 나노입자를 구비하는 (Dip-pen nanolithography)딥펜 나노리소그래피, 로 구성되는 (1) 내지 (2) 로 구성되는 것 중 선택되는 제조방법을 구비할 수 있다.In one embodiment of the present invention, the present invention can include the manufacturing method described below in order to arrange the nanoparticles (particles having charge) regularly on the solid substrate. The production method is (1). A method of dispersing nanoparticles in a volatile organic solvent to evaporate the organic solvent on the substrate to leave only the nanoparticles on the substrate. In order to disperse the nanoparticles in the organic phase, it is necessary to make the surface of the nanoparticles hydrophobic. In one embodiment of the invention, a self-assembled monolayer (SAM) of dodecaine thiol is attached to the surface of the particle to render it hydrophobic. (2). (Dip-pen nanolithography) and dip pen nanolithography (DIP-PENNOLITHITHOGRAPHY), which comprises the steps of (1) to (2).
본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것을 구비하는 트랜지스터를 구비할 수 있다.In one embodiment of the present invention, the present invention provides a method of controlling a barrier regulating circuit, comprising the steps of: providing at least one graphene and drain electrode with a non- Wherein at least one graphene is provided with at least one bending deformation to control electrical on / off, wherein at least one graphen and at least one graphen are provided with at least one graphen And adjusting the height of the Fermi level of the graphene to adjust the ON / OFF of the electricity.
본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀(하나 이상의 그래핀 하부에 반데르발스 힘이 구비된)에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것을 구비하는 트랜지스터를 구비할 수 있다.In one embodiment of the present invention, the present invention provides a method of controlling a barrier regulating circuit, comprising the steps of: providing at least one graphene and drain electrode with a non- (One or more graphenes having a van der Waals force) provided at a lower portion of the graphene, and one or more graphenes are provided as one or more bending deformation, (Fermi level) of at least one graphen between the at least one graphen and the drain electrode to adjust the ON / OFF of the electrical power.
본 발명의 한 실시예에서, 1). 하나 이상의 그래핀의 상부, 2). 하나 이상의 그래핀과 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것의 사이, 로 구성되는 상기 1) 내지 2), 중 하나 이상 선택되는 형태는 하나 이상의 굽힘변형이 구비된 하나 이상의 그래핀의 탄성회복을 도와줄 수 있는 PDMS층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 층이 구비될 수 있으나, 이에 한정되지는 않는다. 또한 본 발명의 한 실시예에서, 1). 하나 이상의 그래핀의 하부, 2). 하나 이상의 그래핀과 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것 사이, 로 구성되는 상기 1) 내지 2), 중 선택되는 형태는 하나 이상의 굽힘변형이 구비된 하나 이상의 그래핀의 탄성회복을 도와줄 수 있는 PDMS층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 층이 구비될 수 있으나, 이에 한정되지는 않는다. 또한 본 발명의 한 실시예에서, 하나 이상의 그래핀의 하부에는 하나 이상의 굽힘변형이 구비된 하나 이상의 그래핀의 탄성회복을 도와줄 수 있는 반데르발스 힘이 PDMS층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 층의 상부에 구비될 수 있다.In one embodiment of the invention, 1). Top of one or more graphenes, 2). At least one selected from the group consisting of at least one graphene and at least one Piezo material, a magnetic particle, a particle having a charge, But is not limited to, a PDMS layer, an elastomer layer, a layer having a Young's modulus, an insulating layer, and the like, which can help the elastic recovery of the at least one graphene. Also in one embodiment of the present invention, 1). The bottom of one or more graphenes, 2). The selected one of the above 1) to 2) consisting of at least one graphene and at least one Piezo material, a magnetic particle, a particle having a charge, is selected from the group consisting of one with at least one bending deformation But not limited to, a PDMS layer, an elastomer layer, a layer having a Young's modulus, an insulating layer, and the like. Also, in one embodiment of the present invention, a van der Waals force capable of helping the elastic recovery of one or more graphenes with one or more bending deformation at the bottom of one or more graphenes is formed by a PDMS layer, an elastomer layer, a Young's modulus a layer having a modulus, an insulating layer, or the like.
본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 PDMS층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 층을 구비하는 것은 상기 PDMS층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 층이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유 공간(예를들어, 진공공간, 에어공간, 중 선택되는 공간)을 포함 구비한 것을 의미한다.In one embodiment of the invention, it is preferred that the PDMS layer, the elastomeric layer, the layer having the Young's modulus, the layer selected from the insulating layer, the PDMS layer, the elastomer layer, And a deformable free space (e.g., a vacuum space, an air space, and a selected space) free from deformation such that a layer having a low Young's modulus, an insulating layer, .
본 발명의 한 실시예에서, 하나 이상의 그래핀의 하부에는 진공층, 에어층, 중 선택되는 층이 구비될 수 있다.In one embodiment of the present invention, a layer selected from a vacuum layer, an air layer, and the like may be provided under the at least one graphene.
본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 상기 하나 이상의 그래핀의 상부에 구비되는 PDMS층, 엘라스토머층, 액체고분자층, 절연층, 낮은 영률(Young's modulus)을 구비하는 층, 중 선택되는 것을 구비한 다층상태를 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.In one embodiment of the present invention, the present invention provides a method of manufacturing a semiconductor device, comprising: forming at least one Piezo material, a magnetic particle, and a charge, which are provided in a lower portion of at least one graphene, Particles selected from the group consisting of a PDMS layer, an elastomer layer, a liquid polymer layer, an insulating layer, and the like provided on the at least one graphene and the at least one graphene due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene. A layer having a low Young's modulus, and a layer having a Young's modulus, wherein the multilayered structure is provided with at least one bending deformation to control on / off of electricity, b. Adjusting the height of the Fermi level of one or more graphenes between the at least one graphene and the drain electrode to adjust the electrical On / Off; And at least one bending deformation of the graphene to control on / off of electricity.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비된 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것에서, 상기 Fermi level(페르미레벨)의 높이를 조절하는 것은 a. 페르미 레벨보다 높은 곳에 그래핀을 굽힘변형시키되 전자를 동시에 제공해주면 페르미 레벨은 올라간다. b. 페르미 레벨보다 높은 곳에 그래핀을 굽힘변형시키되 전자를 동시에 제공한다. c. 페르미 레벨보다 높은 곳에 그래핀을 공간적으로 굽힘변형시키되 전자를 동시에 제공한다, 로 구성되는 상기 a 내지 c 로 구성되는 것 중 하나 이상 선택되는 것을 구비한다. In one embodiment of the present invention, one or more graphenes having one or more Piezo (piezoe) material, magnetic particles, and charged particles selected thereon are provided with one or more bending deformation to form Fermi In adjusting the height of the level (Fermi level), adjusting the height of the Fermi level a. Bend the graphene above the Fermi level, but if you provide electrons at the same time, the Fermi level will rise. b. Bending deformation of graphene above the Fermi level but providing electrons at the same time. c. And at least one selected from the above a to c constituted by spatially bending the graphene while providing electrons at a higher level than the Fermi level.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 a. 적어도 평균 표면 위치에서 하나 이상의 500 나노미터 미만의 편차를 구비하며, b. 바람직하게는 평균 표면 위치에서 하나 이상의 100 나노미터 미만의 편차를 구비하며, c. 바람직하게는 평균 표면 위치에서 하나 이상의 10 나노미터 미만의 편차를 구비하며, d. 바람직하게는 평균 표면 위치에서 하나 이상의 1 나노미터 이상의 편차를 구비하며, e. 더 바람직하게는 일부 제품을 위해서 평균 표면 위치에서 하나 이상의 1 Angstrom(옹스트롬) 이상의 편차를 구비하며, 로 구성되는 상기 a 내지 e 로 구성되는 것 중 선택되는 것을 구비한다.In one embodiment of the invention, one or more bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge, selected from a. At least a deviation of less than 500 nanometers from the average surface position, and b. Preferably with an average deviation of less than 100 nanometers from the average surface position, c. Preferably with an average deviation of less than 10 nanometers from the average surface position, d. Preferably at least one nanometer above the mean surface position, e. More preferably having a deviation of at least 1 Angstrom (angstrom) or more at an average surface position for some products, and a selected from the above a to e consisting of.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 그래핀의 탄성을 구비한다. 상기 탄성은 그래핀의 고유한 성질이며, 상기 하나 이상의 굽힘변형이 구비된 이후 하나 이상의 그래핀의 하나 이상의 형태변형이 복구(회복)되는 것으로 의미될 수 있다. 상기 탄성은 영률(Young's modulus)를 구비하는 것으로 이해되어 질 수 있다.In one embodiment of the present invention, having more than one bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge, Elasticity. The elasticity is an intrinsic property of graphene and can be understood to mean that one or more deformations of one or more graphenes are restored (recovered) after the at least one bending deformation is provided. It can be understood that the elasticity has Young's modulus.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 표면 구조(Surface structure)를 규칙적, 불규칙적, 중 선택되는 것으로, 3차원적으로 구비한다. 일면에서 제시하는, "표면 구조(Surface structure)"는 변형된 표면 영역의 어떠한 형태를 총칭하는 것으로 의미된다. 본 발명의 한 실시예에서, 하나 이상의 "표면 구조(Surface structure)"는 하나 이상의 돌출 형상(Protrude shape)을 의미할 수 있다.In one embodiment of the invention, having more than one bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge, Surface structure is selected in a regular, irregular, or three dimensional manner. The term "surface structure" as referred to herein is meant to collectively refer to any form of deformed surface region. In one embodiment of the present invention, one or more "surface structure" may mean one or more protruded shapes.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 표면 거칠기(surface roughness)를 구비한다. 본 발명의 한 실시예에서, 표면 거칠기(surface roughness)는, (a). 500 나노미터 이하의 선택되는 범위, (b). 100 nm 이하의 선택되는 범위, (c). 10 nm 이하의 선택되는 범위, (d). 1 nm 이상의 선택되는 범위, (e). 0.1 nm 이상의 선택되는 범위, 로 구성되는 상기 (a) 내지 (e) 중 선택되는 것을 구비한다. 일면에서 제시하는, 표면 거칠기(surface roughness)는 하나 이상의 그래핀의 하나 이상의 굽힘변형이 구비되기 전인 평면의 선(기준선)으로부터 벗어나는 모든 봉우리의 편차 평균값을 표면 거칠기(surface roughness)로 사용한다.In one embodiment of the present invention, one or more bending deformation of at least one graphene on top of one or more of Piezo, Magnetic, and Charged particles is selected for surface roughness . In one embodiment of the present invention, the surface roughness is defined as (a). A selectable range of 500 nanometers or less, (b). A selected range of 100 nm or less, (c). A selected range of 10 nm or less, (d). A selected range of 1 nm or more, (e). (A) to (e) composed of the above-mentioned (a), (b), (c) The surface roughness presented on one side uses the average value of the deviation of all the peaks deviating from the line (baseline) of the plane before at least one bending deformation of the graphene is provided as the surface roughness.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 구비되는 하나 이상의 그래핀은 (a). 100 nm 이하의 선택되는 범위, (b). 10 nm 이상의 선택되는 범위, (c). 1 nm 이상의 선택되는 범위, (d). 0.1 nm 이상의 선택되는 범위, 로 구성되는 상기 (a) 내지 (d) 중 선택되는 것을 구비하는 하나 이상의 봉우리 및 골짜기를 구비하고 있을 수 있으나 본 발명에서는 쉬운 설명을 위하여 상기 하나 이상의 봉우리 및 골짜기의 편차 평균값을 구비하는 기준선을 하나 이상의 그래핀의 평면으로 가정한다. 본 발명의 한 실시예에서, 상기 하나 이상의 봉우리 및 골짜기의 편차 평균값을 구비하는 기준선을 하나 이상의 그래핀의 평면으로 가정하는 것은 본 발명에서 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는데 있어서 해석되는, 플레이트의 굽힘 역학을 쉽게 풀이하는데에 사용될 수 있다. 더하여, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 상기 평탄하지 않은 하나 이상의 그래핀이라 하더라도 충분히 전기의 On/Off를 조절할 수 있다는 것을 의미한다.In one embodiment of the invention, (a) at least one graphene provided on top of one or more Piezo material, magnetic particles, particles having charge, is selected. A selected range of 100 nm or less, (b). A selected range of 10 nm or more, (c). A selected range of 1 nm or more, (d). (A) to (d) consisting of at least one of the peaks and valleys selected from the range of 0.1 nm to 0.1 nm. However, in the present invention, The baseline with the mean value is assumed to be the plane of one or more graphenes. In one embodiment of the present invention, it is assumed that the reference line having the average value of the deviations of the at least one peaks and valleys is the plane of at least one graphene, in which at least one graphene of the present invention is provided with at least one bending deformation It can be used to easily solve the bending dynamics of the plate, which is interpreted. In addition, having at least one bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge selected thereon, It means that electricity can be controlled on / off.
본 발명의 한 실시예에서, 영률(Young's modulus)은 0.1 MPa 이상과 50 MPa 이하, 100 Mpa 이하, 5 MPa 이상, 1 MPa 이상, 0.1 MPa 이상과 100 MPa 이하, 로 구성되는 것 중 선택되는 영률(Young's modulus)을 구비하지만, 이에 한정되지는 않는다. In one embodiment of the present invention, the Young's modulus is selected from the group consisting of 0.1 MPa or more and 50 MPa or less, 100 MPa or less, 5 MPa or more, 1 MPa or more, 0.1 MPa or more and 100 MPa or less, (Young's modulus), but is not limited thereto.
본 발명의 한 실시예에서, 영률(Young's modulus)은 그래핀의 영률(Young's modulus)을 의미한다. In one embodiment of the present invention, Young's modulus means Young's modulus of graphene.
본 발명의 한 실시예에서, 하나 이상의 영률(Young's modulus)은 하나 이상의 그래핀 또는 하나 이상의 그래핀과 하나 이상의 그래핀의 상부, 하부, 중 하나 이상 선택되는 것에 구비되는 층을 포함하는 다층구조에서의 하나 이상의 영률(Young's modulus)을 구비하는 하나 이상의 층을 의미할 수 있다. 따라서, 본 발명에서는 각각의 층이 하나의 영률(Young's modulus)을 구비하는 것으로 계산하고 각각의 층들의 하나의 영률(Young's modulus)을 모두 계산하는 것으로 굽힘변형으로 구비되는 하나 이상의 영률(Young's modulus)을 계산한다.In one embodiment of the present invention, one or more Young's moduli are formed in a multi-layer structure comprising at least one graphene or at least one graphene and at least one layer selected from the top, bottom, Quot; may mean one or more layers having at least one Young's modulus. Therefore, in the present invention, it is necessary to calculate at least one Young's modulus of each layer and calculate at least one Young's modulus of each of the layers, .
본 발명의 한 실시예에서, 하나 이상의 그래핀에 비교하여 상기 하나 이상의 그래핀의 상부, 하부, 중 하나 이상 선택되는 위치에 구비되는 층은 하나 이상의 그래핀보다 낮은 영률(Young's modulus)을 구비하는 층으로 의미될 수 있다. 본 발명의 한 실시예에서 낮은 영률(Young's modulus)은 100 MPa 이하, 10 MPa 이하, 5 MPa 이하, 1 MPa 이하, 중 선택되는 것의 영률(Young's modulus)를 가진 층을 의미할 수 있으나, 이에 한정되지는 않는다. 본 발명의 한 실시예에서, 낮은 영률(Young's modulus)을 구비하는 층은 굽힘변형시 발생하는 곡률의 안쪽으로 구비되는 층에 비교하여 바깥쪽의 낮은 영률(Young's modulus)을 구비하는 층으로 의미될 수 있다. 본 발명의 한 실시예에서, 낮은 영률(Young's modulus)을 구비하는 층은 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 구비되는 낮은 영률(Young's modulus)을 구비하는 층을 의미할 수 있다. 본 발명의 한 실시예에서, 낮은 영률(Young's modulus)은 낮은 영률(Young's modulus)을 구비하는 층을 의미한다. In one embodiment of the present invention, a layer provided at a selected location on at least one of the top, bottom, or one or more graphenes of the at least one graphene has a Young's modulus lower than that of the at least one graphene Layer. ≪ / RTI > In one embodiment of the present invention, a low Young's modulus may mean a layer having a Young's modulus of 100 MPa or less, 10 MPa or less, 5 MPa or less, 1 MPa or less, It does not. In one embodiment of the present invention, a layer with a low Young's modulus is meant as a layer having a Young's modulus outside, compared to the layer provided inside of the curvature occurring during bending deformation . In one embodiment of the invention, a layer with a low Young's modulus has a Young's modulus at the top of one of the Piezo material, the magnetic particle, the charge particle, And the like. In one embodiment of the present invention, a low Young's modulus means a layer having a Young's modulus.
본 발명의 한 실시예에서, 낮은 영률(Young's modulus)을 구비하는 층은 (1.8 MPa 또는 0.1 MPa)를 가지는 PDMS를 캐스팅하고 경화한 층을 의미할 수 있다. 이러한 계수를 가지는 PDMS는, 각각 10:1 또는 45:1의 비율에서 고분자 및In one embodiment of the present invention, a layer with a low Young's modulus can mean a layer cast and hardened with PDMS (1.8 MPa or 0.1 MPa). The PDMS having such a modulus can be prepared by mixing the polymer and the polymer at a ratio of 10: 1 or 45: 1, respectively.
경화제를 혼합하여 얻을 수 있다.Can be obtained by mixing a curing agent.
본 발명의 한 실시예에서, PDMS는 폴리디메틸실록산(poly(dimethylsiloxane), PDMS)를 의미한다.In one embodiment of the present invention, PDMS refers to polydimethylsiloxane (PDMS).
본 발명의 한 실시예에서, 액체 고분자는 경화되지 않은 PDMS 부분중합체(prepolymer, 점성의 액체), 또는 경화되지 않은 액체 PDMS를 의미할 수 있다.In one embodiment of the present invention, the liquid polymer may refer to a non-cured PDMS partial polymer (prepolymer, viscous liquid), or uncured liquid PDMS.
본 발명의 한 실시예에서, 경화제 없이 PDMS로 경화되지 않은 액체 고분자는 그래핀 회로 상부 및 부가적인 얇은 PDMS층 사이에 주입되어질 수 있다.
In one embodiment of the present invention, a liquid polymer that is not cured with PDMS without a curing agent can be injected between the top of the graphene circuit and the additional thin PDMS layer.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 (a). 300 나노미터 이하의 굽힘변형횡단면, 굽힘변형종단면, 굽힘변형단면적 중 선택되는 것, (b). 100 나노미터 이하의 굽힘변형횡단면, 굽힘변형종단면, 굽힘변형단면적 중 선택되는 것, (c). 100 나노미터 이상의 굽힘변형횡단면, 굽힘변형종단면, 굽힘변형단면적 중 선택되는 것, (d). 50 나노미터 이상의 굽힘변형횡단면, 굽힘변형종단면, 굽힘변형단면적 중 선택되는 것, (e). 10 나노미터 이상의 굽힘변형횡단면, 굽힘변형종단면, 굽힘변형단면적 중 선택되는 것, (f). 1 나노미터 이상의 굽힘변형횡단면, 굽힘변형종단면, 굽힘변형단면적 중 선택되는 것, (g). 0.1 나노미터 이상의 굽힘변형횡단면, 굽힘변형종단면, 굽힘변형단면적 중 선택되는 것, 로 구성되는 상기 (a) 내지 (g) 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 상기 물리적 치수에 한정되지 않고 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할 수 있다.In one embodiment of the present invention, (a) one or more bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge, is selected. Bending deformation of less than 300 nanometers, longitudinal bending deformation, and bending deformation. Bending deformation cross section less than 100 nanometers, bending deformation section, bending deformation cross section, (c). (B) a flexural deformation cross section of 100 nm or more, a bending deformation section, or a bending deformation section; A cross-section of a bending deformation exceeding 50 nm, a bending deformation section, or a bending deformation sectional area, (e). Bending deformation cross section of 10 nm or more, bending deformation section, or bending deformation section, (f). (B) a bending deformation cross section of at least 1 nm, a bending deformation section, or a bending deformation section; (B) a bending deformation cross section, a bending deformation section, a bending deformation section, a bending deformation section of 0.1 nm or more, a bending deformation section, and a bending deformation sectional area. In one embodiment of the present invention, the at least one graphene, which is not limited to the physical dimensions but is provided on top of one or more Piezo material, magnetic particles, particles having charge, is provided with at least one bending deformation can do.
본 발명의 한 실시예에서, 본 발명의 그래핀이 갖는 고유한 유연성은 종래 깨지기 쉬운 실리콘 기반의 전자 장치들에는 가능하지 않은 사용가능한 다양한 구조형태로 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것과 하나 이상의 그래핀이 구비되게 할 수 있다. 또한, 본 발명의 그래핀이 갖는 고유한 유연성은 공정가능한 구성재료들 및 하나 이상의 그래핀과 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것을 종래 깨지기 쉬운 실리콘 기반의 전자 장치들에는 가능하지 않은 사용가능한 다양한 구조형태로 구비되게 할 수 있다.In one embodiment of the present invention, the inherent flexibility of the graphenes of the present invention is in the form of one or more Piezo materials, magnetic particles, charge , And at least one graphene may be provided. In addition, the inherent flexibility of the graphenes of the present invention is achieved through the choice of processable constituent materials and one or more graphene and one or more Piezo material, magnetic particles, particles having charge, Electronic devices may be provided in a variety of usable structures that are not possible.
본 발명의 한 실시예에서, 본 발명의 그래핀이 갖는 고유한 유연성은 (a). 소오스전극과 연결되고 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 구성하는데 있어서, 종래 깨지기 쉬운 실리콘 기반의 전자 장치들에는 가능하지 않은 사용가능한 다양한 구조형태로 하나 이상의 그래핀을 구비되게 할 수 있다, (b). 소오스전극과 연결되고 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀 및 공정가능한 구성재료들과 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것을 종래 깨지기 쉬운 실리콘 기반의 전자 장치들에는 가능하지 않은 사용가능한 다양한 구조형태로 구비되게 할 수 있다, 로 구성되는 상기 (a) 내지 (b) 중 선택되는 것을 구비되게 할 수 있다. In one embodiment of the invention, the inherent flexibility of the graphenes of the present invention is (a). In constructing one or more graphens connected to a source electrode and having a non-coplanar plane with the drain electrode, one or more graphenes may be provided in a variety of usable structures that are not possible with conventional fragile silicon- Can be, (b). One or more graphenes connected to the source electrode and having a non-coplanar plane with the drain electrode, and one or more Piezo (piezoe) materials, magnetic particles, particles having charge, (A) to (b), which may be provided in various usable structures that are not possible with the electronic devices of the present invention.
본 발명의 한 실시예에서, 본 발명에서 하나 이상의 자성입자, 전하를갖는입자, 그래핀, 중 선택되는 것을 구비하는 것은 적은 비용으로 큰 기판영역에 하나 이상의 자성입자, 전하를갖는입자, 그래핀, 중 선택되는 것을 구비할 수 있는 인쇄 기술로 제조 가능하다. 본 발명의 한 실시예에서, 상기 인쇄 기술은 캐리어매개체에 하나 이상의 그래핀을 구비하고, 캐리어매개체를 하나 이상의 그래핀과 함께 인쇄한 후 캐리어 매개체를 증발시키는 제조방법을 구비할 수 있다. 본 발명의 한 실시예에서, 상기 인쇄 기술은 캐리어매개체에 하나 이상의 자성입자를 구비하고, 캐리어매개체를 하나 이상의 자성입자와 함께 인쇄한 후 캐리어 매개체를 증발시키는 제조방법을 구비할 수 있다. 본 발명의 한 실시예에서, 상기 인쇄 기술은 캐리어매개체에 하나 이상의 전하를갖는입자를 구비하고, 캐리어매개체를 하나 이상의 전하를갖는입자와 함께 인쇄한 후 캐리어 매개체를 증발시키는 제조방법을 구비할 수 있다.In one embodiment of the present invention, having one or more of magnetic particles, particles having charge, and graphene selected in the present invention is advantageously used in a large substrate area for one or more magnetic particles, particles having charge, , ≪ / RTI > and the like. In one embodiment of the present invention, the printing technique may comprise a manufacturing method comprising one or more graphens in a carrier medium and evaporating the carrier medium after printing the carrier medium with one or more graphenes. In one embodiment of the invention, the printing technique may comprise a manufacturing method comprising one or more magnetic particles in a carrier medium, and printing the carrier medium with one or more magnetic particles followed by evaporation of the carrier medium. In one embodiment of the present invention, the printing technique may comprise a method of producing a carrier medium having particles with at least one charge, wherein the carrier medium is printed with particles having at least one charge and then the carrier medium is evaporated have.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것과 상부에 구비되는 하나 이상의 그래핀을 구비하는 것은 전사 제조방법을 구비하여 구비할 수 있다. In an embodiment of the present invention, it is possible to provide one having at least one Piezo material, magnetic particles, particles having charge, and at least one graphene provided thereon, provided with a transfer manufacturing method .
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 파괴점(failure point)을 특징짖는 하나 이상의 변형, 파괴점(failure point)을 특징짖는 하나 이상의 기계적 충격, 중 선택되는 것과 같은 심각한 변형을 유도하지 않고 구비하는 것을 의미한다.In one embodiment of the present invention, having at least one bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge selected thereon, Without inducing severe deformation, such as being selected from among one or more deformations that characterize a failure point, one or more mechanical impacts that characterize a failure point.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 (a). 변형률이 약 25%으로, (b). 변형률이 약 25% 미만으로, (c). 변형률이 약 10% 미만으로, (d). 바람직하게는 가해지는 변형률이 약 5% 미만으로, (e) 더욱 바람직하게는 가해지는 변형률이 약 1% 미만으로, 로 선택되는 상기 (a) 내지 (e) 중 선택되는 것으로, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 의미될 수 있으나, 일면에서 제시하는 상기 변형률은 약 25% 이하로 한정되지는 않으며 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하기 위한 충분한 변형률을 구비할 수 있다. 여기서 변형률이란 하나 이상의 그래핀이 구비되는 평면에서부터 하나 이상의 그래핀이 90도 각도로 구부러지는 것을 100%로 보았을때의 변형률이다. 본 발명의 한 실시예에서, 상기 변형률은 변형으로 구비되는 곡률의 시작점과 곡률의 가장 상위지점인 꼭지점을 연결한 직선이 구비하는 평면에서부터의 각도를 퍼센트로 표현한 것을 의미한다.In one embodiment of the present invention, (a) one or more bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge, is selected. The strain is about 25%, (b). Strain less than about 25%, (c). Strain less than about 10%, (d). (A) to (e), wherein the strain to be applied is preferably selected to be less than about 5%, and (e) more preferably less than about 1% (Fermi level) of one or more graphenes, but the strain presented on one side is not limited to about 25% or less, and one or more grains The fins may be provided with one or more bending deformations to provide sufficient strain to adjust the height of the Fermi level of one or more graphenes. Here, the strain is a strain when one or more graphenes are bent at 90 degrees from a plane having one or more graphenes at 100%. In one embodiment of the present invention, the strain means that the angle from the plane of the straight line connecting the starting points of the curvatures and the vertexes, which is the highest point of curvature, provided by the deformation is represented by a percentage.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 상기 하나 이상의 그래핀이 드레인전극과 하나 이상 간격조절하는 것으로 의미될 수 있다.In one embodiment of the present invention, having at least one bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge selected thereon, May be referred to as spacing one or more spacing from the drain electrode.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 파손되지 않고 약 10% 이상, 약 25% 이상, 중 선택되는 범위를 구비하는 최대변형을 구비할 수 있으나, 이에 한정되지는 않는다. 여기서 최대변형이란 하나 이상의 그래핀이 구비되는 평면에서부터 하나 이상의 그래핀이 90도 각도로 구부러지는 것을 100%로 보았을때의 최대변형이다. 본 발명의 한 실시예에서, 상기 최대변형은 변형으로 구비되는 곡률의 시작점과 곡률의 가장 상위지점인 꼭지점을 연결한 직선이 구비하는 평면에서부터의 각도를 퍼센트로 표현한 것을 의미한다.In one embodiment of the present invention, having at least one bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge, %, More than about 25%, and the like, but is not limited thereto. Here, the maximum deformation is a maximum deformation when one or more graphenes are bent at 90 degrees from a plane having one or more graphenes as 100%. In one embodiment of the present invention, the maximum deformation means that the angle from a plane provided by a line connecting a starting point of a curvature and a vertex, which is the highest point of curvature, provided by deformation is expressed as a percentage.
본 발명의 한 실시예에서, 그래핀 회로에 교차되는 장벽조정회로는 본 발명에서 제시하는 제조방법으로 그래핀 회로에 교차되는 하나 이상의 패턴을 형성한 장벽조정회로를 의미할 수 있다.In one embodiment of the present invention, the barrier adjustment circuit crossing the graphene circuit may refer to a barrier adjustment circuit that forms one or more patterns that intersect the graphene circuit in the manufacturing method presented in the present invention.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 플레이트의 하나 이상의 굽힘 역학으로 설명될 수 있으며, 상기 플레이트의 하나 이상의 굽힘 역학은 본 발명에서 제시, 청구하고자 하는 구조의 설계 및 효율의 관점에 있어서 고려될 수 있다.In one embodiment of the invention, having more than one bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge, And one or more bending dynamics of the plate can be considered in terms of the design and efficiency of the structure as proposed and claimed in the present invention.
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여 구비되는 하나 이상의 곡률에 대한 변형이 영인 구조 또는 층(예를들어, 진공층, 에어층, 중 선택되는 층)을 구비할 수 있다. In one embodiment of the present invention, the transistor of the present invention comprises at least one bending deformation of at least one graphene having at least one selected from a Piezo material, a magnetic particle, and a charge, (E.g., a layer selected from among a vacuum layer, an air layer, etc.) which is a strain for at least one curvature.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 (a). 하나 이상의 곡률의 Geometry(기하학)적인 표면으로서 설명, (b). 하나 이상의 곡률의 Geometry(기하학)적인 표면으로 인하여 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 설명, 로 구성되는 상기 (a) 내지 (b) 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 일면에서 제시하는 하나 이상의 곡률의 Geometry(기하학)적인 표면은 플레이트의 하나 이상의 굽힘변형으로 설명되어질 수 있다. In one embodiment of the present invention, (a) one or more bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge, is selected. Geometry of at least one curvature surface, (b). (Fermi level) of at least one graphene due to a geometric surface of one or more curvatures. The present invention is not limited to these examples. In one embodiment of the invention, the geometry of one or more curvatures presented in one aspect may be described by one or more bending deformations of the plate.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 플레이트 이론을 통하여 하나 이상의 Geometry(기하학)으로 구비하는 하나 이상의 평면밖 변위 <u>를 구비한다. 본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은, 하나 이상의 평면밖 변위 <u>로서 설명된다. 본 발명의 한 실시예에서, 하나 이상의 평면밖 변위 <u>는 하나 이상의 곡률을 구비하는 것으로 설명된다.In one embodiment of the present invention, it is possible to have more than one bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge, Out-of-plane displacement < u > provided by the above Geometry. In one embodiment of the invention, having at least one bending deformation of one or more graphenes on top of one or more Piezo material, magnetic particles, particles having charge selected thereon, Lt; u >. In one embodiment of the invention, one or more out-of-plane displacements < u > are described as having one or more curvatures.
본 발명의 한 실시예에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 플레이트 이론을 통하여 하나 이상의 Geometry(기하학)으로 구비하는 하나 이상의 평면밖 변위 <u>를 구비한다. 본 발명의 한 실시예에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은, 하나 이상의 Geometry(기하학)으로 구비하는 하나 이상의 평면밖 변위 <u>로 설명된다. 본 발명의 한 실시예에서, 하나 이상의 평면밖 변위 <u>는 하나 이상의 곡률을 구비하는 것으로 설명된다.In one embodiment of the invention, having more than one graphene as one or more bending deformation comprises one or more out-of-plane displacements < u > provided by one or more geometries via plate theory. In one embodiment of the present invention, having more than one graphene as one or more bending deformations is described as one or more out-of-plane displacements <u> comprising as one or more geometries. In one embodiment of the invention, one or more out-of-plane displacements < u > are described as having one or more curvatures.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 그래핀의 기계적인 변형을 규칙적, 불규칙적, 중 선택되는 것으로, 3차원적으로, 하나 이상 구비하는 것으로 설명된다.In one embodiment of the present invention, having more than one bending deformation of at least one graphene on top of one or more Piezo material, magnetic particles, particles having charge, It is explained that the mechanical deformation is one of regular, irregular, and selected three dimensional.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은, 하나 이상의 굽힘변형을 구비하기 전과 비교하여, 평면으로부터 하나 이상의 공간적으로 균일하지 않은 형태를 구비하는 것을 의미할 수 있다. In one embodiment of the present invention, having at least one bending deformation of one or more graphenes on top of one or more Piezo material, magnetic particles, particles having charge selected thereon, May be meant to have one or more spatially non-uniform shapes from a plane, as compared to before.
본 발명의 한 실시예에서, 본 발명의 트랜지스터의 제조방법은 하나 이상의 평면 공정 단계들, 회로 리프트오프(liftoff) 전략, 제조 단계로부터 개별한 제조 단계에서 실시될 공간적으로 제어된 반도체 공정의 사실상 어떠한 유형, 본 발명에서 제시하는 제조방법, 중 하나 이상 선택되는 제조방법을 구비할 수 있다.In one embodiment of the present invention, the method of manufacturing a transistor of the present invention includes the steps of one or more planar process steps, a circuit liftoff strategy, a process of manufacturing substantially any of a spatially controlled semiconductor process Type, a manufacturing method proposed by the present invention, and the like.
본 발명의 한 실시예에서, 본 발명의 트랜지스터의 제조방법은 소수성영역과 친수성영역을 구분하여 캐리어 매개물로 인하여 확산되는 공정을 구비할 수 있다.
In one embodiment of the present invention, the method of manufacturing a transistor of the present invention may include a process of diffusing a hydrophobic region and a hydrophilic region to result in a carrier medium.
본 발명의 한 실시예에서, 본 발명의 제조방법은 하나 이상의 그래핀 굽힘 회로를 전사, 조립, 집적, 웨이퍼 결합 프로세스, 중 선택되는 것을 구비하는 공정 단계 중에 있어서, 하나 이상의 그래핀 굽힘 회로를 제 2 웨이퍼(예를들어, CMOS 웨이퍼)에 기계적으로 결합시키는 종래에 사용되고 있는 하나 이상의 정렬 구조와 함께 제공되는 방법을 구비할 수 있다. 본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 하나 이상의 그래핀 굽힘 회로를 전사, 조립, 집적, 웨이퍼 결합 프로세스, 중 선택되는 것을 구비하는 공정 단계 중에서 하나 이상의 그래핀 굽힘 회로(그래핀 회로)의 선택된 패턴을 정의하는 하나 이상의 그래핀 굽힘 회로와 관련된 위치 및 배향(일정한 방향으로 배열되는 것)을 유지하는데 유용하다. 본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 하나 이상의 그래핀 굽힘 회로를 제 2 웨이퍼(예를들어, CMOS 웨이퍼)에 기계적으로 결합시키는데 있어서, 하나 이상의 부분이나 요소가 어떤한 형태를 이룬 것을 의미한다.In one embodiment of the present invention, the method of manufacture of the present invention includes the step of providing at least one graphene bending circuit during a process step comprising selecting between transferring, assembling, 2 wafer (e.g., a CMOS wafer), as will be appreciated by those skilled in the art. In one embodiment of the present invention, the at least one alignment structure comprises at least one graphene bending circuit (graphene circuit) among process steps comprising selecting one or more graphene bending circuits from among transfer, assembly, integration, (Aligned in a constant direction) associated with one or more graphene bending circuits that define a selected pattern of the graphene bending circuit. In one embodiment of the present invention, one or more alignment structures are used to mechanically couple one or more graphene bending circuits to a second wafer (e.g., a CMOS wafer), wherein one or more portions or elements it means.
본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 하나 이상의 그래핀 굽힘 회로를 전사, 조립, 집적, 웨이퍼 결합 프로세스, 중 선택되는 것을 구비하는 공정 단계 중에서 하나 이상의 그래핀 굽힘 회로와 하나 이상의 CMOS 회로의 표면 접촉과 함께 하나 이상의 그래핀 굽힘 회로와 하나 이상의 CMOS 회로의 접촉(및 접착) 중에서 선택된 위치 및 배향을 유지하는데 유용하다.In one embodiment of the present invention, the at least one alignment structure includes at least one graphene bending circuit and at least one CMOS circuit among process steps comprising selecting one or more graphene bending circuits from among transfer, assembly, integration, (And adhesion) of one or more graphene bending circuits and one or more CMOS circuits together with surface contact of one or more of the CMOS circuits.
본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 하나 이상의 그래핀 굽힘 회로를 웨이퍼 결합 프로세스를 구비하는 공정 단계 중에서 제 1 웨이퍼(예를들어, 그래핀 굽힘 회로 웨이퍼)와 제 2 웨이퍼(예를들어, CMOS 웨이퍼)의 표면 접촉과 함께 제 1 웨이퍼(예를들어, 그래핀 굽힘 회로 웨이퍼)와 제 2 웨이퍼(예를들어, CMOS 웨이퍼)의 접촉(및 접착) 중에서 선택된 위치 및 배향을 유지하는데 유용하다.In one embodiment of the present invention, the at least one alignment structure includes at least one graphene bending circuit in combination with a first wafer (e.g., graphene bending circuit wafer) and a second wafer (e.g., (And adhesion) of a first wafer (e.g., a graphene bending circuit wafer) and a second wafer (e.g., a CMOS wafer) with the surface contact of the first wafer (e.g., a CMOS wafer) useful.
본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 제 1 웨이퍼(예를들어, 그래핀 굽힘 회로 웨이퍼)를 제 2 웨이퍼(예를들어, CMOS 웨이퍼)에 기계적으로 결합시키 어떠한 형상을 의미할 수 있다. 본 발명의 한 실시예에서, 하나 이상의 정렬 구조는, 제 1 웨이퍼(예를들어, 그래핀 굽힘 웨이퍼)와 제 2 웨이퍼(예를들어, CMOS 웨이퍼)가 하나 이상의 (Tetris)테트리스구조형태로 결합되는 것을 의미할 수 있다. 여기서, (Tetris)테트리스구조형태란 다양한 형태를 구비할 수 있는 정렬 구조가 제 2 웨이퍼(예를들어, CMOS 웨이퍼)에 끼워맞춰지는 형태를 의미한다. 쉽게 설명하자면 정렬 구조를 (Tetris)테트리스 게임의 퍼즐조각이라고 생각하면 이해하기가 쉽다. In one embodiment of the present invention, the one or more alignment structures may be any shape that may mechanically couple a first wafer (e.g., a graphene bend circuit wafer) to a second wafer (e.g., a CMOS wafer) have. In one embodiment of the present invention, the at least one alignment structure is configured such that a first wafer (e.g., a graphene wafer) and a second wafer (e.g., CMOS wafer) are combined in one or more (Tetris) . ≪ / RTI > Here, a (Tetris) tetris structure form means a structure in which an alignment structure having various shapes is fitted to a second wafer (for example, a CMOS wafer). It is easy to understand the alignment structure (Tetris) as a puzzle piece of a Tetris game.
본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 하나 이상의 그래핀 굽힘 회로를 기계적으로 결합시키는데 있어서(끼워맞춰지는데 있어서), 하나 이상의 부분이나 요소가 어떤한 형태를 이룬 것을 의미한다. In one embodiment of the invention, the at least one alignment structure means that at least one part or element is in one form in mechanically coupling (fitting) one or more graphene bending circuits.
본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 하나 이상의 그래핀 굽힘 회로를 기계적으로 결합시키는데 있어서(끼워맞춰지는데 있어서), 기본적으로 구리, 금, 알루미늄, 중 선택되는 것이 어떤한 형태를 이룬 것을 의미하나, 하나 이상의 그래핀 굽힘 회로를 기계적으로 결합시키는데 있어서(끼워맞춰지는데 있어서), 이에 한정되지는 않는다.In one embodiment of the present invention, one or more alignment structures are used to mechanically join (or to fit) one or more graphene bending circuits, basically of any shape selected from among copper, gold, aluminum But not limited to, mechanically coupling (engaging) one or more graphene bending circuits.
본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 전사, 조립, 집적, 웨이퍼 결합 프로세스, 중 선택되는 것을 구비하는 공정 단계 중에서 구리, 금, 알루미늄, 중 선택되는 것으로 형성된 어떤한 형태 및 상기 구리, 금, 알루미늄, 중 선택되는 것으로 형성된 어떤한 형태가 기계적으로 결합되는(끼워맞춰지는) 제 2 웨이퍼(예를들어, CMOS 웨이퍼)의 어떠한 형태를 의미할 수 있다. In one embodiment of the present invention, the one or more alignment structures may be formed in any form of copper, gold, aluminum, among the process steps comprising selecting between transfer, assembly, integration, wafer bonding processes, (E.g., a CMOS wafer) to which a shape formed of gold, aluminum, or the like is mechanically coupled (fitted).
본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 전사, 조립, 집적, 웨이퍼 결합 프로세스, 중 선택되는 것을 구비하는 공정 단계 중에서 경사지게 형성된 어떤한 형태 및 상기 경사지게 형성된 어떤한 형태가 (경사지게 형성된 곳에 끼워맞춰지는) 제 2 웨이퍼(예를들어, CMOS 웨이퍼)의 어떠한 형태를 의미할 수 있다. 일면에서 제시하는 하나 이상의 정렬 구조는 끼워맞춰지는데 있어서, 미끄러지듯이 끼워맞춰지는 좋은 형태가 될 수 있다.In one embodiment of the present invention, one or more alignment structures may be formed in any one of the process steps with inclination selected from among transfer, assembly, integration, wafer bonding process, and any one of the inclinedly formed (inclined (E. G., A CMOS wafer) that is aligned with the second wafer (e. G., Aligned). One or more alignment structures presented on one side may be a good fit for sliding fit.
본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 전사, 조립, 집적, 웨이퍼 결합 프로세스, 중 선택되는 것을 구비하는 공정 단계 중에서 경사지게 형성된 어떤한 형태 및 상기 경사지게 형성된 어떤한 형태가 (굴곡지게 형성된 곳에 끼워맞춰지는) 제 2 웨이퍼(예를들어, CMOS 웨이퍼)의 어떠한 형태를 의미할 수 있다. 일면에서 제시하는 하나 이상의 정렬 구조는 끼워맞춰지는데 있어서, 미끄러지듯이 끼워맞춰지는 좋은 형태가 될 수 있다.In one embodiment of the present invention, the one or more alignment structures may be formed in any one of the process steps with inclination selected from among transfer, assembly, integration, wafer bonding process, and any one of the inclinedly formed (E. G., A CMOS wafer) to which the first wafer (e. G., Fitted). One or more alignment structures presented on one side may be a good fit for sliding fit.
본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 하나 이상의 그래핀 굽힘 회로를 기계적으로 결합시키는데 있어서(끼워맞춰지는데 있어서), 폴리메틸메타크릴레이트(PMMA)로 어떤한 형태를 이룬 것을 의미할 수 있다. 본 발명의 한 실시예에서, 상기 폴리메틸메타크릴레이트(PMMA)로 형성된 하나 이상 정렬 구조는 하나 이상의 그래핀 굽힘 회로를 기계적으로 결합시키는 공정 이후에, 상기 하나 이상 정렬 구조를 형성한 폴리메틸메타크릴레이트(PMMA)를 용해하는 공정이 추가될 수 있다.In one embodiment of the present invention, one or more alignment structures may be meant to be some form of polymethylmethacrylate (PMMA) in mechanically coupling (fitting) one or more graphene bending circuits have. In one embodiment of the present invention, the one or more alignment structures formed of polymethylmethacrylate (PMMA) are formed after the step of mechanically bonding one or more graphene bending circuits to the polymethylmethacrylate A step of dissolving the acrylate (PMMA) may be added.
본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 전사, 조립, 집적, 웨이퍼 결합 프로세스, 중 선택되는 것을 구비하는 공정 단계 중에서 폴리메틸메타크릴레이트(PMMA)로 형성된 어떤한 형태 및 상기 폴리메틸메타크릴레이트(PMMA)로 형성된 어떤한 형태가 기계적으로 결합되는(끼워맞춰지는) 제 2 웨이퍼(예를들어, CMOS 웨이퍼)의 어떠한 형태를 의미할 수 있다. In one embodiment of the present invention, one or more alignment structures may be formed from any one form of polymethylmethacrylate (PMMA) among the process steps comprising selecting between transfer, assembly, integration, wafer bonding process, Any shape formed of a crevice (PMMA) may refer to any form of a second wafer (e.g., a CMOS wafer) to which it is mechanically coupled (fitted).
본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 웨이퍼 결합 프로세스를 구비하는 공정 단계 중에서 두 웨이퍼들의 대응하는 회로 컨택들 사이에 구비되는 구리의 어떤한 형태 및 상기 구리의 어떤한 형태가 기계적으로 결합되는(끼워맞춰지는) 제 2 웨이퍼(예를들어, CMOS 웨이퍼)의 어떠한 형태를 의미할 수 있다. In one embodiment of the present invention, one or more alignment structures may be formed between any one type of copper provided between corresponding circuit contacts of two wafers and one form of copper mechanically coupled May refer to any form of a second wafer (e.g., a CMOS wafer) that is (fitted).
본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 웨이퍼 결합 프로세스를 구비하는 공정 단계 중에서 두 웨이퍼들의 대응하는 소스와 드레인 메탈 컨택들 사이에 구비되는 구리의 어떤한 형태 및 상기 구리의 어떤한 형태가 기계적으로 결합되는(끼워맞춰지는) 제 2 웨이퍼(예를들어, CMOS 웨이퍼)의 어떠한 형태를 의미할 수 있다. In one embodiment of the present invention, the one or more alignment structures may include any one form of copper provided between the corresponding source and drain metal contacts of the two wafers during a process step comprising a wafer bonding process, May refer to any form of a second wafer (e.g., CMOS wafer) that is mechanically coupled (fitted).
본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 웨이퍼 결합 프로세스를 구비하는 공정 단계 중에서 두 웨이퍼들의 대응하는 회로 컨택들 사이에 구비되는 금, 알루미늄, 중 선택되는 것의 어떤한 형태 및 상기 금, 알루미늄, 중 선택되는 것의 어떤한 형태가 기계적으로 결합되는(끼워맞춰지는) 제 2 웨이퍼(예를들어, CMOS 웨이퍼)의 어떠한 형태를 의미할 수 있다. In one embodiment of the present invention, the one or more alignment structures may include any one of gold, aluminum, selected among the corresponding circuit contacts of the two wafers in a process step comprising a wafer bonding process, May refer to any form of a second wafer (e.g., a CMOS wafer) to which one of the selected types of mechanical connections is mechanically coupled (fitted).
본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 웨이퍼 결합 프로세스를 구비하는 공정 단계 중에서 두 웨이퍼들의 대응하는 소스와 드레인 메탈 컨택들 사이에 구비되는 금, 알루미늄, 중 선택되는 것의 어떤한 형태 및 상기 금, 알루미늄, 중 선택되는 것의 어떤한 형태가 기계적으로 결합되는(끼워맞춰지는) 제 2 웨이퍼(예를들어, CMOS 웨이퍼)의 어떠한 형태를 의미할 수 있다. In one embodiment of the present invention, the one or more alignment structures include any one of the selected gold, aluminum, and the like, provided between the corresponding source and drain metal contacts of the two wafers in the process step with the wafer bonding process, Gold, aluminum, or any other form of a second wafer (e.g., a CMOS wafer) to which a (mechanically) fitted (fitted) wafer.
본 발명에서, CMOS는 (Complementary metal-oxide-semiconductor)상보성 금속 산화물 반도체(CMOS)를 의미한다.
In the present invention, CMOS refers to a complementary metal-oxide-semiconductor (CMOS) complementary metal oxide semiconductor (CMOS).
본 발명의 한 실시예에서, 하나 이상의 그래핀은 상기 하나 이상의 그래핀의 상부에 하나 이상의 PDMS층, 액체고분자층, 엘라스토머층, 절연층, 진공층, Air층(에어층), 중 선택되는 층; 을 구비하는 것을 특징으로 한다.In one embodiment of the invention, at least one graphene is provided on top of the at least one graphene layer, wherein at least one of the PDMS layer, the liquid polymer layer, the elastomer layer, the insulating layer, the vacuum layer, the air layer ; And FIG.
본 발명의 한 실시예에서, Fermi level(페르미레벨)의 높이를 조절하는 것은 소오스전극과 연결되고 드레인전극(반도체)과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함한 형태에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것; 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, adjusting the height of the Fermi level (Fermi level) may be performed in the form of one or more graphens connected to the source electrode and having a non-coplanar plane with the drain electrode (semiconductor) With at least one bending deformation to adjust the height of the Fermi level of the at least one graphene; And FIG.
본 발명의 한 실시예에서, Fermi level(페르미레벨)의 높이를 조절하는 것은 소오스전극과 연결되고 드레인전극(금속, 도체, 전기전도성 물질, 중 선택되는 것)과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함한 형태에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것; 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, adjusting the height of the Fermi level (Fermi level) may be accomplished by one or more of the source and drain electrodes (metal, conductor, electrically conductive material, In the form including graphene, one or more graphens may be provided with one or more bending strains to control the height of the Fermi level of one or more graphenes; And FIG.
본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 접촉면적(Contact area)을 하나 이상 구비하면서, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the at least one bending deformation comprises adjusting the on / off of electricity, with one or more contact areas; And FIG.
본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, a. 접촉면적(Contact area)을 하나 이상 구비하면서, 전기의 On/Off를 조절하되, b. 연속체 역학을 도입하여 설명되는 것; 을 특징으로 한다.In one embodiment of the present invention, the at least one bending deformation comprises: a. Adjust the electricity on / off, with one or more contact areas; b. Described by introducing continuum mechanics; .
본 발명의 한 실시예에서, 굽힘변형은In one embodiment of the present invention,
a. Plate(플레이트)의 굽힘변형a. Bending deformation of plate
b. Kirchhoff-Love theory of plates(플레이트의 키르히 호프 - 사랑 이론) 형태b. Kirchhoff-Love theory of plates
c. Mindlin-Reissner theory of plates(플레이트의 민들린-라이스너 이론) 형태c. The Mindlin-Reissner theory of plates
d. Dynamics of Thin Kirchhoff plates(얇은 키르히 호프 플레이트의 역학) 형태d. Dynamics of Thin Kirchhoff plates (dynamics of thin Kirchhoff plates)
e. 곡률e. curvature
, 로 구성되는 상기 a 내지 e 중 선택되는 것을 구비하는 것; 을 특징으로 한다., And a selected from the above a to e constituted by: .
본 발명의 한 실시예에서, 굽힘변형은In one embodiment of the present invention,
a. Plate(플레이트)의 굽힘변형a. Bending deformation of plate
b. Kirchhoff-Love theory of plates(플레이트의 키르히 호프 - 사랑 이론) 형태b. Kirchhoff-Love theory of plates
c. Mindlin-Reissner theory of plates(플레이트의 민들린-라이스너 이론) 형태c. The Mindlin-Reissner theory of plates
d. 곡률d. curvature
, 로 구성되는 상기 a 내지 d 중 선택되는 것을 구비하는 것; 을 특징으로 한다., And a selected from among the above a to d constituted by: .
본 발명의 한 실시예에서, 굽힘변형은In one embodiment of the present invention,
a. Plate(플레이트)의 굽힘변형a. Bending deformation of plate
b. Mindlin-Reissner theory of plates(플레이트의 민들린-라이스너 이론) 형태b. The Mindlin-Reissner theory of plates
c. 곡률c. curvature
, 로 구성되는 상기 a 내지 c 중 선택되는 것을 구비하는 것; 을 특징으로 한다.
, A to c selected from the group consisting of: .
본 발명의 한 실시예에서, Fermi level(페르미레벨)의 높이를 조절하는 것은In one embodiment of the invention, adjusting the height of the Fermi level
a. 페르미 레벨보다 높은 곳에 그래핀을 굽힘변형시키되 전자를 동시에 제공해주면 페르미 레벨은 올라간다,a. Bending the graphene higher than the Fermi level, but providing the electrons at the same time increases the Fermi level,
b. 페르미 레벨보다 높은 곳에 그래핀을 굽힘변형시키되 전자를 동시에 제공한다,b. Bending deformation of graphene above the Fermi level but providing electrons at the same time,
c. 페르미 레벨보다 높은 곳에 그래핀을 공간적으로 굽힘변형시키되 전자를 동시에 제공한다,c. Sputtering the graphene spatially above the Fermi level, but simultaneously providing electrons,
, 로 구성되는 상기 a 내지 c 중 하나 이상 선택되는 것을 구비하는 것; 을 특징으로 한다., A to c selected from the group consisting of: .
본 발명의 한 실시예에서, 하나 이상의 굽힘변형은,In one embodiment of the present invention,
a. 하나 이상의 그래핀이 드레인전극과 하나 이상 물리적으로 접촉하지 않되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태, a. Wherein at least one graphene is not in physical contact with at least one of the drain electrodes, but is provided by adjusting the height of the Fermi level of at least one graphene,
b. 하나 이상의 그래핀이 드레인전극과 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,b. Wherein at least one graphene is provided by adjusting the height of the drain electrode and the Fermi level of the at least one graphene,
c. 하나 이상의 그래핀이 드레인전극과 하나 이상 간격조절하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,c. Wherein at least one graphene is spaced at least one distance from the drain electrode, the height of the at least one graphene being adjusted by adjusting a height of a Fermi level of the at least one graphene,
d. 하나 이상의 그래핀이 드레인전극과 하나 이상 가깝게, 인접하게 위치시키는, 근접하게, 충분히 가깝게, 중 선택되는 것을 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,d. Wherein at least one graphene is selected from one or more adjacent, close proximity, sufficiently close, and one or more graphenes, the graphen having one or more graphenes arranged to adjust the height of the fermi level of the graphene ,
e. 하나 이상의 그래핀이 표면 거칠기(surface roughness)를 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,e. Wherein at least one graphene has surface roughness and is provided by adjusting a height of a Fermi level of at least one graphene,
f. 하나 이상의 그래핀이 하나 이상의 표면 구조(Surface structure)를 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,f. Wherein at least one graphene has at least one surface structure and is provided by adjusting a height of a Fermi level of at least one graphene,
g. 하나 이상의 그래핀이 평균 표면 위치에서 하나 이상의 편차를 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,g. Wherein at least one graphene has one or more deviations at an average surface location, the shape comprising at least one graphene adjusting the height of the Fermi level,
, 로 구성되는 상기 a 내지 g 중 선택되는 것을 구비하는 것; 을 특징으로 한다., A to g selected from the group consisting of: .
본 발명의 한 실시예에서, 하나 이상의 굽힘변형은,In one embodiment of the present invention,
a. 하나 이상의 그래핀이 드레인전극과 하나 이상 물리적으로 접촉하지 않되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태, a. Wherein at least one graphene is not in physical contact with at least one of the drain electrodes, but is provided by adjusting the height of the Fermi level of at least one graphene,
b. 하나 이상의 그래핀이 드레인전극과 하나 이상 물리적으로 접촉하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태, b. Wherein at least one graphene is in physical contact with at least one of the drain electrodes, and adjusting the height of the Fermi level of the at least one graphene,
c. 하나 이상의 그래핀이 드레인전극과 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,c. Wherein at least one graphene is provided by adjusting the height of the drain electrode and the Fermi level of the at least one graphene,
d. 하나 이상의 그래핀이 드레인전극과 하나 이상 간격조절하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,d. Wherein at least one graphene is spaced at least one distance from the drain electrode, the height of the at least one graphene being adjusted by adjusting a height of a Fermi level of the at least one graphene,
e. 하나 이상의 그래핀이 드레인전극과 하나 이상 가깝게, 붙으며, 인접하게 위치시키는, 근접하게, 충분히 가깝게, 밀접하게 붙는, 중 선택되는 것을 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,e. Wherein at least one graphene is attached to one or more of the drain electrodes and adjacent to the graphenes and adjacent to the graphenes of the graphenes of the at least one graphene, And the like,
f. 하나 이상의 그래핀이 표면 거칠기(surface roughness)를 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,f. Wherein at least one graphene has surface roughness and is provided by adjusting a height of a Fermi level of at least one graphene,
g. 하나 이상의 그래핀이 하나 이상의 표면 구조(Surface structure)를 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,g. Wherein at least one graphene has at least one surface structure and is provided by adjusting a height of a Fermi level of at least one graphene,
h. 하나 이상의 그래핀이 평균 표면 위치에서 하나 이상의 편차를 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,h. Wherein at least one graphene has one or more deviations at an average surface location, the shape comprising at least one graphene adjusting the height of the Fermi level,
, 로 구성되는 상기 a 내지 h 중 선택되는 것을 구비하는 것; 을 특징으로 한다., A to h selected from the group consisting of: .
본 발명의 한 실시예에서, 하나 이상의 굽힘변형은,In one embodiment of the present invention,
a. 하나 이상의 그래핀이 드레인전극과 하나 이상 물리적으로 접촉하지 않되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태, a. Wherein at least one graphene is not in physical contact with at least one of the drain electrodes, but is provided by adjusting the height of the Fermi level of at least one graphene,
b. 하나 이상의 그래핀이 드레인전극과 하나 이상 물리적으로 접촉하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태, b. Wherein at least one graphene is in physical contact with at least one of the drain electrodes, and adjusting the height of the Fermi level of the at least one graphene,
c. 하나 이상의 그래핀이 드레인전극과 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,c. Wherein at least one graphene is provided by adjusting the height of the drain electrode and the Fermi level of the at least one graphene,
d. 하나 이상의 그래핀이 드레인전극과 하나 이상 간격조절하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,d. Wherein at least one graphene is spaced at least one distance from the drain electrode, the height of the at least one graphene being adjusted by adjusting a height of a Fermi level of the at least one graphene,
e. 하나 이상의 그래핀이 드레인전극과 하나 이상 가깝게, 붙으며, 인접하게 위치시키는, 근접하게, 충분히 가깝게, 밀접하게 붙는, 중 선택되는 것을 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,e. Wherein at least one graphene is attached to one or more of the drain electrodes and adjacent to the graphenes and adjacent to the graphenes of the graphenes of the at least one graphene, And the like,
f. 하나 이상의 그래핀이 하나 이상의 표면 구조(Surface structure)를 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,f. Wherein at least one graphene has at least one surface structure and is provided by adjusting a height of a Fermi level of at least one graphene,
g. 하나 이상의 그래핀이 평균 표면 위치에서 하나 이상의 편차를 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,g. Wherein at least one graphene has one or more deviations at an average surface location, the shape comprising at least one graphene adjusting the height of the Fermi level,
, 로 구성되는 상기 a 내지 g 중 선택되는 것을 구비하는 것; 을 특징으로 한다., A to g selected from the group consisting of: .
본 발명의 한 실시예에서, 하나 이상의 굽힘변형은,In one embodiment of the present invention,
a. 하나 이상의 그래핀이 드레인전극과 하나 이상 물리적으로 접촉하지 않되, 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계, a. Wherein at least one graphene is not in physical contact with at least one of the drain electrodes, but electrons are moved from the at least one graphene to the drain electrode,
b. 하나 이상의 그래핀이 드레인전극과 하나 이상 물리적으로 접촉하되, 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계, b. Wherein at least one graphene is in physical contact with at least one drain electrode, the electrons moving from the at least one graphene to the drain electrode,
c. 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계,c. Moving electrons from the at least one graphene to the drain electrode,
d. 하나 이상의 그래핀이 드레인전극과 하나 이상 간격조절하되, 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계,d. One or more graphenes are spaced one or more apart from the drain electrode, wherein electrons are moved from the at least one graphene to the drain electrode,
e. 하나 이상의 그래핀이 드레인전극과 하나 이상 가깝게, 붙으며, 인접하게 위치시키는, 근접하게, 충분히 가깝게, 밀접하게 붙는, 중 선택되는 것을 구비하되, 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계,e. Wherein at least one graphene is attached to one or more of the drain electrodes and one of the graphenes adheres closely, closely adjacent, closely close, closely attached, wherein electrons move from one or more graphene to the drain electrode ,
f. 하나 이상의 그래핀이 하나 이상의 표면 구조(Surface structure)를 구비하되, 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계,f. Wherein at least one graphene has at least one surface structure, wherein electrons are moved from the at least one graphene to the drain electrode,
g. 하나 이상의 그래핀이 평균 표면 위치에서 하나 이상의 편차를 구비하되, 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계,g. One or more graphenes having one or more deviations at an average surface location, the electrons moving from one or more graphenes to a drain electrode,
h. 하나 이상의 그래핀이 표면 거칠기(surface roughness)를 구비하되, 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계,h. Wherein at least one graphene has surface roughness, wherein electrons are moved from one or more graphenes to a drain electrode,
, 로 구성되는 상기 a 내지 h 중 선택되는 것을 구비하는 것; 을 특징으로 한다., A to h selected from the group consisting of: .
본 발명의 한 실시예에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은, 하나 이상의 그래핀의 하나 이상의 평면밖 변위<u>를 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태; 를 구비하는 것을 특징으로 한다.In one embodiment of the present invention, providing more than one graphene with more than one bending deformation comprises providing at least one out-of-plane displacement < u > of one or more graphenes, wherein a Fermi level To adjust the height of the body. And a control unit.
본 발명의 한 실시예에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은, 하나 이상의 곡률을 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태; 를 구비하는 것을 특징으로 한다.In one embodiment of the present invention, having at least one graphene as at least one bending deformation comprises a shape having at least one curvature, the height being adjusted by adjusting a height of a Fermi level of at least one graphene; And a control unit.
본 발명의 한 실시예에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은, 파 형태를 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태; 를 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the one or more graphens having at least one bending deformation may have a wave shape, the shape comprising at least one graphene adjusting the height of the Fermi level (Fermi level); And a control unit.
본 발명의 한 실시예에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은, 하나 이상의 공간적인 변형을 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태; 를 구비하는 것을 특징으로 한다.In one embodiment of the present invention, having more than one graphene as one or more bending deformation comprises providing at least one spatial deformation, wherein the at least one graphen is configured to adjust the height of the Fermi level of the at least one graphene shape; And a control unit.
본 발명의 한 실시예에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은, 하나 이상의 Plate(플레이트)의 굽힘변형을 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태; 를 구비하는 것을 특징으로 한다.In one embodiment of the present invention, providing more than one graphene with more than one bending deformation comprises providing a bending deformation of at least one plate, wherein the bending deformation of at least one graphene is controlled by adjusting a height of a Fermi level of the at least one graphene ; And a control unit.
본 발명의 한 실시예에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은, 동적 Plate(플레이트)의 굽힘변형을 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태; 를 구비하는 것을 특징으로 한다.
In one embodiment of the present invention, having at least one graphene as at least one bending deformation comprises providing a bending deformation of the dynamic plate, wherein the bending deformation of the at least one graphen is controlled by adjusting the height of the Fermi level of the at least one graphene ; And a control unit.
본 발명의 한 실시예에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은, 하나 이상의 그래핀의 하나 이상의 평면밖 변위<u>를 구비하되, 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계; 를 구비하는 것을 특징으로 한다.In one embodiment of the present invention, providing more than one graphene with more than one bending deformation comprises providing at least one out-of-plane displacement < u > of one or more graphenes, wherein electrons move from one or more graphenes to the drain electrode ; And a control unit.
본 발명의 한 실시예에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은, 하나 이상의 곡률을 구비하되, 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계; 를 구비하는 것을 특징으로 한다.In one embodiment of the invention, the step of providing at least one graphene with at least one bending deformation comprises the steps of: moving at least one curvature from the at least one graphene to the drain electrode; And a control unit.
본 발명의 한 실시예에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은, 파 형태를 구비하되, 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계; 를 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the step of providing at least one graphene with at least one bending deformation comprises the steps of: transferring electrons from the at least one graphene to the drain electrode; And a control unit.
본 발명의 한 실시예에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은, 하나 이상의 공간적인 변형을 구비하되, 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계; 를 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the step of providing at least one graphene with at least one bending deformation comprises the steps of: transferring electrons from one or more graphene to the drain electrode, with at least one spatial deformation; And a control unit.
본 발명의 한 실시예에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은, 하나 이상의 Plate(플레이트)의 굽힘변형을 구비하되, 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계; 를 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the step of providing at least one graphene with at least one bending deformation comprises the steps of: transferring electrons from the at least one graphene to the drain electrode with a bending deformation of at least one plate; And a control unit.
본 발명의 한 실시예에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은, 동적 Plate(플레이트)의 굽힘변형을 구비하되, 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계; 를 구비하는 것을 특징으로 한다.
In one embodiment of the invention, the step of providing at least one graphene with at least one bending deformation includes the step of moving the electron from the at least one graphene to the drain electrode with a bending deformation of the dynamic plate. And a control unit.
본 발명의 한 실시예에서, Fermi level(페르미레벨)의 높이를 조절하는 것은, 하나 이상의 그래핀의 하나 이상의 평면밖 변위<u>로서 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태; 를 구비하는 것을 특징으로 한다.In one embodiment of the invention, adjusting the height of the Fermi level adjusts the height of the Fermi level of one or more grapins as one or more out-of-plane displacements < u >; And a control unit.
본 발명의 한 실시예에서, Fermi level(페르미레벨)의 높이를 조절하는 것은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되, 하나 이상의 그래핀이 드레인전극과 절연층에서 전자 터널링으로 연결되는 것; 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the adjustment of the height of the Fermi level (Fermi level) may be performed in the form of one or more graphene and drain electrodes having a non-coplanar plane and an insulating layer therebetween, One or more bending deformation of the insulating layer, wherein at least one graphene is connected to the drain electrode and the insulating layer by electron tunneling; And FIG.
본 발명의 한 실시예에서, Fermi level(페르미레벨)의 높이를 조절하는 것은, 하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서, 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되, 하나 이상의 그래핀이 드레인전극과 섬 전극에서 전자 터널링으로 연결되는 것; 을 구비하는 것을 특징으로 한다.
In one embodiment of the present invention, the height of the Fermi level (Fermi level) is controlled by connecting two electrodes, one of which is composed of a drain electrode connected to a common island electrode through a tunnel junction, At least one graphene and an insulating layer in at least one bending deformation, wherein at least one graphene is connected to the drain electrode and the island electrode by electron tunneling; And FIG.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는, 하나 이상의 그래핀의 상부에 PDMS층, 액체고분자층, 엘라스토머층, 절연층, 진공층, Air층(에어층), 중 선택되는 층을 구비하며, 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.In one embodiment of the present invention, a transistor with one or more bending deformation of graphene to control the electrical on / off of the graphene comprises a PDMS layer, a liquid polymer layer, an elastomer layer, an insulating layer, a vacuum Layer, an air layer (air layer), and having at least one bending deformation of at least one graphene to control electricity on / off; And at least one bending deformation of the graphene to control on / off of electricity.
본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 상기 하나 이상의 그래핀의 상부에 PDMS층, 액체고분자층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 진공층, Air층(에어층), 중 선택되는 층이 구비되는 다층상태에서 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다. 본 발명의 한 실시예에서, 일면에서 제시하는 하나 이상의 그래핀과 상기 하나 이상의 그래핀 상부에 PDMS층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 층이 구비되는 다층상태를 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 영률(Young's modulus)로 구비된다.In one embodiment of the present invention, the present invention relates to a method of forming a magnetic field, wherein at least one of Piezo (piezo) material, magnetic particle, charged particle, provided below the at least one graphene, A layer comprising a PDMS layer, a liquid polymer layer, an elastomer layer, a layer having a Young's modulus, an insulating layer, a vacuum layer, and an air layer (not shown) are formed on the at least one graphene and the at least one graphene, Air layer) is provided in at least one of the graphenes, and at least one graphene is provided in at least one bending deformation to control on / off of electricity, and at least one graphen between the at least one graphene and the drain electrode Having at least one bending deformation to adjust the electrical On / Off; And at least one bending deformation of the graphene to control on / off of electricity. In one embodiment of the present invention, one or more graphenes present on one side and a layer selected from a PDMS layer, an elastomer layer, a layer having a Young's modulus, and an insulating layer are provided on the one or more graphenes It is preferable that at least one bending deformation is provided with at least one Young's modulus.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,In one embodiment of the present invention, a transistor having on / off of electricity with one or more bending deformation of graphene,
a. 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하되, a. At least one graphene is provided with at least one bending deformation,
b. 상기 하나 이상의 굽힘변형은 하나의 층, 다층상태, 중 선택되는 층의 상태로 하나 이상의 영률(Young's modulus)로 구비되며, b. Wherein the at least one bending deformation is provided in at least one Young's modulus in a state of a layer selected from one layer, a multilayer state,
c. 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여 전기의 On/Off를 조절하는 것; 을c. Providing at least one graphene with at least one bending deformation to control electricity on / off; of
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.The graphene has a bending deformation of at least one of the graphene grains.
본 발명의 한 실시예에서, 본 발명은 본 발명에서 구비되는 하나 이상의 그래핀의 상부, 하부, 중 하나 이상 선택되는 위치에 하나 이상의 낮은 영률(Young's modulus)을 구비하는 층; 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the present invention provides a layer having at least one Young's modulus at a selected position of at least one of top, bottom, and at least one graphene of the present invention; And FIG.
본 발명의 한 실시예에서, 본 발명은 본 발명에서 구비되는 하나 이상의 그래핀의 상부에 PDMS층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 층; 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the present invention provides a method of manufacturing a semiconductor device, comprising: depositing a PDMS layer, an elastomer layer, a layer having a Young's modulus, an insulating layer, And FIG.
본 발명의 한 실시예에서, 본 발명은 본 발명에서 구비되는 하나 이상의 그래핀의 하부에 PDMS층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 층; 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the present invention provides a PDMS layer, an elastomer layer, a layer having a Young's modulus, an insulating layer, a layer selected from the group consisting of a PDMS layer, a Young's modulus layer, And FIG.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,In one embodiment of the present invention, a transistor having on / off of electricity with one or more bending deformation of graphene,
a. 하나 이상의 자성입자가 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하되, a. Wherein at least one magnetic particle has at least one graphene as at least one bending deformation,
b. 상기 하나 이상의 자성입자는 하나 이상의 Magnet(자석), 나노 Magnet(자석) 입자, Magnet(자석) 성질을 구비하는 합성물질, 중 선택되는 것이며,b. Wherein the at least one magnetic particle is selected from one or more of a magnet, a nano-magnet particle, a magnet material,
c. 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여 전기의 On/Off를 조절하는 것; 을c. Providing at least one graphene with at least one bending deformation to control electricity on / off; of
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.The graphene has a bending deformation of at least one of the graphene grains.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터에 있어서, 하나 이상의 그래핀의 하나 이상의 굽힘변형은, 접촉면적(Contact area)을 하나 이상 구비하면서, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.In one embodiment of the present invention, in a transistor having one or more bending deformation of graphene to control the electrical on / off, the at least one bending deformation of the at least one graphene may comprise at least one contact area, Controlling the electricity on / off while having it; And at least one bending deformation of the graphene to control on / off of electricity.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터에 있어서, 하나 이상의 그래핀의 하나 이상의 굽힘변형은, In one embodiment of the present invention, in a transistor with on / off control of electricity with at least one bending deformation of graphene, at least one bending deformation of at least one graphene,
a. 접촉면적(Contact area)을 하나 이상 구비하면서, 전기의 On/Off를 조절하되, 연속체 역학이 구비되어 설명되며,a. It is described that there is at least one contact area, and electric on / off is controlled, but continuum mechanics is provided,
b. 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 전기의 On/Off를 조절하는 것; 을 b. Adjusting the electrical On / Off by adjusting the height of the Fermi level of one or more graphenes; of
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.
The graphene has a bending deformation of at least one of the graphene grains.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터에 있어서, 상기 굽힘변형은In one embodiment of the present invention, in a transistor having on / off of electricity with at least one bending deformation of graphene, the bending deformation
a. Plate(플레이트)의 굽힘변형a. Bending deformation of plate
b. Kirchhoff-Love theory of plates(플레이트의 키르히 호프 - 사랑 이론) 형태b. Kirchhoff-Love theory of plates
c. Mindlin-Reissner theory of plates(플레이트의 민들린-라이스너 이론) 형태c. The Mindlin-Reissner theory of plates
d. Dynamics of Thin Kirchhoff plates(얇은 키르히 호프 플레이트의 역학) 형태d. Dynamics of Thin Kirchhoff plates (dynamics of thin Kirchhoff plates)
e. 곡률e. curvature
, 로 구성되는 상기 a 내지 e 중 선택되는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다., ≪ / RTI > And at least one bending deformation of the graphene to control on / off of electricity.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는, 대기 전력 문제를 해결하는데 있어서, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 한다.
In one embodiment of the present invention, a transistor with on / off control of electricity with at least one bending deformation of graphene, in solving the standby power problem, is characterized in that one or more graphene and drain electrodes have non- In one form, one selected from among at least one Piezo material, a magnetic particle, and a charge, provided in the lower portion of at least one graphene is selected from a voltage of a barrier adjustment circuit intersecting the circuit of the at least one graphene One or more graphenes may be provided as one or more bending deformation to control the electricity on / off, b. Adjusting the height of the Fermi level of one or more graphenes between the at least one graphene and the drain electrode to adjust the electrical On / Off; And FIG.
본 발명의 한 실시예에서, 전하를갖는입자는 내향플러렌(Endohedral fullerene), 양전하입자, 음전하입자, 중 선택되는 것을 의미할 수 있다.In one embodiment of the present invention, the particles having charge may be selected from among endohedral fullerenes, positively charged particles, negatively charged particles.
본 발명의 한 실시예에서, 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 굽힘변형이라고 설명될 수 있지만, 그래핀의 하나 이상의 굽힘변형되는 끝단부 또는 그래핀의 하나 이상의 굽힘변형되는 형태의 가장높은위치를 '그래핀을 하나 이상의 위치이동으로 구비한다'라고 설명할 수도 있다.In one embodiment of the present invention, having graphene as one or more bending deformation can be described as a bending deformation, but it is preferred that at least one bend deformed end of graphene or the highest The position may be described as 'having graphen as one or more position movements'.
본 발명의 한 실시예에서, 본 발명의 그래핀 굽힘 회로의 구성은 전압계로 측정이 가능하다.In one embodiment of the present invention, the configuration of the graphene bending circuit of the present invention can be measured with a voltmeter.
본 발명의 한 실시예에서, 그래핀의 하부에는 PDMS층, 엘라스토머층, 절연층, 중 선택되는 층이 구비되어(예를들어, 절연을 위한), 다층상태로 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 하나 이상의 굽힘변형을 구비할 수 있다.In one embodiment of the present invention, a layer selected from among a PDMS layer, an elastomer layer, and an insulating layer is provided underneath the graphene (e.g., for insulation) to form a multi- Magnetic particles, particles having electric charges, or the like may be provided with at least one bending deformation.
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 하나 이상의 그래핀의 상부에 PDMS층, 엘라스토머층, 절연층, 중 선택되는 것을 구비하고, Air층(에어층)을 구비하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여 전기의 On/Off를 조절하는 것을 구비한다. 예를들어, 상기 일면에서 제시하는 설명은 Air층(에어층)과 엘라스토머층이 하나 이상의 그래핀의 상부에 동시에 구비될 수 있음을 의미한다.In one embodiment of the present invention, the transistor of the present invention comprises at least one of a PDMS layer, an elastomer layer, and an insulating layer on top of at least one graphene, and an air layer (air layer) Is provided with at least one bending deformation to adjust the electric on / off. For example, the description provided in the foregoing description means that the air layer (air layer) and the elastomer layer can be simultaneously provided on top of one or more graphenes.
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 하나 이상의 그래핀의 상부에 PDMS층, 엘라스토머층, 절연층, 중 선택되는 것을 구비하고, 진공층을 구비하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여 전기의 On/Off를 조절하는 것을 구비한다. 예를들어, 상기 일면에서 제시하는 설명은 진공층과 엘라스토머층이 하나 이상의 그래핀의 상부에 동시에 구비될 수 있음을 의미한다.
In one embodiment of the present invention, the transistor of the present invention comprises at least one of a PDMS layer, an elastomer layer, an insulating layer, on top of at least one graphene, and a vacuum layer, And adjusting the on / off of electricity. For example, the description provided in this aspect implies that a vacuum layer and an elastomer layer may be simultaneously provided on top of one or more graphenes.
본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부, 하부, 중 하나 이상 선택되는 위치에 하나 이상의 PDMS층, 엘라스토머층, 절연층, 낮은 영률(Young's modulus)을 구비하는 층, 중 선택되는 층을 구비하는 것은 하나 이상의 그래핀의 하나 이상의 굽힘변형이후, 하나 이상의 그래핀의 탄성회복을 돕기위하여 하나 이상의 그래핀의 상부, 하부, 중 하나 이상 선택되는 위치에 하나 이상의 PDMS층, 엘라스토머층, 절연층, 낮은 영률(Young's modulus)을 구비하는 층, 중 선택되는 층이 부분적으로만 구비되는 것을 의미할 수 있다. 상기 부분적으로만 구비되는 것은 하나 이상의 그래핀의 하나 이상의 굽힘변형이후, 하나 이상의 그래핀의 탄성회복을 돕기위한 최적의 위치에 하나 이상의 PDMS층, 엘라스토머층, 절연층, 낮은 영률(Young's modulus)을 구비하는 층, 중 선택되는 층이 부분적으로 구비되는 것을 의미한다.
In one embodiment of the invention, one or more PDMS layers, an elastomeric layer, an insulating layer, a layer having a Young's modulus at a selected location of one or more of at least one of the graphenes, Comprising at least one PDMS layer, at least one PDMS layer, an elastomeric layer, an insulating layer, and / or a plurality of layers, at least one of the top, bottom, and at least one of the graphenes to assist elastic recovery of the at least one graphene after at least one bending deformation of the at least one graphene. Layer having a high Young's modulus, and a layer having a Young's modulus. The partially only comprise at least one PDMS layer, an elastomeric layer, an insulating layer, a Young's modulus at an optimal position to assist elastic recovery of the at least one graphene after at least one bending deformation of the at least one graphene A layer to be selected from among the layers provided is partially provided.
본 발명의 한 실시예에서, 본 발명의 그래핀은 이중층 그래핀을 의미하거나, 다층 그래핀(멀티층 그래핀)을 의미할 수 있다.In one embodiment of the present invention, the graphene of the present invention means double layer graphene or may mean multi layer graphene (multi layer graphene).
본 발명의 한 실시예에서, 본 발명의 그래핀은 단결정 그래핀 또는 다결정 그래핀을 의미할 수 있다.In one embodiment of the present invention, the graphene of the present invention may mean monocrystalline grains or polycrystalline graphenes.
본 발명의 한 실시예에서, 본 발명은 본 발명에서 제시되는 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 주어질 때마다 상기 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태를 의미하는 것으로 해석할 수 있다. 물론, 도면에서도 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 주어질 때마다 상기 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다. 본 발명의 한 실시예에서, 상기 절연층(초박막, 박막, 중 선택되는 것)은 PDMS층을 의미할 수 있다. In one embodiment of the present invention, the present invention provides a magnetic recording medium comprising at least one Piezo material, at least one magnetic material, at least one Piezo material, a magnetic particle, , Particles having electric charge, and an insulating layer (ultra thin film, thin film, or the like) are provided on top of the selected particles. Of course, also in the figures, at least one Piezo substance, a magnetic particle, a particle having a charge, an upper part of the selected one of the above-mentioned one or more Piezo (piezoe) material, a magnetic particle, Can be interpreted to mean a state in which an insulating layer (ultra thin film, thin film, or the like) is provided together (though not shown in the drawing - for easy understanding of the drawings). In one embodiment of the present invention, the insulating layer (ultra thin film, thin film selected) may mean a PDMS layer.
본 발명의 한 실시예에서, PDMS층은 수십 nm ~ 13 마이크로미터의 두께를 구비할 수 있으나, 이에 한정되지는 않는다.In one embodiment of the present invention, the PDMS layer may have a thickness of several tens of nanometers to thirteen micrometers, but is not limited thereto.
본 발명의 한 실시예에서, 초박막, 박막, 절연층, 중 선택되는 것은 낮은 영률(Young's modulus)을 구비하는 층을 의미할 수 있다.In one embodiment of the present invention, the ultra thin film, the thin film, and the insulating layer may be selected to have a low Young's modulus.
본 발명의 한 실시예에서, 본 발명은 본 발명에서 제시되는 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 주어질 때마다, 상기 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된 것을 의미할 수 있되, 상기 절연층(초박막, 박막, 중 선택되는 것)은, 노광과 현상을 포함하는 공정을 수행하여 본 발명에서 제시하는 그래핀 굽힘 회로의 필요부분에만 구비된 절연층(초박막, 박막, 중 선택되는 것)을 의미할 수 있다.In one embodiment of the present invention, the present invention is characterized in that each time one or more of the Piezo, Magnetic, and Charge particles presented in the present invention is selected, the at least one Piezo material, (Ultra-thin film, thin film, or the like) may be provided on the upper surface of the insulating layer (particles selected from particles, particles having electric charges). The insulating layer (Ultra thin film, thin film, or the like) provided only in a necessary part of the graphene bending circuit proposed in the present invention by performing the process including the development and the development.
본 발명의 한 실시예에서, 본 발명에서 제시되는 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 구비되는 절연층(초박막, 박막, 중 선택되는 것)은, 노광과 현상을 포함하는 공정을 수행하여 본 발명에서 제시하는 그래핀 굽힘 회로의 필요부분에만 구비된 절연층(초박막, 박막, 중 선택되는 것)을 의미할 수 있다.In one embodiment of the present invention, the insulating layer (ultra thin film, thin film) selected from among at least one of Piezo material, magnetic particle, charge, , An insulating layer (ultra thin film, thin film, or the like) provided only in a necessary portion of the graphene bending circuit proposed in the present invention by performing a process including exposure and development.
본 발명의 한 실시예에서, 초박막, 박막, 절연층, 중 선택되는 것은 10 마이크로미터 이하, 1 마이크로미터 이하, 중 선택되는 두께를 구비할 수 있다.
In one embodiment of the present invention, one selected from the ultra thin film, the thin film, and the insulating layer may have a thickness selected from 10 micrometers or less, 1 micrometer or less.
본 발명의 한 실시예에서, 본 발명의 제조방법은 기술적으로 유사성을 갖는 제조방법을 포함하는 것으로 의미될 수 있다. 예를들어, 증착은 열 ALD(thermal atomic layer deposition(열 원자 층 증착)), 열 CVD(thermal chemical vapor deposition(열 화학적 기상 증착)), 증발(evaporation)공정, 기상 증착 공정(chemical vapor deposition, CVD), 개시 화학 증착 공정(Initiated Chemical Vapor Deposition, iCVD), Atomic layer deposition(원자층증착), 촉매화학기상증착(catalytic chemical vapor deposition (CCVD)), 전자빔 증착(e-beam evaporation), 전기화학적 증착, PECVD(Plasma Enhanced Chemical Vapor Deposition(플라즈마 화학 기상 증착)), LPCVD(Low Pressure Chemical Vapor Deposition(저압 화학 기상 증착)), 중 선택되는 증착을 의미할 수 있다.
In one embodiment of the present invention, the manufacturing method of the present invention can be considered to include a manufacturing method having technological similarity. For example, the deposition may be performed using thermal ALD (thermal atomic layer deposition), thermal CVD (vapor deposition), evaporation, chemical vapor deposition, (CVD), Initiated Chemical Vapor Deposition (iCVD), Atomic layer deposition, catalytic chemical vapor deposition (CCVD), e-beam evaporation, Deposition, PECVD (Plasma Enhanced Chemical Vapor Deposition), or LPCVD (Low Pressure Chemical Vapor Deposition).
본 발명의 한 실시예에서, 본 발명은 절연층 또는 초박막, 박막, 증착막, 중 선택되는 것을 구비하는데 있어서, 그래핀에 손상을 줄 수 있는 플라즈마를 사용하지 않는 공정, 예를들어, 열 ALD(thermal atomic layer deposition(열 원자 층 증착)), 열 CVD(thermal chemical vapor deposition(열 화학적 기상 증착)), 증발(evaporation)공정, 기상 증착 공정(chemical vapor deposition, CVD), 개시 화학 증착 공정(Initiated Chemical Vapor Deposition, iCVD), 전자빔 증착(e-beam evaporation), 중 선택되는 공정을 이용할 수 있다. 본 발명의 한 실시예에서, 상기 절연층 또는 초박막, 박막, 증착막, 중 선택되는 것의 형성 온도는, 예를들어, 100∼400℃ 정도일 수 있다. In one embodiment of the present invention, the present invention provides a process that does not use plasma that can damage graphene, for example, a thermal ALD thermal atomic layer deposition), thermal CVD (vapor deposition), evaporation, chemical vapor deposition (CVD), initiated chemical vapor deposition Chemical Vapor Deposition (iCVD), e-beam evaporation, or the like. In one embodiment of the present invention, the formation temperature of the insulating layer, ultra thin film, thin film, or vapor deposition film may be, for example, about 100 to 400 캜.
본 발명의 한 실시예에서, 개시 화학 증착 공정(Initiated Chemical Vapor Deposition, iCVD)은 용매를 사용하지 않는 공정으로서, 고분자 박막의 순도를 크게 개선할 수 있다.In one embodiment of the present invention, Initiated Chemical Vapor Deposition (iCVD) is a solvent-free process that can significantly improve the purity of the polymer thin film.
본 발명의 한 실시예에서, 그래핀은 플라즈마에 약하기 때문에, 게이트전극(교차되는 회로-장벽조정회로)과 소오스전극(그래핀이 연결되는 전기전도성 물질) 및 드레인전극(전기전도성 물질)을 형성할 때, 플라즈마를 사용하지 않는 증착 방법, 예컨대, 열 ALD(thermal atomic layer deposition(열 원자 층 증착)), 열 CVD(thermal chemical vapor deposition(열 화학적 기상 증착)), 기상 증착 공정(chemical vapor deposition, CVD), 증발(evaporation)공정, 전자빔 증착(e-beam evaporation), 중 선택되는 제조방법이 사용될 수 있다. 또한, 게이트전극(교차되는 회로-장벽조정회로)과 소오스전극(그래핀이 연결되는 전기전도성 물질) 및 드레인전극(전기전도성 물질)을 형성하기 위한 패터닝 공정에서도 플라즈마를 사용하지 않는 방법, 예컨대, 습식 식각(wet etch) 또는 리프트-오프(lift-off) 공정 등이 사용될 수 있다. In one embodiment of the present invention, since graphene is weak to plasma, it forms a gate electrode (an intersecting circuit-barrier adjustment circuit) and a source electrode (an electroconductive material to which graphene is connected) and a drain electrode (an electroconductive material) (Thermal atomic layer deposition), thermal CVD (thermal chemical vapor deposition), chemical vapor deposition (CVD), and the like. , CVD), an evaporation process, and an e-beam evaporation process may be used. In a patterning process for forming a gate electrode (an intersecting circuit-barrier adjusting circuit) and a source electrode (an electroconductive material to which a graphen is connected) and a drain electrode (an electroconductive material), a method not using plasma, A wet etch process or a lift-off process may be used.
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 하나 이상의 그래핀 상부에 구비된 층(예를들어, 진공층, 에어층, 진공층/절연층, 에어층/절연층, 절연층/절연층, 중 선택되는 것) 상부에 게이트전극(교차되는 회로-장벽조정회로)을 형성할 수 있다. 또는 (a). 소오스전극(그래핀이 연결되는 전기전도성 물질), 및 (b). 하나 이상의 그래핀과 물리적 간격을 구비하며, 비동일한 평면을 구비하는 드레인전극(전기전도성 물질)을 측면에 형성, 및 (c). 하나 이상의 그래핀의 상부에 예를들어, 진공층, 에어층, 진공층/절연층, 에어층/절연층, 절연층/절연층, 중 선택되는 것을 구비하고, 상기 (a), (b), (c)의 구조의 상부에 게이트전극(교차되는 회로-장벽조정회로)이 형성될 수 있다. 게이트전극(교차되는 회로-장벽조정회로), 드레인전극(전기전도성 물질), 소오스전극(그래핀이 연결되는 전기전도성 물질), 중 하나 이상 선택되는 것은 금속이나 금속화합물로 형성할 수 있다. 상기 금속은 예컨대, Au, Cu, Ni, 등으로 구성된 그룹에서 선택된 적어도 하나를 포함할 수 있고, 단층 또는 다층 구조로 형성될 수 있다. 상기 금속화합물은, 예컨대, 도전성 금속산화물 또는 금속합금일 수 있다. 본 발명의 한 실시예에서, 게이트전극(교차되는 회로-장벽조정회로)은 하나 이상의 그래핀을 포함할 수도 있다. 또한, 본 발명의 한 실시예에서, 드레인전극(전기전도성 물질)도 하나 이상의 그래핀을 포함할 수 있다. 또한, 본 발명의 한 실시예에서, 소오스전극(그래핀이 연결되는 전기전도성 물질)도 하나 이상의 그래핀을 포함할 수 있다. 본 발명의 한 실시예에서, 소오스전극(그래핀이 연결되는 전기전도성 물질) 및 드레인전극(전기전도성 물질)은 동일한 물질로 형성하거나, 다른물질로 형성할 수 있다. 본 발명의 한 실시예에서, 소오스전극(그래핀이 연결되는 전기전도성 물질) 및 드레인전극(전기전도성 물질)은 게이트전극(교차되는 회로-장벽조정회로)과 동일한 물질로 형성하거나, 다른물질로 형성할 수 있다.In one embodiment of the present invention, the transistor of the present invention includes a layer (e.g., a vacuum layer, an air layer, a vacuum layer / an insulating layer, an air layer / an insulating layer, , A gate electrode (an intersecting circuit-barrier adjustment circuit) can be formed on top of the gate electrode. Or (a). Source electrode (electroconductive material to which graphene is connected), and (b). (C) forming a drain electrode (electrically conductive material) having non-identical planes on the side, having physical spacing with at least one graphene; (A), (b) and (c) are provided on one or more graphenes, for example, a vacuum layer, an air layer, a vacuum layer / insulating layer, an air layer / insulating layer, , a gate electrode (crossed circuit-barrier adjustment circuit) may be formed on the structure of (c). The selection of one or more of a gate electrode (intersecting circuit-barrier adjustment circuit), a drain electrode (electrically conductive material), and a source electrode (electroconductive material to which graphene is connected) may be formed of a metal or a metal compound. The metal may include at least one selected from the group consisting of Au, Cu, Ni, and the like, and may be formed into a single layer or a multi-layer structure. The metal compound may be, for example, a conductive metal oxide or a metal alloy. In one embodiment of the invention, the gate electrode (intersecting circuit-barrier regulating circuit) may comprise one or more graphenes. Further, in one embodiment of the present invention, the drain electrode (electrically conductive material) may also include one or more graphenes. Further, in one embodiment of the present invention, the source electrode (the electroconductive material to which the graphene is connected) may also include one or more graphenes. In one embodiment of the present invention, the source electrode (the electroconductive material to which the graphene is connected) and the drain electrode (the electroconductive material) may be formed of the same material or formed of different materials. In an embodiment of the present invention, the source electrode (the electroconductive material to which the graphene is connected) and the drain electrode (the electrically conductive material) may be formed of the same material as the gate electrode (crossed circuit- .
본 발명의 한 실시예에서, 드레인전극(전기전도성 물질)은 본 발명에서 구비되는 하나 이상의 그래핀층의 상부에 물리적 간격을 구비하며 하나 이상의 그래핀층의 전체면적에 비교하여 부분적으로 구비될 수 있다. 일면에서 제시하는 '물리적 간격'이란, (a). 공간적으로 떨어져 있는 사이, (b). 어떠한 것으로 채워져 있는 상태에서 떨어져 있는 사이, 로 구성되는 상기 (a) 내지 (b) 중 선택되는 것을 구비하는 것을 의미한다.In one embodiment of the present invention, the drain electrode (electrically conductive material) may have physical spacing on the top of one or more graphene layers provided in the present invention and partially be compared with the entire area of one or more graphene layers. The 'physical spacing' presented on one side means (a). Spacially distant, (b). (A) to (b) consisting of a space filled with something and a space apart from the filled space.
본 발명의 한 실시예에서, (절연층 및 상기 절연층 상부에 구비되는 섬 전극 및 상기 섬 전극 측면(드레인쪽)에 구비되는 터널접합)은 본 발명에서 구비되는 하나 이상의 그래핀층의 상부에 구비되되, 하나 이상의 그래핀층의 전체면적에 비교하여 부분적으로 구비될 수 있다. 본 발명의 한 실시예에서, 상기 절연층은 절연층이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유 공간(예를들어, 진공공간, 에어공간, 중 선택되는 공간)을 포함 구비한 것을 의미한다. 또는, 변형 자유 층(예를들어, 진공층, 에어층, 중 선택되는 층)을 포함 구비한 것을 의미한다. In one embodiment of the present invention, the insulating layer, the island electrode provided on the insulating layer, and the tunnel junction provided on the island electrode side (drain side) are provided on the upper portion of one or more graphene layers provided in the present invention But may be partially provided relative to the total area of the at least one graphene layer. In one embodiment of the present invention, the insulating layer includes a deformable free space (e.g., a vacuum space, an air space, and a selected space) free from deformation so that the insulating layer can be sufficiently deformed. Or a deformation-free layer (e.g., a layer selected from a vacuum layer, an air layer).
본 발명의 한 실시예에서, 절연층은 본 발명에서 구비되는 하나 이상의 그래핀층의 상부에 구비되되, 하나 이상의 그래핀층의 전체면적에 비교하여 부분적으로 구비될 수 있다.In one embodiment of the present invention, the insulating layer is provided on the at least one graphene layer provided in the present invention, and may be partially provided in comparison with the entire area of the at least one graphene layer.
본 발명의 한 실시예에서, 절연층 및 상기 절연층 상부에 구비되는 드레인전극은 본 발명에서 구비되는 하나 이상의 그래핀층의 상부에 구비되되, 하나 이상의 그래핀층의 전체면적에 비교하여 부분적으로 구비될 수 있다. 본 발명의 한 실시예에서, 상기 절연층은 절연층이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유 공간(예를들어, 진공공간, 에어공간, 중 선택되는 공간)을 포함 구비한 것을 의미한다. 또는, 변형 자유 층(예를들어, 진공층, 에어층, 중 선택되는 층)을 포함 구비한 것을 의미한다. In one embodiment of the present invention, the insulating layer and the drain electrode provided on the insulating layer are provided on one or more graphene layers provided in the present invention, and are partially provided in comparison with the entire area of one or more graphene layers . In one embodiment of the present invention, the insulating layer includes a deformable free space (e.g., a vacuum space, an air space, and a selected space) free from deformation so that the insulating layer can be sufficiently deformed. Or a deformation-free layer (e.g., a layer selected from a vacuum layer, an air layer).
본 발명의 한 실시예에서, PDMS층, 엘라스토머층, 절연층, 낮은 영률(Young's modulus)을 구비하는 층, 중 선택되는 층은 본 발명에서 구비되는 하나 이상의 그래핀층의 상부에 구비되되, 하나 이상의 그래핀층의 전체면적에 비교하여 부분적으로 구비될 수 있다.In one embodiment of the present invention, a layer selected from among a PDMS layer, an elastomer layer, an insulating layer, and a layer having a Young's modulus is provided on one or more graphene layers provided in the present invention, And may be partially provided in comparison with the entire area of the graphene layer.
본 발명의 한 실시예에서, 진공층, 에어층, 중 선택되는 층은 PDMS층, 엘라스토머층, 절연층, 낮은 영률(Young's modulus)을 구비하는 층, 중 선택되는 층의 상부에 구비되되, 상기 PDMS층, 엘라스토머층, 절연층, 낮은 영률(Young's modulus)을 구비하는 층, 중 선택되는 층에 부분적으로 포함구비되는 형태로 구비될 수 있다. 본 발명의 한 실시예에서, 진공층, 에어층, 중 선택되는 층을 부분적으로 포함구비하는 PDMS층, 엘라스토머층, 절연층, 낮은 영률(Young's modulus)을 구비하는 층, 중 선택되는 층은 본 발명에서 구비되는 하나 이상의 그래핀층의 상부에 구비되되, 하나 이상의 그래핀층의 전체면적에 비교하여 부분적으로 구비될 수 있다.In one embodiment of the present invention, a layer selected from among a vacuum layer and an air layer is provided on top of a layer selected from a PDMS layer, an elastomer layer, an insulating layer, and a layer having a Young's modulus, PDMS layer, an elastomer layer, an insulating layer, and a layer having a low Young's modulus. In one embodiment of the present invention, a layer selected from among a vacuum layer, an air layer, a PDMS layer partially including a selected layer, an elastomer layer, an insulating layer, and a layer having a Young's modulus, May be provided on at least one graphene layer provided in the present invention and may be partially provided in comparison with the entire area of at least one graphene layer.
본 발명의 한 실시예에서, 본 발명의 제조방법은 나노 임프린트 리소그래피 공정이 부분적으로 사용 될 수 있다.In one embodiment of the present invention, the manufacturing method of the present invention can partially use a nanoimprint lithography process.
본 발명의 한 실시예에서, 폴리메틸메타크릴레이트(PMMA)층은 스핀코팅법을 이용하여 형성될 수 있다. In one embodiment of the present invention, a polymethyl methacrylate (PMMA) layer may be formed using a spin coating method.
본 발명의 한 실시예에서, 본 발명은 본 발명에서 제시되는 교차되는 장벽조정회로가 구비되는 것이 주어질 때마다 기본적으로 교차되는 장벽조정회로 하부에 (a). 하나 이상의 절연층, (b). 진공층, 에어층 중 선택되는 것, (c). 절연층/진공층(또는 에어층), (d). 진공층(또는 에어층)/낮은 영률(Young's modulus)을 구비하는 절연층, (e). 절연층/진공층/절연층, (f). 절연층/에어층/절연층, (g). 절연층/진공층/낮은 영률(Young's modulus)을 구비하는 절연층, (h). 절연층/에어층/낮은 영률(Young's modulus)을 구비하는 절연층, (i). 절연층/낮은 영률(Young's modulus)을 구비하는 절연층, 로 구성되는 상기 (a) 내지 (i) 중 선택되는 것이 구비된 것을 의미할 수 있다. In one embodiment of the present invention, the present invention comprises (a) a lower portion of a barrier regulating circuit which is basically crossed each time it is given that the crossed barrier regulating circuit presented in the present invention is provided. At least one insulating layer, (b). A vacuum layer, and an air layer, (c). Insulating layer / vacuum layer (or air layer), (d). An insulating layer having a vacuum layer (or air layer) / Young's modulus, (e). Insulating layer / vacuum layer / insulating layer, (f). Insulation layer / air layer / insulation layer, (g). An insulating layer having an insulating layer / a vacuum layer / a Young's modulus, (h). An insulation layer / air layer / insulation layer having a Young's modulus, (i). An insulating layer having a low Young's modulus, and an insulating layer having a Young's modulus.
본 발명의 한 실시예에서, 그래핀의 상부, 하부, 중 하나 이상 선택되는 위치에 진공층, 에어층, 중 선택되는 것을 형성하기 위한 희생층은 아세톤, 벤젠 또는 클로로포름 등 유기용매에 용해되는 물질로 이루어질 수 있다. 따라서, 유기용매를 사용하는 경우, 상기 희생층은 제거될 수 있다. 본 발명의 한 실시예에서, 상기 희생층은 폴리메틸메타크릴레이트(PMMA)층일 수 있다. 그러나, 이에 한정되는 것은 아니며, 유기용매에 녹는 물질이라면 어느 것이든 가능하다.In one embodiment of the present invention, a sacrificial layer for forming a vacuum layer or an air layer at a selected position of at least one of upper, lower, and upper portions of graphene is formed of a material soluble in an organic solvent such as acetone, benzene or chloroform ≪ / RTI > Therefore, when an organic solvent is used, the sacrificial layer can be removed. In one embodiment of the present invention, the sacrificial layer may be a polymethylmethacrylate (PMMA) layer. However, the present invention is not limited thereto, and any material can be used as long as it is soluble in an organic solvent.
본 발명의 한 실시예에서, 그래핀의 상부위치에 진공층, 에어층, 중 선택되는 것을 형성하기 위한 희생층은 습식에칭에 의해 제거되는 물질로 이루어질 수 있다. 따라서, 습식에칭을 사용하는 경우, 상기 희생층은 제거될 수 있다. In one embodiment of the present invention, the sacrificial layer for forming the vacuum layer, the air layer, and the upper layer of the graphene may be made of a material that is removed by wet etching. Thus, if wet etching is used, the sacrificial layer can be removed.
본 발명의 한 실시예에서, 드레인 전극(전기전도성 물질), 게이트전극(교차되는 장벽조정회로), 소오스전극(그래핀이 연결되는 전기전도성 물질), 중 하나 이상 선택되는 것은 각각 독립적으로 하나 이상의 금속층으로 구성될 수 있다. 또는, 혼합금속으로 전극을 구성할 경우, 합금이거나 경우에 따라, 접합되거나 적층된 형태로 적용할 수도 있다. 본 발명의 한 실시예에서, 팔라듐(Pd), 금(Au), 구리(Cu), 알루미늄(Al), 텅스텐(W)과 같은 금속이 소오스전극(그래핀이 연결되는 전기전도성 물질), 드레인전극(전기전도성 물질), 중 하나 이상 선택되는 것의 메탈로 사용될 수 있다. 본 발명의 한 실시예에서, 소오스전극(그래핀이 연결되는 전기전도성 물질), 드레인전극(전기전도성 물질), 중 하나 이상 선택되는 것은 그래핀과 양호한 컨택이 가능한 메탈로 구성될 수 있다. In one embodiment of the present invention, at least one of the drain electrode (electrically conductive material), the gate electrode (intersecting barrier adjustment circuit), the source electrode (the electrically conductive material to which the graphene is connected) Metal layer. Alternatively, when the electrode is constituted of mixed metal, it may be an alloy or may be applied in a bonded or laminated form, as the case may be. In an embodiment of the present invention, a metal such as palladium (Pd), gold (Au), copper (Cu), aluminum (Al), tungsten (W) Electrodes (Electrically Conductive Substance) may be used as the metal of the selected one or more. In one embodiment of the present invention, one or more of the source electrode (the electroconductive material to which the graphene is connected) and the drain electrode (the electroconductive material) may be made of metal capable of good contact with graphene.
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 본 발명의 그룹에 선택적으로 포함그룹으로 구비되는, 하나 이상의 그래핀의 회로의 상부의 위치에, 절연층(예를들어, 웨이퍼 결합 프로세스에서 CMOS 웨이퍼와 접하는 절연층)을 구비하는 단계에서, 상기 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여(또는 줄이면서 평탄하게 만들기 위하여) 화학적 기계적 연마(chemical mechanical polishing(CMP)) 제조방법을 구비할 수 있다.In one embodiment of the present invention, the transistors of the present invention may be fabricated by depositing an insulating layer (e.g., a CMOS in a wafer bonding process) at a location above the circuit of one or more graphenes, (Or an insulating layer in contact with the wafer), the thickness of the insulating layer is reduced to a desired level, for example, from about 10 nanometers to about 1 micrometer, (chemical mechanical polishing (CMP)) manufacturing method.
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 그래핀 회로(그래핀 굽힘 회로)의 상부에 구비되는 교차되는 장벽조정회로의 상부에 절연층(예를들어, 웨이퍼 결합 프로세스에서 CMOS 웨이퍼와 접하는 절연층)을 구비하는 단계에서, 상기 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여(또는 줄이면서 평탄하게 만들기 위하여) 화학적 기계적 연마(chemical mechanical polishing(CMP)) 제조방법을 구비할 수 있다. In one embodiment of the present invention, the transistor of the present invention includes an insulating layer (e.g., a layer of conductive material that is in contact with a CMOS wafer in a wafer bonding process) on top of an intersecting barrier adjustment circuit provided on top of a graphene circuit (graphene bending circuit) In order to reduce the thickness of the insulating layer to a desired level, for example, from about 10 nanometers to about 1 micrometer (or to reduce and planarize), a step of chemical mechanical polishing polishing (CMP) manufacturing method.
본 발명의 한 실시예에서, 본 발명에서 PMMA층을 용해하는 제조공정이 주어질 때에는 예를들어, 아세톤이 PMMA층을 용해할 수 있는 상태 및 구조를 의미한다.In one embodiment of the present invention, given the manufacturing process of dissolving the PMMA layer in the present invention, it means, for example, the state and structure in which acetone can dissolve the PMMA layer.
본 발명의 한 실시예에서, 본 발명에서 PMMA층을 용해하는 제조공정이 주어질 때에는 예를들어, (1). 아세톤이 PMMA층으로 흘러들어갈 수 있는 통로를 확보(예를들어, 식각, 하나 이상의 에칭 홀, 하나 이상의 PMMA층 접근 개구부(Access opening), 이온빔, 아세톤이 PMMA층을 용해할 수 있는 상태 및 구조, 등의 제조방법으로)하고, (2). 아세톤으로 PMMA층을 용해, 하는 제조공정이 기술될 수 있으나 본 발명의 제조공정의 설명에는 자세히 다 기술하지는 않았지만 기술된 것으로 이해할 수 있다(명세서가 너무 복잡해지는 것을 방지하기 위하여).In one embodiment of the present invention, when a manufacturing process for dissolving a PMMA layer in the present invention is given, for example, (1). (E.g., etching, one or more etch holes, one or more PMMA layer access openings, an ion beam, a state and structure in which acetone can dissolve the PMMA layer) , And (2). Although the manufacturing process of dissolving the PMMA layer with acetone may be described, it may be understood that the manufacturing process of the present invention is not described in detail but is described (in order to prevent the specification from becoming too complicated).
본 발명의 한 실시예에서, 본 발명에서 PMMA층을 용해하는 제조공정이 주어질 때에는 예를들어, (1). 아세톤이 PMMA층으로 흘러들어갈 수 있는 통로를 확보(예를들어, 식각, 하나 이상의 에칭 홀, 하나 이상의 PMMA층 접근 개구부(Access opening), 이온빔, 아세톤이 PMMA층을 용해할 수 있는 상태 및 구조, 등의 제조방법으로)하고, (2). 아세톤으로 PMMA층을 용해한 이후, (3). 통로를 매꾸는(예를들어, 증착, 에폭시도포, 통로입구만 중합물질을 캐스팅, 등의 제조방법) 제조공정이 기술될 수 있으나 본 발명의 제조공정의 설명에는 자세히 다 기술하지는 않았지만 기술된 것으로 이해할 수 있다(명세서가 너무 복잡해지는 것을 방지하기 위하여).In one embodiment of the present invention, when a manufacturing process for dissolving a PMMA layer in the present invention is given, for example, (1). (E.g., etching, one or more etch holes, one or more PMMA layer access openings, an ion beam, a state and structure in which acetone can dissolve the PMMA layer) , And (2). After dissolving the PMMA layer with acetone, (3). Although the manufacturing process may be described in which a channel is formed (for example, a deposition method, an epoxy application method, a casting method, a casting method, etc.), but the manufacturing process of the present invention is not described in detail (In order to prevent the specification from becoming too complicated).
본 발명의 한 실시예에서, 본 발명에서 제시하는 제조공정에는 상기 제조공정이전에 화학적 기계적 연마 (chemical mechanical polishing(CMP) 제조공정이 선택적으로 추가될 수 있다.(두께 및 평탄도를 바람직한 수준으로 조절하기 위하여)In one embodiment of the present invention, the manufacturing process presented in the present invention may optionally be preceded by a chemical mechanical polishing (CMP) manufacturing process prior to the fabrication process (thickness and flatness at a desired level To adjust)
본 발명의 한 실시예에서, 본 발명은 본 발명의 트랜지스터의 구조를 제조하는 제조공정에 있어서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것을 구비하는 단계 이후에, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(예를들어, 박막 또는 초박막)을 구비하는 공정이 선택적으로 추가되는 공정순서가 기술될 수 있으나 본 발명의 제조공정의 설명에는 자세히 전부 기술하지는 않았지만 기술된 것으로 이해 할 수 있다(명세서가 너무 복잡해지는 것을 방지하기 위하여).
In one embodiment of the present invention, the present invention relates to a process for manufacturing a structure of a transistor of the present invention, wherein after the step of selecting one of the Piezo (piezoe) material, the magnetic particle, the charge, A process sequence may be described in which a process comprising an insulating layer (e.g., a thin film or an ultra thin film) is selectively added on top of one or more Piezo material, magnetic particles, particles having charge, The description of the manufacturing process of the present invention can be understood as not being fully described but described (in order to prevent the specification becoming too complicated).
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 그래핀 굽힘 회로와 그래핀 굽힘 회로의 하부층의 장벽조정회로(하나 이상의 Piezo(피에조)물질을 구비한 장벽조정회로)를 분리하여 제조하는 단계와 그 다음 웨이퍼 결합 프로세스를 구비하여, 그래핀 굽힘 회로와 장벽조정회로(하나 이상의 Piezo(피에조)물질을 구비한 장벽조정회로)를 통합하는 단계를 포함하는 3차원 통합방법을 사용한다. 그래핀 굽힘 회로와 그래핀 굽힘 회로의 하부층의 장벽조정회로(하나 이상의 Piezo(피에조)물질을 구비한 장벽조정회로)를 분리하여 제조한 이후에, 그 둘을 웨이퍼 결합 프로세스에서 통합함으로써, 장벽조정회로(하나 이상의 Piezo(피에조)물질을 구비한 장벽조정회로)의 프로세스 한계를 넘는 그래핀 형성 온도(graphene formation temperatures)와 관련된 문제들이 해결될 수 있다. 따라서, 본 발명의 한 실시예에서, 본 발명은 기술한 방법들을 포함하여, 광범위하게 다양한 방법들(예를들어, 종래에 수행되고 있는 구리촉매성장방법, 니켈촉매성장방법)에 의해서 그래핀이 구비될 수 있다.In one embodiment of the present invention, the transistor of the present invention is fabricated by separately fabricating a graphene bending circuit and a barrier regulating circuit (a barrier regulating circuit with at least one Piezo material) in the lower layer of the graphene bending circuit Then incorporating a graphene bending circuit and a barrier regulating circuit (a barrier regulating circuit with one or more Piezo materials) with a wafer bonding process. After the graphene bending circuit and the barrier regulating circuit of the lower layer of the graphene bending circuit (barrier regulating circuit with one or more Piezo materials) are separately manufactured and then integrated into the wafer bonding process, Problems associated with graphene formation temperatures above the process limit of the circuit (barrier regulating circuit with one or more Piezo materials) can be solved. Thus, in one embodiment of the present invention, the present invention provides a process for the preparation of graphene by a wide variety of methods (e. G., A copper catalyst growth method, a nickel catalyst growth method, .
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 아래와 같은 공정을 구비할 수 있다. In one embodiment of the present invention, the transistor of the present invention may have the following process.
<A><A>
(1). 뒷면에 하나 이상의 정렬 구조가 구비된 절연층(초박막)구조 세정, (2). PMMA층 구비, (3). Ni 증착, (4). 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 Ni층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (5). PMMA층을 아세톤으로 용해, (6). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 Ni의 양쪽면에 그래핀 성장이 이루어진다. (7). 상부측 그래핀 제거, (8). Ni 에칭, (9). 그래핀 상부에 절연층 구비, (10). 절연층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (10)의 공정 순서를 구비한다.(One). An insulating layer (ultra-thin film) structure cleaning with one or more alignment structures on the back side, (2). PMMA layer, (3). Ni deposition, (4). In one embodiment of the present invention, CMP may be performed with additional choice to adjust the thickness and flatness of the Ni layer to a desired level (5). Dissolve the PMMA layer with acetone, (6). The gaseous carbon source is introduced to form activated carbon. Due to the activated carbon, graphene growth occurs on both sides of Ni. (7). Top side graphene removal, (8). Ni etching, (9). An insulating layer is provided on top of the graphene, (10). And an insulating layer on the insulating layer (in one embodiment of the present invention, the thickness and flatness of the insulating layer provided on the uppermost layer can be adjusted to a desired level by performing CMP by further selection) ) To (10).
<B><B>
(1). 뒷면에 하나 이상의 정렬 구조가 구비된 절연층(초박막)구조 세정, (2). PMMA층 구비, (3). Ni 증착, (4). 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 Ni층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (5). PMMA층을 아세톤으로 용해, (6). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 Ni의 양쪽면에 그래핀 성장이 이루어진다. (7). 상부측 그래핀 제거, (8). Ni 에칭, (9). 그래핀 상부에 PMMA층 구비, (10). PMMA층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (11). PMMA층을 아세톤으로 용해, 로 구성되는 (1) 내지 (11)의 공정 순서를 구비한다. (One). An insulating layer (ultra-thin film) structure cleaning with one or more alignment structures on the back side, (2). PMMA layer, (3). Ni deposition, (4). In one embodiment of the present invention, CMP may be performed with additional choice to adjust the thickness and flatness of the Ni layer to a desired level (5). Dissolve the PMMA layer with acetone, (6). The gaseous carbon source is introduced to form activated carbon. Due to the activated carbon, graphene growth occurs on both sides of Ni. (7). Top side graphene removal, (8). Ni etching, (9). A PMMA layer is provided on top of the graphene, (10). (In one embodiment of the present invention, the thickness and the flatness of the insulating layer can be adjusted to a desired level by performing CMP with additional selection) on the PMMA layer. (1) to (11), wherein the PMMA layer is dissolved in acetone.
<C><C>
(1). 뒷면에 하나 이상의 정렬 구조가 구비된 절연층(초박막)구조 세정, (2). 구리, 니켈, 중 선택되는 것 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 구리, 니켈, 중 선택되는 것(층)의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (3). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 구리, 니켈, 중 선택되는 것(층)에 그래핀 성장이 이루어진다. (4). 이후 성장된 그래핀을 선택적 식각한다. (5). 구리, 니켈, 중 선택되는 것(층)을 에칭한다, (6). 그래핀 상부에 절연층 구비, (7). 절연층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (7)의 공정 순서를 구비한다. (One). An insulating layer (ultra-thin film) structure cleaning with one or more alignment structures on the back side, (2). In a preferred embodiment of the present invention, CMP is performed with an additional choice to adjust the thickness and flatness of the selected layer (s) of copper, nickel, etc. to a desired level , (3). The gaseous carbon source is introduced to form activated carbon. Due to the activated carbon, graphene is grown on a selected layer of copper, nickel, or the like. (4). The grown graphene is then selectively etched. (5). Etching a selected layer of copper, nickel, (6). An insulating layer is provided on top of the graphene, (7). And an insulating layer on the insulating layer (in one embodiment of the present invention, the thickness and flatness of the insulating layer provided on the uppermost layer can be adjusted to a desired level by performing CMP by further selection) ) To (7).
<D><D>
(1). 뒷면에 하나 이상의 정렬 구조가 구비된 절연층(초박막)구조 세정, (2). 구리, 니켈, 중 선택되는 것 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 구리, 니켈, 중 선택되는 것(층)의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (3). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 구리, 니켈, 중 선택되는 것(층)에 그래핀 성장이 이루어진다. (4). 이후 성장된 그래핀을 선택적 식각한다. (5). 구리, 니켈, 중 선택되는 것(층)을 에칭한다, (6). 그래핀 상부에 PMMA층 구비, (7). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (8). PMMA층을 아세톤으로 용해, 로 구성되는 (1) 내지 (8)의 공정 순서를 구비한다. (One). An insulating layer (ultra-thin film) structure cleaning with one or more alignment structures on the back side, (2). In a preferred embodiment of the present invention, CMP is performed with an additional choice to adjust the thickness and flatness of the selected layer (s) of copper, nickel, etc. to a desired level , (3). The gaseous carbon source is introduced to form activated carbon. Due to the activated carbon, graphene is grown on a selected layer of copper, nickel, or the like. (4). The grown graphene is then selectively etched. (5). Etching a selected layer of copper, nickel, (6). A PMMA layer is provided on top of the graphene, (7). (In one embodiment of the present invention, the thickness and flatness of the insulating layer can be adjusted to desired levels by performing CMP with additional selection). (1) to (8), wherein the PMMA layer is dissolved in acetone.
<E><E>
(1). 뒷면에 하나 이상의 정렬 구조가 구비된 절연층(초박막)구조 세정, (2). 종래에 사용되는 그래핀 성장공정이 구비된다.(예를들어, 금속층 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 금속층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, 그 이후, 그래핀 성장, 금속층의 상부측에 성장된 그래핀을 선택적 식각, 그 이후 금속층을 에칭하는 공정이 구비된다), (3). 그래핀 상부에 절연층 구비, (4). 절연층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (4)의 공정 순서를 구비한다. (One). An insulating layer (ultra-thin film) structure cleaning with one or more alignment structures on the back side, (2). (E.g., metal layer deposition, in one embodiment of the present invention, CMP may be performed with additional options to adjust the thickness and flatness of the metal layer to desired levels) Thereafter, graphene growth, selective etching of the graphenes grown on the upper side of the metal layer, and subsequent etching of the metal layer); and (3). An insulating layer is provided on top of the graphene, (4). And an insulating layer on the insulating layer (in one embodiment of the present invention, the thickness and flatness of the insulating layer provided on the uppermost layer can be adjusted to a desired level by performing CMP by further selection) ) To (4).
<F><F>
(1). 뒷면에 하나 이상의 정렬 구조가 구비된 절연층(초박막)구조 세정, (2). 종래에 사용되는 그래핀 성장공정이 구비된다.(예를들어, 금속층 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 금속층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, 그 이후, 그래핀 성장, 금속층의 상부측에 성장된 그래핀을 선택적 식각, 그 이후 금속층을 에칭하는 공정이 구비된다), (3). 그래핀 상부에 PMMA층 구비, (4). PMMA층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (5). PMMA층을 아세톤으로 용해, 로 구성되는 (1) 내지 (5)의 공정 순서를 구비한다. (One). An insulating layer (ultra-thin film) structure cleaning with one or more alignment structures on the back side, (2). (E.g., metal layer deposition, in one embodiment of the present invention, CMP may be performed with additional options to adjust the thickness and flatness of the metal layer to desired levels) Thereafter, graphene growth, selective etching of the graphenes grown on the upper side of the metal layer, and subsequent etching of the metal layer); and (3). A PMMA layer is provided on top of the graphene, (4). An insulating layer is provided on the PMMA layer (in one embodiment of the present invention, the thickness and flatness of the insulating layer can be adjusted to a desired level by performing CMP with additional selection). (1) to (5) in which the PMMA layer is dissolved in acetone.
본 발명의 한 실시예에서, 일면에서 제시하는 공정(<A>의 (1) 부터 (8) 공정, <C>의 (1) 부터 (5) 공정, <E>의 (1) 부터 (2) 공정, 중 선택되는 공정) 그 이후, 그래핀이 구비된 위치에 비교하여 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다.(또는, 일면에서 제시하는 <A>, <C>, <E>, 중 선택되는 공정에서, (1). 뒷면에 하나 이상의 정렬 구조가 구비된 절연층(초박막)구조 세정 이후에 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다. 절연층으로 비동일평면을 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다, (2). 금속층의 증착과 선택적 식각, (3). 그래핀 성장, 그 이후 그래핀을 선택적 식각, (4). 그 이후, 금속층을 에칭한다, 로 구성되는 상기 (1) 내지 (4)의 공정순서를 구비한다.) In an embodiment of the present invention, since the step (1 of <A> presented on one surface (8) step, from (1) a <C> (5) step (1) to the <E> (2 ) Process. Thereafter, as compared with the position where the graphene is provided, a non-coplanar plane as an insulating layer is provided at a position where the drain electrode is to be provided. (Alternatively, <A> , <C >, and the process is selected from <E>, (1). the at least one alignment structure on the back of having an insulating layer (ultra thin film) having a non-co-planar with the insulating layer in a position to be a drain electrode provided on the subsequent structure washing Techniques for forming non-coplanar planes with insulating layers are known to those skilled in the art and are therefore not described further herein, (2) deposition of metal layers and selective etching, (3) graphene growth, , And (4) etching the metal layer thereafter. (Process step (1) to (4) above)
그 이후로, 소오스전극(그래핀과 연결되는 전기전도성 물질-좌측부)은, 메탈과 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성되며, 드레인전극은, (A). 드레인전극(그래핀과 물리적 간격(여기서는 물리적 거리(높이)-비동일평면을 의미한다)이 구비되는 전기전도성 물질-우측부)은 메탈과 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성된다(예를들어, CMOS 웨이퍼와 컨텍부분만 구리(Cu)로 구비한다), 또는 본 발명의 한 실시예에서, (B). 드레인전극은 전기전도성 물질(예를들어, 메탈)이 그래핀과 물리적 간격을 구비하며(여기서는 물리적 거리(높이)-비동일평면을 의미한다), 상기 전기전도성 물질(예를들어, 메탈)의 상부에 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)가 구비된다, 로 구성되는 상기 (A) 내지 (B) 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 소오스전극 및 드레인전극은 구리(Cu)만으로도 구성될 수 있다. 그 다음 설명은 -<A>- 또는 -<B>- 로 기술되는 내용을 참고한다. Thereafter, the source electrode (the electrically conductive material connected to the graphene - the left side) is composed of copper (Cu) capable of adhesion in the metal and later wafer bonding step, and the drain electrode (A). The drain electrode (the electrically conductive material - the right-hand part of which is physically spaced from the graphene (here, physical distance (height) - means non-coplanar) - is made of copper (Cu (For example, the CMOS wafer and the contact portion are made of copper (Cu)), or (B) in one embodiment of the present invention. Drain electrodes may be formed by depositing an electrically conductive material (e. G., Metal) with an electrically conductive material (e. G., Metal) having physical spacing from the graphene (Cu) capable of adhesion in a wafer bonding step at an upper part of the wafer bonding step (A) to (B). In one embodiment of the present invention, the source electrode and the drain electrode may be made of copper (Cu) alone. The following description refers to - <A> -or- <B> - .
-<A>-- <A> -
따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, Thus, the metal is provided at the source electrode (the electrically conductive material-the left side connected to the exposed portions of the graphene layer (s)) and the drain electrode (the electrically conductive material-the right side). In one embodiment of the present invention, the source electrode and the drain electrode may be made of the same metal, or may be made of different metals by using two or more depositions and selective etching. Therefore, the source and drain electrodes are formed by depositing a metal to a thickness of about 5 to 100 nm by using e-beam evaporation or e-beam evaporation and sputtering Copper (Cu) provided on the source and drain electrodes is deposited to a thickness of about 30 to 100 micrometers by vapor deposition,
-<B>-- <B> -
(1). 그래핀(또는 선택적 식각된 그래핀)의 상부 및 드레인전극이 구비될 위치의 상부 및 트랜지스터의 구조를 형성할 위치에 절연물질을 증착한다(본 발명의 한 실시예에서, 절연물질의 증착 이후, CMP 를 수행하여 절연물질층(절연층)의 두께 및 평탄도를 바람직한 수준으로 조절할 수 있다). (2). 레지스트 마스크를 상기 절연물질층(절연층)위에 형성한다, 이는 그래핀 굽힘 회로 및 그래핀 굽힘 회로의 소스와 드레인 컨택들을 한정하는데 사용될 수 있다. 레지스트 마스크를 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다. (3). 그 다음, 식각이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출시키기 위해서 사용된다. 즉, 절연물질층(절연층)내로 식각된 트렌치들이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출한다. 본 발명의 한 실시예에서, 습식 식각(wet etching)이 트렌치들을 형성하기 위하여 사용될 수 있다. 마스크는, 식각 동안 마스크로서 사용되며, 그 후 제거된다. PMMA에 의하여 형성된 예시적인 마스크는, 아세톤과 같은 용매에서 제거된다. (4). 그 후에, 메탈이 트렌치를 채우는 증착공정이 수행된다. 상기 메탈은 제 1 메탈층과 제 2 메탈층의, 두 개의 층들로 만들어진다. 제 1 메탈층(하부)은, 예를 들어, 그래핀과 양호한 컨택이 가능한 메탈로 구성되며, 제 2 메탈층(상부)은 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성된다. 따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, 로 구성되는 상기 -<A>- 또는 -<B>- 로 기술되는 내용을 구비한다. (One). An insulating material is deposited at the top of the graphen (or selectively etched graphene) and at the top of the location where the drain electrode is to be provided and at the location where the transistor will form the structure (in one embodiment of the invention, CMP can be performed to adjust the thickness and flatness of the insulating material layer (insulating layer) to a desirable level). (2). A resist mask is formed on the insulating material layer (insulating layer), which can be used to define the source and drain contacts of the graphene bending circuit and the graphene bending circuit. Techniques for forming a resist mask are known to those skilled in the art and are therefore not described further herein. (3). The etch is then used to expose areas of the graphene layer (s) for the formation of the graphene bending circuit and the source electrode, and regions of the location where the drain electrode will be located. That is, the trenches etched into the insulating material layer (insulating layer) expose regions of the graphene bending circuit and regions where the graphene layer (s) and the drain electrode are to be provided for the formation of the source electrode. In one embodiment of the invention, wet etching may be used to form the trenches. The mask is used as a mask during etching and then removed. An exemplary mask formed by PMMA is removed in a solvent such as acetone. (4). Thereafter, a deposition process is performed in which the metal fills the trenches. The metal is made of two layers, a first metal layer and a second metal layer. The first metal layer (lower part) is made of, for example, metal capable of good contact with graphene, and the second metal layer (upper part) is made of copper (Cu) do. Thus, the metal is provided at the source electrode (the electrically conductive material-the left side connected to the exposed portions of the graphene layer (s)) and the drain electrode (the electrically conductive material-the right side). In one embodiment of the present invention, the source electrode and the drain electrode may be made of the same metal, or may be made of different metals by using two or more depositions and selective etching. Therefore, the source and drain electrodes are formed by depositing a metal to a thickness of about 5 to 100 nm by using e-beam evaporation or e-beam evaporation and sputtering and that the copper (Cu) which is provided on the upper portion of the source electrode and the drain electrode is the thickness by a deposition is deposited to 100 microns degree of about 30 nanometers, composed of - <A> - or - <B > - .
상기 -<A>- 또는 -<B>- 로 기술되는 내용 이후, (a). 레지스트 도포(본 발명의 한 실시예에서, 레지스트 도포를 수행하기 이전에 CMP 를 수행하여 구리(Cu)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (b). 노광, (c). 현상, (d). 추후 CMOS 웨이퍼와 결합될 소스와 드레인 메탈 컨택들을 제외한 나머지 부분을 넓게 에칭한다. (e). 레지스트 제거, (f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층만 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부에 구비된 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다), 로의 순서로 수행한다. 따라서, 상기 에칭부는 계단형태의 형상을 구비하게 된다. (j). 이후, 본 발명의 한 실시예에서, 추가적인 선택으로 레지스트가 도포되어 있는 소오스전극 및 드레인전극의 레지스트 상부에 추후 공정에서 필요외의 부분의 제거를 용이하게 하기 위한 PMMA를 구비한다. 그 이후의 단계는 다음과 같다. Ⅰ. (a). 그래핀(또는 선택적 식각된 그래핀)의 상부에 절연층 구비, (b). 레지스트 제거, (c). 절연층 상부에 절연층 구비, (d). CMP 를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 또는 Ⅱ. (a).레지스트 제거, (b). 그래핀(또는 선택적 식각된 그래핀)의 상부에 PMMA층 구비, (c). 절연층 구비, (d). CMP 를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, (e). PMMA층을 용해하여 진공층, 에어층, 중 선택되는 층을 형성(방법은 일면에서 설명하였음), 로 구성되는 상기 Ⅰ 또는 Ⅱ 의 공정순서를 구비할 수 있다. 상기 일면에서 제시하는 방법을 '그래핀 회로 웨이퍼' 또는 '그래핀 굽힘 회로 웨이퍼'라 명한다. 상기 일면에서 제시하는 방법을 사용하면 전사공정 없이 그래핀을 성장시켜, 그래핀의 품질에 문제가 없는 형태로 트랜지스터를 제조할 수 있다. 이후, 그래핀 굽힘 회로 웨이퍼 하부에 장벽조정회로(하나 이상의 Piezo(피에조)물질을 구비한 장벽조정회로) 웨이퍼를 웨이퍼 결합 프로세스를 수행하여 통합한다. 상기 단계를 수행한 이후, 그래핀 굽힘 회로 웨이퍼와 장벽조정회로(하나 이상의 Piezo(피에조)물질을 구비한 장벽조정회로) 웨이퍼가 결합된 두 웨이퍼들의 상부측 웨이퍼(그래핀 굽힘 회로 웨이퍼)에 CMOS 웨이퍼를 웨이퍼 결합 프로세스를 수행하여 통합한다. After the contents described by - <A> -or- <B> - , (a). (In one embodiment of the present invention, CMP may be performed prior to performing resist coating to adjust the thickness and flatness of the copper (Cu) layer to desired levels); Exposure, (c). Phenomenon, (d). The remaining portions except the source and drain metal contacts to be combined with the CMOS wafer are etched widely. (e). Resist removal, (f). Resist application, (g). Exposure, (h). The phenomenon, (i). Only the upper layer of the graphene bending circuit is etched at least once (more precisely, the metal layer provided on the upper part of the graphene bending circuit or the copper (Cu) layer and only the metal layer is etched at least once). Accordingly, the etching portion has a stepped shape. (j). Thereafter, in one embodiment of the present invention, the PMMA is provided on the upper portion of the resist of the source electrode and the drain electrode to which the resist is applied as an additional option, in order to facilitate removal of a portion other than that required in a subsequent process. The subsequent steps are as follows. Ⅰ. (a). An insulating layer is provided on top of the graphene (or selectively etched graphene), (b). Resist removal, (c). (D) providing an insulating layer on the insulating layer; CMP is performed at least once to remove excess metal and to polish the thickness of the topmost insulating layer to reduce it to a desired level, for example, from about 10 nanometers to about 1 micrometer. In one embodiment of the present invention, as an additional option (1). The copper is protruded by etching the uppermost insulating layer to a certain thickness, or (2). One or more alignment structures may be formed that cause the mating material to fit into the copper by etching the copper to a constant thickness, or II. (a) Removing the resist, (b). A PMMA layer is provided on top of the graphene (or selectively etched graphene), (c). (D). CMP is carried out one or more times to remove excess metal and to reduce the thickness of the insulating layer to a desired level, for example, from about 10 nanometers to about 1 micrometer. In one embodiment of the present invention, as an additional option (1). The copper is protruded by etching the insulating layer to a certain thickness, or (2). (E) forming at least one alignment structure that causes the counterpart to fit into the copper by etching the copper to a constant thickness. And the PMMA layer is melted to form a vacuum layer, an air layer, or the like (the method is described in one aspect). The method described above is referred to as a 'graphene circuit wafer' or a 'graphene bending circuit wafer'. Using the method described in the above, the graphene can be grown without a transfer process, and the transistor can be manufactured in such a manner that there is no problem in the quality of the graphene. Thereafter, a barrier regulating circuit (barrier regulating circuit with one or more Piezo) material underneath the graphene bending circuit wafer is integrated by performing the wafer bonding process. After performing this step, the upper side wafer (graphene bending circuit wafer) of the two wafers with the graphene bending circuit wafer and the barrier adjustment circuit (barrier adjustment circuit with one or more Piezo material) The wafers are integrated by performing a wafer bonding process.
상기, 그래핀 굽힘 회로 웨이퍼 및 CMOS 웨이퍼의 대응하는 소스와 드레인 메탈 컨택들 사이에는 구리 대 구리 결합으로 결합되어 있다. 일반적인 결합 온도는 400°C 이하이다. 그러므로, 상기 디바이스들은 상기 프로세스 동안에 파괴되지 않는다. 본 발명의 한 실시예에서, 구리 대 구리 결합 대신에 400°C 이하로 결합되는 전기전도성 물질이 사용될 수 있다. 본 발명의 한 실시예에서, 구리 대 구리 결합 대신에 (1). 금 대 금 결합, (2). 알루미늄 대 알루미늄 결합, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 것이 사용될 수 있다.
The graphene bend circuit wafer and the corresponding source of the CMOS wafer and the drain metal contacts are coupled in a copper-to-copper bond. Typical bonding temperatures are below 400 ° C. Therefore, the devices are not destroyed during the process. In one embodiment of the present invention, an electrically conductive material bonded at 400 [deg.] C or less may be used instead of copper to copper bond. In one embodiment of the present invention, (1) instead of a copper to copper bond. Gold - gold combination, (2). (1) to (2), composed of aluminum to aluminum bond, can be used.
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 그래핀 굽힘 회로와 CMOS 회로를 분리하여 제조하는 단계와 그 다음 웨이퍼 결합 프로세스를 구비하여, 그래핀 굽힘 회로와 CMOS 회로를 통합하는 단계를 포함하는 3차원 통합방법을 사용한다. 그래핀 굽힘 회로와 CMOS 회로를 분리하여 제조한 이후에, 그 둘을 웨이퍼 결합 프로세스에서 통합함으로써, CMOS 회로의 프로세스 한계를 넘는 그래핀 형성 온도(graphene formation temperatures)와 관련된 문제들이 해결될 수 있다. 따라서, 본 발명의 한 실시예에서, 본 발명은 기술한 방법들을 포함하여, 광범위하게 다양한 방법들(예를들어, 종래에 수행되고 있는 구리촉매성장방법, 니켈촉매성장방법)에 의해서 그래핀이 구비될 수 있다.In one embodiment of the present invention, the transistor of the present invention includes steps of fabricating a graphene bend circuit and a CMOS circuit separately and then a wafer bonding process to integrate the graphene bending circuit and the CMOS circuit Use the three-dimensional integration method. By fabricating the graphene bending circuit and the CMOS circuit separately, and then integrating them in the wafer bonding process, problems associated with graphene formation temperatures that exceed the process limit of a CMOS circuit can be solved. Thus, in one embodiment of the present invention, the present invention provides a process for the preparation of graphene by a wide variety of methods (e. G., A copper catalyst growth method, a nickel catalyst growth method, .
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 아래와 같은 공정을 구비할 수 있다. In one embodiment of the present invention, the transistor of the present invention may have the following process.
<A><A>
(1). 기판 세정(소오스전극과 비동일평면을 구비하는 드레인전극이 일부 구성된 기판), (2). PMMA층 구비, (3). 구리, 니켈, 중 선택되는 것 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 구리, 니켈, 중 선택되는 것(층)의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (4). PMMA층을 아세톤으로 용해, (5). 구리, 니켈, 중 선택되는 것의 하부층에 활성화 탄소가 들어가지 못하도록 증착(또는 입구만 나노알루미늄분말을 구비)한다. (6). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 구리, 니켈, 중 선택되는 것(층)에 그래핀 성장이 이루어진다. (7). 이후 성장된 그래핀을 선택적 식각한다. (8). 구리, 니켈, 중 선택되는 것(층)을 에칭한다, (9). 그래핀 상부에 절연층(초박막층) 구비, (10). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비, (11). 교차되는 장벽조정회로를 구비, 로 구성되는 (1) 내지 (11)의 공정 순서를 구비한다. (One). Substrate cleaning (a substrate on which a part of the drain electrode having a nonuniform plane with the source electrode is formed), (2). PMMA layer, (3). In a preferred embodiment of the present invention, CMP is performed with an additional choice to adjust the thickness and flatness of the selected layer (s) of copper, nickel, etc. to a desired level , (4). Dissolve the PMMA layer with acetone, (5). (Or only the nano aluminum powder at the inlet) is deposited so that the activated carbon does not enter the lower layer of the selected one of copper, nickel, and copper. (6). The gaseous carbon source is introduced to form activated carbon. Due to the activated carbon, graphene is grown on a selected layer of copper, nickel, or the like. (7). The grown graphene is then selectively etched. (8). Copper, and nickel, (9). An insulating layer (ultra thin layer) is provided on top of the graphene, (10). Deposition and selective etching of the insulating material, followed by at least one Piezo material at the etched location of the layer of insulating material (11). (1) to (11), each of which is constituted by a barrier-regulating circuit which intersects with each other.
<B><B>
(1). 기판 세정(소오스전극과 비동일평면을 구비하는 드레인전극이 일부 구성된 기판), (2). PMMA층 구비, (3). 금속층 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 금속층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (4). PMMA층을 아세톤으로 용해, (5). 상기 금속층의 하부층에 활성화 탄소가 들어가지 못하도록 증착(또는 입구만 나노알루미늄분말을 구비)한다. (6). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 금속층에 그래핀 성장이 이루어진다. (7). 이후 성장된 그래핀을 선택적 식각한다. (8). 금속층을 에칭한다, (9). 그래핀 상부에 절연층(초박막층) 구비, (10). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비, (11). 교차되는 장벽조정회로를 구비, 로 구성되는 (1) 내지 (11)의 공정 순서를 구비한다. (One). Substrate cleaning (a substrate on which a part of the drain electrode having a nonuniform plane with the source electrode is formed), (2). PMMA layer, (3). Metal layer deposition, in one embodiment of the present invention, CMP can be performed with additional choice to adjust the thickness and flatness of the metal layer to desired levels. Dissolve the PMMA layer with acetone, (5). (Or only the inlet is provided with the nano aluminum powder) so that the activated carbon does not enter the lower layer of the metal layer. (6). The gaseous carbon source is introduced to form activated carbon. Graphene growth occurs in the metal layer due to the activated carbon. (7). The grown graphene is then selectively etched. (8). The metal layer is etched, (9). An insulating layer (ultra thin layer) is provided on top of the graphene, (10). Deposition and selective etching of the insulating material, followed by at least one Piezo material at the etched location of the layer of insulating material (11). (1) to (11), each of which is constituted by a barrier-regulating circuit which intersects with each other.
본 발명의 한 실시예에서, 일면에서 제시하는 공정(<A>의 (1) 부터 (8) 공정, <B>의 (1) 부터 (8) 공정, 중 선택되는 공정) 그 이후로, 기판(소오스전극과 비동일평면을 구비하는 드레인전극이 일부 구성된 기판)에 연결되는, 소오스전극(그래핀과 연결되는 전기전도성 물질-좌측부)은, 메탈과 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성되며, 또한 기판(소오스전극과 비동일평면을 구비하는 드레인전극이 일부 구성된 기판)에 연결되는, 드레인전극은, (A). 드레인전극(그래핀과 물리적 간격(여기서는 물리적 거리-비동일평면을 의미한다)이 구비되어 있는 물질-우측부)은 메탈과 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성된다(예를들어, CMOS 웨이퍼와 컨텍부분만 구리(Cu)로 구비한다), 또는 본 발명의 한 실시예에서, (B). 드레인전극은 전기전도성 물질(예를들어, 메탈)이 그래핀과 물리적 간격을 구비하며(여기서는 물리적 거리-비동일평면을 의미한다), 상기 전기전도성 물질(예를들어, 메탈)의 상부에 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)가 구비된다, 로 구성되는 상기 (A) 내지 (B) 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 소오스전극 및 드레인전극은 구리(Cu)만으로도 구성될 수 있다. 그 다음 설명은 -<A>- 또는 -<B>- 로 기술되는 내용을 참고한다. In one embodiment of the invention, the step of presenting on the one side (from (1) the <A> (8) step (1) to the <B> (8) step, the process is selected in) after that, the substrate The source electrode (the electroconductive material connected to the graphene-the left side), which is connected to the source electrode (substrate on which the drain electrode having the non-coplanarity with the source electrode is partially formed) (A), wherein the drain electrode is made of copper (Cu) and is connected to a substrate (substrate on which a drain electrode having a non-coplanar plane with the source electrode is partially formed). The drain electrode (the material on which the physical distance (here, physical distance - meaning non-coplanar with graphene) - the right side) is composed of copper (Cu) that can be adhered in the metal and later wafer bonding steps (For example, the CMOS wafer and the contact portion are made of copper (Cu)), or (B) in one embodiment of the present invention. Drain electrodes may be formed on top of the electrically conductive material (e. G., Metal) with an electrically conductive material (e. G., Metal) (Cu) capable of being adhered in the wafer bonding step. In one embodiment of the present invention, the source electrode and the drain electrode may be made of copper (Cu) alone. The following description refers to - <A> -or- <B> - .
-<A>-- <A> -
따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, 이후, (a). 레지스트 도포(본 발명의 한 실시예에서, 레지스트 도포를 수행하기 이전에 CMP 를 수행하여 구리(Cu)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (b). 노광, (c). 현상, (d). 추후 CMOS 웨이퍼와 결합될 소스와 드레인 메탈 컨택들을 제외한 나머지 부분을 넓게 에칭한다. (e). 레지스트 제거, (f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층 및 드레인전극과 그래핀 굽힘 회로가 충분히 공간적으로(여기서는 수평상태의 물리적 간격을 의미한다) 떨어질 수 있도록 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부층 및 드레인전극과 그래핀 굽힘 회로가 충분히 공간적으로 떨어질 수 있도록 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다, 로의 순서로 수행한다. 따라서, 상기 에칭부는 계단형태의 형상을 구비하게 된다. (j). 이후, 본 발명의 한 실시예에서, 추가적인 선택으로 레지스트가 도포되어 있는 소오스전극 및 드레인전극의 레지스트 상부에 추후 공정에서 필요외의 부분의 제거를 용이하게 하기 위한 PMMA를 구비한다,Thus, the metal is provided at the source electrode (the electrically conductive material-the left side connected to the exposed portions of the graphene layer (s)) and the drain electrode (the electrically conductive material-the right side). In one embodiment of the present invention, the source electrode and the drain electrode may be made of the same metal, or may be made of different metals by using two or more depositions and selective etching. Therefore, the source and drain electrodes are formed by depositing a metal to a thickness of about 5 to 100 nm by using e-beam evaporation or e-beam evaporation and sputtering Copper (Cu) provided on the source and drain electrodes is deposited to a thickness of about 30 to 100 micrometers by vapor deposition. (In one embodiment of the present invention, CMP may be performed prior to performing resist coating to adjust the thickness and flatness of the copper (Cu) layer to desired levels); Exposure, (c). Phenomenon, (d). The remaining portions except the source and drain metal contacts to be combined with the CMOS wafer are etched widely. (e). Resist removal, (f). Resist application, (g). Exposure, (h). The phenomenon, (i). Etch one or more times so that the top and drain electrodes of the graphene bending circuit and the graphene bending circuit are spaced sufficiently (in this case, the horizontal physical spacing) to fall off (exactly the upper and drain electrodes of the graphene bending circuit, Etching the metal layer or the copper (Cu) layer and the metal layer only one or more times so that the pin bending circuit can fall sufficiently spatially. Thus, the etching portion has a stepped shape. ) In one embodiment of the present invention, PMMA is further provided on top of the resist of the source electrode and the drain electrode to which the resist is applied in order to facilitate removal of a portion other than that required in a subsequent process.
-<B>-- <B> -
(1). 그래핀(또는 선택적 식각된 그래핀)의 상부 및 드레인전극이 구비될 위치의 상부 및 트랜지스터의 구조를 형성할 위치에 절연물질을 증착한다(본 발명의 한 실시예에서, 절연물질의 증착 이후, CMP 를 수행하여 절연물질층(절연층)의 두께 및 평탄도를 바람직한 수준으로 조절할 수 있다). (2). 레지스트 마스크를 상기 절연물질층(절연층)위에 형성한다, 이는 그래핀 굽힘 회로 및 그래핀 굽힘 회로의 소스와 드레인 컨택들을 한정하는데 사용될 수 있다. 레지스트 마스크를 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다. (3). 그 다음, 식각이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출시키기 위해서 사용된다. 즉, 절연물질층(절연층)내로 식각된 트렌치들이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출한다. 본 발명의 한 실시예에서, 습식 식각(wet etching)이 트렌치들을 형성하기 위하여 사용될 수 있다. 마스크는, 식각 동안 마스크로서 사용되며, 그 후 제거된다. PMMA에 의하여 형성된 예시적인 마스크는, 아세톤과 같은 용매에서 제거된다. (4). 그 후에, 메탈이 트렌치를 채우는 증착공정이 수행된다. 상기 메탈은 제 1 메탈층과 제 2 메탈층의, 두 개의 층들로 만들어진다. 제 1 메탈층(하부)은, 예를 들어, 일부 형성된 소오스전극 및 드레인전극과 양호한 컨택이 가능한 메탈로 구성되며, 제 2 메탈층(상부)은 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성된다. 따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, 이후, (a). 레지스트 도포(본 발명의 한 실시예에서, 레지스트 도포를 수행하기 이전에 CMP 를 수행하여 구리(Cu)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (b). 노광, (c). 현상, (d). 추후 CMOS 웨이퍼와 결합될 소스와 드레인 메탈 컨택들을 제외한 나머지 부분을 넓게 에칭한다. (e). 레지스트 제거, (f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층만 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부에 구비된 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다), 로의 순서로 수행한다. 따라서, 상기 에칭부는 계단형태의 형상을 구비하게 된다. (j). 이후, 본 발명의 한 실시예에서, 추가적인 선택으로 레지스트가 도포되어 있는 소오스전극 및 드레인전극의 레지스트 상부에 추후 공정에서 필요외의 부분의 제거를 용이하게 하기 위한 PMMA를 구비한다, 로 구성되는 상기 -<A>- 또는 -<B>- 로 기술되는 내용을 구비한다. (One). An insulating material is deposited at the top of the graphen (or selectively etched graphene) and at the top of the location where the drain electrode is to be provided and at the location where the transistor will form the structure (in one embodiment of the invention, CMP can be performed to adjust the thickness and flatness of the insulating material layer (insulating layer) to a desirable level). (2). A resist mask is formed on the insulating material layer (insulating layer), which can be used to define the source and drain contacts of the graphene bending circuit and the graphene bending circuit. Techniques for forming a resist mask are known to those skilled in the art and are therefore not described further herein. (3). The etch is then used to expose areas of the graphene layer (s) for the formation of the graphene bending circuit and the source electrode, and regions of the location where the drain electrode will be located. That is, the trenches etched into the insulating material layer (insulating layer) expose regions of the graphene bending circuit and regions where the graphene layer (s) and the drain electrode are to be provided for the formation of the source electrode. In one embodiment of the invention, wet etching may be used to form the trenches. The mask is used as a mask during etching and then removed. An exemplary mask formed by PMMA is removed in a solvent such as acetone. (4). Thereafter, a deposition process is performed in which the metal fills the trenches. The metal is made of two layers, a first metal layer and a second metal layer. The first metal layer (lower part) is made of, for example, metal capable of good contact with the partially formed source and drain electrodes, and the second metal layer (upper part) is made of copper capable of adhesion in the wafer bonding step (Cu). Thus, the metal is provided at the source electrode (the electrically conductive material-the left side connected to the exposed portions of the graphene layer (s)) and the drain electrode (the electrically conductive material-the right side). In one embodiment of the present invention, the source electrode and the drain electrode may be made of the same metal, or may be made of different metals by using two or more depositions and selective etching. Therefore, the source and drain electrodes are formed by depositing a metal to a thickness of about 5 to 100 nm by using e-beam evaporation or e-beam evaporation and sputtering Copper (Cu) provided on the source and drain electrodes is deposited to a thickness of about 30 to 100 micrometers by vapor deposition. (In one embodiment of the present invention, CMP may be performed prior to performing resist coating to adjust the thickness and flatness of the copper (Cu) layer to desired levels); Exposure, (c). Phenomenon, (d). The remaining portions except the source and drain metal contacts to be combined with the CMOS wafer are etched widely. (e). Resist removal, (f). Resist application, (g). Exposure, (h). The phenomenon, (i). Only the upper layer of the graphene bending circuit is etched at least once (more precisely, the metal layer provided on the upper part of the graphene bending circuit or the copper (Cu) layer and only the metal layer is etched at least once). Accordingly, the etching portion has a stepped shape. (j). Then, the are In one embodiment of the present invention, the resist top portion of a source electrode and a drain electrode that is resist is applied as an additional selection with a PMMA to facilitate part removal of the other necessary in a later step, it consists of - <A> -or- <B> - .
상기 -<A>- 또는 -<B>- 로 기술되는 내용 그 이후의 단계는 다음과 같다. Ⅰ. (a). 그래핀(또는 선택적 식각된 그래핀)의 상부에 절연층(초박막층) 구비, (b). 절연물질의 증착 및 선택적 식각, (c). 레지스트 제거, (d). 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비, (e). 교차되는 장벽조정회로를 구비, (f). 절연층 구비, (g). CMP 를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 로 구성되는 Ⅰ 의 공정순서를 구비할 수 있다. 상기 일면에서 제시하는 방법을 '그래핀 회로 웨이퍼' 또는 '그래핀 굽힘 회로 웨이퍼'라 명한다. 상기 일면에서 제시하는 방법을 사용하면 전사공정 없이 그래핀을 성장시켜, 그래핀의 품질에 문제가 없는 형태로 트랜지스터를 제조할 수 있다. 이후, 그래핀 굽힘 회로 웨이퍼와 CMOS 웨이퍼를 웨이퍼 결합 프로세스를 수행하여 통합한다. 본 발명의 한 실시예에서, 일면에서 제시되는, 교차되는 장벽조정회로는 복수의 메탈 컨택이 구비되는 것을 의미한다.The contents described by the above - mentioned <A> -or- <B> - are as follows. Ⅰ. (a). An insulating layer (ultra thin layer) is provided on top of graphene (or selectively etched graphene), (b). Deposition and selective etching of insulating material, (c). Resist removal, (d). Thereafter, at least one Piezo material is provided at the etched location of the layer of insulating material (e). (F). (G). CMP is performed at least once to remove excess metal and to polish the thickness of the topmost insulating layer to reduce it to a desired level, for example, from about 10 nanometers to about 1 micrometer. In one embodiment of the present invention, as an additional option (1). The copper is protruded by etching the uppermost insulating layer to a certain thickness, or (2). And may form one or more alignment structures that cause the mating material to fit into the copper by etching the copper to a constant thickness. The method described above is referred to as a 'graphene circuit wafer' or a 'graphene bending circuit wafer'. Using the method described in the above, the graphene can be grown without a transfer process, and the transistor can be manufactured in such a manner that there is no problem in the quality of the graphene. Then, the graphene bending circuit wafer and the CMOS wafer are integrated by performing a wafer bonding process. In one embodiment of the invention, an intersecting barrier adjustment circuit, as presented in one aspect, means having a plurality of metal contacts.
상기, 두 웨이퍼들의 대응하는 소스와 드레인 메탈 컨택들 사이에는 구리 대 구리 결합으로 결합되어 있다. 일반적인 결합 온도는 400°C 이하이다. 그러므로, 상기 디바이스들은 상기 프로세스 동안에 파괴되지 않는다. 본 발명의 한 실시예에서, 구리 대 구리 결합 대신에 400°C 이하로 결합되는 전기전도성 물질이 사용될 수 있다. 본 발명의 한 실시예에서, 구리 대 구리 결합 대신에 (1). 금 대 금 결합, (2). 알루미늄 대 알루미늄 결합, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 것이 사용될 수 있다.
And is coupled in a copper to copper bond between the corresponding source and drain metal contacts of the two wafers. Typical bonding temperatures are below 400 ° C. Therefore, the devices are not destroyed during the process. In one embodiment of the present invention, an electrically conductive material bonded at 400 [deg.] C or less may be used instead of copper to copper bond. In one embodiment of the present invention, (1) instead of a copper to copper bond. Gold - gold combination, (2). (1) to (2), composed of aluminum to aluminum bond, can be used.
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 그래핀 굽힘 회로와 CMOS 회로를 분리하여 제조하는 단계와 그 다음 웨이퍼 결합 프로세스를 구비하여, 그래핀 굽힘 회로와 CMOS 회로를 통합하는 단계를 포함하는 3차원 통합방법을 사용한다. 그래핀 굽힘 회로와 CMOS 회로를 분리하여 제조한 이후에, 그 둘을 웨이퍼 결합 프로세스에서 통합함으로써, CMOS 회로의 프로세스 한계를 넘는 그래핀 형성 온도(graphene formation temperatures)와 관련된 문제들이 해결될 수 있다. 따라서, 본 발명의 한 실시예에서, 본 발명은 기술한 방법들을 포함하여, 광범위하게 다양한 방법들(예를들어, 종래에 수행되고 있는 구리촉매성장방법, 니켈촉매성장방법)에 의해서 그래핀이 구비될 수 있다.In one embodiment of the present invention, the transistor of the present invention includes steps of fabricating a graphene bend circuit and a CMOS circuit separately and then a wafer bonding process to integrate the graphene bending circuit and the CMOS circuit Use the three-dimensional integration method. By fabricating the graphene bending circuit and the CMOS circuit separately, and then integrating them in the wafer bonding process, problems associated with graphene formation temperatures that exceed the process limit of a CMOS circuit can be solved. Thus, in one embodiment of the present invention, the present invention provides a process for the preparation of graphene by a wide variety of methods (e. G., A copper catalyst growth method, a nickel catalyst growth method, .
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 아래와 같은 공정을 구비할 수 있다. In one embodiment of the present invention, the transistor of the present invention may have the following process.
<A><A>
(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거, 본 발명의 한 실시예에서, 레지스트 제거 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (8). PMMA층 구비, (9). Ni 증착, (10). 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 Ni층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (11). PMMA층을 아세톤으로 용해, (12). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 Ni의 양쪽면에 그래핀 성장이 이루어진다. (13). 상부측 그래핀 제거, (14). Ni 에칭, (15). 그래핀 상부에 절연층 구비, (16). 절연층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (17). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (17)의 공정 순서를 구비한다.(One). Substrate cleaning, (2). Deposition of insulating material, application of resist, (3). Exposure, (4). Phenomenon, (5). Etching, (6). At least one magnetic particle, and particles having a charge, (7). Resist removal, in one embodiment of the present invention, an insulating layer (ultra thin film) can optionally be provided after resist removal (8). PMMA layer, (9). Ni deposition, (10). In an embodiment of the present invention, chemical mechanical polishing (CMP) may be performed as an additional option to adjust the thickness and flatness of the Ni layer to a desired level. Dissolve the PMMA layer with acetone, (12). The gaseous carbon source is introduced to form activated carbon. Due to the activated carbon, graphene growth occurs on both sides of Ni. (13). Top side graphene removal, (14). Ni etching, (15). An insulating layer is provided on top of the graphene, (16). An insulating layer is provided on the insulating layer (in one embodiment of the present invention, the thickness and flatness of the insulating layer provided on the uppermost layer can be adjusted to a desired level by performing CMP with additional selection). (1) to (17), each of which is constituted by a plurality of barrier-regulating circuits and intersecting barrier control circuits.
<B><B>
(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거, 본 발명의 한 실시예에서, 레지스트 제거 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (8). PMMA층 구비, (9). Ni 증착, (10). 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 Ni층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (11). PMMA층을 아세톤으로 용해, (12). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 Ni의 양쪽면에 그래핀 성장이 이루어진다. (13). 상부측 그래핀 제거, (14). Ni 에칭, (15). 그래핀 상부에 PMMA층 구비, (16). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (17). PMMA층을 아세톤으로 용해, (18). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (18)의 공정 순서를 구비한다. (One). Substrate cleaning, (2). Deposition of insulating material, application of resist, (3). Exposure, (4). Phenomenon, (5). Etching, (6). At least one magnetic particle, and particles having a charge, (7). Resist removal, in one embodiment of the present invention, an insulating layer (ultra thin film) can optionally be provided after resist removal (8). PMMA layer, (9). Ni deposition, (10). In an embodiment of the present invention, chemical mechanical polishing (CMP) may be performed as an additional option to adjust the thickness and flatness of the Ni layer to a desired level. Dissolve the PMMA layer with acetone, (12). The gaseous carbon source is introduced to form activated carbon. Due to the activated carbon, graphene growth occurs on both sides of Ni. (13). Top side graphene removal, (14). Ni etching, (15). A PMMA layer is provided on top of the graphene, (16). (In one embodiment of the present invention, CMP can be performed with additional choice to adjust the thickness and flatness of the insulating layer to desired levels). Dissolve the PMMA layer with acetone, (18). (1) to (18), each of which is constituted by a plurality of barrier control circuits and provided with intersecting barrier control circuits.
<C><C>
(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거, 본 발명의 한 실시예에서, 레지스트 제거 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (8). 구리, 니켈, 중 선택되는 것 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 구리, 니켈, 중 선택되는 것(층)의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (9). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 구리, 니켈, 중 선택되는 것(층)에 그래핀 성장이 이루어진다. (10). 이후 성장된 그래핀을 선택적 식각한다. (11). 구리, 니켈, 중 선택되는 것(층)을 에칭한다, (12). 그래핀 상부에 절연층 구비, (13). 절연층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (14). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (14)의 공정 순서를 구비한다. (One). Substrate cleaning, (2). Deposition of insulating material, application of resist, (3). Exposure, (4). Phenomenon, (5). Etching, (6). At least one magnetic particle, and particles having a charge, (7). Resist removal, in one embodiment of the present invention, an insulating layer (ultra thin film) can optionally be provided after resist removal (8). In an embodiment of the present invention, chemical mechanical polishing (CMP) is performed as an additional option to select the thickness of the copper, nickel, The flatness can be adjusted to the desired level, (9). The gaseous carbon source is introduced to form activated carbon. Due to the activated carbon, graphene is grown on a selected layer of copper, nickel, or the like. (10). The grown graphene is then selectively etched. (11). (12) etches a selected layer of copper, nickel, or the like. An insulating layer is provided on top of the graphene, (13). The insulating layer is provided on the insulating layer (in one embodiment of the present invention, the thickness and flatness of the insulating layer provided on the uppermost layer can be adjusted to a desirable level by performing CMP with additional selection). (1) to (14), each of which is constituted by a plurality of barrier control circuits and provided with intersecting barrier control circuits.
<D><D>
(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거, 본 발명의 한 실시예에서, 레지스트 제거 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (8). 구리, 니켈, 중 선택되는 것 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 구리, 니켈, 중 선택되는 것(층)의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (9). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 구리, 니켈, 중 선택되는 것(층)에 그래핀 성장이 이루어진다. (10). 이후 성장된 그래핀을 선택적 식각한다. (11). 구리, 니켈, 중 선택되는 것(층)을 에칭한다, (12). 그래핀 상부에 PMMA층 구비, (13). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (14). PMMA층을 아세톤으로 용해, (15). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (15)의 공정 순서를 구비한다. (One). Substrate cleaning, (2). Deposition of insulating material, application of resist, (3). Exposure, (4). Phenomenon, (5). Etching, (6). At least one magnetic particle, and particles having a charge, (7). Resist removal, in one embodiment of the present invention, an insulating layer (ultra thin film) can optionally be provided after resist removal (8). In an embodiment of the present invention, chemical mechanical polishing (CMP) is performed as an additional option to select the thickness of the copper, nickel, The flatness can be adjusted to the desired level, (9). The gaseous carbon source is introduced to form activated carbon. Due to the activated carbon, graphene is grown on a selected layer of copper, nickel, or the like. (10). The grown graphene is then selectively etched. (11). (12) etches a selected layer of copper, nickel, or the like. A PMMA layer is provided on top of the graphene, (13). (In one embodiment of the present invention, CMP can be performed with additional choice to adjust the thickness and flatness of the insulating layer to desired levels). Dissolve the PMMA layer with acetone, (15). (1) to (15), each of which is constituted by a plurality of barrier control circuits and intersecting barrier control circuits.
<E><E>
(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거, 본 발명의 한 실시예에서, 레지스트 제거 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (8). 종래에 사용되는 그래핀 성장공정이 구비된다.(예를들어, 금속층 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 금속층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, 그 이후, 그래핀 성장, 금속층의 상부측에 성장된 그래핀을 선택적 식각, 그 이후 금속층을 에칭하는 공정이 구비된다), (9). 그래핀 상부에 절연층 구비, (10). 절연층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (11). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (11)의 공정 순서를 구비한다. (One). Substrate cleaning, (2). Deposition of insulating material, application of resist, (3). Exposure, (4). Phenomenon, (5). Etching, (6). At least one magnetic particle, and particles having a charge, (7). Resist removal, in one embodiment of the present invention, an insulating layer (ultra thin film) can optionally be provided after resist removal (8). (E.g., metal layer deposition, in one embodiment of the present invention, CMP may be performed with additional options to adjust the thickness and flatness of the metal layer to desired levels) , Thereafter, graphene growth, selective etching of the graphenes grown on the upper side of the metal layer, and subsequent etching of the metal layer), (9). An insulating layer is provided on top of the graphene, (10). The insulating layer is provided on the insulating layer. (In one embodiment of the present invention, the thickness and flatness of the insulating layer provided on the uppermost layer can be adjusted to a desired level by performing CMP with additional selection). (1) to (11), each of which is constituted by a plurality of barrier control circuits and a plurality of barrier control circuits crossing each other.
<F><F>
(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거, 본 발명의 한 실시예에서, 레지스트 제거 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (8). 종래에 사용되는 그래핀 성장공정이 구비된다.(예를들어, 금속층 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 금속층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, 그 이후, 그래핀 성장, 금속층의 상부측에 성장된 그래핀을 선택적 식각, 그 이후 금속층을 에칭하는 공정이 구비된다), (9). 그래핀 상부에 PMMA층 구비, (10). PMMA층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (11). PMMA층을 아세톤으로 용해, (12). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (12)의 공정 순서를 구비한다. (One). Substrate cleaning, (2). Deposition of insulating material, application of resist, (3). Exposure, (4). Phenomenon, (5). Etching, (6). At least one magnetic particle, and particles having a charge, (7). Resist removal, in one embodiment of the present invention, an insulating layer (ultra thin film) can optionally be provided after resist removal (8). (E.g., metal layer deposition, in one embodiment of the present invention, CMP may be performed with additional options to adjust the thickness and flatness of the metal layer to desired levels) , Thereafter, graphene growth, selective etching of the graphenes grown on the upper side of the metal layer, and subsequent etching of the metal layer), (9). A PMMA layer is provided on top of the graphene, (10). (In one embodiment of the present invention, the thickness and the flatness of the insulating layer can be adjusted to a desired level by performing CMP with additional selection) on the PMMA layer. Dissolve the PMMA layer with acetone, (12). (1) to (12), each of which is constituted by a plurality of barrier control circuits and a barrier control circuit which intersects with each other.
<G><G>
(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, 본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비한 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (2). PMMA층 구비, (3). Ni 증착, (4). 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 Ni층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (5). PMMA층을 아세톤으로 용해, (6). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 Ni의 양쪽면에 그래핀 성장이 이루어진다. (7). 상부측 그래핀 제거, (8). Ni 에칭, (9). 그래핀 상부에 절연층 구비, (10). 절연층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (11). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (11)의 공정 순서를 구비한다. (One). One or more magnetic particles, particles having charge, in an embodiment of the present invention, optionally with an insulating layer (ultra-thin film) thereafter selected from among one or more magnetic particles, particles having charge You can (2). PMMA layer, (3). Ni deposition, (4). In one embodiment of the present invention, chemical mechanical polishing (CMP) may be performed as an additional option to adjust the thickness and flatness of the Ni layer to a desired level. Dissolve the PMMA layer with acetone, (6). The gaseous carbon source is introduced to form activated carbon. Due to the activated carbon, graphene growth occurs on both sides of Ni. (7). Top side graphene removal, (8). Ni etching, (9). An insulating layer is provided on top of the graphene, (10). The insulating layer is provided on the insulating layer. (In one embodiment of the present invention, the thickness and flatness of the insulating layer provided on the uppermost layer can be adjusted to a desired level by performing CMP with additional selection). (1) to (11), each of which is constituted by a plurality of barrier control circuits and a plurality of barrier control circuits crossing each other.
<H><H>
(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, 본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비한 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (2). PMMA층 구비, (3). Ni 증착, (4). 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 Ni층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (5). PMMA층을 아세톤으로 용해, (6). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 Ni의 양쪽면에 그래핀 성장이 이루어진다. (7). 상부측 그래핀 제거, (8). Ni 에칭, (9). 그래핀 상부에 PMMA층 구비, (10). PMMA층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (11). PMMA층을 아세톤으로 용해, (12). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (12)의 공정 순서를 구비한다. (One). One or more magnetic particles, particles having charge, in an embodiment of the present invention, optionally with an insulating layer (ultra-thin film) thereafter selected from among one or more magnetic particles, particles having charge You can (2). PMMA layer, (3). Ni deposition, (4). In one embodiment of the present invention, chemical mechanical polishing (CMP) may be performed as an additional option to adjust the thickness and flatness of the Ni layer to a desired level. Dissolve the PMMA layer with acetone, (6). The gaseous carbon source is introduced to form activated carbon. Due to the activated carbon, graphene growth occurs on both sides of Ni. (7). Top side graphene removal, (8). Ni etching, (9). A PMMA layer is provided on top of the graphene, (10). (In one embodiment of the present invention, the thickness and the flatness of the insulating layer can be adjusted to a desired level by performing CMP with additional selection) on the PMMA layer. Dissolve the PMMA layer with acetone, (12). (1) to (12), each of which is constituted by a plurality of barrier control circuits and a barrier control circuit which intersects with each other.
<I><I>
(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, 본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비한 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (2). 구리, 니켈, 중 선택되는 것 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 구리, 니켈, 중 선택되는 것(층)의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (3). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 구리, 니켈, 중 선택되는 것(층)에 그래핀 성장이 이루어진다. (4). 이후 성장된 그래핀을 선택적 식각한다. (5). 구리, 니켈, 중 선택되는 것(층)을 에칭한다, (6). 그래핀 상부에 절연층 구비, (7). 절연층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (8). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (8)의 공정 순서를 구비한다. (One). One or more magnetic particles, particles having charge, in an embodiment of the present invention, optionally with an insulating layer (ultra-thin film) thereafter selected from among one or more magnetic particles, particles having charge You can (2). In an embodiment of the present invention, chemical mechanical polishing (CMP) is performed as an additional option to select the thickness of the copper, nickel, The flatness can be adjusted to the desired level, (3). The gaseous carbon source is introduced to form activated carbon. Due to the activated carbon, graphene is grown on a selected layer of copper, nickel, or the like. (4). The grown graphene is then selectively etched. (5). Etching a selected layer of copper, nickel, (6). An insulating layer is provided on top of the graphene, (7). An insulating layer is provided on the insulating layer (in one embodiment of the present invention, the thickness and flatness of the insulating layer provided on the uppermost layer can be adjusted to a desirable level by performing CMP with additional selection). (1) to (8), each of which is constituted by a plurality of barrier control circuits and provided with intersecting barrier control circuits.
<J><J>
(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, 본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비한 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (2). 구리, 니켈, 중 선택되는 것 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 구리, 니켈, 중 선택되는 것(층)의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (3). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 구리, 니켈, 중 선택되는 것(층)에 그래핀 성장이 이루어진다. (4). 이후 성장된 그래핀을 선택적 식각한다. (5). 구리, 니켈, 중 선택되는 것(층)을 에칭한다, (6). 그래핀 상부에 PMMA층 구비, (7). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (8). PMMA층을 아세톤으로 용해, (9). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (9)의 공정 순서를 구비한다. (One). One or more magnetic particles, particles having charge, in an embodiment of the present invention, optionally with an insulating layer (ultra-thin film) thereafter selected from among one or more magnetic particles, particles having charge You can (2). In an embodiment of the present invention, chemical mechanical polishing (CMP) is performed as an additional option to select the thickness of the copper, nickel, The flatness can be adjusted to the desired level, (3). The gaseous carbon source is introduced to form activated carbon. Due to the activated carbon, graphene is grown on a selected layer of copper, nickel, or the like. (4). The grown graphene is then selectively etched. (5). Etching a selected layer of copper, nickel, (6). A PMMA layer is provided on top of the graphene, (7). (In one embodiment of the present invention, the thickness and flatness of the insulating layer can be adjusted to desired levels by performing CMP with additional selection). Dissolve the PMMA layer with acetone, (9). (1) to (9), each of which is constituted by a plurality of barrier-regulating circuits and intersecting barrier-regulating circuits.
<K><K>
(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, 본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비한 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (2). 종래에 사용되는 그래핀 성장공정이 구비된다.(예를들어, 금속층 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 금속층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, 그 이후, 그래핀 성장, 금속층의 상부측에 성장된 그래핀을 선택적 식각, 그 이후 금속층을 에칭하는 공정이 구비된다), (3). 그래핀 상부에 절연층 구비, (4). 절연층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (5). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (5)의 공정 순서를 구비한다. (One). One or more magnetic particles, particles having charge, in an embodiment of the present invention, optionally with an insulating layer (ultra-thin film) thereafter selected from among one or more magnetic particles, particles having charge You can (2). (E.g., metal layer deposition, in one embodiment of the present invention, CMP may be performed with additional options to adjust the thickness and flatness of the metal layer to desired levels) Thereafter, graphene growth, selective etching of the graphenes grown on the upper side of the metal layer, and subsequent etching of the metal layer); and (3). An insulating layer is provided on top of the graphene, (4). An insulating layer is provided on the insulating layer (in one embodiment of the present invention, the thickness and flatness of the insulating layer provided on the uppermost layer can be adjusted to a desired level by performing CMP with additional selection). (1) to (5), each of which is constituted by a plurality of barrier control circuits and provided with intersecting barrier control circuits.
<L><L>
(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, 본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비한 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (2). 종래에 사용되는 그래핀 성장공정이 구비된다.(예를들어, 금속층 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 금속층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, 그 이후, 그래핀 성장, 금속층의 상부측에 성장된 그래핀을 선택적 식각, 그 이후 금속층을 에칭하는 공정이 구비된다), (3). 그래핀 상부에 PMMA층 구비, (4). PMMA층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (5). PMMA층을 아세톤으로 용해, (6). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (6)의 공정 순서를 구비한다.(One). One or more magnetic particles, particles having charge, in an embodiment of the present invention, optionally with an insulating layer (ultra-thin film) thereafter selected from among one or more magnetic particles, particles having charge You can (2). (E.g., metal layer deposition, in one embodiment of the present invention, CMP may be performed with additional options to adjust the thickness and flatness of the metal layer to desired levels) Thereafter, graphene growth, selective etching of the graphenes grown on the upper side of the metal layer, and subsequent etching of the metal layer); and (3). A PMMA layer is provided on top of the graphene, (4). An insulating layer is provided on the PMMA layer (in one embodiment of the present invention, the thickness and flatness of the insulating layer can be adjusted to a desired level by performing CMP with additional selection). Dissolve the PMMA layer with acetone, (6). (1) to (6), each of which is constituted by a plurality of barrier control circuits and provided with intersecting barrier control circuits.
본 발명의 한 실시예에서, 일면에서 제시하는 공정(<A>의 (1) 부터 (14) 공정, <C>의 (1) 부터 (11) 공정, <E>의 (1) 부터 (8) 공정, <G>의 (1) 부터 (8) 공정, <I>의 (1) 부터 (5) 공정, <K>의 (1) 부터 (2) 공정, 중 선택되는 공정) 그 이후, 그래핀이 구비된 위치에 비교하여 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다.(또는, 일면에서 제시하는 <A>, <C>, <E>, <G>, <I>, <K>, 중 선택되는 공정에서, (1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비하기 이전에 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다. 절연층으로 비동일평면을 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다, (2). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, 본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비한 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (3). 금속층의 증착과 선택적 식각, (4). 그래핀 성장, 그 이후 그래핀을 선택적 식각 (5). 그 이후, 금속층을 에칭한다, 로 구성되는 상기 (1) 내지 (5)의 공정순서를 구비한다.) In an embodiment of the present invention, since the step (1 of <A> presented on one surface (14) step, from (1) a <C><E> (1 ) step, from 11 (8 ) process, a process in which (1) to the <G> (8) step (1) to the <I> (5) step (1) to the <K> (2) process, the selection of) later, So compared to the pin is provided with a position and a non-co-planar with the insulating layer in a position to be provided with a drain electrode (or, <A>, <C>, < E>, <G>, presenting at one side <I> , <K> , (1). And has a non-coplanar plane as an insulating layer at a position where the drain electrode is to be provided before having at least one of the magnetic particles and the particles having the charge. Techniques for forming a non-coplanar plane with an insulating layer are known to those skilled in the art and are therefore not further described herein, (2). One or more magnetic particles, particles having charge, in an embodiment of the present invention, optionally with an insulating layer (ultra-thin film) thereafter selected from among one or more magnetic particles, particles having charge You can (3). Deposition and selective etching of metal layers, (4). Graphene growth, then selective etching of graphene (5). (1) to (5), wherein the metal layer is etched.
그 이후로, 소오스전극(그래핀과 연결되는 전기전도성 물질-좌측부)은, 메탈과 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성되며, 드레인전극은, (A). 드레인전극(그래핀과 물리적 간격(여기서는 물리적 거리(높이)-비동일평면을 의미한다)이 구비되는 전기전도성 물질-우측부)은 메탈과 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성된다(웨이퍼의 컨텍부분은 접착(adhesion)이 가능한 구리(Cu)로 구성한다), 또는 본 발명의 한 실시예에서, (B). 드레인전극은 전기전도성 물질(예를들어, 메탈)이 그래핀과 물리적 간격을 구비하며(여기서는 물리적 거리(높이)-비동일평면을 의미한다), 상기 전기전도성 물질(예를들어, 메탈)의 상부에 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)가 구비된다, 로 구성되는 상기 (A) 내지 (B) 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 소오스전극 및 드레인전극은 구리(Cu)만으로도 구성될 수 있다. 그 다음 설명은 -<A>- 또는 -<B>- 로 기술되는 내용을 참고한다. Thereafter, the source electrode (the electrically conductive material connected to the graphene - the left side) is composed of copper (Cu) capable of adhesion in the metal and later wafer bonding step, and the drain electrode (A). The drain electrode (the electrically conductive material - the right-hand part of which is physically spaced from the graphene (here, physical distance (height) - means non-coplanar) - is made of copper (Cu (The contact portion of the wafer is made of copper (Cu) capable of adhesion), or (B) in one embodiment of the present invention. Drain electrodes may be formed by depositing an electrically conductive material (e. G., Metal) with an electrically conductive material (e. G., Metal) having physical spacing from the graphene (Cu) capable of adhesion in a wafer bonding step at an upper part of the wafer bonding step (A) to (B). In one embodiment of the present invention, the source electrode and the drain electrode may be made of copper (Cu) alone. The following description refers to - <A> -or- <B> - .
-<A>-- <A> -
따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, Thus, the metal is provided at the source electrode (the electrically conductive material-the left side connected to the exposed portions of the graphene layer (s)) and the drain electrode (the electrically conductive material-the right side). In one embodiment of the present invention, the source electrode and the drain electrode may be made of the same metal, or may be made of different metals by using two or more depositions and selective etching. Therefore, the source and drain electrodes are formed by depositing a metal to a thickness of about 5 to 100 nm by using e-beam evaporation or e-beam evaporation and sputtering Copper (Cu) provided on the source and drain electrodes is deposited to a thickness of about 30 to 100 micrometers by vapor deposition,
-<B>-- <B> -
(1). 그래핀(또는 선택적 식각된 그래핀)의 상부 및 드레인전극이 구비될 위치의 상부 및 트랜지스터의 구조를 형성할 위치에 절연물질을 증착한다(본 발명의 한 실시예에서, 절연물질의 증착 이후, CMP 를 수행하여 절연물질층(절연층)의 두께 및 평탄도를 바람직한 수준으로 조절할 수 있다). (2). 레지스트 마스크를 상기 절연물질층(절연층)위에 형성한다, 이는 그래핀 굽힘 회로 및 그래핀 굽힘 회로의 소스와 드레인 컨택들을 한정하는데 사용될 수 있다. 레지스트 마스크를 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다. (3). 그 다음, 식각이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출시키기 위해서 사용된다. 즉, 절연물질층(절연층)내로 식각된 트렌치들이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출한다. 본 발명의 한 실시예에서, 습식 식각(wet etching)이 트렌치들을 형성하기 위하여 사용될 수 있다. 마스크는, 식각 동안 마스크로서 사용되며, 그 후 제거된다. PMMA에 의하여 형성된 예시적인 마스크는, 아세톤과 같은 용매에서 제거된다. (4). 그 후에, 메탈이 트렌치를 채우는 증착공정이 수행된다. 상기 메탈은 제 1 메탈층과 제 2 메탈층의, 두 개의 층들로 만들어진다. 제 1 메탈층(하부)은, 예를 들어, 그래핀과 양호한 컨택이 가능한 메탈로 구성되며, 제 2 메탈층(상부)은 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성된다. 따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, 로 구성되는 상기 -<A>- 또는 -<B>- 로 기술되는 내용을 구비한다.(One). An insulating material is deposited at the top of the graphen (or selectively etched graphene) and at the top of the location where the drain electrode is to be provided and at the location where the transistor will form the structure (in one embodiment of the invention, CMP can be performed to adjust the thickness and flatness of the insulating material layer (insulating layer) to a desirable level). (2). A resist mask is formed on the insulating material layer (insulating layer), which can be used to define the source and drain contacts of the graphene bending circuit and the graphene bending circuit. Techniques for forming a resist mask are known to those skilled in the art and are therefore not described further herein. (3). The etch is then used to expose areas of the graphene layer (s) for the formation of the graphene bending circuit and the source electrode, and regions of the location where the drain electrode will be located. That is, the trenches etched into the insulating material layer (insulating layer) expose regions of the graphene bending circuit and regions where the graphene layer (s) and the drain electrode are to be provided for the formation of the source electrode. In one embodiment of the invention, wet etching may be used to form the trenches. The mask is used as a mask during etching and then removed. An exemplary mask formed by PMMA is removed in a solvent such as acetone. (4). Thereafter, a deposition process is performed in which the metal fills the trenches. The metal is made of two layers, a first metal layer and a second metal layer. The first metal layer (lower part) is made of, for example, metal capable of good contact with graphene, and the second metal layer (upper part) is made of copper (Cu) do. Thus, the metal is provided at the source electrode (the electrically conductive material-the left side connected to the exposed portions of the graphene layer (s)) and the drain electrode (the electrically conductive material-the right side). In one embodiment of the present invention, the source electrode and the drain electrode may be made of the same metal, or may be made of different metals by using two or more depositions and selective etching. Therefore, the source and drain electrodes are formed by depositing a metal to a thickness of about 5 to 100 nm by using e-beam evaporation or e-beam evaporation and sputtering and that the copper (Cu) which is provided on the upper portion of the source electrode and the drain electrode is the thickness by a deposition is deposited to 100 microns degree of about 30 nanometers, composed of - <A> - or - <B > - .
상기 -<A>- 또는 -<B>- 로 기술되는 내용 이후, (a). 레지스트 도포(본 발명의 한 실시예에서, 레지스트 도포를 수행하기 이전에 CMP 를 수행하여 구리(Cu)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (b). 노광, (c). 현상, (d). 추후 CMOS 웨이퍼와 결합될 소스와 드레인 메탈 컨택들을 제외한 나머지 부분을 넓게 에칭한다. (e). 레지스트 제거, (f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층만 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부에 구비된 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다), 로의 순서로 수행한다. 따라서, 상기 에칭부는 계단형태의 형상을 구비하게 된다. (j). 이후, 본 발명의 한 실시예에서, 추가적인 선택으로 레지스트가 도포되어 있는 소오스전극 및 드레인전극의 레지스트 상부에 추후 공정에서 필요외의 부분의 제거를 용이하게 하기 위한 PMMA를 구비한다. 그 이후의 단계는 다음과 같다. Ⅰ. (a). 그래핀(또는 선택적 식각된 그래핀)의 상부에 절연층 구비, (b). 절연층 상부에 절연층 구비, (c). 교차되는 장벽조정회로를 구비, (d). 레지스트 제거, (e). 절연층 구비, (f). 화학적 기계적 연마(chemical mechanical polishing(CMP))를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 또는 Ⅱ. (a). 레지스트 제거, (b). 그래핀(또는 선택적 식각된 그래핀)의 상부에 PMMA층 구비, (c). 절연층 구비, (d). PMMA층을 용해하여 진공층, 에어층, 중 선택되는 층을 형성(방법은 일면에서 설명하였음), (e). 교차되는 장벽조정회로를 구비, (f). 절연층 구비, (g). 화학적 기계적 연마(chemical mechanical polishing(CMP))를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 로 구성되는 상기 Ⅰ 또는 Ⅱ 의 공정순서를 구비할 수 있다. 상기 일면에서 제시하는 방법을 '그래핀 회로 웨이퍼' 또는 '그래핀 굽힘 회로 웨이퍼'라 명한다. 상기 일면에서 제시하는 방법을 사용하면 전사공정 없이 그래핀을 성장시켜, 그래핀의 품질에 문제가 없는 형태로 트랜지스터를 제조할 수 있다. 이후, 그래핀 굽힘 회로 웨이퍼와 CMOS 웨이퍼를 웨이퍼 결합 프로세스를 수행하여 통합한다. CMOS 웨이퍼는 그래핀 굽힘 회로 웨이퍼와 웨이퍼 결합 프로세스를 수행하기 위하여 뒤집어진다. 이와 달리 그래핀 굽힘 회로 웨이퍼가 CMOS 웨이퍼와 웨이퍼 결합 프로세스를 수행하기 위하여 뒤집어질 수도 있다. 본 발명의 한 실시예에서, 일면에서 제시되는, 교차되는 장벽조정회로는 복수의 메탈 컨택이 구비되는 것을 의미한다.After the contents described by - <A> -or- <B> - , (a). (In one embodiment of the present invention, CMP may be performed prior to performing resist coating to adjust the thickness and flatness of the copper (Cu) layer to desired levels); Exposure, (c). Phenomenon, (d). The remaining portions except the source and drain metal contacts to be combined with the CMOS wafer are etched widely. (e). Resist removal, (f). Resist application, (g). Exposure, (h). The phenomenon, (i). Only the upper layer of the graphene bending circuit is etched at least once (more precisely, the metal layer provided on the upper part of the graphene bending circuit or the copper (Cu) layer and only the metal layer is etched at least once). Accordingly, the etching portion has a stepped shape. (j). Thereafter, in one embodiment of the present invention, the PMMA is provided on the upper portion of the resist of the source electrode and the drain electrode to which the resist is applied as an additional option, in order to facilitate removal of a portion other than that required in a subsequent process. The subsequent steps are as follows. Ⅰ. (a). An insulating layer is provided on top of the graphene (or selectively etched graphene), (b). An insulating layer is provided on the insulating layer, (c). (D). Resist removal, (e). (F). Chemical mechanical polishing (CMP) is performed one or more times to remove excess metal and to increase the thickness of the topmost insulating layer to a desired level, for example, from about 10 nanometers to about 1 micrometer Polished to reduce. In one embodiment of the present invention, as an additional option (1). The copper is protruded by etching the uppermost insulating layer to a certain thickness, or (2). One or more alignment structures may be formed that cause the mating material to fit into the copper by etching the copper to a constant thickness, or II. (a). Resist removal, (b). A PMMA layer is provided on top of the graphene (or selectively etched graphene), (c). (D). The PMMA layer is melted to form a vacuum layer, an air layer, or a selected layer (the method has been described in one aspect), (e). (F). (G). Chemical mechanical polishing (CMP) is performed one or more times to remove excess metal and to increase the thickness of the topmost insulating layer to a desired level, for example, from about 10 nanometers to about 1 micrometer Polished to reduce. In one embodiment of the present invention, as an additional option (1). The copper is protruded by etching the uppermost insulating layer to a certain thickness, or (2). And may form one or more alignment structures that cause the mating material to fit into the copper by etching the copper to a constant thickness. The method described above is referred to as a 'graphene circuit wafer' or a 'graphene bending circuit wafer'. Using the method described in the above, the graphene can be grown without a transfer process, and the transistor can be manufactured in such a manner that there is no problem in the quality of the graphene. Then, the graphene bending circuit wafer and the CMOS wafer are integrated by performing a wafer bonding process. The CMOS wafer is inverted to perform graphene bending circuit wafer and wafer bonding process. Alternatively, graphene bend circuit wafers may be inverted to perform the CMOS wafer and wafer bonding process. In one embodiment of the invention, an intersecting barrier adjustment circuit, as presented in one aspect, means having a plurality of metal contacts.
상기, 두 웨이퍼들의 대응하는 소스와 드레인 메탈 컨택들 사이에는 구리 대 구리 결합으로 결합되어 있다. 일반적인 결합 온도는 400°C 이하이다. 그러므로, 상기 디바이스들은 상기 프로세스 동안에 파괴되지 않는다. 본 발명의 한 실시예에서, 구리 대 구리 결합 대신에 400°C 이하로 결합되는 전기전도성 물질이 사용될 수 있다. 본 발명의 한 실시예에서, 구리 대 구리 결합 대신에 (1). 금 대 금 결합, (2). 알루미늄 대 알루미늄 결합, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 것이 사용될 수 있다.And is coupled in a copper to copper bond between the corresponding source and drain metal contacts of the two wafers. Typical bonding temperatures are below 400 ° C. Therefore, the devices are not destroyed during the process. In one embodiment of the present invention, an electrically conductive material bonded at 400 [deg.] C or less may be used instead of copper to copper bond. In one embodiment of the present invention, (1) instead of a copper to copper bond. Gold - gold combination, (2). (1) to (2), composed of aluminum to aluminum bond, can be used.
본 발명의 한 실시예에서, '그래핀 회로 웨이퍼' 또는 '그래핀 굽힘 회로 웨이퍼'를 제조하는데 있어서, '드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비'하는 공정은 트랜지스터의 구조를 형성할 위치에 절연물질로 구조를 형성하는 공정(예를들어, 절연물질 증착 및 선택적 식각)이 같이 포함되어 있는 것을 의미할 수 있다.In one embodiment of the present invention, in the fabrication of a 'graphene circuit wafer' or a 'graphene bend circuit wafer', a process of 'having a non-identical plane as an insulating layer at a position where the drain electrode is to be formed' (For example, insulating material deposition and selective etching) for forming a structure with an insulating material at a position where the insulating material is to be formed.
본 발명의 한 실시예에서, '그래핀 회로 웨이퍼' 또는 '그래핀 굽힘 회로 웨이퍼'를 제조할때 가장 마지막에 수행되는 화학적 기계적 연마(chemical mechanical polishing(CMP))를 1회 이상 수행하여 여분의 메탈을 제거하고 절연층(또는 가장 최상층의 절연층)의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 절연층(또는 가장 최상층의 절연층)을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 로 구성되는 공정은 아래에 <A>, <B>, <C>, 중 선택되는 것으로 기술되는 내용을 구비할 수 있다.In one embodiment of the present invention, the last performed chemical mechanical polishing (CMP) when manufacturing a 'graphene circuit wafer' or a 'graphene circuit wafer' The metal is removed and the insulating layer (or the topmost insulating layer) is polished to reduce the thickness to a desired level, for example, from about 10 nanometers to about 1 micrometer. In one embodiment of the present invention, as an additional option (1). (2) protruding the copper by etching the insulating layer (or the uppermost insulating layer) to a certain thickness; The process consisting of the following steps can be selected from <A> , <B> , <C> , and so on, which may consist of one or more alignment structures that cause the mate to fit into the copper by etching the copper to a certain thickness Described contents can be provided.
<A><A>
(1). 플라즈마 촉진 화학 기상 증착법(PECVD)로 절연층(또는 가장 최상층의 절연층)-SiO2를 형성. (2). 그 다음으로 SiO2 CMP 를 수행한다. CMP 를 수행하면 우선적으로 SiO2가 제거된다. (3). 계속해서 SiO2 CMP 를 수행하면 Cu층이 드러나기 시작한다. (4). SiO2 CMP를 진행할 때 SiO2층이 우선적으로 제거되면 매우 얇은 Cu층이 주변의 SiO2층 위로 드러나게 된다. 상기 매우 얇은 Cu층은 CMP 공정의 기계적 연마 특성으로 인해 곧 제거되게 되며, 결과적으로 일정수준의 평탄도를 구비하는 SiO2층과 Cu층이 구비되게 된다,(One). Plasma Enhanced Chemical Vapor Deposition (PECVD) forms the insulating layer (or the topmost insulating layer) -SiO 2 . (2). Followed by SiO 2 CMP. When CMP is performed, SiO 2 is preferentially removed. (3). Subsequently, when the SiO 2 CMP is performed, the Cu layer starts to be exposed. (4). When the SiO 2 layer is preferentially removed during SiO 2 CMP, a very thin Cu layer is exposed above the surrounding SiO 2 layer. The very thin Cu layer is soon removed due to the mechanical polishing properties of the CMP process, resulting in a SiO 2 layer and a Cu layer with a certain level of flatness,
<B><B>
(5). 상기 일면에서 제시하는 <A> 의 공정수행 이후, 버펄드 산화물 에칭(buffered oxide etch, BOE)으로 SiO2층을 일정 두께로 에칭함으로써 Cu를 주변의 SiO2 절연층보다 돌출시키는 하나 이상의 정렬 구조를 형성할 수 있다,(5). After performing the <A> process described above, one or more alignment structures for protruding Cu from the surrounding SiO 2 insulating layer by etching the SiO 2 layer to a certain thickness by a buffered oxide etch (BOE) Can be formed,
<C><C>
(5). 상기 일면에서 제시하는 <A> 의 공정수행 이후, Cu를 일정 두께로 에칭함으로써 Cu를 주변의 SiO2 절연층보다 움푹들어가도록 만드는 하나 이상의 정렬 구조를 형성할 수 있다, 로 구성되는 상기 <A>, <B>, <C>, 중 선택되는 것으로 기술되는 내용을 구비한다.
(5). After performing the process of <A> presented on the surface, it is possible to form at least one alignment structure so as to create the Cu by etching the Cu recessed to a predetermined thickness than the periphery of the SiO 2 insulating layer, consisting of the <A> , ≪ B > , and < C > , respectively.
3차원 통합은 본 발명에서 제시하는 그래핀 굽힘 회로(그래핀 회로)를 위한 패키징과 집적회로 기술의 갭을 충족하기 위한 매우 유망한 기술이다. CMOS 디바이스 층들을 쌓는 기술은 알려져 있다. 3차원 통합기술은 스케일링 없이도 시스템의 성능을 향상시킬 수 있는 방법이 될 수 있다. 또한, 그래핀내에서 이동성이 매우 높은 캐리어들과 함께, 인터커넥트들의 기생저항과 기생용량이 전체 회로의 성능을 결정하는데 더욱 중요하게 될 것이다. 이런 관점에서, 3차원 통합은 본 발명에서 제시하는 그래핀 굽힘 회로들에 큰 장점을 제공한다. 그러한 장점들로는 (a). 전체 배선길이의 감소 및 그로 인한 인터커넥트 지연시간의 감소, (b). 칩들간 인터커넥트들의 현저한 증가, 그리고 (c). 이질적인(dissimilar) 재료들, 프로세스 기술들 및 기능들의 통합 능력 등을 포함한다. 이들 장점들 중에서, 상기 항목 (c) 는 그래핀을 구비할때 발생하는 열버짓 문제(thermal budget issue)를 해결하는 좋은 방법이 될 수 있다.Three-dimensional integration is a very promising technology to meet the gap of packaging and integrated circuit technology for graphene bending circuits (graphene circuits) presented in the present invention. Techniques for stacking CMOS device layers are known. 3D integration technology can be a way to improve system performance without scaling. In addition, with carriers that are highly mobile in graphene, the parasitic resistance and parasitic capacitance of the interconnects will become more important in determining the performance of the overall circuit. In this regard, the three-dimensional integration provides a great advantage to the graphene bending circuits presented in the present invention. Such advantages include (a). Reduced overall wiring length and thereby reduced interconnect delay time, (b). A significant increase in inter - chip interconnects, and (c). The ability to integrate dissimilar materials, process technologies and functions, and the like. Of these advantages, item (c) above can be a good way to solve the thermal budget issue that arises when graphenes are provided.
따라서, 그래핀 굽힘 회로들을 제조하기 위한 본 발명 3차원 통합기술의 장점들은 다음과 같다. (1). 기술한 방법들을 포함하여, 광범위하게 다양한 방법들(예를들어, 종래에 수행되고 있는 구리촉매성장방법, 니켈촉매성장방법)에 의해서 그래핀이 구비될 수 있다. (2). 탄소재료들로부터의 잠재적 오염 없이 표준 클린룸 (standard clean-room) 시설에서 CMOS 웨이퍼(CMOS 회로가 구비된 웨이퍼)가 사전 제조될 수 있다. (3). 웨이퍼 결합 프로세스에서의 정렬(alignment) 및/또는 하나 이상의 정렬 구조는 그래핀 굽힘 회로에 있어서, 항상 그래핀 굽힘 회로가 바람직한 위치에 결합되게 해 준다. (4). 프로세스 중의 온도, 습식 식각, 가스 분위기(gas ambient)와 같이 기존 CMOS 디바이스에서 요구되는 것들이 여전히 유지될 수 있는데 그 이유는 그래핀 굽힘 회로가 다른 기판에서 별도로 제조되기 때문이다. (5). 그래핀 굽힘 회로들의 경우 인터커넥트들에 의해 지배되는, 회로 지연시간이 상당히 감소된다.Thus, the advantages of the three-dimensional integration technique of the present invention for manufacturing graphene bending circuits are as follows. (One). Graphene may be provided by a wide variety of methods, including the methods described, for example, a copper catalyst growth method, a nickel catalyst growth method, which is conventionally performed. (2). CMOS wafers (wafers with CMOS circuits) can be pre-fabricated in standard clean-room facilities without potential contamination from carbon materials. (3). Alignment in the wafer bonding process and / or one or more alignment structures allows the graphene bending circuit to always be coupled in the desired position in the graphene bending circuit. (4). What is required in conventional CMOS devices, such as temperature during the process, wet etching, and gas ambient, can still be maintained because the graphene bending circuit is fabricated separately on other substrates. (5). In the case of graphene bending circuits, the circuit latency, which is dominated by interconnects, is significantly reduced.
본 발명의 한 실시예에서, 일면에서 제시하는 3차원 통합기술(웨이퍼 결합 프로세스)에 있어서, 두 웨이퍼들의 대응하는 소스와 드레인 메탈 컨택들 사이에는 구리 대 구리(copper to copper)의 결합방법이 구비된다. 본 발명의 한 실시예에서, 구리 대 구리 결합 대신에 (1). 금 대 금 결합, (2). 알루미늄 대 알루미늄 결합, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 것이 사용될 수 있다.In one embodiment of the present invention, in a three-dimensional integration technique (wafer bonding process) presented in one aspect, a copper-to-copper coupling method is provided between the corresponding source and drain metal contacts of two wafers do. In one embodiment of the present invention, (1) instead of a copper to copper bond. Gold - gold combination, (2). (1) to (2), composed of aluminum to aluminum bond, can be used.
더하여, 상기 그래핀 굽힘 회로 웨이퍼와 구리 대 구리(copper to copper)의 결합방법으로 결합된 CMOS 웨이퍼는 일정이상 제거한 후, 구조상에 추가적인 디바이스, 메탈층, 중 하나 이상 선택되는 것이 제조될수 있다. 또는, CMOS 웨이퍼와 구리 대 구리(copper to copper)로 결합된 그래핀 굽힘 회로 웨이퍼가 일정이상 제거된 후, 추가적인 디바이스, 메탈층, 중 하나 이상 선택되는 것이 제조될 수 있다.In addition, the CMOS wafer combined with the graphene bending circuit wafer and the copper-to-copper bonding method may be removed after more than a predetermined amount, and then one or more of the additional devices, the metal layer and the like may be selected. Alternatively, after a certain amount of graphene bending circuit wafer bonded with a CMOS wafer and copper to copper is removed, one or more of additional devices, a metal layer, and the like can be manufactured.
본 발명의 한 실시예에서, 본 발명에서 제시하는 웨이퍼 결합 프로세스에 있어서, 두 웨이퍼들의 대응하는 소스와 드레인 메탈 컨택들 사이를 제외한 나머지 부분 중 선택되는 부분(예를들어, CMP 공정을 수행한 절연층)에는 접착층, 접착제, 에폭시(epoxy), 반데르발스 힘, 중 선택되는 것이 구비될 수 있다. 본 발명의 한 실시예에서, 상기 접착층은 접착제, 초음파접착, 열접착, 열압착접착, 반도체 공정의 분위기 안에서 접착을 할 수 있는 일련의(하나로 이어지는) 공정에서 수행되는 접착, 중 선택되는 것으로 형성되는 접착층을 의미한다.In one embodiment of the present invention, in the wafer bonding process presented in the present invention, a selected portion of the remainder except between the corresponding source and drain metal contacts of the two wafers (e.g., Layer may be provided with an adhesive layer, an adhesive, an epoxy, and a van der Waals force. In one embodiment of the present invention, the adhesive layer is formed by being selected from an adhesive, an ultrasonic bonding, a thermal bonding, a thermocompression bonding, an adhesion carried out in a series of (one subsequent) processes capable of bonding in an atmosphere of a semiconductor process ≪ / RTI >
본 발명의 한 실시예에서, 본 발명에서 제시하는 웨이퍼 결합 프로세스에 있어서, 두 웨이퍼들의 대응하는 소스와 드레인 메탈 컨택들 사이를 제외한 나머지 부분 중 선택되는 부분에는 접착전구체가 구비될 수 있다. 본 발명의 한 실시예에서, 접착전구체는 소스와 드레인 메탈 컨택들 사이를 제외한 나머지 부분 중 선택되는 부분에 PDMS 폴리머로 형성된 제 1 웨이퍼(예를들어, 그래핀 굽힘 회로 웨이퍼)와 제 2 웨이퍼(예를들어, CMOS 웨이퍼)의 결합 영역 사이에 공유결합을 형성하기 위해 Cr/SiO2의 이중층으로 코팅된 제 2 웨이퍼(예를들어, CMOS 웨이퍼)를 의미할 수 있다. SiO2 표면 위에 -OH기를 발생시키고, 자외선 램프로 유도된 오존에 노출시켜 변형된 PDMS 폴리머를 결합시킨후, 뒤이어 가열함으로써 Cr/SiO2와 PDMS 폴리머 사이의 강한 기계적 결합을 형성하는 공유결합을 형성시킨다. UV/오존으로 노출에 의해 활성화된 PDMS 폴리머는 -O-Si-O- 접착을 유발한다. In one embodiment of the present invention, in the wafer bonding process presented in the present invention, the bonding precursor may be provided on a selected portion of the remaining portions of the two wafers other than between the corresponding source and the drain metal contacts. In one embodiment of the present invention, the bonding precursor is bonded to a first wafer (e.g., graphene bend circuit wafer) formed of PDMS polymer and a second wafer (e.g., a graphen bend circuit wafer) formed on a selected portion of the remaining portion except between the source and drain metal contacts for example, it is possible to sense a second wafer (e.g., CMOS wafer) coated with a double layer of Cr / SiO 2 to form a covalent bond between the coupling regions of the CMOS wafer). Forming a covalent bond that forms a strong mechanical bond between the Cr / SiO 2 and the PDMS polymer by heating to generate a -OH group on the SiO 2 surface and exposure to ozone induced by an ultraviolet lamp to bond the modified PDMS polymer followed by heating . PDMS polymer activated by exposure to UV / ozone causes -O-Si-O-adhesion.
본 발명의 한 실시예에서, 본 발명에서 제시하는 웨이퍼 결합 프로세스에 있어서, 두 웨이퍼들의 대응하는 소스와 드레인 메탈 컨택들 사이를 제외한 나머지 부분 중 선택되는 부분에는 반 데르 발스 힘, 공유결합, 점착층, 그들 표면에 배치된 하이드록실기를 가지는 영역과 같은 화학적으로 수정된 영역, 쌍극자간의 힘 또는 이들의 결합을 구비할 수 있다.In one embodiment of the present invention, in the wafer bonding process presented in the present invention, selected portions of the remainder, except between the corresponding source and drain metal contacts of the two wafers, include van der Waals forces, covalent bonds, , A chemically modified region such as a region having a hydroxyl group disposed on their surface, a force between dipoles, or a combination thereof.
본 발명의 한 실시예에서, 본 발명에서 제시하는 웨이퍼 결합 프로세스에 있어서, 두 웨이퍼들의 대응하는 소스와 드레인 메탈 컨택들 사이를 제외한 나머지 부분 중 선택되는 부분에는 웨이퍼 결합 프로세스 이전에 및/또는 중에 가열함으로써 연화되거나 부분적으로 녹을 수 있고, 이에 따라 웨이퍼 결합 프로세스에서 결합되는 결합영역을 구비할 수 있다. In one embodiment of the present invention, in the wafer bonding process presented in the present invention, selected portions of the remainder, except between the corresponding source and drain metal contacts of the two wafers, are heated before and / To provide a bonding region that is softened or partially melted and thereby bonded in a wafer bonding process.
본 발명의 한 실시예에서, 웨이퍼 결합 프로세스에 있어서, 두 웨이퍼들의 대응하는 (1). 소스와 드레인 메탈 컨택들 사이, 및 (2). 소스와 드레인 메탈 컨택들 사이를 제외한 나머지 부분, 중 하나 이상 선택되는 부분에는 열압착접합이 수행될 수 있다. 접합 재질은 금, 알루미늄, 구리, 중 선택되는 것이 사용될 수 있다.In one embodiment of the present invention, in the wafer bonding process, the corresponding (1) of the two wafers. Between source and drain metal contacts, and (2). A thermocompression bonding may be performed on a portion where one or more of the source and drain metal contacts are removed. The bonding material may be selected from gold, aluminum, and copper.
본 발명의 한 실시예에서, 웨이퍼 결합 프로세스에 있어서, 두 웨이퍼들의 대응하는 (1). 소스와 드레인 메탈 컨택들 사이, 및 (2). 소스와 드레인 메탈 컨택들 사이를 제외한 나머지 부분, 중 하나 이상 선택되는 부분에는 초음파 접합이 수행될 수 있다. 접합 재질은 알루미늄이 사용될 수 있다. In one embodiment of the present invention, in the wafer bonding process, the corresponding (1) of the two wafers. Between source and drain metal contacts, and (2). An ultrasonic bonding can be performed on a portion where one or more of the source and drain metal contacts are selected. The bonding material may be aluminum.
본 발명의 한 실시예에서, 웨이퍼 결합 프로세스에 있어서, 두 웨이퍼들의 대응하는 (1). 소스와 드레인 메탈 컨택들 사이, 및 (2). 소스와 드레인 메탈 컨택들 사이를 제외한 나머지 부분, 중 하나 이상 선택되는 부분에는 열음파(Thermosonic)접합이 수행될 수 있다. 이 제조방법은 열압착(Thermocompression) 과 초음파(Ultrasonic) 방법을 혼합하여 사용한다. 상온 100~200 ℃ 에서 수행된다. 상기 제조방법은 두 웨이퍼들의 대응하는 (1). 소스와 드레인 메탈 컨택들 사이, 및 (2). 소스와 드레인 메탈 컨택들 사이를 제외한 나머지 부분, 중 하나 이상 선택되는 부분을 결합 이전에 예열(250~450℃)을 가하고, 그 이후, 두 웨이퍼들을 결합하여 압력을 가하고 초음파를 쏘는 것이다. 접합 재질은 금, 알루미늄, 구리, 중 선택되는 것이 사용될 수 있다.In one embodiment of the present invention, in the wafer bonding process, the corresponding (1) of the two wafers. Between source and drain metal contacts, and (2). Thermosonic bonding may be performed on the selected portion of at least one of the source and drain metal contacts. This manufacturing method uses a combination of a thermocompression method and an ultrasonic method. And is carried out at a room temperature of 100 to 200 ° C. The manufacturing method is a corresponding (1) of two wafers. Between source and drain metal contacts, and (2). (250 ° C to 450 ° C) before joining the selected portion of at least one of the remaining portions excluding the source and drain metal contacts, and thereafter combines the two wafers, applies pressure, and shoots the ultrasonic waves. The bonding material may be selected from gold, aluminum, and copper.
본 발명의 한 실시예에서, 웨이퍼 결합 프로세스에 있어서, 두 웨이퍼들의 대응하는 (1). 소스와 드레인 메탈 컨택들, (2). 회로의 복수의 메탈 컨택들, 로 구성되는 상기 (1) 내지 (2) 중 하나 이상 선택되는 것은, CMP 공정 수행 후 선택적 식각을 수행하여, 두 웨이퍼들의 CMP 공정 수행 평면으로부터 돌출되게 형성되어 있는 어떠한 형태를 구비할 수 있다. 따라서, 두 웨이퍼들의 대응하는 (1). 소스와 드레인 메탈 컨택들, (2). 회로의 복수의 메탈 컨택들, 로 구성되는 상기 (1) 내지 (2) 중 하나 이상 선택되는 것은 서로 돌출되어 있는 상태에서, 웨이퍼 결합 프로세스를 수행하여 결합될 수 있다.In one embodiment of the present invention, in the wafer bonding process, the corresponding (1) of the two wafers. Source and drain metal contacts, (2). (1) to (2) consisting of a plurality of metal contacts of the circuit is selected by performing a selective etching after performing the CMP process so that any of the wafers which are formed to protrude from the CMP process performing plane of the two wafers Or the like. Thus, the corresponding (1) of the two wafers. Source and drain metal contacts, (2). (1) to (2) consisting of a plurality of metal contacts of the circuit may be combined by performing a wafer bonding process in a state where they are protruded from each other.
본 발명의 한 실시예에서, 그래핀 회로 또는 그래핀 굽힘 회로는 하나 이상의 그래핀의 대기전력문제를 하나 이상의 그래핀의 하나 이상의 굽힘변형으로 해결하는, 회로구성을 의미한다.In one embodiment of the invention, a graphene circuit or graphene bending circuit means a circuit configuration that solves the standby power problem of one or more graphens with one or more bending deformation of one or more graphenes.
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 그래핀 굽힘 회로와 CMOS 회로를 분리하여 제조하는 단계와 그 다음 웨이퍼 결합 프로세스를 구비하여 그래핀 굽힘 회로와 CMOS 회로를 통합하는 3차원 통합방법을 사용한다. 그래핀 굽힘 회로와 CMOS 회로를 분리하여 제조한 이후에, 그 둘을 웨이퍼 결합 프로세스에서 통합함으로써, CMOS 회로의 프로세스 한계를 넘는 그래핀 형성 온도(graphene formation temperatures)와 관련된 문제들이 해결될 수 있다. 또는, 본 발명의 한 실시예에서, (1). 그래핀 굽힘 회로를 구비하고 (2). 장벽조정회로 웨이퍼를 분리하여 제조한 이후에, 그 둘을<(1)과(2)를> 웨이퍼 결합 프로세스에서 통합하는 제조방법을 구비할 수 있다. 또는, 본 발명의 한 실시예에서, (1). 그래핀 굽힘 회로를 구비하고, (2). CMOS 웨이퍼를 분리하여 제조한 이후에, 그 둘을 <(1)과(2)를> 웨이퍼 결합 프로세스에서 통합하는 제조방법 이후, (3). 상기 웨이퍼 결합 프로세스로 뒤집어서 결합한, 그래핀 굽힘 회로 웨이퍼(1)에 장벽조정회로를 형성할 수 있다. 본 발명의 한 실시예에서, 웨이퍼 결합 프로세스는 여러 단계들을 추가 포함할 수 있으나, 기본적으로 그래핀 굽힘 회로 웨이퍼를 구비, CMOS 웨이퍼를 구비, 그래핀 굽힘 회로 웨이퍼와 CMOS 웨이퍼를 웨이퍼 결합 프로세스로 수행하는 것이다. 상기 단계에서 장벽조정회로는 1) 웨이퍼 결합 프로세스 이전에, 그래핀 굽힘 회로 웨이퍼에 구비, 2) 웨이퍼 결합 프로세스 이전에, CMOS 웨이퍼에 구비, 3) 웨이퍼 결합 프로세스 이후에, 그래핀 굽힘 회로 웨이퍼에 구비, 로 구성되는 1) 내지 3) 중 선택되는 위치에 구비된다.In one embodiment of the present invention, the transistor of the present invention comprises a step of fabricating a graphene bending circuit and a CMOS circuit separately, followed by a three-dimensional integration method incorporating a graphene bending circuit and a CMOS circuit, use. By fabricating the graphene bending circuit and the CMOS circuit separately, and then integrating them in the wafer bonding process, problems associated with graphene formation temperatures that exceed the process limit of a CMOS circuit can be solved. Or, in one embodiment of the present invention, (1). A graphen bending circuit (2). After manufacturing the barrier regulating circuit wafer by separating it, it may include a manufacturing method of integrating the two in (1) and (2) in the wafer bonding process. Or, in one embodiment of the present invention, (1). A graphen bending circuit, and (2). After fabrication by separating the CMOS wafer, (2) after the fabrication method of integrating the two in (1) and (2) in the wafer bonding process, (3). The barrier adjustment circuit can be formed on the graphene bending circuit wafer 1 which is inverted and joined to the wafer bonding process. In one embodiment of the present invention, the wafer bonding process may additionally include several steps, but may include a graphene bend circuit wafer, a CMOS wafer, a graphene bend circuit wafer and a CMOS wafer in a wafer bonding process . In this step, the barrier regulating circuit is provided on the graphene bending circuit wafer prior to the wafer bonding process, 2) on the CMOS wafer prior to the wafer bonding process, and 3) on the graphene bending circuit wafer after the wafer bonding process (1) to (3).
본 발명의 한 실시예에서, 제 1 웨이퍼(예를들어, 그래핀 굽힘 회로 웨이퍼) 및 제 2 웨이퍼(예를들어, CMOS 웨이퍼)는, 상기 제 1 웨이퍼(예를들어, 그래핀 굽힘 회로 웨이퍼)를 상기 제 2 웨이퍼(예를들어, CMOS 웨이퍼)와 웨이퍼 결합 프로세스를 수행하되, 측면 대 측면으로 결합하는 방법을 구비할 수 있다.In one embodiment of the present invention, a first wafer (e.g., a graphene bending circuit wafer) and a second wafer (e.g., a CMOS wafer) ) To the second wafer (e.g., a CMOS wafer) while performing side-by-side bonding.
본 발명의 한 실시예에서, 제 1 웨이퍼(예를들어, 그래핀 굽힘 회로 웨이퍼) 및 제 2 웨이퍼(예를들어, 그래핀 굽힘 회로 웨이퍼)는 웨이퍼 결합 프로세스로 통합될 수 있다. 본 발명의 한 실시예에서, 본 발명은 둘 이상의 그래핀 굽힘 회로 웨이퍼를 포함하는 전자부품을 구비할 수 있다.In one embodiment of the present invention, a first wafer (e.g., graphene bending circuit wafer) and a second wafer (e.g., graphene bending circuit wafer) may be integrated into the wafer bonding process. In one embodiment of the invention, the invention may comprise an electronic component comprising at least two graphene bending circuit wafers.
본 발명의 한 실시예에서, 그래핀 굽힘 회로 웨이퍼는 상기 그래핀 굽힘 회로 웨이퍼의 구조상에 추가적인 디바이스, 메탈층, 중 하나 이상 선택되는 것이 구비될 수 있다. In one embodiment of the present invention, a graphene bending circuit wafer may be provided having at least one selected from among additional devices, a metal layer, on the structure of the graphene bending circuit wafer.
본 발명의 한 실시예에서, 그래핀 굽힘 회로 웨이퍼의 구조상에 추가적인 디바이스, 메탈층, 중 하나 이상 선택되는 것이 구비된 그래핀 굽힘 회로 웨이퍼는 본 발명에서 제시하는 웨이퍼 결합 프로세스로 또 다른 웨이퍼와 결합할 수 있다.
In one embodiment of the present invention, graphene bending circuit wafers with selected one or more of additional devices, metal layers, in the structure of graphene bend circuit wafers can be combined with other wafers can do.
본 발명의 한 실시예에서, 본 발명에서 제시하는 그래핀을 구비하는 제조방법은, (a) 단층 그래핀 또는 다층 그래핀층 상에 자기-조립 단분자막(SAM)을 구비하는 단계; (b) 상기 자기-조립 단분자막(SAM)을 이용하여 상기 단층 그래핀 또는 다층 그래핀층을 식각하는 단계; (c). 자기-조립 단분자막(SAM)을 제거, 로 구성되는 상기 (a) 에서 (c) 로 이어지는 제조방법을 사용할 수 있는 것을 고려할 수 있다.In one embodiment of the present invention, a method of manufacturing comprising graphene provided in the present invention comprises the steps of: (a) providing a self-assembled monolayer (SAM) on a single layer graphene or multilayer graphene layer; (b) etching the single-layer graphene or multi-layered graphene layer using the self-assembled monolayer (SAM); (c). Removing the self-assembled monolayer film (SAM) from the above-mentioned manufacturing method (a) to (c).
본 발명의 한 실시예에서, 그래핀을 식각하는 방법은 레이저, 플라즈마, 중성빔, 이온빔, 열에너지, 및 이들의 조합들로 이루어지는 군으로부터 선택되는 것을 포함하는 그래핀 식각 방법을 구비할 수 있다.
In one embodiment of the invention, the method of etching the graphene may comprise a graphene etching method comprising selecting from the group consisting of a laser, a plasma, a neutral beam, an ion beam, thermal energy, and combinations thereof.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터에 있어서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할때 상기 하나 이상의 굽힘변형의 상부측 나노구조(또는 나노형태-변형되는 가장 높은 위치에 있는 형태, 예를들어 그래핀의 굽힘변형형태인 곡률형태의 상부측 나노구조(또는 나노형태))는 양자점(Quantum dot)으로서 이해되어 활용 될 수 있다. 본 발명의 한 실시예에서, 그래핀을 하나 이상의 굽힘변형으로 구비할때 상기 하나 이상의 굽힘변형의 상부측 나노구조(또는 나노형태-변형되는 가장 높은 위치에 있는 형태, 예를들어 그래핀의 굽힘변형형태인 곡률형태의 상부측 나노구조(또는 나노형태))는 그래핀 상부에 (1). 초박막, (2). 선택적 식각된 초박막의 양자점, (3). 선택적 식각된 그래핀의 양자점, 중 선택되는 것이 구비된 이후, 상기 (1). 초박막, (2). 선택적 식각된 초박막의 양자점, (3). 선택적 식각된 그래핀의 양자점, 중 선택되는 것이 그래핀의 상부에 같이 구비되어 있는 상태에서, 그래핀의 굽힘변형으로 구비되는 상부측 나노구조(또는 나노형태)인 양자점(Quantum dot)으로서 이해되어 활용 될 수 있다. 본 발명의 한 실시예에서, 그래핀의 굽힘변형의 변형의 가장 상위부분의 나노구조(또는 나노형태)가 양자점(Quantum dot)으로 이해되어 지는 것은 선택적 식각된 그래핀, 그래핀 상부에 선택적 식각된 그래핀의 양자점, 중 선택되는 것의 굽힘변형의 변형의 가장 상위부분의 나노구조(또는 나노형태)인 양자점(Quantum dot)으로 이해될 수 있다.In one embodiment of the present invention, there is provided a transistor having on / off control of electricity with at least one bending deformation of graphene, wherein the at least one Piezo material, the magnetic particles, Particles having charge are selected to have at least one graphene as one or more bending deformation owing to the voltage of the barrier regulating circuit intersecting with the circuit of the at least one graphene, (Or nano-shaped top-side nanostructures (or nanostructures) in the form of curvature, which is a form at the highest position to be deformed, for example, a bending deformation of graphene) can be understood and utilized as a quantum dot . In one embodiment of the present invention, when graphene is provided with more than one bending deformation, the upper side nanostructures (or nanostructures in the highest position of the at least one bending deformation, for example, The topside nanostructures (or nanostructures) in curvilinear form, which are deformed, are located on the top of the graphene (1). Ultra thin, (2). Selective etched ultra thin Qdots, (3). A quantum dot of a selectively etched graphene, and (1). Ultra thin, (2). Selective etched ultra thin Qdots, (3). (Or nano-form) provided by bending deformation of graphene in a state in which the quantum dot of the selectively etched graphene is provided at the upper portion of the graphene, Can be utilized. In one embodiment of the present invention, the nanostructures (or nanostructures) of the uppermost part of the deformation of the bending strain of graphene are understood as quantum dots, including selectively etched graphenes, (Or nano-form) of the uppermost part of the strain of the bending strain of the selected one among the quantum dots of the graphene grains.
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 그래핀 상부에 그래핀의 양자점(Quantum dot)을 구비하기 위하여, <1>. 그래핀의 상부에 그래핀을 전사한 후 선택적 식각하거나, 선택적 식각된 그래핀을 전사하여 그래핀의 양자점(Quantum dot)을 구비, 또는 <2>. (1). 그래핀 구비, (2). 그래핀 상부에 종래에 사용하는 촉매층 증착 후 그래핀 성장장법을 사용, (3). 그래핀을 성장시킨 후 선택적 식각, (4). 촉매층을 에칭하여 그래핀의 양자점(Quantum dot)을 구비, <3>. (1). 하나 이상의 그래핀 구비, (2). 하나 이상의 그래핀을 선택적 식각(하나 이상의 그래핀층과 선택적 식각된 하나 이상의 그래핀층이 함께 구성되어 있는 것을 의미한다)하여 그래핀의 양자점(Quantum dot)을 구비, 로 구성되는 상기 <1> 내지 <3> 중 선택되는 것의 제조방법을 구비하여 그래핀의 양자점(Quantum dot)을 구비할 수 있다. 그 이후, 본 발명의 한 실시예에서, 웨이퍼 결합 프로세스를 수행하여, 그래핀의 굽힘변형을 구비하여 상기 굽힘변형의 가장 상위부분의 나노형태가 양자점(Quantum dot)으로 구비되는 트랜지스터를 구비한다.In one embodiment of the present invention, the transistor of the present invention has a quantum dot of graphene on top of the graphene. The graphene is transferred to the upper portion of the graphene and selectively etched or the graphene graphene is selectively etched to transfer the graphene quantum dot or (2). (One). Graphene equipped, (2). Using graphene growth method after deposition of a conventional catalyst layer on top of graphene, (3). Selective etching after growth of graphene, (4). The catalyst layer is etched to have a quantum dot of graphene, [3]. (One). One or more graphenes, (2). (1) to (4), wherein the graphene layer comprises at least one graphene layer (at least one graphene layer and at least one selectively etched graphene layer together) and has a quantum dot of graphene. 3 > and a quantum dot of graphene may be provided. Thereafter, in one embodiment of the present invention, a transistor is provided in which a nano-shape of the uppermost portion of the bending deformation is provided as a quantum dot by performing a wafer bonding process and bending deformation of graphene.
본 발명의 한 실시예에서, 그래핀의 상부에 선택적 식각된 그래핀, 선택적 식각된 그래핀의 양자점, 중 선택되는 것을 구비하는 것은 본 발명에서 기본적으로 제시하는 그래핀의 굽힘변형을 구비하는 것에서의 상기 그래핀에 포함되는 의미로 해석될 수 있다.In one embodiment of the present invention, it is preferable that graphene is provided with graphene selectively etched on the upper portion of the graphene, and quantum dot of selectively etched graphene is provided on the graphene having bending deformation of graphene, which is basically proposed in the present invention Can be interpreted as meaning that they are included in the graphene of
본 발명의 한 실시예에서, 양자점(Quantum dot)은 그래핀의 굽힘변형으로 구비되는 양자 역학적 특성을 보일 정도로 작은 1). 그래핀, 2). 그래핀 상부에 초박막, 3). 그래핀 상부에 선택적 식각된 초박막의 양자점, 4). 그래핀 상부에 선택적 식각된 그래핀, 5). 그래핀 상부에 선택적 식각된 그래핀의 양자점, 6). 선택적 식각된 그래핀, 로 구성되는 상기 1) 또는 6), 중 선택되는 것으로 구성된, 그래핀의 굽힘변형으로 구비되는 나노구조(또는 나노형태)이다. 본 발명의 한 실시예에서, 양자점(Quantum dot)은 수 nm 내지 15 nm 의 크기의 그래핀의 굽힘변형으로 구비되는 나노구조(또는 나노형태)를 의미할 수 있으나, 양자점은 크기는 상기 수 nm 내지 15 nm 의 크기에 한정되지는 않는다.In one embodiment of the present invention, the quantum dot is small enough to exhibit the quantum mechanical properties provided by bending deformation of graphene. Graphene, 2). Ultra thin on top of graphene, 3). Selectively etched ultra-thin Qdots on graphene, 4). Selectively etched graphene on top of graphene, 5). Quantum dots of graphene selectively etched on top of graphene, 6). (Or nano-form) provided with a bending deformation of graphene, which is selected from the above-mentioned 1) or 6) consisting of a selectively etched graphene. In one embodiment of the present invention, the quantum dot may refer to a nanostructure (or nano-form) provided by bending deformation of graphene to a size of several nm to 15 nm, To 15 nm.
본 발명의 한 실시예에서, 본 발명의 그래핀 회로구성은 3차원적인 회로구성이 평면에서 이루어지는 2차원적인 회로구성으로도 이해될 수 있다.(예를들어, 3차원적인 구성이 평면에 2차원적인 층으로 구성되어지는 구조-2차원으로 펼쳐서 본다고 생각하면 이해가 쉽다)In one embodiment of the present invention, the graphene circuit configuration of the present invention can also be understood as a two-dimensional circuit configuration in which a three-dimensional circuit configuration is in a plane (for example, a three- It is easy to understand if you think that you are spreading in 2D dimension -
본 발명의 한 실시예에서, 본 발명은 그래핀 상부에 하나 이상의 에어층, 진공층, 절연층, 중 하나 이상 선택되는 것을 구비하는 다층구조를 구비한다. 예를들어, 다층구조는 절연층/그래핀, 절연층/진공층/그래핀, 절연층/에어층/그래핀, 절연층/에어층/절연층/그래핀, 절연층/진공층/절연층/그래핀, 절연층/절연층/그래핀, 중 선택되는 것을 의미할 수 있다.In one embodiment of the present invention, the present invention has a multi-layered structure comprising at least one of an air layer, a vacuum layer, an insulating layer, or the like selected above graphene. For example, the multi-layer structure may be formed by using an insulating layer / graphene, insulating layer / vacuum layer / graphene, insulating layer / air layer / graphene, insulating layer / air layer / insulating layer / graphene, Layer / graphene, insulating layer / insulating layer / graphene.
본 발명의 한 실시예에서, 절연층은 그래핀의 하나 이상의 굽힘변형을 영률(Young's modulus)로 조절하는 층을 의미할 수 있다.In one embodiment of the present invention, the insulating layer may refer to a layer that modulates at least one bending strain of graphene to Young's modulus.
본 발명의 한 실시예에서, 절연층은 하나 이상의 절연층을 의미할 수 있다.In one embodiment of the present invention, the insulating layer may mean one or more insulating layers.
본 발명의 한 실시예에서, 절연층은 폴리머층을 의미할 수 있다.In one embodiment of the present invention, the insulating layer may mean a polymer layer.
본 발명의 한 실시예에서, 절연층은 PDMS층, 엘라스토머층, 절연층, 중 선택되는 층을 의미할 수 있다.In one embodiment of the present invention, the insulating layer may mean a layer selected from a PDMS layer, an elastomer layer, an insulating layer.
본 발명의 한 실시예에서, 절연층은 PDMS층, 엘라스토머층, 절연층, 중 선택되는 층을 의미할 수 있되, 그래핀의 하나 이상의 굽힘변형을 영률(Young's modulus)로 조절하는 층을 의미할 수 있다.In one embodiment of the present invention, the insulating layer can refer to a layer selected from among a PDMS layer, an elastomer layer, an insulating layer, and means a layer that modulates at least one bending strain of graphene to Young's modulus .
본 발명의 한 실시예에서, 절연층은 PDMS층, 엘라스토머층, 절연층, 중 선택되는 층을 의미할 수 있되, 낮은 영률(Young's modulus)을 구비하는 층을 의미할 수 있다.In one embodiment of the present invention, the insulating layer may refer to a layer having a Young's modulus, which may mean a layer selected from among a PDMS layer, an elastomer layer, and an insulating layer.
본 발명의 한 실시예에서, 절연층은 낮은 영률(Young's modulus)을 구비하는 절연층을 의미할 수 있다.In one embodiment of the present invention, the insulating layer may refer to an insulating layer having a low Young's modulus.
본 발명의 한 실시예에서, 절연층(초박막)은 상기 의미에 한정되지 않고, 절연층(박막, 초박막, 중 선택되는 것)을 의미할 수 있는 것을 고려할 수 있다.In one embodiment of the present invention, the insulating layer (ultra thin film) is not limited to the above meaning, and may be considered to mean an insulating layer (thin film, ultra thin film, or the like).
본 발명의 한 실시예에서, 초박막은 10 마이크로미터 이하의 박막을 의미할 수 있으나, 이에 한정되지는 않는다.
In one embodiment of the present invention, the ultra-thin film may refer to a thin film of 10 micrometers or less, but is not limited thereto.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것을 구비하는 방법에는 본 발명의 명세서에서 제시하는 방법을 하나 이상 조합하여 구비할 수 있다.In one embodiment of the present invention, one or more of the methods disclosed in the specification of the present invention may be combined with a method comprising one or more Piezo material, magnetic particle, and particles having charge.
본 발명의 한 실시예에서, 하나 이상의 전하를갖는입자가 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 상기 의미에 한정되지 않으며, (1). 하나 이상의 전하를갖는입자가 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할 수 있는 것, (2). 하나 이상의 전하를갖는입자가 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할 수 있는 위치에 장벽조정회로가 구비되는 것, 로 구성되는 상기 (1) 내지 (2) 중 하나 이상 선택되는 것의 구성형태를 포함하는 의미로 해석될 수 있으며, 중요한 요점은 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것이다.In one embodiment of the present invention, it is not limited to the above meaning that at least one graphene having at least one charge-bearing particle on its upper portion is provided with at least one bending deformation. At least one graphene having at least one particle having at least one charge on its upper portion can be provided with at least one bending deformation, and (2). (1) to (2), wherein the barrier adjusting circuit is provided at a position capable of providing at least one graphene having at least one charge-bearing particle on its upper portion in at least one bending deformation And the important point is to have at least one graphene with at least one bending deformation.
본 발명의 한 실시예에서, 하나 이상의 자성입자가 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 상기 의미에 한정되지 않으며, (1). 하나 이상의 자성입자가 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할 수 있는 것, (2). 하나 이상의 자성입자가 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할 수 있는 위치에 장벽조정회로가 구비되는 것, 로 구성되는 상기 (1) 내지 (2) 중 하나 이상 선택되는 것의 구성형태를 포함하는 의미로 해석될 수 있으며, 중요한 요점은 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것이다.In one embodiment of the present invention, it is not limited to the above meaning that at least one graphene having at least one magnetic particle on its upper portion is provided with at least one bending deformation. At least one graphene having at least one magnetic particle disposed thereon, which can be provided with at least one bending deformation; and (2). (1) to (2), wherein the barrier adjusting circuit is provided at a position capable of providing at least one graphene having at least one magnetic particle on its upper portion in at least one bending deformation And the important point is to have at least one graphene with at least one bending deformation.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 상기 의미에 한정되지 않으며, (1). 하나 이상의 Piezo(피에조)물질이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할 수 있는 것, (2). 하나 이상의 Piezo(피에조)물질이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할 수 있는 위치에 장벽조정회로가 구비되는 것, 로 구성되는 상기 (1) 내지 (2) 중 하나 이상 선택되는 것의 구성형태를 포함하는 의미로 해석될 수 있으며, 중요한 요점은 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것이다.
In one embodiment of the present invention, it is not limited to the above meaning that at least one graphene having at least one Piezo substance on its upper portion is provided with one or more bending deformation. At least one graphene having at least one Piezo material disposed thereon, the at least one graphen having at least one bending deformation; (1) to (2), wherein at least one of the graphenes is provided with a barrier adjusting circuit at a position capable of providing at least one graphene having at least one Piezo substance on its upper side in at least one bending deformation Can be interpreted in a sense to include the configuration type of what is selected, and an important point is to provide one or more graphens with one or more bending modifications.
본 발명의 한 실시예에서, 하나 이상의 전하를갖는입자가 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는데 있어서, 도면에서는 그래핀 회로(그래핀 굽힘 회로)를 장벽조정회로의 하부에 표현하였지만 본 발명의 한 실시예에서, 상부에 하나 이상 구비되어 하나 이상의 그래핀이 하부로 하나 이상의 굽힘변형을 구비할 수 있다. 또한 본 발명의 한 실시예에서, 하나 이상의 그래핀의 측면에 하나 이상 구비되어 하나 이상의 그래핀이 반대되는 측면으로 하나 이상의 굽힘변형을 구비할 수 있다. 따라서, 본 발명에서 본 발명의 한 실시예적으로 하나 이상의 전하를갖는입자가 하부(또는 하부)에서, 상부의 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 (1). 장벽조정회로가 하나 이상의 그래핀의 상부, 하부, 측면, 중 선택되는 위치에 구비되는 것, (2). 하나 이상의 전하를갖는입자가 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할 수 있는 것, (3). 하나 이상의 전하를갖는입자가 하나 이상의 그래핀의 상부, 하부, 측면, 중 선택되는 위치에 구비되는 것, (4). 장벽조정회로가 하나 이상의 그래핀과 하나 이상의 전하를갖는입자의 상부, 하부, 측면, 중 선택되는 위치에 구비되는 것, (5). 하나 이상의 전하를갖는입자가 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할 수 있는 위치에 장벽조정회로가 구비되는 것, 로 구성되는 상기 (1) 내지 (5) 중 하나 이상 선택되는 것, 또는 상기 (1) 내지 (5) 중 하나 이상 선택되는 것의 구성형태를 포함하는 의미로 해석될 수 있으며, 중요한 요점은 하나 이상의 그래핀이 하나 이상의 굽힘변형을 구비하는 것이다. 본 발명의 한 실시예에서, 일면에서 제시하는 하나 이상의 그래핀은 하나 이상의 그래핀이 층의 형태를 유지할 수 있도록 하나 이상의 굽힘변형과 관계가 없는 하나 이상의 그래핀의 모서리 부분들이 적층이나 접착등으로 고정되어 하나 이상의 그래핀이 층의 형태를 유지하는 것을 의미할 수 있다.In one embodiment of the present invention, at least one graphene having at least one charge-bearing particle on it is provided with at least one bending deformation, wherein the graphene circuit (graphene bending circuit) , But in one embodiment of the present invention, one or more graphenes may be provided on the upper portion so that at least one graphene may have one or more bending deformation at the bottom. Also, in one embodiment of the present invention, one or more graphenes may be provided on one side of the graphene, and one or more graphenes may be provided with one or more bending deformation on opposite sides thereof. Accordingly, in an embodiment of the present invention, the particles having at least one charge in the present invention are provided with one or more graphenes at the top (or bottom) and one or more bending deformation at the top (1). The barrier regulating circuit is provided at a selected position of the top, bottom, side of one or more graphenes, (2). Particles having more than one charge can have more than one graphene as one or more bending deformation; and (3). The particles having at least one electric charge are provided at selected positions of the upper, lower, side surfaces of the at least one graphene, (4). The barrier regulating circuit being provided at one or more of the graphene and the top, bottom, or side of the particle having at least one charge, (5). (1) to (5), wherein the barrier adjusting circuit is provided at a position where the particles having at least one electric charge can have at least one graphene as at least one bending deformation, or Can be interpreted to mean a configuration including at least one of the configurations (1) to (5), and the important point is that at least one graphene has at least one bending deformation. In one embodiment of the present invention, one or more graphenes presented on one side are formed such that edge portions of one or more grapins that are not related to one or more bending deformation, such as one or more graphenes, Lt; / RTI > and may be fixed to mean that one or more graphens remain in the form of a layer.
본 발명의 한 실시예에서, 하나 이상의 자성입자가 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는데 있어서, 도면에서는 그래핀 회로(그래핀 굽힘 회로)를 장벽조정회로의 하부에 표현하였지만 본 발명의 한 실시예에서, 상부에 하나 이상 구비되어 하나 이상의 그래핀이 하부로 하나 이상의 굽힘변형을 구비할 수 있다. 또한 본 발명의 한 실시예에서, 하나 이상의 그래핀의 측면에 하나 이상 구비되어 하나 이상의 그래핀이 반대되는 측면으로 하나 이상의 굽힘변형을 구비할 수 있다. 따라서, 본 발명에서 본 발명의 한 실시예적으로 하나 이상의 자성입자가 하부(또는 하부)에서, 상부의 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 (1). 장벽조정회로가 하나 이상의 그래핀의 상부, 하부, 측면, 중 선택되는 위치에 구비되는 것, (2). 하나 이상의 자성입자가 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할 수 있는 것, (3). 하나 이상의 자성입자가 하나 이상의 그래핀의 상부, 하부, 측면, 중 선택되는 위치에 구비되는 것, (4). 하나 이상의 자성입자가 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할 수 있는 위치에 장벽조정회로가 구비되는 것, 로 구성되는 상기 (1) 내지 (4) 중 하나 이상 선택되는 것, 또는 상기 (1) 내지 (4) 중 하나 이상 선택되는 것의 구성형태를 포함하는 의미로 해석될 수 있으며, 중요한 요점은 하나 이상의 그래핀이 하나 이상의 굽힘변형을 구비하는 것이다. 본 발명의 한 실시예에서, 일면에서 제시하는 하나 이상의 그래핀은 하나 이상의 그래핀이 층의 형태를 유지할 수 있도록 하나 이상의 굽힘변형과 관계가 없는 하나 이상의 그래핀의 모서리 부분들이 적층이나 접착등으로 고정되어 하나 이상의 그래핀이 층의 형태를 유지하는 것을 의미할 수 있다.In one embodiment of the present invention, at least one graphene having at least one magnetic particle disposed thereon is provided with at least one bending deformation, wherein the graphene circuit (graphene bending circuit) However, in one embodiment of the present invention, one or more graphenes may be provided on the upper portion so that at least one graphene may have one or more bending deformation at the bottom. Also, in one embodiment of the present invention, one or more graphenes may be provided on one side of the graphene, and one or more graphenes may be provided with one or more bending deformation on opposite sides thereof. Accordingly, in one embodiment of the present invention, the one or more magnetic grains in the present invention comprise at least one graphene in the upper (or lower) graphene as at least one bending deformation (1). The barrier regulating circuit is provided at a selected position of the top, bottom, side of one or more graphenes, (2). At least one magnetic particle capable of having at least one graphene as at least one bending deformation; and (3). Wherein at least one magnetic particle is provided at a selected location among the top, bottom, and side faces of the at least one graphene; (1) to (4), wherein the at least one magnetic particle is provided with a barrier adjusting circuit at a position capable of providing at least one graphene with at least one bending deformation, 1) to (4), and the important point is that at least one graphene has at least one bending deformation. In one embodiment of the present invention, one or more graphenes presented on one side are formed such that edge portions of one or more grapins that are not related to one or more bending deformation, such as one or more graphenes, Lt; / RTI > and may be fixed to mean that one or more graphens remain in the form of a layer.
본 발명에서 본 발명의 한 실시예적으로 하나 이상의 Piezo(피에조)물질이 하부(또는 하부)에서, 상부의 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 (1). 장벽조정회로가 하나 이상의 그래핀의 상부, 하부, 측면, 중 선택되는 위치에 구비되는 것, (2). 하나 이상의 Piezo(피에조)물질이 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할 수 있는 것, (3). 하나 이상의 Piezo(피에조)물질이 하나 이상의 그래핀의 상부, 하부, 측면, 중 선택되는 위치에 구비되는 것, (4). 하나 이상의 Piezo(피에조)물질이 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할 수 있는 위치에 장벽조정회로가 구비되는 것, 로 구성되는 상기 (1) 내지 (4) 중 하나 이상 선택되는 것, 또는 상기 (1) 내지 (4) 중 하나 이상 선택되는 것의 구성형태를 포함하는 의미로 해석될 수 있으며, 중요한 요점은 하나 이상의 그래핀이 하나 이상의 굽힘변형을 구비하는 것이다. 본 발명의 한 실시예에서, 일면에서 제시하는 하나 이상의 그래핀은 하나 이상의 그래핀이 층의 형태를 유지할 수 있도록 하나 이상의 굽힘변형과 관계가 없는 하나 이상의 그래핀의 모서리 부분들이 적층이나 접착등으로 고정되어 하나 이상의 그래핀이 층의 형태를 유지하는 것을 의미할 수 있다.
According to one embodiment of the present invention, in the present invention (1), at least one Piezo material is provided at the bottom (or bottom) and at least one graphene at the top in one or more bending deformations. The barrier regulating circuit is provided at a selected position of the top, bottom, side of one or more graphenes, (2). One or more Piezo materials capable of having more than one bending deformation of at least one graphene, (3). At least one Piezo material is provided at a selected location on the top, bottom, side of one or more graphenes; (1) to (4), wherein at least one Piezo substance is provided with a barrier adjusting circuit at a position where the one or more graphenes can be provided with at least one bending strain, Or a constitutional form of at least one of the above-mentioned (1) to (4), and the important point is that at least one graphene has at least one bending strain. In one embodiment of the present invention, one or more graphenes presented on one side are formed such that edge portions of one or more grapins that are not related to one or more bending deformation, such as one or more graphenes, Lt; / RTI > and may be fixed to mean that one or more graphens remain in the form of a layer.
본 발명의 한 실시예에서, 하나 이상의 전하를갖는입자가 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 상기 의미에 한정되지 않으며, (1). 장벽조정회로의 상부의 위치에 하나 이상의 전하를갖는입자가 구비되는 것, (2). 하나 이상의 전하를갖는입자가 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것, 로 구성되는 상기 (1) 내지 (2) 의 구성형태를 포함하는 의미로 해석될 수 있으며, 중요한 요점은 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것이다.In one embodiment of the present invention, it is not limited to the above meaning that at least one graphene having at least one charge-bearing particle on its upper portion is provided with at least one bending deformation. The particles being provided with at least one charge at the upper position of the barrier regulating circuit, (2). (1) to (2) in which at least one graphene having at least one particle having at least one charge is provided on one or more bending deformation, The point is to have at least one graphene with at least one bending deformation.
본 발명의 한 실시예에서, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하는 것은 상기 의미에 한정되지 않으며, (1). 장벽조정회로의 전압으로 인하여, 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할 수 있는 것, 로 구성되는 상기 (1)의 구성형태를 포함하는 의미로 해석될 수 있으며, 중요한 요점은 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것이다.In one embodiment of the invention, due to the voltage of the barrier regulating circuit crossing the circuit of one or more graphenes, an electrostatic attractive force is induced on one or more graphenes provided below the barrier regulating circuit, (1) is provided with at least one bending deformation, and the on / off control of electricity is not limited to the above meaning. (1) comprising the configuration of (1), which comprises at least one graphen having at least one bending deformation by inducing an electrostatic attraction to one or more graphenes due to the voltage of the barrier regulating circuit , And an important point is to have at least one graphene with at least one bending deformation.
본 발명의 한 실시예에서, 교차되는 장벽조정회로는 장벽조정회로의 상부, 하부, 측면, 중 선택되는 위치에 구비되는 그래핀 회로(그래핀 굽힘 회로)와 교차되는 장벽조정회로를 의미한다.
In one embodiment of the present invention, the intersecting barrier regulating circuit means a barrier regulating circuit that intersects with a graphene circuit (graphene bending circuit) provided at a position selected from the top, bottom, and side faces of the barrier regulating circuit.
본 발명의 한 실시예에서, 본 발명은In one embodiment of the present invention,
a. AIR층(에어층), 진공층, PDMS층, 절연층, 중 선택되는 것을 그래핀의 상부에 구비하는 다층구조,a. A multi-layer structure including an upper layer of graphene selected from an air layer (air layer), a vacuum layer, a PDMS layer, and an insulating layer,
b. 절연층/에어층/그래핀, b. Insulating layer / air layer / graphene,
c. 절연층/진공층/그래핀, c. Insulating layer / vacuum layer / graphene,
d. 절연층/에어층/절연층/그래핀, d. Insulation layer / air layer / insulation layer / graphene,
e. 절연층/진공층/절연층/그래핀, e. Insulating layer / vacuum layer / insulating layer / graphene,
f. 절연층/절연층/그래핀,f. Insulating layer / insulating layer / graphene,
g. 절연층/에어층/낮은 영률(Young's modulus)을 구비하는 절연층/그래핀, g. Insulating layer / air layer / insulating layer / graphene having Young's modulus,
h. 절연층/진공층/낮은 영률(Young's modulus)을 구비하는 절연층/그래핀, h. Insulating layer / vacuum layer / insulating layer / graphene having a low Young's modulus,
i. 절연층/낮은 영률(Young's modulus)을 구비하는 절연층/그래핀,i. Insulating layer / graphene having an insulating layer / Young's modulus,
j. 절연층/에어층/PDMS층/그래핀, j. Insulating layer / air layer / PDMS layer / graphene,
k. 절연층/진공층/PDMS층/그래핀, k. Insulating layer / vacuum layer / PDMS layer / graphene,
l. 절연층/PDMS층/그래핀,l. Insulating layer / PDMS layer / graphene,
, 로 구성되는 상기 a 내지 l 중 선택되는 다층구조(다층형태)를 구비하는 것을 특징으로 한다., And a multilayer structure (multilayer structure) selected from the above a to l constituted by
본 발명의 한 실시예에서, 본 발명은 교차되는 장벽조정회로의 하부에In one embodiment of the present invention, the present invention provides a device
a. 절연층/절연층/그래핀, a. Insulating layer / insulating layer / graphene,
b. 절연층/에어층/그래핀, b. Insulating layer / air layer / graphene,
c. 절연층/진공층/그래핀, c. Insulating layer / vacuum layer / graphene,
d. 절연층/에어층/절연층/그래핀, d. Insulation layer / air layer / insulation layer / graphene,
e. 절연층/진공층/절연층/그래핀, e. Insulating layer / vacuum layer / insulating layer / graphene,
f. 절연층/에어층/낮은 영률(Young's modulus)을 구비하는 절연층/그래핀, f. Insulating layer / air layer / insulating layer / graphene having Young's modulus,
g. 절연층/진공층/낮은 영률(Young's modulus)을 구비하는 절연층/그래핀, g. Insulating layer / vacuum layer / insulating layer / graphene having a low Young's modulus,
h. 절연층/낮은 영률(Young's modulus)을 구비하는 절연층/그래핀,h. Insulating layer / graphene having an insulating layer / Young's modulus,
i. 절연층/에어층/PDMS층/그래핀, i. Insulating layer / air layer / PDMS layer / graphene,
j. 절연층/진공층/PDMS층/그래핀, j. Insulating layer / vacuum layer / PDMS layer / graphene,
k. 절연층/PDMS층/그래핀,k. Insulating layer / PDMS layer / graphene,
, 로 구성되는 상기 a 내지 k 중 선택되는 다층구조를 구비할 수 있다., And a to k constituted by a plurality of layers.
본 발명의 한 실시예에서, 본 발명은 교차되는 장벽조정회로의 하부에In one embodiment of the present invention, the present invention provides a device
a. 진공층/그래핀, a. Vacuum layer / graphene,
b. 에어층/그래핀,b. Air layer / graphene,
c. 진공층/그래핀/자성입자, c. Vacuum layer / graphene / magnetic particle,
d. 에어층/그래핀/전하를갖는입자,d. Particles having an air layer / graphene / charge,
e. 진공층/PDMS층/그래핀/자성입자, e. Vacuum layer / PDMS layer / graphene / magnetic particle,
f. 에어층/PDMS층/그래핀/전하를갖는입자,f. Air layer / PDMS layer / graphene / particles having charge,
g. 진공층/그래핀/PDMS층(또는 절연층)/자성입자, g. Vacuum layer / graphene / PDMS layer (or insulating layer) / magnetic particle,
h. 에어층/그래핀/PDMS층(또는 절연층)/전하를갖는입자,h. Air layer / graphene / PDMS layer (or insulating layer) / particles having charge,
i. 절연층/그래핀/자성입자, i. Insulating layer / graphene / magnetic particle,
j. 절연층/그래핀/전하를갖는입자,j. Particles having insulating layer / graphene / charge,
k. 절연층/그래핀/PDMS층(또는 절연층)/자성입자, k. Insulating layer / graphene / PDMS layer (or insulating layer) / magnetic particle,
l. 절연층/그래핀/PDMS층(또는 절연층)/전하를갖는입자,l. Insulating layer / graphene / PDMS layer (or insulating layer) / particles having charge,
m. 진공층(또는 에어층)/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/자성입자, m. Vacuum layer (or air layer) / island electrode / insulating layer (or insulating layer including air layer) / graphene / magnetic particle,
n. 진공층(또는 에어층)/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/전하를갖는입자,n. A vacuum layer (or an air layer) / an island electrode / an insulating layer (or an insulating layer including an air layer) / a graphene /
o. 진공층(또는 에어층)/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/PDMS층(또는 절연층)/자성입자, o. A vacuum layer (or an air layer) / an island electrode / an insulating layer (or an insulating layer including an air layer) / a graphene / PDMS layer (or an insulating layer)
p. 진공층(또는 에어층)/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/PDMS층(또는 절연층)/전하를갖는입자,p. (Or an insulating layer including an air layer) / a graphene / PDMS layer (or an insulating layer) / a particle having an electric charge,
q. 절연층/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/자성입자, q. Insulating layer / island electrode / insulating layer (or insulating layer including air layer) / graphene / magnetic particle,
r. 절연층/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/전하를갖는입자,r. Insulating layer / island electrode / insulating layer (or insulating layer including air layer) / graphene / particles having charge,
s. 절연층/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/PDMS층(또는 절연층)/자성입자, p. Insulating layer / island electrode / insulating layer (or insulating layer including air layer) / graphene / PDMS layer (or insulating layer) / magnetic particle,
t. 절연층/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/PDMS층(또는 절연층)/전하를갖는입자t. Insulating layer / island electrode / insulating layer (or insulating layer including air layer) / graphene / PDMS layer (or insulating layer) / particles having charge
, 로 구성되는 상기 a 내지 t 중 선택되는 다층구조를 구비할 수 있다. 본 발명의 한 실시예에서, 본 발명은 본 발명에서 제시되는 교차되는 장벽조정회로가 구비되는 것이 주어질 때마다 CMOS 회로를 추가적으로 구비하는 공정이 선택적으로 기술될 수 있으나, 본 발명에서는 발명의 요지가 너무 복잡해져서 흐려질 것을 염려하여 기술하지는 않았으나 본 발명의 한 실시예에서, 교차되는 장벽조정회로와 CMOS 회로는 같이 구비될 수 있다., Or a multi-layered structure selected from among the above a to t constituted by: In one embodiment of the present invention, a process for additionally providing a CMOS circuit may be selectively described every time the crossed barrier adjustment circuit disclosed in the present invention is provided. However, in the present invention, In an embodiment of the present invention, however, crossed barrier adjustment circuits and CMOS circuits may be provided together, although not described in the description of the present invention.
본 발명의 한 실시예에서, 본 발명은 교차되는 장벽조정회로의 하부에In one embodiment of the present invention, the present invention provides a device
a. 절연층/액체고분자층/그래핀/자성입자, a. Insulating layer / liquid polymer layer / graphene / magnetic particle,
b. 절연층/액체고분자층/그래핀/전하를갖는입자,b. Insulating layer / liquid polymer layer / graphene / particles having charge,
c. 절연층/액체고분자층/그래핀/PDMS층(또는 절연층)/자성입자, c. Insulating layer / liquid polymer layer / graphene / PDMS layer (or insulating layer) / magnetic particle,
d. 절연층/액체고분자층/그래핀/PDMS층(또는 절연층)/전하를갖는입자,d. Insulating layer / liquid polymer layer / graphene / PDMS layer (or insulating layer) / particles having charge,
e. 절연층/에어층/액체고분자층/그래핀/자성입자, e. Insulating layer / air layer / liquid polymer layer / graphene / magnetic particle,
f. 절연층/에어층/액체고분자층/그래핀/전하를갖는입자,f. Insulating layer / air layer / liquid polymer layer / graphene / particles having charge,
g. 절연층/에어층/액체고분자층/그래핀/PDMS층(또는 절연층)/자성입자, g. Insulating layer / air layer / liquid polymer layer / graphene / PDMS layer (or insulating layer) / magnetic particle,
h. 절연층/에어층/액체고분자층/그래핀/PDMS층(또는 절연층)/전하를갖는입자,h. Insulating layer / air layer / liquid polymer layer / graphene / PDMS layer (or insulating layer) / particles having charge,
, 로 구성되는 상기 a 내지 h 중 선택되는 다층구조를 구비할 수 있다., Or a multilayer structure selected from among the above a to h constituted by a plurality of layers.
본 발명의 한 실시예에서, 본 발명은 교차되는 장벽조정회로의 상부에In one embodiment of the present invention, the present invention provides a device
a. 진공층/그래핀/PDMS층(또는 절연층)/Piezo(피에조)물질, a. Vacuum layer / graphene / PDMS layer (or insulating layer) / Piezo material,
b. 에어층/그래핀/PDMS층(또는 절연층)/Piezo(피에조)물질,b. Air layer / graphene / PDMS layer (or insulating layer) / Piezo material,
c. 절연층/그래핀/PDMS층(또는 절연층)/Piezo(피에조)물질,c. Insulating layer / graphene / PDMS layer (or insulating layer) / Piezo material,
d. 섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/PDMS층(또는 절연층)/Piezo(피에조)물질,d. Electrode / insulating layer (or insulating layer including air layer) / graphene / PDMS layer (or insulating layer) / Piezo material,
e. 절연층/액체고분자층/그래핀/PDMS층(또는 절연층)/Piezo(피에조)물질,e. Insulating layer / liquid polymer layer / graphene / PDMS layer (or insulating layer) / Piezo material,
f. 절연층/에어층/액체고분자층/그래핀/PDMS층(또는 절연층)/Piezo(피에조)물질,f. Insulation layer / air layer / liquid polymer layer / graphene / PDMS layer (or insulating layer) / Piezo material,
, 로 구성되는 상기 a 내지 f 중 선택되는 다층구조를 구비할 수 있다.
, And a layered structure selected from the above-mentioned layers (a) to (f).
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 In one embodiment of the present invention, the transistor of the present invention
a. 장벽조정회로/절연층/절연층/그래핀/낮은 영률(Young's modulus)을 구비하는 절연층/자성입자/기판층, a. Insulating layer / magnetic particle / substrate layer having a barrier adjusting circuit / insulating layer / insulating layer / graphene / Young's modulus,
b. 장벽조정회로/절연층/진공층(또는 에어층)/그래핀/낮은 영률(Young's modulus)을 구비하는 절연층/자성입자/기판층, b. Barrier layer / insulating layer / vacuum layer (or air layer) / graphene / insulation layer / Young's modulus / magnetic particle / substrate layer with Young's modulus,
c. 장벽조정회로/절연층/절연층/그래핀/낮은 영률(Young's modulus)을 구비하는 절연층/전하를갖는입자/기판층, c. An insulating layer having a barrier adjustment circuit / insulating layer / insulating layer / graphene / Young's modulus / particles / substrate layer having charge,
d. 장벽조정회로/절연층/진공층(또는 에어층)/그래핀/낮은 영률(Young's modulus)을 구비하는 절연층/전하를갖는입자/기판층, d. A particle / substrate layer having an insulating layer / charge with barrier regulating circuit / insulating layer / vacuum layer (or air layer) / graphene / low Young's modulus,
e. 장벽조정회로/절연층/절연층/그래핀/PDMS층(또는 절연층)/자성입자/기판층, e. Barrier layer / insulation layer / graphene / PDMS layer (or insulating layer) / magnetic particle / substrate layer,
f. 장벽조정회로/절연층/진공층(또는 에어층)/그래핀/PDMS층(또는 절연층)/자성입자/기판층, f. Barrier layer / insulating layer / vacuum layer (or air layer) / graphene / PDMS layer (or insulating layer) / magnetic particle / substrate layer,
g. 장벽조정회로/절연층/절연층/그래핀/PDMS층(또는 절연층)/전하를갖는입자/기판층, g. Barrier layer / insulation layer / graphene / PDMS layer (or insulating layer) / particle / charge layer having charge,
h. 장벽조정회로/절연층/진공층(또는 에어층)/그래핀/PDMS층(또는 절연층)/전하를갖는입자/기판층, h. Barrier layer / insulating layer / vacuum layer (or air layer) / graphene / PDMS layer (or insulating layer) / particle / charge layer having charge,
i. 장벽조정회로/진공층(또는 에어층)/그래핀/PDMS층(또는 절연층)/자성입자/기판층,i. Barrier layer (or air layer) / graphene / PDMS layer (or insulating layer) / magnetic particle / substrate layer,
j. 장벽조정회로/진공층(또는 에어층)/그래핀/PDMS층(또는 절연층)/전하를갖는입자/기판층,j. Barrier control layer / vacuum layer (or air layer) / graphene / PDMS layer (or insulating layer) / particle / charge layer with charge,
k. 장벽조정회로/진공층(또는 에어층)/PDMS층/그래핀/PDMS층(또는 절연층)/자성입자/기판층,k. Barrier layer / vacuum layer (or air layer) / PDMS layer / graphene / PDMS layer (or insulating layer) / magnetic particle / substrate layer,
l. 장벽조정회로/진공층(또는 에어층)/PDMS층/그래핀/PDMS층(또는 절연층)/전하를갖는입자/기판층,l. Barrier layer (or air layer) / PDMS layer / graphene / PDMS layer (or insulating layer) / particle / substrate layer with charge,
, 로 구성되는 상기 a 내지 l 중 선택되는 것의 다층구조를 구비할 수 있다., Or a multilayer structure selected from the above a to l constituted by
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 In one embodiment of the present invention, the transistor of the present invention
a. 절연층/액체고분자층/그래핀/낮은 영률(Young's modulus)을 구비하는 절연층/Piezo(피에조)물질/장벽조정회로, a. Insulating layer / liquid polymer layer / graphene / insulation layer with Young's modulus / Piezo material / barrier regulating circuit,
b. 절연층/낮은 영률(Young's modulus)을 구비하는 절연층/그래핀/낮은 영률(Young's modulus)을 구비하는 절연층/Piezo(피에조)물질/장벽조정회로,b. Insulating layer / graphene having a Young's modulus / insulating layer / Young's modulus / Piezo material / barrier adjusting circuit,
c. 절연층/절연층/그래핀/낮은 영률(Young's modulus)을 구비하는 절연층/Piezo(피에조)물질/장벽조정회로, c. Insulation layer / insulating layer / graphene / insulation layer with Young's modulus / Piezo material / barrier adjustment circuit,
d. 절연층/진공층(또는 에어층)/그래핀/낮은 영률(Young's modulus)을 구비하는 절연층/Piezo(피에조)물질/장벽조정회로, d. Insulation layer / vacuum layer (or air layer) / graphene / insulation layer with Young's modulus / Piezo material / barrier adjustment circuit,
e. 절연층/액체고분자층/그래핀/PDMS층(또는 절연층)/Piezo(피에조)물질/장벽조정회로, e. Insulating layer / liquid polymer layer / graphene / PDMS layer (or insulating layer) / Piezo material / barrier adjustment circuit,
f. 절연층/낮은 영률(Young's modulus)을 구비하는 절연층/그래핀/PDMS층(또는 절연층)/Piezo(피에조)물질/장벽조정회로,f. Insulating layer / graphene / PDMS layer (or insulating layer) / Piezo material / barrier adjustment circuit with insulating layer / Young's modulus,
g. 절연층/절연층/그래핀/PDMS층(또는 절연층)/Piezo(피에조)물질/장벽조정회로, g. Insulating layer / insulating layer / graphene / PDMS layer (or insulating layer) / Piezo material / barrier adjusting circuit,
h. 절연층/진공층(또는 에어층)/그래핀/PDMS층(또는 절연층)/Piezo(피에조)물질/장벽조정회로,h. Insulating layer / vacuum layer (or air layer) / graphene / PDMS layer (or insulating layer) / Piezo material / barrier adjustment circuit,
i. 절연층/PDMS층/그래핀/PDMS층(또는 절연층)/Piezo(피에조)물질/장벽조정회로, i. Insulation layer / PDMS layer / graphene / PDMS layer (or insulating layer) / Piezo material / barrier adjustment circuit,
j. 절연층/진공층(또는 에어층)/PDMS층/그래핀/PDMS층(또는 절연층)/Piezo(피에조)물질/장벽조정회로,j. Layer / graphene / PDMS layer (or insulating layer) / Piezo material / barrier regulating circuit,
, 로 구성되는 상기 a 내지 j 중 선택되는 것의 다층구조를 구비할 수 있다., And a selected from the above a to j constituted by a plurality of layers.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 구비된 하나 이상의 그래핀이 포함되는 다층구조(다층상태)를 하나 이상의 굽힘변형으로 구비하는데 있어서, 모든 층들의 계수들 및 두께들은 중요한 변수이다. 이 중요한 의존성은 층들이 단순하게 구성될수록 명백해질 수 있다.In one embodiment of the invention, at least one Piezo material, a magnetic particle, a particle having a charge, selected from one or more Piezo material, a magnetic particle, a particle having charge, In the case of a multi-layer structure (multi-layer structure) in which at least one graphene is provided, the coefficients and thicknesses of all the layers are important variables. This important dependence can become clear as layers are simply composed.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비된 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는데 있어서, 하나 이상의 그래핀의 기계적 변형의 목표값은 탄성을 제공하는 재료들(예를들어, 얇은 PDMS)에 의해 가능하다.In one embodiment of the present invention, one or more graphenes having one or more Piezo (piezoe) material, magnetic particles, particles having charge selected thereon are provided with one or more bending deformation, The target value of the mechanical deformation of the material is made possible by materials providing elasticity (e.g., thin PDMS).
본 발명의 한 실시예에서, 본 발명은 그래핀 기반의 그래핀 굽힘 회로와 장벽조정회로 및 CMOS 회로를 모두 갖는 중앙처리장치(CPU), 메모리, 베터리가 구비되는 전자장치, 전자부품, 전자장치, 로 구성되는 것 중 선택되는 것을 구비할 수 있다....
In one embodiment of the present invention, the present invention provides an electronic device comprising a graphene-based graphene bending circuit, a central processing unit (CPU) having both a barrier adjustment circuit and a CMOS circuit, a memory, a battery, , ≪ / RTI >
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형에서, 굽힘변형은In one embodiment of the present invention, in one or more bending strains of graphene,
a. Plate(플레이트)의 굽힘변형a. Bending deformation of plate
b. Kirchhoff-Love theory of plates(플레이트의 키르히 호프 - 사랑 이론) 형태b. Kirchhoff-Love theory of plates
c. Mindlin-Reissner theory of plates(플레이트의 민들린-라이스너 이론) 형태c. The Mindlin-Reissner theory of plates
d. Dynamics of Thin Kirchhoff plates(얇은 키르히 호프 플레이트의 역학) 형태d. Dynamics of Thin Kirchhoff plates (dynamics of thin Kirchhoff plates)
e. 곡률e. curvature
, 로 구성되는 상기 a 내지 e 중 선택되는 것을 구비하는 것이다. 예를들어, 굽힘변형은 곡률을 구비할 수도 있으며, Plate(플레이트)의 굽힘변형을 구비할 수도 있다. 또한, 굽힘변형은 곡률의 끝부분이 위치이동이 되는 형태로 설명이 될 수도 있으며, 플레이트의 굽힘변형의 끝부분이 위치이동이 되는 것으로 설명될 수도 있다., And (a) to (e). For example, the bending deformation may have a curvature and may have a bending deformation of the plate. Further, the bending deformation may be described as a position where the end portion of the curvature is displaced, and the end portion of the bending deformation of the plate may be described as a position movement.
본 발명의 한 실시예에서, 전기의 On/Off를 조절하는 것은 그래핀의 하나 이상의 굽힘변형을 구비하여 하나 이상의 굽힘변형이 구비되는 부분이나, 굽힘변형의 위치이동이 구비되는 부분에서 전기의 On/Off를 조절하는 것을 의미한다. 전기의 On/Off를 조절하는 것은, 하나 이상의 그래핀의 하나 이상의 굽힘변형으로부터 드레인전극(전기전도성 물질)으로 전자가 이동하는 것으로 이해되어져야 한다.In one embodiment of the present invention, the on / off of electricity is controlled by providing at least one bending deformation of the graphene so that at least one bending deformation is provided, or at the portion where the bending deformation is provided, / Off. Regulating the on / off of electrons should be understood as the movement of electrons from one or more bending deformation of one or more graphenes to the drain electrode (electroconductive material).
본 발명의 한 실시예에서, Fermi level(페르미레벨)의 높이를 조절하는 것은 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 것으로 설명되어 진다. 보충 설명하자면 그래핀의 하나 이상의 굽힘변형을 구비하여 그래핀이 드레인전극(전기전도성 물질)과 가까워지거나 붙으면, 전자가 그래핀으로부터 드레인전극으로 이동하게 된다.
In one embodiment of the present invention, adjusting the height of the Fermi level (Fermi level) is described as adjusting the on / off of electricity with one or more bending deformation of the graphene. In addition, when graphene is brought close to or attached to the drain electrode (electroconductive material) with one or more bending deformation of the graphene, the electrons move from the graphene to the drain electrode.
본 발명의 한 실시예에서, 본 발명에서 설명하는 Fermi level(페르미레벨)은 열역학적 평형 상태(thermodynamic equilibrium)에서 에너지 레벨이 어떤 주어진 시간(any given time)에서 50%의 점유 될 확률을 가질것인 전자의 가상의 에너지 레벨(hypothetical energy level)인 것으로 간주 될 수 있으나, 그래핀에서 가장 약하게 속박되어 있는 에너지 레벨로도 이해될 수 있다.In one embodiment of the present invention, the Fermi level described in the present invention is a thermodynamic equilibrium in which the energy level will have a probability of occupying 50% at any given time It can be regarded as the hypothetical energy level of the former, but it can also be understood as the weakest bounded energy level in graphene.
본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 하나의 층, 다층상태, 중 선택되는 층의 상태로 하나 이상의 영률(Young's modulus)로 구비되는 것을 특징으로 한다. 상기 하나 이상의 영률(Young's modulus)은 하나 이상의 그래핀 또는 하나 이상의 그래핀이 포함되는 다층상태 각각의 영률(Young's modulus)을 구비하는 층을 의미한다.In one embodiment of the present invention, the at least one bending deformation is characterized by being provided with at least one Young's modulus in a state of a layer selected from one layer, a multilayer state, and the like. The one or more Young's modulus means a layer having Young's modulus of each of multi-layered states including one or more graphenes or one or more graphenes.
본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 하나의 층, 다층상태, 중 선택되는 층의 상태로 하나 이상의 영률(Young's modulus)로 구비되는 것을 특징으로 한다. 일면에서 제시하는, '영률(Young's modulus)'은 형상 구비(예를 들어, 돌출 형상)과 같이, 공간적으로 변화하는 영률을 의미한다.In one embodiment of the present invention, the at least one bending deformation is characterized by being provided with at least one Young's modulus in a state of a layer selected from one layer, a multilayer state, and the like. The 'Young's modulus' presented on one side means a Young's modulus that changes spatially, such as a shape having a shape (for example, a protruding shape).
본 발명의 한 실시예에서, 본 발명에서 대기 전력 문제를 해결하는 것은 그래핀의 전도도가 너무 뛰어나 대기전력이 구비되지 않는 형태를 그래핀과 드레인전극사이에 물리적 간격(예를들어, 진공층, 에어층, 중 선택되는 것)을 구비한 형태에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하여 대기 전력 문제를 해결하는 것을 의미한다. 일면에서 제시하는 '물리적 간격'이란, (a). 공간적으로 떨어져 있는 사이, (b). 어떠한 것으로 채워져 있는 상태에서 떨어져 있는 사이, 로 구성되는 상기 (a) 내지 (b) 중 선택되는 것을 구비하는 것을 의미한다.In one embodiment of the present invention, solving the standby power problem in the present invention is advantageous in that a form in which the conductivity of graphene is too high and no standby power is provided is applied at a physical interval (e.g., a vacuum layer, Air layer), it means to solve the standby power problem by adjusting the ON / OFF of electricity with at least one bending deformation of graphene. The 'physical spacing' presented on one side means (a). Spacially distant, (b). (A) to (b) consisting of a space filled with something and a space apart from the filled space.
본 발명의 한 실시예에서, 본 발명에서 대기 전력 문제를 해결하는 것은 그래핀의 전도도가 너무 뛰어나 대기전력이 구비되지 않는 형태를 그래핀과 드레인전극사이에 절연층을 구비한 형태에서, 그래핀의 하나 이상의 굽힘변형을 구비하여, 상기 하나 이상의 굽힘변형이 구비되어 드레인전극과 물리적 간격이 좁혀진 그래핀으로 인하여, 절연층에서 전자의 터널로 전기의 On/Off를 조절하여 대기 전력 문제를 해결하는 것을 의미한다.In one embodiment of the present invention, solving the stand-by power problem in the present invention resides in the form in which the conductivity of the graphene is too high and the standby power is not provided in the form of having an insulating layer between the graphen and the drain electrode, And the graphene having at least one bending deformation and a physical distance narrowed from the drain electrode, the ON / OFF of electricity from the insulating layer to the tunnel of the electron is controlled to solve the standby power problem .
본 발명의 한 실시예에서, 본 발명에서 대기 전력 문제를 해결하는 것은 그래핀의 전도도가 너무 뛰어나 대기전력이 구비되지 않는 형태를 그래핀과 드레인전극사이에 절연층과 섬 전극을 구비한 형태에서, 그래핀의 하나 이상의 굽힘변형을 구비하여, 상기 하나 이상의 굽힘변형이 구비되어 섬 전극과 물리적 간격이 좁혀진 그래핀(그래핀과 섬 전극과의 사이에 구비되는 절연층의 거리(두께)가 수(several) 나노 미터 수준으로 조절)으로 인하여, 섬 전극에서 전자의 터널로 전기의 On/Off를 조절하여 대기 전력 문제를 해결하는 것을 의미한다.In an embodiment of the present invention, the problem of standby power in the present invention is solved by using a form in which the conductivity of graphene is too high, and the standby power is not provided, in a form having an insulating layer and an island electrode between the graphen and the drain electrode (Thickness) of the insulating layer provided between the graphene and the island electrode is set to be equal to or less than the thickness of the insulating layer provided between the island electrode and the island electrode, and the graphene having at least one bending deformation of the graphene, (several nanometers), it means to solve the standby power problem by controlling the electric on / off from the island electrode to the tunnel of the electron.
본 발명의 한 실시예에서, 본 발명에서 대기 전력 문제를 해결하는 것은 그래핀의 전도도가 너무 뛰어나 대기전력이 구비되지 않는 형태를 그래핀과 드레인전극이 물리적 간격을 구비하는 비동일평면을 구비한 형태에서, 그래핀의 하나 이상의 굽힘변형을 구비하여, 그래핀과 드레인전극사이의 물리적 간격을 좁혀서 전자의이동으로 대기 전력 문제를 해결하는 것으로 의미된다.In one embodiment of the present invention, solving the stand-by power problem in the present invention can be achieved by providing a form in which the conductivity of graphene is too high and no standby power is provided so that graphene and drain electrodes have a non- , It is meant to have at least one bending deformation of the graphene to narrow the physical distance between the graphene and the drain electrode to solve the standby power problem by the movement of electrons.
본 발명의 한 실시예에서, 대기 전력 문제를 해결하는 것은 종래의 반도체구성과 다르게, 그래핀과 드레인전극이 물리적 간격을 구비하는 비동일평면을 구비한 형태에서, 그래핀의 하나 이상의 굽힘변형을 구비하여, 그래핀과 드레인전극사이의 물리적 간격을 좁혀서 전기의 On/Off를 조절하여 전기를 On/Off 시킨다는 것이기에, 대기 전력으로 소비되는 전력문제를 종래의 반도체보다 줄일 수 있다.In one embodiment of the present invention, solving the standby power problem, unlike conventional semiconductor configurations, allows for at least one bending deformation of the graphene in the form of a non-coplanar plane where the graphene and drain electrodes have physical spacing Since the physical distance between the graphene and the drain electrode is narrowed to turn on / off the electricity by controlling the on / off state of the electricity, the power problem consumed by the standby power can be reduced as compared with the conventional semiconductor.
본 발명의 한 실시예에서, 대기 전력 문제를 해결하는 것은 종래의 반도체구성과 다르게, 그래핀과 드레인전극사이에 절연층과 섬 전극을 구비한 형태에서, 그래핀의 하나 이상의 굽힘변형을 구비하여, 하나 이상의 굽힘변형이 구비되어 섬 전극과 물리적 간격이 좁혀진 그래핀(그래핀과 섬 전극과의 사이에 구비되는 절연층의 거리(두께)가 수(several) 나노 미터 수준으로 조절)으로 인하여, 섬 전극에서 전자의 터널로 전기의 On/Off를 조절하여 대기 전력 문제를 해결하는 것을 의미한다.In one embodiment of the present invention, solving the stand-by power problem, unlike the conventional semiconductor structure, involves providing at least one bending deformation of the graphene in the form of an insulating layer and an island electrode between the graphene and drain electrodes (The distance (thickness) of the insulating layer provided between the graphene and the island electrode is adjusted to the several nanometer level), which is provided with at least one bending deformation and is physically narrowed from the island electrode, It means to solve the standby power problem by controlling the electricity on / off from the island electrode to the electron tunnel.
본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 구비되는 하나 이상의 PDMS층, 엘라스토머층, 절연층, 중 선택되는 층과 액체고분자층, 진공층, Air층(에어층), 중 선택되는 층은 하나 이상의 그래핀의 상부에 전체적 또는 부분적으로 구비될 수 있다. 예를들어, 하나 이상의 엘라스토머층과 Air층(에어층)은 하나 이상의 그래핀의 상부에 같이 구비될 수 있다.....
In one embodiment of the present invention, one selected from among one or more PDMS layers, an elastomer layer, an insulating layer, a liquid polymer layer, a vacuum layer, and an air layer (air layer) The layer may be wholly or partly provided on top of the at least one graphene. For example, one or more elastomer layers and an air layer (air layer) may be provided on top of one or more graphenes.
본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.In one embodiment of the present invention, the present invention provides a method of manufacturing a semiconductor device, comprising: forming at least one Piezo material, a magnetic particle, and a charge, which are provided in a lower portion of at least one graphene, One or more graphenes may be provided as one or more bending deformation owing to the voltage of the barrier adjusting circuit intersecting with the circuit of the at least one graphene to control on / off of electricity, Adjusting the height of one or more graphenes' Fermi level (Fermi level) between the pin and drain electrodes to adjust the electrical On / Off; And at least one bending deformation of the graphene to control on / off of electricity.
본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다....In one embodiment of the present invention, the present invention provides a method of controlling a barrier regulating circuit, comprising the steps of: providing at least one graphene and drain electrode with a non- Wherein at least one graphene is provided with at least one bending deformation to control electrical on / off, wherein at least one graphen and at least one graphen are provided with at least one graphen Adjusting the height of the graphene Fermi level (Fermi level) to adjust the electricity on / off; And at least one bending deformation of the graphene to control on / off of electricity.
본 발명의 한 실시예에서, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 0.1 나노미터 이상 100 나노미터 이하의 범위를 구비하는 하나 이상의 굽힘변형의 높이를 구비할 수 있다.In one embodiment of the invention, due to the voltage of the barrier regulating circuit crossing the circuit of one or more graphenes, an electrostatic attractive force is induced on one or more graphenes provided below the barrier regulating circuit, Having at least one bending deformation may have at least one height of at least one bending deformation having a range from 0.1 to 100 nanometers.
본 발명의 한 실시예에서, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 굽힘변형이 드레인전극에 하나 이상 가깝게, 붙으며, 인접하게 위치시키는, 근접하게, 충분히 가깝게, 밀접하게 붙는, 중 선택되는 것을 구비할 수 있다. 상기 하나 이상 가깝게, 인접하게 위치시키는, 근접하게, 충분히 가깝게, 중 선택되는 것은 10 ㎚, 0.1 ㎚ 중 선택되는 치수보다 큰 물리적 치수로 정의된다. 본 발명의 한 실시예에서, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 30 ㎚, 10 nm, 1 nm, 0.1 ㎚ 중 선택되는 치수보다 큰 물리적 치수를 구비하는 굽힘변형의 높이로 정의된다.In one embodiment of the invention, due to the voltage of the barrier regulating circuit crossing the circuit of one or more graphenes, an electrostatic attractive force is induced on one or more graphenes provided below the barrier regulating circuit, Having at least one bending deformation may comprise one or more bending strains attached to one or more of the drain electrodes and selected to be adjacent, closely adjacent, close enough, and close together. It is defined as a physical dimension that is greater than a selected dimension of 10 nm, 0.1 nm, selected from one or more closely spaced, closely spaced, closely spaced. In one embodiment of the invention, due to the voltage of the barrier regulating circuit crossing the circuit of one or more graphenes, an electrostatic attractive force is induced on one or more graphenes provided below the barrier regulating circuit, Is defined as the height of the bending deformation having a physical dimension larger than a selected one of 30 nm, 10 nm, 1 nm, and 0.1 nm.
본 발명의 한 실시예에서, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 그래핀을 10% 이하, 1% 이상, 10% 내지 0.1% 의 범위, 중 선택되는 변형범위에서 하나 이상의 굽힘변형을 구비하는 것으로 해석되어 질 수 있으나, 이에 한정되지는 않는다. 여기서 변형범위란 하나 이상의 그래핀이 구비되는 평면에서부터 하나 이상의 그래핀이 90도 각도로 구부러지는 것을 100%로 보았을때의 변형범위이다. 본 발명의 한 실시예에서, 상기 변형범위는 변형으로 구비되는 곡률의 시작점과 곡률의 가장 상위지점인 꼭지점을 연결한 직선이 구비하는 평면에서부터의 각도를 퍼센트로 표현한 것을 의미한다.In one embodiment of the invention, due to the voltage of the barrier regulating circuit crossing the circuit of one or more graphenes, an electrostatic attractive force is induced on one or more graphenes provided below the barrier regulating circuit, Having at least one bending deformation may be interpreted as having at least one bending deformation in a selected deformation range of at least one graphene in the range of 10% or less, 1% or more, 10% to 0.1% But is not limited thereto. Here, the deformation range is a range of deformation when one or more graphenes are bent at 90 degrees from a plane having one or more graphenes to 100%. In one embodiment of the present invention, the range of deformation means that the angle from the plane provided by the straight line connecting the starting point of the curvature and the vertex, which is the highest point of curvature, provided by the deformation is expressed as a percentage.
본 발명의 한 실시예에서, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 a. 적어도 평균 표면 위치에서 하나 이상의 100 나노미터 미만의 편차를 구비하며, b. 바람직하게는 평균 표면 위치에서 하나 이상의 10 나노미터 미만의 편차를 구비하며, c. 좀더 바람직하게는 평균 표면 위치에서 하나 이상의 1 나노미터 이상의 편차를 구비하며, d. 더 바람직하게는 일부 제품을 위하여 평균 표면 위치에서 하나 이상의 1 Angstrom(옹스트롬) 이상의 편차를 구비하며, 로 구성되는 상기 a 내지 d 로 구성되는 것 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 편차는 표준(평균 표면 위치)으로부터의 변형높이를 의미한다. 여기서 1 Angstrom(옹스트롬)은 0.1 nm 를 의미한다.In one embodiment of the invention, due to the voltage of the barrier regulating circuit crossing the circuit of one or more graphenes, an electrostatic attractive force is induced on one or more graphenes provided below the barrier regulating circuit, With at least one bending deformation, a. At least a deviation of less than 100 nanometers from the average surface position, b. Preferably having an average deviation of less than 10 nanometers from the average surface position, c. More preferably at least one nanometer above the mean surface position, and d. More preferably having a deviation of not less than 1 Angstrom (angstrom) at the average surface position for some products, and having a selected from the above a to d constituted by. In one embodiment of the present invention, the deviation means the deformation height from the standard (average surface position). Where 1 Angstrom means 0.1 nm.
본 발명의 한 실시예에서, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 플레이트 이론을 통하여 하나 이상의 Geometry(기하학)으로 구비하는 하나 이상의 평면밖 변위 <u>를 얻는다. 본 발명의 한 실시예에서, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 곡률을 구비하되, 그것은 하나 이상의 Geometry(기하학)으로 구비하는 하나 이상의 평면밖 변위 <u>이다. In one embodiment of the invention, due to the voltage of the barrier regulating circuit crossing the circuit of one or more graphenes, an electrostatic attractive force is induced on one or more graphenes provided below the barrier regulating circuit, With at least one bending deformation results in one or more out-of-plane displacements < u > provided by one or more geometries via plate theory. In one embodiment of the invention, due to the voltage of the barrier regulating circuit crossing the circuit of one or more graphenes, an electrostatic attractive force is induced on one or more graphenes provided below the barrier regulating circuit, Having at least one bending deformation has at least one curvature, which is at least one out-of-plane displacement < u > provided by one or more geometries.
본 발명의 한 실시예에서, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는데 있어서, 하나 이상의 그래핀의 하부에는 반데르발스 힘이 구비되어 하나 이상의 그래핀의 하나 이상의 굽힘변형이후, 변형이 된 하나 이상의 그래핀의 하부에 반데르발스 힘이 다시 형성되는 형태로 하나 이상의 그래핀의 탄성회복을 도울수 있다.
In one embodiment of the invention, due to the voltage of the barrier regulating circuit crossing the circuit of one or more graphenes, an electrostatic attractive force is induced on one or more graphenes provided below the barrier regulating circuit, With at least one bending deformation, wherein a van der Waals force is applied to the bottom of the at least one graphene so that, after at least one bending deformation of the at least one graphene, a van der Waals force Lt; / RTI > can assist in the elastic recovery of one or more graphens in a re-formed form.
본 발명의 한 실시예에서, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 트랜지스터는 아래와 같은 제조방법을 구비할 수 있다. In one embodiment of the invention, due to the voltage of the barrier regulating circuit crossing the circuit of one or more graphenes, an electrostatic attractive force is induced on one or more graphenes provided below the barrier regulating circuit, A transistor having at least one bending deformation may be provided with the following manufacturing method.
<A><A>
(1). 기판 세정, (2). 폴리메틸메타크릴레이트(PMMA)가 코팅된 그래핀 전사(PMMA/그래핀/금속층), (3). 그래핀의 상부층에 구비된 금속층을 에칭한다, (4). 그래핀을 선택적 식각한다, (5). 상기 선택적 식각된 그래핀의 상부에 폴리메틸메타크릴레이트(PMMA)를 구비한다, (6). 상부에 교차되는 장벽조정회로를 구비 한다. (7). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 모두 용해시킨다. 로 구비되는 (1) 부터 (7) 로 이어지는 제조방법을 구비할 수 있다.(One). Substrate cleaning, (2). Graphene transfer (PMMA / graphene / metal layer) coated with polymethylmethacrylate (PMMA), (3). The metal layer provided on the upper layer of the graphene is etched, (4). The graphene is selectively etched, (5). And polymethylmethacrylate (PMMA) is provided on the selectively etched graphene (6). And a barrier regulating circuit crossing the upper portion. (7). The polymethylmethacrylate (PMMA) layer is completely dissolved with a solvent (for example, acetone). (1) to (7), which are provided in the above-described manner.
<B><B>
(1). 기판 세정, (2). 폴리메틸메타크릴레이트(PMMA)가 코팅된 그래핀 전사(PMMA/그래핀/금속층), (3). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다, (4). 그래핀의 상부층에 구비된 금속층을 에칭한다, (5). 그래핀을 선택적 식각한다, (6). 상기 선택적 식각된 그래핀의 상부에 폴리메틸메타크릴레이트(PMMA)를 구비한다, (7). 상부에 교차되는 장벽조정회로를 구비 한다. (8). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다. 로 구비되는 (1) 부터 (8) 로 이어지는 제조방법을 구비할 수 있다.
(One). Substrate cleaning, (2). Graphene transfer (PMMA / graphene / metal layer) coated with polymethylmethacrylate (PMMA), (3). Dissolve the polymethylmethacrylate (PMMA) layer with a solvent solution (e.g., acetone), (4). The metal layer provided on the upper layer of the graphene is etched (5). The graphene is selectively etched, (6). And polymethylmethacrylate (PMMA) is provided on the selectively etched graphene (7). And a barrier regulating circuit crossing the upper portion. (8). The polymethylmethacrylate (PMMA) layer is dissolved with a solvent (e.g., acetone). (1) to (8), which are provided in the above-described manner.
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 그래핀 굽힘 회로와 CMOS 회로를 분리하여 제조하는 단계와 그 다음 웨이퍼 결합 프로세스를 구비하여, 그래핀 굽힘 회로와 CMOS 회로를 통합하는 단계를 포함하는 3차원 통합방법을 사용한다. 그래핀 굽힘 회로와 CMOS 회로를 분리하여 제조한 이후에, 그 둘을 웨이퍼 결합 프로세스에서 통합함으로써, CMOS 회로의 프로세스 한계를 넘는 그래핀 형성 온도(graphene formation temperatures)와 관련된 문제들이 해결될 수 있다. 따라서, 본 발명의 한 실시예에서, 본 발명은 기술한 방법들을 포함하여, 광범위하게 다양한 방법들(예를들어, 종래에 수행되고 있는 구리촉매성장방법, 니켈촉매성장방법)에 의해서 그래핀이 구비될 수 있다.In one embodiment of the present invention, the transistor of the present invention includes steps of fabricating a graphene bend circuit and a CMOS circuit separately and then a wafer bonding process to integrate the graphene bending circuit and the CMOS circuit Use the three-dimensional integration method. By fabricating the graphene bending circuit and the CMOS circuit separately, and then integrating them in the wafer bonding process, problems associated with graphene formation temperatures that exceed the process limit of a CMOS circuit can be solved. Thus, in one embodiment of the present invention, the present invention provides a process for the preparation of graphene by a wide variety of methods (e. G., A copper catalyst growth method, a nickel catalyst growth method, .
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 아래와 같은 공정을 구비할 수 있다. In one embodiment of the present invention, the transistor of the present invention may have the following process.
<A><A>
(1). 기판 세정, (2). PMMA층 구비, (2). Ni 증착, (4). 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 Ni층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (5). PMMA층을 아세톤으로 용해, (6). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 Ni의 양쪽면에 그래핀 성장이 이루어진다. (7). 상부측 그래핀 제거, (8). Ni 에칭, (9). 그래핀 상부에 PMMA층 구비, (10). 교차되는 장벽조정회로 구비, (11). PMMA층을 아세톤으로 용해, 로 구성되는 (1) 내지 (11)의 공정 순서를 구비한다. (One). Substrate cleaning, (2). PMMA layer, (2). Ni deposition, (4). In one embodiment of the present invention, chemical mechanical polishing (CMP) may be performed as an additional option to adjust the thickness and flatness of the Ni layer to a desired level. Dissolve the PMMA layer with acetone, (6). The gaseous carbon source is introduced to form activated carbon. Due to the activated carbon, graphene growth occurs on both sides of Ni. (7). Top side graphene removal, (8). Ni etching, (9). A PMMA layer is provided on top of the graphene, (10). (11). (1) to (11), wherein the PMMA layer is dissolved in acetone.
<B><B>
(1). 기판 세정, (2). 구리, 니켈, 중 선택되는 것 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 구리, 니켈, 중 선택되는 것(층)의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (3). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 구리, 니켈, 중 선택되는 것(층)에 그래핀 성장이 이루어진다. (4). 이후 성장된 그래핀을 선택적 식각한다. (5). 구리, 니켈, 중 선택되는 것(층)을 에칭한다, (6). 그래핀 상부에 PMMA층 구비, (7). 교차되는 장벽조정회로 구비, (8). PMMA층을 아세톤으로 용해, 로 구성되는 (1) 내지 (8)의 공정 순서를 구비한다. (One). Substrate cleaning, (2). In an embodiment of the present invention, chemical mechanical polishing (CMP) is performed as an additional option to select the thickness of the copper, nickel, The flatness can be adjusted to the desired level, (3). The gaseous carbon source is introduced to form activated carbon. Due to the activated carbon, graphene is grown on a selected layer of copper, nickel, or the like. (4). The grown graphene is then selectively etched. (5). Etching a selected layer of copper, nickel, (6). A PMMA layer is provided on top of the graphene, (7). Equipped with an intersecting barrier regulating circuit, (8). (1) to (8), wherein the PMMA layer is dissolved in acetone.
<C><C>
(1). 기판 세정, (2). 종래에 사용되는 그래핀 성장공정이 구비된다.(예를들어, 금속층 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 금속층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, 그 이후, 그래핀 성장, 금속층의 상부측에 성장된 그래핀을 선택적 식각, 그 이후 금속층을 에칭하는 공정이 구비된다), (3). 그래핀 상부에 PMMA층 구비, (4). 교차되는 장벽조정회로 구비, (5). PMMA층을 아세톤으로 용해, 로 구성되는 (1) 내지 (5)의 공정 순서를 구비한다.(One). Substrate cleaning, (2). (E.g., metal layer deposition, in one embodiment of the present invention, CMP may be performed with additional options to adjust the thickness and flatness of the metal layer to desired levels) Thereafter, graphene growth, selective etching of the graphenes grown on the upper side of the metal layer, and subsequent etching of the metal layer); and (3). A PMMA layer is provided on top of the graphene, (4). Equipped with an intersecting barrier regulating circuit, (5). (1) to (5) in which the PMMA layer is dissolved in acetone.
본 발명의 한 실시예에서, 일면에서 제시하는 공정(<A>의 (1) 부터 (8) 공정, <B>의 (1) 부터 (5) 공정, <C>의 (1) 부터 (2) 공정, 중 선택되는 공정) 그 이후, 그래핀이 구비된 위치에 비교하여 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다.(또는, 일면에서 제시하는 <A>, <B>, <C>, 중 선택되는 공정에서, (1). 기판 세정 이후에 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다. 절연층으로 비동일평면을 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다, (2). 금속층의 증착과 선택적 식각, (3). 그래핀 성장, 그 이후 그래핀을 선택적 식각, (4). 그 이후, 금속층을 에칭한다, 로 구성되는 상기 (1) 내지 (4)의 공정순서를 구비한다.) In an embodiment of the present invention, since the step (1 of <A> presented on one surface (8) step, to (1) of (1) to the <B> (5) process, <C> (2 ) Process. Thereafter, as compared with the position where the graphene is provided, a non-coplanar plane as an insulating layer is provided at a position where the drain electrode is to be provided. (Alternatively, <A> , <B >, <C>, the process is selected from: (1) provided with a non-co-planar with the insulating layer in a position to be a drain electrode provided on the subsequent substrate cleaning. technique for forming a non co-planar with the insulating layer are those of ordinary skill in the art (2) etching the metal layer, (3) selective etching of the metal layer, (3) graphene growth, (4) selective etching of the graphene thereafter, (1) to (4).
그 이후로, 소오스전극(그래핀과 연결되는 전기전도성 물질-좌측부)은, 메탈과 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성되며, 드레인전극은, (A). 드레인전극(그래핀과 물리적 간격(여기서는 물리적 거리(높이)-비동일평면을 의미한다)이 구비되는 전기전도성 물질-우측부)은 메탈과 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성된다(웨이퍼의 컨텍부분은 접착(adhesion)이 가능한 구리(Cu)로 구성한다), 또는 본 발명의 한 실시예에서, (B). 드레인전극은 전기전도성 물질(예를들어, 메탈)이 그래핀과 물리적 간격을 구비하며(여기서는 물리적 거리(높이)-비동일평면을 의미한다), 상기 전기전도성 물질(예를들어, 메탈)의 상부에 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)가 구비된다, 로 구성되는 상기 (A) 내지 (B) 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 소오스전극 및 드레인전극은 구리(Cu)만으로도 구성될 수 있다. 그 다음 설명은 -<A>- 또는 -<B>- 로 기술되는 내용을 참고한다.Thereafter, the source electrode (the electrically conductive material connected to the graphene - the left side) is composed of copper (Cu) capable of adhesion in the metal and later wafer bonding step, and the drain electrode (A). The drain electrode (the electrically conductive material - the right-hand part of which is physically spaced from the graphene (here, physical distance (height) - means non-coplanar) - is made of copper (Cu (The contact portion of the wafer is made of copper (Cu) capable of adhesion), or (B) in one embodiment of the present invention. Drain electrodes may be formed by depositing an electrically conductive material (e. G., Metal) with an electrically conductive material (e. G., Metal) having physical spacing from the graphene (Cu) capable of adhesion in a wafer bonding step at an upper part of the wafer bonding step (A) to (B). In one embodiment of the present invention, the source electrode and the drain electrode may be made of copper (Cu) alone. The following description refers to - <A> -or- <B> - .
-<A>-- <A> -
따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다,Thus, the metal is provided at the source electrode (the electrically conductive material-the left side connected to the exposed portions of the graphene layer (s)) and the drain electrode (the electrically conductive material-the right side). In one embodiment of the present invention, the source electrode and the drain electrode may be made of the same metal, or may be made of different metals by using two or more depositions and selective etching. Therefore, the source and drain electrodes are formed by depositing a metal to a thickness of about 5 to 100 nm by using e-beam evaporation or e-beam evaporation and sputtering Copper (Cu) provided on the source and drain electrodes is deposited to a thickness of about 30 to 100 micrometers by vapor deposition,
-<B>-- <B> -
(1). 그래핀(또는 선택적 식각된 그래핀)의 상부 및 드레인전극이 구비될 위치의 상부 및 트랜지스터의 구조를 형성할 위치에 절연물질을 증착한다(본 발명의 한 실시예에서, 절연물질의 증착 이후, CMP 를 수행하여 절연물질층(절연층)의 두께 및 평탄도를 바람직한 수준으로 조절할 수 있다). (2). 레지스트 마스크를 상기 절연물질층(절연층)위에 형성한다, 이는 그래핀 굽힘 회로 및 그래핀 굽힘 회로의 소스와 드레인 컨택들을 한정하는데 사용될 수 있다. 레지스트 마스크를 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다. (3). 그 다음, 식각이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출시키기 위해서 사용된다. 즉, 절연물질층(절연층)내로 식각된 트렌치들이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출한다. 본 발명의 한 실시예에서, 습식 식각(wet etching)이 트렌치들을 형성하기 위하여 사용될 수 있다. 마스크는, 식각 동안 마스크로서 사용되며, 그 후 제거된다. PMMA에 의하여 형성된 예시적인 마스크는, 아세톤과 같은 용매에서 제거된다. (4). 그 후에, 메탈이 트렌치를 채우는 증착공정이 수행된다. 상기 메탈은 제 1 메탈층과 제 2 메탈층의, 두 개의 층들로 만들어진다. 제 1 메탈층(하부)은, 예를 들어, 그래핀과 양호한 컨택이 가능한 메탈로 구성되며, 제 2 메탈층(상부)은 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성된다. 따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, 로 구성되는 상기 -<A>- 또는 -<B>- 로 기술되는 내용을 구비한다.(One). An insulating material is deposited at the top of the graphen (or selectively etched graphene) and at the top of the location where the drain electrode is to be provided and at the location where the transistor will form the structure (in one embodiment of the invention, CMP can be performed to adjust the thickness and flatness of the insulating material layer (insulating layer) to a desirable level). (2). A resist mask is formed on the insulating material layer (insulating layer), which can be used to define the source and drain contacts of the graphene bending circuit and the graphene bending circuit. Techniques for forming a resist mask are known to those skilled in the art and are therefore not described further herein. (3). The etch is then used to expose areas of the graphene layer (s) for the formation of the graphene bending circuit and the source electrode, and regions of the location where the drain electrode will be located. That is, the trenches etched into the insulating material layer (insulating layer) expose regions of the graphene bending circuit and regions where the graphene layer (s) and the drain electrode are to be provided for the formation of the source electrode. In one embodiment of the invention, wet etching may be used to form the trenches. The mask is used as a mask during etching and then removed. An exemplary mask formed by PMMA is removed in a solvent such as acetone. (4). Thereafter, a deposition process is performed in which the metal fills the trenches. The metal is made of two layers, a first metal layer and a second metal layer. The first metal layer (lower part) is made of, for example, metal capable of good contact with graphene, and the second metal layer (upper part) is made of copper (Cu) do. Thus, the metal is provided at the source electrode (the electrically conductive material-the left side connected to the exposed portions of the graphene layer (s)) and the drain electrode (the electrically conductive material-the right side). In one embodiment of the present invention, the source electrode and the drain electrode may be made of the same metal, or may be made of different metals by using two or more depositions and selective etching. Therefore, the source and drain electrodes are formed by depositing a metal to a thickness of about 5 to 100 nm by using e-beam evaporation or e-beam evaporation and sputtering and that the copper (Cu) which is provided on the upper portion of the source electrode and the drain electrode is the thickness by a deposition is deposited to 100 microns degree of about 30 nanometers, composed of - <A> - or - <B > - .
상기 -<A>- 또는 -<B>- 로 기술되는 내용 이후, (a). 레지스트 도포(본 발명의 한 실시예에서, 레지스트 도포를 수행하기 이전에 CMP 를 수행하여 구리(Cu)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (b). 노광, (c). 현상, (d). 추후 CMOS 웨이퍼와 결합될 소스와 드레인 메탈 컨택들을 제외한 나머지 부분을 넓게 에칭한다. (e). 레지스트 제거, (f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층만 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부에 구비된 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다), 로의 순서로 수행한다. 따라서, 상기 에칭부는 계단형태의 형상을 구비하게 된다. (j). 이후, 본 발명의 한 실시예에서, 추가적인 선택으로 레지스트가 도포되어 있는 소오스전극 및 드레인전극의 레지스트 상부에 추후 공정에서 필요외의 부분의 제거를 용이하게 하기 위한 PMMA를 구비한다. 그 이후의 단계는 다음과 같다. Ⅰ. (a). 레지스트 제거, (b). 그래핀(또는 선택적 식각된 그래핀)의 상부에 PMMA층 구비, (c). 교차되는 장벽조정회로를 구비, (d). PMMA층을 용해하여 진공층, 에어층, 중 선택되는 층을 형성(방법은 일면에서 설명하였음), (e). 절연층 구비, (f). 화학적 기계적 연마(chemical mechanical polishing(CMP))를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 로 구성되는 상기 Ⅰ 의 공정순서를 구비할 수 있다. 상기 일면에서 제시하는 방법을 '그래핀 회로 웨이퍼' 또는 '그래핀 굽힘 회로 웨이퍼'라 명한다. 상기 일면에서 제시하는 방법을 사용하면 전사공정 없이 그래핀을 성장시켜, 그래핀의 품질에 문제가 없는 형태로 트랜지스터를 제조할 수 있다. 이후, 그래핀 굽힘 회로 웨이퍼와 CMOS 웨이퍼를 웨이퍼 결합 프로세스를 수행하여 통합한다. CMOS 웨이퍼는 그래핀 굽힘 회로 웨이퍼와 웨이퍼 결합 프로세스를 수행하기 위하여 뒤집어진다. 이와 달리 그래핀 굽힘 회로 웨이퍼가 CMOS 웨이퍼와 웨이퍼 결합 프로세스를 수행하기 위하여 뒤집어질 수도 있다. 본 발명의 한 실시예에서, 일면에서 제시되는, 교차되는 장벽조정회로는 복수의 메탈 컨택이 구비되는 것을 의미한다.After the contents described by - <A> -or- <B> - , (a). (In one embodiment of the present invention, CMP may be performed prior to performing resist coating to adjust the thickness and flatness of the copper (Cu) layer to desired levels); Exposure, (c). Phenomenon, (d). The remaining portions except the source and drain metal contacts to be combined with the CMOS wafer are etched widely. (e). Resist removal, (f). Resist application, (g). Exposure, (h). The phenomenon, (i). Only the upper layer of the graphene bending circuit is etched at least once (more precisely, the metal layer provided on the upper part of the graphene bending circuit or the copper (Cu) layer and only the metal layer is etched at least once). Accordingly, the etching portion has a stepped shape. (j). Thereafter, in one embodiment of the present invention, the PMMA is provided on the upper portion of the resist of the source electrode and the drain electrode to which the resist is applied as an additional option, in order to facilitate removal of a portion other than that required in a subsequent process. The subsequent steps are as follows. Ⅰ. (a). Resist removal, (b). A PMMA layer is provided on top of the graphene (or selectively etched graphene), (c). (D). The PMMA layer is melted to form a vacuum layer, an air layer, or a selected layer (the method has been described in one aspect), (e). (F). Chemical mechanical polishing (CMP) is performed one or more times to remove excess metal and to increase the thickness of the topmost insulating layer to a desired level, for example, from about 10 nanometers to about 1 micrometer Polished to reduce. In one embodiment of the present invention, as an additional option (1). The copper is protruded by etching the uppermost insulating layer to a certain thickness, or (2). And may form one or more alignment structures that cause the mating material to fit into the copper by etching the copper to a constant thickness. The method described above is referred to as a 'graphene circuit wafer' or a 'graphene bending circuit wafer'. Using the method described in the above, the graphene can be grown without a transfer process, and the transistor can be manufactured in such a manner that there is no problem in the quality of the graphene. Then, the graphene bending circuit wafer and the CMOS wafer are integrated by performing a wafer bonding process. The CMOS wafer is inverted to perform graphene bending circuit wafer and wafer bonding process. Alternatively, graphene bend circuit wafers may be inverted to perform the CMOS wafer and wafer bonding process. In one embodiment of the invention, an intersecting barrier adjustment circuit, as presented in one aspect, means having a plurality of metal contacts.
상기, 두 웨이퍼들의 대응하는 소스와 드레인 메탈 컨택들 사이에는 구리 대 구리 결합으로 결합되어 있다. 일반적인 결합 온도는 400°C 이하이다. 그러므로, 상기 디바이스들은 상기 프로세스 동안에 파괴되지 않는다. 본 발명의 한 실시예에서, 구리 대 구리 결합 대신에 400°C 이하로 결합되는 전기전도성 물질이 사용될 수 있다. 본 발명의 한 실시예에서, 구리 대 구리 결합 대신에 (1). 금 대 금 결합, (2). 알루미늄 대 알루미늄 결합, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 것이 사용될 수 있다.
And is coupled in a copper to copper bond between the corresponding source and drain metal contacts of the two wafers. Typical bonding temperatures are below 400 ° C. Therefore, the devices are not destroyed during the process. In one embodiment of the present invention, an electrically conductive material bonded at 400 [deg.] C or less may be used instead of copper to copper bond. In one embodiment of the present invention, (1) instead of a copper to copper bond. Gold - gold combination, (2). (1) to (2), composed of aluminum to aluminum bond, can be used.
본 발명의 한 실시예에서, 본 발명은 하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,In one embodiment of the present invention, in the form of two electrodes composed of a drain electrode connected to one common island electrode through a tunnel junction and one or more graphenes connected to an insulating layer, one or more graphenes The selection of one or more Piezo material, magnetic particles, particles having charge, provided on the bottom may result in at least one graphene and insulating layer due to the voltage of the barrier control circuit crossing the circuit of the at least one graphene At least one bending deformation,
a. 전자가 섬 전극에 터널하는 단계, 및a. Tunneling the electrons to the island electrode, and
b. 터널이 드레인 전극에 위치하는 단계, 및b. A tunnel is located at the drain electrode, and
c. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를c. The electrons reaching the Fermi level of the drain electrode; To
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.And a graphene single electron transistor.
본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 절연층이 구비되는 다층상태에서, 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 영률(Young's modulus)를 구비하는 것으로 의미될 수 있다.
In one embodiment of the present invention, in the multi-layer state in which an insulating layer is provided on one or more graphenes, the one or more graphenes and the insulating layer are provided with at least one bending deformation, and the one having at least one Young's modulus ≪ / RTI >
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 그래핀 굽힘 회로와 그래핀 굽힘 회로의 하부층의 장벽조정회로(하나 이상의 Piezo(피에조)물질을 구비한 장벽조정회로)를 분리하여 제조하는 단계와 그 다음 웨이퍼 결합 프로세스를 구비하여, 그래핀 굽힘 회로와 장벽조정회로(하나 이상의 Piezo(피에조)물질을 구비한 장벽조정회로)를 통합하는 단계를 포함하는 3차원 통합방법을 사용한다. 그래핀 굽힘 회로와 그래핀 굽힘 회로의 하부층의 장벽조정회로(하나 이상의 Piezo(피에조)물질을 구비한 장벽조정회로)를 분리하여 제조한 이후에, 그 둘을 웨이퍼 결합 프로세스에서 통합함으로써, 장벽조정회로(하나 이상의 Piezo(피에조)물질을 구비한 장벽조정회로)의 프로세스 한계를 넘는 그래핀 형성 온도(graphene formation temperatures)와 관련된 문제들이 해결될 수 있다. 따라서, 본 발명의 한 실시예에서, 본 발명은 기술한 방법들을 포함하여, 광범위하게 다양한 방법들(예를들어, 종래에 수행되고 있는 구리촉매성장방법, 니켈촉매성장방법)에 의해서 그래핀이 구비될 수 있다.In one embodiment of the present invention, the transistor of the present invention is fabricated by separately fabricating a graphene bending circuit and a barrier regulating circuit (a barrier regulating circuit with at least one Piezo material) in the lower layer of the graphene bending circuit Then incorporating a graphene bending circuit and a barrier regulating circuit (a barrier regulating circuit with one or more Piezo materials) with a wafer bonding process. After the graphene bending circuit and the barrier regulating circuit of the lower layer of the graphene bending circuit (barrier regulating circuit with one or more Piezo materials) are separately manufactured and then integrated into the wafer bonding process, Problems associated with graphene formation temperatures above the process limit of the circuit (barrier regulating circuit with one or more Piezo materials) can be solved. Thus, in one embodiment of the present invention, the present invention provides a process for the preparation of graphene by a wide variety of methods (e. G., A copper catalyst growth method, a nickel catalyst growth method, .
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 아래와 같은 공정을 구비할 수 있다. In one embodiment of the present invention, the transistor of the present invention may have the following process.
<A><A>
(1). 뒷면에 하나 이상의 정렬 구조가 구비된 절연층(초박막)구조 세정, (2). PMMA층 구비, (3). Ni 증착, (4). 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 니켈(Ni)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (5). PMMA층을 아세톤으로 용해, (6). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 Ni의 양쪽면에 그래핀 성장이 이루어진다. (7). 상부측 그래핀 제거, (8). Ni 에칭, (9). 그래핀 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (10). 섬 전극 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (10)의 공정 순서를 구비한다.(One). An insulating layer (ultra-thin film) structure cleaning with one or more alignment structures on the back side, (2). PMMA layer, (3). Ni deposition, (4). In one embodiment of the present invention, CMP may be performed with additional choice to adjust the thickness and flatness of the nickel (Ni) layer to a desired level. Dissolve the PMMA layer with acetone, (6). The gaseous carbon source is introduced to form activated carbon. Due to the activated carbon, graphene growth occurs on both sides of Ni. (7). Top side graphene removal, (8). Ni etching, (9). (10) an island electrode (insulating layer / island electrode and tunnel junction on the island electrode side (drain side)) on top of the graphene. (In one embodiment of the present invention, the thickness and flatness of the insulating layer provided on the uppermost layer can be adjusted to a desirable level by carrying out CMP by further selection). ) To (10).
<B><B>
(1). 뒷면에 하나 이상의 정렬 구조가 구비된 절연층(초박막)구조 세정, (2). PMMA층 구비, (3). Ni 증착, (4). 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 니켈(Ni)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (5). PMMA층을 아세톤으로 용해, (6). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 Ni의 양쪽면에 그래핀 성장이 이루어진다. (7). 상부측 그래핀 제거, (8). Ni 에칭, (9). 그래핀 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (10). 섬 전극의 상부에 PMMA층 구비, (11). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (12). PMMA층을 아세톤으로 용해, 로 구성되는 (1) 내지 (12)의 공정 순서를 구비한다. (One). An insulating layer (ultra-thin film) structure cleaning with one or more alignment structures on the back side, (2). PMMA layer, (3). Ni deposition, (4). In one embodiment of the present invention, CMP may be performed with additional choice to adjust the thickness and flatness of the nickel (Ni) layer to a desired level. Dissolve the PMMA layer with acetone, (6). The gaseous carbon source is introduced to form activated carbon. Due to the activated carbon, graphene growth occurs on both sides of Ni. (7). Top side graphene removal, (8). Ni etching, (9). (10) an island electrode (insulating layer / island electrode and tunnel junction on the island electrode side (drain side)) on top of the graphene. A PMMA layer is provided on the island electrode, (11). (In one embodiment of the present invention, the thickness and flatness of the insulating layer can be adjusted to desired levels by performing CMP with additional selection). (1) to (12), wherein the PMMA layer is dissolved in acetone.
<C><C>
(1). 뒷면에 하나 이상의 정렬 구조가 구비된 절연층(초박막)구조 세정, (2). 구리, 니켈, 중 선택되는 것 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 구리, 니켈, 중 선택되는 것(층)의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (3). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 구리, 니켈, 중 선택되는 것(층)에 그래핀 성장이 이루어진다. (4). 이후 성장된 그래핀을 선택적 식각한다. (5). 구리, 니켈, 중 선택되는 것(층)을 에칭한다, (6). 그래핀 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (7). 섬 전극 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (7)의 공정 순서를 구비한다. (One). An insulating layer (ultra-thin film) structure cleaning with one or more alignment structures on the back side, (2). In a preferred embodiment of the present invention, CMP is performed with an additional choice to adjust the thickness and flatness of the selected layer (s) of copper, nickel, etc. to a desired level , (3). The gaseous carbon source is introduced to form activated carbon. Due to the activated carbon, graphene is grown on a selected layer of copper, nickel, or the like. (4). The grown graphene is then selectively etched. (5). Etching a selected layer of copper, nickel, (6). An island electrode (insulating layer / island electrode and tunnel junction on the island electrode side (drain side)) on top of the graphene, (7). (In one embodiment of the present invention, the thickness and flatness of the insulating layer provided on the uppermost layer can be adjusted to a desirable level by carrying out CMP by further selection). ) To (7).
<D><D>
(1). 뒷면에 하나 이상의 정렬 구조가 구비된 절연층(초박막)구조 세정, (2). 구리, 니켈, 중 선택되는 것 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 구리, 니켈, 중 선택되는 것(층)의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (3). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 구리, 니켈, 중 선택되는 것(층)에 그래핀 성장이 이루어진다. (4). 이후 성장된 그래핀을 선택적 식각한다. (5). 구리, 니켈, 중 선택되는 것(층)을 에칭한다, (6). 그래핀 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (7). 섬 전극의 상부에 PMMA층 구비, (8). PMMA층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (9). PMMA층을 아세톤으로 용해, 로 구성되는 (1) 내지 (9)의 공정 순서를 구비한다. (One). An insulating layer (ultra-thin film) structure cleaning with one or more alignment structures on the back side, (2). In a preferred embodiment of the present invention, CMP is performed with an additional choice to adjust the thickness and flatness of the selected layer (s) of copper, nickel, etc. to a desired level , (3). The gaseous carbon source is introduced to form activated carbon. Due to the activated carbon, graphene is grown on a selected layer of copper, nickel, or the like. (4). The grown graphene is then selectively etched. (5). Etching a selected layer of copper, nickel, (6). An island electrode (insulating layer / island electrode and tunnel junction on the island electrode side (drain side)) on top of the graphene, (7). A PMMA layer is provided on the island electrode, (8). An insulating layer on top of the PMMA layer (in one embodiment of the present invention, the thickness and flatness of the insulating layer can be adjusted to a desired level by performing CMP as an additional option). (1) to (9) in which the PMMA layer is dissolved in acetone.
<E><E>
(1). 뒷면에 하나 이상의 정렬 구조가 구비된 절연층(초박막)구조 세정, (2). 종래에 사용되는 그래핀 성장공정이 구비된다.(예를들어, 금속층 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 금속층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, 그 이후, 그래핀 성장, 금속층의 상부측에 성장된 그래핀을 선택적 식각, 그 이후 금속층을 에칭하는 공정이 구비된다), (3). 그래핀 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (4). 섬 전극 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (4)의 공정 순서를 구비한다. (One). An insulating layer (ultra-thin film) structure cleaning with one or more alignment structures on the back side, (2). (E.g., metal layer deposition, in one embodiment of the present invention, CMP may be performed with additional options to adjust the thickness and flatness of the metal layer to desired levels) Thereafter, graphene growth, selective etching of the graphenes grown on the upper side of the metal layer, and subsequent etching of the metal layer); and (3). An island electrode (insulating layer / island electrode and tunnel junction on the island electrode side (drain side)) on the upper portion of the graphene, (4). (In one embodiment of the present invention, the thickness and flatness of the insulating layer provided on the uppermost layer can be adjusted to a desirable level by carrying out CMP by further selection). ) To (4).
<F><F>
(1). 뒷면에 하나 이상의 정렬 구조가 구비된 절연층(초박막)구조 세정, (2). 종래에 사용되는 그래핀 성장공정이 구비된다.(예를들어, 금속층 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 금속층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, 그 이후, 그래핀 성장, 금속층의 상부측에 성장된 그래핀을 선택적 식각, 그 이후 금속층을 에칭하는 공정이 구비된다), (3). 그래핀 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (4). 섬 전극의 상부에 PMMA층 구비, (5). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (6). PMMA층을 아세톤으로 용해, 로 구성되는 (1) 내지 (6)의 공정 순서를 구비한다. (One). An insulating layer (ultra-thin film) structure cleaning with one or more alignment structures on the back side, (2). (E.g., metal layer deposition, in one embodiment of the present invention, CMP may be performed with additional options to adjust the thickness and flatness of the metal layer to desired levels) Thereafter, graphene growth, selective etching of the graphenes grown on the upper side of the metal layer, and subsequent etching of the metal layer); and (3). An island electrode (insulating layer / island electrode and tunnel junction on the island electrode side (drain side)) on the upper portion of the graphene, (4). A PMMA layer is provided on the island electrode, (5). (In one embodiment of the present invention, the thickness and flatness of the insulating layer can be adjusted to desired levels by performing CMP with additional selection). And dissolving the PMMA layer in acetone. The process sequence of (1) to (6) is as follows.
본 발명의 한 실시예에서, 일면에서 제시하는 공정(<A>의 (1) 부터 (8) 공정, <C>의 (1) 부터 (5) 공정, <E>의 (1) 부터 (2) 공정, 중 선택되는 공정) 그 이후, 그래핀이 구비된 위치에 비교하여 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다.(또는, 일면에서 제시하는 <A>, <C>, <E>, 중 선택되는 공정에서, (1). 뒷면에 하나 이상의 정렬 구조가 구비된 절연층(초박막)구조 세정 이후에 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다. 절연층으로 비동일평면을 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다, (2). 금속층의 증착과 선택적 식각, (3). 그래핀 성장, 그 이후 그래핀을 선택적 식각, (4). 그 이후, 금속층을 에칭한다, 로 구성되는 상기 (1) 내지 (4)의 공정순서를 구비한다.) In an embodiment of the present invention, since the step (1 of <A> presented on one surface (8) step, from (1) a <C> (5) step (1) to the <E> (2 ) Process. Thereafter, as compared with the position where the graphene is provided, a non-coplanar plane as an insulating layer is provided at a position where the drain electrode is to be provided. (Alternatively, <A> , <C >, and the process is selected from <E>, (1). the at least one alignment structure on the back of having an insulating layer (ultra thin film) having a non-co-planar with the insulating layer in a position to be a drain electrode provided on the subsequent structure washing Techniques for forming non-coplanar planes with insulating layers are known to those skilled in the art and are therefore not described further herein, (2) deposition of metal layers and selective etching, (3) graphene growth, , And (4) etching the metal layer thereafter. (Process step (1) to (4) above)
그 이후로, 소오스전극(그래핀과 연결되는 전기전도성 물질-좌측부)은, 메탈과 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성되며, 드레인전극은, (A). 드레인전극(그래핀과 물리적 간격(여기서는 물리적 거리(높이)-비동일평면을 의미한다)이 구비되는 전기전도성 물질-우측부)은 메탈과 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성된다(예를들어, CMOS 웨이퍼와 컨텍부분만 구리(Cu)로 구비한다), 또는 본 발명의 한 실시예에서, (B). 드레인전극은 전기전도성 물질(예를들어, 메탈)이 그래핀과 물리적 간격을 구비하며(여기서는 물리적 거리(높이)-비동일평면을 의미한다), 상기 전기전도성 물질(예를들어, 메탈)의 상부에 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)가 구비된다, 로 구성되는 상기 (A) 내지 (B) 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 소오스전극 및 드레인전극은 구리(Cu)만으로도 구성될 수 있다. 그 다음 설명은 -<A>- 또는 -<B>- 로 기술되는 내용을 참고한다.Thereafter, the source electrode (the electrically conductive material connected to the graphene - the left side) is composed of copper (Cu) capable of adhesion in the metal and later wafer bonding step, and the drain electrode (A). The drain electrode (the electrically conductive material - the right-hand part of which is physically spaced from the graphene (here, physical distance (height) - means non-coplanar) - is made of copper (Cu (For example, the CMOS wafer and the contact portion are made of copper (Cu)), or (B) in one embodiment of the present invention. Drain electrodes may be formed by depositing an electrically conductive material (e. G., Metal) with an electrically conductive material (e. G., Metal) having physical spacing from the graphene (Cu) capable of adhesion in a wafer bonding step at an upper part of the wafer bonding step (A) to (B). In one embodiment of the present invention, the source electrode and the drain electrode may be made of copper (Cu) alone. The following description refers to - <A> -or- <B> - .
-<A>-- <A> -
따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다,Thus, the metal is provided at the source electrode (the electrically conductive material-the left side connected to the exposed portions of the graphene layer (s)) and the drain electrode (the electrically conductive material-the right side). In one embodiment of the present invention, the source electrode and the drain electrode may be made of the same metal, or may be made of different metals by using two or more depositions and selective etching. Therefore, the source and drain electrodes are formed by depositing a metal to a thickness of about 5 to 100 nm by using e-beam evaporation or e-beam evaporation and sputtering Copper (Cu) provided on the source and drain electrodes is deposited to a thickness of about 30 to 100 micrometers by vapor deposition,
-<B>-- <B> -
(1). 그래핀(또는 선택적 식각된 그래핀)의 상부 및 드레인전극이 구비될 위치의 상부 및 트랜지스터의 구조를 형성할 위치에 절연물질을 증착한다(본 발명의 한 실시예에서, 절연물질의 증착 이후, CMP 를 수행하여 절연물질층(절연층)의 두께 및 평탄도를 바람직한 수준으로 조절할 수 있다). (2). 레지스트 마스크를 상기 절연물질층(절연층)위에 형성한다, 이는 그래핀 굽힘 회로 및 그래핀 굽힘 회로의 소스와 드레인 컨택들을 한정하는데 사용될 수 있다. 레지스트 마스크를 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다. (3). 그 다음, 식각이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출시키기 위해서 사용된다. 즉, 절연물질층(절연층)내로 식각된 트렌치들이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출한다. 본 발명의 한 실시예에서, 습식 식각(wet etching)이 트렌치들을 형성하기 위하여 사용될 수 있다. 마스크는, 식각 동안 마스크로서 사용되며, 그 후 제거된다. PMMA에 의하여 형성된 예시적인 마스크는, 아세톤과 같은 용매에서 제거된다. (4). 그 후에, 메탈이 트렌치를 채우는 증착공정이 수행된다. 상기 메탈은 제 1 메탈층과 제 2 메탈층의, 두 개의 층들로 만들어진다. 제 1 메탈층(하부)은, 예를 들어, 그래핀과 양호한 컨택이 가능한 메탈로 구성되며, 제 2 메탈층(상부)은 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성된다. 따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, 로 구성되는 상기 -<A>- 또는 -<B>- 로 기술되는 내용을 구비한다.(One). An insulating material is deposited at the top of the graphen (or selectively etched graphene) and at the top of the location where the drain electrode is to be provided and at the location where the transistor will form the structure (in one embodiment of the invention, CMP can be performed to adjust the thickness and flatness of the insulating material layer (insulating layer) to a desirable level). (2). A resist mask is formed on the insulating material layer (insulating layer), which can be used to define the source and drain contacts of the graphene bending circuit and the graphene bending circuit. Techniques for forming a resist mask are known to those skilled in the art and are therefore not described further herein. (3). The etch is then used to expose areas of the graphene layer (s) for the formation of the graphene bending circuit and the source electrode, and regions of the location where the drain electrode will be located. That is, the trenches etched into the insulating material layer (insulating layer) expose regions of the graphene bending circuit and regions where the graphene layer (s) and the drain electrode are to be provided for the formation of the source electrode. In one embodiment of the invention, wet etching may be used to form the trenches. The mask is used as a mask during etching and then removed. An exemplary mask formed by PMMA is removed in a solvent such as acetone. (4). Thereafter, a deposition process is performed in which the metal fills the trenches. The metal is made of two layers, a first metal layer and a second metal layer. The first metal layer (lower part) is made of, for example, metal capable of good contact with graphene, and the second metal layer (upper part) is made of copper (Cu) do. Thus, the metal is provided at the source electrode (the electrically conductive material-the left side connected to the exposed portions of the graphene layer (s)) and the drain electrode (the electrically conductive material-the right side). In one embodiment of the present invention, the source electrode and the drain electrode may be made of the same metal, or may be made of different metals by using two or more depositions and selective etching. Therefore, the source and drain electrodes are formed by depositing a metal to a thickness of about 5 to 100 nm by using e-beam evaporation or e-beam evaporation and sputtering and that the copper (Cu) which is provided on the upper portion of the source electrode and the drain electrode is the thickness by a deposition is deposited to 100 microns degree of about 30 nanometers, composed of - <A> - or - <B > - .
상기 -<A>- 또는 -<B>- 로 기술되는 내용 이후, (a). 레지스트 도포(본 발명의 한 실시예에서, 레지스트 도포를 수행하기 이전에 CMP 를 수행하여 구리(Cu)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (b). 노광, (c). 현상, (d). 추후 CMOS 웨이퍼와 결합될 소스와 드레인 메탈 컨택들을 제외한 나머지 부분을 넓게 에칭한다. (e). 레지스트 제거, (f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층만 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부에 구비된 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다), 로의 순서로 수행한다. 따라서, 상기 에칭부는 계단형태의 형상을 구비하게 된다. (j). 이후, 본 발명의 한 실시예에서, 추가적인 선택으로 레지스트가 도포되어 있는 소오스전극 및 드레인전극의 레지스트 상부에 추후 공정에서 필요외의 부분의 제거를 용이하게 하기 위한 PMMA를 구비한다. 그 이후의 단계는 다음과 같다. Ⅰ. (a). 그래핀(또는 선택적 식각된 그래핀)의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (b). 레지스트 제거, (c). 섬 전극 상부에 절연층을 구비한다, (d). CMP 를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 또는 Ⅱ. (a). 그래핀(또는 선택적 식각된 그래핀)의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (b). 레지스트 제거, (c). 섬 전극 상부에 PMMA층 구비, (d). 절연층 구비, (e). CMP 를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, (f). PMMA층을 용해하여 진공층, 에어층, 중 선택되는 층을 형성(방법은 일면에서 설명하였음), 로 구성되는 상기 Ⅰ 또는 Ⅱ 의 공정순서를 구비할 수 있다. 상기 일면에서 제시하는 방법을 '그래핀 회로 웨이퍼' 또는 '그래핀 굽힘 회로 웨이퍼'라 명한다. 상기 일면에서 제시하는 방법을 사용하면 전사공정 없이 그래핀을 성장시켜, 그래핀의 품질에 문제가 없는 형태로 트랜지스터를 제조할 수 있다. 이후, 그래핀 굽힘 회로 웨이퍼 하부에 장벽조정회로(하나 이상의 Piezo(피에조)물질을 구비한 장벽조정회로) 웨이퍼를 웨이퍼 결합 프로세스를 수행하여 통합한다. 상기 단계를 수행한 이후, 그래핀 굽힘 회로 웨이퍼와 장벽조정회로(하나 이상의 Piezo(피에조)물질을 구비한 장벽조정회로) 웨이퍼가 결합된 두 웨이퍼들의 상부측 웨이퍼(그래핀 굽힘 회로 웨이퍼)에 CMOS 웨이퍼를 웨이퍼 결합 프로세스를 수행하여 통합한다. After the contents described by - <A> -or- <B> - , (a). (In one embodiment of the present invention, CMP may be performed prior to performing resist coating to adjust the thickness and flatness of the copper (Cu) layer to desired levels); Exposure, (c). Phenomenon, (d). The remaining portions except the source and drain metal contacts to be combined with the CMOS wafer are etched widely. (e). Resist removal, (f). Resist application, (g). Exposure, (h). The phenomenon, (i). Only the upper layer of the graphene bending circuit is etched at least once (more precisely, the metal layer provided on the upper part of the graphene bending circuit or the copper (Cu) layer and only the metal layer is etched at least once). Accordingly, the etching portion has a stepped shape. (j). Thereafter, in one embodiment of the present invention, the PMMA is provided on the upper portion of the resist of the source electrode and the drain electrode to which the resist is applied as an additional option, in order to facilitate removal of a portion other than that required in a subsequent process. The subsequent steps are as follows. Ⅰ. (a). (B) an island electrode (insulating layer / island electrode and tunnel junction on the island electrode side (drain side)) on top of the graphene (or selectively etched graphene); Resist removal, (c). An insulating layer is provided on the island electrode, (d). CMP is performed at least once to remove excess metal and to polish the thickness of the topmost insulating layer to reduce it to a desired level, for example, from about 10 nanometers to about 1 micrometer. In one embodiment of the present invention, as an additional option (1). The copper is protruded by etching the uppermost insulating layer to a certain thickness, or (2). One or more alignment structures may be formed that cause the mating material to fit into the copper by etching the copper to a constant thickness, or II. (a). (B) an island electrode (insulating layer / island electrode and tunnel junction on the island electrode side (drain side)) on top of the graphene (or selectively etched graphene); Resist removal, (c). A PMMA layer is provided on the island electrode, and (d). (E). CMP is performed at least once to remove excess metal and to polish the thickness of the topmost insulating layer to reduce it to a desired level, for example, from about 10 nanometers to about 1 micrometer. In one embodiment of the present invention, as an additional option (1). The copper is protruded by etching the uppermost insulating layer to a certain thickness, or (2). (F) forming at least one alignment structure that causes the counterpart to fit into the copper by etching the copper to a constant thickness. And the PMMA layer is melted to form a vacuum layer, an air layer, or the like (the method is described in one aspect). The method described above is referred to as a 'graphene circuit wafer' or a 'graphene bending circuit wafer'. Using the method described in the above, the graphene can be grown without a transfer process, and the transistor can be manufactured in such a manner that there is no problem in the quality of the graphene. Thereafter, a barrier regulating circuit (barrier regulating circuit with one or more Piezo) material underneath the graphene bending circuit wafer is integrated by performing the wafer bonding process. After performing this step, the upper side wafer (graphene bending circuit wafer) of the two wafers with the graphene bending circuit wafer and the barrier adjustment circuit (barrier adjustment circuit with one or more Piezo material) The wafers are integrated by performing a wafer bonding process.
상기, 그래핀 굽힘 회로 웨이퍼 및 CMOS 웨이퍼의 대응하는 소스와 드레인 메탈 컨택들 사이에는 구리 대 구리 결합으로 결합되어 있다. 일반적인 결합 온도는 400°C 이하이다. 그러므로, 상기 디바이스들은 상기 프로세스 동안에 파괴되지 않는다. 본 발명의 한 실시예에서, 구리 대 구리 결합 대신에 400°C 이하로 결합되는 전기전도성 물질이 사용될 수 있다. 본 발명의 한 실시예에서, 구리 대 구리 결합 대신에 (1). 금 대 금 결합, (2). 알루미늄 대 알루미늄 결합, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 것이 사용될 수 있다.
The graphene bend circuit wafer and the corresponding source of the CMOS wafer and the drain metal contacts are coupled in a copper-to-copper bond. Typical bonding temperatures are below 400 ° C. Therefore, the devices are not destroyed during the process. In one embodiment of the present invention, an electrically conductive material bonded at 400 [deg.] C or less may be used instead of copper to copper bond. In one embodiment of the present invention, (1) instead of a copper to copper bond. Gold - gold combination, (2). (1) to (2), composed of aluminum to aluminum bond, can be used.
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 그래핀 굽힘 회로와 CMOS 회로를 분리하여 제조하는 단계와 그 다음 웨이퍼 결합 프로세스를 구비하여, 그래핀 굽힘 회로와 CMOS 회로를 통합하는 단계를 포함하는 3차원 통합방법을 사용한다. 그래핀 굽힘 회로와 CMOS 회로를 분리하여 제조한 이후에, 그 둘을 웨이퍼 결합 프로세스에서 통합함으로써, CMOS 회로의 프로세스 한계를 넘는 그래핀 형성 온도(graphene formation temperatures)와 관련된 문제들이 해결될 수 있다. 따라서, 본 발명의 한 실시예에서, 본 발명은 기술한 방법들을 포함하여, 광범위하게 다양한 방법들(예를들어, 종래에 수행되고 있는 구리촉매성장방법, 니켈촉매성장방법)에 의해서 그래핀이 구비될 수 있다.In one embodiment of the present invention, the transistor of the present invention includes steps of fabricating a graphene bend circuit and a CMOS circuit separately and then a wafer bonding process to integrate the graphene bending circuit and the CMOS circuit Use the three-dimensional integration method. By fabricating the graphene bending circuit and the CMOS circuit separately, and then integrating them in the wafer bonding process, problems associated with graphene formation temperatures that exceed the process limit of a CMOS circuit can be solved. Thus, in one embodiment of the present invention, the present invention provides a process for the preparation of graphene by a wide variety of methods (e. G., A copper catalyst growth method, a nickel catalyst growth method, .
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 아래와 같은 공정을 구비할 수 있다. In one embodiment of the present invention, the transistor of the present invention may have the following process.
<A><A>
(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거, 본 발명의 한 실시예에서, 레지스트 제거 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (8). PMMA층 구비, (9). Ni 증착, (10). 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 니켈(Ni)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (11). PMMA층을 아세톤으로 용해, (12). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 Ni의 양쪽면에 그래핀 성장이 이루어진다. (13). 상부측 그래핀 제거, (14). Ni 에칭, (15). 그래핀 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (16). 섬 전극 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (17). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (17)의 공정 순서를 구비한다.(One). Substrate cleaning, (2). Deposition of insulating material, application of resist, (3). Exposure, (4). Phenomenon, (5). Etching, (6). At least one magnetic particle, and particles having a charge, (7). Resist removal, in one embodiment of the present invention, an insulating layer (ultra thin film) can optionally be provided after resist removal (8). PMMA layer, (9). Ni deposition, (10). In one embodiment of the present invention, chemical mechanical polishing (CMP) may be performed as an additional option to adjust the thickness and flatness of the nickel (Ni) layer to a desired level. Dissolve the PMMA layer with acetone, (12). The gaseous carbon source is introduced to form activated carbon. Due to the activated carbon, graphene growth occurs on both sides of Ni. (13). Top side graphene removal, (14). Ni etching, (15). An island electrode (insulating layer / island electrode and tunnel junction on the island electrode side (drain side)) is provided on top of the graphene (16). An insulating layer is provided on the island electrode (in one embodiment of the present invention, the thickness and flatness of the insulating layer provided on the uppermost layer can be adjusted to a desirable level by performing CMP with additional selection). (1) to (17), each of which is constituted by a plurality of barrier-regulating circuits and intersecting barrier control circuits.
<B><B>
(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거, 본 발명의 한 실시예에서, 레지스트 제거 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (8). PMMA층 구비, (9). Ni 증착, (10). 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 니켈(Ni)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (11). PMMA층을 아세톤으로 용해, (12). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 Ni의 양쪽면에 그래핀 성장이 이루어진다. (13). 상부측 그래핀 제거, (14). Ni 에칭, (15). 그래핀 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (16). 섬 전극의 상부에 PMMA층 구비, (17). 교차되는 장벽조정회로 구비, (18). PMMA층을 아세톤으로 용해, (19). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (19)의 공정 순서를 구비한다. (One). Substrate cleaning, (2). Deposition of insulating material, application of resist, (3). Exposure, (4). Phenomenon, (5). Etching, (6). At least one magnetic particle, and particles having a charge, (7). Resist removal, in one embodiment of the present invention, an insulating layer (ultra thin film) can optionally be provided after resist removal (8). PMMA layer, (9). Ni deposition, (10). In one embodiment of the present invention, chemical mechanical polishing (CMP) may be performed as an additional option to adjust the thickness and flatness of the nickel (Ni) layer to a desired level. Dissolve the PMMA layer with acetone, (12). The gaseous carbon source is introduced to form activated carbon. Due to the activated carbon, graphene growth occurs on both sides of Ni. (13). Top side graphene removal, (14). Ni etching, (15). An island electrode (insulating layer / island electrode and tunnel junction on the island electrode side (drain side)) is provided on top of the graphene (16). A PMMA layer is provided on the island electrode, (17). Equipped with an intersecting barrier regulating circuit, (18). Dissolve the PMMA layer with acetone, (19). (In one embodiment of the present invention, the thickness and the flatness of the insulating layer provided on the uppermost layer can be adjusted to a desirable level by performing CMP by further selecting) (1) to (19) ).
<C><C>
(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거, 본 발명의 한 실시예에서, 레지스트 제거 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (8). 구리, 니켈, 중 선택되는 것 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 구리, 니켈, 중 선택되는 것(층)의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (9). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 구리, 니켈, 중 선택되는 것(층)에 그래핀 성장이 이루어진다. (10). 이후 성장된 그래핀을 선택적 식각한다. (11). 구리, 니켈, 중 선택되는 것(층)을 에칭한다, (12). 그래핀의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (13). 섬 전극 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (14). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (14)의 공정 순서를 구비한다. (One). Substrate cleaning, (2). Deposition of insulating material, application of resist, (3). Exposure, (4). Phenomenon, (5). Etching, (6). At least one magnetic particle, and particles having a charge, (7). Resist removal, in one embodiment of the present invention, an insulating layer (ultra thin film) can optionally be provided after resist removal (8). In an embodiment of the present invention, chemical mechanical polishing (CMP) is performed as an additional option to select the thickness of the copper, nickel, The flatness can be adjusted to the desired level, (9). The gaseous carbon source is introduced to form activated carbon. Due to the activated carbon, graphene is grown on a selected layer of copper, nickel, or the like. (10). The grown graphene is then selectively etched. (11). (12) etches a selected layer of copper, nickel, or the like. An island electrode (insulating layer / island electrode and tunnel junction on the island electrode side (drain side)) is provided on the upper part of the graphene (13). An insulating layer may be provided on the island electrode (in one embodiment of the present invention, CMP may be performed by further selecting the thickness and flatness of the insulating layer provided on the uppermost layer) to a desired level. (1) to (14), each of which is constituted by a plurality of barrier control circuits and provided with intersecting barrier control circuits.
<D><D>
(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거, 본 발명의 한 실시예에서, 레지스트 제거 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (8). 구리, 니켈, 중 선택되는 것 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 구리, 니켈, 중 선택되는 것(층)의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (9). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 구리, 니켈, 중 선택되는 것(층)에 그래핀 성장이 이루어진다. (10). 이후 성장된 그래핀을 선택적 식각한다. (11). 구리, 니켈, 중 선택되는 것(층)을 에칭한다, (12). 그래핀의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (13). 섬 전극의 상부에 PMMA층 구비, (14). 교차되는 장벽조정회로 구비, (15). PMMA층을 아세톤으로 용해, (16). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (16)의 공정 순서를 구비한다. (One). Substrate cleaning, (2). Deposition of insulating material, application of resist, (3). Exposure, (4). Phenomenon, (5). Etching, (6). At least one magnetic particle, and particles having a charge, (7). Resist removal, in one embodiment of the present invention, an insulating layer (ultra thin film) can optionally be provided after resist removal (8). In an embodiment of the present invention, chemical mechanical polishing (CMP) is performed as an additional option to select the thickness of the copper, nickel, The flatness can be adjusted to the desired level, (9). The gaseous carbon source is introduced to form activated carbon. Due to the activated carbon, graphene is grown on a selected layer of copper, nickel, or the like. (10). The grown graphene is then selectively etched. (11). (12) etches a selected layer of copper, nickel, or the like. An island electrode (insulating layer / island electrode and tunnel junction on the island electrode side (drain side)) is provided on the upper part of the graphene (13). A PMMA layer is provided on the island electrode, (14). Equipped with an intersecting barrier regulating circuit, (15). Dissolve the PMMA layer with acetone, (16). (In one embodiment of the present invention, the thickness and flatness of the insulating layer provided on the uppermost layer can be adjusted to a desirable level by carrying out CMP by further selecting) (1) to (16) ).
<E><E>
(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거, 본 발명의 한 실시예에서, 레지스트 제거 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (8). 종래에 사용되는 그래핀 성장공정이 구비된다.(예를들어, 금속층 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 금속층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, 그 이후, 그래핀 성장, 금속층의 상부측에 성장된 그래핀을 선택적 식각, 그 이후 금속층을 에칭하는 공정이 구비된다), (9). 그래핀 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (10). 섬 전극 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (11). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (11)의 공정 순서를 구비한다. (One). Substrate cleaning, (2). Deposition of insulating material, application of resist, (3). Exposure, (4). Phenomenon, (5). Etching, (6). At least one magnetic particle, and particles having a charge, (7). Resist removal, in one embodiment of the present invention, an insulating layer (ultra thin film) can optionally be provided after resist removal (8). (E.g., metal layer deposition, in one embodiment of the present invention, CMP may be performed with additional options to adjust the thickness and flatness of the metal layer to desired levels) , Thereafter, graphene growth, selective etching of the graphenes grown on the upper side of the metal layer, and subsequent etching of the metal layer), (9). (10) an island electrode (insulating layer / island electrode and tunnel junction on the island electrode side (drain side)) on top of the graphene. An insulating layer is provided on the island electrode (in one embodiment of the present invention, the thickness and flatness of the insulating layer provided on the uppermost layer can be adjusted to a desirable level by performing CMP with additional selection). (1) to (11), each of which is constituted by a plurality of barrier control circuits and a plurality of barrier control circuits crossing each other.
<F><F>
(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거, 본 발명의 한 실시예에서, 레지스트 제거 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (8). 종래에 사용되는 그래핀 성장공정이 구비된다.(예를들어, 금속층 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 금속층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, 그 이후, 그래핀 성장, 금속층의 상부측에 성장된 그래핀을 선택적 식각, 그 이후 금속층을 에칭하는 공정이 구비된다), (9). 그래핀 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (10). 섬 전극의 상부에 PMMA층 구비, (11). 교차되는 장벽조정회로 구비, (12). PMMA층을 아세톤으로 용해, (13). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (13)의 공정 순서를 구비한다. (One). Substrate cleaning, (2). Deposition of insulating material, application of resist, (3). Exposure, (4). Phenomenon, (5). Etching, (6). At least one magnetic particle, and particles having a charge, (7). Resist removal, in one embodiment of the present invention, an insulating layer (ultra thin film) can optionally be provided after resist removal (8). (E.g., metal layer deposition, in one embodiment of the present invention, CMP may be performed with additional options to adjust the thickness and flatness of the metal layer to desired levels) , Thereafter, graphene growth, selective etching of the graphenes grown on the upper side of the metal layer, and subsequent etching of the metal layer), (9). (10) an island electrode (insulating layer / island electrode and tunnel junction on the island electrode side (drain side)) on top of the graphene. A PMMA layer is provided on the island electrode, (11). (12). Dissolve the PMMA layer with acetone, (13). (In one embodiment of the present invention, the thickness and the flatness of the insulating layer provided on the uppermost layer can be adjusted to a desired level by performing CMP by further selecting) (1) to (13) ).
<G><G>
(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, 본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비한 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (2). PMMA층 구비, (3). Ni 증착, (4). 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 니켈(Ni)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (5). PMMA층을 아세톤으로 용해, (6). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 Ni의 양쪽면에 그래핀 성장이 이루어진다. (7). 상부측 그래핀 제거, (8). Ni 에칭, (9). 그래핀 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (10). 섬 전극 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (11). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (11)의 공정 순서를 구비한다. (One). One or more magnetic particles, particles having charge, in an embodiment of the present invention, optionally with an insulating layer (ultra-thin film) thereafter selected from among one or more magnetic particles, particles having charge You can (2). PMMA layer, (3). Ni deposition, (4). In one embodiment of the present invention, chemical mechanical polishing (CMP) may be performed as an additional option to adjust the thickness and flatness of the nickel (Ni) layer to a desired level. Dissolve the PMMA layer with acetone, (6). The gaseous carbon source is introduced to form activated carbon. Due to the activated carbon, graphene growth occurs on both sides of Ni. (7). Top side graphene removal, (8). Ni etching, (9). (10) an island electrode (insulating layer / island electrode and tunnel junction on the island electrode side (drain side)) on top of the graphene. An insulating layer is provided on the island electrode (in one embodiment of the present invention, the thickness and flatness of the insulating layer provided on the uppermost layer can be adjusted to a desirable level by performing CMP with additional selection). (1) to (11), each of which is constituted by a plurality of barrier control circuits and a plurality of barrier control circuits crossing each other.
<H><H>
(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, 본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비한 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (2). PMMA층 구비, (3). Ni 증착, (4). 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 니켈(Ni)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (5). PMMA층을 아세톤으로 용해, (6). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 Ni의 양쪽면에 그래핀 성장이 이루어진다. (7). 상부측 그래핀 제거, (8). Ni 에칭, (9). 그래핀 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (10). 섬 전극의 상부에 PMMA층 구비, (11). 교차되는 장벽조정회로 구비, (12). PMMA층을 아세톤으로 용해, (13). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (13)의 공정 순서를 구비한다. (One). One or more magnetic particles, particles having charge, in an embodiment of the present invention, optionally with an insulating layer (ultra-thin film) thereafter selected from among one or more magnetic particles, particles having charge You can (2). PMMA layer, (3). Ni deposition, (4). In one embodiment of the present invention, chemical mechanical polishing (CMP) may be performed as an additional option to adjust the thickness and flatness of the nickel (Ni) layer to a desired level. Dissolve the PMMA layer with acetone, (6). The gaseous carbon source is introduced to form activated carbon. Due to the activated carbon, graphene growth occurs on both sides of Ni. (7). Top side graphene removal, (8). Ni etching, (9). (10) an island electrode (insulating layer / island electrode and tunnel junction on the island electrode side (drain side)) on top of the graphene. A PMMA layer is provided on the island electrode, (11). (12). Dissolve the PMMA layer with acetone, (13). (In one embodiment of the present invention, the thickness and the flatness of the insulating layer provided on the uppermost layer can be adjusted to a desired level by performing CMP by further selecting) (1) to (13) ).
<I><I>
(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, 본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비한 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (2). 구리, 니켈, 중 선택되는 것 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 구리, 니켈, 중 선택되는 것(층)의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (3). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 구리, 니켈, 중 선택되는 것(층)에 그래핀 성장이 이루어진다. (4). 이후 성장된 그래핀을 선택적 식각한다. (5). 구리, 니켈, 중 선택되는 것(층)을 에칭한다, (6). 그래핀 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (7). 섬 전극 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (8). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (8)의 공정 순서를 구비한다. (One). One or more magnetic particles, particles having charge, in an embodiment of the present invention, optionally with an insulating layer (ultra-thin film) thereafter selected from among one or more magnetic particles, particles having charge You can (2). In an embodiment of the present invention, chemical mechanical polishing (CMP) is performed as an additional option to select the thickness of the copper, nickel, The flatness can be adjusted to the desired level, (3). The gaseous carbon source is introduced to form activated carbon. Due to the activated carbon, graphene is grown on a selected layer of copper, nickel, or the like. (4). The grown graphene is then selectively etched. (5). Etching a selected layer of copper, nickel, (6). An island electrode (insulating layer / island electrode and tunnel junction on the island electrode side (drain side)) on top of the graphene, (7). An insulating layer is provided on the island electrode (in one embodiment of the present invention, the thickness and flatness of the insulating layer provided on the uppermost layer can be adjusted to a desired level by performing CMP with additional selection). (1) to (8), each of which is constituted by a plurality of barrier control circuits and provided with intersecting barrier control circuits.
<J><J>
(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, 본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비한 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (2). 구리, 니켈, 중 선택되는 것 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 구리, 니켈, 중 선택되는 것(층)의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (3). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 구리, 니켈, 중 선택되는 것(층)에 그래핀 성장이 이루어진다. (4). 이후 성장된 그래핀을 선택적 식각한다. (5). 구리, 니켈, 중 선택되는 것(층)을 에칭한다, (6). 그래핀 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (7). 섬 전극의 상부에 PMMA층 구비, (8). 교차되는 장벽조정회로 구비, (9). PMMA층을 아세톤으로 용해, (10). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (10)의 공정 순서를 구비한다. (One). One or more magnetic particles, particles having charge, in an embodiment of the present invention, optionally with an insulating layer (ultra-thin film) thereafter selected from among one or more magnetic particles, particles having charge You can (2). In an embodiment of the present invention, chemical mechanical polishing (CMP) is performed as an additional option to select the thickness of the copper, nickel, The flatness can be adjusted to the desired level, (3). The gaseous carbon source is introduced to form activated carbon. Due to the activated carbon, graphene is grown on a selected layer of copper, nickel, or the like. (4). The grown graphene is then selectively etched. (5). Etching a selected layer of copper, nickel, (6). An island electrode (insulating layer / island electrode and tunnel junction on the island electrode side (drain side)) on top of the graphene, (7). A PMMA layer is provided on the island electrode, (8). Equipped with an intersecting barrier regulating circuit, (9). Dissolve the PMMA layer with acetone, (10). (In one embodiment of the present invention, the thickness and flatness of the insulating layer provided on the uppermost layer can be adjusted to a desired level by performing CMP with additional selection). ).
<K><K>
(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, 본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비한 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (2). 종래에 사용되는 그래핀 성장공정이 구비된다.(예를들어, 금속층 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 금속층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, 그 이후, 그래핀 성장, 금속층의 상부측에 성장된 그래핀을 선택적 식각, 그 이후 금속층을 에칭하는 공정이 구비된다), (3). 그래핀 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (4). 섬 전극 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (5). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (5)의 공정 순서를 구비한다. (One). One or more magnetic particles, particles having charge, in an embodiment of the present invention, optionally with an insulating layer (ultra-thin film) thereafter selected from among one or more magnetic particles, particles having charge You can (2). (E.g., metal layer deposition, in one embodiment of the present invention, CMP may be performed with additional options to adjust the thickness and flatness of the metal layer to desired levels) Thereafter, graphene growth, selective etching of the graphenes grown on the upper side of the metal layer, and subsequent etching of the metal layer); and (3). An island electrode (insulating layer / island electrode and tunnel junction on the island electrode side (drain side)) on the upper portion of the graphene, (4). An insulating layer is provided on the island electrode (in one embodiment of the present invention, the thickness and flatness of the insulating layer provided on the uppermost layer can be adjusted to a desired level by performing CMP with additional selection). (1) to (5), each of which is constituted by a plurality of barrier control circuits and provided with intersecting barrier control circuits.
<L><L>
(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, 본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비한 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (2). 종래에 사용되는 그래핀 성장공정이 구비된다.(예를들어, 금속층 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 금속층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, 그 이후, 그래핀 성장, 금속층의 상부측에 성장된 그래핀을 선택적 식각, 그 이후 금속층을 에칭하는 공정이 구비된다), (3). 그래핀 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (4). 섬 전극의 상부에 PMMA층 구비, (5). 교차되는 장벽조정회로 구비, (6). PMMA층을 아세톤으로 용해, (7). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (7)의 공정 순서를 구비한다. (One). One or more magnetic particles, particles having charge, in an embodiment of the present invention, optionally with an insulating layer (ultra-thin film) thereafter selected from among one or more magnetic particles, particles having charge You can (2). (E.g., metal layer deposition, in one embodiment of the present invention, CMP may be performed with additional options to adjust the thickness and flatness of the metal layer to desired levels) Thereafter, graphene growth, selective etching of the graphenes grown on the upper side of the metal layer, and subsequent etching of the metal layer); and (3). An island electrode (insulating layer / island electrode and tunnel junction on the island electrode side (drain side)) on the upper portion of the graphene, (4). A PMMA layer is provided on the island electrode, (5). Equipped with an intersecting barrier regulating circuit, (6). Dissolve the PMMA layer with acetone, (7). (In one embodiment of the present invention, the thickness and the flatness of the insulating layer provided on the uppermost layer can be adjusted to a desired level by performing CMP by further selecting) (1) to (7) ).
본 발명의 한 실시예에서, 일면에서 제시하는 공정(<A>의 (1) 부터 (14) 공정, <C>의 (1) 부터 (11) 공정, <E>의 (1) 부터 (8) 공정, <G>의 (1) 부터 (8) 공정, <I>의 (1) 부터 (5) 공정, <K>의 (1) 부터 (2) 공정, 중 선택되는 공정) 그 이후, 그래핀이 구비된 위치에 비교하여 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다.(또는, 일면에서 제시하는 <A>, <C>, <E>, <G>, <I>, <K>, 중 선택되는 공정에서, (1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비하기 이전에 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다. 절연층으로 비동일평면을 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다, (2). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, 본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비한 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (3). 금속층의 증착과 선택적 식각, (4). 그래핀 성장, 그 이후 그래핀을 선택적 식각 (5). 그 이후, 금속층을 에칭한다, 로 구성되는 상기 (1) 내지 (5)의 공정순서를 구비한다.)In an embodiment of the present invention, since the step (1 of <A> presented on one surface (14) step, from (1) a <C><E> (1 ) step, from 11 (8 ) process, a process in which (1) to the <G> (8) step (1) to the <I> (5) step (1) to the <K> (2) process, the selection of) later, So compared to the pin is provided with a position and a non-co-planar with the insulating layer in a position to be provided with a drain electrode (or, <A>, <C>, < E>, <G>, presenting at one side <I> , <K> , (1). And has a non-coplanar plane as an insulating layer at a position where the drain electrode is to be provided before having at least one of the magnetic particles and the particles having the charge. Techniques for forming a non-coplanar plane with an insulating layer are known to those skilled in the art and are therefore not further described herein, (2). One or more magnetic particles, particles having charge, in an embodiment of the present invention, optionally with an insulating layer (ultra-thin film) thereafter selected from among one or more magnetic particles, particles having charge You can (3). Deposition and selective etching of metal layers, (4). Graphene growth, then selective etching of graphene (5). (1) to (5), wherein the metal layer is etched.
그 이후로, 소오스전극(그래핀과 연결되는 전기전도성 물질-좌측부)은, 메탈과 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성되며, 드레인전극은, (A). 드레인전극(그래핀과 물리적 간격(여기서는 물리적 거리(높이)-비동일평면을 의미한다)이 구비되는 전기전도성 물질-우측부)은 메탈과 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성된다(웨이퍼의 컨텍부분은 접착(adhesion)이 가능한 구리(Cu)로 구성한다), 또는 본 발명의 한 실시예에서, (B). 드레인전극은 전기전도성 물질(예를들어, 메탈)이 그래핀과 물리적 간격을 구비하며(여기서는 물리적 거리(높이)-비동일평면을 의미한다), 상기 전기전도성 물질(예를들어, 메탈)의 상부에 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)가 구비된다, 로 구성되는 상기 (A) 내지 (B) 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 소오스전극 및 드레인전극은 구리(Cu)만으로도 구성될 수 있다. 그 다음 설명은 -<A>- 또는 -<B>- 로 기술되는 내용을 참고한다.Thereafter, the source electrode (the electrically conductive material connected to the graphene - the left side) is composed of copper (Cu) capable of adhesion in the metal and later wafer bonding step, and the drain electrode (A). The drain electrode (the electrically conductive material - the right-hand part of which is physically spaced from the graphene (here, physical distance (height) - means non-coplanar) - is made of copper (Cu (The contact portion of the wafer is made of copper (Cu) capable of adhesion), or (B) in one embodiment of the present invention. Drain electrodes may be formed by depositing an electrically conductive material (e. G., Metal) with an electrically conductive material (e. G., Metal) having physical spacing from the graphene (Cu) capable of adhesion in a wafer bonding step at an upper part of the wafer bonding step (A) to (B). In one embodiment of the present invention, the source electrode and the drain electrode may be made of copper (Cu) alone. The following description refers to - <A> -or- <B> - .
-<A>-- <A> -
따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, Thus, the metal is provided at the source electrode (the electrically conductive material-the left side connected to the exposed portions of the graphene layer (s)) and the drain electrode (the electrically conductive material-the right side). In one embodiment of the present invention, the source electrode and the drain electrode may be made of the same metal, or may be made of different metals by using two or more depositions and selective etching. Therefore, the source and drain electrodes are formed by depositing a metal to a thickness of about 5 to 100 nm by using e-beam evaporation or e-beam evaporation and sputtering Copper (Cu) provided on the source and drain electrodes is deposited to a thickness of about 30 to 100 micrometers by vapor deposition,
-<B>-- <B> -
(1). 그래핀(또는 선택적 식각된 그래핀)의 상부 및 드레인전극이 구비될 위치의 상부 및 트랜지스터의 구조를 형성할 위치에 절연물질을 증착한다(본 발명의 한 실시예에서, 절연물질의 증착 이후, CMP 를 수행하여 절연물질층(절연층)의 두께 및 평탄도를 바람직한 수준으로 조절할 수 있다). (2). 레지스트 마스크를 상기 절연물질층(절연층)위에 형성한다, 이는 그래핀 굽힘 회로 및 그래핀 굽힘 회로의 소스와 드레인 컨택들을 한정하는데 사용될 수 있다. 레지스트 마스크를 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다. (3). 그 다음, 식각이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출시키기 위해서 사용된다. 즉, 절연물질층(절연층)내로 식각된 트렌치들이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출한다. 본 발명의 한 실시예에서, 습식 식각(wet etching)이 트렌치들을 형성하기 위하여 사용될 수 있다. 마스크는, 식각 동안 마스크로서 사용되며, 그 후 제거된다. PMMA에 의하여 형성된 예시적인 마스크는, 아세톤과 같은 용매에서 제거된다. (4). 그 후에, 메탈이 트렌치를 채우는 증착공정이 수행된다. 상기 메탈은 제 1 메탈층과 제 2 메탈층의, 두 개의 층들로 만들어진다. 제 1 메탈층(하부)은, 예를 들어, 그래핀과 양호한 컨택이 가능한 메탈로 구성되며, 제 2 메탈층(상부)은 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성된다. 따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, 로 구성되는 상기 -<A>- 또는 -<B>- 로 기술되는 내용을 구비한다.(One). An insulating material is deposited at the top of the graphen (or selectively etched graphene) and at the top of the location where the drain electrode is to be provided and at the location where the transistor will form the structure (in one embodiment of the invention, CMP can be performed to adjust the thickness and flatness of the insulating material layer (insulating layer) to a desirable level). (2). A resist mask is formed on the insulating material layer (insulating layer), which can be used to define the source and drain contacts of the graphene bending circuit and the graphene bending circuit. Techniques for forming a resist mask are known to those skilled in the art and are therefore not described further herein. (3). The etch is then used to expose areas of the graphene layer (s) for the formation of the graphene bending circuit and the source electrode, and regions of the location where the drain electrode will be located. That is, the trenches etched into the insulating material layer (insulating layer) expose regions of the graphene bending circuit and regions where the graphene layer (s) and the drain electrode are to be provided for the formation of the source electrode. In one embodiment of the invention, wet etching may be used to form the trenches. The mask is used as a mask during etching and then removed. An exemplary mask formed by PMMA is removed in a solvent such as acetone. (4). Thereafter, a deposition process is performed in which the metal fills the trenches. The metal is made of two layers, a first metal layer and a second metal layer. The first metal layer (lower part) is made of, for example, metal capable of good contact with graphene, and the second metal layer (upper part) is made of copper (Cu) do. Thus, the metal is provided at the source electrode (the electrically conductive material-the left side connected to the exposed portions of the graphene layer (s)) and the drain electrode (the electrically conductive material-the right side). In one embodiment of the present invention, the source electrode and the drain electrode may be made of the same metal, or may be made of different metals by using two or more depositions and selective etching. Therefore, the source and drain electrodes are formed by depositing a metal to a thickness of about 5 to 100 nm by using e-beam evaporation or e-beam evaporation and sputtering and that the copper (Cu) which is provided on the upper portion of the source electrode and the drain electrode is the thickness by a deposition is deposited to 100 microns degree of about 30 nanometers, composed of - <A> - or - <B > - .
상기 -<A>- 또는 -<B>- 로 기술되는 내용 이후, (a). 레지스트 도포(본 발명의 한 실시예에서, 레지스트 도포를 수행하기 이전에 CMP 를 수행하여 구리(Cu)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (b). 노광, (c). 현상, (d). 추후 CMOS 웨이퍼와 결합될 소스와 드레인 메탈 컨택들을 제외한 나머지 부분을 넓게 에칭한다. (e). 레지스트 제거, (f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층만 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부에 구비된 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다), 로의 순서로 수행한다. 따라서, 상기 에칭부는 계단형태의 형상을 구비하게 된다. (j). 이후, 본 발명의 한 실시예에서, 추가적인 선택으로 레지스트가 도포되어 있는 소오스전극 및 드레인전극의 레지스트 상부에 추후 공정에서 필요외의 부분의 제거를 용이하게 하기 위한 PMMA를 구비한다. 그 이후의 단계는 다음과 같다. Ⅰ. (a). 그래핀(또는 선택적 식각된 그래핀)의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (b). 섬 전극 상부에 절연층을 구비한다, (c). 교차되는 장벽조정회로를 구비, (d). 레지스트 제거, (e). 절연층 구비, (f). 화학적 기계적 연마(chemical mechanical polishing(CMP))를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 또는 Ⅱ. (a). 그래핀(또는 선택적 식각된 그래핀)의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (a). 섬 전극 상부에 PMMA층 구비, (c). 교차되는 장벽조정회로를 구비, (c). PMMA층을 용해하여 진공층, 에어층, 중 선택되는 층을 형성(방법은 일면에서 설명하였음), (e). 레지스트 제거, (f). 절연층 구비, (g). 화학적 기계적 연마(chemical mechanical polishing(CMP))를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 로 구성되는 상기 Ⅰ 또는 Ⅱ 의 공정순서를 구비할 수 있다. 상기 일면에서 제시하는 방법을 '그래핀 회로 웨이퍼' 또는 '그래핀 굽힘 회로 웨이퍼'라 명한다. 상기 일면에서 제시하는 방법을 사용하면 전사공정 없이 그래핀을 성장시켜, 그래핀의 품질에 문제가 없는 형태로 트랜지스터를 제조할 수 있다. 이후, 그래핀 굽힘 회로 웨이퍼와 CMOS 웨이퍼를 웨이퍼 결합 프로세스를 수행하여 통합한다. CMOS 웨이퍼는 그래핀 굽힘 회로 웨이퍼와 웨이퍼 결합 프로세스를 수행하기 위하여 뒤집어진다. 이와 달리 그래핀 굽힘 회로 웨이퍼가 CMOS 웨이퍼와 웨이퍼 결합 프로세스를 수행하기 위하여 뒤집어질 수도 있다. 본 발명의 한 실시예에서, 일면에서 제시되는, 교차되는 장벽조정회로는 복수의 메탈 컨택이 구비되는 것을 의미한다.After the contents described by - <A> -or- <B> - , (a). (In one embodiment of the present invention, CMP may be performed prior to performing resist coating to adjust the thickness and flatness of the copper (Cu) layer to desired levels); Exposure, (c). Phenomenon, (d). The remaining portions except the source and drain metal contacts to be combined with the CMOS wafer are etched widely. (e). Resist removal, (f). Resist application, (g). Exposure, (h). The phenomenon, (i). Only the upper layer of the graphene bending circuit is etched at least once (more precisely, the metal layer provided on the upper part of the graphene bending circuit or the copper (Cu) layer and only the metal layer is etched at least once). Accordingly, the etching portion has a stepped shape. (j). Thereafter, in one embodiment of the present invention, the PMMA is provided on the upper portion of the resist of the source electrode and the drain electrode to which the resist is applied as an additional option, in order to facilitate removal of a portion other than that required in a subsequent process. The subsequent steps are as follows. Ⅰ. (a). (B) an island electrode (insulating layer / island electrode and tunnel junction on the island electrode side (drain side)) on top of the graphene (or selectively etched graphene); An insulating layer is provided on the island electrode, (c). (D). Resist removal, (e). (F). Chemical mechanical polishing (CMP) is performed one or more times to remove excess metal and to increase the thickness of the topmost insulating layer to a desired level, for example, from about 10 nanometers to about 1 micrometer Polished to reduce. In one embodiment of the present invention, as an additional option (1). The copper is protruded by etching the uppermost insulating layer to a certain thickness, or (2). One or more alignment structures may be formed that cause the mating material to fit into the copper by etching the copper to a constant thickness, or II. (a). (A) an island electrode (an insulating layer / island electrode and a tunnel junction on the island electrode side (drain side)) on top of the graphene (or selectively etched graphene); A PMMA layer is provided on the island electrode, and (c). (C) having an intersecting barrier regulating circuit; The PMMA layer is melted to form a vacuum layer, an air layer, or a selected layer (the method has been described in one aspect), (e). Resist removal, (f). (G). Chemical mechanical polishing (CMP) is performed one or more times to remove excess metal and to increase the thickness of the topmost insulating layer to a desired level, for example, from about 10 nanometers to about 1 micrometer Polished to reduce. In one embodiment of the present invention, as an additional option (1). The copper is protruded by etching the uppermost insulating layer to a certain thickness, or (2). And may form one or more alignment structures that cause the mating material to fit into the copper by etching the copper to a constant thickness. The method described above is referred to as a 'graphene circuit wafer' or a 'graphene bending circuit wafer'. Using the method described in the above, the graphene can be grown without a transfer process, and the transistor can be manufactured in such a manner that there is no problem in the quality of the graphene. Then, the graphene bending circuit wafer and the CMOS wafer are integrated by performing a wafer bonding process. The CMOS wafer is inverted to perform graphene bending circuit wafer and wafer bonding process. Alternatively, graphene bend circuit wafers may be inverted to perform the CMOS wafer and wafer bonding process. In one embodiment of the invention, an intersecting barrier adjustment circuit, as presented in one aspect, means having a plurality of metal contacts.
상기, 두 웨이퍼들의 대응하는 소스와 드레인 메탈 컨택들 사이에는 구리 대 구리 결합으로 결합되어 있다. 일반적인 결합 온도는 400°C 이하이다. 그러므로, 상기 디바이스들은 상기 프로세스 동안에 파괴되지 않는다. 본 발명의 한 실시예에서, 구리 대 구리 결합 대신에 400°C 이하로 결합되는 전기전도성 물질이 사용될 수 있다. 본 발명의 한 실시예에서, 구리 대 구리 결합 대신에 (1). 금 대 금 결합, (2). 알루미늄 대 알루미늄 결합, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 것이 사용될 수 있다.
And is coupled in a copper to copper bond between the corresponding source and drain metal contacts of the two wafers. Typical bonding temperatures are below 400 ° C. Therefore, the devices are not destroyed during the process. In one embodiment of the present invention, an electrically conductive material bonded at 400 [deg.] C or less may be used instead of copper to copper bond. In one embodiment of the present invention, (1) instead of a copper to copper bond. Gold - gold combination, (2). (1) to (2), composed of aluminum to aluminum bond, can be used.
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 In one embodiment of the present invention, the transistor of the present invention
a. 장벽조정회로/절연층/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/낮은 영률(Young's modulus)을 구비하는 절연층/자성입자/기판층, a. Barrier layer / insulating layer / island electrode / insulating layer (or an insulating layer including an air layer) / graphene / insulating layer having a Young's modulus / magnetic particle / substrate layer,
b. 장벽조정회로/절연층/진공층(또는 에어층)/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/낮은 영률(Young's modulus)을 구비하는 절연층/자성입자/기판층, b. Magnetic layer / barrier layer / insulating layer / vacuum layer (or air layer) / island electrode / insulating layer (or insulating layer including air layer) / graphene / insulating layer / Young's modulus having Young's modulus / Substrate layer,
c. 장벽조정회로/절연층/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/낮은 영률(Young's modulus)을 구비하는 절연층/전하를갖는입자/기판층, c. Barrier layer / insulating layer / island electrode / insulating layer (or an insulating layer including an air layer) / graphene / insulating layer / Young's modulus / particle / substrate layer having charge,
d. 장벽조정회로/절연층/진공층(또는 에어층)/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/낮은 영률(Young's modulus)을 구비하는 절연층/전하를갖는입자/기판층, d. Barrier layer / insulating layer / vacuum layer (or air layer) / island electrode / insulating layer (or insulating layer including air layer) / graphene / insulating layer / Young's modulus Particle / substrate layer,
e. 장벽조정회로/절연층/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/PDMS층(또는 절연층)/자성입자/기판층, e. (Or insulation layer including the air layer) / graphene / PDMS layer (or insulating layer) / magnetic particle / substrate layer,
f. 장벽조정회로/절연층/진공층(또는 에어층)/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/PDMS층(또는 절연층)/자성입자/기판층, f. (Or insulating layer) / magnetic particle / substrate layer, and / or a magnetic layer / insulating layer / vacuum layer (or air layer) / island electrode / insulating layer
g. 장벽조정회로/절연층/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/PDMS층(또는 절연층)/전하를갖는입자/기판층, g. Barrier layer / insulating layer / island electrode / insulating layer (or insulating layer including air layer) / graphene / PDMS layer (or insulating layer) / particle /
h. 장벽조정회로/절연층/진공층(또는 에어층)/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/PDMS층(또는 절연층)/전하를갖는입자/기판층, h. Barrier layer / insulating layer / vacuum layer (or air layer) / island electrode / insulating layer (or insulating layer including air layer) / graphene / PDMS layer (or insulating layer) / particle having charge / substrate layer ,
i. 장벽조정회로/진공층(또는 에어층)/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/PDMS층(또는 절연층)/자성입자/기판층,i. (Or insulating layer) / magnetic particle / substrate layer, or a magnetic layer / insulation layer (or an insulating layer including an air layer) / a graphene / PDMS layer
j. 장벽조정회로/진공층(또는 에어층)/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/PDMS층(또는 절연층)/전하를갖는입자/기판층,j. (Or an insulating layer including an air layer) / graphene / PDMS layer (or insulating layer) / particle / substrate layer having charge,
, 로 구성되는 상기 a 내지 j 중 선택되는 것의 다층구조를 구비할 수 있다., And a selected from the above a to j constituted by a plurality of layers.
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 In one embodiment of the present invention, the transistor of the present invention
a. 절연층/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/낮은 영률(Young's modulus)을 구비하는 절연층/Piezo(피에조)물질/장벽조정회로, a. Insulating layer / island electrode / insulating layer (or insulating layer including air layer) / graphene / insulating layer having Young's modulus / Piezo material / barrier adjusting circuit,
b. 절연층/진공층(또는 에어층)/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/낮은 영률(Young's modulus)을 구비하는 절연층/Piezo(피에조)물질/장벽조정회로, b. Insulating layer / vacuum layer (or air layer) / island electrode / insulating layer (or insulating layer including air layer) / graphene / insulation layer having Young's modulus / Piezo material / barrier Adjustment circuit,
c. 절연층/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/PDMS층(또는 절연층)/Piezo(피에조)물질/장벽조정회로, c. (Insulating layer including air layer) / graphene / PDMS layer (or insulating layer) / Piezo material / barrier adjustment circuit,
d. 절연층/진공층(또는 에어층)/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/PDMS층(또는 절연층)/Piezo(피에조)물질/장벽조정회로,d. PDMS layer (insulation layer) / Piezo material / barrier regulating circuit, dielectric layer / vacuum layer (or air layer) / island electrode / insulating layer (or insulating layer including air layer)
, 로 구성되는 상기 a 내지 d 중 선택되는 것의 다층구조를 구비할 수 있다., And a selected from the above a to d constituted by a plurality of layers.
본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는 소비전력을 매우 낮출 수 있으므로 베터리의 사용시간을 현저히 늘릴 수 있으며, 따라서 베터리의 크기도 현저히 줄일 수 있다.
In one embodiment of the present invention, the graphene single electron transistor can significantly reduce power consumption, so that the use time of the battery can be significantly increased, and the size of the battery can be significantly reduced.
본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,In one embodiment of the present invention, the present invention provides a method of fabricating a semiconductor device, comprising the steps of: providing at least one Piezo (piezo) electrode provided at the bottom of one or more graphenes, in the form of one or more graphene and drain electrodes having non- Wherein at least one graphene and an insulating layer are provided in at least one bending deformation due to the voltage of the barrier adjusting circuit intersecting the circuit of the at least one graphene,
a. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및a. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
b. 드레인 전극에 도달하는 단계; 를b. Reaching the drain electrode; To
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.And an electron tunneling graphene transistor.
본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.In one embodiment of the present invention, the present invention provides a method of forming a magnetic field, wherein at least one of a Piezo material, a magnetic particle, and a charge, provided at the bottom of at least one graphene, One or more graphenes may be provided with at least one bending deformation to control ON / OFF of electricity, and at least one bending deformation of at least one graphen is provided between at least one graphen and a drain electrode To control electricity on / off; And at least one bending deformation of the graphene to control on / off of electricity.
본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.
In one embodiment of the present invention, the present invention provides a method of controlling a barrier regulating circuit, comprising the steps of: providing at least one graphene and drain electrode with a non- Wherein at least one graphene is provided with at least one bending deformation to control electrical on / off, wherein at least one graphen and at least one graphen are provided with at least one graphen With at least one bending deformation of the graphene to control the electrical On / Off; And at least one bending deformation of the graphene to control on / off of electricity.
본 발명의 한 실시예에서, 하나 이상의 그래핀은 상기 하나 이상의 그래핀의 상부에 하나 이상의 PDMS층, 엘라스토머층, 절연층, 중 선택되는 층; 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the at least one graphene comprises at least one layer of a PDMS layer, an elastomer layer, an insulating layer, on top of the at least one graphene layer; And FIG.
본 발명의 한 실시예에서, 하나 이상의 그래핀은 상기 하나 이상의 그래핀의 상부에 PDMS층, 액체고분자층, 엘라스토머층, 절연층, 진공층, Air층(에어층), 중 선택되는 층; 을 구비하는 것을 특징으로 한다.In one embodiment of the invention, the at least one graphene layer comprises a layer selected from the group consisting of a PDMS layer, a liquid polymer layer, an elastomer layer, an insulating layer, a vacuum layer, an Air layer (air layer) And FIG.
본 발명의 한 실시예에서, 하나 이상의 그래핀은 상기 하나 이상의 그래핀의 상부에 Air층(에어층); 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, at least one graphene comprises an air layer (air layer) on top of said at least one graphene; And FIG.
본 발명의 한 실시예에서, 하나 이상의 그래핀은 상기 하나 이상의 그래핀의 상부에 진공층; 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, at least one graphene comprises a vacuum layer on top of said at least one graphene; And FIG.
본 발명의 한 실시예에서, 하나 이상의 그래핀은 상기 하나 이상의 그래핀의 상부에 하나 이상의 절연층; 을 구비하는 것을 특징으로 한다.In one embodiment of the invention, the at least one graphene comprises at least one insulating layer on top of the at least one graphene; And FIG.
본 발명의 한 실시예에서, 드레인전극은 반도체; 를 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the drain electrode comprises a semiconductor; And a control unit.
본 발명의 한 실시예에서, 드레인전극은 전기전도성 물질; 을 구비하는 것을 특징으로 하지만, 전기전도가 될 수 있는 물질이라면 드레인전극을 구성할 수 있다는 측면에서 이에 한정되지는 않는다. 본 발명의 한 실시예에서, 전기전도성 물질은 도체를 의미할 수 있다.In one embodiment of the present invention, the drain electrode comprises an electrically conductive material; However, the present invention is not limited to this, as long as it can constitute a drain electrode as long as it can be electrically conductive. In one embodiment of the present invention, the electrically conductive material may refer to a conductor.
본 발명의 한 실시예에서, 소오스전극은 팔라듐(Pd), 금(Au), 구리(Cu), 알루미늄(Al), 텅스텐(W), 중 선택되는 것; 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the source electrode is selected from palladium (Pd), gold (Au), copper (Cu), aluminum (Al), tungsten (W) And FIG.
본 발명의 한 실시예에서, 드레인전극은 팔라듐(Pd), 금(Au), 구리(Cu), 알루미늄(Al), 텅스텐(W), 중 선택되는 것; 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the drain electrode is selected from palladium (Pd), gold (Au), copper (Cu), aluminum (Al), tungsten (W) And FIG.
본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 하나의 층, 다층상태, 중 선택되는 층의 상태로 하나 이상의 영률(Young's modulus)로 구비되는 것; 을 특징으로 한다.In one embodiment of the invention, the at least one bending deformation is provided as at least one Young's modulus in the state of a layer selected from one layer, a multilayer state, .
본 발명의 한 실시예에서, 하나 이상의 그래핀은 상기 하나 이상의 그래핀의 상부에 PDMS층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 층; 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the at least one graphene comprises a layer selected from the group consisting of a PDMS layer, an elastomer layer, a layer having a Young's modulus, an insulating layer, And FIG.
본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 PDMS층, 엘라스토머층, 액체고분자층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 것을 구비하는 것은 상기 PDMS층, 엘라스토머층, 액체고분자층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 것이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유층(예를들어, 에어층)을 포함 구비한 것을 의미한다. 본 발명의 한 실시예에서, 변형 자유층은 변형 자유 공간(예를들어, 에어공간)을 의미할 수 있다.In one embodiment of the present invention, it is preferred that the PDMS layer, the elastomer layer, the liquid polymer layer, the layer having the Young's modulus, the insulating layer, (E.g., an air layer) free from deformation such that the elastomer layer, the liquid polymer layer, the layer having the Young's modulus, and the insulating layer can be sufficiently deformed do. In one embodiment of the present invention, the deformable free layer may mean a strain free space (e.g., an air space).
본 발명의 한 실시예에서, 하나 이상의 그래핀은 상기 하나 이상의 그래핀의 하부에 PDMS층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 층; 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the at least one graphene layer comprises a PDMS layer, an elastomeric layer, a layer having a Young's modulus at the bottom of the at least one graphene, an insulating layer, And FIG.
본 발명의 한 실시예에서, 하나 이상의 그래핀은 상기 하나 이상의 그래핀의 상부에 엘라스토머층; 을 구비하는 것을 특징으로 한다.In one embodiment of the invention, the at least one graphene comprises an elastomeric layer on top of the at least one graphene; And FIG.
본 발명의 한 실시예에서, 하나 이상의 그래핀은 상기 하나 이상의 그래핀의 상부에 액체고분자층; 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, at least one graphene comprises a liquid polymer layer on top of said at least one graphene; And FIG.
본 발명의 한 실시예에서, 하나 이상의 그래핀은 상기 하나 이상의 그래핀의 상부에 폴리디메틸실록산(poly(dimethylsiloxane), PDMS)층; 을 구비하는 것을 특징으로 한다.In one embodiment of the invention, at least one graphene layer comprises a layer of poly (dimethylsiloxane) (PDMS) on top of the at least one graphene layer; And FIG.
본 발명의 한 실시예에서, 하나 이상의 그래핀은 상기 하나 이상의 그래핀의 하부에 폴리디메틸실록산(poly(dimethylsiloxane), PDMS)층; 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, at least one graphene layer comprises a layer of poly (dimethylsiloxane) (PDMS) at the bottom of the at least one graphene layer; And FIG.
본 발명의 한 실시예에서, 하나 이상의 그래핀은 상기 하나 이상의 그래핀의 상부에 낮은 영률(Young's modulus)을 구비하는 층; 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, at least one graphene layer has a low Young's modulus at the top of the at least one graphene layer; And FIG.
본 발명의 한 실시예에서, 하나 이상의 그래핀은 상기 하나 이상의 그래핀의 하부에 낮은 영률(Young's modulus)을 구비하는 층; 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, at least one graphene layer has a low Young's modulus at the bottom of the at least one graphene layer; And FIG.
본 발명의 한 실시예에서, 하나 이상의 그래핀은 상기 하나 이상의 그래핀의 상부에 절연층; 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, at least one graphene comprises an insulating layer on top of the at least one graphene; And FIG.
본 발명의 한 실시예에서, 하나 이상의 그래핀은 상기 하나 이상의 그래핀의 하부에 절연층; 을 구비하는 것을 특징으로 한다.In one embodiment of the invention, the at least one graphene comprises an insulating layer at the bottom of the at least one graphene; And FIG.
본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 접촉면적(Contact area)을 하나 이상 구비하면서, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the at least one bending deformation comprises adjusting the on / off of electricity, with one or more contact areas; And FIG.
본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, In one embodiment of the present invention,
a. 접촉면적(Contact area)을 하나 이상 구비하면서, 전기의 On/Off를 조절하되,a. It has one or more contact areas to control the electricity on / off,
b. 상기 하나 이상의 접촉면적(Contact area)은 하나 이상의 자성입자가 하나 이상의 그래핀을 하나 이상의 굽힘변형하여 구비하는 것; 을 특징으로 한다.b. Wherein the at least one contact area comprises at least one magnetic particle having at least one bending deformation of at least one graphene; .
본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 하나 이상의 굽힘변형으로 그래핀의 대기 전력 문제를 해결하는 것; 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the at least one bending deformation is to solve the standby power problem of the graphene by one or more bending deformation; And FIG.
본 발명의 한 실시예에서, Fermi level(페르미레벨)의 높이를 조절하는 것은In one embodiment of the invention, adjusting the height of the Fermi level
a. 페르미 레벨보다 높은 곳에 그래핀을 굽힘변형시키되 전자를 동시에 제공해주면 페르미 레벨은 올라간다,a. Bending the graphene higher than the Fermi level, but providing the electrons at the same time increases the Fermi level,
b. 페르미 레벨보다 높은 곳에 그래핀을 굽힘변형시키되 전자를 동시에 제공한다,b. Bending deformation of graphene above the Fermi level but providing electrons at the same time,
, 로 구성되는 상기 a 내지 b 중 하나 이상 선택되는 것을 구비하는 것; 을특징으로 한다., And a selected from the group consisting of a, b, .
본 발명의 한 실시예에서, 하나 이상의 그래핀의 하나 이상의 굽힘변형이, 드레인전극과 하나 이상 물리적으로 접촉하지 않는것은, 10 ㎚, 0.1 ㎚ 중 선택되는 치수보다 큰 물리적 치수로 정의된다. 본 발명의 한 실시예에서, 하나 이상의 그래핀의 하나 이상의 굽힘변형에서, 전자는 하나 이상의 그래핀의 하나 이상의 굽힘변형이 드레인전극과 진공층 상태에서 60nm 이하의 물리적 간격을 구비하는 범위에서, 매우빠르게 드레인전극으로 이동할 수 있다.In one embodiment of the present invention, one or more bending deformation of one or more graphenes is defined as a physical dimension that is greater than a selected dimension of 10 nm, 0.1 nm, so that no more than one physical contact with the drain electrode occurs. In one embodiment of the present invention, in one or more bending strains of one or more graphenes, electrons are implanted into the graphene layer in a range where the at least one bending strain of the graphene has a physical spacing of 60 nm or less in the state of the drain electrode and the vacuum layer, It is possible to quickly move to the drain electrode.
본 발명의 한 실시예에서, Fermi level(페르미레벨)의 높이를 조절하는 것은, 하나 이상의 그래핀의 하나 이상의 평면밖 변위<u>로서 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것; 을 구비하는 것을 특징으로 한다.In one embodiment of the invention, adjusting the height of the Fermi level adjusts the height of the Fermi level of one or more grapins as one or more out-of-plane displacements < u > To do; And FIG.
본 발명의 한 실시예에서, 굽힘변형은 파 형태를 구비하는 것; 을 특징으로 한다. 상기 파 형태는 파형, 사인파, 가우시안(Gaussian)파, 로렌츠형(Lorentzian)파, 주기적인파, 비주기적인파, 중 선택되는 파 형태를 의미한다.In one embodiment of the invention, the bending deformation comprises a wavy form; . The wave form means a wave form selected from a waveform, a sine wave, a Gaussian wave, a Lorentzian wave, a periodic wave, and an aperiodic wave.
본 발명의 한 실시예에서, 하나 이상의 굽힘변형은 하나 이상의 멤브레인(membranes)형태를 구비하는 것; 을 특징으로 한다.In one embodiment of the invention, the at least one bending deformation comprises one or more membranes; .
본 발명의 한 실시예에서, 하나 이상의 굽힘변형은 하나 이상의 버클링형태를 구비하는 것; 을 특징으로 한다.In one embodiment of the present invention, the at least one bending deformation comprises one or more buckling shapes; .
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본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,In one embodiment of the present invention, a transistor having on / off of electricity with one or more bending deformation of graphene,
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀의 하부에 구비되는 선택적 식각된 절연물질층을 포함하고, And a selectively etched insulating material layer disposed below the at least one graphene,
상기 하나 이상의 그래핀의 하부 및 절연물질층의 식각된 위치에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고, At least one graphene layer and at least one Piezo material disposed at an etched position of the insulating material layer,
상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,In a form including a barrier regulating circuit provided below the at least one Piezo material and intersecting the circuit of the at least one graphene,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, a. Wherein at least one piezoelectric material disposed below the at least one graphene is provided with at least one graphene in one or more bending deformations due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, On / Off '
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 b. Adjusting the height of the Fermi level of one or more graphenes between the at least one graphene and the drain electrode to adjust the electrical On / Off; of
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.
The graphene has a bending deformation of at least one of the graphene grains.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,In one embodiment of the present invention, a transistor having on / off of electricity with one or more bending deformation of graphene,
a. 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, a. In the form of one or more graphene and drain electrodes having non-coplanar surfaces, at least one Piezo material provided at the bottom of the at least one graphene is in contact with a voltage of a barrier regulating circuit One or more graphenes may be provided as one or more bending deformation to control on / off of electricity,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 b. Adjusting the height of the Fermi level of one or more graphenes between the at least one graphene and the drain electrode to adjust the electrical On / Off; of
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.
The graphene has a bending deformation of at least one of the graphene grains.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,In one embodiment of the present invention, a transistor having on / off of electricity with one or more bending deformation of graphene,
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,And a barrier adjustment circuit having physical spacing with the top of the at least one graphene and intersecting the circuit of the at least one graphene,
상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,In the form including particles having at least one charge disposed under the at least one graphene,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, a. Wherein at least one graphene is provided with at least one bending strain due to the voltage of the barrier regulating circuit which intersects the circuit of the at least one graphene, Adjust On / Off,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 b. Adjusting the height of the Fermi level of one or more graphenes between the at least one graphene and the drain electrode to adjust the electrical On / Off; of
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.
The graphene has a bending deformation of at least one of the graphene grains.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,In one embodiment of the present invention, a transistor having on / off of electricity with one or more bending deformation of graphene,
a. 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, a. In the form of one or more graphene and drain electrodes having a non-coplanar plane, the particles having at least one charge provided at the bottom of the at least one graphene are mixed with the voltage of the barrier adjustment circuit crossing the circuit of the at least one graphene At least one graphene may be provided as one or more bending deformation to control on / off of electricity,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 b. Adjusting the height of the Fermi level of one or more graphenes between the at least one graphene and the drain electrode to adjust the electrical On / Off; of
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.
The graphene has a bending deformation of at least one of the graphene grains.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,In one embodiment of the present invention, a transistor having on / off of electricity with one or more bending deformation of graphene,
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,And a barrier adjustment circuit having physical spacing with the top of the at least one graphene and intersecting the circuit of the at least one graphene,
상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,In a form including at least one magnetic particle provided below the at least one graphene,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, a. One or more magnetic grains provided on the lower portion of the at least one graphene may have at least one graphene as one or more bending deformation owing to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene, Off,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 b. Adjusting the height of the Fermi level of one or more graphenes between the at least one graphene and the drain electrode to adjust the electrical On / Off; of
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.
The graphene has a bending deformation of at least one of the graphene grains.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,In one embodiment of the present invention, a transistor having on / off of electricity with one or more bending deformation of graphene,
a. 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, a. In the form of one or more graphene and drain electrodes having non-coplanar surfaces, one or more magnetic particles provided at the bottom of one or more graphenes may be replaced by one The graphene is provided with at least one bending deformation to control the electric on / off,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 b. Adjusting the height of the Fermi level of one or more graphenes between the at least one graphene and the drain electrode to adjust the electrical On / Off; of
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.
The graphene has a bending deformation of at least one of the graphene grains.
본 발명의 한 실시예에서, 물리적 간격은 절연층을 포함하는 것; 을 특징으로 한다.In one embodiment of the invention, the physical spacing comprises an insulating layer; .
본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 하나 이상의 영률(Young's modulus)로 구비되는 것; 을 특징으로 한다.In one embodiment of the present invention, the at least one bending deformation comprises at least one Young's modulus; .
본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀의 상부에 엘라스토머층이 구비되어, 상기 하나 이상의 그래핀과 엘라스토머층이 함께 하나 이상의 굽힘변형되는것; 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the present invention provides an elastomeric material comprising: an elastomeric layer on top of at least one graphene, wherein the at least one graphene and elastomeric layer are together bent or deformed; And FIG.
본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀의 상부에 액체고분자층; 이 구비되는 것을 특징으로 한다.In one embodiment of the present invention, the present invention provides a liquid polymeric film comprising: a liquid polymer layer on top of at least one graphene; Is provided.
본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀의 상부에 폴리디메틸실록산(poly(dimethylsiloxane), PDMS)층이 구비되어, 상기 하나 이상의 그래핀과 폴리디메틸실록산(poly(dimethylsiloxane), PDMS)층이 함께 하나 이상의 굽힘변형되는것; 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the present invention provides a photovoltaic cell comprising a layer of poly (dimethylsiloxane) (PDMS) on top of at least one graphene, wherein the at least one graphene and at least one of poly (dimethylsiloxane) ) The layers together being more than one bending deformation; And FIG.
본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀의 하부에 폴리디메틸실록산(poly(dimethylsiloxane), PDMS)층이 구비되어, 상기 하나 이상의 그래핀과 폴리디메틸실록산(poly(dimethylsiloxane), PDMS)층이 함께 하나 이상의 굽힘변형되는것; 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the present invention is characterized in that a layer of poly (dimethylsiloxane) (PDMS) is provided on the lower part of at least one graphene, and at least one layer of poly (dimethylsiloxane) ) The layers together being more than one bending deformation; And FIG.
본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀의 상부에 낮은 영률(Young's modulus)을 구비하는 층이 구비되어, 상기 하나 이상의 그래핀과 낮은 영률(Young's modulus)을 구비하는 층이 함께 하나 이상의 굽힘변형되는것; 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the present invention comprises a layer having a low Young's modulus on top of at least one graphene, wherein the layer having at least one graphene and a Young's modulus together One or more bending deformations; And FIG.
본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀의 하부에 낮은 영률(Young's modulus)을 구비하는 층이 구비되어, 상기 하나 이상의 그래핀과 낮은 영률(Young's modulus)을 구비하는 층이 함께 하나 이상의 굽힘변형되는것; 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the present invention comprises a layer having a Young's modulus at the bottom of one or more graphenes, wherein the layer having at least one graphene and a Young's modulus One or more bending deformations; And FIG.
본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀의 상부에 Air층(에어층); 이 구비되는 것을 특징으로 한다.In one embodiment of the present invention, the present invention provides an air layer (air layer) on top of one or more graphenes; Is provided.
본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀의 상부에 진공층; 이 구비되는 것을 특징으로 한다.In one embodiment of the present invention, the present invention provides a vacuum deposition apparatus comprising: a vacuum layer on top of at least one graphene; Is provided.
본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀의 상부에 절연층이 구비되어, 상기 하나 이상의 그래핀과 절연층이 함께 하나 이상의 굽힘변형되는것; 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the present invention provides a semiconductor device comprising: an insulating layer on top of at least one graphene, the at least one graphene and the insulating layer being bended together; And FIG.
본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀의 하부에 절연층이 구비되어, 상기 하나 이상의 그래핀과 절연층이 함께 하나 이상의 굽힘변형되는것; 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the present invention provides a semiconductor device comprising: an insulating layer disposed underneath one or more graphenes, wherein the at least one graphene and the insulating layer are bent or deformed together; And FIG.
본 발명의 한 실시예에서, 본 발명에서 제시되는 하나 이상의 Piezo(피에조)물질은 절연물질층의 식각된 위치에 구비되어 있는 것; 을 특징으로 한다.In one embodiment of the present invention, the at least one Piezo material presented in the present invention is provided in an etched position of a layer of insulating material; .
본 발명의 한 실시예에서, 본 발명에서 제시되는 하나 이상의 전하를갖는입자는 절연물질층의 식각된 위치에 구비되어 있는 것; 을 특징으로 한다.In one embodiment of the present invention, particles having at least one charge presented in the present invention are provided in an etched position of a layer of insulating material; .
본 발명의 한 실시예에서, 본 발명에서 제시되는 하나 이상의 자성입자는 절연물질층의 식각된 위치에 구비되어 있는 것; 을 특징으로 한다.
In one embodiment of the invention, the at least one magnetic particle presented in the present invention is provided in an etched position of a layer of insulating material; .
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,In one embodiment of the present invention, a transistor having on / off of electricity with one or more bending deformation of graphene,
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,In a form including a barrier adjustment circuit having physical spacing from the top of the at least one graphene and intersecting the circuit of the at least one graphene,
a. 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, a. Due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, an electrostatic attraction may be induced in one or more graphenes provided at the bottom of the barrier regulating circuit so that one or more graphenes are provided with at least one bending deformation To control the electricity on / off,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을b. Adjusting the height of the Fermi level of one or more graphenes between the at least one graphene and the drain electrode to adjust the electrical On / Off; of
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.
The graphene has a bending deformation of at least one of the graphene grains.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,In one embodiment of the present invention, a transistor having on / off of electricity with one or more bending deformation of graphene,
하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, In the form of one or more graphene and drain electrodes having non-coplanarity, due to the voltage of the barrier regulating circuit intersecting the circuit of the at least one graphene, one or more graphenes provided below the barrier regulating circuit, And at least one graphene is provided with at least one bending deformation to control the electric on / off,
하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을Adjusting the height of the Fermi level of one or more graphenes between one or more graphene and drain electrodes to adjust the electrical On / Off; of
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.
The graphene has a bending deformation of at least one of the graphene grains.
본 발명의 한 실시예에서, 굽힘변형은 Plate(플레이트)의 굽힘변형을 구비하는 것; 을 특징으로 한다.In one embodiment of the invention, the bending deformation comprises a bending deformation of the plate; .
본 발명의 한 실시예에서, 굽힘변형은 동적 Plate(플레이트)의 굽힘변형을 구비하는 것; 을 특징으로 한다.In one embodiment of the present invention, the bending deformation comprises a bending deformation of a dynamic Plate (plate); .
본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 하나 이상의 그래핀과 드레인전극이 물리적 간격을 구비하는 비동일평면을 구비한 형태에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 하나 이상의 그래핀과 드레인전극 사이의 물리적 간격을 좁혀서 전자의 이동으로 그래핀의 대기 전력 문제를 해결하는 것; 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the at least one bending deformation comprises at least one graphene in the form of at least one graphene having a non-coplanar plane with physical spacing of the graphene and drain electrodes, To solve the standby power problem of the graphene by moving the electrons by narrowing the physical distance between the graphene and the drain electrode, And FIG.
본 발명의 한 실시예에서, Fermi level(페르미레벨)의 높이를 조절하는 것은In one embodiment of the invention, adjusting the height of the Fermi level
a. 페르미 레벨보다 높은 곳에 그래핀을 굽힘변형시키되 전자를 동시에 제공해주면 페르미 레벨은 올라간다,a. Bending the graphene higher than the Fermi level, but providing the electrons at the same time increases the Fermi level,
b. 페르미 레벨보다 높은 곳에 그래핀을 굽힘변형시키되 전자를 동시에 제공한다,b. Bending deformation of graphene above the Fermi level but providing electrons at the same time,
c. 페르미 레벨보다 높은 곳에 그래핀을 공간적으로 굽힘변형시키되 전자를 동시에 제공한다,c. Sputtering the graphene spatially above the Fermi level, but simultaneously providing electrons,
, 로 구성되는 상기 a 내지 c 중 하나 이상 선택되는 것을 구비하는 것; 을 특징으로 한다., A to c selected from the group consisting of: .
본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 하나 이상의 영률(Young's modulus)로 구비되는 것; 을 특징으로 한다.In one embodiment of the present invention, the at least one bending deformation comprises at least one Young's modulus; .
본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 하나 이상의 그래핀이 드레인전극과 하나 이상 물리적으로 접촉하지 않되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태; 를 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the at least one bending deformation is formed by modifying the height of the at least one graphene Fermi level (Fermi level) without one or more physical contact with the drain electrode, ; And a control unit.
본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 하나 이상의 그래핀이 드레인전극과 하나 이상 물리적으로 접촉하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태; 를 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the at least one bending deformation includes a shape in which at least one graphene is in physical contact with at least one drain electrode, and is configured to adjust a height of a Fermi level of at least one graphene; And a control unit.
본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 하나 이상의 그래핀의 하나 이상의 평면밖 변위<u>를 구비하는 형태; 를 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the at least one bending deformation includes a shape having at least one out-of-plane displacement < u > of one or more graphenes; And a control unit.
본 발명의 한 실시예에서, Fermi level(페르미레벨)의 높이를 조절하는 것은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되, In one embodiment of the present invention, the adjustment of the height of the Fermi level (Fermi level) may be performed in the form of one or more graphene and drain electrodes having a non-coplanar plane and an insulating layer therebetween, The insulating layer being provided with at least one bending deformation,
하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및The thickness of the insulating layer provided between the at least one graphene and the drain electrode is adjusted to several nanometers; and
하나 이상의 그래핀이 드레인전극과 절연층에서 전자 터널링으로 연결되는 단계; 를 구비하는 것을 특징으로 한다.Wherein at least one graphene is coupled to the drain electrode and the insulating layer by electron tunneling; And a control unit.
본 발명의 한 실시예에서, Fermi level(페르미레벨)의 높이를 조절하는 것은, 하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서, 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되, In one embodiment of the present invention, the height of the Fermi level (Fermi level) is controlled by connecting two electrodes, one of which is composed of a drain electrode connected to a common island electrode through a tunnel junction, Wherein at least one graphene and an insulating layer are provided with at least one bending deformation,
하나 이상의 그래핀과 하나의 공통 섬 전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및The thickness of the insulating layer provided between at least one graphene and one common island electrode is adjusted to several nanometer levels, and
하나 이상의 그래핀이 드레인전극과 하나의 공통 섬 전극에서 전자 터널링으로 연결되는 단계; 를 구비하는 것을 특징으로 한다.Connecting at least one graphene to the drain electrode and electron tunneling at one common island electrode; And a control unit.
본 발명의 한 실시예에서, 굽힘변형은 곡률을 구비하는 것; 을 특징으로 한다.In one embodiment of the invention, the bending deformation comprises a curvature; .
본 발명의 한 실시예에서, 굽힘변형은 파 형태를 구비하는 것; 을 특징으로 한다.In one embodiment of the invention, the bending deformation comprises a wavy form; .
본 발명의 한 실시예에서, 하나 이상의 굽힘변형은 하나 이상의 공간적인 변형을 구비하는 것; 을 특징으로 한다.In one embodiment of the invention, the at least one bending deformation comprises at least one spatial deformation; .
본 발명의 한 실시예에서, 굽힘변형은 상기 굽힘변형의 변형의 가장 상위부분의 나노형태가 양자점(Quantum dot)인 단계; 를 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the bending deformation is such that the nanostructure of the uppermost portion of the deformation of the bending deformation is a quantum dot; And a control unit.
본 발명의 한 실시예에서, 굽힘변형은 그래핀이 그래핀 상부에 초박막, 선택적 식각된 초박막의 양자점, 선택적 식각된 그래핀, 선택적 식각된 그래핀의 양자점, 중 선택되는 것을 구비한 그래핀인 것이며, 상기 굽힘변형의 변형의 가장 상위부분의 나노형태가 양자점(Quantum dot)인 단계; 를 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the bending deformation is caused by graphene graphene having an ultra-thin film on top of the graphene, a selective etched ultra thin film quantum dot, selectively etched graphene, selectively etched graphene quantum dots, Wherein the nano-form of the uppermost portion of the strain of the bending deformation is a quantum dot; And a control unit.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는 중앙처리장치(CPU), 메모리, 베터리가 구비되는 전자장치, 전자부품, 전자장치, 로 구성되는 것 중 선택되는 것에 하나 이상 1차원적, 2차원적, 3차원적, 중 선택되는 것으로 하나 이상 구비되는 것; 을 특징으로 한다.In one embodiment of the present invention, a transistor having on / off control of electricity with at least one bending deformation of graphene may be used as a central processing unit (CPU), a memory, an electronic device provided with a battery, One or more one-dimensional, two-dimensional, or three-dimensional selected from one or more selected from the group consisting of: .
본 발명의 한 실시예에서, 본 발명은 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 하나 이상 1차원적, 2차원적, 3차원적, 중 선택되는 것으로 하나 이상 구비하는 것을 특징으로 하는 전자장치를 구비한다.
In one embodiment of the present invention, the present invention relates to a method of controlling a transistor that has one or more bending deformation of graphene to control the on / off state of the electricity by one or more one-dimensional, two-dimensional, Or more.
본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,In one embodiment of the present invention,
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,And an insulating layer provided on the one or more graphenes,
상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층 및 변형 자유 층으로 연결되는 하나의 공통 섬 전극을 포함하고,And a common island electrode connected to the drain electrode through a tunnel junction and connected to the at least one graphene with an insulating layer and a strain free layer,
상기 하나 이상의 그래핀의 하부에 구비되는 선택적 식각된 절연물질층을 포함하고, And a selectively etched insulating material layer disposed below the at least one graphene,
상기 하나 이상의 그래핀의 하부 및 절연물질층의 식각된 위치에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고, At least one graphene layer and at least one Piezo material disposed at an etched position of the insulating material layer,
상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서, In a form including a barrier regulating circuit provided below the at least one Piezo material and intersecting the circuit of the at least one graphene,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,a. Wherein at least one Piezo material disposed below the one or more graphenes has at least one graphene and an insulating layer as one or more bending deformations due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphen However,
b. 전자가 섬 전극에 터널하는 단계, 및b. Tunneling the electrons to the island electrode, and
c. 터널이 드레인 전극에 위치하는 단계, 및c. A tunnel is located at the drain electrode, and
d. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를d. The electrons reaching the Fermi level of the drain electrode; To
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.
And a graphene single electron transistor.
본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,In one embodiment of the present invention,
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,And an insulating layer provided on the one or more graphenes,
상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층 및 변형 자유 층으로 연결되는 하나의 공통 섬 전극을 포함하고,And a common island electrode connected to the drain electrode through a tunnel junction and connected to the at least one graphene with an insulating layer and a strain free layer,
상기 하나의 공통 섬 전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,And a barrier adjustment circuit having physical spacing with an upper portion of the one common island electrode and intersecting the circuit of the at least one graphene,
상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,In the form including particles having at least one charge disposed under the at least one graphene,
a, 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,wherein the particles having at least one charge at the bottom of the at least one graphene are subjected to at least one bending deformation of the graphene and the insulating layer due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene Respectively,
b. 전자가 섬 전극에 터널하는 단계, 및b. Tunneling the electrons to the island electrode, and
c. 터널이 드레인 전극에 위치하는 단계, 및c. A tunnel is located at the drain electrode, and
d. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를d. The electrons reaching the Fermi level of the drain electrode; To
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.
And a graphene single electron transistor.
본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,In one embodiment of the present invention,
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,And an insulating layer provided on the one or more graphenes,
상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층 및 변형 자유 층으로 연결되는 하나의 공통 섬 전극을 포함하고,And a common island electrode connected to the drain electrode through a tunnel junction and connected to the at least one graphene with an insulating layer and a strain free layer,
상기 하나의 공통 섬 전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,And a barrier adjustment circuit having physical spacing with an upper portion of the one common island electrode and intersecting the circuit of the at least one graphene,
상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,In a form including at least one magnetic particle provided below the at least one graphene,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,a. Wherein at least one magnetic particle provided on the lower portion of the at least one graphene has at least one graphene and an insulating layer as at least one bending deformation due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene,
b. 전자가 섬 전극에 터널하는 단계, 및b. Tunneling the electrons to the island electrode, and
c. 터널이 드레인 전극에 위치하는 단계, 및c. A tunnel is located at the drain electrode, and
d. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를d. The electrons reaching the Fermi level of the drain electrode; To
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.
And a graphene single electron transistor.
본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,In one embodiment of the present invention,
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,And an insulating layer provided on the one or more graphenes,
상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층으로 연결되는 하나의 공통 섬 전극을 포함하고,And a common island electrode connected to the drain electrode through a tunnel junction and connected to the at least one graphene through an insulating layer,
상기 하나 이상의 그래핀의 하부에 구비되는 선택적 식각된 절연물질층을 포함하고, And a selectively etched insulating material layer disposed below the at least one graphene,
상기 하나 이상의 그래핀의 하부 및 절연물질층의 식각된 위치에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고, At least one graphene layer and at least one Piezo material disposed at an etched position of the insulating material layer,
상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서, In a form including a barrier regulating circuit provided below the at least one Piezo material and intersecting the circuit of the at least one graphene,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,a. Wherein at least one Piezo material disposed below the one or more graphenes has at least one graphene and an insulating layer as one or more bending deformations due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphen However,
b. 하나 이상의 그래핀과 하나의 공통 섬 전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및b. The thickness of the insulating layer provided between at least one graphene and one common island electrode is adjusted to several nanometer levels, and
c. 전자가 섬 전극에 터널하는 단계, 및c. Tunneling the electrons to the island electrode, and
d. 터널이 드레인 전극에 위치하는 단계, 및d. A tunnel is located at the drain electrode, and
e. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를e. The electrons reaching the Fermi level of the drain electrode; To
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.
And a graphene single electron transistor.
본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,In one embodiment of the present invention,
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,And an insulating layer provided on the one or more graphenes,
상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층으로 연결되는 하나의 공통 섬 전극을 포함하고,And a common island electrode connected to the drain electrode through a tunnel junction and connected to the at least one graphene through an insulating layer,
상기 하나의 공통 섬 전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,And a barrier adjustment circuit having physical spacing with an upper portion of the one common island electrode and intersecting the circuit of the at least one graphene,
상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,In the form including particles having at least one charge disposed under the at least one graphene,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,a. Wherein at least one graphene and at least one charge at the bottom of the at least one graphene has at least one graphene and an insulating layer as at least one bending strain due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, ,
b. 하나 이상의 그래핀과 하나의 공통 섬 전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및b. The thickness of the insulating layer provided between at least one graphene and one common island electrode is adjusted to several nanometer levels, and
c. 전자가 섬 전극에 터널하는 단계, 및c. Tunneling the electrons to the island electrode, and
d. 터널이 드레인 전극에 위치하는 단계, 및d. A tunnel is located at the drain electrode, and
e. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를e. The electrons reaching the Fermi level of the drain electrode; To
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.
And a graphene single electron transistor.
본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,In one embodiment of the present invention,
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,And an insulating layer provided on the one or more graphenes,
상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층으로 연결되는 하나의 공통 섬 전극을 포함하고,And a common island electrode connected to the drain electrode through a tunnel junction and connected to the at least one graphene through an insulating layer,
상기 하나의 공통 섬 전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,And a barrier adjustment circuit having physical spacing with an upper portion of the one common island electrode and intersecting the circuit of the at least one graphene,
상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,In a form including at least one magnetic particle provided below the at least one graphene,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,a. Wherein at least one magnetic particle provided on the lower portion of the at least one graphene has at least one graphene and an insulating layer as at least one bending deformation due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene,
b. 하나 이상의 그래핀과 하나의 공통 섬 전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및b. The thickness of the insulating layer provided between at least one graphene and one common island electrode is adjusted to several nanometer levels, and
c. 전자가 섬 전극에 터널하는 단계, 및c. Tunneling the electrons to the island electrode, and
d. 터널이 드레인 전극에 위치하는 단계, 및d. A tunnel is located at the drain electrode, and
e. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를e. The electrons reaching the Fermi level of the drain electrode; To
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.
And a graphene single electron transistor.
본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,In one embodiment of the present invention,
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,And an insulating layer provided on the one or more graphenes,
상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층 및 변형 자유 층으로 연결되는 하나의 공통 섬 전극을 포함하고,And a common island electrode connected to the drain electrode through a tunnel junction and connected to the at least one graphene with an insulating layer and a strain free layer,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,And an insulating layer provided under the at least one graphene,
상기 절연층의 하부에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고,And at least one Piezo material disposed under the insulating layer,
상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서, In a form including a barrier regulating circuit provided below the at least one Piezo material and intersecting the circuit of the at least one graphene,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,a. Wherein at least one Piezo material disposed on the bottom of the at least one graphene is subjected to at least one bending of the insulating layer and at least one graphene and insulating layer due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene, And,
b. 전자가 섬 전극에 터널하는 단계, 및b. Tunneling the electrons to the island electrode, and
c. 터널이 드레인 전극에 위치하는 단계, 및c. A tunnel is located at the drain electrode, and
d. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를d. The electrons reaching the Fermi level of the drain electrode; To
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.
And a graphene single electron transistor.
본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,In one embodiment of the present invention,
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,And an insulating layer provided on the one or more graphenes,
상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층 및 변형 자유 층으로 연결되는 하나의 공통 섬 전극을 포함하고,And a common island electrode connected to the drain electrode through a tunnel junction and connected to the at least one graphene with an insulating layer and a strain free layer,
상기 하나의 공통 섬 전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,And a barrier adjustment circuit having physical spacing with an upper portion of the one common island electrode and intersecting the circuit of the at least one graphene,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,And an insulating layer provided under the at least one graphene,
상기 절연층의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,In a form including particles having at least one electric charge provided under the insulating layer,
a, 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,wherein a particle having at least one charge provided at the lower portion of the at least one graphene comprises an insulator layer and at least one graphene and insulator layer due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, Bending deformation,
b. 전자가 섬 전극에 터널하는 단계, 및b. Tunneling the electrons to the island electrode, and
c. 터널이 드레인 전극에 위치하는 단계, 및c. A tunnel is located at the drain electrode, and
d. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를d. The electrons reaching the Fermi level of the drain electrode; To
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.
And a graphene single electron transistor.
본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,In one embodiment of the present invention,
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,And an insulating layer provided on the one or more graphenes,
상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층 및 변형 자유 층으로 연결되는 하나의 공통 섬 전극을 포함하고,And a common island electrode connected to the drain electrode through a tunnel junction and connected to the at least one graphene with an insulating layer and a strain free layer,
상기 하나의 공통 섬 전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,And a barrier adjustment circuit having physical spacing with an upper portion of the one common island electrode and intersecting the circuit of the at least one graphene,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,And an insulating layer provided under the at least one graphene,
상기 절연층의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,In a form including at least one magnetic particle provided below the insulating layer,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,a. Wherein at least one magnetic particle provided below the at least one graphene comprises at least one graphene and an insulating layer with at least one bending deformation due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene However,
b. 전자가 섬 전극에 터널하는 단계, 및b. Tunneling the electrons to the island electrode, and
c. 터널이 드레인 전극에 위치하는 단계, 및c. A tunnel is located at the drain electrode, and
d. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를d. The electrons reaching the Fermi level of the drain electrode; To
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.
And a graphene single electron transistor.
본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,In one embodiment of the present invention,
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,And an insulating layer provided on the one or more graphenes,
상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층으로 연결되는 하나의 공통 섬 전극을 포함하고,And a common island electrode connected to the drain electrode through a tunnel junction and connected to the at least one graphene through an insulating layer,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,And an insulating layer provided under the at least one graphene,
상기 절연층의 하부에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고,And at least one Piezo material disposed under the insulating layer,
상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서, In a form including a barrier regulating circuit provided below the at least one Piezo material and intersecting the circuit of the at least one graphene,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,a. Wherein at least one Piezo material disposed on the bottom of the at least one graphene is subjected to at least one bending of the insulating layer and at least one graphene and insulating layer due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene, And,
b. 하나 이상의 그래핀과 하나의 공통 섬 전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및b. The thickness of the insulating layer provided between at least one graphene and one common island electrode is adjusted to several nanometer levels, and
c. 전자가 섬 전극에 터널하는 단계, 및c. Tunneling the electrons to the island electrode, and
d. 터널이 드레인 전극에 위치하는 단계, 및d. A tunnel is located at the drain electrode, and
e. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를e. The electrons reaching the Fermi level of the drain electrode; To
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.
And a graphene single electron transistor.
본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,In one embodiment of the present invention,
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,And an insulating layer provided on the one or more graphenes,
상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층으로 연결되는 하나의 공통 섬 전극을 포함하고,And a common island electrode connected to the drain electrode through a tunnel junction and connected to the at least one graphene through an insulating layer,
상기 하나의 공통 섬 전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,And a barrier adjustment circuit having physical spacing with an upper portion of the one common island electrode and intersecting the circuit of the at least one graphene,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,And an insulating layer provided under the at least one graphene,
상기 절연층의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,In a form including particles having at least one electric charge provided under the insulating layer,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,a. Wherein at least one graphene and at least one charge at the bottom of the at least one graphene is subjected to at least one bending strain due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, Respectively,
b. 하나 이상의 그래핀과 하나의 공통 섬 전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및b. The thickness of the insulating layer provided between at least one graphene and one common island electrode is adjusted to several nanometer levels, and
c. 전자가 섬 전극에 터널하는 단계, 및c. Tunneling the electrons to the island electrode, and
d. 터널이 드레인 전극에 위치하는 단계, 및d. A tunnel is located at the drain electrode, and
e. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를e. The electrons reaching the Fermi level of the drain electrode; To
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.
And a graphene single electron transistor.
본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,In one embodiment of the present invention,
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,And an insulating layer provided on the one or more graphenes,
상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층으로 연결되는 하나의 공통 섬 전극을 포함하고,And a common island electrode connected to the drain electrode through a tunnel junction and connected to the at least one graphene through an insulating layer,
상기 하나의 공통 섬 전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,And a barrier adjustment circuit having physical spacing with an upper portion of the one common island electrode and intersecting the circuit of the at least one graphene,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,And an insulating layer provided under the at least one graphene,
상기 절연층의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,In a form including at least one magnetic particle provided below the insulating layer,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,a. Wherein at least one magnetic particle provided below the at least one graphene comprises at least one graphene and an insulating layer with at least one bending deformation due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene However,
b. 하나 이상의 그래핀과 하나의 공통 섬 전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및b. The thickness of the insulating layer provided between at least one graphene and one common island electrode is adjusted to several nanometer levels, and
c. 전자가 섬 전극에 터널하는 단계, 및c. Tunneling the electrons to the island electrode, and
d. 터널이 드레인 전극에 위치하는 단계, 및d. A tunnel is located at the drain electrode, and
e. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를e. The electrons reaching the Fermi level of the drain electrode; To
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.
And a graphene single electron transistor.
본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,In one embodiment of the present invention,
하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 변형 자유 층과 절연층의 순서로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서, In the form of two electrodes composed of a drain electrode connected to one common island electrode through a tunnel junction and one or more graphenes connected in order of the strain free layer and the insulating layer,
하나 이상의 그래핀의 하단부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,Wherein at least one Piezo material at the lower end of the at least one graphene is provided with at least one graphene and an insulating layer in one or more bending deformations due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene, ,
a. 전자가 섬 전극에 터널하는 단계, 및a. Tunneling the electrons to the island electrode, and
b. 터널이 드레인 전극에 위치하는 단계, 및b. A tunnel is located at the drain electrode, and
c. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를c. The electrons reaching the Fermi level of the drain electrode; To
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.
And a graphene single electron transistor.
본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,In one embodiment of the present invention,
하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 변형 자유 층과 절연층의 순서로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서, In the form of two electrodes composed of a drain electrode connected to one common island electrode through a tunnel junction and one or more graphenes connected in order of the strain free layer and the insulating layer,
하나 이상의 그래핀의 하단부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,Wherein at least one graphene and at least one charge at the lower end of the at least one graphene layer comprises at least one graphene and an insulating layer in at least one bending deformation due to the voltage of the barrier regulating circuit crossing the circuitry of the at least one graphene,
a. 전자가 섬 전극에 터널하는 단계, 및a. Tunneling the electrons to the island electrode, and
b. 터널이 드레인 전극에 위치하는 단계, 및b. A tunnel is located at the drain electrode, and
c. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를c. The electrons reaching the Fermi level of the drain electrode; To
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.
And a graphene single electron transistor.
본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,In one embodiment of the present invention,
하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 변형 자유 층과 절연층의 순서로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서, In the form of two electrodes composed of a drain electrode connected to one common island electrode through a tunnel junction and one or more graphenes connected in order of the strain free layer and the insulating layer,
하나 이상의 그래핀의 하단부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,At least one magnetic particle provided at the lower end of the at least one graphene has at least one graphene and an insulating layer as at least one bending deformation due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene,
a. 전자가 섬 전극에 터널하는 단계, 및a. Tunneling the electrons to the island electrode, and
b. 터널이 드레인 전극에 위치하는 단계, 및b. A tunnel is located at the drain electrode, and
c. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를c. The electrons reaching the Fermi level of the drain electrode; To
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.
And a graphene single electron transistor.
본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,In one embodiment of the present invention,
하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서,In the form of two electrodes composed of a drain electrode connected to a common island electrode through a tunnel junction and one or more graphenes connected to an insulating layer,
하나 이상의 그래핀의 하단부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,Wherein at least one Piezo material at the lower end of the at least one graphene is provided with at least one graphene and an insulating layer in one or more bending deformations due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene, ,
a. 하나 이상의 그래핀과 하나의 공통 섬 전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및a. The thickness of the insulating layer provided between at least one graphene and one common island electrode is adjusted to several nanometer levels, and
b. 전자가 섬 전극에 터널하는 단계, 및b. Tunneling the electrons to the island electrode, and
c. 터널이 드레인 전극에 위치하는 단계, 및c. A tunnel is located at the drain electrode, and
d. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를d. The electrons reaching the Fermi level of the drain electrode; To
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.
And a graphene single electron transistor.
본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,In one embodiment of the present invention,
하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서,In the form of two electrodes composed of a drain electrode connected to a common island electrode through a tunnel junction and one or more graphenes connected to an insulating layer,
하나 이상의 그래핀의 하단부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,Wherein at least one graphene and at least one charge at the lower end of the at least one graphene layer comprises at least one graphene and an insulating layer in at least one bending deformation due to the voltage of the barrier regulating circuit crossing the circuitry of the at least one graphene,
a. 하나 이상의 그래핀과 하나의 공통 섬 전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및a. The thickness of the insulating layer provided between at least one graphene and one common island electrode is adjusted to several nanometer levels, and
b. 전자가 섬 전극에 터널하는 단계, 및b. Tunneling the electrons to the island electrode, and
c. 터널이 드레인 전극에 위치하는 단계, 및c. A tunnel is located at the drain electrode, and
d. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를d. The electrons reaching the Fermi level of the drain electrode; To
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.
And a graphene single electron transistor.
본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,In one embodiment of the present invention,
하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서,In the form of two electrodes composed of a drain electrode connected to a common island electrode through a tunnel junction and one or more graphenes connected to an insulating layer,
하나 이상의 그래핀의 하단부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,At least one magnetic particle provided at the lower end of the at least one graphene has at least one graphene and an insulating layer as at least one bending deformation due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene,
a. 하나 이상의 그래핀과 하나의 공통 섬 전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및a. The thickness of the insulating layer provided between at least one graphene and one common island electrode is adjusted to several nanometer levels, and
b. 전자가 섬 전극에 터널하는 단계, 및b. Tunneling the electrons to the island electrode, and
c. 터널이 드레인 전극에 위치하는 단계, 및c. A tunnel is located at the drain electrode, and
d. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를d. The electrons reaching the Fermi level of the drain electrode; To
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.
And a graphene single electron transistor.
본 발명의 한 실시예에서, 물리적 간격은 절연층을 포함하는 것; 을 특징으로 한다.In one embodiment of the invention, the physical spacing comprises an insulating layer; .
본 발명의 한 실시예에서, 물리적 간격은 에어층을 포함하는 것; 을 특징으로 한다.In one embodiment of the invention, the physical spacing comprises an air layer; .
본 발명의 한 실시예에서, 물리적 간격은 진공층을 포함하는 것; 을 특징으로 한다.In one embodiment of the invention, the physical spacing comprises a vacuum layer; .
본 발명의 한 실시예에서, 섬 전극은 (low self-capacitance)낮은 자체 커패시턴스; 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the island electrode has a low self-capacitance, low self-capacitance; And FIG.
본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 하나 이상의 영률(Young's modulus)로 구비되는 것; 을 특징으로 한다.In one embodiment of the present invention, the at least one bending deformation comprises at least one Young's modulus; .
본 발명의 한 실시예에서, 변형 자유 층은 에어층을 포함하는 것; 을 특징으로 한다.In one embodiment of the invention, the deformable free layer comprises an air layer; .
본 발명의 한 실시예에서, 변형 자유 층은 진공층을 포함하는 것; 을 특징으로 한다.In one embodiment of the present invention, the strain free layer comprises a vacuum layer; .
본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 구비되는 절연층은 낮은 영률(Young's modulus)을 구비하는 절연층; 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the insulating layer provided on one or more graphenes includes an insulating layer having a Young's modulus; And FIG.
본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 구비되는 절연층은 얇은 폴리디메틸실록산(poly(dimethylsiloxane), PDMS)층; 을 구비하는 것을 특징으로 한다.In one embodiment of the invention, the insulating layer on top of the at least one graphene layer comprises a thin layer of poly (dimethylsiloxane) (PDMS); And FIG.
본 발명의 한 실시예에서, 절연층은 낮은 영률(Young's modulus)을 구비하는 절연층; 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the insulating layer comprises an insulating layer having a Young's modulus; And FIG.
본 발명의 한 실시예에서, 절연층은 얇은 폴리디메틸실록산(poly(dimethylsiloxane), PDMS)층; 을 구비하는 것을 특징으로 한다.In one embodiment of the invention, the insulating layer comprises a thin layer of poly (dimethylsiloxane) (PDMS); And FIG.
본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는 전자가 섬 전극에 터널하는 단계 이전에 In one embodiment of the present invention, the graphene single electron transistor is formed prior to the step of tunneling electrons to the island electrode
하나 이상의 그래핀과 섬 전극과의 사이에 구비되는 절연층이 섬 전극과 접하고, 하나 이상의 그래핀과 섬 전극과의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계; 를 더 포함하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.The insulating layer provided between at least one graphene and the island electrode is in contact with the island electrode and the thickness of the insulating layer provided between the at least one graphen and the island electrode is adjusted to several nanometers ; Further comprising a graphene single electron transistor.
본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는 전자가 섬 전극에 터널하는 단계 이전에 In one embodiment of the present invention, the graphene single electron transistor is formed prior to the step of tunneling electrons to the island electrode
하나 이상의 그래핀과 섬 전극과의 사이에 구비되는 수(several) 나노 미터 수준의 절연층이 섬 전극과 접하게 되는 단계; 를 더 포함하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.The several nanometer level insulating layer provided between the at least one graphene and the island electrode is brought into contact with the island electrode; Further comprising a graphene single electron transistor.
본 발명의 한 실시예에서, 본 발명에서 제시되는 하나 이상의 Piezo(피에조)물질은 절연물질층의 식각된 위치에 구비되어 있는 것; 을 특징으로 한다.In one embodiment of the present invention, the at least one Piezo material presented in the present invention is provided in an etched position of a layer of insulating material; .
본 발명의 한 실시예에서, 본 발명에서 제시되는 하나 이상의 전하를갖는입자는 절연물질층의 식각된 위치에 구비되어 있는 것; 을 특징으로 한다.In one embodiment of the present invention, particles having at least one charge presented in the present invention are provided in an etched position of a layer of insulating material; .
본 발명의 한 실시예에서, 본 발명에서 제시되는 하나 이상의 자성입자는 절연물질층의 식각된 위치에 구비되어 있는 것; 을 특징으로 한다.In one embodiment of the invention, the at least one magnetic particle presented in the present invention is provided in an etched position of a layer of insulating material; .
본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는 중앙처리장치(CPU), 메모리, 베터리가 구비되는 전자장치, 전자부품, 전자장치, 로 구성되는 것 중 선택되는 것에 하나 이상 1차원적, 2차원적, 3차원적, 중 선택되는 것으로 하나 이상 구비되는 것; 을 특징으로 한다.In one embodiment of the present invention, the graphene single electron transistor may be one or more one-dimensional, one-dimensional, or one-dimensional, Two or three dimensional, or one or more selected; .
본 발명의 한 실시예에서, 본 발명은 그래핀 단일 전자 트랜지스터를 하나 이상 1차원적, 2차원적, 3차원적, 중 선택되는 것으로 하나 이상 구비하는 것을 특징으로 하는 전자장치를 구비한다.
In one embodiment of the present invention, the present invention comprises an electronic device characterized in that it comprises at least one graphene single electron transistor selected from one or more, one-dimensionally, two-dimensionally, or three-dimensionally.
본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,In one embodiment of the present invention, an electron tunneling graphene transistor comprises:
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 변형 자유 층과 절연층을 포함하고, And a deformation-free layer and an insulating layer provided between the at least one graphene and the drain electrode,
상기 하나 이상의 그래핀의 하부에 구비되는 선택적 식각된 절연물질층을 포함하고, And a selectively etched insulating material layer disposed below the at least one graphene,
상기 하나 이상의 그래핀의 하부 및 절연물질층의 식각된 위치에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고, At least one graphene layer and at least one Piezo material disposed at an etched position of the insulating material layer,
상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,In a form including a barrier regulating circuit provided below the at least one Piezo material and intersecting the circuit of the at least one graphene,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,a. Wherein at least one Piezo material disposed below the one or more graphenes has at least one graphene and an insulating layer as one or more bending deformations due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphen However,
b. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및b. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
c. 드레인 전극에 도달하는 단계; 를c. Reaching the drain electrode; To
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.
And an electron tunneling graphene transistor.
본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,In one embodiment of the present invention, an electron tunneling graphene transistor comprises:
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 변형 자유 층과 절연층을 포함하고, And a deformation-free layer and an insulating layer provided between the at least one graphene and the drain electrode,
상기 드레인전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,And a barrier adjustment circuit having a physical distance from an upper portion of the drain electrode and intersecting the circuit of the at least one graphene,
상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,In the form including particles having at least one charge disposed under the at least one graphene,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,a. Wherein at least one graphene and at least one charge at the bottom of the at least one graphene has at least one graphene and an insulating layer as at least one bending strain due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, ,
b. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및b. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
c. 드레인 전극에 도달하는 단계; 를c. Reaching the drain electrode; To
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.
And an electron tunneling graphene transistor.
본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,In one embodiment of the present invention, an electron tunneling graphene transistor comprises:
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 변형 자유 층과 절연층을 포함하고, And a deformation-free layer and an insulating layer provided between the at least one graphene and the drain electrode,
상기 드레인전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,And a barrier adjustment circuit having a physical distance from an upper portion of the drain electrode and intersecting the circuit of the at least one graphene,
상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,In a form including at least one magnetic particle provided below the at least one graphene,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,a. Wherein at least one magnetic particle provided on the lower portion of the at least one graphene has at least one graphene and an insulating layer as at least one bending deformation due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene,
b. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및b. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
c. 드레인 전극에 도달하는 단계; 를c. Reaching the drain electrode; To
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.
And an electron tunneling graphene transistor.
본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,In one embodiment of the present invention, an electron tunneling graphene transistor comprises:
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층을 포함하고, And an insulating layer provided between the at least one graphene and the drain electrode,
상기 하나 이상의 그래핀의 하부에 구비되는 선택적 식각된 절연물질층을 포함하고, And a selectively etched insulating material layer disposed below the at least one graphene,
상기 하나 이상의 그래핀의 하부 및 절연물질층의 식각된 위치에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고, At least one graphene layer and at least one Piezo material disposed at an etched position of the insulating material layer,
상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,In a form including a barrier regulating circuit provided below the at least one Piezo material and intersecting the circuit of the at least one graphene,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,a. Wherein at least one Piezo material disposed below the one or more graphenes has at least one graphene and an insulating layer as one or more bending deformations due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphen However,
b. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및b. The thickness of the insulating layer provided between the at least one graphene and the drain electrode is adjusted to several nanometers; and
c. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및c. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
d. 드레인 전극에 도달하는 단계; 를d. Reaching the drain electrode; To
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.
And an electron tunneling graphene transistor.
본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,In one embodiment of the present invention, an electron tunneling graphene transistor comprises:
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층을 포함하고, And an insulating layer provided between the at least one graphene and the drain electrode,
상기 절연층의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,And a barrier adjustment circuit having physical spacing from the top of the insulating layer and intersecting the circuit of the at least one graphene,
상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,In the form including particles having at least one charge disposed under the at least one graphene,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,a. Wherein at least one graphene and at least one charge at the bottom of the at least one graphene has at least one graphene and an insulating layer as at least one bending strain due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, ,
b. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및b. The thickness of the insulating layer provided between the at least one graphene and the drain electrode is adjusted to several nanometers; and
c. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및c. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
d. 드레인 전극에 도달하는 단계; 를d. Reaching the drain electrode; To
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.
And an electron tunneling graphene transistor.
본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,In one embodiment of the present invention, an electron tunneling graphene transistor comprises:
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층을 포함하고, And an insulating layer provided between the at least one graphene and the drain electrode,
상기 드레인전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,And a barrier adjustment circuit having a physical distance from an upper portion of the drain electrode and intersecting the circuit of the at least one graphene,
상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,In the form including particles having at least one charge disposed under the at least one graphene,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,a. Wherein at least one graphene and at least one charge at the bottom of the at least one graphene has at least one graphene and an insulating layer as at least one bending strain due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, ,
b. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및b. The thickness of the insulating layer provided between the at least one graphene and the drain electrode is adjusted to several nanometers; and
c. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및c. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
d. 드레인 전극에 도달하는 단계; 를d. Reaching the drain electrode; To
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.
And an electron tunneling graphene transistor.
본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,In one embodiment of the present invention, an electron tunneling graphene transistor comprises:
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층을 포함하고, And an insulating layer provided between the at least one graphene and the drain electrode,
상기 절연층의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,And a barrier adjustment circuit having physical spacing from the top of the insulating layer and intersecting the circuit of the at least one graphene,
상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,In a form including at least one magnetic particle provided below the at least one graphene,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,a. Wherein at least one magnetic particle provided on the lower portion of the at least one graphene has at least one graphene and an insulating layer as at least one bending deformation due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene,
b. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및b. The thickness of the insulating layer provided between the at least one graphene and the drain electrode is adjusted to several nanometers; and
c. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및c. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
d. 드레인 전극에 도달하는 단계; 를d. Reaching the drain electrode; To
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.
And an electron tunneling graphene transistor.
본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,In one embodiment of the present invention, an electron tunneling graphene transistor comprises:
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층을 포함하고, And an insulating layer provided between the at least one graphene and the drain electrode,
상기 드레인전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,And a barrier adjustment circuit having a physical distance from an upper portion of the drain electrode and intersecting the circuit of the at least one graphene,
상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,In a form including at least one magnetic particle provided below the at least one graphene,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,a. Wherein at least one magnetic particle provided on the lower portion of the at least one graphene has at least one graphene and an insulating layer as at least one bending deformation due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene,
b. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및b. The thickness of the insulating layer provided between the at least one graphene and the drain electrode is adjusted to several nanometers; and
c. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및c. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
d. 드레인 전극에 도달하는 단계; 를d. Reaching the drain electrode; To
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.
And an electron tunneling graphene transistor.
본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,In one embodiment of the present invention, an electron tunneling graphene transistor comprises:
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 변형 자유 층과 절연층을 포함하고, And a deformation-free layer and an insulating layer provided between the at least one graphene and the drain electrode,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,And an insulating layer provided under the at least one graphene,
상기 절연층의 하부에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고,And at least one Piezo material disposed under the insulating layer,
상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,In a form including a barrier regulating circuit provided below the at least one Piezo material and intersecting the circuit of the at least one graphene,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,a. Wherein at least one Piezo material disposed on the bottom of the at least one graphene is subjected to at least one bending of the insulating layer and at least one graphene and insulating layer due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene, And,
b. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및b. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
c. 드레인 전극에 도달하는 단계; 를c. Reaching the drain electrode; To
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.
And an electron tunneling graphene transistor.
본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,In one embodiment of the present invention, an electron tunneling graphene transistor comprises:
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 변형 자유 층과 절연층을 포함하고, And a deformation-free layer and an insulating layer provided between the at least one graphene and the drain electrode,
상기 드레인전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,And a barrier adjustment circuit having a physical distance from an upper portion of the drain electrode and intersecting the circuit of the at least one graphene,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,And an insulating layer provided under the at least one graphene,
상기 절연층의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,In a form including particles having at least one electric charge provided under the insulating layer,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,a. Wherein at least one graphene and at least one charge at the bottom of the at least one graphene is subjected to at least one bending strain due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, Respectively,
b. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및b. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
c. 드레인 전극에 도달하는 단계; 를c. Reaching the drain electrode; To
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.
And an electron tunneling graphene transistor.
본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,In one embodiment of the present invention, an electron tunneling graphene transistor comprises:
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 변형 자유 층과 절연층을 포함하고, And a deformation-free layer and an insulating layer provided between the at least one graphene and the drain electrode,
상기 드레인전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,And a barrier adjustment circuit having a physical distance from an upper portion of the drain electrode and intersecting the circuit of the at least one graphene,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,And an insulating layer provided under the at least one graphene,
상기 절연층의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,In a form including at least one magnetic particle provided below the insulating layer,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,a. Wherein at least one magnetic particle provided below the at least one graphene comprises at least one graphene and an insulating layer with at least one bending deformation due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene However,
b. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및b. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
c. 드레인 전극에 도달하는 단계; 를c. Reaching the drain electrode; To
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.
And an electron tunneling graphene transistor.
본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,In one embodiment of the present invention, an electron tunneling graphene transistor comprises:
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층을 포함하고, And an insulating layer provided between the at least one graphene and the drain electrode,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,And an insulating layer provided under the at least one graphene,
상기 절연층의 하부에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고,And at least one Piezo material disposed under the insulating layer,
상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,In a form including a barrier regulating circuit provided below the at least one Piezo material and intersecting the circuit of the at least one graphene,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,a. Wherein at least one Piezo material disposed on the bottom of the at least one graphene is subjected to at least one bending of the insulating layer and at least one graphene and insulating layer due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene, And,
b. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및b. The thickness of the insulating layer provided between the at least one graphene and the drain electrode is adjusted to several nanometers; and
c. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및c. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
d. 드레인 전극에 도달하는 단계; 를d. Reaching the drain electrode; To
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.
And an electron tunneling graphene transistor.
본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,In one embodiment of the present invention, an electron tunneling graphene transistor comprises:
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층을 포함하고, And an insulating layer provided between the at least one graphene and the drain electrode,
상기 절연층의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,And a barrier adjustment circuit having physical spacing from the top of the insulating layer and intersecting the circuit of the at least one graphene,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,And an insulating layer provided under the at least one graphene,
상기 절연층의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,In a form including particles having at least one electric charge provided under the insulating layer,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,a. Wherein at least one graphene and at least one charge at the bottom of the at least one graphene is subjected to at least one bending strain due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, Respectively,
b. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및b. The thickness of the insulating layer provided between the at least one graphene and the drain electrode is adjusted to several nanometers; and
c. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및c. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
d. 드레인 전극에 도달하는 단계; 를d. Reaching the drain electrode; To
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.
And an electron tunneling graphene transistor.
본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,In one embodiment of the present invention, an electron tunneling graphene transistor comprises:
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층을 포함하고, And an insulating layer provided between the at least one graphene and the drain electrode,
상기 드레인전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,And a barrier adjustment circuit having a physical distance from an upper portion of the drain electrode and intersecting the circuit of the at least one graphene,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,And an insulating layer provided under the at least one graphene,
상기 절연층의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,In a form including particles having at least one electric charge provided under the insulating layer,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,a. Wherein at least one graphene and at least one charge at the bottom of the at least one graphene is subjected to at least one bending strain due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, Respectively,
b. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및b. The thickness of the insulating layer provided between the at least one graphene and the drain electrode is adjusted to several nanometers; and
c. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및c. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
d. 드레인 전극에 도달하는 단계; 를d. Reaching the drain electrode; To
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.
And an electron tunneling graphene transistor.
본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,In one embodiment of the present invention, an electron tunneling graphene transistor comprises:
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층을 포함하고, And an insulating layer provided between the at least one graphene and the drain electrode,
상기 절연층의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,And a barrier adjustment circuit having physical spacing from the top of the insulating layer and intersecting the circuit of the at least one graphene,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,And an insulating layer provided under the at least one graphene,
상기 절연층의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,In a form including at least one magnetic particle provided below the insulating layer,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,a. Wherein at least one magnetic particle provided below the at least one graphene comprises at least one graphene and an insulating layer with at least one bending deformation due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene However,
b. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및b. The thickness of the insulating layer provided between the at least one graphene and the drain electrode is adjusted to several nanometers; and
c. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및c. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
d. 드레인 전극에 도달하는 단계; 를d. Reaching the drain electrode; To
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.
And an electron tunneling graphene transistor.
본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,In one embodiment of the present invention, an electron tunneling graphene transistor comprises:
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층을 포함하고, And an insulating layer provided between the at least one graphene and the drain electrode,
상기 드레인전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,And a barrier adjustment circuit having a physical distance from an upper portion of the drain electrode and intersecting the circuit of the at least one graphene,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,And an insulating layer provided under the at least one graphene,
상기 절연층의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,In a form including at least one magnetic particle provided below the insulating layer,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,a. Wherein at least one magnetic particle provided below the at least one graphene comprises at least one graphene and an insulating layer with at least one bending deformation due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene However,
b. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및b. The thickness of the insulating layer provided between the at least one graphene and the drain electrode is adjusted to several nanometers; and
c. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및c. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
d. 드레인 전극에 도달하는 단계; 를d. Reaching the drain electrode; To
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.
And an electron tunneling graphene transistor.
본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,In one embodiment of the present invention, an electron tunneling graphene transistor comprises:
하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 변형 자유 층과 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하단부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,At least one Piezo material disposed on the lower end of the at least one graphene in the form of at least one graphene and drain electrode having a non-coplanar plane and a deformable free layer and an insulating layer in between, At least one graphene and an insulating layer are provided in at least one bending deformation due to the voltage of the barrier adjusting circuit intersecting the circuit of the pin,
a. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및a. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
b. 드레인 전극에 도달하는 단계; 를b. Reaching the drain electrode; To
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.
And an electron tunneling graphene transistor.
본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,In one embodiment of the present invention, an electron tunneling graphene transistor comprises:
하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 변형 자유 층과 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하단부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,In the form of one or more graphene and drain electrodes having a non-coplanar plane and a strained free layer and an insulating layer therebetween, particles having at least one charge at the lower end of the at least one graphene, One or more graphenes and an insulating layer are provided in at least one bending deformation due to the voltage of the barrier adjusting circuit intersecting the circuit of FIG.
a. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및a. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
b. 드레인 전극에 도달하는 단계; 를b. Reaching the drain electrode; To
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.
And an electron tunneling graphene transistor.
본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,In one embodiment of the present invention, an electron tunneling graphene transistor comprises:
하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 변형 자유 층과 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하단부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,Wherein at least one graphene and a drain electrode have non-coplanar planes and a deformable free layer and an insulating layer therebetween, wherein at least one magnetic particle provided at the lower end of the at least one graphene, At least one graphene and an insulating layer are provided in at least one bending deformation,
a. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및a. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
b. 드레인 전극에 도달하는 단계; 를b. Reaching the drain electrode; To
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.
And an electron tunneling graphene transistor.
본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,In one embodiment of the present invention, an electron tunneling graphene transistor comprises:
하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하단부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,Wherein at least one graphene and / or drain electrode has a non-coplanar plane and an insulating layer therebetween, at least one Piezo material provided at the lower end of the at least one graphene, Due to the voltage of the intersecting barrier regulating circuit, at least one graphene and an insulating layer are provided with at least one bending deformation,
a. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및a. The thickness of the insulating layer provided between the at least one graphene and the drain electrode is adjusted to several nanometers; and
b. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및b. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
c. 드레인 전극에 도달하는 단계; 를c. Reaching the drain electrode; To
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.
And an electron tunneling graphene transistor.
본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,In one embodiment of the present invention, an electron tunneling graphene transistor comprises:
하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하단부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,In which one or more graphene and drain electrodes have non-coplanar planes and an insulating layer therebetween, particles having at least one charge at the lower end of the at least one graphene are crossed with the circuit of the at least one graphene One or more graphenes and an insulating layer are provided in at least one bending deformation due to the voltage of the barrier adjusting circuit,
a. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및a. The thickness of the insulating layer provided between the at least one graphene and the drain electrode is adjusted to several nanometers; and
b. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및b. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
c. 드레인 전극에 도달하는 단계; 를c. Reaching the drain electrode; To
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.
And an electron tunneling graphene transistor.
본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,In one embodiment of the present invention, an electron tunneling graphene transistor comprises:
하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하단부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,Wherein at least one graphene and a drain electrode have non-coplanar surfaces and an insulating layer therebetween, at least one magnetic particle provided at the lower end of the at least one graphene has a barrier crossing the circuit of the at least one graphene Due to the voltage of the tuning circuit, one or more graphenes and an insulating layer are provided in at least one bending deformation,
a. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및a. The thickness of the insulating layer provided between the at least one graphene and the drain electrode is adjusted to several nanometers; and
b. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및b. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
c. 드레인 전극에 도달하는 단계; 를c. Reaching the drain electrode; To
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.
And an electron tunneling graphene transistor.
본 발명의 한 실시예에서, 물리적 간격은 절연층을 포함하는 것; 을 특징으로 한다.In one embodiment of the invention, the physical spacing comprises an insulating layer; .
본 발명의 한 실시예에서, 물리적 간격은 에어층을 포함하는 것; 을 특징으로 한다.In one embodiment of the invention, the physical spacing comprises an air layer; .
본 발명의 한 실시예에서, 물리적 간격은 진공층을 포함하는 것; 을 특징으로 한다.In one embodiment of the invention, the physical spacing comprises a vacuum layer; .
본 발명의 한 실시예에서, 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층은 낮은 영률(Young's modulus)을 구비하는 얇은 절연층; 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the insulating layer provided between the at least one graphene and the drain electrode includes a thin insulating layer having a Young's modulus; And FIG.
본 발명의 한 실시예에서, 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층은 얇은 폴리디메틸실록산(poly(dimethylsiloxane), PDMS)층; 을 구비하는 것을 특징으로 한다.In one embodiment of the invention, the insulating layer provided between the at least one graphene and the drain electrode comprises a thin layer of poly (dimethylsiloxane) (PDMS); And FIG.
본 발명의 한 실시예에서, 절연층은 낮은 영률(Young's modulus)을 구비하는 얇은 절연층; 을 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the insulating layer comprises a thin insulating layer having a low Young's modulus; And FIG.
본 발명의 한 실시예에서, 절연층은 얇은 폴리디메틸실록산(poly(dimethylsiloxane), PDMS)층; 을 구비하는 것을 특징으로 한다.In one embodiment of the invention, the insulating layer comprises a thin layer of poly (dimethylsiloxane) (PDMS); And FIG.
본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 하나 이상의 영률(Young's modulus)로 구비되는 것; 을 특징으로 한다.In one embodiment of the present invention, the at least one bending deformation comprises at least one Young's modulus; .
본 발명의 한 실시예에서, 변형 자유 층은 에어층을 포함하는 것; 을 특징으로 한다.In one embodiment of the invention, the deformable free layer comprises an air layer; .
본 발명의 한 실시예에서, 변형 자유 층은 진공층을 포함하는 것; 을 특징으로 한다.In one embodiment of the present invention, the strain free layer comprises a vacuum layer; .
본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계 이전에 In one embodiment of the present invention, an electron tunneling graphene transistor is fabricated prior to the step of passing through a tunnel of insulating layers in which one electron is provided between one or more graphene and drain electrodes
하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층이 드레인전극과 접하고, 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계; 를 더 포함하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.The insulating layer provided between the at least one graphene and the drain electrode is in contact with the drain electrode and the thickness of the insulating layer provided between the at least one graphene and the drain electrode is adjusted to several nanometers; And an electron tunneling graphene transistor.
본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계 이전에 In one embodiment of the present invention, an electron tunneling graphene transistor is fabricated prior to the step of passing through a tunnel of insulating layers in which one electron is provided between one or more graphene and drain electrodes
하나 이상의 그래핀과 드레인전극의 사이에 구비되는 수(several) 나노 미터 수준의 절연층이 드레인전극과 접하게 되는 단계; 를 더 포함하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.The several nanometer level insulating layer provided between the at least one graphene and the drain electrode is brought into contact with the drain electrode; And an electron tunneling graphene transistor.
본 발명의 한 실시예에서, 본 발명에서 제시되는 하나 이상의 Piezo(피에조)물질은 절연물질층의 식각된 위치에 구비되어 있는 것; 을 특징으로 한다.In one embodiment of the present invention, the at least one Piezo material presented in the present invention is provided in an etched position of a layer of insulating material; .
본 발명의 한 실시예에서, 본 발명에서 제시되는 하나 이상의 전하를갖는입자는 절연물질층의 식각된 위치에 구비되어 있는 것; 을 특징으로 한다.In one embodiment of the present invention, particles having at least one charge presented in the present invention are provided in an etched position of a layer of insulating material; .
본 발명의 한 실시예에서, 본 발명에서 제시되는 하나 이상의 자성입자는 절연물질층의 식각된 위치에 구비되어 있는 것; 을 특징으로 한다.In one embodiment of the invention, the at least one magnetic particle presented in the present invention is provided in an etched position of a layer of insulating material; .
본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는 중앙처리장치(CPU), 메모리, 베터리가 구비되는 전자장치, 전자부품, 전자장치, 로 구성되는 것 중 선택되는 것에 하나 이상 1차원적, 2차원적, 3차원적, 중 선택되는 것으로 하나 이상 구비되는 것; 을 특징으로 한다.In one embodiment of the invention, the electron tunneling graphene transistor is one or more one-dimensional, one-dimensional, or one-dimensional, Two or three dimensional, or one or more selected; .
본 발명의 한 실시예에서, 본 발명은 전자 터널링 그래핀 트랜지스터를 하나 이상 1차원적, 2차원적, 3차원적, 중 선택되는 것으로 하나 이상 구비하는 것을 특징으로 하는 전자장치를 구비한다.
In one embodiment of the present invention, the present invention includes an electronic device characterized in that the electron tunneling graphene transistor is provided with one or more one-dimensional, two-dimensional, three-dimensional, or one or more selected.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,In one embodiment of the present invention, a transistor having on / off of electricity with one or more bending deformation of graphene,
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀의 하부에 구비되는 선택적 식각된 절연물질층을 포함하고, And a selectively etched insulating material layer disposed below the at least one graphene,
상기 하나 이상의 그래핀의 하부 및 절연물질층의 식각된 위치에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고, At least one graphene layer and at least one Piezo material disposed at an etched position of the insulating material layer,
상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,In a form including a barrier regulating circuit provided below the at least one Piezo material and intersecting the circuit of the at least one graphene,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, a. Wherein at least one piezoelectric material disposed below the at least one graphene is provided with at least one graphene in one or more bending deformations due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, On / Off '
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 b. Providing at least one bending deformation of one or more graphenes between the at least one graphene and the drain electrode to control electrical on / off; of
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.
The graphene has a bending deformation of at least one of the graphene grains.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,In one embodiment of the present invention, a transistor having on / off of electricity with one or more bending deformation of graphene,
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,And a barrier adjustment circuit having physical spacing with the top of the at least one graphene and intersecting the circuit of the at least one graphene,
상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,In the form including particles having at least one charge disposed under the at least one graphene,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, a. Wherein at least one graphene is provided with at least one bending strain due to the voltage of the barrier regulating circuit which intersects the circuit of the at least one graphene, Adjust On / Off,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 b. Providing at least one bending deformation of one or more graphenes between the at least one graphene and the drain electrode to control electrical on / off; of
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.
The graphene has a bending deformation of at least one of the graphene grains.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,In one embodiment of the present invention, a transistor having on / off of electricity with one or more bending deformation of graphene,
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,And a barrier adjustment circuit having physical spacing with the top of the at least one graphene and intersecting the circuit of the at least one graphene,
상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,In a form including at least one magnetic particle provided below the at least one graphene,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, a. One or more magnetic grains provided on the lower portion of the at least one graphene may have at least one graphene as one or more bending deformation owing to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene, Off,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 b. Providing at least one bending deformation of one or more graphenes between the at least one graphene and the drain electrode to control electrical on / off; of
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.
The graphene has a bending deformation of at least one of the graphene grains.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,In one embodiment of the present invention, a transistor having on / off of electricity with one or more bending deformation of graphene,
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,In a form including a barrier adjustment circuit having physical spacing from the top of the at least one graphene and intersecting the circuit of the at least one graphene,
a. 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,a. Due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, an electrostatic attraction may be induced in one or more graphenes provided at the bottom of the barrier regulating circuit so that one or more graphenes are provided with at least one bending deformation To control the electricity on / off,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을b. Providing at least one bending deformation of one or more graphenes between the at least one graphene and the drain electrode to control electrical on / off; of
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.
The graphene has a bending deformation of at least one of the graphene grains.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,In one embodiment of the present invention, a transistor having on / off of electricity with one or more bending deformation of graphene,
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,And an insulating layer provided under the at least one graphene,
상기 절연층의 하부에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고,And at least one Piezo material disposed under the insulating layer,
상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,In a form including a barrier regulating circuit provided below the at least one Piezo material and intersecting the circuit of the at least one graphene,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, a. Wherein at least one Piezo material disposed below the at least one graphene has at least one bending deformation of the insulating layer and at least one graphene due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene , Turn on / off electricity,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 b. Adjusting the height of the Fermi level of one or more graphenes between the at least one graphene and the drain electrode to adjust the electrical On / Off; of
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.
The graphene has a bending deformation of at least one of the graphene grains.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,In one embodiment of the present invention, a transistor having on / off of electricity with one or more bending deformation of graphene,
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,And a barrier adjustment circuit having physical spacing with the top of the at least one graphene and intersecting the circuit of the at least one graphene,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,And an insulating layer provided under the at least one graphene,
상기 절연층의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,In a form including particles having at least one electric charge provided under the insulating layer,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, a. Wherein at least one graphene is provided with at least one bending strain due to the voltage of the barrier regulating circuit in which the particles having at least one charge provided at the lower portion of the at least one graphen cross the circuit of the at least one graphen, Adjust the electricity on / off,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 b. Adjusting the height of the Fermi level of one or more graphenes between the at least one graphene and the drain electrode to adjust the electrical On / Off; of
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.
The graphene has a bending deformation of at least one of the graphene grains.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,In one embodiment of the present invention, a transistor having on / off of electricity with one or more bending deformation of graphene,
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,And a barrier adjustment circuit having physical spacing with the top of the at least one graphene and intersecting the circuit of the at least one graphene,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,And an insulating layer provided under the at least one graphene,
상기 절연층의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,In a form including at least one magnetic particle provided below the insulating layer,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, a. Wherein at least one magnetic particle provided at the bottom of the at least one graphene comprises at least one bending deformation of the insulating layer and at least one graphene due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, Adjust On / Off,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 b. Adjusting the height of the Fermi level of one or more graphenes between the at least one graphene and the drain electrode to adjust the electrical On / Off; of
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.
The graphene has a bending deformation of at least one of the graphene grains.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,In one embodiment of the present invention, a transistor having on / off of electricity with one or more bending deformation of graphene,
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,And an insulating layer provided under the at least one graphene,
상기 절연층의 하부에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고,And at least one Piezo material disposed under the insulating layer,
상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,In a form including a barrier regulating circuit provided below the at least one Piezo material and intersecting the circuit of the at least one graphene,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, a. Wherein at least one Piezo material disposed below the at least one graphene has at least one bending deformation of the insulating layer and at least one graphene due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene , Turn on / off electricity,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 b. Providing at least one bending deformation of one or more graphenes between the at least one graphene and the drain electrode to control electrical on / off; of
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.
The graphene has a bending deformation of at least one of the graphene grains.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,In one embodiment of the present invention, a transistor having on / off of electricity with one or more bending deformation of graphene,
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,And a barrier adjustment circuit having physical spacing with the top of the at least one graphene and intersecting the circuit of the at least one graphene,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,And an insulating layer provided under the at least one graphene,
상기 절연층의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,In a form including particles having at least one electric charge provided under the insulating layer,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, a. Wherein at least one graphene is provided with at least one bending strain due to the voltage of the barrier regulating circuit in which the particles having at least one charge provided at the lower portion of the at least one graphen cross the circuit of the at least one graphen, Adjust the electricity on / off,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을b. Providing at least one bending deformation of one or more graphenes between the at least one graphene and the drain electrode to control electrical on / off; of
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.
The graphene has a bending deformation of at least one of the graphene grains.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,In one embodiment of the present invention, a transistor having on / off of electricity with one or more bending deformation of graphene,
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,And a barrier adjustment circuit having physical spacing with the top of the at least one graphene and intersecting the circuit of the at least one graphene,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,And an insulating layer provided under the at least one graphene,
상기 절연층의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,In a form including at least one magnetic particle provided below the insulating layer,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, a. Wherein at least one magnetic particle provided at the bottom of the at least one graphene comprises at least one bending deformation of the insulating layer and at least one graphene due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, Adjust On / Off,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을b. Providing at least one bending deformation of one or more graphenes between the at least one graphene and the drain electrode to control electrical on / off; of
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.
The graphene has a bending deformation of at least one of the graphene grains.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,In one embodiment of the present invention, a transistor having on / off of electricity with one or more bending deformation of graphene,
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀의 상부에 구비되는 낮은 영률(Young's modulus)을 구비하는 층을 포함하고,And a layer having a Young's modulus at the top of the at least one graphene,
상기 하나 이상의 그래핀의 하부에 구비되는 선택적 식각된 절연물질층을 포함하고, And a selectively etched insulating material layer disposed below the at least one graphene,
상기 하나 이상의 그래핀의 하부 및 절연물질층의 식각된 위치에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고, At least one graphene layer and at least one Piezo material disposed at an etched position of the insulating material layer,
상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,In a form including a barrier regulating circuit provided below the at least one Piezo material and intersecting the circuit of the at least one graphene,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 낮은 영률(Young's modulus)을 구비하는 층을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, a. Wherein at least one Piezo material on the bottom of the at least one graphene layer comprises at least one graphene and a layer having a Young's modulus due to the voltage of the barrier tuning circuit crossing the circuit of the at least one graphene, Is provided with at least one bending deformation to control the electric on / off,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 b. Adjusting the height of the Fermi level of one or more graphenes between the at least one graphene and the drain electrode to adjust the electrical On / Off; of
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.
The graphene has a bending deformation of at least one of the graphene grains.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,In one embodiment of the present invention, a transistor having on / off of electricity with one or more bending deformation of graphene,
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀의 상부에 구비되는 낮은 영률(Young's modulus)을 구비하는 층을 포함하고,And a layer having a Young's modulus at the top of the at least one graphene,
상기 낮은 영률(Young's modulus)을 구비하는 층의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,And a barrier adjustment circuit having physical spacing from the top of the layer having the Young's modulus and intersecting the circuit of the at least one graphene,
상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,In the form including particles having at least one charge disposed under the at least one graphene,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 낮은 영률(Young's modulus)을 구비하는 층을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, a. Wherein the particles having at least one charge provided at the bottom of the at least one graphene are separated by at least one graphene and a layer having a Young's modulus due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, And at least one bending deformation is provided to adjust the on / off of electricity,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 b. Adjusting the height of the Fermi level of one or more graphenes between the at least one graphene and the drain electrode to adjust the electrical On / Off; of
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.
The graphene has a bending deformation of at least one of the graphene grains.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,In one embodiment of the present invention, a transistor having on / off of electricity with one or more bending deformation of graphene,
소오스전극:Source electrode:
드레인전극: 및Drain electrode: and
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
상기 하나 이상의 그래핀의 상부에 구비되는 낮은 영률(Young's modulus)을 구비하는 층을 포함하고,And a layer having a Young's modulus at the top of the at least one graphene,
상기 낮은 영률(Young's modulus)을 구비하는 층의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,And a barrier adjustment circuit having physical spacing from the top of the layer having the Young's modulus and intersecting the circuit of the at least one graphene,
상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,In a form including at least one magnetic particle provided below the at least one graphene,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 낮은 영률(Young's modulus)을 구비하는 층을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, a. Wherein at least one magnetic particle provided at the lower portion of the at least one graphene layer comprises at least one graphene layer and a layer having a Young's modulus due to the voltage of the barrier regulating circuit crossing the circuitry of the at least one graphene layer, Bending deformation to adjust the electric on / off,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 b. Adjusting the height of the Fermi level of one or more graphenes between the at least one graphene and the drain electrode to adjust the electrical On / Off; of
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.
The graphene has a bending deformation of at least one of the graphene grains.
본 발명의 한 실시예에서, 물리적 간격은 절연층을 포함하는 것; 을 특징으로 한다.In one embodiment of the invention, the physical spacing comprises an insulating layer; .
본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀의 상부에 Air층(에어층); 이 구비되는 것을 특징으로 한다.In one embodiment of the present invention, the present invention provides an air layer (air layer) on top of one or more graphenes; Is provided.
본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀의 상부에 진공층; 이 구비되는 것을 특징으로 한다.In one embodiment of the present invention, the present invention provides a vacuum deposition apparatus comprising: a vacuum layer on top of at least one graphene; Is provided.
본 발명의 한 실시예에서, 본 발명은 낮은 영률(Young's modulus)을 구비하는 층의 상부에 Air층(에어층); 이 구비되는 것을 특징으로 한다.In one embodiment of the present invention, the present invention provides an air layer (air layer) on top of a layer having a low Young's modulus; Is provided.
본 발명의 한 실시예에서, 본 발명은 낮은 영률(Young's modulus)을 구비하는 층의 상부에 진공층; 이 구비되는 것을 특징으로 한다.In one embodiment of the present invention, the present invention provides a semiconductor device comprising a vacuum layer on top of a layer having a low Young's modulus; Is provided.
본 발명의 한 실시예에서, 낮은 영률(Young's modulus)을 구비하는 층은 얇은 폴리디메틸실록산(poly(dimethylsiloxane), PDMS)층; 을 구비하는 것을 특징으로 한다.In one embodiment of the invention, the layer with a low Young's modulus comprises a thin layer of poly (dimethylsiloxane) (PDMS); And FIG.
본 발명의 한 실시예에서, 본 발명에서 제시되는 하나 이상의 Piezo(피에조)물질은 절연물질층의 식각된 위치에 구비되어 있는 것; 을 특징으로 한다.In one embodiment of the present invention, the at least one Piezo material presented in the present invention is provided in an etched position of a layer of insulating material; .
본 발명의 한 실시예에서, 본 발명에서 제시되는 하나 이상의 전하를갖는입자는 절연물질층의 식각된 위치에 구비되어 있는 것; 을 특징으로 한다.In one embodiment of the present invention, particles having at least one charge presented in the present invention are provided in an etched position of a layer of insulating material; .
본 발명의 한 실시예에서, 본 발명에서 제시되는 하나 이상의 자성입자는 절연물질층의 식각된 위치에 구비되어 있는 것; 을 특징으로 한다.In one embodiment of the invention, the at least one magnetic particle presented in the present invention is provided in an etched position of a layer of insulating material; .
본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 하나 이상의 영률(Young's modulus)로 구비되는 것; 을 특징으로 한다.In one embodiment of the present invention, the at least one bending deformation comprises at least one Young's modulus; .
본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 하나 이상의 그래핀이 드레인전극과 하나 이상 물리적으로 접촉하되, 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계; 를 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the at least one bending deformation comprises at least one graphene being in physical contact with at least one drain electrode, the electrons moving from the at least one graphene to the drain electrode; And a control unit.
본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 하나 이상의 그래핀이 드레인전극과 하나 이상 물리적으로 접촉하지 않되, 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계; 를 구비하는 것을 특징으로 한다.In one embodiment of the invention, the at least one bending deformation comprises the steps of: one or more graphenes not physically contacting at least one physical contact with the drain electrode, but the electrons moving from the at least one graphene to the drain electrode; And a control unit.
본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 하나 이상의 그래핀의 하나 이상의 평면밖 변위<u>를 구비하는 형태; 를 구비하는 것을 특징으로 한다.In one embodiment of the present invention, the at least one bending deformation includes a shape having at least one out-of-plane displacement < u > of one or more graphenes; And a control unit.
본 발명의 한 실시예에서, 굽힘변형은 곡률을 구비하는 것; 을 특징으로 한다.In one embodiment of the invention, the bending deformation comprises a curvature; .
본 발명의 한 실시예에서, 하나 이상의 굽힘변형은 하나 이상의 공간적인 변형을 구비하는 것; 을 특징으로 한다.In one embodiment of the invention, the at least one bending deformation comprises at least one spatial deformation; .
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는 중앙처리장치(CPU), 메모리, 베터리가 구비되는 전자장치, 전자부품, 전자장치, 로 구성되는 것 중 선택되는 것에 하나 이상 1차원적, 2차원적, 3차원적, 중 선택되는 것으로 하나 이상 구비되는 것; 을 특징으로 한다.In one embodiment of the present invention, a transistor having on / off control of electricity with at least one bending deformation of graphene may be used as a central processing unit (CPU), a memory, an electronic device provided with a battery, One or more one-dimensional, two-dimensional, or three-dimensional selected from one or more selected from the group consisting of: .
본 발명의 한 실시예에서, 본 발명은 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 하나 이상 1차원적, 2차원적, 3차원적, 중 선택되는 것으로 하나 이상 구비하는 것을 특징으로 하는 전자장치를 구비한다.In one embodiment of the present invention, the present invention relates to a method of controlling a transistor that has one or more bending deformation of graphene to control the on / off state of the electricity by one or more one-dimensional, two-dimensional, Or more.
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본 발명의 한 실시예에서, 본 발명의 트랜지스터는 다양한 형태를 구비할 수 있으나, 기본적으로 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여 전기의 On/Off를 조절하는 것이다.
In one embodiment of the present invention, the transistor of the present invention may have various shapes, but basically, one or more graphenes are provided with at least one bending deformation to control electricity on / off.
저온 기판 직성장 그래핀의 제조방법을 구비하여 제조하는 트랜지스터A transistor fabricated by a method for manufacturing a low-temperature substrate straight-grown graphene
종래에 그래핀을 성장시키는 방법 중 가장 많이 이용하는 촉매금속을 사용하는 그래핀 성장 방법은 일단 그래핀이 형성되어 버리면, 촉매의 금속은 그래핀과 기판사이에 끼워지게 되기 때문에, 금속의 제거에는, 많은 노력이 필요하며, 완전한 제거도 쉽지가 않다. 또한, 그래핀을 전사로 구비하는 것은 그래핀을 전사할 때 결함이 생기기도 쉽다. 따라서, 기판상에 촉매 금속을 남기지 않고, 직접 기판의 표면에 접하는 그래핀을 제조하는 기술이 필요하다. 더하여, CMOS 프로세스에 열버짓문제를 발생하지 않아야 하기에 CMOS 프로세스가 형성될 수 있는 온도인 저온에서 그래핀을 성장(구비)할 기술이 필요했다.The graphene growth method using the catalyst metal, which is the most widely used method for growing graphene, is a method in which graphenes are once formed, the metal of the catalyst is sandwiched between the graphene and the substrate, Much effort is needed, and complete removal is not easy. In addition, the provision of graphene as a transfer facilitates defects when transferring graphene. Therefore, there is a need for a technique for manufacturing graphene that directly contacts the surface of a substrate without leaving a catalyst metal on the substrate. In addition, there is a need for a technique to grow graphene at low temperature, which is the temperature at which a CMOS process can be formed, since no thermal budget problem should occur in the CMOS process.
따라서, 본 발명의 한 실시예에서, 저온 기판 직성장 그래핀의 제조방법은, Thus, in one embodiment of the present invention, a method of making low temperature substrate straight-
(1). 기판상에 금속층 구비(또는 증착) 그 이후, (One). (Or deposition) of a metal layer on a substrate,
(2). 500℃ 이하의 온도에서 탄소-포함 가스 및 에칭 가스를 공급하고 유도결합플라즈마 화학기상증착(Inductively Coupled Plasma-Chemical Vapor Deposition; ICP-CVD)을 수행하되, (2). A carbon-containing gas and an etching gas are supplied at a temperature of 500 ° C or lower and inductively coupled plasma-chemical vapor deposition (ICP-CVD) is performed,
(3). 상기 탄소-포함 가스 공급에서 금속의 에칭가스를 같이 공급하여, 상기 금속층 상에서 그래핀이 성장하며, (3). Supplying an etchant gas of a metal together in the carbon-containing gas supply, growing graphene on the metal layer,
(4). 상기 (3)의 공정에서, 계속적인 유도결합플라즈마 화학기상증착(Inductively Coupled Plasma-Chemical Vapor Deposition; ICP-CVD)을 수행하되, 에칭가스로 인하여(또는 에칭가스를 계속적으로 공급하여), 금속층이 계속적으로 전부 제거되어, 기판상에 그래핀이 직접 접하는 저온 기판 직성장 그래핀의 제조방법을 구비한다. (4). In the process (3), the inductively coupled plasma-chemical vapor deposition (ICP-CVD) is continuously performed, and the etching gas is supplied (or the etching gas is continuously supplied) And a method of manufacturing low-temperature substrate-grown graphene in which graphenes are directly contacted on a substrate.
다시 설명하자면, 500℃ 이하의 저온에서 탄소-포함 가스 및 에칭 가스를 공급하고 유도결합플라즈마 화학기상증착(ICP-CVD)을 유지한 채로 상기 금속층을 에칭 가스로 제거하는 제거 공정을 구비하여, 금속층을 포함하지 않은 상태로 기판상에 그래핀을 성장시키는 것; 을 특징으로 하는 저온 기판 직성장 그래핀의 제조방법을 구비한다.
To be more specific, the method includes a removing step of removing the metal layer with an etching gas while supplying a carbon-containing gas and an etching gas at a low temperature of 500 ° C or less and maintaining inductively coupled plasma chemical vapor deposition (ICP-CVD) Growing the graphene on the substrate without including the graphene; The method comprising the steps of:
본 발명에서 제시되는 "유도결합플라즈마 화학기상증착(Inductively Coupled Plasma-Chemical Vapor Deposition; ICP-CVD)"은 "ICP-CVD"로 표기될 수 있다."Inductively Coupled Plasma-Chemical Vapor Deposition (ICP-CVD)" as presented in the present invention can be expressed by "ICP-CVD ".
본 발명의 한 실시예에서, ICP-CVD 공정은 금속층의 에칭공정을 ICP-CVD 공정에 포함하여 그래핀을 기판상에 직접 성장시키는, 본 발명에서 새로운 기술로 명칭하는 저온 기판 직성장 그래핀의 제조방법으로서의 ICP-CVD 공정을 의미한다.In one embodiment of the present invention, the ICP-CVD process involves the step of etching the metal layer into an ICP-CVD process to directly grow the graphene onto the substrate, Means an ICP-CVD process as a manufacturing method.
본 발명의 한 실시예에서, 저온 기판 직성장 그래핀의 제조방법은 ICP-CVD를 유지한 상태에서 금속층의 제거로, 상기 제거되는 금속에 성장할 수 없게 된 탄소가 높은 모빌리티를 유지한 채로, 금속층상에서 그래핀으로 성장하게 될 수 있다. 본 발명의 한 실시예에서, 금속층(금속) 제거에 의해서 최초로 핵발생(nucleate)한 그래핀에, 높은 모빌리티를 가진 탄소가 이동하여 들어가게 되므로, 새로운 그래핀의 핵 발생은 억제될 수 있으며, 그래핀의 결정립경이 커질 수 있다.
In one embodiment of the present invention, the method of manufacturing low-temperature substrate straight-grained graphene comprises the steps of removing the metal layer while ICP-CVD is maintained, so that the carbon that can not grow on the metal to be removed maintains high mobility, Gt; graphene < / RTI > In one embodiment of the present invention, nucleation of a new graphene can be inhibited, since carbon with high mobility is transferred to graphene nucleated for the first time by metal layer (metal) removal, The crystal grain size of the fin can be increased.
본 발명의 한 실시예에서, 저온 기판 직성장 그래핀의 제조방법에서 금속층 제거 공정에서는, 에칭 가스를 공급하여, 해당 금속층을 제거하도록 구성한다. 본 제조 방법에 따라 금속층이 모두 제거될 때까지, 충분한 시간동안 에칭을 하면, 그래핀은, 사이에 금속층을 개재하지 않고, 기판에 접하게 된다.In one embodiment of the present invention, in the metal layer removing step in the method for producing low-temperature substrate straight-grained graphene, an etching gas is supplied to remove the metal layer. When etching is performed for a sufficient time until the metal layer is completely removed according to the present manufacturing method, the graphen comes into contact with the substrate without interposing the metal layer therebetween.
본 발명의 한 실시예에서, 저온 기판 직성장 그래핀의 제조방법은 또한, 아래와 같이 서술된다. ICP-CVD을 유지한 채로, 금속층을, 염소 등의 에칭 가스에 의해 제거한다. 그러면, 금속층의 표면에, 탄소가 그래핀으로서 성장한다. 이대로 ICP-CVD을 유지한 채로 에칭을 계속하면, 성장한 그래핀이 한층 더 성장한다. ICP-CVD를 유지한 채로 에칭을 하므로, 이 때문에, 탄소는, 이미 성장을 끝낸 그래핀과 결정 구조를 이루도록 성장한다. 최종적으로는 금속층이 모두 제거되고, 그래핀이, 기판의 표면에 직접 접하게 된다.In one embodiment of the present invention, the method of making the low temperature substrate straight grain grains is also described below. With the ICP-CVD maintained, the metal layer is removed by an etching gas such as chlorine. Then, on the surface of the metal layer, carbon grows as graphene. If the etching is continued while maintaining the ICP-CVD, the grown graphene grows further. The etching is performed while ICP-CVD is maintained. Therefore, carbon grows to have a crystal structure with already-grown graphene. Finally, the metal layer is completely removed and the graphene comes into direct contact with the surface of the substrate.
그러므로, 종래의 금속 촉매를 이용한 제조방법과는 달리, 금속층을 포함하지 않은 상태로 그래핀을 기판상에 직접 성장시킬 수 있다. 또한, 금속층의 형상을 적절히 설정하는 것으로, 종래의 제조방법으로 제조한 그래핀의 전사에 의한 방법보다, 그래핀을 세밀하게 형성할 수 있다.
Therefore, unlike a conventional method using a metal catalyst, graphene can be directly grown on a substrate without a metal layer. Further, by appropriately setting the shape of the metal layer, graphene can be finely formed by a method of transferring graphene produced by a conventional manufacturing method.
본 발명의 한 실시예에서, 저온 기판 직성장 그래핀의 제조방법에서, 금속층의 금속은 니켈이며, 에칭 가스로서 염소를 이용할 수 있다. 그렇지만, 본 발명의 한 실시예에서, 저온 기판 직성장 그래핀의 제조방법은 탄소를 그래핀으로 성장시킬 수 있는 임의의 금속과, 해당 금속에 대한 에칭 가스를 이용할 수도 있다. 본 발명의 한 실시예에서, 상기 임의의 금속은 단결정 금속, 다결정 금속, 중 선택되는 금속을 의미할 수 있다. 본 발명의 한 실시예에서, 상기 임의의 금속은 원자들이 가지런히 정렬된 금속을 의미할 수 있다. In one embodiment of the present invention, in the process for producing low temperature substrate straight grain grains, the metal of the metal layer is nickel and chlorine can be used as an etching gas. However, in one embodiment of the present invention, the method for producing low temperature substrate straight grain grains may use any metal capable of growing carbon to graphene and an etching gas for the metal. In one embodiment of the present invention, the arbitrary metal may mean a metal selected from a single crystal metal, a polycrystalline metal, and the like. In one embodiment of the present invention, the optional metal may refer to a metal in which the atoms are aligned.
본 발명의 한 실시예에서, 저온 기판 직성장 그래핀의 제조방법에서, 금속층은 원자들이 가지런히 정렬된 금속층을 의미할 수 있다. In one embodiment of the invention, in the method of making low temperature substrate straight grain grains, the metal layer may refer to a metal layer in which the atoms are aligned.
본 발명의 한 실시예에서, 저온 기판 직성장 그래핀의 제조방법에서, 금속층의 금속은, 탄소가 그래핀으로 성장가능하고, 에칭 가스에 의해 제거가 가능한 1개의 금속 원소로 이루어진 순금속이나 복수의 금속 원소로 이루어진 합금을 이용할 수 있다.
In one embodiment of the present invention, in the method of manufacturing the low temperature substrate straight grain grains, the metal of the metal layer may be a pure metal composed of one metal element capable of being grown as graphene by carbon, An alloy composed of a metal element may be used.
본 발명의 한 실시예에서, 저온 기판 직성장 그래핀의 제조방법에서, 금속층은 추가적인 선택으로 CMP 를 수행하여 상기 금속층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다
In one embodiment of the present invention, in the method of making low temperature substrate straight grain grains, the metal layer can be subjected to CMP as an additional option to adjust the thickness and flatness of the metal layer to a desired level
본 발명의 한 실시예에서, 저온 기판 직성장 그래핀의 제조방법에서, 금속층은 금속층의 증착과 선택적 식각을 수행한 금속층을 의미할 수 있다. 여기서, 선택적 식각이란 식각프로세스를 수행하여 원하는 부위만 남기는 것을 의미한다.
In one embodiment of the present invention, in the method of manufacturing the low temperature substrate straight growth graphene, the metal layer may mean a metal layer subjected to the deposition of the metal layer and selective etching. Here, the selective etching means performing the etching process to leave only a desired portion.
본 발명의 한 실시예에서, 저온 기판 직성장 그래핀의 제조방법에서, 금속층은 금속층의 증착 및 CMP 를 수행하고, 그 이후, 선택적 식각을 수행한 금속층을 의미할 수 있다.In one embodiment of the present invention, in the method of manufacturing the low temperature substrate straight growth graphene, the metal layer may refer to a metal layer which has undergone the deposition of a metal layer and CMP, followed by selective etching.
본 발명의 한 실시예에서, 저온 기판 직성장 그래핀의 제조방법에서, 금속층은 CMP 공정, 선택적 식각, 중 하나 이상 선택되는 공정을 수행한 금속층을 의미할 수 있다.
In one embodiment of the present invention, in the method of manufacturing the low temperature substrate straight grain grains, the metal layer may refer to a metal layer subjected to at least one selected process of CMP process, selective etching.
본 발명의 한 실시예에서, 저온 기판 직성장 그래핀의 제조방법에서, 기판은 금속층이 구비되어 있는 상태로 ICP-CVD 챔버내로 위치되어, 기판 직성장 그래핀의 제조방법을 수행할 수 있다.
In one embodiment of the present invention, in the method of manufacturing low-temperature substrate straight-grained graphene, the substrate may be placed in an ICP-CVD chamber with a metal layer provided thereon to perform the method of manufacturing the substrate-grafted graphene.
본 발명의 한 실시예에서, 저온 기판 직성장 그래핀의 제조방법은, 로드-잠금 챔버(load-locked chamber)를 이용할 수 있으나, 이에 한정되지는 않는다.In one embodiment of the present invention, the method of manufacturing the low temperature substrate straight growth graphene can use a load-locked chamber, but is not limited thereto.
본 발명의 한 실시예에서, 저온 기판 직성장 그래핀의 제조방법은, 롤투롤 방법을 이용할 수 있는 것을 고려할 수 있다.
In one embodiment of the present invention, it is contemplated that the method of making low temperature substrate straight grain grains may utilize a roll to roll method.
본 발명의 한 실시예에서, 저온 기판 직성장 그래핀의 제조방법에서, 기판의 상부에 구비되는 금속층을 구비하는 단계는 증착, 전자 빔 증착, 스퍼터링(sputtering), 원자층증착(Atomic Layer Deposition: ALD), 물리적기상증착(Physical Vapor Deposition: PVD), 화학적기상증착(Chemical Vapor Deposition: CVD), 중 선택되는 방법을 구비할 수 있다.In an embodiment of the present invention, in the method of manufacturing a low temperature substrate straight growth graphene, the step of providing the metal layer provided on the substrate includes at least one of deposition, electron beam deposition, sputtering, atomic layer deposition ALD), physical vapor deposition (PVD), and chemical vapor deposition (CVD).
본 발명의 한 실시예에서, 저온 기판 직성장 그래핀의 제조방법에서, ICP-CVD에 의하여 그래핀을 형성하는 것은 낮은 압력 에서 높은 밀도의 플라즈마를 발생시켜 그래핀을 형성하는 것을 의미한다. 상기 ICP-CVD 장치의 챔버를, 예를 들어, 수 내지 수백 mTorr 정도의 진공도를 유지하면서 상기 탄소-포함 가스 및 에칭 가스를 주입하고, 수 백 kHz 내지 수 백 MHz의 고주파 전력을 인가함으로써 형성되는 유도자장에 의해 상기 챔버 내에 플라즈마를 형성하게 되어 상기 챔버 내의 기판 상에 형성된 금속층 상에 탄소-포함 가스의 반응에 의하여 그래핀이 형성된다. 따라서, 저온 기판 직성장 그래핀의 제조방법은 상기 유도결합플라즈마 화학기상증착(Inductively Coupled Plasma-Chemical Vapor Deposition; ICP-CVD)을 계속적으로 수행하되, 에칭가스로 인하여(또는 에칭가스를 계속적으로 공급하여), 금속층이 전부 제거되어, 기판상에 그래핀이 직접 접하는 저온 기판 직성장 그래핀의 제조방법을 구비한다. 상기 ICP-CVD 과정은 상기 금속층 영역 전체에서 상기 탄소-포함 가스가 균일하게 분사되어 균일한 플라즈마가 형성되도록 하는 것이 중요하며, 더하여, 에칭 가스 또한 균일하게 분사되어 균일하게 금속층이 제거되도록 하는 것이 중요하다. 상기 과정을 수행하면 상기 기판의 온도를 500℃ 이하의 저온으로 유지하며 상기 기판상에 그래핀이 직접 접하는 저온 기판 직성장 그래핀을 형성할 수 있다.In one embodiment of the present invention, in the method of manufacturing low temperature substrate straight grained graphene, forming graphene by ICP-CVD means generating high density plasma at low pressure to form graphene. The chamber of the ICP-CVD apparatus is formed by implanting the carbon-containing gas and the etching gas while maintaining a degree of vacuum of, for example, several to several hundreds of mTorr, and applying a high frequency power of several hundred kHz to several hundred MHz Graphene is formed by the reaction of the carbon-containing gas on the metal layer formed on the substrate in the chamber by forming a plasma in the chamber by the induced magnetic field. Therefore, the method of fabricating the low-temperature substrate straight-grained graphene can be performed by continuously performing the ICP-CVD (Inductively Coupled Plasma-Chemical Vapor Deposition) ), And a method for producing low-temperature direct-grown graphene in which the metal layer is entirely removed and graphene is directly in contact with the substrate. In the ICP-CVD process, it is important that the carbon-containing gas is uniformly injected in the entire metal layer region to form a uniform plasma. In addition, it is important to uniformly spray the etching gas to uniformly remove the metal layer Do. By performing the above-described process, the temperature of the substrate can be maintained at a low temperature of 500 ° C or less, and the low-temperature substrate direct growth graphene on which the graphene directly contacts can be formed.
본 발명의 한 실시예에서, 저온 기판 직성장 그래핀의 제조방법은 ICP-CVD 공정 이후에, 형성된 그래핀에 대하여 냉각방법을 수행할 수 있다. 상기 냉각방법은 형성된 그래핀이 균일하게 성장하여 일정하게 배열될 수 있도록 하기 위한 방법으로서, 급격한 냉각은 그래핀의 균열 등을 야기할 수 있으므로, 일정 속도로 서서히 냉각시키는 것이 좋으며, 예를 들어, 자연 냉각 등의 방법을 사용하는 것도 가능하다. 상기 자연 냉각은 열처리에 사용된 열원을 단순히 제거한 것으로서, 이와 같이 열원의 제거만으로도 충분한 냉각 속도를 얻는 것이 가능하다.In one embodiment of the present invention, the method of making the low temperature substrate straight grain grains can perform a cooling method on the formed graphene after the ICP-CVD process. The cooling method is a method for uniformly growing the formed graphene and uniformly arranging the graphene. Since the rapid cooling may cause cracking of the graphene, it is preferable to cool the graphene slowly at a constant speed. For example, It is also possible to use a method such as natural cooling. The natural cooling is obtained by simply removing the heat source used for the heat treatment. Thus, it is possible to obtain a sufficient cooling rate even by removing the heat source.
본 발명의 한 실시예에서, 저온 기판 직성장 그래핀의 제조방법은 탄소-포함 가스 및 에칭 가스와 함께 환원가스를 더 공급하는 것을 포함하는 것일 수 있다. 예를 들어, 상기 환원가스는 수소, 헬륨, 아르곤, 또는 질소를 포함하는 것일 수 있다.
In one embodiment of the present invention, the method of making the low temperature substrate straight growth graphene may comprise further supplying a reducing gas with the carbon-containing gas and the etching gas. For example, the reducing gas may comprise hydrogen, helium, argon, or nitrogen.
본 발명의 한 실시예에서, 저온 기판 직성장 그래핀의 제조방법에서, 에칭 가스는 염소, 또는 염소를 포함하는 에칭 가스를 의미할 수 있다. 본 발명의 한 실시예에서, 에칭 가스는 염소, 또는 염소를 포함하는 에칭 가스에 한정되지 않으며, 금속층을 에칭 할 수 있는 가스라면 이용가능하다.In one embodiment of the present invention, in the method of manufacturing the low temperature substrate straight grain grains, the etching gas may mean an etching gas containing chlorine or chlorine. In one embodiment of the present invention, the etching gas is not limited to an etching gas containing chlorine or chlorine, and is usable if it is a gas capable of etching a metal layer.
본 발명의 한 실시예에서, 저온 기판 직성장 그래핀의 제조방법에서, 그래핀의 층수는 수(several) 층 내지 50 층을 구비할 수 있으나 이에 한정되지는 않는다. 상기 그래핀 층수를 구비하기 위한 ICP-CVD 공정과 금속층 제거(에칭)공정 및 냉각 방법은 1 회 이상 수행되는 것을 의미한다.In one embodiment of the present invention, in the method of manufacturing the low temperature substrate straight growth graphene, the number of graphene layers may be from several to 50 layers, but is not limited thereto. The ICP-CVD process, the metal layer removal (etching) process, and the cooling process for providing the number of graphene layers are performed at least once.
본 발명의 한 실시예에서, 저온 기판 직성장 그래핀의 제조방법에서, 탄소 가스는 탄소수 약 1 내지 약 10 을 가지는 탄소-포함 화합물을 의미할 수 있으나 이에 한정되지는 않는다. 예를 들어, 상기 탄소 가스는 사이클로펜탄, 사이클로펜타디엔, 헥산, 헥센, 사이클로헥산, 사이클로헥사디엔, 벤젠, 톨루엔, 일산화탄소, 이산화탄소, 메탄, 에탄, 에틸렌, 에탄올, 아세틸렌, 프로판, 프로필렌, 부탄, 부틸렌, 부타디엔, 펜탄, 펜텐, 펜틴, 펜타디엔, 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함할 수 있으나, 이에 한정되지는 않는다.In one embodiment of the present invention, in the method of making low temperature substrate direct growth graphene, the carbon gas may refer to a carbon-containing compound having from about 1 to about 10 carbon atoms, but is not limited thereto. For example, the carbon gas may be selected from the group consisting of cyclopentane, cyclopentadiene, hexane, hexene, cyclohexane, cyclohexadiene, benzene, toluene, carbon monoxide, carbon dioxide, methane, ethane, ethylene, ethanol, acetylene, propane, Butene, butadiene, pentane, pentene, pentyne, pentadiene, and combinations thereof, but is not limited thereto.
본 발명의 한 실시예에서, 저온 기판 직성장 그래핀의 제조방법에서, ICP-CVD 장치의 챔버 내에서 탄소-포함 가스 및 에칭 가스는 탄소 가스 및 에칭 가스만 존재하거나, 또는 아르곤, 헬륨, 등과 같은 불활성 가스와 함께 존재하는 것도 가능하다. 또한, 상기 탄소-포함 가스 및 에칭 가스는 상기 탄소 가스 및 에칭 가스와 더불어 수소를 포함할 수 있다.
In an embodiment of the present invention, in the method of manufacturing the low temperature substrate straight grain grains, the carbon-containing gas and the etching gas in the chamber of the ICP-CVD apparatus are only present in the carbon gas and the etching gas or in the argon, helium, It is also possible to exist with the same inert gas. In addition, the carbon-containing gas and the etching gas may include hydrogen as well as the carbon gas and the etching gas.
본 발명의 한 실시예에서, 저온 기판 직성장 그래핀의 제조방법은, 금속층의 크기를 자유롭게 조절함으로써 대면적의 그래핀이 구비될 수 있다. 또한 탄소-포함 가스 및 에칭 가스가 기상으로 공급되어 금속층의 형상에 대한 제약이 존재하지 않으므로, 다양한 형태의 그래핀이 구비될 수 있다. 예를들어, 3 차원 입체 형상을 갖는 그래핀도 구비될 수 있다.
In one embodiment of the present invention, the method for producing low temperature substrate straight grain grains can be provided with a large area graphene by freely adjusting the size of the metal layer. In addition, since the carbon-containing gas and the etching gas are fed in the vapor phase, there is no restriction on the shape of the metal layer, so that various types of graphenes can be provided. For example, graphene having a three-dimensional solid shape may also be provided.
본 발명의 한 실시예에서, 저온 기판 직성장 그래핀의 제조방법은 ICP-CVD 수행 시간과 에칭 수행 시간 및 그래핀 형성 환경을 적절히 조절하여 그래핀의 두께를 제어할 수 있다.
In one embodiment of the present invention, the method of manufacturing the low temperature substrate straight grain grains can control the thickness of the graphene by appropriately controlling the ICP-CVD execution time, the etching execution time, and the graphen forming environment.
본 발명의 한 실시예에서, 저온 기판 직성장 그래핀의 제조방법은, 기판상에 금속층을 구비, 그 이후, 500℃ 이하의 저온에서 탄소-포함 가스 및 에칭 가스를 공급하고 유도결합플라즈마 화학기상증착(Inductively Coupled Plasma-Chemical Vapor Deposition; ICP-CVD)을 유지한 채로 상기 금속층을 에칭 가스로 제거하는 제거 공정을 구비하여, 금속층을 포함하지 않은 상태로 기판상에 그래핀을 성장시키는 것; 을 특징으로 하는 저온 기판 직성장 그래핀의 제조방법을 구비한다.
In one embodiment of the present invention, a method of making a low temperature substrate straight growth graphene comprises providing a metal layer on a substrate, thereafter supplying a carbon-containing gas and an etching gas at a low temperature of 500 DEG C or less, And removing the metal layer with an etching gas while maintaining an inductively coupled plasma-chemical vapor deposition (ICP-CVD), thereby growing graphene on the substrate without a metal layer; The method comprising the steps of:
본 발명의 한 실시예에서, 저온 기판 직성장 그래핀의 제조방법에서, 기판은 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것을 구비한 이후, 초박막을 구비한 기판을 의미할 수 있다.In one embodiment of the present invention, in the method of manufacturing low temperature substrate straight grain grains, the substrate is provided with one or more Piezo material, magnetic particles, particles having charge, . ≪ / RTI >
본 발명의 한 실시예에서, 저온 기판 직성장 그래핀의 제조방법에서, 금속층의 금속은 니켈이며, 에칭 가스는 염소인 것; 을 특징으로 하는 저온 기판 직성장 그래핀의 제조방법을 구비한다.
In one embodiment of the present invention, in the method of manufacturing low temperature substrate straight grain grains, the metal of the metal layer is nickel and the etching gas is chlorine; The method comprising the steps of:
본 발명의 한 실시예에서, 저온 기판 직성장 그래핀의 제조방법은In one embodiment of the present invention, the method of making low temperature substrate straight grain grains
a. 기판을 증착 챔버 내로 로딩(loading)하여 상기 기판상에 금속층을 형성하는 단계; 및a. Loading a substrate into a deposition chamber to form a metal layer on the substrate; And
b. 상기 기판을 ICP-CVD 챔버 내로 로딩하고 탄소-포함 가스 및 에칭 가스를 공급하고 ICP-CVD 에 의하여 저온에서 기판 직성장 그래핀을 형성하는 단계; 를 포함하되,b. Loading the substrate into an ICP-CVD chamber, supplying a carbon-containing gas and an etching gas, and forming a substrate straight grain graphene at a low temperature by ICP-CVD; , ≪ / RTI &
c. 상기 기판은 로드-잠금 챔버(load-locked chamber)를 이용하여 상기 증착 챔버 및 ICP-CVD 챔버 내로 순차적으로 로딩되는 것; 을 특징으로 하는 저온 기판 직성장 그래핀의 제조방법을 구비한다. 더하여 본 발명의 한 실시예에서, 상기 저온 기판 직성장 그래핀의 제조방법은 상기 기판 직성장 그래핀을 냉각하는 단계를 추가 포함할 수 있다.
c. Wherein the substrate is sequentially loaded into the deposition chamber and the ICP-CVD chamber using a load-locked chamber; The method comprising the steps of: In addition, in one embodiment of the present invention, the method of manufacturing the low temperature substrate straight grain grains may further include cooling the substrate straight grain grains.
본 발명의 한 실시예에서, 저온 기판 직성장 그래핀의 제조방법은In one embodiment of the present invention, the method of making low temperature substrate straight grain grains
a. 기판을 증착 챔버 내로 로딩(loading)하여 상기 기판상에 금속층을 형성하는 단계; 및a. Loading a substrate into a deposition chamber to form a metal layer on the substrate; And
b. 상기 기판을 식각 챔버 내로 로딩하여 상기 기판상의 금속층을 선택적 식각하는 단계; 및b. Selectively etching the metal layer on the substrate by loading the substrate into an etch chamber; And
c. 상기 기판을 ICP-CVD 챔버 내로 로딩하고 탄소-포함 가스 및 에칭 가스를 공급하고 ICP-CVD 에 의하여 저온에서 기판 직성장 그래핀을 형성하는 단계; 를 포함하되,c. Loading the substrate into an ICP-CVD chamber, supplying a carbon-containing gas and an etching gas, and forming a substrate straight grain graphene at a low temperature by ICP-CVD; , ≪ / RTI &
d. 상기 기판은 로드-잠금 챔버(load-locked chamber)를 이용하여 순차적으로 로딩되는 것; 을 특징으로 하는 저온 기판 직성장 그래핀의 제조방법을 구비한다. 더하여 본 발명의 한 실시예에서, 상기 저온 기판 직성장 그래핀의 제조방법은 상기 기판 직성장 그래핀을 냉각하는 단계를 추가 포함할 수 있다.
d. The substrate being sequentially loaded using a load-locked chamber; The method comprising the steps of: In addition, in one embodiment of the present invention, the method of manufacturing the low temperature substrate straight grain grains may further include cooling the substrate straight grain grains.
본 발명의 한 실시예에서, 저온 기판 직성장 그래핀의 제조방법은In one embodiment of the present invention, the method of making low temperature substrate straight grain grains
a. 기판을 증착 챔버 내로 로딩(loading)하여 상기 기판상에 금속층을 형성하는 단계; 및a. Loading a substrate into a deposition chamber to form a metal layer on the substrate; And
b. 상기 기판을 CMP 챔버 내로 로딩하여 상기 기판상의 금속층에 CMP 공정을 수행하는 단계; 및b. Loading the substrate into a CMP chamber to perform a CMP process on the metal layer on the substrate; And
c. 상기 기판을 ICP-CVD 챔버 내로 로딩하고 탄소-포함 가스 및 에칭 가스를 공급하고 ICP-CVD 에 의하여 저온에서 기판 직성장 그래핀을 형성하는 단계; 를 포함하되,c. Loading the substrate into an ICP-CVD chamber, supplying a carbon-containing gas and an etching gas, and forming a substrate straight grain graphene at a low temperature by ICP-CVD; , ≪ / RTI &
d. 상기 기판은 로드-잠금 챔버(load-locked chamber)를 이용하여 순차적으로 로딩되는 것; 을 특징으로 하는 저온 기판 직성장 그래핀의 제조방법을 구비한다. 더하여 본 발명의 한 실시예에서, 상기 저온 기판 직성장 그래핀의 제조방법은 상기 기판 직성장 그래핀을 냉각하는 단계를 추가 포함할 수 있다.
d. The substrate being sequentially loaded using a load-locked chamber; The method comprising the steps of: In addition, in one embodiment of the present invention, the method of manufacturing the low temperature substrate straight grain grains may further include cooling the substrate straight grain grains.
본 발명의 한 실시예에서, 저온 기판 직성장 그래핀의 제조방법은In one embodiment of the present invention, the method of making low temperature substrate straight grain grains
a. 기판을 증착 챔버 내로 로딩(loading)하여 상기 기판상에 금속층을 형성하는 단계; 및a. Loading a substrate into a deposition chamber to form a metal layer on the substrate; And
b. 상기 기판을 CMP 챔버 내로 로딩하여 상기 기판상의 금속층에 CMP 공정을 수행하는 단계; 및b. Loading the substrate into a CMP chamber to perform a CMP process on the metal layer on the substrate; And
c. 상기 기판을 식각 챔버 내로 로딩하여 상기 기판상의 금속층을 선택적 식각하는 단계; 및c. Selectively etching the metal layer on the substrate by loading the substrate into an etch chamber; And
d. 상기 기판을 ICP-CVD 챔버 내로 로딩하고 탄소-포함 가스 및 에칭 가스를 공급하고 ICP-CVD 에 의하여 저온에서 기판 직성장 그래핀을 형성하는 단계; 를 포함하되,d. Loading the substrate into an ICP-CVD chamber, supplying a carbon-containing gas and an etching gas, and forming a substrate straight grain graphene at a low temperature by ICP-CVD; , ≪ / RTI &
e. 상기 기판은 로드-잠금 챔버(load-locked chamber)를 이용하여 순차적으로 로딩되는 것; 을 특징으로 하는 저온 기판 직성장 그래핀의 제조방법을 구비한다. 더하여 본 발명의 한 실시예에서, 상기 저온 기판 직성장 그래핀의 제조방법은 상기 기판 직성장 그래핀을 냉각하는 단계를 추가 포함할 수 있다.
e. The substrate being sequentially loaded using a load-locked chamber; The method comprising the steps of: In addition, in one embodiment of the present invention, the method of manufacturing the low temperature substrate straight grain grains may further include cooling the substrate straight grain grains.
본 발명의 한 실시예에서, 저온 기판 직성장 그래핀의 제조방법은 여러 단계들을 추가 포함할 수 있으나, 기본적으로 금속층을 구비, 500℃ 이하의 저온에서 탄소-포함 가스 및 에칭 가스를 공급하고 유도결합플라즈마 화학기상증착(ICP-CVD)을 유지한 채로 상기 금속층을 에칭 가스로 제거하는 제거 공정을 구비하여, 금속층을 포함하지 않은 상태로 기판상에 그래핀을 성장시키는 단계를 수행하는 것이다.
In one embodiment of the present invention, the method of making low temperature substrate straight grain grains may further comprise several steps, but it is generally possible to provide a carbon-containing gas and etch gas at a low temperature, And removing the metal layer with an etching gas while maintaining a bonded plasma chemical vapor deposition (ICP-CVD), thereby growing graphene on the substrate without the metal layer.
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본 발명의 한 실시예에서, 본 발명의 트랜지스터는 아래와 같은 공정을 구비할 수 있다. In one embodiment of the present invention, the transistor of the present invention may have the following process.
<A><A>
(1). 교차되는 장벽조정회로 구비, (2). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비, (3). 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초막박층) 구비, (4). 저온 기판 직성장 그래핀의 제조방법 구비, (5). 성장된 그래핀을 선택적 식각 한다, (6). 선택적 식각된 그래핀의 상부에 절연층 구비, (7). 절연층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (7)의 공정 순서를 구비한다. (One). Equipped with an intersecting barrier regulating circuit, (2). Deposition and selective etching of the insulating material, followed by at least one Piezo material at the etched location of the layer of insulating material (3). An insulating layer (thin layer of foil) on top of at least one Piezo material, (4). (5) A method for manufacturing a low-temperature substrate-direct-grown graphene. Selectively etch the grown graphene, (6). An insulating layer is provided on top of the selectively etched graphene, (7). And an insulating layer on the insulating layer (in one embodiment of the present invention, the thickness and flatness of the insulating layer provided on the uppermost layer can be adjusted to a desired level by performing CMP by further selection) ) To (7).
<B><B>
(1). 교차되는 장벽조정회로 구비, (2). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비, (3). 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초막박층) 구비, (4). 저온 기판 직성장 그래핀의 제조방법 구비, (5). 성장된 그래핀을 선택적 식각 한다, (6). 선택적 식각된 그래핀의 상부에 PMMA층 구비, (7). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (8). PMMA층을 아세톤으로 용해, 로 구성되는 (1) 내지 (8)의 공정 순서를 구비한다. (One). Equipped with an intersecting barrier regulating circuit, (2). Deposition and selective etching of the insulating material, followed by at least one Piezo material at the etched location of the layer of insulating material (3). An insulating layer (thin layer of foil) on top of at least one Piezo material, (4). (5) A method for manufacturing a low-temperature substrate-direct-grown graphene. Selectively etch the grown graphene, (6). A PMMA layer is provided on top of the selectively etched graphene, (7). (In one embodiment of the present invention, the thickness and flatness of the insulating layer can be adjusted to desired levels by performing CMP with additional selection). (1) to (8), wherein the PMMA layer is dissolved in acetone.
<C><C>
(1). 교차되는 장벽조정회로 구비, (2). 하나 이상의 Piezo(피에조)물질을 구비, (3). 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초막박층) 구비, (4). 저온 기판 직성장 그래핀의 제조방법 구비, (5). 성장된 그래핀을 선택적 식각 한다, (6). 선택적 식각된 그래핀의 상부에 절연층 구비, (7). 절연층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (7)의 공정 순서를 구비한다. (One). Equipped with an intersecting barrier regulating circuit, (2). At least one Piezo material, (3). An insulating layer (thin layer of foil) on top of at least one Piezo material, (4). (5) A method for manufacturing a low-temperature substrate-direct-grown graphene. Selectively etch the grown graphene, (6). An insulating layer is provided on top of the selectively etched graphene, (7). And an insulating layer on the insulating layer (in one embodiment of the present invention, the thickness and flatness of the insulating layer provided on the uppermost layer can be adjusted to a desired level by performing CMP by further selection) ) To (7).
<D><D>
(1). 교차되는 장벽조정회로 구비, (2). 하나 이상의 Piezo(피에조)물질을 구비, (3). 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초막박층) 구비, (4). 저온 기판 직성장 그래핀의 제조방법 구비, (5). 성장된 그래핀을 선택적 식각 한다, (6). 선택적 식각된 그래핀의 상부에 PMMA층 구비, (7). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (8). PMMA층을 아세톤으로 용해, 로 구성되는 (1) 내지 (8)의 공정 순서를 구비한다. (One). Equipped with an intersecting barrier regulating circuit, (2). At least one Piezo material, (3). An insulating layer (thin layer of foil) on top of at least one Piezo material, (4). (5) A method for manufacturing a low-temperature substrate-direct-grown graphene. Selectively etch the grown graphene, (6). A PMMA layer is provided on top of the selectively etched graphene, (7). (In one embodiment of the present invention, the thickness and flatness of the insulating layer can be adjusted to desired levels by performing CMP with additional selection). (1) to (8), wherein the PMMA layer is dissolved in acetone.
본 발명의 한 실시예에서, 일면에서 제시하는 공정(<A>의 (1) 부터 (4) 공정, <A>의 (1) 부터 (5) 공정, <C>의 (1) 부터 (4) 공정, <C>의 (1) 부터 (5) 공정, 중 선택되는 공정) 그 이후, 그래핀이 구비된 위치에 비교하여 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다.(또는, 일면에서 제시하는 <A>, <C>, 중 선택되는 공정에서, (1). 하나 이상의 Piezo(피에조)물질을 구비하기 이전에 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다. 절연층으로 비동일평면을 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다, (2). 그 이후, 하나 이상의 Piezo(피에조)물질을 구비, (3). 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초막박층) 구비, (4). 금속층의 증착과 선택적 식각, (5). 그 이후, 저온 기판 직성장 그래핀의 제조방법을 수행한다. 더하여 본 발명의 한 실시예에서, 추가적인 선택으로 (6). 성장된 그래핀을 선택적 식각 한다, 로 구성되는 상기 (1) 내지 (5)의 공정 순서, 상기 (1) 내지 (6)의 공정 순서, 중 선택되는 공정 순서를 구비한다.)In an embodiment of the present invention, since the step (1 of <A> presented on one surface (4) step (1) to the <A> (5) a step, from (1) a <C> (4 ) Process, a process selected from the processes (1) to (5) of FIG. C ). Thereafter, the drain electrode is provided with a non-coplanar plane as an insulating layer at a position where the drain electrode is to be provided. (or, in <A>, <C>, the process is selected from that presented in one embodiment, (1) one or more piezo (piezo) non-coplanar with the insulating layer to be located prior to a drain electrode provided to the material comprising Techniques for forming a non-coplanar plane with an insulating layer are known to those skilled in the art and are therefore not described further herein. (2) Thereafter, one or more Piezo materials are provided, (3) (4) deposition of a metal layer and selective etching, (5). Thereafter, a low temperature substrate direct growth (1) to (5), wherein the method further comprises, in an embodiment of the present invention, (6) optionally etching the grown graphene, (1) to (6).)
그 이후로, 소오스전극(그래핀과 연결되는 전기전도성 물질-좌측부)은, 메탈과 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성되며, 드레인전극은, (A). 드레인전극(그래핀과 물리적 간격(여기서는 물리적 거리(높이)-비동일평면을 의미한다)이 구비되는 전기전도성 물질-우측부)은 메탈과 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성된다, 또는 본 발명의 한 실시예에서, (B). 드레인전극은 전기전도성 물질(예를들어, 메탈)이 그래핀과 물리적 간격을 구비하며(여기서는 물리적 거리(높이)-비동일평면을 의미한다), 상기 전기전도성 물질(예를들어, 메탈)의 상부에 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)가 구비된다, 로 구성되는 상기 (A) 내지 (B) 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 소오스전극 및 드레인전극은 구리(Cu)만으로도 구성될 수 있다. 그 다음 설명은 -<A>- 또는 -<B>- 로 기술되는 내용을 참고한다.Thereafter, the source electrode (the electrically conductive material connected to the graphene-left side) is made of copper (Cu) capable of adhesion with the metal and a further device circuit (or metal layer / or wafer) (A). The drain electrode (the electrically conductive material - the right-hand part of which is physically spaced from the graphene (here, physical distance (height) - meaning non-coplanar) - is bonded to the metal and then to additional device circuitry (or metal layer / or wafer) (Cu) capable of adhesion, or (B) in one embodiment of the present invention. Drain electrodes may be formed by depositing an electrically conductive material (e. G., Metal) with an electrically conductive material (e. G., Metal) having physical spacing from the graphene (A) to (B), wherein the upper portion is provided with copper (Cu) capable of adhesion with an additional device circuit (or a metal layer / or wafer) at a later stage. In one embodiment of the present invention, the source electrode and the drain electrode may be made of copper (Cu) alone. The following description refers to - <A> -or- <B> - .
-<A>-- <A> -
따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다,Thus, the metal is provided at the source electrode (the electrically conductive material-the left side connected to the exposed portions of the graphene layer (s)) and the drain electrode (the electrically conductive material-the right side). In one embodiment of the present invention, the source electrode and the drain electrode may be made of the same metal, or may be made of different metals by using two or more depositions and selective etching. Therefore, the source and drain electrodes are formed by depositing a metal to a thickness of about 5 to 100 nm by using e-beam evaporation or e-beam evaporation and sputtering Copper (Cu) provided on the source and drain electrodes is deposited to a thickness of about 30 to 100 micrometers by vapor deposition,
-<B>-- <B> -
(1). 그래핀(또는 선택적 식각된 그래핀)의 상부 및 드레인전극이 구비될 위치의 상부 및 트랜지스터의 구조를 형성할 위치에 절연물질을 증착한다(본 발명의 한 실시예에서, 절연물질의 증착 이후, CMP 를 수행하여 절연물질층(절연층)의 두께 및 평탄도를 바람직한 수준으로 조절할 수 있다). (2). 레지스트 마스크를 상기 절연물질층(절연층)위에 형성한다, 이는 그래핀 굽힘 회로 및 그래핀 굽힘 회로의 소스와 드레인 컨택들을 한정하는데 사용될 수 있다. 레지스트 마스크를 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다. (3). 그 다음, 식각이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출시키기 위해서 사용된다. 즉, 절연물질층(절연층)내로 식각된 트렌치들이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출한다. 본 발명의 한 실시예에서, 습식 식각(wet etching)이 트렌치들을 형성하기 위하여 사용될 수 있다. 마스크는, 식각 동안 마스크로서 사용되며, 그 후 제거된다. PMMA에 의하여 형성된 예시적인 마스크는, 아세톤과 같은 용매에서 제거된다. (4). 그 후에, 메탈이 트렌치를 채우는 증착공정이 수행된다. 상기 메탈은 제 1 메탈층과 제 2 메탈층의, 두 개의 층들로 만들어진다. 제 1 메탈층(하부)은, 예를 들어, 그래핀과 양호한 컨택이 가능한 메탈로 구성되며, 제 2 메탈층(상부)은 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성된다. 따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, 로 구성되는 상기 -<A>- 또는 -<B>- 로 기술되는 내용을 구비한다.(One). An insulating material is deposited at the top of the graphen (or selectively etched graphene) and at the top of the location where the drain electrode is to be provided and at the location where the transistor will form the structure (in one embodiment of the invention, CMP can be performed to adjust the thickness and flatness of the insulating material layer (insulating layer) to a desirable level). (2). A resist mask is formed on the insulating material layer (insulating layer), which can be used to define the source and drain contacts of the graphene bending circuit and the graphene bending circuit. Techniques for forming a resist mask are known to those skilled in the art and are therefore not described further herein. (3). The etch is then used to expose areas of the graphene layer (s) for the formation of the graphene bending circuit and the source electrode, and regions of the location where the drain electrode will be located. That is, the trenches etched into the insulating material layer (insulating layer) expose regions of the graphene bending circuit and regions where the graphene layer (s) and the drain electrode are to be provided for the formation of the source electrode. In one embodiment of the invention, wet etching may be used to form the trenches. The mask is used as a mask during etching and then removed. An exemplary mask formed by PMMA is removed in a solvent such as acetone. (4). Thereafter, a deposition process is performed in which the metal fills the trenches. The metal is made of two layers, a first metal layer and a second metal layer. The first metal layer (lower part) is made of, for example, a metal capable of good contact with graphene, and the second metal layer (upper part) is bonded to an additional device circuit (or metal layer / Copper (Cu) which is possible. Thus, the metal is provided at the source electrode (the electrically conductive material-the left side connected to the exposed portions of the graphene layer (s)) and the drain electrode (the electrically conductive material-the right side). In one embodiment of the present invention, the source electrode and the drain electrode may be made of the same metal, or may be made of different metals by using two or more depositions and selective etching. Therefore, the source and drain electrodes are formed by depositing a metal to a thickness of about 5 to 100 nm by using e-beam evaporation or e-beam evaporation and sputtering and that the copper (Cu) which is provided on the upper portion of the source electrode and the drain electrode is the thickness by a deposition is deposited to 100 microns degree of about 30 nanometers, composed of - <A> - or - <B > - .
상기 -<A>- 또는 -<B>- 로 기술되는 내용 이후, (a). 레지스트 도포(본 발명의 한 실시예에서, 레지스트 도포를 수행하기 이전에 CMP 를 수행하여 구리(Cu)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (b). 노광, (c). 현상, (d). 소스와 드레인 메탈 컨택들을 제외한 나머지 부분을 넓게 에칭한다. (e). 레지스트 제거, (f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층만 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부에 구비된 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다), 로의 순서로 수행한다. 따라서, 상기 에칭부는 계단형태의 형상을 구비하게 된다. (j). 이후, 본 발명의 한 실시예에서, 추가적인 선택으로 레지스트가 도포되어 있는 소오스전극 및 드레인전극의 레지스트 상부에 추후 공정에서 필요외의 부분의 제거를 용이하게 하기 위한 PMMA를 구비한다. 그 이후의 단계는 다음과 같다. Ⅰ. (a). 그래핀(또는 선택적 식각된 그래핀)의 상부에 절연층 구비, (b). 레지스트 제거, (c). 절연층 상부에 절연층 구비, (d). CMP 를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 또는 Ⅱ. (a). 레지스트 제거, (b). 그래핀(또는 선택적 식각된 그래핀)의 상부에 PMMA층 구비, (c). 절연층 구비, (d). CMP 를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, (e). PMMA층을 용해하여 진공층, 에어층, 중 선택되는 층을 형성(방법은 일면에서 설명하였음), 로 구성되는 상기 Ⅰ 또는 Ⅱ 의 공정순서를 구비할 수 있다. 상기 일면에서 제시하는 방법을 '그래핀 회로 웨이퍼' 또는 '그래핀 굽힘 회로 웨이퍼'라 명한다. 상기 일면에서 제시하는 방법을 사용하면 전사공정 없이 그래핀을 성장시켜, 그래핀의 품질에 문제가 없는 형태로 트랜지스터를 제조할 수 있다. After the contents described by - <A> -or- <B> - , (a). (In one embodiment of the present invention, CMP may be performed prior to performing resist coating to adjust the thickness and flatness of the copper (Cu) layer to desired levels); Exposure, (c). Phenomenon, (d). The remaining portions except the source and drain metal contacts are widely etched. (e). Resist removal, (f). Resist application, (g). Exposure, (h). The phenomenon, (i). Only the upper layer of the graphene bending circuit is etched at least once (more precisely, the metal layer provided on the upper part of the graphene bending circuit or the copper (Cu) layer and only the metal layer is etched at least once). Accordingly, the etching portion has a stepped shape. (j). Thereafter, in one embodiment of the present invention, the PMMA is provided on the upper portion of the resist of the source electrode and the drain electrode to which the resist is applied as an additional option, in order to facilitate removal of a portion other than that required in a subsequent process. The subsequent steps are as follows. Ⅰ. (a). An insulating layer is provided on top of the graphene (or selectively etched graphene), (b). Resist removal, (c). (D) providing an insulating layer on the insulating layer; CMP is performed at least once to remove excess metal and to polish the thickness of the topmost insulating layer to reduce it to a desired level, for example, from about 10 nanometers to about 1 micrometer. In one embodiment of the present invention, as an additional option (1). The copper is protruded by etching the uppermost insulating layer to a certain thickness, or (2). One or more alignment structures may be formed that cause the mating material to fit into the copper by etching the copper to a constant thickness, or II. (a). Resist removal, (b). A PMMA layer is provided on top of the graphene (or selectively etched graphene), (c). (D). CMP is carried out one or more times to remove excess metal and to reduce the thickness of the insulating layer to a desired level, for example, from about 10 nanometers to about 1 micrometer. In one embodiment of the present invention, as an additional option (1). The copper is protruded by etching the insulating layer to a certain thickness, or (2). (E) forming at least one alignment structure that causes the counterpart to fit into the copper by etching the copper to a constant thickness. And the PMMA layer is melted to form a vacuum layer, an air layer, or the like (the method is described in one aspect). The method described above is referred to as a 'graphene circuit wafer' or a 'graphene bending circuit wafer'. Using the method described in the above, the graphene can be grown without a transfer process, and the transistor can be manufactured in such a manner that there is no problem in the quality of the graphene.
상기, 그래핀 굽힘 회로 웨이퍼의 소스와 드레인 메탈 컨택에는 구리 대신에 (1). 금, (2). 알루미늄, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 것이 사용될 수 있다. Instead of copper, the source and drain metal contacts of the graphene bend circuit wafer (1). Gold, (2). (1) to (2), composed of aluminum, can be used.
본 발명의 한 실시예에서, 그래핀 굽힘 회로 웨이퍼의 소스와 드레인은 메탈 컨택을 사용하지 않고 초기 메탈층만으로도 구성될 수 있다. 상기 초기 메탈층은, 그래핀과 양호한 컨택이 가능한 메탈로 구성되는 것이 좋다. 본 발명의 한 실시예에서, 본 발명은 상기 그래핀 굽힘 회로 웨이퍼의 구조상에 추가적인 디바이스, 메탈층, 그래핀 굽힘 회로, 중 하나 이상 선택되는 것이 구비될 수 있다.
In one embodiment of the present invention, the source and drain of the graphene bend circuit wafer can be constructed with only the initial metal layer without using a metal contact. It is preferable that the initial metal layer is made of metal capable of good contact with graphene. In one embodiment of the present invention, the present invention can be provided with at least one selected from among additional devices, a metal layer, a graphene bending circuit, and the like on the structure of the graphene bending circuit wafer.
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 아래와 같은 공정을 구비할 수 있다. In one embodiment of the present invention, the transistor of the present invention may have the following process.
<A><A>
(1). 기판 세정(소오스전극과 비동일평면을 구비하는 드레인전극이 일부 구성된 기판), (2). PMMA층 구비, (3). 저온 기판 직성장 그래핀의 제조방법 구비, (4). 성장된 그래핀을 선택적 식각 한다, (5). PMMA층을 아세톤으로 용해, (6). 선택적 식각된 그래핀의 상부에 절연층(초박막층) 구비, (7). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비, (8). 교차되는 장벽조정회로를 구비, 로 구성되는 (1) 내지 (8)의 공정 순서를 구비한다. (One). Substrate cleaning (a substrate on which a part of the drain electrode having a nonuniform plane with the source electrode is formed), (2). PMMA layer, (3). (4) A method for manufacturing a low-temperature substrate straight-grained graphene. Selectively etch the grown graphene, (5). Dissolve the PMMA layer with acetone, (6). An insulating layer (ultra thin layer) is provided on top of the selectively etched graphene, (7). Deposition and selective etching of the insulating material, followed by at least one Piezo material at the etched location of the layer of insulating material (8). (1) to (8), each of which is constituted by a barrier control circuit and an intersecting barrier control circuit.
<B><B>
(1). 기판 세정(소오스전극과 비동일평면을 구비하는 드레인전극이 일부 구성된 기판), (2). 절연층 구비, (3). 저온 기판 직성장 그래핀의 제조방법 구비, (4). 성장된 그래핀을 선택적 식각 한다, (5). 선택적 식각된 그래핀의 상부에 절연층(초박막층) 구비, (6). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비, (7). 교차되는 장벽조정회로를 구비, 로 구성되는 (1) 내지 (7)의 공정 순서를 구비한다. (One). Substrate cleaning (a substrate on which a part of the drain electrode having a nonuniform plane with the source electrode is formed), (2). (3). (4) A method for manufacturing a low-temperature substrate straight-grained graphene. Selectively etch the grown graphene, (5). An insulating layer (ultra thin layer) is provided on top of the selectively etched graphene, (6). Deposition and selective etching of the insulating material, followed by at least one Piezo material at the etched location of the layer of insulating material (7). (1) to (7), each of which is constituted by a barrier-regulating circuit which intersects with each other.
본 발명의 한 실시예에서, 일면에서 제시하는 공정(<A>의 (1) 부터 (3) 공정, 또는 <A>의 (1) 부터 (4) 공정) 그 이후로, 기판(소오스전극과 비동일평면을 구비하는 드레인전극이 일부 구성된 기판)에 연결되는, 소오스전극(그래핀과 연결되는 전기전도성 물질-좌측부)은, 메탈과 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성되며, 또한 기판(소오스전극과 비동일평면을 구비하는 드레인전극이 일부 구성된 기판)에 연결되는, 드레인전극은, (A). 드레인전극(그래핀과 물리적 간격(여기서는 물리적 거리-비동일평면을 의미한다)이 구비되어 있는 물질-우측부)은 메탈과 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성된다, 또는 본 발명의 한 실시예에서, (B). 드레인전극은 전기전도성 물질(예를들어, 메탈)이 그래핀과 물리적 간격을 구비하며(여기서는 물리적 거리-비동일평면을 의미한다), 상기 전기전도성 물질(예를들어, 메탈)의 상부에 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)가 구비된다, 로 구성되는 상기 (A) 내지 (B) 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 소오스전극 및 드레인전극은 구리(Cu)만으로도 구성될 수 있다. 그 다음 설명은 -<A>- 또는 -<B>- 로 기술되는 내용을 참고한다.In one embodiment of the invention, the step of presenting on the one side (from (1) the <A> (3) processes, or from 1 of <A> (4) step) After that, the substrate (the source electrode and The source electrode (the electroconductive material connected to the graphene-the left side), which is connected to the substrate (the substrate on which the drain electrodes with non-coplanar planes are formed), can be adhered to the metal and then to additional device circuitry (or metal layer / (A), which is made of copper (Cu) capable of adhesion and is connected to a substrate (a substrate on which a part of drain electrodes having a plane which is not coplanar with the source electrode is partially formed). The drain electrode (the material on which the physical distance (in this case, physical distance - meaning the non-coplanar plane) with the graphene - the right side) is bonded to the metal and then to an additional device circuit (or metal layer / or wafer) (Cu), or (B) in one embodiment of the present invention. Drain electrodes may be formed on top of the electrically conductive material (e. G., Metal) with an electrically conductive material (e. G., Metal) (A) to (B) consisting of copper (Cu) capable of adhesion with an additional device circuit (or metal layer / or wafer). In one embodiment of the present invention, the source electrode and the drain electrode may be made of copper (Cu) alone. The following description refers to - <A> -or- <B> - .
-<A>-- <A> -
따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, 이후, (a). 레지스트 도포(본 발명의 한 실시예에서, 레지스트 도포를 수행하기 이전에 CMP 를 수행하여 구리(Cu)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (b). 노광, (c). 현상, (d). 소스와 드레인 메탈 컨택들을 제외한 나머지 부분을 넓게 에칭한다. (e). 레지스트 제거, (f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층 및 드레인전극과 그래핀 굽힘 회로가 충분히 공간적으로(여기서는 수평상태의 물리적 간격을 의미한다) 떨어질 수 있도록 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부층 및 드레인전극과 그래핀 굽힘 회로가 충분히 공간적으로 떨어질 수 있도록 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다, 로의 순서로 수행한다. 따라서, 상기 에칭부는 계단형태의 형상을 구비하게 된다. (j). 이후, 본 발명의 한 실시예에서, 추가적인 선택으로 레지스트가 도포되어 있는 소오스전극 및 드레인전극의 레지스트 상부에 추후 공정에서 필요외의 부분의 제거를 용이하게 하기 위한 PMMA를 구비한다,Thus, the metal is provided at the source electrode (the electrically conductive material-the left side connected to the exposed portions of the graphene layer (s)) and the drain electrode (the electrically conductive material-the right side). In one embodiment of the present invention, the source electrode and the drain electrode may be made of the same metal, or may be made of different metals by using two or more depositions and selective etching. Therefore, the source and drain electrodes are formed by depositing a metal to a thickness of about 5 to 100 nm by using e-beam evaporation or e-beam evaporation and sputtering Copper (Cu) provided on the source and drain electrodes is deposited to a thickness of about 30 to 100 micrometers by vapor deposition. (In one embodiment of the present invention, CMP may be performed prior to performing resist coating to adjust the thickness and flatness of the copper (Cu) layer to desired levels); Exposure, (c). Phenomenon, (d). The remaining portions except the source and drain metal contacts are widely etched. (e). Resist removal, (f). Resist application, (g). Exposure, (h). The phenomenon, (i). Etch one or more times so that the top and drain electrodes of the graphene bending circuit and the graphene bending circuit are spaced sufficiently (in this case, the horizontal physical spacing) to fall off (exactly the upper and drain electrodes of the graphene bending circuit, Etching the metal layer or the copper (Cu) layer and the metal layer only one or more times so that the pin bending circuit can fall sufficiently spatially. Thus, the etching portion has a stepped shape. ) In one embodiment of the present invention, PMMA is further provided on top of the resist of the source electrode and the drain electrode to which the resist is applied in order to facilitate removal of a portion other than that required in a subsequent process.
-<B>-- <B> -
(1). 그래핀(또는 선택적 식각된 그래핀)의 상부 및 드레인전극이 구비될 위치의 상부 및 트랜지스터의 구조를 형성할 위치에 절연물질을 증착한다(본 발명의 한 실시예에서, 절연물질의 증착 이후, CMP 를 수행하여 절연물질층(절연층)의 두께 및 평탄도를 바람직한 수준으로 조절할 수 있다). (2). 레지스트 마스크를 상기 절연물질층(절연층)위에 형성한다, 이는 그래핀 굽힘 회로 및 그래핀 굽힘 회로의 소스와 드레인 컨택들을 한정하는데 사용될 수 있다. 레지스트 마스크를 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다. (3). 그 다음, 식각이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출시키기 위해서 사용된다. 즉, 절연물질층(절연층)내로 식각된 트렌치들이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출한다. 본 발명의 한 실시예에서, 습식 식각(wet etching)이 트렌치들을 형성하기 위하여 사용될 수 있다. 마스크는, 식각 동안 마스크로서 사용되며, 그 후 제거된다. PMMA에 의하여 형성된 예시적인 마스크는, 아세톤과 같은 용매에서 제거된다. (4). 그 후에, 메탈이 트렌치를 채우는 증착공정이 수행된다. 상기 메탈은 제 1 메탈층과 제 2 메탈층의, 두 개의 층들로 만들어진다. 제 1 메탈층(하부)은, 예를 들어, 일부 형성된 소오스전극 및 드레인전극과 양호한 컨택이 가능한 메탈로 구성되며, 제 2 메탈층(상부)은 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성된다. 따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, 이후, (a). 레지스트 도포(본 발명의 한 실시예에서, 레지스트 도포를 수행하기 이전에 CMP 를 수행하여 구리(Cu)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (b). 노광, (c). 현상, (d). 소스와 드레인 메탈 컨택들을 제외한 나머지 부분을 넓게 에칭한다. (e). 레지스트 제거, (f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층만 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부에 구비된 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다), 로의 순서로 수행한다. 따라서, 상기 에칭부는 계단형태의 형상을 구비하게 된다. (j). 이후, 본 발명의 한 실시예에서, 추가적인 선택으로 레지스트가 도포되어 있는 소오스전극 및 드레인전극의 레지스트 상부에 추후 공정에서 필요외의 부분의 제거를 용이하게 하기 위한 PMMA를 구비한다, 로 구성되는 상기 -<A>- 또는 -<B>- 로 기술되는 내용을 구비한다. (One). An insulating material is deposited at the top of the graphen (or selectively etched graphene) and at the top of the location where the drain electrode is to be provided and at the location where the transistor will form the structure (in one embodiment of the invention, CMP can be performed to adjust the thickness and flatness of the insulating material layer (insulating layer) to a desirable level). (2). A resist mask is formed on the insulating material layer (insulating layer), which can be used to define the source and drain contacts of the graphene bending circuit and the graphene bending circuit. Techniques for forming a resist mask are known to those skilled in the art and are therefore not described further herein. (3). The etch is then used to expose areas of the graphene layer (s) for the formation of the graphene bending circuit and the source electrode, and regions of the location where the drain electrode will be located. That is, the trenches etched into the insulating material layer (insulating layer) expose regions of the graphene bending circuit and regions where the graphene layer (s) and the drain electrode are to be provided for the formation of the source electrode. In one embodiment of the invention, wet etching may be used to form the trenches. The mask is used as a mask during etching and then removed. An exemplary mask formed by PMMA is removed in a solvent such as acetone. (4). Thereafter, a deposition process is performed in which the metal fills the trenches. The metal is made of two layers, a first metal layer and a second metal layer. The first metal layer (lower part) is made of, for example, metal capable of good contact with the partially formed source electrode and the drain electrode, and the second metal layer (upper part) is formed by an additional device circuit (or metal layer / And copper (Cu) capable of adhesion. Thus, the metal is provided at the source electrode (the electrically conductive material-the left side connected to the exposed portions of the graphene layer (s)) and the drain electrode (the electrically conductive material-the right side). In one embodiment of the present invention, the source electrode and the drain electrode may be made of the same metal, or may be made of different metals by using two or more depositions and selective etching. Therefore, the source and drain electrodes are formed by depositing a metal to a thickness of about 5 to 100 nm by using e-beam evaporation or e-beam evaporation and sputtering Copper (Cu) provided on the source and drain electrodes is deposited to a thickness of about 30 to 100 micrometers by vapor deposition. (In one embodiment of the present invention, CMP may be performed prior to performing resist coating to adjust the thickness and flatness of the copper (Cu) layer to desired levels); Exposure, (c). Phenomenon, (d). The remaining portions except the source and drain metal contacts are widely etched. (e). Resist removal, (f). Resist application, (g). Exposure, (h). The phenomenon, (i). Only the upper layer of the graphene bending circuit is etched at least once (more precisely, the metal layer provided on the upper part of the graphene bending circuit or the copper (Cu) layer and only the metal layer is etched at least once). Accordingly, the etching portion has a stepped shape. (j). Then, the are In one embodiment of the present invention, the resist top portion of a source electrode and a drain electrode that is resist is applied as an additional selection with a PMMA to facilitate part removal of the other necessary in a later step, it consists of - <A> -or- <B> - .
상기 -<A>- 또는 -<B>- 로 기술되는 내용 그 이후의 단계는 다음과 같다. Ⅰ. (a). 그래핀(또는 선택적 식각된 그래핀)의 상부에 절연층(초박막층) 구비, (b). 절연물질의 증착 및 선택적 식각, (c). 레지스트 제거, (d). 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비, (e). 교차되는 장벽조정회로를 구비, (f). 절연층 구비, (g). CMP 를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 로 구성되는 Ⅰ 의 공정순서를 구비할 수 있다. 상기 일면에서 제시하는 방법을 '그래핀 회로 웨이퍼' 또는 '그래핀 굽힘 회로 웨이퍼'라 명한다. 상기 일면에서 제시하는 방법을 사용하면 전사공정 없이 그래핀을 성장시켜, 그래핀의 품질에 문제가 없는 형태로 트랜지스터를 제조할 수 있다. 본 발명의 한 실시예에서, 일면에서 제시되는, 교차되는 장벽조정회로는 복수의 메탈 컨택이 구비되는 것을 의미한다.The contents described by the above - mentioned <A> -or- <B> - are as follows. Ⅰ. (a). An insulating layer (ultra thin layer) is provided on top of graphene (or selectively etched graphene), (b). Deposition and selective etching of insulating material, (c). Resist removal, (d). Thereafter, at least one Piezo material is provided at the etched location of the layer of insulating material (e). (F). (G). CMP is performed at least once to remove excess metal and to polish the thickness of the topmost insulating layer to reduce it to a desired level, for example, from about 10 nanometers to about 1 micrometer. In one embodiment of the present invention, as an additional option (1). The copper is protruded by etching the uppermost insulating layer to a certain thickness, or (2). And may form one or more alignment structures that cause the mating material to fit into the copper by etching the copper to a constant thickness. The method described above is referred to as a 'graphene circuit wafer' or a 'graphene bending circuit wafer'. Using the method described in the above, the graphene can be grown without a transfer process, and the transistor can be manufactured in such a manner that there is no problem in the quality of the graphene. In one embodiment of the invention, an intersecting barrier adjustment circuit, as presented in one aspect, means having a plurality of metal contacts.
상기, 그래핀 굽힘 회로 웨이퍼의 소스와 드레인 메탈 컨택에는 구리 대신에 (1). 금, (2). 알루미늄, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 것이 사용될 수 있다. Instead of copper, the source and drain metal contacts of the graphene bend circuit wafer (1). Gold, (2). (1) to (2), composed of aluminum, can be used.
본 발명의 한 실시예에서, 그래핀 굽힘 회로 웨이퍼의 소스와 드레인은 메탈 컨택을 사용하지 않고 초기 메탈층만으로도 구성될 수 있다. 상기 초기 메탈층은, 그래핀과 양호한 컨택이 가능한 메탈로 구성되는 것이 좋다. 본 발명의 한 실시예에서, 본 발명은 상기 그래핀 굽힘 회로 웨이퍼의 구조상에 추가적인 디바이스, 메탈층, 그래핀 굽힘 회로, 중 하나 이상 선택되는 것이 구비될 수 있다.
In one embodiment of the present invention, the source and drain of the graphene bend circuit wafer can be constructed with only the initial metal layer without using a metal contact. It is preferable that the initial metal layer is made of metal capable of good contact with graphene. In one embodiment of the present invention, the present invention can be provided with at least one selected from among additional devices, a metal layer, a graphene bending circuit, and the like on the structure of the graphene bending circuit wafer.
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 아래와 같은 공정을 구비할 수 있다. In one embodiment of the present invention, the transistor of the present invention may have the following process.
<A><A>
(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거, 레지스트 제거 이후 절연층(초박막)을 구비한다, (8). 저온 기판 직성장 그래핀의 제조방법 구비, (9). 성장된 그래핀을 선택적 식각 한다, (10). 선택적 식각된 그래핀의 상부에 절연층 구비, (11). 절연층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (12). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (12)의 공정 순서를 구비한다. (One). Substrate cleaning, (2). Deposition of insulating material, application of resist, (3). Exposure, (4). Phenomenon, (5). Etching, (6). At least one magnetic particle, and particles having a charge, (7). An insulating layer (ultra-thin film) after resist removal and resist removal, (8). (9) A method for manufacturing a low-temperature substrate direct-grown graphene. The grown graphene is selectively etched, (10). An insulating layer is provided on top of the selectively etched graphene, (11). An insulating layer is provided on the insulating layer (in one embodiment of the present invention, the thickness and the flatness of the insulating layer provided on the uppermost layer can be adjusted to a desired level by performing CMP with additional selection). (1) to (12), each of which is constituted by a plurality of barrier control circuits and a barrier control circuit which intersects with each other.
<B><B>
(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거, 레지스트 제거 이후 절연층(초박막)을 구비한다, (8). 저온 기판 직성장 그래핀의 제조방법 구비, (9). 성장된 그래핀을 선택적 식각 한다, (10). 선택적 식각된 그래핀의 상부에 PMMA층 구비, (11). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (12). PMMA층을 아세톤으로 용해, (13). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (13)의 공정 순서를 구비한다. (One). Substrate cleaning, (2). Deposition of insulating material, application of resist, (3). Exposure, (4). Phenomenon, (5). Etching, (6). At least one magnetic particle, and particles having a charge, (7). An insulating layer (ultra-thin film) after resist removal and resist removal, (8). (9) A method for manufacturing a low-temperature substrate direct-grown graphene. The grown graphene is selectively etched, (10). A PMMA layer is provided on top of the selectively etched graphene, (11). (In one embodiment of the present invention, the thickness and flatness of the insulating layer can be adjusted to desired levels by performing CMP with additional selection). Dissolve the PMMA layer with acetone, (13). (1) to (13), each of which is constituted by a plurality of barrier control circuits and provided with intersecting barrier control circuits.
<C><C>
(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (2). 이후, 절연층(초박막)을 구비한다, (3). 저온 기판 직성장 그래핀의 제조방법 구비, (4). 성장된 그래핀을 선택적 식각 한다, (5). 선택적 식각된 그래핀의 상부에 절연층 구비, (6). 절연층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (7). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (7)의 공정 순서를 구비한다. (One). At least one magnetic particle, and particles having electric charge, (2). Thereafter, an insulating layer (ultra thin film) is provided (3). (4) A method for manufacturing a low-temperature substrate straight-grained graphene. Selectively etch the grown graphene, (5). An insulating layer is provided on top of the selectively etched graphene, (6). An insulating layer is provided on the insulating layer (in one embodiment of the present invention, the thickness and flatness of the insulating layer provided on the uppermost layer can be adjusted to a desired level by performing CMP with additional selection). (1) to (7), each of which is constituted by a plurality of barrier control circuits and a barrier control circuit which intersects each other.
<D><D>
(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (2). 이후, 절연층(초박막)을 구비한다, (3). 저온 기판 직성장 그래핀의 제조방법 구비, (4). 성장된 그래핀을 선택적 식각 한다, (5). 선택적 식각된 그래핀의 상부에 PMMA층 구비, (6). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (7). PMMA층을 아세톤으로 용해, (8). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (8)의 공정 순서를 구비한다.(One). At least one magnetic particle, and particles having electric charge, (2). Thereafter, an insulating layer (ultra thin film) is provided (3). (4) A method for manufacturing a low-temperature substrate straight-grained graphene. Selectively etch the grown graphene, (5). A PMMA layer is provided on top of the selectively etched graphene, (6). (In one embodiment of the present invention, CMP can be performed with additional choice to adjust the thickness and flatness of the insulating layer to desired levels. Dissolve the PMMA layer with acetone, (8). (1) to (8), each of which is constituted by a plurality of barrier control circuits and provided with intersecting barrier control circuits.
본 발명의 한 실시예에서, 일면에서 제시하는 공정(<A>의 (1) 부터 (8) 공정, <A>의 (1) 부터 (9) 공정, <C>의 (1) 부터 (3) 공정, <C>의 (1) 부터 (4) 공정, 중 선택되는 공정) 그 이후, 그래핀이 구비된 위치에 비교하여 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다.(또는, 일면에서 제시하는 <A>, <C>, 중 선택되는 공정에서, (1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비하기 이전에 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다. 절연층으로 비동일평면을 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다, (2). 그 이후, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (3). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초막박층) 구비, (4). 금속층의 증착과 선택적 식각, (5). 그 이후, 저온 기판 직성장 그래핀의 제조방법을 수행한다. 더하여 본 발명의 한 실시예에서, 추가적인 선택으로 (6). 성장된 그래핀을 선택적 식각 한다, 로 구성되는 상기 (1) 내지 (5)의 공정 순서, 상기 (1) 내지 (6)의 공정 순서, 중 선택되는 공정 순서를 구비한다.) In an embodiment of the present invention, since the step (1 of <A> presented on one surface (8) step (1) to the <A> (9) step, from (1) a <C> (3 ) Process, a process selected from among the processes (1) to (4) of <C> . Thereafter, the drain electrode is provided with a non-coplanar surface as an insulating layer at a position where the drain electrode is to be provided. (or, in <A>, <C>, the process is selected from: (1) one or more magnetic particles, to provided that the particles have a charge, the selection of the position be transferred to the drain electrode provided on one face presenting at (2). Thereafter, one or more magnetic particles, particles having electric charge, particles having electric charges, and particles having electric charges are formed on the insulating layer, (3), wherein at least one of the magnetic particles, the particles having electric charges, In addition, in an embodiment of the present invention, a method of fabricating a low-temperature substrate-grafted graphene layer (6) is further provided, (1) to (5) and a process sequence selected from the process sequence of (1) to (6).
그 이후로, 소오스전극(그래핀과 연결되는 전기전도성 물질-좌측부)은, 메탈과 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성되며, 드레인전극은, (A). 드레인전극(그래핀과 물리적 간격(여기서는 물리적 거리(높이)-비동일평면을 의미한다)이 구비되는 전기전도성 물질-우측부)은 메탈과 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성된다(또는, 웨이퍼의 컨텍부분은 접착(adhesion)이 가능한 구리(Cu)로 구성한다), 또는 본 발명의 한 실시예에서, (B). 드레인전극은 전기전도성 물질(예를들어, 메탈)이 그래핀과 물리적 간격을 구비하며(여기서는 물리적 거리(높이)-비동일평면을 의미한다), 상기 전기전도성 물질(예를들어, 메탈)의 상부에 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)가 구비된다, 로 구성되는 상기 (A) 내지 (B) 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 소오스전극 및 드레인전극은 구리(Cu)만으로도 구성될 수 있다. 그 다음 설명은 -<A>- 또는 -<B>- 로 기술되는 내용을 참고한다.Thereafter, the source electrode (the electrically conductive material connected to the graphene-left side) is made of copper (Cu) capable of adhesion with the metal and a further device circuit (or metal layer / or wafer) (A). The drain electrode (the electrically conductive material - the right-hand part of which is physically spaced from the graphene (here, physical distance (height) - meaning non-coplanar) - is bonded to the metal and then to additional device circuitry (or metal layer / or wafer) (or Cu) that is capable of adhesion (or the contact portion of the wafer is made of copper (Cu) capable of adhesion), or (B) in one embodiment of the present invention. Drain electrodes may be formed by depositing an electrically conductive material (e. G., Metal) with an electrically conductive material (e. G., Metal) having physical spacing from the graphene (A) to (B), wherein the upper portion is provided with copper (Cu) capable of adhesion with an additional device circuit (or a metal layer / or wafer) at a later stage. In one embodiment of the present invention, the source electrode and the drain electrode may be made of copper (Cu) alone. The following description refers to - <A> -or- <B> - .
-<A>-- <A> -
따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다,Thus, the metal is provided at the source electrode (the electrically conductive material-the left side connected to the exposed portions of the graphene layer (s)) and the drain electrode (the electrically conductive material-the right side). In one embodiment of the present invention, the source electrode and the drain electrode may be made of the same metal, or may be made of different metals by using two or more depositions and selective etching. Therefore, the source and drain electrodes are formed by depositing a metal to a thickness of about 5 to 100 nm by using e-beam evaporation or e-beam evaporation and sputtering Copper (Cu) provided on the source and drain electrodes is deposited to a thickness of about 30 to 100 micrometers by vapor deposition,
-<B>-- <B> -
(1). 그래핀(또는 선택적 식각된 그래핀)의 상부 및 드레인전극이 구비될 위치의 상부 및 트랜지스터의 구조를 형성할 위치에 절연물질을 증착한다(본 발명의 한 실시예에서, 절연물질의 증착 이후, CMP 를 수행하여 절연물질층(절연층)의 두께 및 평탄도를 바람직한 수준으로 조절할 수 있다). (2). 레지스트 마스크를 상기 절연물질층(절연층)위에 형성한다, 이는 그래핀 굽힘 회로 및 그래핀 굽힘 회로의 소스와 드레인 컨택들을 한정하는데 사용될 수 있다. 레지스트 마스크를 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다. (3). 그 다음, 식각이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출시키기 위해서 사용된다. 즉, 절연물질층(절연층)내로 식각된 트렌치들이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출한다. 본 발명의 한 실시예에서, 습식 식각(wet etching)이 트렌치들을 형성하기 위하여 사용될 수 있다. 마스크는, 식각 동안 마스크로서 사용되며, 그 후 제거된다. PMMA에 의하여 형성된 예시적인 마스크는, 아세톤과 같은 용매에서 제거된다. (4). 그 후에, 메탈이 트렌치를 채우는 증착공정이 수행된다. 상기 메탈은 제 1 메탈층과 제 2 메탈층의, 두 개의 층들로 만들어진다. 제 1 메탈층(하부)은, 예를 들어, 그래핀과 양호한 컨택이 가능한 메탈로 구성되며, 제 2 메탈층(상부)은 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성된다. 따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, 로 구성되는 상기 -<A>- 또는 -<B>- 로 기술되는 내용을 구비한다. (One). An insulating material is deposited at the top of the graphen (or selectively etched graphene) and at the top of the location where the drain electrode is to be provided and at the location where the transistor will form the structure (in one embodiment of the invention, CMP can be performed to adjust the thickness and flatness of the insulating material layer (insulating layer) to a desirable level). (2). A resist mask is formed on the insulating material layer (insulating layer), which can be used to define the source and drain contacts of the graphene bending circuit and the graphene bending circuit. Techniques for forming a resist mask are known to those skilled in the art and are therefore not described further herein. (3). The etch is then used to expose areas of the graphene layer (s) for the formation of the graphene bending circuit and the source electrode, and regions of the location where the drain electrode will be located. That is, the trenches etched into the insulating material layer (insulating layer) expose regions of the graphene bending circuit and regions where the graphene layer (s) and the drain electrode are to be provided for the formation of the source electrode. In one embodiment of the invention, wet etching may be used to form the trenches. The mask is used as a mask during etching and then removed. An exemplary mask formed by PMMA is removed in a solvent such as acetone. (4). Thereafter, a deposition process is performed in which the metal fills the trenches. The metal is made of two layers, a first metal layer and a second metal layer. The first metal layer (lower part) is made of, for example, a metal capable of good contact with graphene, and the second metal layer (upper part) is bonded to an additional device circuit (or metal layer / Copper (Cu) which is possible. Thus, the metal is provided at the source electrode (the electrically conductive material-the left side connected to the exposed portions of the graphene layer (s)) and the drain electrode (the electrically conductive material-the right side). In one embodiment of the present invention, the source electrode and the drain electrode may be made of the same metal, or may be made of different metals by using two or more depositions and selective etching. Therefore, the source and drain electrodes are formed by depositing a metal to a thickness of about 5 to 100 nm by using e-beam evaporation or e-beam evaporation and sputtering and that the copper (Cu) which is provided on the upper portion of the source electrode and the drain electrode is the thickness by a deposition is deposited to 100 microns degree of about 30 nanometers, composed of - <A> - or - <B > - .
상기 -<A>- 또는 -<B>- 로 기술되는 내용 이후, (a). 레지스트 도포(본 발명의 한 실시예에서, 레지스트 도포를 수행하기 이전에 CMP 를 수행하여 구리(Cu)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (b). 노광, (c). 현상, (d). 소스와 드레인 메탈 컨택들을 제외한 나머지 부분을 넓게 에칭한다. (e). 레지스트 제거, (f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층만 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부에 구비된 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다), 로의 순서로 수행한다. 따라서, 상기 에칭부는 계단형태의 형상을 구비하게 된다. (j). 이후, 본 발명의 한 실시예에서, 추가적인 선택으로 레지스트가 도포되어 있는 소오스전극 및 드레인전극의 레지스트 상부에 추후 공정에서 필요외의 부분의 제거를 용이하게 하기 위한 PMMA를 구비한다. 그 이후의 단계는 다음과 같다. Ⅰ. (a). 그래핀(또는 선택적 식각된 그래핀)의 상부에 절연층 구비, (b). 절연층 상부에 절연층 구비, (c). 교차되는 장벽조정회로를 구비, (d). 레지스트 제거, (e). 절연층 구비, (f). 화학적 기계적 연마(chemical mechanical polishing(CMP))를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 또는 Ⅱ. (a). 레지스트 제거, (b). 그래핀(또는 선택적 식각된 그래핀)의 상부에 PMMA층 구비, (c). 절연층 구비, (d). PMMA층을 용해하여 진공층, 에어층, 중 선택되는 층을 형성(방법은 일면에서 설명하였음), (e). 교차되는 장벽조정회로를 구비, (f). 절연층 구비, (g). 화학적 기계적 연마(chemical mechanical polishing(CMP))를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 로 구성되는 상기 Ⅰ 또는 Ⅱ 의 공정순서를 구비할 수 있다. 상기 일면에서 제시하는 방법을 '그래핀 회로 웨이퍼' 또는 '그래핀 굽힘 회로 웨이퍼'라 명한다. 상기 일면에서 제시하는 방법을 사용하면 전사공정 없이 그래핀을 성장시켜, 그래핀의 품질에 문제가 없는 형태로 트랜지스터를 제조할 수 있다. 본 발명의 한 실시예에서, 일면에서 제시되는, 교차되는 장벽조정회로는 복수의 메탈 컨택이 구비되는 것을 의미한다.After the contents described by - <A> -or- <B> - , (a). (In one embodiment of the present invention, CMP may be performed prior to performing resist coating to adjust the thickness and flatness of the copper (Cu) layer to desired levels); Exposure, (c). Phenomenon, (d). The remaining portions except the source and drain metal contacts are widely etched. (e). Resist removal, (f). Resist application, (g). Exposure, (h). The phenomenon, (i). Only the upper layer of the graphene bending circuit is etched at least once (more precisely, the metal layer provided on the upper part of the graphene bending circuit or the copper (Cu) layer and only the metal layer is etched at least once). Accordingly, the etching portion has a stepped shape. (j). Thereafter, in one embodiment of the present invention, the PMMA is provided on the upper portion of the resist of the source electrode and the drain electrode to which the resist is applied as an additional option, in order to facilitate removal of a portion other than that required in a subsequent process. The subsequent steps are as follows. Ⅰ. (a). An insulating layer is provided on top of the graphene (or selectively etched graphene), (b). An insulating layer is provided on the insulating layer, (c). (D). Resist removal, (e). (F). Chemical mechanical polishing (CMP) is performed one or more times to remove excess metal and to increase the thickness of the topmost insulating layer to a desired level, for example, from about 10 nanometers to about 1 micrometer Polished to reduce. In one embodiment of the present invention, as an additional option (1). The copper is protruded by etching the uppermost insulating layer to a certain thickness, or (2). One or more alignment structures may be formed that cause the mating material to fit into the copper by etching the copper to a constant thickness, or II. (a). Resist removal, (b). A PMMA layer is provided on top of the graphene (or selectively etched graphene), (c). (D). The PMMA layer is melted to form a vacuum layer, an air layer, or a selected layer (the method has been described in one aspect), (e). (F). (G). Chemical mechanical polishing (CMP) is performed one or more times to remove excess metal and to increase the thickness of the topmost insulating layer to a desired level, for example, from about 10 nanometers to about 1 micrometer Polished to reduce. In one embodiment of the present invention, as an additional option (1). The copper is protruded by etching the uppermost insulating layer to a certain thickness, or (2). And may form one or more alignment structures that cause the mating material to fit into the copper by etching the copper to a constant thickness. The method described above is referred to as a 'graphene circuit wafer' or a 'graphene bending circuit wafer'. Using the method described in the above, the graphene can be grown without a transfer process, and the transistor can be manufactured in such a manner that there is no problem in the quality of the graphene. In one embodiment of the invention, an intersecting barrier adjustment circuit, as presented in one aspect, means having a plurality of metal contacts.
상기, 그래핀 굽힘 회로 웨이퍼의 소스와 드레인 메탈 컨택에는 구리 대신에 (1). 금, (2). 알루미늄, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 것이 사용될 수 있다. Instead of copper, the source and drain metal contacts of the graphene bend circuit wafer (1). Gold, (2). (1) to (2), composed of aluminum, can be used.
본 발명의 한 실시예에서, 그래핀 굽힘 회로 웨이퍼의 소스와 드레인은 메탈 컨택을 사용하지 않고 초기 메탈층만으로도 구성될 수 있다. 상기 초기 메탈층은, 그래핀과 양호한 컨택이 가능한 메탈로 구성되는 것이 좋다. 본 발명의 한 실시예에서, 본 발명은 상기 그래핀 굽힘 회로 웨이퍼의 구조상에 추가적인 디바이스, 메탈층, 그래핀 굽힘 회로, 중 하나 이상 선택되는 것이 구비될 수 있다.
In one embodiment of the present invention, the source and drain of the graphene bend circuit wafer can be constructed with only the initial metal layer without using a metal contact. It is preferable that the initial metal layer is made of metal capable of good contact with graphene. In one embodiment of the present invention, the present invention can be provided with at least one selected from among additional devices, a metal layer, a graphene bending circuit, and the like on the structure of the graphene bending circuit wafer.
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 아래와 같은 공정을 구비할 수 있다.In one embodiment of the present invention, the transistor of the present invention may have the following process.
<A><A>
(1). 기판 세정, (2). 저온 기판 직성장 그래핀의 제조방법 구비, (3). 성장된 그래핀을 선택적 식각 한다, (4). 선택적 식각된 그래핀의 상부에 PMMA층 구비, (5). 교차되는 장벽조정회로 구비, (6). PMMA층을 아세톤으로 용해, 로 구성되는 (1) 내지 (6)의 공정 순서를 구비한다. (One). Substrate cleaning, (2). (3) A method for manufacturing a low-temperature substrate direct-growing graphene, The grown graphene is selectively etched, (4). A PMMA layer is provided on top of the selectively etched graphene, (5). Equipped with an intersecting barrier regulating circuit, (6). And dissolving the PMMA layer in acetone. The process sequence of (1) to (6) is as follows.
본 발명의 한 실시예에서, 일면에서 제시하는 공정(<A>의 (1) 부터 (2) 공정, <A>의 (1) 부터 (3) 공정, 중 선택되는 공정) 그 이후, 그래핀이 구비된 위치에 비교하여 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다.(또는, 일면에서 제시하는 <A> 공정에서, (1). 기판 세정 이후에 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다. 절연층으로 비동일평면을 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다, (2). 금속층의 증착과 선택적 식각, (3). 그 이후, 저온 기판 직성장 그래핀의 제조방법을 수행한다. 더하여 본 발명의 한 실시예에서, 추가적인 선택으로 (4). 성장된 그래핀을 선택적 식각 한다, 로 구성되는 상기 (1) 내지 (3)의 공정 순서, 상기 (1) 내지 (4)의 공정 순서, 중 선택되는 공정 순서를 구비한다.)In one embodiment of the invention, the step of presenting on the one side (from (1) the <A> (2) step, (1) to the <A> (3) step of the process selected) after which graphene provided with this having a non-co-planar with the insulating layer in a position to be provided with a drain electrode as compared with the position (or, in <A> step of presenting at one side, (1) be a drain electrode provided on the substrate after washing (2) deposition of a metal layer and selective etching, (3) etching of the metal layer, and (4) etching of the metal layer. (1) to (4), wherein the method further comprises the step of (4) optionally etching the grown graphene in an embodiment of the present invention. 3), the process sequence of (1) to (4) .
그 이후로, 소오스전극(그래핀과 연결되는 전기전도성 물질-좌측부)은, 메탈과 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성되며, 드레인전극은, (A). 드레인전극(그래핀과 물리적 간격(여기서는 물리적 거리(높이)-비동일평면을 의미한다)이 구비되는 전기전도성 물질-우측부)은 메탈과 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성된다(또는, 웨이퍼의 컨텍부분은 접착(adhesion)이 가능한 구리(Cu)로 구성한다), 또는 본 발명의 한 실시예에서, (B). 드레인전극은 전기전도성 물질(예를들어, 메탈)이 그래핀과 물리적 간격을 구비하며(여기서는 물리적 거리(높이)-비동일평면을 의미한다), 상기 전기전도성 물질(예를들어, 메탈)의 상부에 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)가 구비된다, 로 구성되는 상기 (A) 내지 (B) 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 소오스전극 및 드레인전극은 구리(Cu)만으로도 구성될 수 있다. 그 다음 설명은 -<A>- 또는 -<B>- 로 기술되는 내용을 참고한다. Thereafter, the source electrode (the electrically conductive material connected to the graphene-left side) is made of copper (Cu) capable of adhesion with the metal and a further device circuit (or metal layer / or wafer) (A). The drain electrode (the electrically conductive material - the right-hand part of which is physically spaced from the graphene (here, physical distance (height) - meaning non-coplanar) - is bonded to the metal and then to additional device circuitry (or metal layer / or wafer) (or Cu) that is capable of adhesion (or the contact portion of the wafer is made of copper (Cu) capable of adhesion), or (B) in one embodiment of the present invention. Drain electrodes may be formed by depositing an electrically conductive material (e. G., Metal) with an electrically conductive material (e. G., Metal) having physical spacing from the graphene (A) to (B), wherein the upper portion is provided with copper (Cu) capable of adhesion with an additional device circuit (or a metal layer / or wafer) at a later stage. In one embodiment of the present invention, the source electrode and the drain electrode may be made of copper (Cu) alone. The following description refers to - <A> -or- <B> - .
-<A>-- <A> -
따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다,Thus, the metal is provided at the source electrode (the electrically conductive material-the left side connected to the exposed portions of the graphene layer (s)) and the drain electrode (the electrically conductive material-the right side). In one embodiment of the present invention, the source electrode and the drain electrode may be made of the same metal, or may be made of different metals by using two or more depositions and selective etching. Therefore, the source and drain electrodes are formed by depositing a metal to a thickness of about 5 to 100 nm by using e-beam evaporation or e-beam evaporation and sputtering Copper (Cu) provided on the source and drain electrodes is deposited to a thickness of about 30 to 100 micrometers by vapor deposition,
-<B>-- <B> -
(1). 그래핀(또는 선택적 식각된 그래핀)의 상부 및 드레인전극이 구비될 위치의 상부 및 트랜지스터의 구조를 형성할 위치에 절연물질을 증착한다(본 발명의 한 실시예에서, 절연물질의 증착 이후, CMP 를 수행하여 절연물질층(절연층)의 두께 및 평탄도를 바람직한 수준으로 조절할 수 있다). (2). 레지스트 마스크를 상기 절연물질층(절연층)위에 형성한다, 이는 그래핀 굽힘 회로 및 그래핀 굽힘 회로의 소스와 드레인 컨택들을 한정하는데 사용될 수 있다. 레지스트 마스크를 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다. (3). 그 다음, 식각이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출시키기 위해서 사용된다. 즉, 절연물질층(절연층)내로 식각된 트렌치들이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출한다. 본 발명의 한 실시예에서, 습식 식각(wet etching)이 트렌치들을 형성하기 위하여 사용될 수 있다. 마스크는, 식각 동안 마스크로서 사용되며, 그 후 제거된다. PMMA에 의하여 형성된 예시적인 마스크는, 아세톤과 같은 용매에서 제거된다. (4). 그 후에, 메탈이 트렌치를 채우는 증착공정이 수행된다. 상기 메탈은 제 1 메탈층과 제 2 메탈층의, 두 개의 층들로 만들어진다. 제 1 메탈층(하부)은, 예를 들어, 그래핀과 양호한 컨택이 가능한 메탈로 구성되며, 제 2 메탈층(상부)은 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성된다. 따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, 로 구성되는 상기 -<A>- 또는 -<B>- 로 기술되는 내용을 구비한다. (One). An insulating material is deposited at the top of the graphen (or selectively etched graphene) and at the top of the location where the drain electrode is to be provided and at the location where the transistor will form the structure (in one embodiment of the invention, CMP can be performed to adjust the thickness and flatness of the insulating material layer (insulating layer) to a desirable level). (2). A resist mask is formed on the insulating material layer (insulating layer), which can be used to define the source and drain contacts of the graphene bending circuit and the graphene bending circuit. Techniques for forming a resist mask are known to those skilled in the art and are therefore not described further herein. (3). The etch is then used to expose areas of the graphene layer (s) for the formation of the graphene bending circuit and the source electrode, and regions of the location where the drain electrode will be located. That is, the trenches etched into the insulating material layer (insulating layer) expose regions of the graphene bending circuit and regions where the graphene layer (s) and the drain electrode are to be provided for the formation of the source electrode. In one embodiment of the invention, wet etching may be used to form the trenches. The mask is used as a mask during etching and then removed. An exemplary mask formed by PMMA is removed in a solvent such as acetone. (4). Thereafter, a deposition process is performed in which the metal fills the trenches. The metal is made of two layers, a first metal layer and a second metal layer. The first metal layer (lower part) is made of, for example, a metal capable of good contact with graphene, and the second metal layer (upper part) is bonded to an additional device circuit (or metal layer / Copper (Cu) which is possible. Thus, the metal is provided at the source electrode (the electrically conductive material-the left side connected to the exposed portions of the graphene layer (s)) and the drain electrode (the electrically conductive material-the right side). In one embodiment of the present invention, the source electrode and the drain electrode may be made of the same metal, or may be made of different metals by using two or more depositions and selective etching. Therefore, the source and drain electrodes are formed by depositing a metal to a thickness of about 5 to 100 nm by using e-beam evaporation or e-beam evaporation and sputtering and that the copper (Cu) which is provided on the upper portion of the source electrode and the drain electrode is the thickness by a deposition is deposited to 100 microns degree of about 30 nanometers, composed of - <A> - or - <B > - .
상기 -<A>- 또는 -<B>- 로 기술되는 내용 이후, (a). 레지스트 도포(본 발명의 한 실시예에서, 레지스트 도포를 수행하기 이전에 CMP 를 수행하여 구리(Cu)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (b). 노광, (c). 현상, (d). 소스와 드레인 메탈 컨택들을 제외한 나머지 부분을 넓게 에칭한다. (e). 레지스트 제거, (f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층만 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부에 구비된 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다), 로의 순서로 수행한다. 따라서, 상기 에칭부는 계단형태의 형상을 구비하게 된다. (j). 이후, 본 발명의 한 실시예에서, 추가적인 선택으로 레지스트가 도포되어 있는 소오스전극 및 드레인전극의 레지스트 상부에 추후 공정에서 필요외의 부분의 제거를 용이하게 하기 위한 PMMA를 구비한다. 그 이후의 단계는 다음과 같다. Ⅰ. (a). 레지스트 제거, (b). 그래핀(또는 선택적 식각된 그래핀)의 상부에 PMMA층 구비, (c). 교차되는 장벽조정회로를 구비, (d). PMMA층을 용해하여 진공층, 에어층, 중 선택되는 층을 형성(방법은 일면에서 설명하였음), (e). 절연층 구비, (f). 화학적 기계적 연마(chemical mechanical polishing(CMP))를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 로 구성되는 상기 Ⅰ 의 공정순서를 구비할 수 있다. 상기 일면에서 제시하는 방법을 '그래핀 회로 웨이퍼' 또는 '그래핀 굽힘 회로 웨이퍼'라 명한다. 상기 일면에서 제시하는 방법을 사용하면 전사공정 없이 그래핀을 성장시켜, 그래핀의 품질에 문제가 없는 형태로 트랜지스터를 제조할 수 있다. 본 발명의 한 실시예에서, 일면에서 제시되는, 교차되는 장벽조정회로는 복수의 메탈 컨택이 구비되는 것을 의미한다.After the contents described by - <A> -or- <B> - , (a). (In one embodiment of the present invention, CMP may be performed prior to performing resist coating to adjust the thickness and flatness of the copper (Cu) layer to desired levels); Exposure, (c). Phenomenon, (d). The remaining portions except the source and drain metal contacts are widely etched. (e). Resist removal, (f). Resist application, (g). Exposure, (h). The phenomenon, (i). Only the upper layer of the graphene bending circuit is etched at least once (more precisely, the metal layer provided on the upper part of the graphene bending circuit or the copper (Cu) layer and only the metal layer is etched at least once). Accordingly, the etching portion has a stepped shape. (j). Thereafter, in one embodiment of the present invention, the PMMA is provided on the upper portion of the resist of the source electrode and the drain electrode to which the resist is applied as an additional option, in order to facilitate removal of a portion other than that required in a subsequent process. The subsequent steps are as follows. Ⅰ. (a). Resist removal, (b). A PMMA layer is provided on top of the graphene (or selectively etched graphene), (c). (D). The PMMA layer is melted to form a vacuum layer, an air layer, or a selected layer (the method has been described in one aspect), (e). (F). Chemical mechanical polishing (CMP) is performed one or more times to remove excess metal and to increase the thickness of the topmost insulating layer to a desired level, for example, from about 10 nanometers to about 1 micrometer Polished to reduce. In one embodiment of the present invention, as an additional option (1). The copper is protruded by etching the uppermost insulating layer to a certain thickness, or (2). And may form one or more alignment structures that cause the mating material to fit into the copper by etching the copper to a constant thickness. The method described above is referred to as a 'graphene circuit wafer' or a 'graphene bending circuit wafer'. Using the method described in the above, the graphene can be grown without a transfer process, and the transistor can be manufactured in such a manner that there is no problem in the quality of the graphene. In one embodiment of the invention, an intersecting barrier adjustment circuit, as presented in one aspect, means having a plurality of metal contacts.
상기, 그래핀 굽힘 회로 웨이퍼의 소스와 드레인 메탈 컨택에는 구리 대신에 (1). 금, (2). 알루미늄, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 것이 사용될 수 있다. Instead of copper, the source and drain metal contacts of the graphene bend circuit wafer (1). Gold, (2). (1) to (2), composed of aluminum, can be used.
본 발명의 한 실시예에서, 그래핀 굽힘 회로 웨이퍼의 소스와 드레인은 메탈 컨택을 사용하지 않고 초기 메탈층만으로도 구성될 수 있다. 상기 초기 메탈층은, 그래핀과 양호한 컨택이 가능한 메탈로 구성되는 것이 좋다. 본 발명의 한 실시예에서, 본 발명은 상기 그래핀 굽힘 회로 웨이퍼의 구조상에 추가적인 디바이스, 메탈층, 그래핀 굽힘 회로, 중 하나 이상 선택되는 것이 구비될 수 있다.
In one embodiment of the present invention, the source and drain of the graphene bend circuit wafer can be constructed with only the initial metal layer without using a metal contact. It is preferable that the initial metal layer is made of metal capable of good contact with graphene. In one embodiment of the present invention, the present invention can be provided with at least one selected from among additional devices, a metal layer, a graphene bending circuit, and the like on the structure of the graphene bending circuit wafer.
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 아래와 같은 공정을 구비할 수 있다. In one embodiment of the present invention, the transistor of the present invention may have the following process.
<A><A>
(1). 교차되는 장벽조정회로 구비, (2). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비, (3). 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초막박층) 구비, (4). 저온 기판 직성장 그래핀의 제조방법 구비, (5). 성장된 그래핀을 선택적 식각 한다, (6). 선택적 식각된 그래핀의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (7). 섬 전극 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (7)의 공정 순서를 구비한다. (One). Equipped with an intersecting barrier regulating circuit, (2). Deposition and selective etching of the insulating material, followed by at least one Piezo material at the etched location of the layer of insulating material (3). An insulating layer (thin layer of foil) on top of at least one Piezo material, (4). (5) A method for manufacturing a low-temperature substrate-direct-grown graphene. Selectively etch the grown graphene, (6). (7) an island electrode (insulating layer / island electrode and tunnel junction on the island electrode side (drain side)) on top of the selectively etched graphene. (In one embodiment of the present invention, the thickness and flatness of the insulating layer provided on the uppermost layer can be adjusted to a desirable level by carrying out CMP by further selection). ) To (7).
<B><B>
(1). 교차되는 장벽조정회로 구비, (2). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비, (3). 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초막박층) 구비, (4). 저온 기판 직성장 그래핀의 제조방법 구비, (5). 성장된 그래핀을 선택적 식각 한다, (6). 선택적 식각된 그래핀의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (7). 섬 전극의 상부에 PMMA층 구비, (8). PMMA층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (9). PMMA층을 아세톤으로 용해, 로 구성되는 (1) 내지 (9)의 공정 순서를 구비한다. (One). Equipped with an intersecting barrier regulating circuit, (2). Deposition and selective etching of the insulating material, followed by at least one Piezo material at the etched location of the layer of insulating material (3). An insulating layer (thin layer of foil) on top of at least one Piezo material, (4). (5) A method for manufacturing a low-temperature substrate-direct-grown graphene. Selectively etch the grown graphene, (6). (7) an island electrode (insulating layer / island electrode and tunnel junction on the island electrode side (drain side)) on top of the selectively etched graphene. A PMMA layer is provided on the island electrode, (8). An insulating layer on top of the PMMA layer (in one embodiment of the present invention, the thickness and flatness of the insulating layer can be adjusted to a desired level by performing CMP as an additional option). (1) to (9) in which the PMMA layer is dissolved in acetone.
<C><C>
(1). 교차되는 장벽조정회로 구비, (2). 하나 이상의 Piezo(피에조)물질을 구비, (3). 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초막박층) 구비, (4). 저온 기판 직성장 그래핀의 제조방법 구비, (5). 성장된 그래핀을 선택적 식각 한다, (6). 선택적 식각된 그래핀의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (7). 섬 전극 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (7)의 공정 순서를 구비한다. (One). Equipped with an intersecting barrier regulating circuit, (2). At least one Piezo material, (3). An insulating layer (thin layer of foil) on top of at least one Piezo material, (4). (5) A method for manufacturing a low-temperature substrate-direct-grown graphene. Selectively etch the grown graphene, (6). (7) an island electrode (insulating layer / island electrode and tunnel junction on the island electrode side (drain side)) on top of the selectively etched graphene. (In one embodiment of the present invention, the thickness and flatness of the insulating layer provided on the uppermost layer can be adjusted to a desirable level by carrying out CMP by further selection). ) To (7).
<D><D>
(1). 교차되는 장벽조정회로 구비, (2). 하나 이상의 Piezo(피에조)물질을 구비, (3). 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초막박층) 구비, (4). 저온 기판 직성장 그래핀의 제조방법 구비, (5). 성장된 그래핀을 선택적 식각 한다, (6). 선택적 식각된 그래핀의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (7). 섬 전극의 상부에 PMMA층 구비, (8). PMMA층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (9). PMMA층을 아세톤으로 용해, 로 구성되는 (1) 내지 (9)의 공정 순서를 구비한다.(One). Equipped with an intersecting barrier regulating circuit, (2). At least one Piezo material, (3). An insulating layer (thin layer of foil) on top of at least one Piezo material, (4). (5) A method for manufacturing a low-temperature substrate-direct-grown graphene. Selectively etch the grown graphene, (6). (7) an island electrode (insulating layer / island electrode and tunnel junction on the island electrode side (drain side)) on top of the selectively etched graphene. A PMMA layer is provided on the island electrode, (8). An insulating layer on top of the PMMA layer (in one embodiment of the present invention, the thickness and flatness of the insulating layer can be adjusted to a desired level by performing CMP as an additional option). (1) to (9) in which the PMMA layer is dissolved in acetone.
본 발명의 한 실시예에서, 일면에서 제시하는 공정(<A>의 (1) 부터 (4) 공정, <A>의 (1) 부터 (5) 공정, <C>의 (1) 부터 (4) 공정, <C>의 (1) 부터 (5) 공정, 중 선택되는 공정) 그 이후, 그래핀이 구비된 위치에 비교하여 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다.(또는, 일면에서 제시하는 <A>, <C>, 중 선택되는 공정에서, (1). 하나 이상의 Piezo(피에조)물질을 구비하기 이전에 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다. 절연층으로 비동일평면을 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다, (2). 그 이후, 하나 이상의 Piezo(피에조)물질을 구비, (3). 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초막박층) 구비, (4). 금속층의 증착과 선택적 식각, (5). 그 이후, 저온 기판 직성장 그래핀의 제조방법을 수행한다. 더하여 본 발명의 한 실시예에서, 추가적인 선택으로 (6). 성장된 그래핀을 선택적 식각 한다, 로 구성되는 상기 (1) 내지 (5)의 공정 순서, 상기 (1) 내지 (6)의 공정 순서, 중 선택되는 공정 순서를 구비한다.)In an embodiment of the present invention, since the step (1 of <A> presented on one surface (4) step (1) to the <A> (5) a step, from (1) a <C> (4 ) Process, a process selected from the processes (1) to (5) of FIG. C ). Thereafter, the drain electrode is provided with a non-coplanar plane as an insulating layer at a position where the drain electrode is to be provided. (or, in <A>, <C>, the process is selected from that presented in one embodiment, (1) one or more piezo (piezo) non-coplanar with the insulating layer to be located prior to a drain electrode provided to the material comprising Techniques for forming a non-coplanar plane with an insulating layer are known to those skilled in the art and are therefore not described further herein. (2) Thereafter, one or more Piezo materials are provided, (3) (4) deposition of a metal layer and selective etching, (5). Thereafter, a low temperature substrate direct growth (1) to (5), wherein the method further comprises, in an embodiment of the present invention, (6) optionally etching the grown graphene, (1) to (6).)
그 이후로, 소오스전극(그래핀과 연결되는 전기전도성 물질-좌측부)은, 메탈과 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성되며, 드레인전극은, (A). 드레인전극(그래핀과 물리적 간격(여기서는 물리적 거리(높이)-비동일평면을 의미한다)이 구비되는 전기전도성 물질-우측부)은 메탈과 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성된다, 또는 본 발명의 한 실시예에서, (B). 드레인전극은 전기전도성 물질(예를들어, 메탈)이 그래핀과 물리적 간격을 구비하며(여기서는 물리적 거리(높이)-비동일평면을 의미한다), 상기 전기전도성 물질(예를들어, 메탈)의 상부에 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)가 구비된다, 로 구성되는 상기 (A) 내지 (B) 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 소오스전극 및 드레인전극은 구리(Cu)만으로도 구성될 수 있다. 그 다음 설명은 -<A>- 또는 -<B>- 로 기술되는 내용을 참고한다. Thereafter, the source electrode (the electrically conductive material connected to the graphene-left side) is made of copper (Cu) capable of adhesion with the metal and a further device circuit (or metal layer / or wafer) (A). The drain electrode (the electrically conductive material - the right-hand part of which is physically spaced from the graphene (here, physical distance (height) - meaning non-coplanar) - is bonded to the metal and then to additional device circuitry (or metal layer / or wafer) (Cu) capable of adhesion, or (B) in one embodiment of the present invention. Drain electrodes may be formed by depositing an electrically conductive material (e. G., Metal) with an electrically conductive material (e. G., Metal) having physical spacing from the graphene (A) to (B), wherein the upper portion is provided with copper (Cu) capable of adhesion with an additional device circuit (or a metal layer / or wafer) at a later stage. In one embodiment of the present invention, the source electrode and the drain electrode may be made of copper (Cu) alone. The following description refers to - <A> -or- <B> - .
-<A>-- <A> -
따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다,Thus, the metal is provided at the source electrode (the electrically conductive material-the left side connected to the exposed portions of the graphene layer (s)) and the drain electrode (the electrically conductive material-the right side). In one embodiment of the present invention, the source electrode and the drain electrode may be made of the same metal, or may be made of different metals by using two or more depositions and selective etching. Therefore, the source and drain electrodes are formed by depositing a metal to a thickness of about 5 to 100 nm by using e-beam evaporation or e-beam evaporation and sputtering Copper (Cu) provided on the source and drain electrodes is deposited to a thickness of about 30 to 100 micrometers by vapor deposition,
-<B>-- <B> -
(1). 그래핀(또는 선택적 식각된 그래핀)의 상부 및 드레인전극이 구비될 위치의 상부 및 트랜지스터의 구조를 형성할 위치에 절연물질을 증착한다(본 발명의 한 실시예에서, 절연물질의 증착 이후, CMP 를 수행하여 절연물질층(절연층)의 두께 및 평탄도를 바람직한 수준으로 조절할 수 있다). (2). 레지스트 마스크를 상기 절연물질층(절연층)위에 형성한다, 이는 그래핀 굽힘 회로 및 그래핀 굽힘 회로의 소스와 드레인 컨택들을 한정하는데 사용될 수 있다. 레지스트 마스크를 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다. (3). 그 다음, 식각이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출시키기 위해서 사용된다. 즉, 절연물질층(절연층)내로 식각된 트렌치들이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출한다. 본 발명의 한 실시예에서, 습식 식각(wet etching)이 트렌치들을 형성하기 위하여 사용될 수 있다. 마스크는, 식각 동안 마스크로서 사용되며, 그 후 제거된다. PMMA에 의하여 형성된 예시적인 마스크는, 아세톤과 같은 용매에서 제거된다. (4). 그 후에, 메탈이 트렌치를 채우는 증착공정이 수행된다. 상기 메탈은 제 1 메탈층과 제 2 메탈층의, 두 개의 층들로 만들어진다. 제 1 메탈층(하부)은, 예를 들어, 그래핀과 양호한 컨택이 가능한 메탈로 구성되며, 제 2 메탈층(상부)은 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성된다. 따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, 로 구성되는 상기 -<A>- 또는 -<B>- 로 기술되는 내용을 구비한다. (One). An insulating material is deposited at the top of the graphen (or selectively etched graphene) and at the top of the location where the drain electrode is to be provided and at the location where the transistor will form the structure (in one embodiment of the invention, CMP can be performed to adjust the thickness and flatness of the insulating material layer (insulating layer) to a desirable level). (2). A resist mask is formed on the insulating material layer (insulating layer), which can be used to define the source and drain contacts of the graphene bending circuit and the graphene bending circuit. Techniques for forming a resist mask are known to those skilled in the art and are therefore not described further herein. (3). The etch is then used to expose areas of the graphene layer (s) for the formation of the graphene bending circuit and the source electrode, and regions of the location where the drain electrode will be located. That is, the trenches etched into the insulating material layer (insulating layer) expose regions of the graphene bending circuit and regions where the graphene layer (s) and the drain electrode are to be provided for the formation of the source electrode. In one embodiment of the invention, wet etching may be used to form the trenches. The mask is used as a mask during etching and then removed. An exemplary mask formed by PMMA is removed in a solvent such as acetone. (4). Thereafter, a deposition process is performed in which the metal fills the trenches. The metal is made of two layers, a first metal layer and a second metal layer. The first metal layer (lower part) is made of, for example, a metal capable of good contact with graphene, and the second metal layer (upper part) is bonded to an additional device circuit (or metal layer / Copper (Cu) which is possible. Thus, the metal is provided at the source electrode (the electrically conductive material-the left side connected to the exposed portions of the graphene layer (s)) and the drain electrode (the electrically conductive material-the right side). In one embodiment of the present invention, the source electrode and the drain electrode may be made of the same metal, or may be made of different metals by using two or more depositions and selective etching. Therefore, the source and drain electrodes are formed by depositing a metal to a thickness of about 5 to 100 nm by using e-beam evaporation or e-beam evaporation and sputtering and that the copper (Cu) which is provided on the upper portion of the source electrode and the drain electrode is the thickness by a deposition is deposited to 100 microns degree of about 30 nanometers, composed of - <A> - or - <B > - .
상기 -<A>- 또는 -<B>- 로 기술되는 내용 이후, (a). 레지스트 도포(본 발명의 한 실시예에서, 레지스트 도포를 수행하기 이전에 CMP 를 수행하여 구리(Cu)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (b). 노광, (c). 현상, (d). 소스와 드레인 메탈 컨택들을 제외한 나머지 부분을 넓게 에칭한다. (e). 레지스트 제거, (f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층만 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부에 구비된 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다), 로의 순서로 수행한다. 따라서, 상기 에칭부는 계단형태의 형상을 구비하게 된다. (j). 이후, 본 발명의 한 실시예에서, 추가적인 선택으로 레지스트가 도포되어 있는 소오스전극 및 드레인전극의 레지스트 상부에 추후 공정에서 필요외의 부분의 제거를 용이하게 하기 위한 PMMA를 구비한다. 그 이후의 단계는 다음과 같다. Ⅰ. (a). 그래핀(또는 선택적 식각된 그래핀)의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (b). 레지스트 제거, (c). 섬 전극 상부에 절연층을 구비한다, (d). CMP 를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 또는 Ⅱ. (a). 그래핀(또는 선택적 식각된 그래핀)의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (b). 레지스트 제거, (c). 섬 전극 상부에 PMMA층 구비, (d). 절연층 구비, (e). CMP 를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, (f). PMMA층을 용해하여 진공층, 에어층, 중 선택되는 층을 형성(방법은 일면에서 설명하였음), 로 구성되는 상기 Ⅰ 또는 Ⅱ 의 공정순서를 구비할 수 있다. 상기 일면에서 제시하는 방법을 '그래핀 회로 웨이퍼' 또는 '그래핀 굽힘 회로 웨이퍼'라 명한다. 상기 일면에서 제시하는 방법을 사용하면 전사공정 없이 그래핀을 성장시켜, 그래핀의 품질에 문제가 없는 형태로 트랜지스터를 제조할 수 있다. After the contents described by - <A> -or- <B> - , (a). (In one embodiment of the present invention, CMP may be performed prior to performing resist coating to adjust the thickness and flatness of the copper (Cu) layer to desired levels); Exposure, (c). Phenomenon, (d). The remaining portions except the source and drain metal contacts are widely etched. (e). Resist removal, (f). Resist application, (g). Exposure, (h). The phenomenon, (i). Only the upper layer of the graphene bending circuit is etched at least once (more precisely, the metal layer provided on the upper part of the graphene bending circuit or the copper (Cu) layer and only the metal layer is etched at least once). Accordingly, the etching portion has a stepped shape. (j). Thereafter, in one embodiment of the present invention, the PMMA is provided on the upper portion of the resist of the source electrode and the drain electrode to which the resist is applied as an additional option, in order to facilitate removal of a portion other than that required in a subsequent process. The subsequent steps are as follows. Ⅰ. (a). (B) an island electrode (insulating layer / island electrode and tunnel junction on the island electrode side (drain side)) on top of the graphene (or selectively etched graphene); Resist removal, (c). An insulating layer is provided on the island electrode, (d). CMP is performed at least once to remove excess metal and to polish the thickness of the topmost insulating layer to reduce it to a desired level, for example, from about 10 nanometers to about 1 micrometer. In one embodiment of the present invention, as an additional option (1). The copper is protruded by etching the uppermost insulating layer to a certain thickness, or (2). One or more alignment structures may be formed that cause the mating material to fit into the copper by etching the copper to a constant thickness, or II. (a). (B) an island electrode (insulating layer / island electrode and tunnel junction on the island electrode side (drain side)) on top of the graphene (or selectively etched graphene); Resist removal, (c). A PMMA layer is provided on the island electrode, and (d). (E). CMP is performed at least once to remove excess metal and to polish the thickness of the topmost insulating layer to reduce it to a desired level, for example, from about 10 nanometers to about 1 micrometer. In one embodiment of the present invention, as an additional option (1). The copper is protruded by etching the uppermost insulating layer to a certain thickness, or (2). (F) forming at least one alignment structure that causes the counterpart to fit into the copper by etching the copper to a constant thickness. And the PMMA layer is melted to form a vacuum layer, an air layer, or the like (the method is described in one aspect). The method described above is referred to as a 'graphene circuit wafer' or a 'graphene bending circuit wafer'. Using the method described in the above, the graphene can be grown without a transfer process, and the transistor can be manufactured in such a manner that there is no problem in the quality of the graphene.
상기, 그래핀 굽힘 회로 웨이퍼의 소스와 드레인 메탈 컨택에는 구리 대신에 (1). 금, (2). 알루미늄, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 것이 사용될 수 있다. Instead of copper, the source and drain metal contacts of the graphene bend circuit wafer (1). Gold, (2). (1) to (2), composed of aluminum, can be used.
본 발명의 한 실시예에서, 그래핀 굽힘 회로 웨이퍼의 소스와 드레인은 메탈 컨택을 사용하지 않고 초기 메탈층만으로도 구성될 수 있다. 상기 초기 메탈층은, 그래핀과 양호한 컨택이 가능한 메탈로 구성되는 것이 좋다. 본 발명의 한 실시예에서, 본 발명은 상기 그래핀 굽힘 회로 웨이퍼의 구조상에 추가적인 디바이스, 메탈층, 그래핀 굽힘 회로, 중 하나 이상 선택되는 것이 구비될 수 있다.
In one embodiment of the present invention, the source and drain of the graphene bend circuit wafer can be constructed with only the initial metal layer without using a metal contact. It is preferable that the initial metal layer is made of metal capable of good contact with graphene. In one embodiment of the present invention, the present invention can be provided with at least one selected from among additional devices, a metal layer, a graphene bending circuit, and the like on the structure of the graphene bending circuit wafer.
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 아래와 같은 공정을 구비할 수 있다. In one embodiment of the present invention, the transistor of the present invention may have the following process.
<A><A>
(1). 기판 세정(소오스전극과 비동일평면을 구비하는 드레인전극이 일부 구성된 기판), (2). PMMA층 구비, (3). PMMA층 상부에 섬 전극(섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합/절연층)을 구비, (4). PMMA층을 아세톤으로 용해, (5). 저온 기판 직성장 그래핀의 제조방법 구비, (6). 성장된 그래핀을 선택적 식각 한다, (7). 선택적 식각된 그래핀의 상부에 절연층(초박막층) 구비, (8). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비, (9). 교차되는 장벽조정회로를 구비, 로 구성되는 (1) 내지 (9)의 공정 순서를 구비한다.(One). Substrate cleaning (a substrate on which a part of the drain electrode having a nonuniform plane with the source electrode is formed), (2). PMMA layer, (3). (4) An island electrode (a tunnel junction / insulating layer on the island electrode side and the island electrode side (drain side)) is provided on the PMMA layer. Dissolve the PMMA layer with acetone, (5). (6) A method for manufacturing a low-temperature substrate direct-grown graphene. Selectively etch the grown graphene, (7). An insulating layer (ultra thin layer) is provided on top of the selectively etched graphene, (8). Deposition and selective etching of the insulating material, followed by at least one Piezo material at the etched location of the layer of insulating material (9). (1) to (9), each of which is constituted by a barrier control circuit and an intersecting barrier control circuit.
<B><B>
(1). 기판 세정(소오스전극과 비동일평면을 구비하는 드레인전극이 일부 구성된 기판), (2). 섬 전극(섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합/절연층)을 구비, (3). 저온 기판 직성장 그래핀의 제조방법 구비, (4). 성장된 그래핀을 선택적 식각 한다, (5). 선택적 식각된 그래핀의 상부에 절연층(초박막층) 구비, (6). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비, (7). 교차되는 장벽조정회로를 구비, 로 구성되는 (1) 내지 (7)의 공정 순서를 구비한다. (One). Substrate cleaning (a substrate on which a part of the drain electrode having a nonuniform plane with the source electrode is formed), (2). The island electrode (island electrode and tunnel junction / insulating layer on the island electrode side (drain side)), (3). (4) A method for manufacturing a low-temperature substrate straight-grained graphene. Selectively etch the grown graphene, (5). An insulating layer (ultra thin layer) is provided on top of the selectively etched graphene, (6). Deposition and selective etching of the insulating material, followed by at least one Piezo material at the etched location of the layer of insulating material (7). (1) to (7), each of which is constituted by a barrier-regulating circuit which intersects with each other.
본 발명의 한 실시예에서, 일면에서 제시하는 공정(<A>의 (1) 부터 (4) 공정, <A>의 (1) 부터 (5) 공정, <B>의 (1) 부터 (3) 공정, 또는 <B>의 (1) 부터 (4) 공정, 중 선택되는 공정) 그 이후로, 기판(소오스전극과 비동일평면을 구비하는 드레인전극이 일부 구성된 기판)에 연결되는, 소오스전극(그래핀과 연결되는 전기전도성 물질-좌측부)은, 메탈과 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성되며, 또한 기판(소오스전극과 비동일평면을 구비하는 드레인전극이 일부 구성된 기판)에 연결되는, 드레인전극은, (A). 드레인전극(그래핀과 물리적 간격(여기서는 물리적 거리-비동일평면을 의미한다)이 구비되어 있는 물질-우측부)은 메탈과 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성된다, 또는 본 발명의 한 실시예에서, (B). 드레인전극은 전기전도성 물질(예를들어, 메탈)이 그래핀과 물리적 간격을 구비하며(여기서는 물리적 거리-비동일평면을 의미한다), 상기 전기전도성 물질(예를들어, 메탈)의 상부에 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)가 구비된다, 로 구성되는 상기 (A) 내지 (B) 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 소오스전극 및 드레인전극은 구리(Cu)만으로도 구성될 수 있다. 그 다음 설명은 -<A>- 또는 -<B>- 로 기술되는 내용을 참고한다. From (1) in one embodiment of the present invention, since the step (1 of <A> presented on one surface (4) step (1) to the <A> (5) a step, <B> (3 ) processes, or from (1) <B> (4) process, the process selected in) after that, the substrate (, a source electrode connected to a drain portion configured substrate electrode) having a source electrode and a non-coplanar (Electrically conductive material connected to the graphene-left side) is made of copper (Cu) capable of adhering to metal and a further device circuit (or metal layer / or wafer) (A) a drain electrode connected to a substrate on which a part of the drain electrode having the same plane is formed; The drain electrode (the material on which the physical distance (in this case, physical distance - meaning the non-coplanar plane) with the graphene - the right side) is bonded to the metal and then to an additional device circuit (or metal layer / or wafer) (Cu), or (B) in one embodiment of the present invention. Drain electrodes may be formed on top of the electrically conductive material (e. G., Metal) with an electrically conductive material (e. G., Metal) (A) to (B) consisting of copper (Cu) capable of adhesion with an additional device circuit (or metal layer / or wafer). In one embodiment of the present invention, the source electrode and the drain electrode may be made of copper (Cu) alone. The following description refers to - <A> -or- <B> - .
-<A>-- <A> -
따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, 이후, (a). 레지스트 도포(본 발명의 한 실시예에서, 레지스트 도포를 수행하기 이전에 CMP 를 수행하여 구리(Cu)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (b). 노광, (c). 현상, (d). 소스와 드레인 메탈 컨택들을 제외한 나머지 부분을 넓게 에칭한다. (e). 레지스트 제거, (f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층 및 드레인전극과 그래핀 굽힘 회로가 충분히 공간적으로(여기서는 수평상태의 물리적 간격을 의미한다) 떨어질 수 있도록 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부층 및 드레인전극과 그래핀 굽힘 회로가 충분히 공간적으로 떨어질 수 있도록 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다, 로의 순서로 수행한다. 따라서, 상기 에칭부는 계단형태의 형상을 구비하게 된다. (j). 이후, 본 발명의 한 실시예에서, 추가적인 선택으로 레지스트가 도포되어 있는 소오스전극 및 드레인전극의 레지스트 상부에 추후 공정에서 필요외의 부분의 제거를 용이하게 하기 위한 PMMA를 구비한다,Thus, the metal is provided at the source electrode (the electrically conductive material-the left side connected to the exposed portions of the graphene layer (s)) and the drain electrode (the electrically conductive material-the right side). In one embodiment of the present invention, the source electrode and the drain electrode may be made of the same metal, or may be made of different metals by using two or more depositions and selective etching. Therefore, the source and drain electrodes are formed by depositing a metal to a thickness of about 5 to 100 nm by using e-beam evaporation or e-beam evaporation and sputtering Copper (Cu) provided on the source and drain electrodes is deposited to a thickness of about 30 to 100 micrometers by vapor deposition. (In one embodiment of the present invention, CMP may be performed prior to performing resist coating to adjust the thickness and flatness of the copper (Cu) layer to desired levels); Exposure, (c). Phenomenon, (d). The remaining portions except the source and drain metal contacts are widely etched. (e). Resist removal, (f). Resist application, (g). Exposure, (h). The phenomenon, (i). Etch one or more times so that the top and drain electrodes of the graphene bending circuit and the graphene bending circuit are spaced sufficiently (in this case, the horizontal physical spacing) to fall off (exactly the upper and drain electrodes of the graphene bending circuit, Etching the metal layer or the copper (Cu) layer and the metal layer only one or more times so that the pin bending circuit can fall sufficiently spatially. Thus, the etching portion has a stepped shape. ) In one embodiment of the present invention, PMMA is further provided on top of the resist of the source electrode and the drain electrode to which the resist is applied in order to facilitate removal of a portion other than that required in a subsequent process.
-<B>-- <B> -
(1). 그래핀(또는 선택적 식각된 그래핀)의 상부 및 드레인전극이 구비될 위치의 상부 및 트랜지스터의 구조를 형성할 위치에 절연물질을 증착한다(본 발명의 한 실시예에서, 절연물질의 증착 이후, CMP 를 수행하여 절연물질층(절연층)의 두께 및 평탄도를 바람직한 수준으로 조절할 수 있다). (2). 레지스트 마스크를 상기 절연물질층(절연층)위에 형성한다, 이는 그래핀 굽힘 회로 및 그래핀 굽힘 회로의 소스와 드레인 컨택들을 한정하는데 사용될 수 있다. 레지스트 마스크를 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다. (3). 그 다음, 식각이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출시키기 위해서 사용된다. 즉, 절연물질층(절연층)내로 식각된 트렌치들이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출한다. 본 발명의 한 실시예에서, 습식 식각(wet etching)이 트렌치들을 형성하기 위하여 사용될 수 있다. 마스크는, 식각 동안 마스크로서 사용되며, 그 후 제거된다. PMMA에 의하여 형성된 예시적인 마스크는, 아세톤과 같은 용매에서 제거된다. (4). 그 후에, 메탈이 트렌치를 채우는 증착공정이 수행된다. 상기 메탈은 제 1 메탈층과 제 2 메탈층의, 두 개의 층들로 만들어진다. 제 1 메탈층(하부)은, 예를 들어, 일부 형성된 소오스전극 및 드레인전극과 양호한 컨택이 가능한 메탈로 구성되며, 제 2 메탈층(상부)은 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성된다. 따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, 이후, (a). 레지스트 도포(본 발명의 한 실시예에서, 레지스트 도포를 수행하기 이전에 CMP 를 수행하여 구리(Cu)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (b). 노광, (c). 현상, (d). 소스와 드레인 메탈 컨택들을 제외한 나머지 부분을 넓게 에칭한다. (e). 레지스트 제거, (f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층만 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부에 구비된 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다), 로의 순서로 수행한다. 따라서, 상기 에칭부는 계단형태의 형상을 구비하게 된다. (j). 이후, 본 발명의 한 실시예에서, 추가적인 선택으로 레지스트가 도포되어 있는 소오스전극 및 드레인전극의 레지스트 상부에 추후 공정에서 필요외의 부분의 제거를 용이하게 하기 위한 PMMA를 구비한다, 로 구성되는 상기 -<A>- 또는 -<B>- 로 기술되는 내용을 구비한다.(One). An insulating material is deposited at the top of the graphen (or selectively etched graphene) and at the top of the location where the drain electrode is to be provided and at the location where the transistor will form the structure (in one embodiment of the invention, CMP can be performed to adjust the thickness and flatness of the insulating material layer (insulating layer) to a desirable level). (2). A resist mask is formed on the insulating material layer (insulating layer), which can be used to define the source and drain contacts of the graphene bending circuit and the graphene bending circuit. Techniques for forming a resist mask are known to those skilled in the art and are therefore not described further herein. (3). The etch is then used to expose areas of the graphene layer (s) for the formation of the graphene bending circuit and the source electrode, and regions of the location where the drain electrode will be located. That is, the trenches etched into the insulating material layer (insulating layer) expose regions of the graphene bending circuit and regions where the graphene layer (s) and the drain electrode are to be provided for the formation of the source electrode. In one embodiment of the invention, wet etching may be used to form the trenches. The mask is used as a mask during etching and then removed. An exemplary mask formed by PMMA is removed in a solvent such as acetone. (4). Thereafter, a deposition process is performed in which the metal fills the trenches. The metal is made of two layers, a first metal layer and a second metal layer. The first metal layer (lower part) is made of, for example, metal capable of good contact with the partially formed source electrode and the drain electrode, and the second metal layer (upper part) is formed by an additional device circuit (or metal layer / And copper (Cu) capable of adhesion. Thus, the metal is provided at the source electrode (the electrically conductive material-the left side connected to the exposed portions of the graphene layer (s)) and the drain electrode (the electrically conductive material-the right side). In one embodiment of the present invention, the source electrode and the drain electrode may be made of the same metal, or may be made of different metals by using two or more depositions and selective etching. Therefore, the source and drain electrodes are formed by depositing a metal to a thickness of about 5 to 100 nm by using e-beam evaporation or e-beam evaporation and sputtering Copper (Cu) provided on the source and drain electrodes is deposited to a thickness of about 30 to 100 micrometers by vapor deposition. (In one embodiment of the present invention, CMP may be performed prior to performing resist coating to adjust the thickness and flatness of the copper (Cu) layer to desired levels); Exposure, (c). Phenomenon, (d). The remaining portions except the source and drain metal contacts are widely etched. (e). Resist removal, (f). Resist application, (g). Exposure, (h). The phenomenon, (i). Only the upper layer of the graphene bending circuit is etched at least once (more precisely, the metal layer provided on the upper part of the graphene bending circuit or the copper (Cu) layer and only the metal layer is etched at least once). Accordingly, the etching portion has a stepped shape. (j). Then, the are In one embodiment of the present invention, the resist top portion of a source electrode and a drain electrode that is resist is applied as an additional selection with a PMMA to facilitate part removal of the other necessary in a later step, it consists of - <A> -or- <B> - .
상기 -<A>- 또는 -<B>- 로 기술되는 내용 그 이후의 단계는 다음과 같다. Ⅰ. (a). 그래핀(또는 선택적 식각된 그래핀)의 상부에 절연층(초박막층) 구비, (b). 절연물질의 증착 및 선택적 식각, (c). 레지스트 제거, (d). 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비, (e). 교차되는 장벽조정회로를 구비, (f). 절연층 구비, (g). CMP 를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 로 구성되는 Ⅰ 의 공정순서를 구비할 수 있다. 상기 일면에서 제시하는 방법을 '그래핀 회로 웨이퍼' 또는 '그래핀 굽힘 회로 웨이퍼'라 명한다. 상기 일면에서 제시하는 방법을 사용하면 전사공정 없이 그래핀을 성장시켜, 그래핀의 품질에 문제가 없는 형태로 트랜지스터를 제조할 수 있다. 본 발명의 한 실시예에서, 일면에서 제시되는, 교차되는 장벽조정회로는 복수의 메탈 컨택이 구비되는 것을 의미한다.The contents described by the above - mentioned <A> -or- <B> - are as follows. Ⅰ. (a). An insulating layer (ultra thin layer) is provided on top of graphene (or selectively etched graphene), (b). Deposition and selective etching of insulating material, (c). Resist removal, (d). Thereafter, at least one Piezo material is provided at the etched location of the layer of insulating material (e). (F). (G). CMP is performed at least once to remove excess metal and to polish the thickness of the topmost insulating layer to reduce it to a desired level, for example, from about 10 nanometers to about 1 micrometer. In one embodiment of the present invention, as an additional option (1). The copper is protruded by etching the uppermost insulating layer to a certain thickness, or (2). And may form one or more alignment structures that cause the mating material to fit into the copper by etching the copper to a constant thickness. The method described above is referred to as a 'graphene circuit wafer' or a 'graphene bending circuit wafer'. Using the method described in the above, the graphene can be grown without a transfer process, and the transistor can be manufactured in such a manner that there is no problem in the quality of the graphene. In one embodiment of the invention, an intersecting barrier adjustment circuit, as presented in one aspect, means having a plurality of metal contacts.
상기, 그래핀 굽힘 회로 웨이퍼의 소스와 드레인 메탈 컨택에는 구리 대신에 (1). 금, (2). 알루미늄, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 것이 사용될 수 있다. Instead of copper, the source and drain metal contacts of the graphene bend circuit wafer (1). Gold, (2). (1) to (2), composed of aluminum, can be used.
본 발명의 한 실시예에서, 그래핀 굽힘 회로 웨이퍼의 소스와 드레인은 메탈 컨택을 사용하지 않고 초기 메탈층만으로도 구성될 수 있다. 상기 초기 메탈층은, 그래핀과 양호한 컨택이 가능한 메탈로 구성되는 것이 좋다. 본 발명의 한 실시예에서, 본 발명은 상기 그래핀 굽힘 회로 웨이퍼의 구조상에 추가적인 디바이스, 메탈층, 그래핀 굽힘 회로, 중 하나 이상 선택되는 것이 구비될 수 있다.
In one embodiment of the present invention, the source and drain of the graphene bend circuit wafer can be constructed with only the initial metal layer without using a metal contact. It is preferable that the initial metal layer is made of metal capable of good contact with graphene. In one embodiment of the present invention, the present invention can be provided with at least one selected from among additional devices, a metal layer, a graphene bending circuit, and the like on the structure of the graphene bending circuit wafer.
본 발명의 한 실시예에서, 본 발명의 트랜지스터는 아래와 같은 공정을 구비할 수 있다. In one embodiment of the present invention, the transistor of the present invention may have the following process.
<A><A>
(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거, 레지스트 제거 이후 절연층(초박막)을 구비한다, (8). 저온 기판 직성장 그래핀의 제조방법 구비, (9). 성장된 그래핀을 선택적 식각 한다, (10). 선택적 식각된 그래핀의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (11). 섬 전극 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (12). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (12)의 공정 순서를 구비한다. (One). Substrate cleaning, (2). Deposition of insulating material, application of resist, (3). Exposure, (4). Phenomenon, (5). Etching, (6). At least one magnetic particle, and particles having a charge, (7). An insulating layer (ultra-thin film) after resist removal and resist removal, (8). (9) A method for manufacturing a low-temperature substrate direct-grown graphene. The grown graphene is selectively etched, (10). (11) an island electrode (insulating layer / island electrode and tunnel junction on the island electrode side (drain side)) on top of the selectively etched graphene. An insulating layer is provided on the island electrode (in one embodiment of the present invention, the thickness and flatness of the insulating layer provided on the uppermost layer can be adjusted to a desired level by performing CMP with additional selection). (1) to (12), each of which is constituted by a plurality of barrier control circuits and a barrier control circuit which intersects with each other.
<B><B>
(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거, 레지스트 제거 이후 절연층(초박막)을 구비한다, (8). 저온 기판 직성장 그래핀의 제조방법 구비, (9). 성장된 그래핀을 선택적 식각 한다, (10). 선택적 식각된 그래핀의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (11). 섬 전극의 상부에 PMMA층 구비, (12). 교차되는 장벽조정회로 구비, (13). PMMA층을 아세톤으로 용해, (14). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (14)의 공정 순서를 구비한다. (One). Substrate cleaning, (2). Deposition of insulating material, application of resist, (3). Exposure, (4). Phenomenon, (5). Etching, (6). At least one magnetic particle, and particles having a charge, (7). An insulating layer (ultra-thin film) after resist removal and resist removal, (8). (9) A method for manufacturing a low-temperature substrate direct-grown graphene. The grown graphene is selectively etched, (10). (11) an island electrode (insulating layer / island electrode and tunnel junction on the island electrode side (drain side)) on top of the selectively etched graphene. A PMMA layer is provided on the island electrode, (12). (13). Dissolve the PMMA layer with acetone, (14). (In one embodiment of the present invention, the thickness and flatness of the insulating layer provided on the uppermost layer can be adjusted to a desirable level by carrying out CMP by further selecting) (1) to (14) ).
<C><C>
(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (2). 이후, 절연층(초박막)을 구비한다, (3). 저온 기판 직성장 그래핀의 제조방법 구비, (4). 성장된 그래핀을 선택적 식각 한다, (5). 선택적 식각된 그래핀의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (5). 섬 전극 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (6). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (6)의 공정 순서를 구비한다.(One). At least one magnetic particle, and particles having electric charge, (2). Thereafter, an insulating layer (ultra thin film) is provided (3). (4) A method for manufacturing a low-temperature substrate straight-grained graphene. Selectively etch the grown graphene, (5). (5) an island electrode (insulating layer / island electrode and tunnel junction on the island electrode side (drain side)) on top of the selectively etched graphene. An insulating layer is provided on the island electrode (in one embodiment of the present invention, the thickness and flatness of the insulating layer provided on the uppermost layer can be adjusted to a desirable level by carrying out CMP by additional selection). (1) to (6), each of which is constituted by a plurality of barrier control circuits and provided with intersecting barrier control circuits.
<D><D>
(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (2). 이후, 절연층(초박막)을 구비한다, (3). 저온 기판 직성장 그래핀의 제조방법 구비, (4). 성장된 그래핀을 선택적 식각 한다, (5). 선택적 식각된 그래핀의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (6). 섬 전극의 상부에 PMMA층 구비, (7). 교차되는 장벽조정회로 구비, (8). PMMA층을 아세톤으로 용해, (9). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (9)의 공정 순서를 구비한다.(One). At least one magnetic particle, and particles having electric charge, (2). Thereafter, an insulating layer (ultra thin film) is provided (3). (4) A method for manufacturing a low-temperature substrate straight-grained graphene. Selectively etch the grown graphene, (5). (6) an island electrode (insulating layer / island electrode and tunnel junction on the island electrode side (drain side)) on top of the selectively etched graphene. A PMMA layer is provided on the island electrode, (7). Equipped with an intersecting barrier regulating circuit, (8). Dissolve the PMMA layer with acetone, (9). (In one embodiment of the present invention, the thickness and the flatness of the insulating layer provided on the uppermost layer can be adjusted to a desired level by performing CMP by further selecting) (1) to (9) ).
본 발명의 한 실시예에서, 일면에서 제시하는 공정(<A>의 (1) 부터 (8) 공정, <A>의 (1) 부터 (9) 공정, <C>의 (1) 부터 (3) 공정, <C>의 (1) 부터 (4) 공정, 중 선택되는 공정) 그 이후, 그래핀이 구비된 위치에 비교하여 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다.(또는, 일면에서 제시하는 <A>, <C>, 중 선택되는 공정에서, (1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비하기 이전에 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다. 절연층으로 비동일평면을 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다, (2). 그 이후, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (3). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초막박층) 구비, (4). 금속층의 증착과 선택적 식각, (5). 그 이후, 저온 기판 직성장 그래핀의 제조방법을 수행한다. 더하여 본 발명의 한 실시예에서, 추가적인 선택으로 (6). 성장된 그래핀을 선택적 식각 한다, 로 구성되는 상기 (1) 내지 (5)의 공정 순서, 상기 (1) 내지 (6)의 공정 순서, 중 선택되는 공정 순서를 구비한다.)In an embodiment of the present invention, since the step (1 of <A> presented on one surface (8) step (1) to the <A> (9) step, from (1) a <C> (3 ) Process, a process selected from among the processes (1) to (4) of <C> . Thereafter, the drain electrode is provided with a non-coplanar surface as an insulating layer at a position where the drain electrode is to be provided. (or, in <A>, <C>, the process is selected from: (1) one or more magnetic particles, to provided that the particles have a charge, the selection of the position be transferred to the drain electrode provided on one face presenting at (2). Thereafter, one or more magnetic particles, particles having electric charge, particles having electric charges, and particles having electric charges are formed on the insulating layer, (3), wherein at least one of the magnetic particles, the particles having electric charges, In addition, in an embodiment of the present invention, a method of fabricating a low-temperature substrate-grafted graphene layer (6) is further provided, (1) to (5) and a process sequence selected from the process sequence of (1) to (6).
그 이후로, 소오스전극(그래핀과 연결되는 전기전도성 물질-좌측부)은, 메탈과 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성되며, 드레인전극은, (A). 드레인전극(그래핀과 물리적 간격(여기서는 물리적 거리(높이)-비동일평면을 의미한다)이 구비되는 전기전도성 물질-우측부)은 메탈과 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성된다, 또는 본 발명의 한 실시예에서, (B). 드레인전극은 전기전도성 물질(예를들어, 메탈)이 그래핀과 물리적 간격을 구비하며(여기서는 물리적 거리(높이)-비동일평면을 의미한다), 상기 전기전도성 물질(예를들어, 메탈)의 상부에 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)가 구비된다, 로 구성되는 상기 (A) 내지 (B) 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 소오스전극 및 드레인전극은 구리(Cu)만으로도 구성될 수 있다. 그 다음 설명은 -<A>- 또는 -<B>- 로 기술되는 내용을 참고한다. Thereafter, the source electrode (the electrically conductive material connected to the graphene-left side) is made of copper (Cu) capable of adhesion with the metal and a further device circuit (or metal layer / or wafer) (A). The drain electrode (the electrically conductive material - the right-hand part of which is physically spaced from the graphene (here, physical distance (height) - meaning non-coplanar) - is bonded to the metal and then to additional device circuitry (or metal layer / or wafer) (Cu) capable of adhesion, or (B) in one embodiment of the present invention. Drain electrodes may be formed by depositing an electrically conductive material (e. G., Metal) with an electrically conductive material (e. G., Metal) having physical spacing from the graphene (A) to (B), wherein the upper portion is provided with copper (Cu) capable of adhesion with an additional device circuit (or a metal layer / or wafer) at a later stage. In one embodiment of the present invention, the source electrode and the drain electrode may be made of copper (Cu) alone. The following description refers to - <A> -or- <B> - .
-<A>-- <A> -
따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다,Thus, the metal is provided at the source electrode (the electrically conductive material-the left side connected to the exposed portions of the graphene layer (s)) and the drain electrode (the electrically conductive material-the right side). In one embodiment of the present invention, the source electrode and the drain electrode may be made of the same metal, or may be made of different metals by using two or more depositions and selective etching. Therefore, the source and drain electrodes are formed by depositing a metal to a thickness of about 5 to 100 nm by using e-beam evaporation or e-beam evaporation and sputtering Copper (Cu) provided on the source and drain electrodes is deposited to a thickness of about 30 to 100 micrometers by vapor deposition,
-<B>-- <B> -
(1). 그래핀(또는 선택적 식각된 그래핀)의 상부 및 드레인전극이 구비될 위치의 상부 및 트랜지스터의 구조를 형성할 위치에 절연물질을 증착한다(본 발명의 한 실시예에서, 절연물질의 증착 이후, CMP 를 수행하여 절연물질층(절연층)의 두께 및 평탄도를 바람직한 수준으로 조절할 수 있다). (2). 레지스트 마스크를 상기 절연물질층(절연층)위에 형성한다, 이는 그래핀 굽힘 회로 및 그래핀 굽힘 회로의 소스와 드레인 컨택들을 한정하는데 사용될 수 있다. 레지스트 마스크를 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다. (3). 그 다음, 식각이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출시키기 위해서 사용된다. 즉, 절연물질층(절연층)내로 식각된 트렌치들이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출한다. 본 발명의 한 실시예에서, 습식 식각(wet etching)이 트렌치들을 형성하기 위하여 사용될 수 있다. 마스크는, 식각 동안 마스크로서 사용되며, 그 후 제거된다. PMMA에 의하여 형성된 예시적인 마스크는, 아세톤과 같은 용매에서 제거된다. (4). 그 후에, 메탈이 트렌치를 채우는 증착공정이 수행된다. 상기 메탈은 제 1 메탈층과 제 2 메탈층의, 두 개의 층들로 만들어진다. 제 1 메탈층(하부)은, 예를 들어, 그래핀과 양호한 컨택이 가능한 메탈로 구성되며, 제 2 메탈층(상부)은 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성된다. 따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, 로 구성되는 상기 -<A>- 또는 -<B>- 로 기술되는 내용을 구비한다. (One). An insulating material is deposited at the top of the graphen (or selectively etched graphene) and at the top of the location where the drain electrode is to be provided and at the location where the transistor will form the structure (in one embodiment of the invention, CMP can be performed to adjust the thickness and flatness of the insulating material layer (insulating layer) to a desirable level). (2). A resist mask is formed on the insulating material layer (insulating layer), which can be used to define the source and drain contacts of the graphene bending circuit and the graphene bending circuit. Techniques for forming a resist mask are known to those skilled in the art and are therefore not described further herein. (3). The etch is then used to expose areas of the graphene layer (s) for the formation of the graphene bending circuit and the source electrode, and regions of the location where the drain electrode will be located. That is, the trenches etched into the insulating material layer (insulating layer) expose regions of the graphene bending circuit and regions where the graphene layer (s) and the drain electrode are to be provided for the formation of the source electrode. In one embodiment of the invention, wet etching may be used to form the trenches. The mask is used as a mask during etching and then removed. An exemplary mask formed by PMMA is removed in a solvent such as acetone. (4). Thereafter, a deposition process is performed in which the metal fills the trenches. The metal is made of two layers, a first metal layer and a second metal layer. The first metal layer (lower part) is made of, for example, a metal capable of good contact with graphene, and the second metal layer (upper part) is bonded to an additional device circuit (or metal layer / Copper (Cu) which is possible. Thus, the metal is provided at the source electrode (the electrically conductive material-the left side connected to the exposed portions of the graphene layer (s)) and the drain electrode (the electrically conductive material-the right side). In one embodiment of the present invention, the source electrode and the drain electrode may be made of the same metal, or may be made of different metals by using two or more depositions and selective etching. Therefore, the source and drain electrodes are formed by depositing a metal to a thickness of about 5 to 100 nm by using e-beam evaporation or e-beam evaporation and sputtering and that the copper (Cu) which is provided on the upper portion of the source electrode and the drain electrode is the thickness by a deposition is deposited to 100 microns degree of about 30 nanometers, composed of - <A> - or - <B > - .
상기 -<A>- 또는 -<B>- 로 기술되는 내용 이후, (a). 레지스트 도포(본 발명의 한 실시예에서, 레지스트 도포를 수행하기 이전에 CMP 를 수행하여 구리(Cu)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (b). 노광, (c). 현상, (d). 소스와 드레인 메탈 컨택들을 제외한 나머지 부분을 넓게 에칭한다. (e). 레지스트 제거, (f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층만 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부에 구비된 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다), 로의 순서로 수행한다. 따라서, 상기 에칭부는 계단형태의 형상을 구비하게 된다. (j). 이후, 본 발명의 한 실시예에서, 추가적인 선택으로 레지스트가 도포되어 있는 소오스전극 및 드레인전극의 레지스트 상부에 추후 공정에서 필요외의 부분의 제거를 용이하게 하기 위한 PMMA를 구비한다. 그 이후의 단계는 다음과 같다. Ⅰ. (a). 그래핀(또는 선택적 식각된 그래핀)의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (b). 섬 전극 상부에 절연층을 구비한다, (c). 교차되는 장벽조정회로를 구비, (d). 레지스트 제거, (e). 절연층 구비, (f). 화학적 기계적 연마(chemical mechanical polishing(CMP))를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 또는 Ⅱ. (a). 그래핀(또는 선택적 식각된 그래핀)의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (a). 섬 전극 상부에 PMMA층 구비, (c). 교차되는 장벽조정회로를 구비, (c). PMMA층을 용해하여 진공층, 에어층, 중 선택되는 층을 형성(방법은 일면에서 설명하였음), (e). 레지스트 제거, (f). 절연층 구비, (g). 화학적 기계적 연마(chemical mechanical polishing(CMP))를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 로 구성되는 상기 Ⅰ 또는 Ⅱ 의 공정순서를 구비할 수 있다. 상기 일면에서 제시하는 방법을 '그래핀 회로 웨이퍼' 또는 '그래핀 굽힘 회로 웨이퍼'라 명한다. 상기 일면에서 제시하는 방법을 사용하면 전사공정 없이 그래핀을 성장시켜, 그래핀의 품질에 문제가 없는 형태로 트랜지스터를 제조할 수 있다. 본 발명의 한 실시예에서, 일면에서 제시되는, 교차되는 장벽조정회로는 복수의 메탈 컨택이 구비되는 것을 의미한다.After the contents described by - <A> -or- <B> - , (a). (In one embodiment of the present invention, CMP may be performed prior to performing resist coating to adjust the thickness and flatness of the copper (Cu) layer to desired levels); Exposure, (c). Phenomenon, (d). The remaining portions except the source and drain metal contacts are widely etched. (e). Resist removal, (f). Resist application, (g). Exposure, (h). The phenomenon, (i). Only the upper layer of the graphene bending circuit is etched at least once (more precisely, the metal layer provided on the upper part of the graphene bending circuit or the copper (Cu) layer and only the metal layer is etched at least once). Accordingly, the etching portion has a stepped shape. (j). Thereafter, in one embodiment of the present invention, the PMMA is provided on the upper portion of the resist of the source electrode and the drain electrode to which the resist is applied as an additional option, in order to facilitate removal of a portion other than that required in a subsequent process. The subsequent steps are as follows. Ⅰ. (a). (B) an island electrode (insulating layer / island electrode and tunnel junction on the island electrode side (drain side)) on top of the graphene (or selectively etched graphene); An insulating layer is provided on the island electrode, (c). (D). Resist removal, (e). (F). Chemical mechanical polishing (CMP) is performed one or more times to remove excess metal and to increase the thickness of the topmost insulating layer to a desired level, for example, from about 10 nanometers to about 1 micrometer Polished to reduce. In one embodiment of the present invention, as an additional option (1). The copper is protruded by etching the uppermost insulating layer to a certain thickness, or (2). One or more alignment structures may be formed that cause the mating material to fit into the copper by etching the copper to a constant thickness, or II. (a). (A) an island electrode (an insulating layer / island electrode and a tunnel junction on the island electrode side (drain side)) on top of the graphene (or selectively etched graphene); A PMMA layer is provided on the island electrode, and (c). (C) having an intersecting barrier regulating circuit; The PMMA layer is melted to form a vacuum layer, an air layer, or a selected layer (the method has been described in one aspect), (e). Resist removal, (f). (G). Chemical mechanical polishing (CMP) is performed one or more times to remove excess metal and to increase the thickness of the topmost insulating layer to a desired level, for example, from about 10 nanometers to about 1 micrometer Polished to reduce. In one embodiment of the present invention, as an additional option (1). The copper is protruded by etching the uppermost insulating layer to a certain thickness, or (2). And may form one or more alignment structures that cause the mating material to fit into the copper by etching the copper to a constant thickness. The method described above is referred to as a 'graphene circuit wafer' or a 'graphene bending circuit wafer'. Using the method described in the above, the graphene can be grown without a transfer process, and the transistor can be manufactured in such a manner that there is no problem in the quality of the graphene. In one embodiment of the invention, an intersecting barrier adjustment circuit, as presented in one aspect, means having a plurality of metal contacts.
상기, 그래핀 굽힘 회로 웨이퍼의 소스와 드레인 메탈 컨택에는 구리 대신에 (1). 금, (2). 알루미늄, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 것이 사용될 수 있다. Instead of copper, the source and drain metal contacts of the graphene bend circuit wafer (1). Gold, (2). (1) to (2), composed of aluminum, can be used.
본 발명의 한 실시예에서, 그래핀 굽힘 회로 웨이퍼의 소스와 드레인은 메탈 컨택을 사용하지 않고 초기 메탈층만으로도 구성될 수 있다. 상기 초기 메탈층은, 그래핀과 양호한 컨택이 가능한 메탈로 구성되는 것이 좋다. 본 발명의 한 실시예에서, 본 발명은 상기 그래핀 굽힘 회로 웨이퍼의 구조상에 추가적인 디바이스, 메탈층, 그래핀 굽힘 회로, 중 하나 이상 선택되는 것이 구비될 수 있다...
In one embodiment of the present invention, the source and drain of the graphene bend circuit wafer can be constructed with only the initial metal layer without using a metal contact. It is preferable that the initial metal layer is made of metal capable of good contact with graphene. In one embodiment of the present invention, the present invention may be provided with one or more of a further device, a metal layer, a graphene bending circuit, or the like on the structure of the graphene bending circuit wafer.
트랜지스터transistor
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는 "(본 발명에서 제시하는 트랜지스터에서의 굽힘변형)"을 구비할 수 있다. 상기 (본 발명에서 제시하는 트랜지스터에서의 굽힘변형)은 아래와 같이 설명됩니다.In one embodiment of the present invention, a transistor with one or more bending deformation of graphene to control the on / off of electricity may have "(bending deformation in the transistors proposed in the present invention) ". The above (bending deformation in the transistor shown in the present invention) is described as follows.
(001-001). Fermi level(페르미레벨) (001-001). Fermi level
(001-001-01). 페르미 레벨은 전자를 위한 총 화학 포텐셜 (또는 전자를 위한 전기 화학 포텐셜(electrochemical potential))이며, 일반적으로 μ 또는 EF 로 표시됩니다.(001-001-01). The Fermi level is the total chemical potential (or electrochemical potential for electrons) for an electron, usually expressed as μ or EF.
(001-001-02). 페르미 레벨에 대한 정확한 이해는 다음과 같이 설명됩니다, 그것은 전기적인 특성을 결정하는 과정에서 전자 밴드 구조(electronic band structure)가 어떻게 관련되는지, 또한 그것은 전자회로(electronic circuit)에서 전압 및 전하(charge)의 흐름이 어떻게 관련되는지, 에 관한 고체 물리학의 이해에 필수적입니다.(001-001-02). A precise understanding of the Fermi level is explained as follows: how it relates to the electronic band structure in the process of determining the electrical properties, and also the voltage and charge at the electronic circuit, It is essential to understand solid-state physics as to how the flow of matter is related.
밴드 구조 그림(band structure picture)에서, 페르미 레벨은 열역학적 평형 상태(thermodynamic equilibrium)에서 에너지 레벨이 어떤 주어진 시간(any given time)에서 50%의 점유 될 확률을 가질것인 전자의 가상의 에너지 레벨(hypothetical energy level)인 것으로 간주 될 수 있습니다. In the band structure picture, the Fermi level is the imaginary energy level of the electrons at which the energy level at a given time (any given time) will have a probability of being occupied by 50% in the thermodynamic equilibrium state hypothetical energy level.
(001-001-03). 페르미 레벨은 반드시 실제의 에너지 레벨(actual energy level)에 대응하지 않으며(절연체의 페르미 레벨은 밴드 갭(band gap)에 놓여 있습니다(lies)), 심지어 밴드 구조(band structure)의 존재를 요구하지도 않습니다.(001-001-03). The Fermi level does not necessarily correspond to the actual energy level (the Fermi level of the insulator lies in the band gap) and does not even require the presence of a band structure .
(001-001-04). 그럼에도 불구하고, 페르미 레벨은 정확하게 열역학량( thermodynamic quantity)으로 정의되며, 페르미 레벨의 차이는 전압계(voltmeter)로 간단히 측정 할 수 있습니다.(001-001-04). Nonetheless, the Fermi level is accurately defined as a thermodynamic quantity, and the difference in Fermi level can be measured simply with a voltmeter.
(001-002). 페르미 레벨과 전압(001-002). Fermi level and voltage
(001-002-01). 전자회로(electronic circuit)의 과도하게 단순화 된 설명으로는 전류(electric currents)가 정전기 전위(electrostatic potential)의 차이에 의해 구동되는 것으로 설명합니다, 그러나 이것은 정확하게 사실이 아닙니다.(001-002-01). An oversimplified description of an electronic circuit explains that electric currents are driven by the difference in electrostatic potential, but this is not exactly true.
(001-002-02). 분명히, 정전기 전위(electrostatic potential)가 물질(material)의 전하(charge)의 흐름에 영향을 미치는 유일한 요인은 아닙니다. 파울리 반발력(Pauli repulsion) 및 열 효과(thermal effects) 또한 중요한 역할을 합니다. (001-002-02). Obviously, electrostatic potential is not the only factor that affects the charge flow of a material. Pauli repulsion and thermal effects also play an important role.
(001-002-03). 사실, 전자 회로에서 측정 한 "전압"이라고 하는 양(quantity)은 단순히 전자(페르미 레벨)를 위한 화학 포텐셜(chemical potential)에 관한 것입니다. (001-002-03). In fact, the quantity called "voltage" measured in an electronic circuit is simply about the chemical potential for electrons (Fermi level).
(001-002-04). 전압계(voltmeter)의 리드(leads)가 회로의 두 지점에 연결되어 있는 경우, 표시되는 전압은 한 지점에서 다른 지점으로 흐르는 전하의 작은 양을 허용함으로써, 단위 전하 당(per unit charge) 얻을 수 있는 전체 작업의 측정입니다.(001-002-04). If the leads of the voltmeter are connected to two points of the circuit, the voltage displayed can be obtained per unit charge by allowing a small amount of charge to flow from one point to another. A measure of the total work.
(001-002-05). 신체(body)의 페르미 레벨(Fermi level)은 그것에 전자를 추가(add an electron)하는 데 필요한 작업을 표현하거나, 또는 동등하게 전자를 제거(removing an electron)함으로써 얻어진 작업을 표현합니다.(001-002-05). The body's Fermi level represents the work required to add an electron to it, or equally to remove an electron.
(001-002-06). 따라서, 전자 회로에서, 두 지점 "A"와 "B"사이의 전압에서 관찰 된 차이(VA-VB)는 페르미 레벨에 대응하는 차이 (μA-μB)와 관련되어 정확히 아래의 공식으로 설명됩니다,(001-002-06). Thus, in an electronic circuit, the difference (VA-VB) observed at the voltage between two points "A" and "B" is explained by the formula below exactly in relation to the difference (μA-μB) corresponding to the Fermi level,
(001-002-07). 여기서 -e 는 전자 충전(electron charge) 입니다.(001-002-07). Where -e is the electron charge.
(001-002-08). 간단한 경로가 제공되는 경우 위의 논의에서 그것은 전자가 높은 μ 의 신체에서 낮은 μ 로 움직일 것이다는 것을 알 수 있습니다.(001-002-08). If a simple path is provided, in the above discussion it can be seen that the electrons will move from a high μ body to a low μ.
(001-002-09). 전자의 이 흐름은 낮은 μ 가 증가하는 원인이 될 수 있고(충전(charging) 또는 다른 반발력 영향(other repulsion effects) 때문에), 마찬가지로 높은 μ가 감소하게 되는 원인이 될 수 있습니다. (001-002-09). This flow of electrons can cause low μ to increase (due to charging or other repulsion effects) and can also cause high μ to decrease.
(001-002-10). 결국,μ는 두 기관(both bodies)에서 동일한 값으로 정착(settle down)할 것입니다. (001-002-10). Eventually, μ will settle down to the same value in both bodies.
(001-002-11). 이것은 전자 회로에 관한 중요한 사실로 이어집니다.(아래설명) :(001-002-11). This leads to important facts about electronic circuits (explained below):
(001-002-12). 열역학적 평형 상태(thermodynamic equilibrium)에서 전자 회로(electronic circuit)는, 그것의 접속 부분에 걸쳐서(throughout) 일정한 페르미 레벨(constant Fermi level)을 갖을 것입니다.(001-002-12). In a thermodynamic equilibrium, an electronic circuit will have a constant Fermi level throughout its connection.
(001-002-13). 이것은 또한 임의의 두 점(any two points) 사이의 전압(전압계로 측정)이 평형 상태(equilibrium)에서 0(zero) 이 될 것을 의미합니다.(001-002-13). This also means that the voltage between any two points (measured by a voltmeter) will be zero at equilibrium.
(001-002-14). 여기에서 열역학적 평형 상태(thermodynamic equilibrium)는 회로가 내부적으로 연결되고(internally connected), 어떤 배터리(any batteries) 또는 다른 전력 소스(other power sources), 및 어떤 온도 변동(any variations in temperature)도 포함하지 말아야 할 것을 요구합니다.
(001-002-14). Wherein the thermodynamic equilibrium is such that the circuit is internally connected and does not include any batteries or other power sources and any variations in temperature I demand that I should not.
(001-003-01). 페르미 레벨과 밴드 구조(001-003-01). Fermi level and band structure
(001-003-02). 금속 및 반 금속에서 페르미 레벨 EF는 적어도 하나의 밴드 안에 놓여있습니다(lies). 절연체 및 반도체는 페르미 레벨이 밴드 갭 안에 있습니다, 그러나 반도체에서 전자(electrons) 또는 정공(holes)과 함께 열적으로 채워지는(thermally populated) 페르미 레벨은 밴드에 충분히 가까이 있습니다.(001-003-02). In metal and semi-metal, the Fermi level EF lies in at least one band. Insulators and semiconductors have a Fermi level in the bandgap, but the thermally populated Fermi level with electrons or holes in the semiconductor is close enough to the band.
(001-003-03). 고체의 밴드 이론에서, 전자는 ε 로 각각 표시되는 단일 입자 에너지 고유 상태(single-particle energy eigenstates)로 구성된 밴드의 점유(occupy) 시리즈로 여겨집니다.(001-003-03). In the solid band theory, electrons are considered to be the occupy series of bands composed of single-particle energy eigenstates, denoted by ε, respectively.
(001-003-04). 비록 단일 입자 픽쳐(single particle picture)가 근사치이긴 하지만, 그것은 전자 행동(electronic behaviour)의 이해를 크게 단순화하며, 그것이 올바르게 적용될 때 전체적으로 올바른 결과를 제공합니다.(001-003-04). Although a single particle picture is approximate, it greatly simplifies the understanding of electronic behavior and provides correct overall results when it is applied correctly.
(001-003-05). 페르미-디랙 분포(Fermi-Dirac distribution) 
(001-003-06). 그 대신에, 그것은 파울리 배타 원리(Pauli exclusion principle)에 의해 부과 된 제한을 주어 그 스테이트(state)를 차지할 전자의 평균 수를 제공합니다:(001-003-06). Instead, it gives the limit imposed by the Pauli exclusion principle, giving the average number of electrons that will occupy that state:
(001-003-07). 여기서 T 는 절대 온도(absolute temperature), K 는 볼츠만 상수(Boltzmann's constant)를 의미합니다.(001-003-07). Where T is the absolute temperature and K is the Boltzmann's constant.
(001-003-08). 만약 스테이트(state)가 페르미 레벨 (ε = μ)에 있다면, 이 스테이트(state)는 어떤 주어진 시간(any given time)에 50%의 점유 될 확률을 가질 것입니다.(001-003-08). If the state is at the Fermi level (ε = μ), this state will have a 50% chance of being occupied at any given time.
(001-003-09). 물질의 밴드 구조(material's band structure) 내에서 μ의 위치(location)는 물질의 전기적 행동(electrical behaviour)을 결정하는데 중요합니다.(001-003-09). The location of μ within the material's band structure is important for determining the electrical behavior of the material.
(001-003-09-1). 절연체에서, μ 는 전류를 수행 할 수 있는 어떤 스테이트(state)에서 멀리 떨어진, 큰 밴드 갭 내에 자리 잡고 있습니다(lies).(001-003-09-1). In an insulator, μ lies in a large bandgap, away from any state in which current can be carried.
(001-003-09-2). 금속, 반 금속(semimetal)에서, μ는 비편재화된 밴드(delocalized band) 내에 자리 잡고 있습니다. 다수의 스테이트(state)들의 인근의 μ는 열적으로 활성화되고(thermally active) 쉽게 전류(current)를 수행(carry)합니다.(001-003-09-2). In metal and semimetal, μ lies in a delocalized band. Μ in the vicinity of multiple states is thermally active and easily carries current.
(001-003-09-3). 도핑 된(lightly doped) 반도체에서, μ 는 밴드 가장자리(band edge)에 충분히 가깝습니다. 그래서 μ는 해당 밴드 가장자리(band edge) 근처에 상주하는 열적으로 여기 된(thermally excited) 캐리어의 희석 수(dilute number)에 있습니다.(001-003-09-3). In a lightly doped semiconductor, μ is close enough to the band edge. So μ is the dilute number of the thermally excited carrier that resides near the band edge.
(001-003-10). 반도체와 반 금속에서 밴드 구조와 관련되는 μ의 위치(position)는 일반적으로 도핑(doping) 또는 게이팅(gating)에 의해 상당한 정도로(significant degree) 제어 할 수 있습니다.(001-003-10). The position of μ associated with the band structure in semiconductors and semimetals can generally be controlled to a significant degree by doping or gating.
(001-003-11). 본 발명에서 제시하는 트랜지스터의 구조 및 그래핀과 전기적으로 연결되는 전기전도성 물질의 회로 구성 또는 드레인전극의 구성에 상기 이론들은 유용하게 사용될 수 있습니다......(001-003-11). The above theories can be usefully used in the circuit structure of the transistor or the structure of the drain electrode in the electrically conductive material which is electrically connected to the graphene in the present invention.
(001-004-01). 매개 변수 
(001-004-02). 페르미 - 디랙 분포 함수(Fermi-Dirac distribution function)는 다음과 같이 표현합니다.(001-004-02). The Fermi-Dirac distribution function is expressed as:
(001-004-03). 
(001-004-04). 본 발명에서 제시하는 트랜지스터의 구조에 상기 이론은 유용하게 사용될 수 있습니다......
(001-004-04). The above theory can be usefully used in the structure of the transistor presented in the present invention ......
(002-001-01). Bending(굽힘)(002-001-01). Bending
(002-002-01). Plate(플레이트)의 굽힘변형(002-002-01). Bending deformation of plate
(002-002-02). 변위를 강조하는 얇은 판의 변형 (002-002-02). Deformation of a thin plate to emphasize displacement
(002-003-01). Kirchhoff-Love theory of plates(플레이트의 키르히 호프 - 사랑 이론) 형태(002-003-01). Kirchhoff-Love theory of plates
(002-003-02). 키르히 호프 - 사랑 형태의 가정은(002-003-02). Kirchhoff - a home of love
(002-003-02-1-1). 중립면(mid-surface)에 수직인 직선(straight lines normal)은 변형 후 직선을 유지합니다.(002-003-02-1-1). Straight lines normal to the mid-surface maintain a straight line after deformation.
(002-003-02-1-2). 중립면(mid-surface)에 수직인 직선(straight lines normal)은 변형 후 중립면(mid-surface)에 수직(normal)을 유지합니다.(002-003-02-1-2). Straight lines normal to the mid-surface remain normal to the mid-surface after deformation.
(002-003-02-1-3). 판의 두께는 변형 동안 변경되지 않습니다.(002-003-02-1-3). The thickness of the plate does not change during deformation.
(002-003-02-2). 얇은 곡면판의 탄성 풀이에서 계산상 두는 가정.(002-003-02-2). Assuming that the elasticity of a thin curved plate is calculated from the solution.
① 두께의 신축은 없고, 변형 전의 중립면에 대한 수직선은 변형 후도 직선을 유지하며, 변형 후의 중립면에 대한 수직선이 됩니다.① There is no expansion or contraction of the thickness, and the vertical line to the neutral plane before deformation maintains the straight line after deformation and becomes the vertical line to the neutral plane after deformation.
② 두께 방향의 두께가 작으므로 t/R를 포함하는 항을 생략할 수 있으므로Since the thickness in the thickness direction is small, the term including t / R can be omitted
σZ=0 τZ1=0, τZ2=τ2Z=0
σZ = 0 τZ1 = 0, τZ2 = τ2Z = 0
(002-004-01). Mindlin-Reissner theory of plates(플레이트의 민들린-라이스너 이론) 형태(002-004-01). The Mindlin-Reissner theory of plates
(002-004-02). 이 이론의 특별한 가정은 중립면(mid-surface)에 수직(normals)은 변형 후 직선(straight) 및 비 신축성(inextensible)을 유지합니다. 그러나 반드시 중립면(mid-surface)에 수직(normals)인 것만은 아닙니다.(002-004-02). The special assumption of this theory is that the mid-surface normals remain straight and inextensible after deformation. But it's not just the normals on the mid-surface.
(002-004-03). 본 발명의 한 실시예에서, Plate(플레이트)의 굽힘변형은 본 발명에서 제시하는, Kirchhoff-Love theory of plates(플레이트의 키르히 호프 - 사랑 이론) 형태, Mindlin-Reissner theory of plates(플레이트의 민들린-라이스너 이론) 형태, 중 선택되는 형태를 포함한다.(002-004-03). In one embodiment of the present invention, the bending deformation of the plate is determined by the Kirchhoff-Love theory of plates, the Mindlin-Reissner theory of plates, - Risner Theory) form, among others.
(002-004-04). 그래핀은 면으로 이루어진 물질입니다, 그래핀에 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것은 그래핀에 힘을 가합니다. 그러면 그래핀은 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것의 형상대로 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것을 면으로 감싸게 됩니다. 점이 아니라 면으로 접하게 됩니다. 이런 그래핀의 얇은 막의 변형은 Mindlin-Reissner theory of plates(플레이트의 민들린-라이스너 이론) 형태로 그래핀의 변형을 가장 잘 설명할 수 있습니다.(002-004-04). Graphene is a material made of cotton, grains that are selected from among one or more Piezo materials, magnetic particles, and charged particles in graphene. Graphene is then wrapped with one or more Piezo material, magnetic particles, charged particles, one or more Piezo materials, magnetic particles, charged particles, in the form of selected ones, . It is not a point but a face. The deformation of this thin film of graphene is best explained by the shape of the Mindlin-Reissner theory of plates.
(002-004-05). 참고적으로 상기 Mindlin-Reissner theory of plates(플레이트의 민들린-라이스너 이론) 형태에 대한 자세한 설명을 기술하면, 상기 기술하는 그래핀의 변형에 대한 충분한 보충설명이 될 수 있으나, 당업자에게는 널리 알려져 있고 따라서 여기서는 더 이상 설명하지 않습니다.(002-004-05). For reference, a detailed description of the Mindlin-Reissner theory of plates may be sufficient to explain the above-described deformation of graphene, but it is well known to those skilled in the art So here it is not explained anymore.
(002-005-01). 본 발명의 한 실시예에서, 동적 Plate(플레이트)의 굽힘변형 은 Dynamics of Thin Kirchhoff plates(얇은 키르히 호프 플레이트의 역학) 형태를 포함한다.(002-005-01). In one embodiment of the present invention, the bending deformation of the dynamic plate (plate) includes the form of Dynamics of Thin Kirchhoff plates.
(002-006-01). Dynamics of Thin Kirchhoff plates(얇은 키르히 호프 플레이트의 역학) 형태(002-006-01). Dynamics of Thin Kirchhoff plates (dynamics of thin Kirchhoff plates)
(002-006-02). 플레이트의 동적 이론(dynamic theory of plates)은 플레이트(plates)의 전파(propagation of waves)를 결정하고, 정상파(standing waves) 진동 모드(vibration modes)를 적용합니다.(002-006-02). The dynamic theory of plates determines the propagation of waves of plates and applies standing waves vibration modes.
(002-007). 본 발명에서 제시하는 트랜지스터에 상기 기술된 설명들은 유용하게 사용될 수 있습니다.
(002-007). The above described description for the transistors presented in the present invention can be usefully used.
, 로 구성되는 상기 설명하는 (001-001) 내지 (002-007) 중 하나 이상 선택되는 것을 구비할 수 있되, (a). 상기 (001-001) 내지 (002-007) 중 하나 이상 선택되는 것의 설명의 의미, (b). 일반적으로 통용되는 상기 (001-001) 내지 (002-007) 중 하나 이상 선택되는 것에 대한 의미, (c). 상기 (001-001) 내지 (002-007) 중 하나 이상 선택되는 것의 기술된 설명, 설명의 전체적 범위, 설명의 부분적 범위, 중 선택되는 것, (d). 상기 (001-001) 내지 (002-007) 중 하나 이상 선택되는 것의 기술된 범위, 로 구성되는 상기 (a) 내지 (d) 중 하나 이상 선택되는 것을 구비할 수 있다.
(001-001) to (002-007) described above, which is composed of (a), (b) and (c). The meaning of the description of one or more of (001-001) to (002-007) is selected, (b). (001-001) to (002-007) which are commonly used, and (c). A description of what is selected from one or more of (001-001) to (002-007) above, the overall scope of the description, the partial scope of the description; (A) to (d) composed of one or more of the above-mentioned (001-001) to (002-007).
본 발명의 한 실시예에서, 영률(Young's modulus)은 아래와 같이 설명되는 것을 구비할 수 있다.In one embodiment of the present invention, the Young's modulus may comprise what is described below.
(001-1). 영률 E 는 응력 - 변형 곡선(stress-strain curve)의 탄성 (초기(initial), 선형(linear)) 부분의 신장 변형(extensional strain)에 의해 인장 응력(tensile stress)을 나눔으로써 계산 될 수 있습니다.(001-1). Young's modulus E can be calculated by dividing the tensile stress by the extensional strain of the elastic (initial, linear) part of the stress-strain curve.
여기에서,From here,
(001-2). E 는 영률 (탄성 계수(modulus of elasticity))입니다,(001-2). E is the Young's modulus (modulus of elasticity)
(001-3). F 는 긴장 상태(under tension)에서 물체(object)에 가해지는(exerted on) 힘(force)입니다,(001-3). F is a force exerted on an object under tension,
(001-4). A0 는 힘이 적용되는 원래의 단면적(original cross-sectional area)입니다(001-4). A 0 is the original cross-sectional area to which the force is applied
(001-5). ΔL는 물체 변경(object changes)의 길이의 양(amount)입니다(001-5). ΔL is the amount of length of object changes
(001-6). L0 는 물체의 원래 길이입니다.(001-6). L 0 is the original length of the object.
(002). 늘어나거나 수축되는 물질에 의해 가해지는 힘 (002). The force exerted by the material being stretched or contracted
(002-1). 물질의 영률(Young's modulus of a material)은 특정 변형률(specific strain)에서 가해지는 힘을 계산하는데 사용될 수 있습니다.(변형이 된 그래핀이나 그래핀이 포함된 다층상태의 변형에서 발휘되는 힘-그래핀 또는 그래핀이 포함된 다층상태의 하나 이상의 구성요소(층)을 각각 계산하여 풀이할 수 있습니다)(002-1). Young's modulus of a material can be used to calculate the force exerted at a specific strain. (The force exerted in a multi-layered strain involving deformed graphene or graphene. One or more components (layers) in a multi-layer state, including pins or graphenes, can be calculated and solved respectively)
(002-2). F 는 ΔL에 의해 수축(contracted)할때 또는 늘어나게(stretched) 될 때, 물질에 의해 가해지는 힘입니다.(002-2). F is the force exerted by the material when contracted or stretched by ΔL.
(002-3). 후크의 법칙(Hooke's law)은 이상적인 스프링(ideal spring)의 강성(stiffness)을 설명하는 이 공식에서 파생 될 수 있습니다:(002-3). Hooke's law can be derived from this formula, which describes the stiffness of an ideal spring:
(002-4). 그것은 포화 상태(saturation)에 오는 곳(002-4). It comes from saturation
(003). 탄성 위치 에너지(Elastic potential energy)(변형이 된 그래핀이나 그래핀이 포함된 다층상태의 변형에서 구비되는 탄성 위치 에너지-그래핀 또는 그래핀이 포함된 다층상태의 하나 이상의 구성요소(층)을 각각 계산하여 풀이할 수 있습니다)(003). Elastic potential energy (elastic potential energy provided by deformation of a multi-layered state, including deformed graphene or graphene - one or more components in a multi-layered state comprising graphene or graphene) Each can be calculated and solved)
(003-1). 저장된 탄성 위치 에너지는 L 에 대하여 이 식의 적분(integral)에 의해 주어집니다:(003-1). The stored elastic potential energy is given by the integral of this equation for L:
(003-2). 여기서 Ue는 탄성 위치 에너지(elastic potential energy)입니다.(003-2). Where Ue is the elastic potential energy.
(003-3). 단위 부피 당(per unit volume) 탄성 위치 에너지는 다음과 같습니다:(003-3). The elastic site energy per unit volume is:
(003-4). 여기서 
(003-5). 이 공식은 또한 후크의 법칙의 적분(integral)으로 표현 될 수 있습니다:(003-5). This formula can also be expressed as the integral of the law of the hook:
(004). 본 발명에서 제시하는 트랜지스터에 상기 기술된 설명들은 유용하게 사용될 수 있습니다.
(004). The above described description for the transistors presented in the present invention can be usefully used.
, 로 구성되는 상기 설명하는 (001-1) 내지 (004) 중 하나 이상 선택되는 것을 구비할 수 있되, (a). 상기 (001-1) 내지 (004)중 하나 이상 선택되는 것의 설명의 의미, (b). 일반적으로 통용되는 상기 (001-1) 내지 (004)중 하나 이상 선택되는 것에 대한 의미, (c). 상기 (001-1) 내지 (004)중 하나 이상 선택되는 것의 기술된 설명, 설명의 전체적 범위, 설명의 부분적 범위, 중 선택되는 것, (d). 상기 (001-1) 내지 (004)중 하나 이상 선택되는 것의 기술된 범위, 로 구성되는 상기 (a) 내지 (d) 중 하나 이상 선택되는 것을 구비할 수 있다.
(001-1) to (004) described above, which is composed of (a) and (b). (001-1) to (004), (b). (001-1) to (004), (c). A description of what is selected from one or more of (001-1) to (004) above, the overall scope of the description, the partial scope of the description, and (d). (A) to (d) composed of one or more of the above-mentioned (001-1) to (004).
본 발명의 한 실시예에서, electron tunneling graphene transistor(전자 터널링 그래핀 트랜지스터), graphene single electron transistor(그래핀 단일 전자 트랜지스터)는 아래와 같이 설명되는 것을 구비할 수 있다.In one embodiment of the present invention, an electron tunneling graphene transistor (graphene electron transistor), a graphene single electron transistor (graphene single electron transistor) may be provided as described below.
(001). electron tunneling graphene transistor(전자 터널링 그래핀 트랜지스터)(001). electron tunneling graphene transistor (electron tunneling graphene transistor)
(001-1). 터널 접합(tunnel junction)은 가장 간단한 형태로, 그래핀과 드레인전극간의 사이에 구비되는 얇은 절연 배리어(층)(thin insulating barrier)를 의미합니다.(001-1). The tunnel junction is the simplest form, which means a thin insulating barrier between the graphene and drain electrodes.
(001-2). 고전 전기 역학의 법칙에 따르면, 전류가 절연 장벽을 통과 할 수 없습니다.(001-2). According to classical electrodynamic laws, current can not pass through an isolation barrier.
(001-3). 그러나 양자 역학의 법칙에 따르면, 다른쪽면에 도달하는 배리어의 한쪽면에 있는 전자에 대한 무가 되지 않는(nonvanishing) (0보다 큰) 확률이 있습니다.(참고적으로 양자 터널링(quantum tunnelling)에 대한 자세한 설명을 기술하면, 상기 기술하는 설명에 대한 충분한 보충설명이 될 수 있으나, 당업자에게는 널리 알려져 있고 따라서 여기서는 더 이상 설명하지 않습니다)(001-3). However, according to the laws of quantum mechanics, there is a probability of nonvanishing (greater than 0) for electrons on one side of the barrier reaching the other side. (For more information on quantum tunnelling The description will be a sufficient supplementary description of the above description, but is well known to those skilled in the art and is therefore not further described herein)
(001-4). 바이어스 전압(bias voltage)이 인가되는(applied) 경우, 이것은 전류가 있을 것이며, 추가 효과를 무시하는 것을 의미합니다, 터널링 전류(tunnelling current)가 바이어스 전압에 비례(proportional)할 것입니다.(001-4). If a bias voltage is applied, this means that there will be current and ignore the additional effect, the tunnelling current will be proportional to the bias voltage.
(001-5). 전기적인 관점(electrical terms)에서, 터널 접합(tunnel junction)은 오믹 저항(ohmic resistor)으로 알려진 일정한 저항(constant resistance)을 갖는 저항(resistor)처럼 행동합니다.(001-5). In electrical terms, the tunnel junction behaves like a resistor with a constant resistance known as an ohmic resistor.
(001-6). 저항(resistance)은 장벽 두께(barrier thickness)에 기하 급수적으로(exponentially) 의존합니다.(본 발명에서는 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하여, 그래핀과 드레인전극과의 사이에 구비되는 절연층의 거리(두께)가 수(several) 나노 미터 수준으로 조절되는 것으로 이해할 수 있습니다.)(001-6). The resistance is exponentially dependent on the barrier thickness (in the present invention, one selected from the Piezo material, the magnetic particle, the charge, Can be understood as being provided with at least one bending deformation so that the distance (thickness) of the insulating layer provided between the graphene and the drain electrode is adjusted to several nanometers.
(001-7). 조절된 장벽의 두께(barrier thicknesses)는 수(several) 나노 미터에 있습니다.(001-7). Adjusted barrier thicknesses are in the several nanometers.
(001-8). 따라서, 두 도체(그래핀과 드레인전극)의 사이에 구비되는 조절된 절연층(조절된 장벽의 두께)은 저항(resistance)을 가질 뿐만 아니라, 유한한 커패시턴스(finite capacitance)로 해석될 수 있습니다.(001-8). Thus, the regulated insulating layer (the thickness of the regulated barrier) provided between two conductors (graphen and drain electrodes) can be interpreted as a finite capacitance as well as having resistance.
(001-9). 조절된 절연층(조절된 장벽의 두께)은 이러한 맥락에서 유전체(dielectric)라고 합니다, 조절된 절연층(조절된 장벽의 두께)는 커패시터(capacitor)처럼 행동합니다(behaves).(001-9). The controlled insulating layer (the thickness of the controlled barrier) is called a dielectric in this context. The controlled insulating layer (the thickness of the controlled barrier) behaves like a capacitor.
(001-10). 전기 전하(electrical charge)의 불연속성(discreteness) 때문에, 조절된 절연층(조절된 장벽의 두께)을 통한 전류는 정확히 하나의 전자(one electron)가 터널 장벽(tunnel barrier)을 통해 통과하는(터널하는) 일련의 이벤트입니다.(우리는 두 개의 전자가 동시에(simultaneously) 터널하는 cotunneling(동시터널링)을 무시합니다(neglect))(001-10). Due to the discreteness of the electrical charge, the current through the tuned insulating layer (the thickness of the controlled barrier) is exactly the same as the one electron tunneling through the tunnel barrier ) A series of events (we neglect cotunneling, in which the two electrons tunnel simultaneously)
(001-11). 조절된 절연층(조절된 장벽의 두께) 커패시터는 터널링 전자(tunnelling electron)에 의해 하나의 기본 전하량(one elementary charge)로 충전합니다(charged), 그것은 전압 상승(voltage buildup)을 일으킵니다(
(001-12). 커패시턴스가 매우 작은 경우, 전압 상승(voltage buildup)은 터널링으로부터 다른 전자를 방지하기에(prevent) 충분히 클 수 있습니다.
(001-12). If the capacitance is very small, the voltage buildup can be large enough to prevent other electrons from tunneling.
(001-13-1). 본 발명의 한 실시예에서, 본 발명의 전자 터널링 그래핀 트랜지스터는 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되, 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 거리(두께)가 수(several) 나노 미터 수준으로 조절되는 것으로 이해할 수 있습니다.(001-13-1). In one embodiment of the present invention, the electron tunneling graphene transistor of the present invention includes at least one Piezo material, a magnetic material, and a magnetic material in the form of at least one graphene and drain electrode having a non- The grains and the particles having electric charge have one or more graphenes and an insulating layer formed by one or more bending deformation, and the distance (thickness) of the insulating layer provided between the at least one graphene and the drain electrode is several ) Nanometer level.
(001-13-2). 본 발명의 한 실시예에서, 본 발명의 전자 터널링 그래핀 트랜지스터는 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 변형 자유 층과 절연층을 구비한 형태에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되, (a). 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층이 드레인전극과 접하고, 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 거리(두께)가 수(several) 나노 미터 수준으로 조절되는 것, (b). 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 수(several) 나노 미터 수준의 절연층이 드레인전극과 접하게 되는 것, 로 구성되는 상기 (a) 내지 (b) 중 선택되는 것을 구비합니다. 여기서, 변형 자유 층은 에어층, 진공층, 중 선택되는 층을 의미합니다. 또는 에어공간, 진공공간, 중 선택되는 공간을 의미할 수 있습니다.(001-13-2). In one embodiment of the present invention, the electron tunneling graphene transistor of the present invention is characterized in that, in the form of one or more graphene and drain electrodes having non-coplanar planes and a deformable free layer and an insulating layer therebetween, (A) a material, a magnetic particle, or a particle having a charge, wherein the graphen and the insulating layer are made of at least one bending deformation; The insulating layer provided between the at least one graphene and the drain electrode is in contact with the drain electrode and the distance (thickness) of the insulating layer provided between the at least one graphene and the drain electrode is adjusted to several nanometers (B). (A) to (b), in which an insulating layer of several nanometers, which is provided between at least one graphene and a drain electrode, is in contact with the drain electrode. Here, the deformation free layer means an air layer, a vacuum layer, or a layer selected from among them. Or air space, or vacuum space.
(001-13-3). 본 발명의 한 실시예에서, 본 발명의 전자 터널링 그래핀 트랜지스터는 (1). 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태, (2). 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 변형 자유 층과 절연층을 구비한 형태, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 형태를 구비합니다. 본 발명의 한 실시예에서, 상기 (1)의 형태는 상기 (2)의 형태를 포함하는 의미로 해석될 수 있습니다.(001-13-3). In one embodiment of the present invention, the electron tunneling graphene transistor of the present invention is (1). At least one graphene and drain electrodes having a non-coplanar plane and an insulating layer interposed therebetween; (1) to (2), in which at least one graphene and drain electrodes have a non-coplanar plane and a deformed free layer and an insulating layer are interposed therebetween. In one embodiment of the present invention, the form of (1) above may be interpreted to include the form of (2) above.
(001-14). 본 발명에서 제시하는 전자 터널링 그래핀 트랜지스터에 상기 기술된 설명들은 유용하게 사용될 수 있습니다.
(001-14). The illustrations described above for the electron tunneling graphene transistors presented in the present invention can be usefully used.
(002). graphene single electron transistor(그래핀 단일 전자 트랜지스터)(002). graphene single electron transistor (graphene single electron transistor)
(002-1). 쿨롱 봉쇄(Coulomb blockade)의 효과가 관찰 될 수 있는 간단한 장치는 소위 싱글 일렉트론 트랜지스터(single electron transistor)라고 불립니다. (002-1). A simple device in which the effect of the Coulomb blockade can be observed is called the so-called single electron transistor.
(002-2). 그래핀 단일 전자 트랜지스터는 섬(island)으로 알려진 낮은 자체 커패시턴스(low self-capacitance)인 하나의 공통 전극(one common electrode)에 터널 접합을 통해 연결된 드레인(전기전도성 물질)과 절연층으로 구비(또는 접합)되는 소스(그래핀)로 구성되는 두 개의 전극으로 구성됩니다. 본 발명의 한 실시예에서, 섬 전극은 섬으로 알려진 낮은 자체 커패시턴스(low self-capacitance) 및 터널 접합 및 절연층을 통합하여 의미할 수 있습니다.(002-2). A graphene single electron transistor consists of a drain (electrically conductive material) and an insulating layer connected through a tunnel junction to one common electrode, which is a low self-capacitance known as an island (or And a source (graphene) that is connected to the source (graphen). In one embodiment of the present invention, the island electrode can be understood as incorporating low self-capacitance and tunnel junctions and insulation layers known as islands.
(002-3). 블로킹 상태(blocking state)에서 액세스 가능하지 않은 에너지 레벨(energy levels)는 소스 접점(source contact)에서 전자의 터널링 범위(tunneling range) 밖에 있습니다.(002-3). Non-accessible energy levels in the blocking state are outside the electron tunneling range at the source contact.
(002-4). 섬 전극(island electrode)에 있는 모든 에너지 레벨은 낮은 에너지와 함께 점유하고 있습니다.(002-4). All energy levels on the island electrode occupy with low energy.
(002-5). 양의 전압(positive voltage)이 게이트 전극(본 발명에서 설명하는 교차되는 장벽조정회로)에 인가되면(applied) 섬 전극의 에너지 레벨이 낮아집니다. (002-5). When a positive voltage is applied to the gate electrode (intersecting barrier adjustment circuit described in the present invention), the energy level of the island electrode is lowered.
(002-5-1-1). 전자(1행동), 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비된 그래핀을, 그래핀 상부에 구비된 절연층과 함께 하나 이상의 굽힘변형을 구비(2행동), 전자가 섬 전극에 터널(3행동), 이전에(previously) 공석 에너지 레벨(vacant energy level)을 점유합니다(occupying). (002-5-1-1). (One action), one or more Piezo (piezoelectric) materials, magnetic particles, particles having charge, graphene having the upper part selected, and at least one bending deformation together with the insulating layer provided on the graphene (2 actions), the electrons occupy the island electrode (3 actions), the previously vacant energy level (occupying).
(002-5-1-2). 거기서부터 할 수 있습니다. 터널이 드레인 전극(drain electrode)에 위치 (4행동). 전자가 드레인 전극의 페르미 레벨에 도달합니다(reaches)(5행동).(002-5-1-2). I can do it from there. The tunnel is located on the drain electrode (4 actions). The electrons reach the Fermi level of the drain electrode (5 actions).
(002-5-2). 본 발명의 한 실시예에서, 본 발명의 그래핀 단일 전자 트랜지스터는 하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되, 하나 이상의 그래핀과 섬 전극과의 사이에 구비되는 절연층의 거리(두께)가 수(several) 나노 미터 수준으로 조절되는 것으로 이해할 수 있습니다.(002-5-2). In one embodiment of the present invention, the graphene single electron transistor of the present invention is formed in the form of two electrodes composed of a drain electrode connected to a common island electrode through a tunnel junction and one or more graphenes connected to an insulating layer , At least one Piezo material, magnetic particles, particles having charge, at least one graphene and an insulating layer are provided in at least one bending deformation, It can be understood that the distance (thickness) of the insulating layer is adjusted to the level of several nanometers.
(002-5-3). 본 발명의 한 실시예에서, 본 발명의 그래핀 단일 전자 트랜지스터는 하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 변형 자유 층과 절연층의 순서로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되, (a). 하나 이상의 그래핀과 섬 전극과의 사이에 구비되는 절연층이 섬 전극과 접하고, 하나 이상의 그래핀과 섬 전극과의 사이에 구비되는 절연층의 거리(두께)가 수(several) 나노 미터 수준으로 조절되는 것, (b). 하나 이상의 그래핀과 섬 전극과의 사이에 구비되는 수(several) 나노 미터 수준의 절연층이 섬 전극과 접하게 되는 것, 로 구성되는 상기 (a) 내지 (b) 중 선택되는 것을 구비합니다. 여기서, 변형 자유 층은 에어층, 진공층, 중 선택되는 층을 의미합니다. 또는 에어공간, 진공공간, 중 선택되는 공간을 의미할 수 있습니다.(002-5-3). In one embodiment of the present invention, the graphene single electron transistor of the present invention includes a drain electrode connected to a common island electrode through a tunnel junction, and a drain electrode composed of one or more graphenes connected in order of the strain free layer and the insulating layer. (A) at least one piezoelectric material, magnetic particles, particles having charge, wherein at least one graphene and an insulating layer are made of at least one bending deformation in the form of one or more electrodes. The insulating layer provided between the at least one graphene and the island electrode is in contact with the island electrode and the distance (thickness) of the insulating layer provided between the at least one graphene and the island electrode is several nanometers Controlled, (b). (A) to (b) consisting of at least one graphene and an insulating layer of several nanometers between the island electrode and the island electrode. Here, the deformation free layer means an air layer, a vacuum layer, or a layer selected from among them. Or air space, or vacuum space.
(002-5-4). 본 발명의 한 실시예에서, 본 발명의 그래핀 단일 전자 트랜지스터는 (1). 하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태, (2). 하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 변형 자유 층과 절연층의 순서로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 형태를 구비합니다. 본 발명의 한 실시예에서, 상기 (1)의 형태는 상기 (2)의 형태를 포함하는 의미로 해석될 수 있습니다.(002-5-4). In one embodiment of the present invention, the graphene single electron transistor of the present invention is (1). (2) a form consisting of a drain electrode connected to a common island electrode through a tunnel junction and two electrodes consisting of at least one graphen connected to the insulating layer; (1) to (2), in which the drain electrode is connected to a common island electrode through a tunnel junction, and the two electrodes are composed of one or more graphenes connected in order of the strain free layer and the insulating layer. It has a form to choose from. In one embodiment of the present invention, the form of (1) above may be interpreted to include the form of (2) above.
(002-6). 본 발명에서 제시하는 그래핀 단일 전자 트랜지스터에 상기 기술된 설명들은 유용하게 사용될 수 있습니다.
(002-6). The illustrations described above for the graphene single electron transistor presented in the present invention can be usefully used.
, 로 구성되는 상기 설명하는 (001) 내지 (002-6) 중 하나 이상 선택되는 것을 구비할 수 있되, (a). 상기 (001) 내지 (002-6)중 하나 이상 선택되는 것의 설명의 의미, (b). 일반적으로 통용되는 상기 (001) 내지 (002-6)중 하나 이상 선택되는 것에 대한 의미, (c). 상기 (001) 내지 (002-6)중 하나 이상 선택되는 것의 기술된 설명, 설명의 전체적 범위, 설명의 부분적 범위, 중 선택되는 것, (d). 상기 (001) 내지 (002-6)중 하나 이상 선택되는 것의 기술된 범위, 로 구성되는 상기 (a) 내지 (d) 중 하나 이상 선택되는 것을 구비할 수 있다.
(001) to (002-6) described above, which is composed of (a), (b) and (c). (B) a meaning of explaining that at least one of (001) to (002-6) is selected; (001) to (002-6) which are commonly used, (c). A description of what is selected from one or more of (001) to (002-6) above, the overall scope of the description, the partial scope of the description, among which, (d). (A) to (d) composed of one or more of the above-mentioned (001) to (002-6).
여기서, "기술되다" 는 "대상이나 과정의 내용과 특징이 있는 그대로 열거되거나 기재되어 서술되다"를 의미한다.Here, "to be described" means "to be enumerated or described and described as it is with the contents and features of the object or process".
본 발명은 상위 그룹, 그룹, 그룹의 범위, 그룹의 하위 범위, 그룹의 포함 범위로 기술되었다.The present invention has been described as an upper group, a group, a range of a group, a lower range of a group, and an inclusion range of a group.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 일면에서 상세하게 기술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 일면에서 상세하게 기술되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.Advantages and features of the present invention and methods for accomplishing the same will become apparent with reference to the embodiments described in detail in the foregoing. However, the present invention is not limited to the embodiments described in detail, but may be embodied in various forms.
본 발명의 한 실시예에서, 본 발명에 특별히 기술된 것보다, 일반적으로 알려진 방법, 일반적으로 알려진 수학식, 일반적으로 알려진 법칙, 일반적으로 알려진 설명, 일반적으로 알려진 장치, 일반적으로 알려진 장치 소자, 일반적으로 알려진 재료, 일반적으로 알려진 순서 및 일반적으로 알려진 기술은 불필요한 실험에 의지하지 않고 넓게 드러나 있는 본 발명의 실시예에 적용될 수 있다. In one embodiment of the present invention, there are generally known methods, generally known mathematical formulas, generally known laws, generally known explanations, generally known devices, generally known device elements, general , A generally known sequence, and a generally known technique can be applied to embodiments of the present invention that are widely apparent without resort to unnecessary experimentation.
본 발명의 한 실시예에서, 본 발명에 특별히 기술된 것과 동일하게 알려진 방법, 장치, 장치 소자, 재료, 순서 그리고 특히 기술적으로 동일하게 알려진 기술은 의도되지 않게 본 발명의 실시예에 적용될 수 있다.
In one embodiment of the present invention, methods, apparatus, devices, devices, materials, sequences and, in particular, techniques known in the art, which are identically known to those specifically described herein, can be applied to embodiments of the present invention without intending to.
본 발명이 속하는 기술분야에서 통상의 지식을 가진자는 일반적으로 알려진 방법, 일반적으로 알려진 수학식, 일반적으로 알려진 법칙, 일반적으로 알려진 설명, 일반적으로 알려진 장치, 일반적으로 알려진 장치 소자, 일반적으로 알려진 재료, 일반적으로 알려진 순서 및 일반적으로 알려진 기술등 과도한 설명에 의지하지 않고도 본 발명이 실현가능하다는 것을 알 수 있을 것이다.Those skilled in the art will readily appreciate that a person skilled in the art will readily appreciate that there are generally known methods, generally known mathematical formulas, generally known laws, generally known explanations, generally known devices, generally known device elements, It will be appreciated that the present invention is feasible without resort to any overarching description, such as generally known sequences and generally known techniques.
여기서 채용된 용어 및 표현들은 발명의 상세한 설명의 용어로써 사용되나 의미를 제한하는 것은 아니며, 설명되거나 도시된 특징의 용어나 표현을 제한할 의도는 없다. 다만, 본 발명의 청구된 범위 안에서 다양한 변형들이 가능하다. 그러므로, 본 발명이 몇몇 바람직한 실시예들에 의해 기술되었음에도 불구하고 대표적 실시예 및 선택적 특징들, 여기서 기술된 개념의 수정 및 변화가 종래 기술등에 의해 재분류될 수 있다고 이해될 수 있으며, 이러한 수정 및 변화들은 첨부된 청구항에 의해 정의된 바와 같이 본 발명의 범위 안에서 고려될 수 있다.
The terms and expressions which have been employed herein are used as terms of the detailed description of the invention but are not intended to be limiting and are not intended to limit the terms or expressions of the described or illustrated features. However, various modifications are possible within the scope of the present invention. It is, therefore, to be understood that the exemplary embodiments and optional features, as well as modifications and variations of the concepts described herein, may be resorted to by the prior art and the like, even though the invention has been described by some preferred embodiments, Variations may be considered within the scope of the invention as defined by the appended claims.
본 발명의 한 실시예에서, 제공된 특정 실시예는 본 발명의 유용한 실시예의 예시이고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자라면 본 발명이 장치들, 구성요소들, 방법단계들의 변화를 사용하여 수행되어질 수 있다는 점을 이해할 수 있을 것이다.
In one embodiment of the present invention, the specific embodiments provided are illustrative of useful embodiments of the present invention, and those of ordinary skill in the art should understand that the present invention is applicable to devices, components, methods It will be understood that the invention may be practiced using variations of steps.
본 발명이 속하는 기술분야에서 통상의 지식을 가진자라면 본 발명의 한 실시예에서, 본 발명의 특정 실시예가 다양한 선택적 구성 및 방법 및 단계들을 포함하여 사용될 수 있다는 점을 이해할 수 있을 것이다.
Those skilled in the art will appreciate that in one embodiment of the invention particular embodiments of the invention may be used including various optional configurations and methods and steps.
본 발명의 한 실시예에서, 제시된 구성요소와 대체 가능한 등가적으로 알려진 구성요소는 상기 제시된 구성요소 대신에 사용될 수 있는 것으로 고려될 수 있다. 예를 들어, 자석은 자석, 자석 입자, 자석 나노 입자, 중 선택되는 것이 사용될 수 있는 것으로 이해될 수 있다.
In one embodiment of the present invention, equivalently known components that may be substituted for the presented components may be considered to be capable of being used in place of the presented components. For example, it can be understood that the magnet may be selected from a magnet, a magnet particle, and a magnetic nanoparticle.
본 발명의 한 실시예에서, 단수로 설명된 것은 복수를 의미할 수 있다. 예를들어, 자성입자는 하나 이상의 자성입자를 의미할 수 있으며, 그래핀은 하나 이상의 그래핀층(들)을 의미할 수 있다.In an embodiment of the invention, what has been described in the singular can mean plural. For example, a magnetic particle can mean one or more magnetic particles, and a graphene can mean one or more graphene layer (s).
본 발명의 한 실시예에서, 제조공정이 제시될 때, 상기 제조공정은 1회 이상 수행되는 제조공정을 의미할 수 있다. 예를들어, 증착은 1회 이상의 증착을 의미할 수 있다.
In one embodiment of the present invention, when a manufacturing process is presented, the manufacturing process may refer to a manufacturing process that is performed more than once. For example, deposition may mean more than one deposition.
여기서 기술되거나 설명된 구성요소의 물질이나 구성요소의 구체적인 명칭은 본 발명이 속하는 기술분야의 일반적 기술을 가진자가 같은 구성요소의 물질이나 구성요소의 구체적인 명칭을 다르게 부를 수도 있는 점에서 임의의 예시로서 불려질 수 있다. 따라서, 여기서 기술되거나 설명된 구성요소의 물질이나 구성요소의 구체적인 명칭은 기술된 본 발명의 전반적인 내용을 토대로 이해되어져야 한다.
The specific names of the materials or components of the components described or illustrated herein are to be construed as merely exemplary insofar as those of ordinary skill in the art to which the invention pertain may denote specific names of materials or components of the same component Can be called. Accordingly, the specific names of the materials or components of the components described or illustrated herein should be understood based on the overall description of the invention as set forth.
본 발명의 한 실시예에서, 본 발명의 기술되거나 설명된 그룹의 조합은 달리 언급되지 않더라도 본 발명을 실시하기 위하여 사용되어질 수 있다고 고려될 수 있다.
In one embodiment of the present invention, it is contemplated that combinations of the described or described groups of the present invention may be used to practice the present invention, if not otherwise stated.
본 발명의 한 실시예에서, 본 발명의 상위그룹내에 포함 가능한 기술되거나 설명된 그룹의 조합은 달리 언급되지 않더라도 본 발명의 상위그룹내에서 사용되어질 수 있다.
In one embodiment of the present invention, combinations of the groups described or described that may be included in a higher group of the present invention may be used within a higher group of the present invention, unless otherwise stated.
본 발명의 한 실시예에서, 기술되거나 설명된 그룹의 범위가 상세하게 주어질 때 뿐만 아니라 상기 기술되거나 설명된 그룹의 범위에 포함 가능한 개별 값은 상기 기술되거나 설명된 그룹의 범위에서 사용되어질 수 있다.In an embodiment of the present invention, individual values that may be included in the scope of the group described or described above as well as when the scope of the group described or described is given in detail may be used in the scope of the above described or described group.
본 발명의 한 실시예에서, 기술되거나 설명된 그룹의 범위가 상세하게 주어질 때 뿐만 아니라 상기 기술되거나 설명된 그룹의 범위에 포함 가능한 그룹의 조합은 상기 기술되거나 설명된 그룹의 범위에서 사용되어질 수 있다.In an embodiment of the present invention, combinations of groups that can be included in the scope of the groups described or described above, as well as when the scope of the groups described or described is given in detail, may be used in the scope of the groups described or described above .
본 발명의 한 실시예에서, 기술되거나 설명된 그룹의 범위가 상세하게 주어질 때 뿐만 아니라 상기 기술되거나 설명된 그룹의 범위에 포함 가능한 그룹은 상기 기술되거나 설명된 그룹의 범위에서 사용되어질 수 있다.
In an embodiment of the present invention, when a range of the described or described group is given in detail, a group which can be included in the range of the above described or described group can be used in the range of the above described or described group.
본 발명의 한 실시예에서, 기술되거나 설명된 구성요소의 등가적으로 알려진 구성요소 또는 변형물은 달리 언급되지 않더라도 의도되지 않게 본 발명을 실시하기 위하여 사용되어질 수 있다.
In one embodiment of the present invention, equivalently known components or variants of the components described or illustrated can be used to practice the invention without intending to be mentioned otherwise.
본 발명의 한 실시예에서, 본 발명의 내용은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자의 레벨에서 설명되었다. 더하여, 중요한 조합이 청구된 때, 본 발명의 한 실시예에서, 제공되는 Piezo(피에조)물질은 상기 제공되는 Piezo(피에조)물질과 대체 가능한 출원인의 종래 기술에서 활용가능하고 알려진 Piezo(피에조)물질의 여러 형태가 여기서 청구된 중요한 조합에 의도되지 않게 포함된 것으로 이해될 수 있다. 또한, 중요한 조합이 청구된 때, 본 발명의 한 실시예에서, 제공되는 전하를갖는입자는 상기 제공되는 전하를갖는입자와 대체 가능한 출원인의 종래 기술에서 활용가능하고 알려진 전하를갖는입자의 여러 형태가 여기서 청구된 중요한 조합에 의도되지 않게 포함된 것으로 이해될 수 있다. 또한, 중요한 조합이 청구된 때, 본 발명의 한 실시예에서, 제공되는 자성입자는 상기 제공되는 자성입자와 대체 가능한 출원인의 종래 기술에서 활용가능하고 알려진 자성입자의 여러 형태가 여기서 청구된 중요한 조합에 의도되지 않게 포함된 것으로 이해될 수 있다.
In one embodiment of the present invention, the contents of the present invention have been described at the level of those skilled in the art. In addition, when an important combination is claimed, in one embodiment of the invention, the Piezo material provided is a Piezo material that is known and available in the prior art of the Applicant, which is replaceable with the Piezo material provided above. ≪ / RTI > may be understood as being included in an unintended manner in the important combinations claimed herein. In addition, when an important combination is claimed, in one embodiment of the present invention, the particles having a charge provided are different types of particles with charge known and available in the prior art of the applicant, May be understood to be included in an unintended inclusion of the important combinations claimed herein. Also, when an important combination is claimed, in one embodiment of the present invention, the magnetic particles provided are capable of replacing the provided magnetic particles, and that the various forms of magnetic particles known and available in the prior art of the applicant, As will be understood by those skilled in the art.
본 발명의 한 실시예에서, 그룹, 그룹의 범위, 그룹의 하위 범위, 그룹의 포함 범위로 기술된 설명은, 포함 가능한 본 발명의 상위 그룹의 설명의 범위내에서 실현될 수 있다.
In one embodiment of the invention, the description set forth in the context of groups, ranges of groups, sub-ranges of groups, and ranges of groups can be realized within the scope of the description of a possible higher group of the invention.
본 발명이 속하는 기술분야에서 통상의 지식을 가진자는 본 발명을 실시하기 위한 다양한 방법들이 과도한 실험에 기대지 않고도 본 발명의 실시에 채용될 수 있다는 것을 알 수 있을 것이다.
Those skilled in the art will appreciate that the various ways of practicing the invention may be employed in the practice of the invention without undue experimentation.
또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자는 본 발명에서 그룹, 그룹의 범위, 그룹의 하위 범위, 그룹의 포함 범위로 기술된 설명이 충분히 포함 가능한 본 발명의 상위 그룹의 실시에 채용될 수 있다는 것을 알 수 있을 것이다.
Further, those skilled in the art will appreciate that those skilled in the art can make and use the embodiments of the present invention in the context of the present invention, which is fully capable of describing the group, the scope of the group, the sub-scope of the group, You can see that it can be.
이상, 본 발명을 상세하게 설명하였으나, 본 발명은 상기 내용에 한정되지 않으며, 여러 가지 다양한 형태로 변형될 수 있다. 또한, 본 발명은 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, the invention is not limited to the disclosed exemplary embodiments. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention.
또한, 적당하게 도식적으로 설명된 본 발명은 예시적인 것에 불과하며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
It is also to be understood that the present invention which is properly illustrated schematically is merely illustrative and that those skilled in the art will appreciate that various modifications and equivalent embodiments are possible without departing from the scope of the present invention . Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.
본 발명의 한 실시예에서, 기술된 방법들과 등가적으로 알려진 방법들은 의도되지 않게 본 발명의 한 실시예에, 사용되어질 수 있다.............................
In one embodiment of the present invention, methods known equivalently to the described methods may be used in an embodiment of the present invention without intending to do so. .............
100 : 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 운동방향을 의미한다.
110 : 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 의미한다.
200 : 하나 이상의 그래핀을 의미한다.
300 : 본 발명의 한 실시예에서, 300은 전기전도성 물질을 의미할 수 있다. 본 발명의 한 실시예에서, 300은 금속 또는 도체를 의미할 수 있다. 본 발명의 한 실시예에서, 300은 다층상태의 300을 의미할 수 있다. 본 발명의 한 실시예에서, 300은 드레인전극을 의미할 수 있다. 본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것이 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전자의 이동으로 연결되는 회로를 의미 할 수 있다.
400 : 도면에서 도시되어 있는 빗금쳐져 있는 400은 그래핀 회로와 교차되는 장벽조정회로를 의미한다.
600 : 빈공간을 의미한다. 본 발명의 한 실시예에서, 상기 빈공간은 진공층, Air층(에어층), 중 선택되는 층을 의미한다.100: means the direction of motion of at least one of the magnetic particles and the particles having the electric charge.
110: means selected from among at least one magnetic particle, and a particle having a charge.
200: More than one graphene.
300: In one embodiment of the present invention, 300 may refer to an electrically conductive material. In one embodiment of the invention, 300 may refer to a metal or a conductor. In one embodiment of the invention, 300 may mean 300 in a multi-layered state. In one embodiment of the invention, 300 may refer to a drain electrode. In one embodiment of the present invention, one of the magnetic particles and the particles having a charge may be a circuit connected to the movement of electrons by having at least one graphene in at least one bending deformation.
400: Shaded 400 shown in the figure refers to a barrier adjustment circuit that intersects the graphene circuit.
600: means empty space. In one embodiment of the present invention, the empty space means a layer selected from a vacuum layer and an air layer (air layer).
Claims (154)
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 선택적 식각된 절연물질층을 포함하고,
상기 하나 이상의 그래핀의 하부 및 절연물질층의 식각된 위치에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고,
상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.1. A transistor for controlling ON / OFF of electricity with at least one bending deformation of graphene,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And a selectively etched insulating material layer disposed below the at least one graphene,
At least one graphene layer and at least one Piezo material disposed at an etched position of the insulating material layer,
In the form of a barrier regulating circuit provided below the at least one Piezo material and intersecting the circuit of the at least one graphene,
a. Wherein at least one piezoelectric material disposed below the at least one graphene is provided with at least one graphene in one or more bending deformations due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, On / Off '
b. Adjusting the height of the Fermi level of one or more graphenes between the at least one graphene and the drain electrode to adjust the electrical On / Off; of
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
a. 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.1. A transistor for controlling ON / OFF of electricity with at least one bending deformation of graphene,
a. In the form of one or more graphene and drain electrodes having non-coplanar surfaces, at least one Piezo material provided at the bottom of the at least one graphene is in contact with a voltage of a barrier regulating circuit One or more graphenes may be provided as one or more bending deformation to control on / off of electricity,
b. Adjusting the height of the Fermi level of one or more graphenes between the at least one graphene and the drain electrode to adjust the electrical On / Off; of
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.1. A transistor for controlling ON / OFF of electricity with at least one bending deformation of graphene,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And a barrier adjustment circuit having physical spacing with the top of the at least one graphene and intersecting the circuit of the at least one graphene,
In the form including particles having at least one charge disposed under the at least one graphene,
a. Wherein at least one graphene is provided with at least one bending strain due to the voltage of the barrier regulating circuit which intersects the circuit of the at least one graphene, Adjust On / Off,
b. Adjusting the height of the Fermi level of one or more graphenes between the at least one graphene and the drain electrode to adjust the electrical On / Off; of
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
a. 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.1. A transistor for controlling ON / OFF of electricity with at least one bending deformation of graphene,
a. In the form of one or more graphene and drain electrodes having a non-coplanar plane, the particles having at least one charge provided at the bottom of the at least one graphene are mixed with the voltage of the barrier adjustment circuit crossing the circuit of the at least one graphene At least one graphene may be provided as one or more bending deformation to control on / off of electricity,
b. Adjusting the height of the Fermi level of one or more graphenes between the at least one graphene and the drain electrode to adjust the electrical On / Off; of
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.1. A transistor for controlling ON / OFF of electricity with at least one bending deformation of graphene,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And a barrier adjustment circuit having physical spacing with the top of the at least one graphene and intersecting the circuit of the at least one graphene,
In a form including at least one magnetic particle provided below the at least one graphene,
a. One or more magnetic grains provided on the lower portion of the at least one graphene may have at least one graphene as one or more bending deformation due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene, Off,
b. Adjusting the height of the Fermi level of one or more graphenes between the at least one graphene and the drain electrode to adjust the electrical On / Off; of
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
a. 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
1. A transistor for controlling ON / OFF of electricity with at least one bending deformation of graphene,
a. In the form of one or more graphene and drain electrodes having a non-coplanar plane, at least one magnetic particle provided at the bottom of the at least one graphene, due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, The graphene is provided with at least one bending deformation to control the electric on / off,
b. Adjusting the height of the Fermi level of one or more graphenes between the at least one graphene and the drain electrode to adjust the electrical On / Off; of
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
상기 물리적 간격은
절연층을 포함하는 것; 을
특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.The method according to claim 3 or 5,
The physical spacing
Including an insulating layer; of
Characterized in that it has at least one bending deformation of the graphene to control the electrical on / off.
상기 하나 이상의 굽힘변형은,
하나 이상의 영률(Young's modulus)로 구비되는 것; 을
특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.The method according to any one of claims 1 to 6,
Wherein the at least one bending deformation comprises:
Provided with at least one Young's modulus; of
Characterized in that it has at least one bending deformation of the graphene to control the electrical on / off.
상기 하나 이상의 그래핀의 상부에 엘라스토머층이 구비되어, 상기 하나 이상의 그래핀과 엘라스토머층이 함께 하나 이상의 굽힘변형되는것; 을
특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.The method according to any one of claims 1 to 6,
An elastomeric layer on top of the at least one graphene, wherein the at least one graphene and elastomeric layer together are at least one bending deformation; of
Characterized in that it has at least one bending deformation of the graphene to control the electrical on / off.
상기 하나 이상의 그래핀의 상부에 액체고분자층; 이
구비되는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.The method according to any one of claims 1 to 6,
A liquid polymer layer on top of said at least one graphene; this
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
상기 하나 이상의 그래핀의 상부에 폴리디메틸실록산(poly(dimethylsiloxane), PDMS)층이 구비되어, 상기 하나 이상의 그래핀과 폴리디메틸실록산(poly(dimethylsiloxane), PDMS)층이 함께 하나 이상의 굽힘변형되는것; 을
특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.The method according to any one of claims 1 to 6,
Wherein at least one layer of poly (dimethylsiloxane) (PDMS) is provided on the at least one graphene layer, wherein the at least one graphene layer and the poly (dimethylsiloxane) (PDMS) layer are subjected to at least one bending deformation; of
Characterized in that it has at least one bending deformation of the graphene to control the electrical on / off.
상기 하나 이상의 그래핀의 하부에 폴리디메틸실록산(poly(dimethylsiloxane), PDMS)층이 구비되어, 상기 하나 이상의 그래핀과 폴리디메틸실록산(poly(dimethylsiloxane), PDMS)층이 함께 하나 이상의 굽힘변형되는것; 을
특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.The method according to any one of claims 1 to 6,
Wherein at least one graphene layer is provided with a poly (dimethylsiloxane) (PDMS) layer under the at least one graphene layer, and at least one bending deformation of the at least one graphene layer and a poly (dimethylsiloxane) (PDMS) layer; of
Characterized in that it has at least one bending deformation of the graphene to control the electrical on / off.
상기 하나 이상의 그래핀의 상부에 낮은 영률(Young's modulus)을 구비하는 층이 구비되어, 상기 하나 이상의 그래핀과 낮은 영률(Young's modulus)을 구비하는 층이 함께 하나 이상의 굽힘변형되는것; 을
특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.The method according to any one of claims 1 to 6,
A layer having a Young's modulus at the top of the at least one graphene, wherein the at least one graphene and the layer having a Young's modulus together are at least one bending deformation; of
Characterized in that it has at least one bending deformation of the graphene to control the electrical on / off.
상기 하나 이상의 그래핀의 하부에 낮은 영률(Young's modulus)을 구비하는 층이 구비되어, 상기 하나 이상의 그래핀과 낮은 영률(Young's modulus)을 구비하는 층이 함께 하나 이상의 굽힘변형되는것; 을
특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.The method according to any one of claims 1 to 6,
A layer having a low Young's modulus at the bottom of the at least one graphene, wherein the at least one graphene and the layer having a low Young's modulus together are subjected to at least one bending deformation; of
Characterized in that it has at least one bending deformation of the graphene to control the electrical on / off.
상기 하나 이상의 그래핀의 상부에 Air층(에어층); 이
구비되는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.The method according to any one of claims 1 to 6,
An air layer (air layer) on the one or more graphenes; this
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
상기 하나 이상의 그래핀의 상부에 진공층; 이
구비되는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.The method according to any one of claims 1 to 6,
A vacuum layer on top of said at least one graphene; this
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
상기 하나 이상의 그래핀의 상부에 절연층이 구비되어, 상기 하나 이상의 그래핀과 절연층이 함께 하나 이상의 굽힘변형되는것; 을
특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.The method according to any one of claims 1 to 6,
The at least one graphen having an insulating layer on top of the at least one graphene and the insulating layer together with at least one bending deformation; of
Characterized in that it has at least one bending deformation of the graphene to control the electrical on / off.
상기 하나 이상의 그래핀의 하부에 절연층이 구비되어, 상기 하나 이상의 그래핀과 절연층이 함께 하나 이상의 굽힘변형되는것; 을
특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
The method according to any one of claims 1 to 6,
Wherein at least one graphene and at least one insulating layer are bended together to form an insulating layer below the at least one graphene; of
Characterized in that it has at least one bending deformation of the graphene to control the electrical on / off.
상기 하나 이상의 Piezo(피에조)물질은
절연물질층의 식각된 위치에 구비되어 있는 것; 을
특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.The method according to claim 2,
The at least one Piezo material
At the etched location of the layer of insulating material; of
Characterized in that it has at least one bending deformation of the graphene to control the electrical on / off.
상기 하나 이상의 전하를갖는입자는
절연물질층의 식각된 위치에 구비되어 있는 것; 을
특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.The method according to any one of claims 3 to 4,
The particles having at least one charge
At the etched location of the layer of insulating material; of
Characterized in that it has at least one bending deformation of the graphene to control the electrical on / off.
상기 하나 이상의 자성입자는
절연물질층의 식각된 위치에 구비되어 있는 것; 을
특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
The method according to any one of claims 5 to 6,
The one or more magnetic particles
At the etched location of the layer of insulating material; of
Characterized in that it has at least one bending deformation of the graphene to control the electrical on / off.
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
1. A transistor for controlling ON / OFF of electricity with at least one bending deformation of graphene,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
In a form including a barrier adjustment circuit having physical spacing from the top of the at least one graphene and intersecting the circuit of the at least one graphene,
a. Due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, an electrostatic attraction may be induced in one or more graphenes provided at the bottom of the barrier regulating circuit so that one or more graphenes are provided with at least one bending deformation To control the electricity on / off,
b. Adjusting the height of the Fermi level of one or more graphenes between the at least one graphene and the drain electrode to adjust the electrical On / Off; of
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,
하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.1. A transistor for controlling ON / OFF of electricity with at least one bending deformation of graphene,
In the form of one or more graphene and drain electrodes having non-coplanarity, due to the voltage of the barrier regulating circuit intersecting the circuit of the at least one graphene, one or more graphenes provided below the barrier regulating circuit, And at least one graphene is provided with at least one bending deformation to control the electric on / off,
Adjusting the height of the Fermi level of one or more graphenes between one or more graphene and drain electrodes to adjust the electrical On / Off; of
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
상기 굽힘변형은
Plate(플레이트)의 굽힘변형을 구비하는 것; 을
특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
The method according to any one of claims 1 to 6,
The bending deformation
Having a bending deformation of the plate; of
Characterized in that it has at least one bending deformation of the graphene to control the electrical on / off.
상기 굽힘변형은
동적 Plate(플레이트)의 굽힘변형을 구비하는 것; 을
특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
The method according to any one of claims 1 to 6,
The bending deformation
Having a bending deformation of a dynamic plate (plate); of
Characterized in that it has at least one bending deformation of the graphene to control the electrical on / off.
상기 굽힘변형은
Plate(플레이트)의 굽힘변형을 구비하는 것; 을
특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
The method according to any one of claims 22 to 23,
The bending deformation
Having a bending deformation of the plate; of
Characterized in that it has at least one bending deformation of the graphene to control the electrical on / off.
상기 하나 이상의 굽힘변형은,
하나 이상의 그래핀과 드레인전극이 물리적 간격을 구비하는 비동일평면을 구비한 형태에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 하나 이상의 그래핀과 드레인전극 사이의 물리적 간격을 좁혀서 전자의 이동으로 그래핀의 대기 전력 문제를 해결하는 것; 을
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
The method according to any one of claims 1 to 6,
Wherein the at least one bending deformation comprises:
One or more graphenes may be provided in one or more bending deformations in the form of at least one graphene and drain electrode having a non-coplanar plane with physical spacing to narrow the physical distance between one or more graphene and drain electrodes, Solving graphene's standby power problem by moving; of
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
상기 하나 이상의 굽힘변형은,
하나 이상의 그래핀과 드레인전극이 물리적 간격을 구비하는 비동일평면을 구비한 형태에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 하나 이상의 그래핀과 드레인전극 사이의 물리적 간격을 좁혀서 전자의 이동으로 그래핀의 대기 전력 문제를 해결하는 것; 을
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
The method according to any one of claims 22 to 23,
Wherein the at least one bending deformation comprises:
One or more graphenes may be provided in one or more bending deformations in the form of at least one graphene and drain electrode having a non-coplanar plane with physical spacing to narrow the physical distance between one or more graphene and drain electrodes, Solving graphene's standby power problem by moving; of
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
상기 하나 이상의 그래핀의 상부에 진공층; 이
구비되는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.The method according to any one of claims 22 to 23,
A vacuum layer on top of said at least one graphene; this
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
상기 하나 이상의 그래핀의 상부에 Air층(에어층); 이
구비되는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
The method according to any one of claims 22 to 23,
An air layer (air layer) on the one or more graphenes; this
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
상기 Fermi level(페르미레벨)의 높이를 조절하는 것은
a. 페르미 레벨보다 높은 곳에 그래핀을 굽힘변형시키되 전자를 동시에 제공해주면 페르미 레벨은 올라간다,
b. 페르미 레벨보다 높은 곳에 그래핀을 굽힘변형시키되 전자를 동시에 제공한다,
c. 페르미 레벨보다 높은 곳에 그래핀을 공간적으로 굽힘변형시키되 전자를 동시에 제공한다,
, 로 구성되는 상기 a 내지 c 중 하나 이상 선택되는 것을 구비하는 것; 을
특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
The method according to any one of claims 1 to 6,
Adjusting the height of the Fermi level (Fermi level)
a. Bending the graphene higher than the Fermi level, but providing the electrons at the same time increases the Fermi level,
b. Bending deformation of graphene above the Fermi level but providing electrons at the same time,
c. Sputtering the graphene spatially above the Fermi level, but simultaneously providing electrons,
, A to c selected from the group consisting of: of
Characterized in that it has at least one bending deformation of the graphene to control the electrical on / off.
상기 Fermi level(페르미레벨)의 높이를 조절하는 것은
a. 페르미 레벨보다 높은 곳에 그래핀을 굽힘변형시키되 전자를 동시에 제공해주면 페르미 레벨은 올라간다,
b. 페르미 레벨보다 높은 곳에 그래핀을 굽힘변형시키되 전자를 동시에 제공한다,
c. 페르미 레벨보다 높은 곳에 그래핀을 공간적으로 굽힘변형시키되 전자를 동시에 제공한다,
, 로 구성되는 상기 a 내지 c 중 하나 이상 선택되는 것을 구비하는 것; 을
특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
The method according to any one of claims 22 to 23,
Adjusting the height of the Fermi level (Fermi level)
a. Bending the graphene higher than the Fermi level, but providing the electrons at the same time increases the Fermi level,
b. Bending deformation of graphene above the Fermi level but providing electrons at the same time,
c. Sputtering the graphene spatially above the Fermi level, but simultaneously providing electrons,
, A to c selected from the group consisting of: of
Characterized in that it has at least one bending deformation of the graphene to control the electrical on / off.
상기 하나 이상의 굽힘변형은,
하나 이상의 영률(Young's modulus)로 구비되는 것; 을
특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
The method according to any one of claims 22 to 23,
Wherein the at least one bending deformation comprises:
Provided with at least one Young's modulus; of
Characterized in that it has at least one bending deformation of the graphene to control the electrical on / off.
상기 하나 이상의 굽힘변형은,
하나 이상의 그래핀이 드레인전극과 하나 이상 물리적으로 접촉하지 않되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태; 를
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
The method according to any one of claims 1 to 6,
Wherein the at least one bending deformation comprises:
Wherein at least one graphen is not in physical contact with at least one of the drain electrodes, but is configured to adjust a height of a Fermi level of at least one graphene; To
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
상기 하나 이상의 굽힘변형은,
하나 이상의 그래핀이 드레인전극과 하나 이상 물리적으로 접촉하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태; 를
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
The method according to any one of claims 1 to 6,
Wherein the at least one bending deformation comprises:
Wherein at least one graphene is in physical contact with at least one of the drain electrodes, the height of the at least one graphene being adjusted by adjusting the height of the Fermi level; To
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
상기 하나 이상의 굽힘변형은,
하나 이상의 그래핀이 드레인전극과 하나 이상 물리적으로 접촉하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태; 를
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
The method according to any one of claims 22 to 23,
Wherein the at least one bending deformation comprises:
Wherein at least one graphene is in physical contact with at least one of the drain electrodes, the height of the at least one graphene being adjusted by adjusting the height of the Fermi level; To
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
상기 하나 이상의 굽힘변형은,
하나 이상의 그래핀이 드레인전극과 하나 이상 물리적으로 접촉하지 않되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태; 를
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
The method according to any one of claims 22 to 23,
Wherein the at least one bending deformation comprises:
Wherein at least one graphen is not in physical contact with at least one of the drain electrodes, but is configured to adjust a height of a Fermi level of at least one graphene; To
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
상기 하나 이상의 굽힘변형은,
하나 이상의 그래핀의 하나 이상의 평면밖 변위<u>를 구비하는 형태; 를
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
The method according to any one of claims 1 to 6,
Wherein the at least one bending deformation comprises:
A shape having one or more out-of-plane displacements < u > of one or more graphenes; To
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
상기 하나 이상의 굽힘변형은,
하나 이상의 그래핀의 하나 이상의 평면밖 변위<u>를 구비하는 형태; 를
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
The method according to any one of claims 22 to 23,
Wherein the at least one bending deformation comprises:
A shape having one or more out-of-plane displacements < u > of one or more graphenes; To
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
상기 Fermi level(페르미레벨)의 높이를 조절하는 것은,
하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및
하나 이상의 그래핀이 드레인전극과 절연층에서 전자 터널링으로 연결되는 단계; 를
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
The method according to any one of claims 1 to 6,
Adjusting the height of the Fermi level (Fermi level)
One or more graphenes and an insulating layer are provided in at least one bending deformation in the form of at least one graphene and drain electrode having a non-coplanar plane and an insulating layer interposed therebetween,
The thickness of the insulating layer provided between the at least one graphene and the drain electrode is adjusted to several nanometers; and
Wherein at least one graphene is coupled to the drain electrode and the insulating layer by electron tunneling; To
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
상기 Fermi level(페르미레벨)의 높이를 조절하는 것은,
하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서, 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
하나 이상의 그래핀과 하나의 공통 섬 전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및
하나 이상의 그래핀이 드레인전극과 하나의 공통 섬 전극에서 전자 터널링으로 연결되는 단계; 를
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
The method according to any one of claims 1 to 6,
Adjusting the height of the Fermi level (Fermi level)
And at least one graphene and an insulating layer are provided in at least one bending deformation in the form of two electrodes composed of a drain electrode connected to a common island electrode through a tunnel junction and one or more graphenes connected to an insulating layer,
The thickness of the insulating layer provided between at least one graphene and one common island electrode is adjusted to several nanometer levels, and
Connecting at least one graphene to the drain electrode and electron tunneling at one common island electrode; To
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
상기 굽힘변형은
곡률을 구비하는 것; 을
특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
The method according to any one of claims 1 to 6,
The bending deformation
Having curvature; of
Characterized in that it has at least one bending deformation of the graphene to control the electrical on / off.
상기 굽힘변형은
파 형태를 구비하는 것; 을
특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.The method according to any one of claims 1 to 6,
The bending deformation
Having wave forms; of
Characterized in that it has at least one bending deformation of the graphene to control the electrical on / off.
상기 하나 이상의 굽힘변형은
하나 이상의 공간적인 변형을 구비하는 것; 을
특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
The method according to any one of claims 1 to 6,
The at least one bending deformation
Having one or more spatial deformations; of
Characterized in that it has at least one bending deformation of the graphene to control the electrical on / off.
상기 굽힘변형은
상기 굽힘변형의 변형의 가장 상위부분의 나노형태가 양자점(Quantum dot)인 단계; 를
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
The method according to any one of claims 1 to 6,
The bending deformation
Wherein the nanostructure of the uppermost portion of the deformation of the bending deformation is a quantum dot; To
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
상기 굽힘변형은
상기 그래핀이 그래핀 상부에 초박막, 선택적 식각된 초박막의 양자점, 선택적 식각된 그래핀, 선택적 식각된 그래핀의 양자점, 중 선택되는 것을 구비한 그래핀인 것이며,
상기 굽힘변형의 변형의 가장 상위부분의 나노형태가 양자점(Quantum dot)인 단계; 를
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
The method according to any one of claims 1 to 6,
The bending deformation
Wherein the graphene is graphene having an ultra-thin layer on the graphene, a selective etched ultra-thin quantum dot, a selectively etched graphene, and an optional etched graphene quantum dot,
Wherein the nanostructure of the uppermost portion of the deformation of the bending deformation is a quantum dot; To
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
상기 굽힘변형은
상기 굽힘변형의 변형의 가장 상위부분의 나노형태가 양자점(Quantum dot)인 단계; 를
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
The method according to any one of claims 22 to 23,
The bending deformation
Wherein the nanostructure of the uppermost portion of the deformation of the bending deformation is a quantum dot; To
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
상기 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는
중앙처리장치(CPU), 메모리, 베터리가 구비되는 전자장치, 전자부품, 전자장치, 로 구성되는 것 중 선택되는 것에 하나 이상 1차원적, 2차원적, 3차원적, 중 선택되는 것으로 하나 이상 구비되는 것; 을
특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
The method according to claim 1, claim 2, claim 3, claim 4 or claim 5 or claim 6 or claim 22 or claim 23,
A transistor that controls ON / OFF of electricity with at least one bending deformation of the graphene
Dimensional, two-dimensional, or three-dimensional, one or more selected from the group consisting of a central processing unit (CPU), a memory, an electronic device having a battery, an electronic component, Provided; of
Characterized in that it has at least one bending deformation of the graphene to control the electrical on / off.
Claims: 1. A method for controlling on / off of electricity by providing at least one bending deformation of graphene according to claim 1, claim 2, claim 3, claim 4, claim 5 or claim 6 or claim 22 or claim 23 One or more transistors selected from the group consisting of one-dimensional, two-dimensional, and three-dimensional.
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,
상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층 및 변형 자유 층으로 연결되는 하나의 공통 섬 전극을 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 선택적 식각된 절연물질층을 포함하고,
상기 하나 이상의 그래핀의 하부 및 절연물질층의 식각된 위치에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고,
상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
b. 전자가 섬 전극에 터널하는 단계, 및
c. 터널이 드레인 전극에 위치하는 단계, 및
d. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터.In a graphene single electron transistor,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And an insulating layer provided on the one or more graphenes,
And a common island electrode connected to the drain electrode through a tunnel junction and connected to the at least one graphene with an insulating layer and a strain free layer,
And a selectively etched insulating material layer disposed below the at least one graphene,
At least one graphene layer and at least one Piezo material disposed at an etched position of the insulating material layer,
In the form of a barrier regulating circuit provided below the at least one Piezo material and intersecting the circuit of the at least one graphene,
a. Wherein at least one Piezo material disposed below the one or more graphenes has at least one graphene and an insulating layer as one or more bending deformations due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphen However,
b. Tunneling the electrons to the island electrode, and
c. A tunnel is located at the drain electrode, and
d. The electrons reaching the Fermi level of the drain electrode; To
Wherein the graphene single-electron transistor is a single graphen transistor.
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,
상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층 및 변형 자유 층으로 연결되는 하나의 공통 섬 전극을 포함하고,
상기 하나의 공통 섬 전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,
a, 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
b. 전자가 섬 전극에 터널하는 단계, 및
c. 터널이 드레인 전극에 위치하는 단계, 및
d. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터.In a graphene single electron transistor,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And an insulating layer provided on the one or more graphenes,
And a common island electrode connected to the drain electrode through a tunnel junction and connected to the at least one graphene with an insulating layer and a strain free layer,
And a barrier adjustment circuit having physical spacing with an upper portion of the one common island electrode and intersecting the circuit of the at least one graphene,
In the form including particles having at least one charge disposed under the at least one graphene,
wherein the particles having at least one charge at the bottom of the at least one graphene are subjected to at least one bending deformation of the graphene and the insulating layer due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene Respectively,
b. Tunneling the electrons to the island electrode, and
c. A tunnel is located at the drain electrode, and
d. The electrons reaching the Fermi level of the drain electrode; To
Wherein the graphene single-electron transistor is a single graphen transistor.
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,
상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층 및 변형 자유 층으로 연결되는 하나의 공통 섬 전극을 포함하고,
상기 하나의 공통 섬 전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
b. 전자가 섬 전극에 터널하는 단계, 및
c. 터널이 드레인 전극에 위치하는 단계, 및
d. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터.In a graphene single electron transistor,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And an insulating layer provided on the one or more graphenes,
And a common island electrode connected to the drain electrode through a tunnel junction and connected to the at least one graphene with an insulating layer and a strain free layer,
And a barrier adjustment circuit having physical spacing with an upper portion of the one common island electrode and intersecting the circuit of the at least one graphene,
In a form including at least one magnetic particle provided below the at least one graphene,
a. Wherein at least one magnetic particle provided on the lower portion of the at least one graphene has at least one graphene and an insulating layer as at least one bending deformation due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene,
b. Tunneling the electrons to the island electrode, and
c. A tunnel is located at the drain electrode, and
d. The electrons reaching the Fermi level of the drain electrode; To
Wherein the graphene single-electron transistor is a single graphen transistor.
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,
상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층으로 연결되는 하나의 공통 섬 전극을 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 선택적 식각된 절연물질층을 포함하고,
상기 하나 이상의 그래핀의 하부 및 절연물질층의 식각된 위치에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고,
상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
b. 하나 이상의 그래핀과 하나의 공통 섬 전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및
c. 전자가 섬 전극에 터널하는 단계, 및
d. 터널이 드레인 전극에 위치하는 단계, 및
e. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터.In a graphene single electron transistor,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And an insulating layer provided on the one or more graphenes,
And a common island electrode connected to the drain electrode through a tunnel junction and connected to the at least one graphene through an insulating layer,
And a selectively etched insulating material layer disposed below the at least one graphene,
At least one graphene layer and at least one Piezo material disposed at an etched position of the insulating material layer,
In the form of a barrier regulating circuit provided below the at least one Piezo material and intersecting the circuit of the at least one graphene,
a. Wherein at least one Piezo material disposed below the one or more graphenes has at least one graphene and an insulating layer as one or more bending deformations due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphen However,
b. The thickness of the insulating layer provided between at least one graphene and one common island electrode is adjusted to several nanometer levels, and
c. Tunneling the electrons to the island electrode, and
d. A tunnel is located at the drain electrode, and
e. The electrons reaching the Fermi level of the drain electrode; To
Wherein the graphene single-electron transistor is a single graphen transistor.
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,
상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층으로 연결되는 하나의 공통 섬 전극을 포함하고,
상기 하나의 공통 섬 전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
b. 하나 이상의 그래핀과 하나의 공통 섬 전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및
c. 전자가 섬 전극에 터널하는 단계, 및
d. 터널이 드레인 전극에 위치하는 단계, 및
e. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터.In a graphene single electron transistor,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And an insulating layer provided on the one or more graphenes,
And a common island electrode connected to the drain electrode through a tunnel junction and connected to the at least one graphene through an insulating layer,
And a barrier adjustment circuit having physical spacing with an upper portion of the one common island electrode and intersecting the circuit of the at least one graphene,
In the form including particles having at least one charge disposed under the at least one graphene,
a. Wherein at least one graphene and at least one charge at the bottom of the at least one graphene has at least one graphene and an insulating layer as at least one bending strain due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, ,
b. The thickness of the insulating layer provided between at least one graphene and one common island electrode is adjusted to several nanometer levels, and
c. Tunneling the electrons to the island electrode, and
d. A tunnel is located at the drain electrode, and
e. The electrons reaching the Fermi level of the drain electrode; To
Wherein the graphene single-electron transistor is a single graphen transistor.
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,
상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층으로 연결되는 하나의 공통 섬 전극을 포함하고,
상기 하나의 공통 섬 전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
b. 하나 이상의 그래핀과 하나의 공통 섬 전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및
c. 전자가 섬 전극에 터널하는 단계, 및
d. 터널이 드레인 전극에 위치하는 단계, 및
e. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터.
In a graphene single electron transistor,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And an insulating layer provided on the one or more graphenes,
And a common island electrode connected to the drain electrode through a tunnel junction and connected to the at least one graphene through an insulating layer,
And a barrier adjustment circuit having physical spacing with an upper portion of the one common island electrode and intersecting the circuit of the at least one graphene,
In a form including at least one magnetic particle provided below the at least one graphene,
a. Wherein at least one magnetic particle provided on the lower portion of the at least one graphene has at least one graphene and an insulating layer as at least one bending deformation due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene,
b. The thickness of the insulating layer provided between at least one graphene and one common island electrode is adjusted to several nanometer levels, and
c. Tunneling the electrons to the island electrode, and
d. A tunnel is located at the drain electrode, and
e. The electrons reaching the Fermi level of the drain electrode; To
Wherein the graphene single-electron transistor is a single graphen transistor.
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,
상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층 및 변형 자유 층으로 연결되는 하나의 공통 섬 전극을 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,
상기 절연층의 하부에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고,
상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,
b. 전자가 섬 전극에 터널하는 단계, 및
c. 터널이 드레인 전극에 위치하는 단계, 및
d. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터.In a graphene single electron transistor,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And an insulating layer provided on the one or more graphenes,
And a common island electrode connected to the drain electrode through a tunnel junction and connected to the at least one graphene with an insulating layer and a strain free layer,
And an insulating layer provided under the at least one graphene,
And at least one Piezo material disposed below the insulating layer,
In the form of a barrier regulating circuit provided below the at least one Piezo material and intersecting the circuit of the at least one graphene,
a. Wherein at least one Piezo material disposed on the bottom of the at least one graphene is subjected to at least one bending of the insulating layer and at least one graphene and insulating layer due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene, And,
b. Tunneling the electrons to the island electrode, and
c. A tunnel is located at the drain electrode, and
d. The electrons reaching the Fermi level of the drain electrode; To
Wherein the graphene single-electron transistor is a single graphen transistor.
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,
상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층 및 변형 자유 층으로 연결되는 하나의 공통 섬 전극을 포함하고,
상기 하나의 공통 섬 전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,
상기 절연층의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,
a, 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,
b. 전자가 섬 전극에 터널하는 단계, 및
c. 터널이 드레인 전극에 위치하는 단계, 및
d. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터.In a graphene single electron transistor,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And an insulating layer provided on the one or more graphenes,
And a common island electrode connected to the drain electrode through a tunnel junction and connected to the at least one graphene with an insulating layer and a strain free layer,
And a barrier adjustment circuit having physical spacing with an upper portion of the one common island electrode and intersecting the circuit of the at least one graphene,
And an insulating layer provided under the at least one graphene,
In a form including particles having at least one electric charge provided under the insulating layer,
wherein a particle having at least one charge provided at the lower portion of the at least one graphene comprises an insulator layer and at least one graphene and insulator layer due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, Bending deformation,
b. Tunneling the electrons to the island electrode, and
c. A tunnel is located at the drain electrode, and
d. The electrons reaching the Fermi level of the drain electrode; To
Wherein the graphene single-electron transistor is a single graphen transistor.
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,
상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층 및 변형 자유 층으로 연결되는 하나의 공통 섬 전극을 포함하고,
상기 하나의 공통 섬 전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,
상기 절연층의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,
b. 전자가 섬 전극에 터널하는 단계, 및
c. 터널이 드레인 전극에 위치하는 단계, 및
d. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터.In a graphene single electron transistor,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And an insulating layer provided on the one or more graphenes,
And a common island electrode connected to the drain electrode through a tunnel junction and connected to the at least one graphene with an insulating layer and a strain free layer,
And a barrier adjustment circuit having physical spacing with an upper portion of the one common island electrode and intersecting the circuit of the at least one graphene,
And an insulating layer provided under the at least one graphene,
In a form including at least one magnetic particle provided below the insulating layer,
a. Wherein at least one magnetic particle provided below the at least one graphene comprises at least one graphene and an insulating layer with at least one bending deformation due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene However,
b. Tunneling the electrons to the island electrode, and
c. A tunnel is located at the drain electrode, and
d. The electrons reaching the Fermi level of the drain electrode; To
Wherein the graphene single-electron transistor is a single graphen transistor.
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,
상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층으로 연결되는 하나의 공통 섬 전극을 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,
상기 절연층의 하부에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고,
상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,
b. 하나 이상의 그래핀과 하나의 공통 섬 전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및
c. 전자가 섬 전극에 터널하는 단계, 및
d. 터널이 드레인 전극에 위치하는 단계, 및
e. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터.In a graphene single electron transistor,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And an insulating layer provided on the one or more graphenes,
And a common island electrode connected to the drain electrode through a tunnel junction and connected to the at least one graphene through an insulating layer,
And an insulating layer provided under the at least one graphene,
And at least one Piezo material disposed below the insulating layer,
In the form of a barrier regulating circuit provided below the at least one Piezo material and intersecting the circuit of the at least one graphene,
a. Wherein at least one Piezo material disposed on the bottom of the at least one graphene is subjected to at least one bending of the insulating layer and at least one graphene and insulating layer due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene, And,
b. The thickness of the insulating layer provided between at least one graphene and one common island electrode is adjusted to several nanometer levels, and
c. Tunneling the electrons to the island electrode, and
d. A tunnel is located at the drain electrode, and
e. The electrons reaching the Fermi level of the drain electrode; To
Wherein the graphene single-electron transistor is a single graphen transistor.
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,
상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층으로 연결되는 하나의 공통 섬 전극을 포함하고,
상기 하나의 공통 섬 전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,
상기 절연층의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,
b. 하나 이상의 그래핀과 하나의 공통 섬 전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및
c. 전자가 섬 전극에 터널하는 단계, 및
d. 터널이 드레인 전극에 위치하는 단계, 및
e. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터.In a graphene single electron transistor,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And an insulating layer provided on the one or more graphenes,
And a common island electrode connected to the drain electrode through a tunnel junction and connected to the at least one graphene through an insulating layer,
And a barrier adjustment circuit having physical spacing with an upper portion of the one common island electrode and intersecting the circuit of the at least one graphene,
And an insulating layer provided under the at least one graphene,
In a form including particles having at least one electric charge provided under the insulating layer,
a. Wherein at least one graphene and at least one charge at the bottom of the at least one graphene is subjected to at least one bending strain due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, Respectively,
b. The thickness of the insulating layer provided between at least one graphene and one common island electrode is adjusted to several nanometer levels, and
c. Tunneling the electrons to the island electrode, and
d. A tunnel is located at the drain electrode, and
e. The electrons reaching the Fermi level of the drain electrode; To
Wherein the graphene single-electron transistor is a single graphen transistor.
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,
상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층으로 연결되는 하나의 공통 섬 전극을 포함하고,
상기 하나의 공통 섬 전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,
상기 절연층의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,
b. 하나 이상의 그래핀과 하나의 공통 섬 전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및
c. 전자가 섬 전극에 터널하는 단계, 및
d. 터널이 드레인 전극에 위치하는 단계, 및
e. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터.
In a graphene single electron transistor,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And an insulating layer provided on the one or more graphenes,
And a common island electrode connected to the drain electrode through a tunnel junction and connected to the at least one graphene through an insulating layer,
And a barrier adjustment circuit having physical spacing with an upper portion of the one common island electrode and intersecting the circuit of the at least one graphene,
And an insulating layer provided under the at least one graphene,
In a form including at least one magnetic particle provided below the insulating layer,
a. Wherein at least one magnetic particle provided below the at least one graphene comprises at least one graphene and an insulating layer with at least one bending deformation due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene However,
b. The thickness of the insulating layer provided between at least one graphene and one common island electrode is adjusted to several nanometer levels, and
c. Tunneling the electrons to the island electrode, and
d. A tunnel is located at the drain electrode, and
e. The electrons reaching the Fermi level of the drain electrode; To
Wherein the graphene single-electron transistor is a single graphen transistor.
하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 변형 자유 층과 절연층의 순서로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서,
하나 이상의 그래핀의 하단부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
a. 전자가 섬 전극에 터널하는 단계, 및
b. 터널이 드레인 전극에 위치하는 단계, 및
c. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터.In a graphene single electron transistor,
In the form of two electrodes composed of a drain electrode connected to one common island electrode through a tunnel junction and one or more graphenes connected in order of the strain free layer and the insulating layer,
Wherein at least one Piezo material at the lower end of the at least one graphene is provided with at least one graphene and an insulating layer in one or more bending deformations due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene, ,
a. Tunneling the electrons to the island electrode, and
b. A tunnel is located at the drain electrode, and
c. The electrons reaching the Fermi level of the drain electrode; To
Wherein the graphene single-electron transistor is a single graphen transistor.
하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 변형 자유 층과 절연층의 순서로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서,
하나 이상의 그래핀의 하단부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
a. 전자가 섬 전극에 터널하는 단계, 및
b. 터널이 드레인 전극에 위치하는 단계, 및
c. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터.In a graphene single electron transistor,
In the form of two electrodes composed of a drain electrode connected to one common island electrode through a tunnel junction and one or more graphenes connected in order of the strain free layer and the insulating layer,
Wherein at least one graphene and at least one charge at the lower end of the at least one graphene layer comprises at least one graphene and an insulating layer in at least one bending deformation due to the voltage of the barrier regulating circuit crossing the circuitry of the at least one graphene,
a. Tunneling the electrons to the island electrode, and
b. A tunnel is located at the drain electrode, and
c. The electrons reaching the Fermi level of the drain electrode; To
Wherein the graphene single-electron transistor is a single graphen transistor.
하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 변형 자유 층과 절연층의 순서로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서,
하나 이상의 그래핀의 하단부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
a. 전자가 섬 전극에 터널하는 단계, 및
b. 터널이 드레인 전극에 위치하는 단계, 및
c. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터.In a graphene single electron transistor,
In the form of two electrodes composed of a drain electrode connected to one common island electrode through a tunnel junction and one or more graphenes connected in order of the strain free layer and the insulating layer,
At least one magnetic particle provided at the lower end of the at least one graphene has at least one graphene and an insulating layer as at least one bending deformation due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene,
a. Tunneling the electrons to the island electrode, and
b. A tunnel is located at the drain electrode, and
c. The electrons reaching the Fermi level of the drain electrode; To
Wherein the graphene single-electron transistor is a single graphen transistor.
하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서,
하나 이상의 그래핀의 하단부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
a. 하나 이상의 그래핀과 하나의 공통 섬 전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및
b. 전자가 섬 전극에 터널하는 단계, 및
c. 터널이 드레인 전극에 위치하는 단계, 및
d. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터.In a graphene single electron transistor,
In the form of two electrodes composed of a drain electrode connected to a common island electrode through a tunnel junction and one or more graphenes connected to an insulating layer,
Wherein at least one Piezo material at the lower end of the at least one graphene is provided with at least one graphene and an insulating layer in one or more bending deformations due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene, ,
a. The thickness of the insulating layer provided between at least one graphene and one common island electrode is adjusted to several nanometer levels, and
b. Tunneling the electrons to the island electrode, and
c. A tunnel is located at the drain electrode, and
d. The electrons reaching the Fermi level of the drain electrode; To
Wherein the graphene single-electron transistor is a single graphen transistor.
하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서,
하나 이상의 그래핀의 하단부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
a. 하나 이상의 그래핀과 하나의 공통 섬 전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및
b. 전자가 섬 전극에 터널하는 단계, 및
c. 터널이 드레인 전극에 위치하는 단계, 및
d. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터.In a graphene single electron transistor,
In the form of two electrodes composed of a drain electrode connected to a common island electrode through a tunnel junction and one or more graphenes connected to an insulating layer,
Wherein at least one graphene and at least one charge at the lower end of the at least one graphene layer comprises at least one graphene and an insulating layer in at least one bending deformation due to the voltage of the barrier regulating circuit crossing the circuitry of the at least one graphene,
a. The thickness of the insulating layer provided between at least one graphene and one common island electrode is adjusted to several nanometer levels, and
b. Tunneling the electrons to the island electrode, and
c. A tunnel is located at the drain electrode, and
d. The electrons reaching the Fermi level of the drain electrode; To
Wherein the graphene single-electron transistor is a single graphen transistor.
하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서,
하나 이상의 그래핀의 하단부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
a. 하나 이상의 그래핀과 하나의 공통 섬 전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및
b. 전자가 섬 전극에 터널하는 단계, 및
c. 터널이 드레인 전극에 위치하는 단계, 및
d. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터.
In a graphene single electron transistor,
In the form of two electrodes composed of a drain electrode connected to a common island electrode through a tunnel junction and one or more graphenes connected to an insulating layer,
At least one magnetic particle provided at the lower end of the at least one graphene has at least one graphene and an insulating layer as at least one bending deformation due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene,
a. The thickness of the insulating layer provided between at least one graphene and one common island electrode is adjusted to several nanometer levels, and
b. Tunneling the electrons to the island electrode, and
c. A tunnel is located at the drain electrode, and
d. The electrons reaching the Fermi level of the drain electrode; To
Wherein the graphene single-electron transistor is a single graphen transistor.
상기 물리적 간격은
절연층을 포함하는 것; 을
특징으로 하는 그래핀 단일 전자 트랜지스터.The method of claim 51, 52, 54, 55, 57, 58, 60, or 61,
The physical spacing
Including an insulating layer; of
Features a graphene single-electron transistor.
상기 물리적 간격은
에어층을 포함하는 것; 을
특징으로 하는 그래핀 단일 전자 트랜지스터.The method of claim 51, 52, 54, 55, 57, 58, 60, or 61,
The physical spacing
Including an air layer; of
Features a graphene single-electron transistor.
상기 물리적 간격은
진공층을 포함하는 것; 을
특징으로 하는 그래핀 단일 전자 트랜지스터.
The method of claim 51, 52, 54, 55, 57, 58, 60, or 61,
The physical spacing
Including a vacuum layer; of
Features a graphene single-electron transistor.
상기 섬 전극은
(low self-capacitance)낮은 자체 커패시턴스; 을
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터.66. The method of any one of claims 50-67,
The island electrode
(low self-capacitance) low self-capacitance; of
Wherein the graphene single-electron transistor is a single graphen transistor.
상기 하나 이상의 굽힘변형은,
하나 이상의 영률(Young's modulus)로 구비되는 것; 을
특징으로 하는 그래핀 단일 전자 트랜지스터.
66. The method of any one of claims 50-67,
Wherein the at least one bending deformation comprises:
Provided with at least one Young's modulus; of
Features a graphene single-electron transistor.
상기 변형 자유 층은
에어층을 포함하는 것; 을
특징으로 하는 그래핀 단일 전자 트랜지스터.51. The method of claim 50, 51, 52, 56, 57, 58, 62, 63, or 64,
The deformation-
Including an air layer; of
Features a graphene single-electron transistor.
상기 변형 자유 층은
진공층을 포함하는 것; 을
특징으로 하는 그래핀 단일 전자 트랜지스터.51. The method of claim 50, 51, 52, 56, 57, 58, 62, 63, or 64,
The deformation-
Including a vacuum layer; of
Features a graphene single-electron transistor.
상기 하나 이상의 그래핀의 상부에 구비되는 절연층은
낮은 영률(Young's modulus)을 구비하는 절연층; 을
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터.64. The method of any one of claims 50-61,
The insulating layer provided on the at least one graphene layer
An insulating layer having a Young's modulus; of
Wherein the graphene single-electron transistor is a single graphen transistor.
상기 하나 이상의 그래핀의 상부에 구비되는 절연층은
얇은 폴리디메틸실록산(poly(dimethylsiloxane), PDMS)층; 을
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터.64. The method of any one of claims 50-61,
The insulating layer provided on the at least one graphene layer
A thin layer of poly (dimethylsiloxane) (PDMS); of
Wherein the graphene single-electron transistor is a single graphen transistor.
상기 절연층은
낮은 영률(Young's modulus)을 구비하는 절연층; 을
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터.The method of any of claims 62 to 67,
The insulating layer
An insulating layer having a Young's modulus; of
Wherein the graphene single-electron transistor is a single graphen transistor.
상기 절연층은
얇은 폴리디메틸실록산(poly(dimethylsiloxane), PDMS)층; 을
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터.
The method of any of claims 62 to 67,
The insulating layer
A thin layer of poly (dimethylsiloxane) (PDMS); of
Wherein the graphene single-electron transistor is a single graphen transistor.
상기 전자가 섬 전극에 터널하는 단계 이전에
하나 이상의 그래핀과 섬 전극과의 사이에 구비되는 절연층이 섬 전극과 접하고, 하나 이상의 그래핀과 섬 전극과의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계; 를
더 포함하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터.
51. The method of claim 50, 51, 52, 56, 57, 58, 62, 63, or 64,
Before the step of tunneling the electrons to the island electrode
The insulating layer provided between at least one graphene and the island electrode is in contact with the island electrode and the thickness of the insulating layer provided between the at least one graphen and the island electrode is adjusted to several nanometers ; To
Wherein the graphene single-electron transistor further comprises:
상기 전자가 섬 전극에 터널하는 단계 이전에
하나 이상의 그래핀과 섬 전극과의 사이에 구비되는 수(several) 나노 미터 수준의 절연층이 섬 전극과 접하게 되는 단계; 를
더 포함하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터.
51. The method of claim 50, 51, 52, 56, 57, 58, 62, 63, or 64,
Before the step of tunneling the electrons to the island electrode
The several nanometer level insulating layer provided between the at least one graphene and the island electrode is brought into contact with the island electrode; To
Wherein the graphene single-electron transistor further comprises:
상기 하나 이상의 Piezo(피에조)물질은
절연물질층의 식각된 위치에 구비되어 있는 것; 을
특징으로 하는 그래핀 단일 전자 트랜지스터.The method of claim 56, claim 59, claim 62 or claim 65,
The at least one Piezo material
At the etched location of the layer of insulating material; of
Features a graphene single-electron transistor.
상기 하나 이상의 전하를갖는입자는
절연물질층의 식각된 위치에 구비되어 있는 것; 을
특징으로 하는 그래핀 단일 전자 트랜지스터.The method of claim 51, 54, 57, 60, 63, or 66,
The particles having at least one charge
At the etched location of the layer of insulating material; of
Features a graphene single-electron transistor.
상기 하나 이상의 자성입자는
절연물질층의 식각된 위치에 구비되어 있는 것; 을
특징으로 하는 그래핀 단일 전자 트랜지스터.
The method of claim 52, 55, or 58, 61, or 64 or 67,
The one or more magnetic particles
At the etched location of the layer of insulating material; of
Features a graphene single-electron transistor.
상기 그래핀 단일 전자 트랜지스터는
중앙처리장치(CPU), 메모리, 베터리가 구비되는 전자장치, 전자부품, 전자장치, 로 구성되는 것 중 선택되는 것에 하나 이상 1차원적, 2차원적, 3차원적, 중 선택되는 것으로 하나 이상 구비되는 것; 을
특징으로 하는 그래핀 단일 전자 트랜지스터.66. The method of any one of claims 50-67,
The graphene single electron transistor
Dimensional, two-dimensional, or three-dimensional, one or more selected from the group consisting of a central processing unit (CPU), a memory, an electronic device having a battery, an electronic component, Provided; of
Features a graphene single-electron transistor.
Claim 50, 51, 52, 53, 54, 55, 56, 57, 58, 59, 60, 61 or 62 Or one or more graphene single electron transistors according to claim 63 or claim 64 or claim 65 or claim 66 or claim 67 as one or more one-dimensional, two-dimensional, three- And the electronic device.
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 변형 자유 층과 절연층을 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 선택적 식각된 절연물질층을 포함하고,
상기 하나 이상의 그래핀의 하부 및 절연물질층의 식각된 위치에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고,
상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
b. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및
c. 드레인 전극에 도달하는 단계; 를
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터.For an electron tunneling graphene transistor,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And a deformation-free layer and an insulating layer provided between the at least one graphene and the drain electrode,
And a selectively etched insulating material layer disposed below the at least one graphene,
At least one graphene layer and at least one Piezo material disposed at an etched position of the insulating material layer,
In the form of a barrier regulating circuit provided below the at least one Piezo material and intersecting the circuit of the at least one graphene,
a. Wherein at least one Piezo material disposed below the one or more graphenes has at least one graphene and an insulating layer as one or more bending deformations due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphen However,
b. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
c. Reaching the drain electrode; To
Wherein the electron tunneling graphene transistor comprises:
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 변형 자유 층과 절연층을 포함하고,
상기 드레인전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
b. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및
c. 드레인 전극에 도달하는 단계; 를
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터.For an electron tunneling graphene transistor,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And a deformation-free layer and an insulating layer provided between the at least one graphene and the drain electrode,
And a barrier adjustment circuit having a physical distance from an upper portion of the drain electrode and intersecting the circuit of the at least one graphene,
In the form including particles having at least one charge disposed under the at least one graphene,
a. Wherein at least one graphene and at least one charge at the bottom of the at least one graphene has at least one graphene and an insulating layer as at least one bending strain due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, ,
b. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
c. Reaching the drain electrode; To
Wherein the electron tunneling graphene transistor comprises:
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 변형 자유 층과 절연층을 포함하고,
상기 드레인전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
b. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및
c. 드레인 전극에 도달하는 단계; 를
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터.
For an electron tunneling graphene transistor,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And a deformation-free layer and an insulating layer provided between the at least one graphene and the drain electrode,
And a barrier adjustment circuit having a physical distance from an upper portion of the drain electrode and intersecting the circuit of the at least one graphene,
In a form including at least one magnetic particle provided below the at least one graphene,
a. Wherein at least one magnetic particle provided on the lower portion of the at least one graphene has at least one graphene and an insulating layer as at least one bending deformation due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene,
b. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
c. Reaching the drain electrode; To
Wherein the electron tunneling graphene transistor comprises:
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층을 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 선택적 식각된 절연물질층을 포함하고,
상기 하나 이상의 그래핀의 하부 및 절연물질층의 식각된 위치에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고,
상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
b. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및
c. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및
d. 드레인 전극에 도달하는 단계; 를
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터.For an electron tunneling graphene transistor,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And an insulating layer provided between the at least one graphene and the drain electrode,
And a selectively etched insulating material layer disposed below the at least one graphene,
At least one graphene layer and at least one Piezo material disposed at an etched position of the insulating material layer,
In the form of a barrier regulating circuit provided below the at least one Piezo material and intersecting the circuit of the at least one graphene,
a. Wherein at least one Piezo material disposed below the one or more graphenes has at least one graphene and an insulating layer as one or more bending deformations due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphen However,
b. The thickness of the insulating layer provided between the at least one graphene and the drain electrode is adjusted to several nanometers; and
c. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
d. Reaching the drain electrode; To
Wherein the electron tunneling graphene transistor comprises:
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층을 포함하고,
상기 절연층의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
b. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및
c. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및
d. 드레인 전극에 도달하는 단계; 를
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터.For an electron tunneling graphene transistor,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And an insulating layer provided between the at least one graphene and the drain electrode,
And a barrier adjustment circuit having physical spacing from the top of the insulating layer and intersecting the circuit of the at least one graphene,
In the form including particles having at least one charge disposed under the at least one graphene,
a. Wherein at least one graphene and at least one charge at the bottom of the at least one graphene has at least one graphene and an insulating layer as at least one bending strain due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, ,
b. The thickness of the insulating layer provided between the at least one graphene and the drain electrode is adjusted to several nanometers; and
c. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
d. Reaching the drain electrode; To
Wherein the electron tunneling graphene transistor comprises:
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층을 포함하고,
상기 드레인전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
b. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및
c. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및
d. 드레인 전극에 도달하는 단계; 를
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터.
For an electron tunneling graphene transistor,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And an insulating layer provided between the at least one graphene and the drain electrode,
And a barrier adjustment circuit having a physical distance from an upper portion of the drain electrode and intersecting the circuit of the at least one graphene,
In the form including particles having at least one charge disposed under the at least one graphene,
a. Wherein at least one graphene and at least one charge at the bottom of the at least one graphene has at least one graphene and an insulating layer as at least one bending strain due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, ,
b. The thickness of the insulating layer provided between the at least one graphene and the drain electrode is adjusted to several nanometers; and
c. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
d. Reaching the drain electrode; To
Wherein the electron tunneling graphene transistor comprises:
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층을 포함하고,
상기 절연층의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
b. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및
c. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및
d. 드레인 전극에 도달하는 단계; 를
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터.For an electron tunneling graphene transistor,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And an insulating layer provided between the at least one graphene and the drain electrode,
And a barrier adjustment circuit having physical spacing from the top of the insulating layer and intersecting the circuit of the at least one graphene,
In a form including at least one magnetic particle provided below the at least one graphene,
a. Wherein at least one magnetic particle provided on the lower portion of the at least one graphene has at least one graphene and an insulating layer as at least one bending deformation due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene,
b. The thickness of the insulating layer provided between the at least one graphene and the drain electrode is adjusted to several nanometers; and
c. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
d. Reaching the drain electrode; To
Wherein the electron tunneling graphene transistor comprises:
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층을 포함하고,
상기 드레인전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
b. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및
c. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및
d. 드레인 전극에 도달하는 단계; 를
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터.
For an electron tunneling graphene transistor,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And an insulating layer provided between the at least one graphene and the drain electrode,
And a barrier adjustment circuit having a physical distance from an upper portion of the drain electrode and intersecting the circuit of the at least one graphene,
In a form including at least one magnetic particle provided below the at least one graphene,
a. Wherein at least one magnetic particle provided on the lower portion of the at least one graphene has at least one graphene and an insulating layer as at least one bending deformation due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene,
b. The thickness of the insulating layer provided between the at least one graphene and the drain electrode is adjusted to several nanometers; and
c. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
d. Reaching the drain electrode; To
Wherein the electron tunneling graphene transistor comprises:
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 변형 자유 층과 절연층을 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,
상기 절연층의 하부에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고,
상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,
b. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및
c. 드레인 전극에 도달하는 단계; 를
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터.For an electron tunneling graphene transistor,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And a deformation-free layer and an insulating layer provided between the at least one graphene and the drain electrode,
And an insulating layer provided under the at least one graphene,
And at least one Piezo material disposed below the insulating layer,
In the form of a barrier regulating circuit provided below the at least one Piezo material and intersecting the circuit of the at least one graphene,
a. Wherein at least one Piezo material disposed on the bottom of the at least one graphene is subjected to at least one bending of the insulating layer and at least one graphene and insulating layer due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene, And,
b. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
c. Reaching the drain electrode; To
Wherein the electron tunneling graphene transistor comprises:
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 변형 자유 층과 절연층을 포함하고,
상기 드레인전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,
상기 절연층의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,
b. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및
c. 드레인 전극에 도달하는 단계; 를
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터.For an electron tunneling graphene transistor,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And a deformation-free layer and an insulating layer provided between the at least one graphene and the drain electrode,
And a barrier adjustment circuit having a physical distance from an upper portion of the drain electrode and intersecting the circuit of the at least one graphene,
And an insulating layer provided under the at least one graphene,
In a form including particles having at least one electric charge provided under the insulating layer,
a. Wherein at least one graphene and at least one charge at the bottom of the at least one graphene is subjected to at least one bending strain due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, Respectively,
b. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
c. Reaching the drain electrode; To
Wherein the electron tunneling graphene transistor comprises:
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 변형 자유 층과 절연층을 포함하고,
상기 드레인전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,
상기 절연층의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,
b. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및
c. 드레인 전극에 도달하는 단계; 를
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터.
For an electron tunneling graphene transistor,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And a deformation-free layer and an insulating layer provided between the at least one graphene and the drain electrode,
And a barrier adjustment circuit having a physical distance from an upper portion of the drain electrode and intersecting the circuit of the at least one graphene,
And an insulating layer provided under the at least one graphene,
In a form including at least one magnetic particle provided below the insulating layer,
a. Wherein at least one magnetic particle provided below the at least one graphene comprises at least one graphene and an insulating layer with at least one bending deformation due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene However,
b. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
c. Reaching the drain electrode; To
Wherein the electron tunneling graphene transistor comprises:
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층을 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,
상기 절연층의 하부에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고,
상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,
b. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및
c. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및
d. 드레인 전극에 도달하는 단계; 를
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터.For an electron tunneling graphene transistor,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And an insulating layer provided between the at least one graphene and the drain electrode,
And an insulating layer provided under the at least one graphene,
And at least one Piezo material disposed below the insulating layer,
In the form of a barrier regulating circuit provided below the at least one Piezo material and intersecting the circuit of the at least one graphene,
a. Wherein at least one Piezo material disposed on the bottom of the at least one graphene is subjected to at least one bending of the insulating layer and at least one graphene and insulating layer due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene, And,
b. The thickness of the insulating layer provided between the at least one graphene and the drain electrode is adjusted to several nanometers; and
c. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
d. Reaching the drain electrode; To
Wherein the electron tunneling graphene transistor comprises:
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층을 포함하고,
상기 절연층의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,
상기 절연층의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,
b. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및
c. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및
d. 드레인 전극에 도달하는 단계; 를
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터.For an electron tunneling graphene transistor,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And an insulating layer provided between the at least one graphene and the drain electrode,
And a barrier adjustment circuit having physical spacing from the top of the insulating layer and intersecting the circuit of the at least one graphene,
And an insulating layer provided under the at least one graphene,
In a form including particles having at least one electric charge provided under the insulating layer,
a. Wherein at least one graphene and at least one charge at the bottom of the at least one graphene is subjected to at least one bending strain due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, Respectively,
b. The thickness of the insulating layer provided between the at least one graphene and the drain electrode is adjusted to several nanometers; and
c. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
d. Reaching the drain electrode; To
Wherein the electron tunneling graphene transistor comprises:
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층을 포함하고,
상기 드레인전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,
상기 절연층의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,
b. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및
c. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및
d. 드레인 전극에 도달하는 단계; 를
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터.
For an electron tunneling graphene transistor,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And an insulating layer provided between the at least one graphene and the drain electrode,
And a barrier adjustment circuit having a physical distance from an upper portion of the drain electrode and intersecting the circuit of the at least one graphene,
And an insulating layer provided under the at least one graphene,
In a form including particles having at least one electric charge provided under the insulating layer,
a. Wherein at least one graphene and at least one charge at the bottom of the at least one graphene is subjected to at least one bending strain due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, Respectively,
b. The thickness of the insulating layer provided between the at least one graphene and the drain electrode is adjusted to several nanometers; and
c. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
d. Reaching the drain electrode; To
Wherein the electron tunneling graphene transistor comprises:
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층을 포함하고,
상기 절연층의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,
상기 절연층의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,
b. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및
c. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및
d. 드레인 전극에 도달하는 단계; 를
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터.For an electron tunneling graphene transistor,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And an insulating layer provided between the at least one graphene and the drain electrode,
And a barrier adjustment circuit having physical spacing from the top of the insulating layer and intersecting the circuit of the at least one graphene,
And an insulating layer provided under the at least one graphene,
In a form including at least one magnetic particle provided below the insulating layer,
a. Wherein at least one magnetic particle provided below the at least one graphene comprises at least one graphene and an insulating layer with at least one bending deformation due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene However,
b. The thickness of the insulating layer provided between the at least one graphene and the drain electrode is adjusted to several nanometers; and
c. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
d. Reaching the drain electrode; To
Wherein the electron tunneling graphene transistor comprises:
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층을 포함하고,
상기 드레인전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,
상기 절연층의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,
b. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및
c. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및
d. 드레인 전극에 도달하는 단계; 를
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터.
For an electron tunneling graphene transistor,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And an insulating layer provided between the at least one graphene and the drain electrode,
And a barrier adjustment circuit having a physical distance from an upper portion of the drain electrode and intersecting the circuit of the at least one graphene,
And an insulating layer provided under the at least one graphene,
In a form including at least one magnetic particle provided below the insulating layer,
a. Wherein at least one magnetic particle provided below the at least one graphene comprises at least one graphene and an insulating layer with at least one bending deformation due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene However,
b. The thickness of the insulating layer provided between the at least one graphene and the drain electrode is adjusted to several nanometers; and
c. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
d. Reaching the drain electrode; To
Wherein the electron tunneling graphene transistor comprises:
하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 변형 자유 층과 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하단부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
a. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및
b. 드레인 전극에 도달하는 단계; 를
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터.For an electron tunneling graphene transistor,
At least one Piezo material disposed on the lower end of the at least one graphene in the form of at least one graphene and drain electrode having a non-coplanar plane and a deformable free layer and an insulating layer in between, At least one graphene and an insulating layer are provided in at least one bending deformation due to the voltage of the barrier adjusting circuit intersecting the circuit of the pin,
a. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
b. Reaching the drain electrode; To
Wherein the electron tunneling graphene transistor comprises:
하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 변형 자유 층과 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하단부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
a. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및
b. 드레인 전극에 도달하는 단계; 를
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터.For an electron tunneling graphene transistor,
In the form of one or more graphene and drain electrodes having a non-coplanar plane and a strained free layer and an insulating layer therebetween, particles having at least one charge at the lower end of the at least one graphene, One or more graphenes and an insulating layer are provided in at least one bending deformation due to the voltage of the barrier adjusting circuit intersecting the circuit of FIG.
a. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
b. Reaching the drain electrode; To
Wherein the electron tunneling graphene transistor comprises:
하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 변형 자유 층과 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하단부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
a. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및
b. 드레인 전극에 도달하는 단계; 를
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터.
For an electron tunneling graphene transistor,
Wherein at least one graphene and a drain electrode have non-coplanar planes and a deformable free layer and an insulating layer therebetween, wherein at least one magnetic particle provided at the lower end of the at least one graphene, At least one graphene and an insulating layer are provided in at least one bending deformation,
a. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
b. Reaching the drain electrode; To
Wherein the electron tunneling graphene transistor comprises:
하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하단부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
a. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및
b. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및
c. 드레인 전극에 도달하는 단계; 를
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터.For an electron tunneling graphene transistor,
Wherein at least one graphene and / or drain electrode has a non-coplanar plane and an insulating layer therebetween, at least one Piezo material provided at the lower end of the at least one graphene, Due to the voltage of the intersecting barrier regulating circuit, at least one graphene and an insulating layer are provided with at least one bending deformation,
a. The thickness of the insulating layer provided between the at least one graphene and the drain electrode is adjusted to several nanometers; and
b. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
c. Reaching the drain electrode; To
Wherein the electron tunneling graphene transistor comprises:
하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하단부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
a. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및
b. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및
c. 드레인 전극에 도달하는 단계; 를
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터.For an electron tunneling graphene transistor,
In which one or more graphene and drain electrodes have non-coplanar planes and an insulating layer therebetween, particles having at least one charge at the lower end of the at least one graphene are crossed with the circuit of the at least one graphene One or more graphenes and an insulating layer are provided in at least one bending deformation due to the voltage of the barrier adjusting circuit,
a. The thickness of the insulating layer provided between the at least one graphene and the drain electrode is adjusted to several nanometers; and
b. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
c. Reaching the drain electrode; To
Wherein the electron tunneling graphene transistor comprises:
하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하단부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
a. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및
b. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및
c. 드레인 전극에 도달하는 단계; 를
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터.
For an electron tunneling graphene transistor,
Wherein at least one graphene and a drain electrode have non-coplanar surfaces and an insulating layer therebetween, at least one magnetic particle provided at the lower end of the at least one graphene has a barrier crossing the circuit of the at least one graphene Due to the voltage of the tuning circuit, one or more graphenes and an insulating layer are provided in at least one bending deformation,
a. The thickness of the insulating layer provided between the at least one graphene and the drain electrode is adjusted to several nanometers; and
b. Passing one electron through a tunnel of an insulating layer provided between one or more graphene and drain electrodes, and
c. Reaching the drain electrode; To
Wherein the electron tunneling graphene transistor comprises:
상기 물리적 간격은
절연층을 포함하는 것; 을
특징으로 하는 전자 터널링 그래핀 트랜지스터.Claim 87, claim 88, or claim 91, claim 92, claim 93, claim 95, claim 96, claim 98, claim 99, claim 100 or claim 101,
The physical spacing
Including an insulating layer; of
Characterized by an electron tunneling graphene transistor.
상기 물리적 간격은
에어층을 포함하는 것; 을
특징으로 하는 전자 터널링 그래핀 트랜지스터.Claim 87, claim 88, or claim 91, claim 92, claim 93, claim 95, claim 96, claim 98, claim 99, claim 100 or claim 101,
The physical spacing
Including an air layer; of
Characterized by an electron tunneling graphene transistor.
상기 물리적 간격은
진공층을 포함하는 것; 을
특징으로 하는 전자 터널링 그래핀 트랜지스터.
Claim 87, claim 88, or claim 91, claim 92, claim 93, claim 95, claim 96, claim 98, claim 99, claim 100 or claim 101,
The physical spacing
Including a vacuum layer; of
Characterized by an electron tunneling graphene transistor.
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층은
낮은 영률(Young's modulus)을 구비하는 얇은 절연층; 을
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터.The method of any of claims 86 to 101,
And an insulating layer provided between the at least one graphene and the drain electrode
A thin insulating layer having a Young's modulus; of
Wherein the electron tunneling graphene transistor comprises:
상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층은
얇은 폴리디메틸실록산(poly(dimethylsiloxane), PDMS)층; 을
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터.The method of any of claims 86 to 101,
And an insulating layer provided between the at least one graphene and the drain electrode
A thin layer of poly (dimethylsiloxane) (PDMS); of
Wherein the electron tunneling graphene transistor comprises:
상기 절연층은
낮은 영률(Young's modulus)을 구비하는 얇은 절연층; 을
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터.The method of any one of claims 102 to 107,
The insulating layer
A thin insulating layer having a Young's modulus; of
Wherein the electron tunneling graphene transistor comprises:
상기 절연층은
얇은 폴리디메틸실록산(poly(dimethylsiloxane), PDMS)층; 을
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터.The method of any one of claims 102 to 107,
The insulating layer
A thin layer of poly (dimethylsiloxane) (PDMS); of
Wherein the electron tunneling graphene transistor comprises:
상기 하나 이상의 굽힘변형은,
하나 이상의 영률(Young's modulus)로 구비되는 것; 을
특징으로 하는 전자 터널링 그래핀 트랜지스터.
The method as claimed in any one of claims 86 to 107,
Wherein the at least one bending deformation comprises:
Provided with at least one Young's modulus; of
Characterized by an electron tunneling graphene transistor.
상기 변형 자유 층은
에어층을 포함하는 것; 을
특징으로 하는 전자 터널링 그래핀 트랜지스터.The method of claim 86, claim 87, claim 88, claim 94, claim 95, claim 96, claim 102 or claim 103 or claim 104,
The deformation-
Including an air layer; of
Characterized by an electron tunneling graphene transistor.
상기 변형 자유 층은
진공층을 포함하는 것; 을
특징으로 하는 전자 터널링 그래핀 트랜지스터.
The method of claim 86, claim 87, claim 88, claim 94, claim 95, claim 96, claim 102 or claim 103 or claim 104,
The deformation-
Including a vacuum layer; of
Characterized by an electron tunneling graphene transistor.
상기 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계 이전에
하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층이 드레인전극과 접하고, 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계; 를
더 포함하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터.The method of claim 86, claim 87, claim 88, claim 94, claim 95, claim 96, claim 102 or claim 103 or claim 104,
Before the one electron passes through the tunnel of the insulating layer provided between the at least one graphene and the drain electrode
The insulating layer provided between the at least one graphene and the drain electrode is in contact with the drain electrode and the thickness of the insulating layer provided between the at least one graphene and the drain electrode is adjusted to several nanometers; To
Further comprising an electron tunneling transistor.
상기 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계 이전에
하나 이상의 그래핀과 드레인전극의 사이에 구비되는 수(several) 나노 미터 수준의 절연층이 드레인전극과 접하게 되는 단계; 를
더 포함하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터.
The method of claim 86, claim 87, claim 88, claim 94, claim 95, claim 96, claim 102 or claim 103 or claim 104,
Before the one electron passes through the tunnel of the insulating layer provided between the at least one graphene and the drain electrode
The several nanometer level insulating layer provided between the at least one graphene and the drain electrode is brought into contact with the drain electrode; To
Further comprising an electron tunneling transistor.
상기 하나 이상의 Piezo(피에조)물질은
절연물질층의 식각된 위치에 구비되어 있는 것; 을
특징으로 하는 전자 터널링 그래핀 트랜지스터.The method of claim 94, 97, or 102 or 105,
The at least one Piezo material
At the etched location of the layer of insulating material; of
Characterized by an electron tunneling graphene transistor.
상기 하나 이상의 전하를갖는입자는
절연물질층의 식각된 위치에 구비되어 있는 것; 을
특징으로 하는 전자 터널링 그래핀 트랜지스터.The method of claim 87, 90, or 91, 95, 98, 99, or 103 or 106,
The particles having at least one charge
At the etched location of the layer of insulating material; of
Characterized by an electron tunneling graphene transistor.
상기 하나 이상의 자성입자는
절연물질층의 식각된 위치에 구비되어 있는 것; 을
특징으로 하는 전자 터널링 그래핀 트랜지스터.
The method according to claim 88, claim 92, claim 93, claim 96 or claim 100 or claim 101 or claim 104 or claim 107,
The one or more magnetic particles
At the etched location of the layer of insulating material; of
Characterized by an electron tunneling graphene transistor.
상기 전자 터널링 그래핀 트랜지스터는
중앙처리장치(CPU), 메모리, 베터리가 구비되는 전자장치, 전자부품, 전자장치, 로 구성되는 것 중 선택되는 것에 하나 이상 1차원적, 2차원적, 3차원적, 중 선택되는 것으로 하나 이상 구비되는 것; 을
특징으로 하는 전자 터널링 그래핀 트랜지스터.The method as claimed in any one of claims 86 to 107,
The electron tunneling graphene transistor
Dimensional, two-dimensional, or three-dimensional, one or more selected from the group consisting of a central processing unit (CPU), a memory, an electronic device having a battery, an electronic component, Provided; of
Characterized by an electron tunneling graphene transistor.
Claim 86, claim 87 or claim 88 or claim 89 or claim 90 or claim 91 or claim 92 or claim 93 or claim 94 or claim 95 or claim 96 or claim 97 or claim 98 Or an electron tunneling graphene transistor according to claim 99, claim 100, claim 101, claim 102 or claim 103 or claim 104 or claim 105 or claim 106 or claim 107 may be one- , Two-dimensionally, three-dimensionally, or the like.
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 선택적 식각된 절연물질층을 포함하고,
상기 하나 이상의 그래핀의 하부 및 절연물질층의 식각된 위치에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고,
상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.1. A transistor for controlling ON / OFF of electricity with at least one bending deformation of graphene,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And a selectively etched insulating material layer disposed below the at least one graphene,
At least one graphene layer and at least one Piezo material disposed at an etched position of the insulating material layer,
In the form of a barrier regulating circuit provided below the at least one Piezo material and intersecting the circuit of the at least one graphene,
a. Wherein at least one piezoelectric material disposed below the at least one graphene is provided with at least one graphene in one or more bending deformations due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, On / Off '
b. Providing at least one bending deformation of one or more graphenes between the at least one graphene and the drain electrode to control electrical on / off; of
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.1. A transistor for controlling ON / OFF of electricity with at least one bending deformation of graphene,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And a barrier adjustment circuit having physical spacing with the top of the at least one graphene and intersecting the circuit of the at least one graphene,
In the form including particles having at least one charge disposed under the at least one graphene,
a. Wherein at least one graphene is provided with at least one bending strain due to the voltage of the barrier regulating circuit which intersects the circuit of the at least one graphene, Adjust On / Off,
b. Providing at least one bending deformation of one or more graphenes between the at least one graphene and the drain electrode to control electrical on / off; of
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.1. A transistor for controlling ON / OFF of electricity with at least one bending deformation of graphene,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And a barrier adjustment circuit having physical spacing with the top of the at least one graphene and intersecting the circuit of the at least one graphene,
In a form including at least one magnetic particle provided below the at least one graphene,
a. One or more magnetic grains provided on the lower portion of the at least one graphene may have at least one graphene as one or more bending deformation due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene, Off,
b. Providing at least one bending deformation of one or more graphenes between the at least one graphene and the drain electrode to control electrical on / off; of
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
1. A transistor for controlling ON / OFF of electricity with at least one bending deformation of graphene,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
In a form including a barrier adjustment circuit having physical spacing from the top of the at least one graphene and intersecting the circuit of the at least one graphene,
a. Due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, an electrostatic attraction may be induced in one or more graphenes provided at the bottom of the barrier regulating circuit so that one or more graphenes are provided with at least one bending deformation To control the electricity on / off,
b. Providing at least one bending deformation of one or more graphenes between the at least one graphene and the drain electrode to control electrical on / off; of
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,
상기 절연층의 하부에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고,
상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.1. A transistor for controlling ON / OFF of electricity with at least one bending deformation of graphene,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And an insulating layer provided under the at least one graphene,
And at least one Piezo material disposed below the insulating layer,
In the form of a barrier regulating circuit provided below the at least one Piezo material and intersecting the circuit of the at least one graphene,
a. Wherein at least one Piezo material disposed below the at least one graphene has at least one bending deformation of the insulating layer and at least one graphene due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene , Turn on / off electricity,
b. Adjusting the height of the Fermi level of one or more graphenes between the at least one graphene and the drain electrode to adjust the electrical On / Off; of
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,
상기 절연층의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.1. A transistor for controlling ON / OFF of electricity with at least one bending deformation of graphene,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And a barrier adjustment circuit having physical spacing with the top of the at least one graphene and intersecting the circuit of the at least one graphene,
And an insulating layer provided under the at least one graphene,
In a form including particles having at least one electric charge provided under the insulating layer,
a. Wherein at least one graphene is provided with at least one bending strain due to the voltage of the barrier regulating circuit in which the particles having at least one charge provided at the lower portion of the at least one graphen cross the circuit of the at least one graphen, Adjust the electricity on / off,
b. Adjusting the height of the Fermi level of one or more graphenes between the at least one graphene and the drain electrode to adjust the electrical On / Off; of
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,
상기 절연층의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
1. A transistor for controlling ON / OFF of electricity with at least one bending deformation of graphene,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And a barrier adjustment circuit having physical spacing with the top of the at least one graphene and intersecting the circuit of the at least one graphene,
And an insulating layer provided under the at least one graphene,
In a form including at least one magnetic particle provided below the insulating layer,
a. Wherein at least one magnetic particle provided at the bottom of the at least one graphene comprises at least one bending deformation of the insulating layer and at least one graphene due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, Adjust On / Off,
b. Adjusting the height of the Fermi level of one or more graphenes between the at least one graphene and the drain electrode to adjust the electrical On / Off; of
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,
상기 절연층의 하부에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고,
상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.1. A transistor for controlling ON / OFF of electricity with at least one bending deformation of graphene,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And an insulating layer provided under the at least one graphene,
And at least one Piezo material disposed below the insulating layer,
In the form of a barrier regulating circuit provided below the at least one Piezo material and intersecting the circuit of the at least one graphene,
a. Wherein at least one Piezo material disposed below the at least one graphene has at least one bending deformation of the insulating layer and at least one graphene due to the voltage of the barrier adjusting circuit crossing the circuit of the at least one graphene , Turn on / off electricity,
b. Providing at least one bending deformation of one or more graphenes between the at least one graphene and the drain electrode to control electrical on / off; of
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,
상기 절연층의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.1. A transistor for controlling ON / OFF of electricity with at least one bending deformation of graphene,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And a barrier adjustment circuit having physical spacing with the top of the at least one graphene and intersecting the circuit of the at least one graphene,
And an insulating layer provided under the at least one graphene,
In a form including particles having at least one electric charge provided under the insulating layer,
a. Wherein at least one graphene is provided with at least one bending strain due to the voltage of the barrier regulating circuit in which the particles having at least one charge provided at the lower portion of the at least one graphen cross the circuit of the at least one graphen, Adjust the electricity on / off,
b. Providing at least one bending deformation of one or more graphenes between the at least one graphene and the drain electrode to control electrical on / off; of
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,
상기 절연층의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
1. A transistor for controlling ON / OFF of electricity with at least one bending deformation of graphene,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And a barrier adjustment circuit having physical spacing with the top of the at least one graphene and intersecting the circuit of the at least one graphene,
And an insulating layer provided under the at least one graphene,
In a form including at least one magnetic particle provided below the insulating layer,
a. Wherein at least one magnetic particle provided at the bottom of the at least one graphene comprises at least one bending deformation of the insulating layer and at least one graphene due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, Adjust On / Off,
b. Providing at least one bending deformation of one or more graphenes between the at least one graphene and the drain electrode to control electrical on / off; of
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀의 상부에 구비되는 낮은 영률(Young's modulus)을 구비하는 층을 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 선택적 식각된 절연물질층을 포함하고,
상기 하나 이상의 그래핀의 하부 및 절연물질층의 식각된 위치에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고,
상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 낮은 영률(Young's modulus)을 구비하는 층을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.1. A transistor for controlling ON / OFF of electricity with at least one bending deformation of graphene,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And a layer having a Young's modulus at the top of the at least one graphene,
And a selectively etched insulating material layer disposed below the at least one graphene,
At least one graphene layer and at least one Piezo material disposed at an etched position of the insulating material layer,
In the form of a barrier regulating circuit provided below the at least one Piezo material and intersecting the circuit of the at least one graphene,
a. Wherein at least one Piezo material disposed below the at least one graphene layer comprises a layer of at least one graphene and a layer of low Young's modulus due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, Is provided with at least one bending deformation to control the electric on / off,
b. Adjusting the height of the Fermi level of one or more graphenes between the at least one graphene and the drain electrode to adjust the electrical On / Off; of
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀의 상부에 구비되는 낮은 영률(Young's modulus)을 구비하는 층을 포함하고,
상기 낮은 영률(Young's modulus)을 구비하는 층의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 낮은 영률(Young's modulus)을 구비하는 층을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.1. A transistor for controlling ON / OFF of electricity with at least one bending deformation of graphene,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And a layer having a Young's modulus at the top of the at least one graphene,
A barrier adjustment circuit having a physical spacing from the top of the layer having the Young's modulus and intersecting the circuit of the at least one graphene,
In the form including particles having at least one charge disposed under the at least one graphene,
a. The particles having at least one charge on the lower portion of the at least one graphene may have a layer having at least one graphene and a Young's modulus due to the voltage of the barrier regulating circuit crossing the circuit of the at least one graphene, And at least one bending deformation is provided to adjust the on / off of electricity,
b. Adjusting the height of the Fermi level of one or more graphenes between the at least one graphene and the drain electrode to adjust the electrical On / Off; of
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
소오스전극:
드레인전극: 및
상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,
상기 하나 이상의 그래핀의 상부에 구비되는 낮은 영률(Young's modulus)을 구비하는 층을 포함하고,
상기 낮은 영률(Young's modulus)을 구비하는 층의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,
상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,
a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 낮은 영률(Young's modulus)을 구비하는 층을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,
b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
1. A transistor for controlling ON / OFF of electricity with at least one bending deformation of graphene,
Source electrode:
Drain electrode: and
And at least one graphen connected to the source electrode and having a non-coplanar plane with the drain electrode,
And a layer having a Young's modulus at the top of the at least one graphene,
A barrier adjustment circuit having a physical spacing from the top of the layer having the Young's modulus and intersecting the circuit of the at least one graphene,
In a form including at least one magnetic particle provided below the at least one graphene,
a. Wherein at least one magnetic particle provided at the lower portion of the at least one graphene layer comprises at least one graphene layer and a layer having a Young's modulus due to the voltage of the barrier regulating circuit crossing the circuitry of the at least one graphene layer, Bending deformation to adjust the electric on / off,
b. Adjusting the height of the Fermi level of one or more graphenes between the at least one graphene and the drain electrode to adjust the electrical On / Off; of
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
상기 물리적 간격은
절연층을 포함하는 것; 을
특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.The method of claim 126, claim 127, claim 130, claim 131, claim 133, claim 134 or claim 136 or claim 137,
The physical spacing
Including an insulating layer; of
Characterized in that it has at least one bending deformation of the graphene to control the electrical on / off.
상기 하나 이상의 그래핀의 상부에 Air층(에어층); 이
구비되는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.The method of any one of claims 125 to 134,
An air layer (air layer) on the one or more graphenes; this
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
상기 하나 이상의 그래핀의 상부에 진공층; 이
구비되는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.The method of any one of claims 125 to 134,
A vacuum layer on top of said at least one graphene; this
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
상기 낮은 영률(Young's modulus)을 구비하는 층의 상부에 Air층(에어층); 이
구비되는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.The method according to any one of claims 135 to 137,
An air layer (air layer) on top of the layer having the Young's modulus; this
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
상기 낮은 영률(Young's modulus)을 구비하는 층의 상부에 진공층; 이
구비되는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.The method according to any one of claims 135 to 137,
A vacuum layer on top of the layer having the Young's modulus; this
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
상기 낮은 영률(Young's modulus)을 구비하는 층은
얇은 폴리디메틸실록산(poly(dimethylsiloxane), PDMS)층; 을
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
The method according to any one of claims 135 to 137,
The layer having the Young's modulus
A thin layer of poly (dimethylsiloxane) (PDMS); of
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
상기 하나 이상의 Piezo(피에조)물질은
절연물질층의 식각된 위치에 구비되어 있는 것; 을
특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.The method of claim 129,
The at least one Piezo material
At the etched location of the layer of insulating material; of
Characterized in that it has at least one bending deformation of the graphene to control the electrical on / off.
상기 하나 이상의 전하를갖는입자는
절연물질층의 식각된 위치에 구비되어 있는 것; 을
특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.The method of claim 126, claim 130, or claim 133 or claim 136,
The particles having at least one charge
At the etched location of the layer of insulating material; of
Characterized in that it has at least one bending deformation of the graphene to control the electrical on / off.
상기 하나 이상의 자성입자는
절연물질층의 식각된 위치에 구비되어 있는 것; 을
특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
The method of claim 127, claim 131 or claim 134 or claim 137,
The one or more magnetic particles
At the etched location of the layer of insulating material; of
Characterized in that it has at least one bending deformation of the graphene to control the electrical on / off.
상기 하나 이상의 굽힘변형은,
하나 이상의 영률(Young's modulus)로 구비되는 것; 을
특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.
The method according to any one of claims 125 to 137,
Wherein the at least one bending deformation comprises:
Provided with at least one Young's modulus; of
Characterized in that it has at least one bending deformation of the graphene to control the electrical on / off.
상기 하나 이상의 굽힘변형은,
하나 이상의 그래핀이 드레인전극과 하나 이상 물리적으로 접촉하되, 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계; 를
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.The method according to any one of claims 125 to 137,
Wherein the at least one bending deformation comprises:
At least one graphene being in physical contact with at least one drain electrode, the electrons moving from the at least one graphene to the drain electrode; To
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
상기 하나 이상의 굽힘변형은,
하나 이상의 그래핀이 드레인전극과 하나 이상 물리적으로 접촉하지 않되, 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계; 를
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.The method according to any one of claims 125 to 137,
Wherein the at least one bending deformation comprises:
The at least one graphen is not in physical contact with at least one of the drain electrodes, but electrons are moved from the at least one graphene to the drain electrode; To
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
상기 하나 이상의 굽힘변형은,
하나 이상의 그래핀의 하나 이상의 평면밖 변위<u>를 구비하는 형태; 를
구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.The method according to any one of claims 125 to 137,
Wherein the at least one bending deformation comprises:
A shape having one or more out-of-plane displacements < u > of one or more graphenes; To
Wherein the graphene has at least one bending deformation of the graphene, thereby controlling on / off of electricity.
상기 굽힘변형은
곡률을 구비하는 것; 을
특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.The method according to any one of claims 125 to 137,
The bending deformation
Having curvature; of
Characterized in that it has at least one bending deformation of the graphene to control the electrical on / off.
상기 하나 이상의 굽힘변형은
하나 이상의 공간적인 변형을 구비하는 것; 을
특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.The method according to any one of claims 125 to 137,
The at least one bending deformation
Having one or more spatial deformations; of
Characterized in that it has at least one bending deformation of the graphene to control the electrical on / off.
상기 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는
중앙처리장치(CPU), 메모리, 베터리가 구비되는 전자장치, 전자부품, 전자장치, 로 구성되는 것 중 선택되는 것에 하나 이상 1차원적, 2차원적, 3차원적, 중 선택되는 것으로 하나 이상 구비되는 것; 을
특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터.The method according to any one of claims 125 to 137,
A transistor that controls ON / OFF of electricity with at least one bending deformation of the graphene
Dimensional, two-dimensional, or three-dimensional, one or more selected from the group consisting of a central processing unit (CPU), a memory, an electronic device having a battery, an electronic component, Provided; of
Characterized in that it has at least one bending deformation of the graphene to control the electrical on / off.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150003807A KR20160086535A (en) | 2015-01-10 | 2015-01-10 | having one or more bending deformation of graphene that electric On/Off to control of the transistor and graphene single electron transistor and electron tunneling graphene transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150003807A KR20160086535A (en) | 2015-01-10 | 2015-01-10 | having one or more bending deformation of graphene that electric On/Off to control of the transistor and graphene single electron transistor and electron tunneling graphene transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20160086535A true KR20160086535A (en) | 2016-07-20 |
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ID=56679912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150003807A KR20160086535A (en) | 2015-01-10 | 2015-01-10 | having one or more bending deformation of graphene that electric On/Off to control of the transistor and graphene single electron transistor and electron tunneling graphene transistor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20160086535A (en) |
-
2015
- 2015-01-10 KR KR1020150003807A patent/KR20160086535A/en not_active Application Discontinuation
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