KR20160084347A - 반도체 패키지 테스트장치 - Google Patents

Abstract

테스트헤드 및 테스트핸들러를 포함하는 반도체 패키지 테스트장치를 제공한다. 상기 반도체 패키지 테스트장치는 다수의 반도체 패키지들이 서로 어긋나게 적층되어 수납되는 인서트를 갖는다. 또한 상기 반도체 패키지 테스트장치는 다수의 소켓핀들을 갖는 다수의 소켓들을 갖는다. 상기 소켓들은 서로 다른 표면레벨을 갖으며 반도체 패키지들에 정렬된다.

Description

반도체 패키지 테스트장치 {Apparatus for Testing Semiconductor Package}

본 발명은 최종적으로 제조된 반도체 패키지를 동시에 테스트하기 위한 반도체 패키지 테스트장치에 관한 것이다.

최근 반도체 패키지 제조기술이 발전함에 따라 반도체 패키지가 대량 생산되기에 이르렀고, 따라서 많은 수의 패키지를 짧은 테스트 시간 안에 정확하게 테스트하는 효율적인 테스트장치의 개발이 요청되고 있다.

종래 인서트는 하나의 포켓에 하나의 패키지를 수용하는 구조이었다. 따라서 패키지의 간격이 규격화 되어 있어서 단위 시간당 테스트하는 패키지 개수의 제한이 있었고, 패키지의 면적이 증가할 경우 동시 테스트가 가능한 패키지의 수량이 감소되고, 나아가 테스트 시간이 지연되어 전체 테스트 효율을 떨어뜨리는 문제가 있었다.

본 발명은 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 반도체 패키지의 면적의 증가에도 불구하고 단위 시간당 테스트하는 반도체 패키지 개수의 제한이 없는 동시 테스트가 가능한 반도체 패키지 테스트장치를 제공함에 있다.

본 발명이 이루고자 하는 다른 기술적 과제는, 패키지의 수량 감소 없이 동시 테스트를 실행할 수 있기 위한 반도체 테스트핸들러를 제공함에 있다.

본 발명이 이루고자 하는 또 다른 기술적 과제는, 패키지의 수량 감소 없이 동시 테스트를 실행할 수 있기 위한 반도체 테스트헤드를 제공함에 있다.

상기 기술적 과제를 달성하기 위하여 본 발명의 기술적 사상에 의한 반도체 패키지 테스트장치는 다수의 반도체 패키지들이 서로 어긋나게 적층되어 수납되는 인서트 및 상기 인서트에 인접하고 다수의 소켓핀들을 갖는 다수의 소켓들을 포함하되, 상기 소켓들은 서로 다른 표면레벨을 갖으며 반도체 패키지들에 정렬되는 반도체 패키지 테스트장치이다.

상기 인서트는 개구부를 갖는 플레이트, 상기 플레이트의 일단에 형성된 전방 가이드 및 상기 전방 가이드와 마주보는 후방 가이드를 포함할 수 있되, 상기 반도체 패키지들 중 하부 반도체 패키지는 상기 플레이트 및 상기 후방 가이드에 접촉하고, 상기 반도체 패키지들 중 상기 하부 반도체 패키지 상에 수납되는 상부 반도체 패키지는 상기 전방 가이드에 접촉하고, 상기 소켓들은 상기 개구부에 정렬된 반도체 패키지 테스트장치일 수 있다.

상기 후방 가이드는 상기 상부 반도체 패키지에 접촉될 수 있다.

상기 하부 반도체 패키지 및 상기 상부 반도체 패키지는 동일한 크기를 갖는 것일 수 있다.

상기 인서트는 상기 상부 반도체 패키지에 접촉될 수 있는 래치(latch)를 더 포함하되, 상기 하부 반도체 패키지 및 상기 상부 반도체 패키지는 상기 래치 및 상기 플레이트 사이에 수납될 수 있다.

상기 하부 반도체 패키지 및 상기 상부 반도체 패키지 사이에 하나 또는 다수의 다른 반도체 패키지들이 적층될 수 있다.

상기 반도체 패키지는 일면 측단에 도전성 물질로 된 패드가 형성되고, 상기 패드가 상기 소켓핀들과 전기적으로 연결되는 될 수 있다.

상기 소켓들은 상기 반도체 패키지들 중 하부 패키지에 정렬되고 다수의 하부 소켓핀들을 갖는 하부 소켓 및 상기 반도체 패키지들 중 상부 패키지에 정렬되고 다수의 상부 소켓핀들을 갖는 상부 소켓을 포함하되, 상기 상부 소켓핀들의 표면레벨은 상기 하부 소켓핀들에 비하여 상대적으로 높을 수 있다.

상기 상부 소켓핀들의 길이는 상기 하부 소켓핀들보다 길 수 있다.

상기 하부 소켓은 상기 하부 소켓핀들에 접촉된 하부 지지대를 포함하고, 상기 상부 소켓은 상기 상부 소켓핀들에 접촉된 상부 지지대를 포함하되, 상기 상부 지지대는 상기 하부 지지대에 비하여 상대적으로 높을 수 있다.

상기 소켓들에 인접한 신호 입/출력 장치를 더 포함하되, 상기 하부 소켓핀들 및 상기 상부 소켓핀들은 상기 신호 입/출력 장치에 접속될 수 있다.

상기 하부 소켓핀들은 상기 상부 소켓핀들에 대하여 전기적으로 격리될 수 있다.

상기 기술적 과제를 달성하기 위하여 본 발명의 기술적 사상에 의한 반도체 테스트핸들러는 다수의 인서트들을 구비하는 테스트트레이 및 상기 테스트트레이에 인접한 로딩부를 포함하되, 상기 인서트들의 각각은 다수의 반도체 패키지들이 서로 어긋나게 적층되는 반도체 테스트핸들러이다.

상기 인서트들의 각각은 개구부를 갖는 플레이트, 상기 플레이트의 일단에 형성된 전방 가이드; 및 상기 전방 가이드와 마주보는 후방 가이드를 포함하되, 상기 반도체 패키지들 중 하부 반도체 패키지는 상기 플레이트 및 상기 후방 가이드에 접촉하고, 상기 반도체 패키지들 중 상기 하부 반도체 패키지 상에 수납되는 상부 반도체 패키지는 상기 전방 가이드에 접촉할 수 있다.

상기 후방 가이드는 상기 상부 반도체 패키지에 접촉할 수 있다.

상기 인서트는 상기 상부 반도체 패키지에 접촉될 수 있는 래치(latch)를 더 포함하되, 상기 하부 반도체 패키지 및 상기 상부 반도체 패키지는 상기 래치 및 상기 플레이트 사이에 수납될 수 있다.

상기 기술적 과제를 달성하기 위하여 본 발명의 기술적 사상에 의한 반도체 테스트헤드는 신호 입/출력 장치 및 상기 신호 입/출력 장치에 전기적으로 접속된 다수의 소켓들을 포함하되, 상기 소켓들은 서로 다른 표면레벨을 구비하는 반도체 테스트헤드이다.

상기 소켓들은 다수의 하부 소켓핀들을 갖는 하부 소켓 및 다수의 상부 소켓핀들을 갖는 상부 소켓을 포함하되, 상기 상부 소켓핀들의 표면레벨은 상기 하부 소켓핀들에 비하여 상대적으로 높고, 상기 하부 소켓핀들 및 상기 상부 소켓핀들은 상기 신호 입/출력 장치에 전기적으로 접속될 수 있다.

상기 하부 소켓은 상기 하부 소켓핀들이 제 1 피치(pitch) 간격으로 형성된 하부 지지대를 포함하고, 상기 상부 소켓은 상기 상부 소켓핀들이 제 2 피치(pitch) 간격으로 형성된 상부 지지대를 포함하되, 상기 하부 소켓핀들 및 상기 상부 소켓핀들의 배열은 상기 제 1 피치 간격과 상기 제 2 피치 간격이 동일하고 상기 하부 소켓핀들 중 중앙 부분에서 선택된 두 개의 소켓핀들을 연결한 선과 상기 두 개의 소켓핀들 중에 어느 하나의 소켓핀과 상기 어느 하나의 소켓핀으로부터 가장 가까운 상부 소켓핀을 연결한 선은 직각을 이루는 배열, 상기 제 1 피치 간격 및 상기 제 2 피치 간격이 동일하고 상기 하부 소켓핀들 중 중앙 부분에서 선택된 이웃하는 두 개의 소켓핀들로부터 상기 상부 소켓핀들 중 상기 하부 소켓핀들 중 이웃하는 두 개의 소켓핀들과의 거리가 가장 가까운 상부 소켓핀을 선택하였을 때 상기 상부 소켓핀과 상기 이웃하는 두 개의 소켓핀들 사이의 거리가 각각 동일한 배열, 상기 제 1 피치 및 상기 제 2 피치가 서로 다른 배열, 및 이들의 조합으로 이루어진 일군에서 선택된 하나일 수 있다.

상기 상부 지지대는 상기 하부 지지대에 비하여 상대적으로 돌출될 수 있다.

본 발명의 실시예들에 따르면, 하나의 인서트에 삽입되는 패키지의 개수를 증가시킬 수 있으며, 그에 따라 단위 시간당 동시 테스트가 가능한 패키지의 수량을 배가 시킬 수 있다.

나아가, 패키지의 수량 감소 없이 동시 테스트를 가능하게 하면서 패키지의 면적을 증가 시킬 수 있어서, 다양한 면적을 갖는 패키지의 테스트가 가능해진다.

도 1은 본 발명의 실시예에 따른 반도체 패키지 테스트장치의 사시도.
도 2a는 본 발명의 실시예에 따른 테스트트레이의 평면도.
도 2b는 상기 도 2a에서 하나의 인서트를 확대한 평면도.
도 3a는 테스트트레이와 상기 테스트헤드가 결합된 상태를 나타내는 분해 사시도.
도 3b는 테스트트레이와 상기 테스트헤드가 결합된 상태의 평면도
도 4는 본 발명의 실시예에 따른 원 로우 패드 패키지 타입의 반도체 패키지의 평면도.
도 5a 내지 도 5c는 상기 도 3b에서 I-I′에 따른 단면도.
도 6은 본 발명의 실시예에 테스트헤드의 정면도.
도 7a 및 7b는 본 발명의 일 실시예에 따른 소켓 구조의 사시도.
도 8a 내지 도 8e는 본 발명의 일 실시예에 따른 소켓 구조의 평면도.
도 9a 및 9b는 본 발명의 일 실시예에 따른 래치의 사시도.

첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.

제 1, 제 2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소는 제 1 구성요소로 명명될 수 있다.

본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

도 1은 본 발명의 기술적 사상에 의한 반도체 패키지 테스트장치를 개략적으로 도시한 사시도이다. 도 1을 참조하면, 반도체 패키지 테스트장치는 크게 테스트핸들러(100)과 테스트헤드(200)으로 나누어 볼 수 있다.

상기 테스트핸들러(100)은 테스터에서 반도체 패키지들을 자동으로 테스트할 수 있도록 반도체 패키지들을 공급하여 정렬하고, 테스트가 완료되면 이를 분류하여 트레이와 같은 운반 및 저장수단에 다시 집어넣는 역할을 수행하며, 로딩부(110), 소크챔버(120), 테스트챔버(130), 디소크챔버(140), 언로딩부(150) 및 테스트트레이(170)으로 구성된다.

상기 로딩부(110)은 커스토머트레이의 반도체 패키지들을 얼라인블록(112)을 통해 정렬한 후 상기 테스트트레이(170)에 적재시킨다. 본 발명의 실시예에 따른 로딩부(110)는 다수의 반도체 패키지들이 서로 어긋나게 적층시켜 상기 테스트트레이(170)에 적재한다.

상기 소크챔버(120)는 상기 로딩부(110)에 의해 반도체 패키지들을 적재한 상기 테스트트레이(170)를 예열 또는 예냉을 한다.

이후, 상기 테스트트레이(170)는 반도체 패키지의 성능테스트를 위해 마련된 상기 테스트챔버(130)내로 수용되며 반도체 패키지들에 대한 테스트가 이루어진다. 상기 테스트챔버(130)의 후방으로는 상기 테스트챔버(130)에 위치한 상기 테스트트레이(170) 상의 반도체 패키지들을 테스트하기 위한 상기 테스트헤드(200)가 배치되며, 상기 테스트헤드(200) 상의 소켓들과 반도체 패키지의 패드는 전기적으로 연결되며 테스트가 진행된다.

상기 테스트챔버(130)에서 테스트를 마친 반도체 패키지들이 적재된 테스트트레이(170)는 디소크챔버(140)를 거치면서 상온으로 회복되며, 언로딩부(150)에서 테스트트레이(170) 상의 반도체 패키지를 테스트의 결과에 따라 등급별로 분류하여 적재하게 된다.

도 2a는 상기 테스트트레이(170)의 평면도이고, 도 2b는 상기 테스트트레이(170)에 구비된 하나의 인서트(180)에 대한 평면도이다.

상기 테스트트레이(170)는 테스트 대상인 반도체 패키지들이 서로 어긋나게 적층되어 수납될 수 있는 인서트(180)를 구비한다. 도면에서는 8×16개의 인서트(180)가 구비된 테스트트레이(170)를 표현하고 있다. 상기 테스트트레이(170)는 상기 테스트핸들러(100)의 이송수단(미도시)를 통해 상기 테스트핸들러(100) 각 부분으로 이송되며, 상기 테스트챔버(130) 내에서 상기 테스트헤드(200)와 접촉되어 상기 테스트트레이(170)에 적재된 반도체 패키지들을 동시에 테스트할 수 있다.

또한 상기 인서트(180)는 1열×2행 구조 또는 2열×2행 구조로 패키지 수용구(미도시)를 갖을 수 있는데 반드시 이에 한정되는 것은 아니다. 상기 패키지 수용구에 반도체 패키지들이 직접 어긋나게 적층되어 수납될 수도 있다. 한편, 상기 패키지 수용구에는 상기 반도체 패키지들을 상기 인서트(180) 내에서 지지하고 위치를 고정할 수 있는 포켓(190)이 설치될 수 있다. 상기 반도체 패키지들은 상기 포켓(190) 내부에 어긋나게 적층될 수 있다. 상기 포켓(190)은 하부에 개구부(193)가 구비되어 있어서 적재된 반도체 패키지의 패드와 테스트헤드(200)의 소켓핀들이 전기적으로 연결될 수 있는 공간을 제공한다.

한편, 상기 포켓(190) 또는 상기 인서트(180)에는 반도체 패키지들을 지지하기 위한 래치(latch,195)가 형성될 수 있다. 상기 래치(195)는 서로 어긋나게 계단 형태로 적층되는 반도체 패키지들과 후술할 테스트헤드(200) 상에 형성된 소켓핀들이 맞물려서 테스트가 이루어 질 수 있도록 반도체 패키지의 위치를 고정한다.

도 3a은 테스트챔버(130)에서 상기 테스트트레이(170)와 상기 테스트헤드(200)가 결합된 상태를 나타내는 분해 사시도이고, 도 3b는 푸셔부(500)을 제외하고 상기 테스트트레이(170)와 상기 테스트헤드(200)가 결합된 상태의 평면도이다.

도 3a에서 볼 수 있듯이, 다수의 소켓들(240, 250)이 하나의 메인 소켓지지대(230) 상에 형성된다. 상기 메인 소켓지지대(230)은 인서트(180) 상에 형성된 하나의 패키지 수용구 또는 포켓(190)에 대응한다. 또한 상기 메인 소켓지지대(230)는 다수의 소켓들(240, 250)을 그 상부에 지지하고 있으며, 접촉핀(280)을 통하여 소켓가이드(225)와 결합되어 지지되고 있다. 한편, 내부적으로는 각각의 소켓핀들(240a, 250a)과 후술할 신호 입/출력 장치와 전기적으로 연결되는 배선(미도시)이 설치되어 있다.

한편, 상기 소켓들(240, 250)은 다수의 소켓핀들(240a, 250a)들을 갖는다. 상기 소켓들(240, 250)은 상기 인서트(180)에 인접하여 형성된다. 상기 소켓들(240, 250)은 서로 다른 표면레벨을 갖는다. 여기서 표면레벨이라 함은 상기 메인 소켓지지대(230)의 가장 저면으로부터 각각의 소켓에 구비된 소켓핀까지의 높이를 말한다. 즉, 표면레벨은 상기 메인 소켓지지대(230)의 가장 저면으로부터 소켓까지의 높이를 지칭할 수도 있다.

도 3a는 서로 다른 표면레벨을 갖는 2개의 소켓(240, 250)이 메인 소켓지지대(230) 상에 형성된 모습을 나타내고 있는 것이다. 도 3a에서 표면레벨이 낮은 소켓이 하부 소켓(240)이 되고, 상대적으로 표면레벨이 높은 소켓이 상부 소켓(250)이 된다. 상기 하부 소켓(240)은 다수의 하부 소켓핀들(240a)을 갖고 있으며, 마찬가지로 상기 상부 소켓(250)은 다수의 상부 소켓핀들(250a)을 갖고 있다. 상기 하부 소켓핀들(240a)는 상기 상부 소켓핀들(250a)에 비하여 표면레벨이 낮다.

상기 소켓가이드(225)는 상기 테스트헤드(200) 상에 형성된 상기 하이픽스보드(미도시)의 일부를 구성한다. 상기 소켓가이드(225)는 내부에 관통홀(227)이 구비되어 있다. 상기 테스트챔버(130) 내부에서 상기 반도체 패키지의 테스트가 이루어질 시점에서 상기 상부 소켓핀들(250a) 및 상기 하부 소켓핀들(240a)이 상기 관통홀(227)을 통해 상기 인서트(180)의 방향을 향해 노출된다. 또한 상기 소켓가이드(225)의 에지부에 형성된 보강리브(229)를 통해 인서트(180)와 결합할 위치를 고정하게 된다. 상기 인서트(180)는 상기 보강리브(229)의 대응하는 위치에 보강리브 수용부(185)를 구비하여 원활하게 소켓가이드(225)와 맞물릴 수 있도록 한다.

상기 인서트(180)에는 2 이상의 반도체 패키지가 서로 어긋나게 적층되어 수납될 수 있다. 상기 2 이상의 반도체 패키지는 상기 인서트(180) 내부에 직접 수납될 수 있으나, 도 3a가 나타내는 바와 같이 패키지 수용구에 설치된 포켓(190) 내부에 서로 어긋나게 적층되어 수납될 수 있다. 도 3a는 2개의 반도체 패키지가 서로 어긋나게 적층되어 계단 형태로 수납된 구조를 도시하고 있다. 하부에 적층되는 하부 반도체 패키지(310)는 상기 하부 소켓(240)에 대응하여 정렬하게 되며, 상기 하부 반도체 패키지(310)에 형성된 패드는 상기 하부 소켓(240)에 형성된 하부 소켓핀들(240a)과 전기적으로 접속된다. 마찬가지로, 상기 하부 반도체 패키지(310) 상부에 계단 형태로 어긋나게 적층되어 수납되는 상부 반도체 패키지(320)는 상기 상부 소켓(250)에 대응하게 정렬하게 되며, 상기 상부 반도체 패키지(320)에 형성된 패드는 상기 상부 소켓(250)에 형성된 상부 소켓핀들(250a)과 전기적으로 접속하게 된다.

한편, 상기 상부 반도체 패키지(320)는 인서트(180) 또는 포켓(190)의 좌면 또는 우면에 설치된 래치(195)에 의해 고정될 수 있다. 상기 래치(195)에 의하여 상기 상부 반도체 패키지(320)의 패드들과 상기 상부 소켓(250) 상의 상기 상부 소켓핀들(250a)은 안정적으로 전기적으로 접속할 수 있다.

상기 테스트트레이(170)가 상기 테스트챔버(130) 내의 소정 위치로 이송되어 오면 테스트헤드(200)가 상기 테스트챔버(130) 안으로 수용되어 상기 테스트트레이(170)와 접촉하게 되며, 상기 테스트챔버(130) 내에 설치된 푸셔부(500)에 의해 테스트헤드(200)와 테스트트레이(170), 즉 테스트헤드(200) 상의 소켓핀들(240a, 250a)과 테스트트레이(170)의 인서트(180)에 서로 어긋나게 적층되어 수납된 반도체 패키지(310, 320)의 패드는 더욱 정밀하게 접촉하게 된다. 즉, 상기 푸셔부(500)의 푸셔(미도시)가 제 2 반도체 패키지(320)을 상부에 적절한 압력을 가하도록 되어 있다. 상기 푸셔는 탄성부재로 형성될 수 있다. 상기 압력은 제 1 반도체 패키지(310)에 까지 미치므로 상기 반도체 패키지들의 패드들과 상기 소켓핀들의 연결이 떨어지지 않게 된다.

도 3b는 본 발명의 실시예에 따라 상기 테스트챔버(130)에서 상기 테스트트레이(170)와 테스트헤드(200)가 결합된 상태를 나타내는 평면도이다. 두 개의 패키지 수용구에 각각 포켓(190)이 구비되어 있다. 하나의 포켓에는 상기 하부 반도체 패키지(310) 및 상기 상부 반도체 패키지(320)가 어긋나게 순차로 적층되어 수납되며 상기 래치(195)에 의해 고정되어 있다. 다른 하나의 포켓(190)에는 반도체 패키지가 수납되지 않은 상태를 나타내고 있다. 상기 인서트(180)는 상기 보강리브 수용부(185)를 구비하여 상기 소켓가이드(225) 상의 상기 보강리브(229)에 결합하여 상기 인서트(180)와 상기 소켓가이드(225)의 위치를 고정한다.

도 4는 이해의 편의를 위해, 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 패키지 테스트장치를 통해 검사가 이루어지는 원 로우 패드 패키지(one row pad package) 타입의 패키지를 나타내고 있다. 그러나, 본 발명의 기술적 사상에 의한 반도체 패키지 테스트장치는 도 3이 나타내는 원 로우 패드 패키지 타입의 패키지에만 적용되는 것이 아니고, 인서트(180) 내에서 서로 어긋나게 적층되어 수납될 수 있는 반도체 패키지라면 적용의 제한이 없다. 상기 원 로우 패드 패키지 타입의 패키지는 상면 또는 하면 중 어느 한 면에, 그리고 어느 한 측단에 전도성 물질로 이루어진 패드(300)가 형성되어 있음을 알 수 있다. 상기 패드(300)는 각각 후술할 테스트헤드 상에 형성된 소켓핀들과 전기적으로 연결되게 된다.

도 5a 내지 도 5c는 상기 도 3b에서 I-I′에 따른 개략적인 단면도이다. 인서트(180)의 패키지 수용구 내부에 포켓(190)이 설치되어 있다. 상기 포켓(190)은 개구부(193)를 갖고 포켓(190)의 하면을 형성하는 플레이트(194), 상기 플레이트(194) 일단에 형성된 전방 가이드(191) 및 상기 전방 가이드(191)에 마주보는 후방 가이드(192)를 포함한다. 상기 포켓(190)은 상기 인서트(180)에 의해 고정되며, 반도체 패키지(310, 320)는 상기 포켓(190)에 의해 고정된다. 상기 반도체 패키지 중 하부 반도체 패키지(310)은 상기 플레이트(194) 및 상기 후방 가이드(192)에 접촉하여 위치가 고정된다. 여기서 상기 하부 반도체 패키지(310)은 상기 상부 지지대(251)과도 접촉하여 위치가 고정될 수 있다.

상기 하부 반도체 패키지(310) 상에 적층되며 상기 하부 반도체 패키지와 어긋나게 수납되는 상기 상부 반도체 패키지(320)는 상기 전방 가이드(191)과 접촉하여 위치가 고정된다. 도면에 도시하지는 아니하였지만, 포켓의 좌 또는 우면에 형성된 래치(195)에 의해 상기 상부 반도체 패키지(320)가 상기 후방 가이드(192) 쪽으로 밀리는 것을 막을 수 있다.

상기 메인 소켓지지대(230) 상에 하부 소켓(240) 및 상부 소켓(250)이 각각 형성되어 있다. 상기 하부 소켓(240)은 하부 지지대(241) 및 상기 하부 지지대(241) 상에 형성된 하부 소켓핀들(240a)를 포함한다. 상기 상부 소켓(250)은 상부 지지대(251) 및 상기 상부 지지대(251)이 형성된 상부 소켓핀들(250a)을 포함한다. 상기 상부 소켓(250)은 상기 하부 소켓(240)에 비하여 표면레벨이 높다. 상기 소켓들(240, 250)은 상기 개구부(193)에 정렬된다. 상기 개구부(193)을 통하여 상기 반도체 패키지(310, 320)와 각각 전기적으로 접속된다. 즉, 상기 상부 반도체 패키지(320) 하면의 측단에 형성된 패드들(321)은 상기 상부 소켓핀들(250a)과 전기적으로 접속되며, 상기 하부 반도체 패키지(310) 하면의 측단에 형성된 패드들(311)은 상기 하부 소켓핀들(240a)과 전기적으로 접속한다.

이를 위하여는 상기 하부 소켓(240) 및 상시 상부 소켓(250) 사이에 표면레벨의 차이가 필요하다. 상기 표면레벨의 차이는 상기 하부 반도체 패키지(310)의 패드(311)와 상기 하부 소켓핀들(240a)과 전기적으로 접속되고, 상기 상부 반도체 패키지(320)의 패드(321)가 상기 상부 소켓핀들(250a)과 전기적으로 접속될 수 있도록 단차지게 형성된다.

한편, 상기 상부 소켓핀들(250a)는 상기 상부 지지대(251) 내부에 형성된 배선들(250a′)과 전기적으로 연결되며, 상기 하부 소켓핀들(240a)는 상기 하부 지지대(241) 내부에 형성된 배선들(240a′)과 전기적으로 연결된다. 상기 배선들(240a′, 250a′)은 서로 전기적으로 독립, 격리되어 있다. 한편, 상기 배선들(240a′, 250a′)은 상기 메인 소켓지지대(230)의 내부를 통과하여 헤드본체 내의 신호 입/출력 장치와 전기적으로 연결될 수 있다.

도 5b 및 도 5c에서 볼 수 있듯이, 본 발명의 다른 실시례에 의하면 상기 후방 가이드(192)가 상기 상부 반도체 패키지(320)와 접촉할 수 있다. 도 5b는 상기 후방 가이드(192)의 일부에 요철(192′)이 형성되어 있고, 상기 요철(192′)에 의해 상기 후방 가이드(192)는 상기 상부 반도체 패키지(320)와 접촉하고 있다. 도 5c는 상부 반도체 패키지(320)의 크기가 상기 하부 반도체 패키지(310)보다 커서 상기 상부 반도체 패키지(320)은 상기 후방 가이드(192)에 접촉하고 있음을 나타내고 있다.

한편, 도 6을 참조하면, 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 패키지 테스트장치를 구성하는 테스트헤드(200)는 헤드본체(210), 하이픽스보드(220), 소켓들(240, 250), 배선들(240a′, 250a′) 및 신호 입/출력 장치(S)를 포함하여 구성된다. 본 발명의 일 실시예에 따르면, 상기 배선들(240a′, 250a′) 및 신호 입/출력 장치(S)는 상기 테스트헤드 내부에 형성되므로 점선으로 도시하였다. 상기 신호 입/출력 장치(S)는 각각의 소켓핀들(240a, 250a)과 전기적으로 접속되어 있다. 상기 신호 입/출력 장치(S)는 외부의 메인 컴퓨터(미도시)와 전기적으로 신호를 주고 받으며, 상기 신호 입/출력 장치(S)는 상기 소켓핀들(240a, 250a)과 전기적으로 신호를 주고 받는다. 이를 위하여 상기 각각의 소켓핀들(240a, 250a)과 상기 신호 입/출력 장치(S)를 전기적으로 연결시키는 배선들(240a′, 250a′)이 형성될 수 있다. 상기 배선들(240a′, 250a′)은 각각 전기적으로 격리되어 형성되며, 각각의 소켓핀들(240a, 250a)의 측정 신호를 독립하여 신호 입/출력 장치(S)에 전달하거나, 상기 메인 컴퓨터의 신호를 독립하여 상기 소켓핀들(240a, 250a)들에 전달한다. 한편, 상기 신호 입/출력 장치(S)는 도 6에 도시하는 바와 같이 헤드본체(210) 내부에 형성될 수 있으나, 헤드본체(210) 외부에 별도로 형성될 수 있다.

상기 하이픽스보드는(220)은 테스트핸들러(100)로부터 테스트트레이(170)에 의해 공급되는 다수의 반도체 패키지들과 전기적으로 연결될 수 있는 다수의 소켓들(240, 250)을 포함한다. 상기 소켓들은 메인 소켓지지대(미도시) 상에 형성되며 상기 메인 소켓지지대 상에 형성된 다수의 소켓들(240, 250)은 서로 표면레벨을 달리하여 형성된다.

한편, 도 7a 및 7b는 하나의 메인 소켓지지대(230) 상에 형성된 소켓 구조에 대한 확대 사시도이다. 도 7a 및 7b가 나타내는 바와 같이, 메인 소켓지지대(230) 상에 2개의 소켓들(240, 250)이 형성되어 있다. 상기 소켓들(240, 250)은 각각 표면레벨을 달리하여 형성되어 있다. 표면레벨이 낮은 소켓이 하부 소켓(240)이 되며, 상대적으로 표면레벨이 높은 소켓이 상부 소켓(250)이 된다. 상기 하부 소켓(240)은 다수의 하부 소켓핀들(240a, 240b) 및 하부 지지대(241)을 포함하며, 상기 하부 소켓핀들(240a, 240b)은 하부 지지대(241)상에 접촉하여 형성되어 있다. 마찬가지로 상기 상부 소켓(250)은 다수의 상부 소켓핀들(250a, 250b) 및 상부 지지대(251)을 포함하며, 상기 상부 소켓핀들(250a, 250b)은 상기 상부 지지대(251)상에 접촉하여 형성되어 있다. 각각의 소켓핀들(240a, 240b, 250a, 250b)의 배열은 상기 인서트(180) 또는 포켓(190) 내에서 계단 형태로 어긋나게 적층되어 수납되는 반도체 패키지의 패드의 배열에 대응하도록 설계되어 있다. 즉, 상기 인서트(180) 내의 가장 저면에 수납된 하부 반도체 패키지(310)의 패드(311)와 상기 하부 소켓핀들(240a, 240b)이 전기적으로 연결되며, 상기 하부 반도체 패키지(310) 상에 수납되는 상부 반도체 패키지(320)의 패드(321)와 상기 상부 소켓핀들(250a, 250b)이 전기적으로 연결된다.

도 7a 및 7b는 상기 상부 소켓(250) 및 상기 하부 소켓(240)의 표면레벨을 달리하기 위한 본 발명의 일 실시예들을 나타낸 것이다. 도 7a에서 나타내는 바와 같이, 상기 하부 지지대(241) 및 상기 상부 지지대(251)의 두께는 동일하지만, 상기 상부 소켓핀들(250a, 250b)과 상기 하부 소켓핀들(240a, 240b)은 그 길이를 달리함으로서 상기 하부 소켓(240) 및 상기 상부 소켓(250)은 표면레벨을 달리하게 된다. 예를 들면, 상부 소켓핀들(250a, 250b)의 길이는 상기 하부 소켓핀들(240a, 240b)보다 길게 형성될 수 있다. 상기 상부 소켓핀들(250a, 250b)과 상기 하부 소켓핀들(240a, 240b)의 길이 차이는 통상 상기 하부 반도체 패키지(310)의 두께가 된다. 그러나, 만일 후술하는 바와 같이 상기 하부 반도체 패키지(310) 위치를 고정하기 위하여 누름부가 구비된 래치를 사용하는 경우에는, 상기 상부 소켓핀들(250a, 250b)의 길이는 상기 하부 소켓핀들(240a, 240b)의 길이에 대하여 상기 하부 반도체 패키지(310)두께에 래치에 구비된 상기 누름부의 두께를 더한 값만큼 차이가 있도록 형성된다.

한편, 도 7b는 본 발명의 다른 실시예에 의해 소켓핀들(240a, 240b, 250a, 250b)의 길이는 동일하지만, 상기 상부 소켓핀들(250a, 250b)의 하부에 형성된 상부 지지대(251)의 두께가 상기 하부 소켓핀들(240a, 240b)의 하부에 형성된 하부 지지대(241)의 두께 보다 두꺼워서 상기 상부 지지대(251)은 상기 하부 지지대(241)보다 상대적으로 돌출하게 된다. 상기 상부 소켓(250) 및 상기 하부 소켓(240)의 표면레벨의 차이가 형성된 경우를 나타내고 있다. 표면레벨의 차이, 즉 상기 상부 지지대(251) 및 상기 하부 지지대(241)의 두께 차이는 통상 하부 반도체 패키지의 두께이나, 누름부가 구비된 래치로 하부 반도체 패키지의 위치를 고정하는 경우에는 상기 누름부의 두께가 고려될 수 있다.

나아가, 본 발명의 다른 실시예에 따라, 상기 메인 소켓지지대(230) 상에는 표면레벨의 차이를 두면서 제 3 단 이상의 소켓들을 더 구비할 수 있다. 이 경우 상기 인서트(180) 또는 포켓(190)에서 상기 하부 반도체 패키지(310) 및 상기 상부 반도체 패키지(320) 사이에 하나 또는 다수의 다른 반도체 패키지들이 서로 어긋나게 적층될 수 있다.

도 8a 내지 도 8d는 본 발명의 실시예에 따른 상기 메인 소켓지지대(230) 상에 형성된 2개의 소켓들(240, 250) 및 상기 소켓들(240, 250)과 전기적으로 접속된 상기 인서트(180) 또는 포켓(190) 내에서 서로 어긋나게 적층된 반도체 패키지(310, 320)를 나타내는 평면도이다. 상기 하부 소켓(240)은 상기 하부 소켓핀들(240a, 240b)이 제 1 피치(pitch) 간격으로 형성된 하부 지지대(241)를 포함하고, 상기 상부 소켓(250)은 상기 상부 소켓핀들(250a, 250b)이 제 2 피치(pitch) 간격으로 형성된 상부 지지대(251)를 포함한다. 한편, 도 8e는 상기 메인 소켓지지대(230) 상에 4개의 소켓들(240, 250, 260, 265)이 형성되어 있고 각각의 소켓들과 반도체 패키지가 각각 전기적으로 접속된 상태를 나타내는 평면도이다. 상기 반도체 패키지는 점선으로 나타내었다.

도 8a 및 도 8b는 각각 본 발명의 일 실시예에 의한 소켓(230)의 평면도로서 테스트 대상이 되는 반도체 패키지(310, 320)가 서로 동일한 크기를 갖는 경우이다. 즉, 상기 하부 소켓핀들(240a, 240b)은 상기 하부 지지대(241) 상에 제 1 피치 간격으로 형성되며, 상기 상부 소켓핀들(250a, 250b)은 상기 상부 지지대(251) 상에 제 2 간격으로 형성되는데, 상기 제 1 피치 간격 및 제 2 피치 간격이 동일한 경우를 나타낸다. 상기 하부 반도체 패키지(310)의 패드는 상기 하부 소켓핀들(240a, 240b)과 전기적으로 연결되고, 상기 상부 반도체 패키지(320)의 패드는 상기 상부 소켓핀들(250a, 250b)과 전기적으로 연결된다. 상기 하부 소켓핀들(240a, 240b)과 상기 상부 소켓핀들(250a, 250b)의 피치 간격 및 배열은 각각 상기 하부 반도체 패키지(310) 및 상기 상부 반도체 패키지(320)의 패드의 피치 간격 및 배열에 대응한다.

도 8a는 각 소켓(240, 250)의 소켓핀들(240a, 240b, 250a, 250b)들의 피치 간격 및 배열이 동일한 경우를 나타낸다. 상기 하부 소켓핀들 중 중앙 부분에서 선택된 두 개의 소켓핀들(240a, 240b)들을 연결한 선과 상기 두 개의 소켓핀들 중에 어느 하나의 소켓핀(240b)과 상기 어느 하나의 소켓핀으로부터 가장 가까운 상부 소켓핀(250b)을 연결한 선은 직각을 이루는 배열을 나타낸다.

한편, 각각의 상기 소켓에 형성된 소켓핀들 사이의 전자기적 간섭을 최소화하여 테스트의 오차를 최소화하고 테스트 시간을 단축하기 위하여는 어느 하나의 소켓의 소켓핀과 다른 소켓의 소켓핀 사이의 거리가 최대로 되어야 한다. 즉, 본 발명의 다른 실시예에 의하면, 상기 하부 소켓핀들(240a, 240b)들 중 중앙 부분에서 선택된 이웃하는 두 개의 소켓핀들(240a, 240b)로부터 상기 상부 소켓핀들(250a, 250b) 중 상기 하부 소켓핀들 중 이웃하는 두 개의 소켓핀들(240a, 240b)과의 거리가 가장 가까운 상부 소켓핀(250b)을 선택하였을 때 상기 상부 소켓핀(250b)과 상기 이웃하는 두 개의 소켓핀들(240a, 240b) 사이의 거리가 각각 동일한 배열(즉, 240a와 250b 사이의 거리가 240b와 250b 사이의 거리와 같은 배열)이 가능하다. 이를 위하여 도 8b에 도시한 것처럼 상기 하부 소켓핀들(240a, 240b)과 상기 상부 소켓핀들(250a, 250b)이 각각 지그재그 형태로 배열될 필요가 있다. 도 8b는 하부 소켓핀들(240a, 240b)이 피치 간격의 절반만큼 우측으로 이동된 형태의 소켓핀 배열을 도시하고 있다. 이 때, 인서트(미도시) 내에 삽입되는 반도체 패키지의 적층 구조도 상기 소켓(230)의 소켓핀의 배열에 대응되도록 상기 상부 반도체 패키지(320)가 상기 하부 소켓핀들(240a, 240b)의 피치 간격의 절반만큼 우측으로 위치하여 어긋나게 적층된다. 이 경우 후술할 래치를 이용하여 하부 반도체 패키지(310)의 위치를 고정하게 된다. 한편, 상기 상부 소켓핀들(250a, 250b)이 상기 하부 소켓핀들(240a, 240b)의 피치 간격의 절반만큼 우측으로 이동되어 형성될 수 있음을 물론이다.

소켓핀의 개수와 배열은 인서트(180) 또는 소켓(190)내에서 서로 어긋나게 적층된 반도체 패키지의 종류 및 적층 구조에 따라 달라질 수 있다.

도 8c는 본 발명의 또 다른 일 실시예에 따른 소켓 구조를 도시하고 있다. 즉, 서로 다른 패드의 개수를 갖는 반도체 패키지(310, 320)의 테스트를 위한 소켓 구조를 나타내고 있다. 도 8c는 하부 반도체 패키지(310)의 패드의 개수는 7개이며, 상부 반도체 패키지(320)의 패드의 개수는 9개인 2개의 반도체 패키지(310, 320)를 예시로서 도시하고 있다. 즉, 상기 하부 소켓(240)의 하부 소켓핀들(240a, 240b)의 개수는 7개이며, 상기 상부 소켓(250)의 상부 소켓핀들(250a, 250b)의 개수는 9개로 이루어진다. 상기 2개의 반도체 패키지(310, 320)가 상기 테스트트레이(170)의 상기 인서트(미도시)에 계단 형태로 어긋난 적층 구조로 삽입되어 테스트챔버(130)로 이송되어 오면, 테스트헤드(200) 상의 도 8c의 구조를 갖는 상기 소켓들(240, 250)이 인서트 내의 상기 하부 반도체 패키지(310) 및 상기 상부 반도체 패키지(320)와 전기적으로 접촉하게 된다. 따라서, 상기 소켓들(240, 250)은 서로 다른 패드의 개수를 갖는 복수의 반도체 패키지를 동시에 독립적으로 테스트할 수 있다.

도 8c에서 소켓 핀의 개수 및 반도체 패키지의 패드의 개수는 예시에 지나지 아니하며, 나아가, 각 단의 소켓핀 사이의 전자기적 간섭을 최소화하기 위해 상기 언급한 바대로 상기 제 1 단의 소켓핀들(240a, 240b) 및 상기 제 2 단의 소켓핀들(250a, 250b)은 서로 지그재그 형태로 형성될 수 있다.

도 8d는 본 발명의 또 다른 일 실시예에 따른 소켓(230) 구조를 도시하고 있다. 즉, 서로 다른 크기의 반도체 패키지(310, 320)의 테스트를 위한 소켓 구조를 나타내고 있다. 상기 하부 반도체 패키지(310)의 폭이 상기 상부 반도체 패키지(320)의 폭 보다 크고, 소켓핀들(240a, 240b, 250a, 250b)의 배열 및 구성도 그에 대응하도록 형성되어 있음을 나타내고 있다. 상기 하부 반도체 패키지(310)의 폭이 상기 상부 반도체 패키지(320)의 폭 보다 큰 경우 뿐만 아니라 그 반대의 경우에도 반도체 패키지의 패드에 전기적으로 연결될 수 있도록 소켓핀들(240a, 240b, 250a, 250b)의 구성을 변형할 수 있다.

또한, 본 발명의 또 다른 일 실시예에 따르면 테스트트레이(170) 내의 하나의 인서트(180)에 삽입되어 계단 형태로 적층되는 반도체 패키지의 개수는 2개에 한정되지 않고 3개 이상도 가능하다. 이 경우에는 소켓의 구조 역시 3개 이상의 소켓핀들의 단으로 이루어진 계단 형태로 형성되어야 한다. 도 8e는 4개의 반도체 패키지를 동시에 독립적으로 테스트할 수 있는 소켓 구조를 도시하고 있다. 예를 들면, 상기 하부 반도체 패키지(310) 및 상기 상부 반도체 패키지(320) 사이에 하나 또는 다수의 다른 반도체 패키지들이 서로 어긋나게 적층될 수 있다. 상기 인서트(미도시) 내에서 가장 저면에 먼저 삽입되어 수납되는 하부 반도체 패키지(310) 및 그 다음에 순차로 적층되어 수납되는 제 3 반도체 패키지(330), 제 4 반도체 패키지(340) 및 상부 반도체 패키지(320)를 점선으로 나타내었다. 상시 하부 반도체 패키지(310)의 패드(미도시)와 전기적으로 연결되는 하부 소켓핀들(240a, 240b), 제 3 반도체 패키지(320)의 패드(미도시)와 전기적으로 연결되는 제 3 소켓핀들(260a, 260b), 제 4 반도체 패키지(340)의 패드(미도시)와 전기적으로 연결되는 제 4 소켓핀들(265a, 265b) 및 상기 상부 반도체 패키지(320)의 패드(미도시)와 전기적으로 연결되는 상부 소켓핀들(250a, 250b)이 각각의 소켓들(240, 260, 265, 250) 상에 형성될 수 있다.

도 9a 및 도 9b는 본 발명의 실시예에 따른 가장 상층의 반도체 패키지를 고정하기 위한 래치(195)이다. 점선은 반도체 패키지가 수납된 상태를 나타낸다. 상기 하부 반도체 패키지(310) 및 상기 상부 반도체 패키지(320)는 상기 래치(195) 및 상기 플레이트(194) 사이에 수납될 수 있다. 도 9a가 도시하는 래치(196)은 상하좌우의 위치 고정 뿐만 아니라, 반도체 패키지를 위에서 눌러 고정할 수 있는 누름부(196)를 갖고 있다. 도 9b는 본 발명의 실시예에 따른 가장 상층의 반도체 패키지를 제외한 나머지 반도체 패키지의 위치 고정을 위한 래치(195)를 도시하고 있다. 도 9b에 도시한 래치(195)는 누름부를 구비하고 있지 않다.

상기 래치(195)는 반도체 패키지의 위치를 고정시킬 수 있는 것이라면 그 형태와 작동에 제한이 없다.

100:테스트핸들러 120: 쇼크챔버
130:테스트챔버 140:디쇼크챔버
170:테스트트레이 180:인서트
190:포켓 191:전방 가이드
192:후방 가이드 193:관통홀
194:플레이트 195:래치
200:테스트헤드 S : 신호 입/출력 장치
210:헤드본체 220:하이픽스보드
240:하부 소켓 250:상부 소켓
241:하부 지지대 251:상부 지지대
240a, 240b:하부 소켓핀들 250a, 250b:상부 소켓핀들
310:하부 반도체 패키지 320:상부 반도체 패키지
500:푸셔부

Claims (8)

1. 적어도 두 개의 패키지 수용구들을 포함하는 인서트, 상기 패키지 수용구들은 각각 적어도 두 개의 반도체 패키지들이 계단 형태로 적층되어 수납되는 포켓을 갖고; 및
   상기 인서트의 하부에 배치되어 상기 포켓 내에 적층된 상기 반도체 패키지들의 패드들과 각각 접촉하는 계단 형태의 하부 소켓 및 상부 소켓을 포함하며,
   상기 하부 소켓은 상기 반도체 패키지들 중 하부에 위치하는 반도체 패키지의 하면 상의 패드들과 직접적으로 연결되는 다수의 하부 소켓핀들을 포함하고,
   상기 상부 소켓은 상기 반도체 패키지들 중 상부에 위치하는 반도체 패키지의 하면 상의 패드들과 직접적으로 연결되는 다수의 상부 소켓핀들을 포함하며,
   상기 하부 소켓핀들 및 상기 상부 소켓핀들은 서로 지그재그 형태로 배열되는 반도체 패키지 테스트장치.
2. 제 1항에 있어서,
   상기 인서트는:
   개구부를 갖는 플레이트;
   상기 플레이트의 일단에 형성된 전방 가이드; 및
   상기 전방 가이드와 마주보도록 상기 플레이트의 타단에 형성된 후방 가이드를 포함하고,
   상기 반도체 패키지들 중 하부에 위치하는 반도체 패키지의 일측면은 상기 후방 가이드에 접촉하고 및 상기 반도체 패키지들 중 상부에 위치하는 반도체 패키지의 일측면은 상기 전방 가이드에 접촉하는 반도체 패키지 테스트장치.
3. 제 2항에 있어서,
   상기 반도체 패키지들은 동일한 크기를 갖는 반도체 패키지 테스트장치.
4. 제 2항에 있어서,
   상기 반도체 패키지들 중 상부에 위치하는 상기 반도체 패키지의 상부에 압력을 가하는 푸셔부를 더 포함하고,
   상기 인서트는 상기 반도체 패키지들 중 상부에 위치하는 상기 반도체 패키지의 측면과 접촉하여 상기 반도체 패키지를 고정하는 래치를 더 포함하는 반도체 패키지 테스트장치.
5. 제 1항에 있어서,
   상기 반도체 패키지들 중 상부에 위치하는 상기 반도체 패키지는 하부에 위치하는 상기 반도체 패키지 상에 직접적으로 적층되는 반도체 패키지 테스트장치.
6. 제 1항에 있어서,
   상기 반도체 패키지들 중 하부에 위치하는 반도체 패키지의 하면 상의 패드들은 상기 반도체 패키지들 중 하부에 위치하는 반도체 패키지의 하면 측단에 형성되며,
   상기 반도체 패키지들 중 상부에 위치하는 반도체 패키지의 하면 상의 패드들은 상기 반도체 패키지들 중 상부에 위치하는 반도체 패키지의 하면 측단에 형성되는 반도체 패키지 테스트장치.
7. 제 1항에 있어서,
   상기 하부 소켓핀들과 상기 상부 소켓핀들은 서로 전기적으로 분리되고,
   상기 상부 소켓핀들은 상기 하부 소켓핀들 보다 상대적으로 높게 돌출한 반도체 패키지 테스트장치.
8. 제 1항에 있어서,
   상기 패키지 수용구들은 상기 인서트 내에 2행 구조로 배치되는 반도체 패키지 테스트장치.

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