KR20160056302A

KR20160056302A - 송신 장치, 수신 장치 및 그 제어 방법

Info

Publication number: KR20160056302A
Application number: KR1020150158268A
Authority: KR
Inventors: 황성희; 이학주; 양현구
Original assignee: 삼성전자주식회사
Priority date: 2014-11-11
Filing date: 2015-11-11
Publication date: 2016-05-19
Also published as: KR20190026718A; CA3040597C; KR20210034571A; KR101956894B1; CN111052700A; CA3040597A1; KR101907931B1; KR102306119B1; KR102232822B1; KR20180114535A; KR102012478B1; BR112017009808A2; MX2017006132A; MX364648B; KR101800428B1; CA2966482C; CA2966482A1; KR20190098121A; KR20170129662A

Abstract

송신 장치가 개시된다. 송신 장치는 입력 패킷에 기초하여, 헤더 및 페이로드를 포함하는 패킷을 생성하는 패킷 생성부, 생성된 패킷을 신호 처리하는 신호처리부 및 신호 처리된 패킷을 전송하는 송신부를 포함하며, 헤더를 구성하는 베이스 필드는 베이스 필드가 제1 길이임을 나타내는 제1 값 또는 베이스 필드가 제2 길이임을 나타내는 제2 값으로 설정되는 제1 필드를 포함하며, 제1 필드가 제2 값으로 설정되면, 베이스 필드는, 페이로드에 포함된 입력 패킷의 각 시작점 중 첫 번째 값을 나타내는 포인터 값의 LSB(least significant bits)를 나타내는 제2 필드 및 포인터 값의 MSB(most significant bits)를 나타내는 제3 필드를 포함한다. 이에 따라, 입력 스트림을 효율적으로 물리적 계층에 매핑할 수 있으므로 데이터 처리 효율을 높일 수 있게 된다.

Description

송신 장치, 수신 장치 및 그 제어 방법 {TRANSMITTING APPARATUS AND RECEIVING APPARATUS AND CONTROLLING METHOD THEREOF}

본 발명은 송신 장치, 수신 장치 및 그 제어 방법에 관한 것으로, 더욱 상세하게는 데이터를 적어도 하나의 신호 처리 경로에 매핑시켜 전송하는 송신 장치, 수신 장치 및 그 제어 방법에 관한 것이다.

21세기 정보화 사회에서 방송 통신 서비스는 본격적인 디지털화, 다채널화, 광대역화, 고품질화의 시대를 맞이하고 있다. 특히 최근에 고화질 디지털 TV 및 PMP, 휴대방송 기기 보급이 확대됨에 따라 디지털 방송 서비스도 다양한 수신방식 지원에 대한 요구가 증대되고 있다.

이러한 요구에 따라 표준 그룹에서는 다양한 표준을 제정하여, 사용자의 니즈를 만족시킬 수 있는 다양한 서비스를 제공하고 있는 실정에서, 보다 우수한 성능을 통해 보다 나은 서비스를 제공하기 위한 방안의 모색이 요청된다.

본 발명은 상술한 필요성에 따라 안출된 것으로, 본 발명의 목적은 다양한 타입의 데이터를 전송하기에 적합한 포맷을 갖는 프레임을 생성하는 송신 장치, 수신 장치 및 그 제어 방법을 제공함에 있다.

이상과 같은 목적을 달성하기 위한 실시 예에 따르면, 송신 장치는 입력 패킷에 기초하여, 헤더 및 페이로드를 포함하는 패킷을 생성하는 패킷 생성부, 상기 생성된 패킷을 신호 처리하는 신호처리부 및 상기 신호 처리된 패킷을 전송하는 송신부를 포함하며, 상기 헤더를 구성하는 베이스 필드(Base 필드)는 상기 베이스 필드가 제1 길이임을 나타내는 제1 값 또는 상기 베이스 필드가 제2 길이임을 나타내는 제2 값으로 설정되는 제1 필드를 포함하며, 상기 제1 필드가 상기 제2 값으로 설정되면, 상기 베이스 필드는, 상기 페이로드에 포함된 입력 패킷의 각 시작점 중 첫 번째 값을 나타내는 포인터 값의 LSB(least significant bits)를 나타내는 제2 필드 및 상기 포인터 값의 MSB(most significant bits)를 나타내는 제3 필드를 포함할 수 있다.

여기서, 상기 베이스 필드는, 상기 헤더의 확장 모드를 나타내는 제4 필드를 포함하며, 상기 제4 필드는, 옵셔널 필드(Optional 필드)의 존부, 상기 옵셔널 필드의 길이 및 확장 필드(Extension 필드)의 구조에 관한 정보 중 적어도 하나를 포함할 수 있다.

또한, 상기 제4 필드는, Optional 필드의 존부, 상기 Optional 필드의 길이 및 상기 Extension 필드의 구조에 관한 정보 중 적어도 하나를 포함할 수 있다.(삭제)

또한, 상기 제4 필드는, 상기 Optional 필드 및 Extension 필드가 부존재함을 나타내는 제3 값, 상기 Optional 필드가 존재하고 상기 Optional 필드의 길이가 1 바이트임을 나타내는 제4 값, 상기 Optional 필드가 존재하고 상기 Optional 필드의 길이가 2 바이트임을 나타내는 제5 값 및 상기 Optional 필드가 존재하고 상기 Optional 필드의 길이가 2 바이트이며 상기 Extension 필드가 복수의 Extension 페이로드를 포함하는 구조임을 나타내는 제6 값 중 하나로 설정될 수 있다.

또한, 상기 제4 필드가 상기 제4 값 또는 제5 값으로 설정되면, 상기 Optional 필드는 상기 Extension 필드에 포함된 Extension 페이로드의 타입을 나타내는 제5 필드 및 상기 Extension 필드의 길이를 나타내는 제6 필드를 더 포함하며, 상기 제5 필드가 기 설정된 값으로 설정되면, 상기 확장 필드는 전부 패딩으로 채워질 수 있다.

또한, 상기 제4 필드가 상기 제5 값으로 설정되면, 상기 Optional 필드는 상기 Extension 필드에 포함된 Extension 페이로드의 타입을 나타내는 필드, 상기 Extension 필드의 길이를 나타내는 필드의 LSB 파트를 나타내는 필드 및 상기 Extension 필드의 길이를 나타내는 필드의 MSB 파트를 나타내는 필드를 포함할 수 있다.

또한, 상기 제4 필드가 상기 제6 값으로 설정되면, 상기 Optional 필드는 상기 Extension 필드에 포함된 복수의 Extension 페이로드의 개수를 나타내는 필드, 상기 Extension 필드의 길이를 나타내는 필드의 LSB 파트를 나타내는 필드 및 상기 Extension 필드의 길이를 나타내는 필드의 MSB 파트를 나타내는 필드를 포함할 수 있다.

또한, 상기 Extension 필드는, 상기 복수의 Extension 페이로드 각각의 타입을 나타내는 복수의 필드 및 상기 복수의 Extension 페이로드 각각의 길이를 나타내는 복수의 필드를 포함할 수 있다.

또한, 상기 Extension 필드는, 상기 제4 필드가 상기 제4 값 및 제5 값 중 하나로 설정되고 상기 Extension 필드에 포함된 Extension 페이로드의 길이가 상기 Extension 필드의 길이보다 작을 경우, 상기 Extension 필드에 상기 Extension 페이로드를 포함하고 남은 나머지 부분에는 패딩(padding)을 포함할 수 있다.

또한, 상기 Extension 필드는, 상기 제4 필드가 상기 제6 값으로 설정된 경우 상기 Extension 필드에 복수의 Extension 페이로드를 포함하고 남은 나머지 부분에는 패딩(padding)을 포함할 수 있다.

한편, 본 발명의 일 실시 예에 따른 수신 장치는 헤더 및 페이로드를 포함하는 패킷을 포함하는 스트림을 수신하는 수신부, 상기 패킷에서 상기 헤더를 추출하고, 상기 헤더에 포함된 정보를 추출하는 정보 추출부 및 상기 추출된 정보에 기초하여 상기 페이로드에 포함된 입력 패킷을 신호 처리하는 신호 처리부를 포함하고, 상기 헤더를 구성하는 베이스 필드는 상기 베이스 필드가 제1 길이임을 나타내는 제1 값 또는 상기 베이스 필드가 제2 길이임을 나타내는 제2 값으로 설정되는 제1 필드를 포함하며, 상기 제1 필드가 상기 제2 값으로 설정되면, 상기 베이스 필드는, 상기 페이로드에 포함된 입력 패킷의 각 시작점 중 첫 번째 값을 나타내는 포인터 값의 LSB(least significant bits)를 나타내는 제2 필드 및 상기 포인터 값의 MSB(most significant bits)를 나타내는 제3 필드를 포함할 수 있다.

한편, 본 발명의 일 실시 예에 따른 송신 장치의 제어 방법은 입력 패킷에 기초하여, 헤더 및 페이로드를 포함하는 패킷을 생성하는 단계, 상기 생성된 패킷을 신호처리하는 단계 및 상기 신호 처리된 패킷을 전송하는 단계를 포함하며, 상기 헤더를 구성하는 베이스 필드(Base 필드)는 상기 베이스 필드가 제1 길이임을 나타내는 제1 값 또는 상기 베이스 필드가 제2 길이임을 나타내는 제2 값으로 설정되는 제1 필드를 포함하며, 상기 제1 필드가 상기 제2 값으로 설정되면, 상기 베이스 필드는, 상기 페이로드에 포함된 입력 패킷의 각 시작점 중 첫 번째 값을 나타내는 포인터 값의 LSB(least significant bits)를 나타내는 제2 필드 및 상기 포인터 값의 MSB(most significant bits)를 나타내는 제3 필드를 포함할 수 있다.

또한, 상기 베이스 필드는, 상기 헤더의 확장 모드를 나타내는 제4 필드를 포함하며, 상기 제4 필드는, 옵셔널 필드(Optional 필드)의 존부, 상기 옵셔널 필드의 길이 및 확장 필드(Extension 필드)의 구조에 관한 정보 중 적어도 하나를 포함할 수 있다.

또한, 상기 확장 필드는, 상기 제4 필드가 상기 제4 값 및 제5 값 중 하나로 설정되고 상기 확장 필드에 포함된 Extension 페이로드의 길이가 상기 확장 필드의 길이보다 작을 경우, 상기 확장 필드에 상기 Extension 페이로드를 포함하고 남은 나머지 부분에는 패딩(padding)을 포함할 수 있다.

또한, 상기 확장 필드는, 상기 제4 필드가 상기 제6 값으로 설정된 경우 상기 확장 필드에 복수의 Extension 페이로드를 포함하고 남은 나머지 부분에는 패딩(padding)을 포함할 수 있다.

한편, 본 발명의 일 실시 예에 따른 수신 장치의 제어 방법은 헤더 및 페이로드를 포함하는 패킷을 포함하는 스트림을 수신하는 단계, 상기 패킷에서 상기 헤더를 추출하고, 상기 헤더에 포함된 정보를 추출하는 단계 및 상기 추출된 정보에 기초하여 상기 페이로드에 포함된 입력 패킷을 신호 처리하는 단계를 포함하며, 상기 헤더를 구성하는 베이스 필드는 상기 베이스 필드(Base 필드)가 제1 길이임을 나타내는 제1 값 또는 상기 베이스 필드가 제2 길이임을 나타내는 제2 값으로 설정되는 제1 필드를 포함하며, 상기 제1 필드가 상기 제2 값으로 설정되면, 상기 베이스 필드는, 상기 페이로드에 포함된 입력 패킷의 각 시작점 중 첫 번째 값을 나타내는 포인터 값의 LSB(least significant bits)를 나타내는 제2 필드 및 상기 포인터 값의 MSB(most significant bits)를 나타내는 제3 필드를 포함할 수 있다.

이상과 같은 본 발명의 다양한 실시 예에 따르면, 입력 스트림을 효율적으로 물리적 계층에 매핑할 수 있으므로 데이터 처리 효율을 높일 수 있게 된다.

도 1은 본 발명의 일 실시 예에 따른 송신 시스템의 계층적 구조를 설명하기 위한 도면이다.
도 2는 본 발명의 실시 예에 따른 방송 링크 계층(1400)의 개략적 구성을 설명하기 위한 도면이다.
도 3a는 본 발명의 일 실시 예에 따른 송신 시스템(또는 송신 장치)의 개략적 구성을 설명하기 위한 도면이다.
도 3b 및 도 3c는 본 발명의 일 실시 예에 따른 멀티플렉싱 방법을 설명하기 위한 도면들이다.
도 4는 도 3a에 도시된 Input Formatting 블럭의 세부 구성을 나타내는 블럭도이다.
도 5a 및 도 5b는 baseband framing 블럭의 세부 구성을 설명하기 위한 도면들이다.
도 6은 본 발명의 일 실시 예에 따른 송신 장치의 구성을 나타낸 블럭도이다.
도 7a는 본 발명의 일 실시 예에 따른 패킷 생성부의 상세한 구성을 나타낸 블럭도이다.
도 8은 본 발명의 일 실시 예에 따른 패킷의 구조를 나타내는 도면이다.
도 9는 본 발명의 일 실시 예에 따른 헤더의 구조를 나타내는 도면이다.
도 10은 본 발명의 일 실시 예에 따른 Optional 필드의 상세한 구성을 나타낸 도면이다.
도 11 내지 도 16d는 본 발명의 다양한 실시 예에 따른 패킷의 구조를 나타낸 도면이다.
도 17은 본 발명의 또 다른 실시 예에 따른 패킷의 구조를 도시한 도면이다.
도 18은 도 17에 도시된 헤더의 상세한 구성을 도시한 도면이다.
도 19는 본 발명의 또 다른 실시 예에 따른 Optional 필드의 상세한 구성을 나타낸 도면이다.
도 20 내지 도 24는 본 발명의 다양한 실시 예에 따른 패킷의 구조를 나타낸 도면이다.
도 25는 본 발명의 일 실시 예에 따른 Extension 필드의 구조에 관한 도면이다.
도 26a는 본 발명의 일 실시 예에 따른 수신 장치의 구성을 나타낸 블록도이다.
도26b는 본 발명의 일 실시 예에 따른 신호 처리부를 구체적으로 설명하기 위한 블록도이다.
도 27은 본 발명의 일 실시 예에 따른 수신기의 구성을 나타낸 블록도이다.
도 28은 복조기를 본 발명의 일 실시 예에 따라 좀 더 자세히 도시한 블록도이다.
도 29는 본 발명의 일 실시 예에 따른 사용자가 서비스를 선택한 시점부터 실제 선택된 서비스가 재생되기까지의 수신기의 동작을 간략하게 나타낸 흐름도이다.
도 30은 본 발명의 일 실시 예에 따른 송신 장치의 제어 방법을 설명하기 위한 흐름도이다.
도 31은 본 발명의 일 실시 예에 따른 수신 장치의 제어 방법을 설명하기 위한 흐름도이다.

이하, 본 발명의 다양한 실시 예를 첨부된 도면을 참조하여 상세히 설명한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략한다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

본 발명의 일 실시 예에서 제안하는 장치 및 방법은 디지털 멀티미디어 방송(digital multimedia broadcasting: DMB, 이하 ‘DMB’라 칭하기로한다) 서비스와, 휴대용 디지털 비디오 방송(digital video broadcastinghandheld:DVP-H, 이하 ‘DVP-H’라 칭하기로 한다), 및 모바일/휴대용 진화된 텔레비젼 시스템 협회(ATSC-M/H: advanced television systems committeemobile/handheld: ATSC-M/H, 이하 ‘ATSC-M/H’라 칭하기로 한다) 서비스 등과 같은 모바일 방송 서비스와, 인터넷 프로토콜 텔레비젼(internet protocol television: IPTV, 이하 ‘IPTV’라 칭하기로 한다) 서비스와 같은 디지털 비디오 방송 시스템과, 엠펙 미디어 트랜스포트(MPEG(moving picture experts group) media transport: MMT, 이하 ‘MMT’라 칭하기로 한다) 시스템과, 진화된 패킷 시스템(evolved packet system: EPS, 이하 ‘EPS’라 칭하기로 한다)과, 롱-텀 에볼루션(long-term evolution: LTE, 이하 ‘LTE’라 칭하기로 한다) 이동 통신 시스템과, 롱-텀 에볼루션-어드밴스드(long-term evolution-advanced: LTE-A, 이하 ‘LTE-A’라 칭하기로 한다) 이동 통신 시스템과, 고속 하향 링크 패킷 접속(high speed downlink packet access: HSDPA, 이하 ‘HSDPA’라 칭하기로 한다) 이동 통신 시스템과, 고속 상향 링크 패킷 접속(high speed uplink packet access: HSUPA,이하 ‘HSUPA’라 칭하기로 한다) 이동 통신 시스템과, 3세대 프로젝트 파트너쉽2(3rd generation project partnership 2: 3GPP2, 이하 ‘3GPP2’라 칭하기로 한다)의 고속 레이트 패킷 데이터(high rate packet data: HRPD, 이하 ‘HRPD’라 칭하기로 한다) 이동 통신 시스템과, 3GPP2의 광대역 부호 분할 다중 접속(wideband code division multiple access: WCDMA, 이하 ‘WCDMA’라 칭하기로 한다) 이동 통신 시스템과, 3GPP2의 부호 분할 다중 접속(code division multiple access: CDMA, 이하 ‘CDMA’라 칭하기로 한다) 이동 통신 시스템과, 국제 전기 전자 기술자 협회(institute of electrical and electronics engineers: IEEE, 이하‘IEEE’라 칭하기로 한다) 802.16m 통신 시스템 등과 같은 통신 시스템과, 모바일 인터넷 프로토콜(mobile internet protocol: Mobile IP, 이하 ‘Mobile IP ‘라 칭하기로 한다) 시스템 등과 같은 다양한 통신 시스템들에 적용 가능함은 물론이다

도 1은 본 발명의 일 실시 예에 따른 송신 시스템의 계층적 구조를 설명하기 위한 도면이다.

도 1을 참조하면, 서비스는 서비스를 구성하는 미디어 데이터(1000)와 수신기에서 미디어 데이터를 획득하고 소비하는데 필요한 정보들을 전달하기 위한 시그널링(1050)을 포함한다. 미디어 데이터는 전송에 앞서 전송에 적합한 형태로 캡슐화될 수 있다. 캡슐화 방식은 ISO/IEC 23008-1 MPEG Media Transport (MMT)에 정의된 Media Processing Unit(MPU)나 ISO/IEC 23009-1 Dynamic Adaptive Streaming over HTTP (DASH)에 정의된 DASH 세그먼트 형식을 따를 수 있다. 미디어 데이터(1000) 및 시그널링(1050)은 응용 계층 프로토콜에 의하여 패킷화된다.

도 1은 응용 계층 프로토콜로 MMT에 정의된 MMT 프로토콜(MMTP)(1110)과 Real-Time Object Delivery over Unidirectional Transport(ROUTE) 프로토콜(1120)을 사용하는 경우를 도시하였다. 이 때 수신기에서 특정 서비스가 어떤 응용 계층 프로토콜로 전송되었는지 알기 위해서는 응용 계층 프로토콜과는 독립적인 방법으로 서비스가 전송되는 응용 프로토콜에 대한 정보를 알려주기 위한 방법이 요구된다.

도 1에 도시한 Service List Table (SLT)(1150)는 상술한 목적을 만족하기 위한 시그널링 방식으로 서비스에 대한 정보를 테이블로 구성하고 이를 패킷화한다. SLT에 대한 자세한 내용을 후술하기로 한다.상술한 패킷화된미디어 데이터와 SLT를 포함하는 시그널링은 User Datagram Protocol (UDP)(1200)과 Internet Protocol (IP)(1300)을 거쳐서 방송 링크 계층(1400)으로 전달된다. 방송 링크 계층의 예로 ATSC 3.0에서 정의한 ATSC 3.0 Link-Layer Protocol(ALP)가 있다. ALP 프로토콜은 IP 패킷을 입력으로 ALP 패킷을 생성하고 ALP 패킷을 방송 물리 계층 (1500)으로 전달한다.

다만, 후술할 도 2에 따르면 방송 링크 계층(1400)은 미디어 데이터나 시그널링을 포함하는 IP 패킷(1300)만을 입력으로 사용하는 것은 아니며 MPEG2-TS 패킷이나 일반적인 형태의 패킷화된 데이터를 입력으로 사용할 수 있음에 유의한다. 이 때 방송 링크 계층의 제어에 필요한 시그널링 정보도 ALP 패킷의 형태로 방송 물리 계층(1500)으로 전달된다.

방송 물리 계층(1500)은 ALP 패킷을 입력으로 신호 처리하여 물리 계층 프레임을 생성하고 물리 계층 프레임을 무선신호로 변환하여 송출한다. 이 때 방송 물리 계층(1500)은 적어도 하나의 신호 처리 경로를 가진다. 신호 처리 경로의 예로 DVB-T2나 ATSC 3.0의 PLP (Physical Layer Pipe)를 들 수 있으며, PLP로 하나 이상의 서비스 전체를 맵핑되거나 서비스의 일부가 맵핑될 수 있다.

도 2는 본 발명의 실시 예에 따른 방송 링크 계층(1400)의 개략적 구성을 설명하기 위한 도면이다.

도 2를 참조하면, 방송 링크 계층(1400)의 입력은 IP 패킷(1300)을 포함하며, 링크 계층 시그널링(1310), MPEG2-TS 패킷(1320) 및 기타 패킷화된 데이터(1330)를 더 포함 할 수 있다.

입력 데이터들은 ALP 패킷화(1450) 이전에 입력 데이터의 종류에 따른 부가 신호 처리 과정을 거칠 수 있다. 부가 신호 처리 과정의 예로,IP 패킷(1300)의 경우에는 IP 헤더 압축 과정(1410)을 거칠 수 있으며, MPEG2-TS 패킷의 경우에는 헤더 축소 과정(1420)을 거칠 수 있다. ALP 패킷화 과정에서 입력 패킷들은 분할 및 병합 과정을 거칠 수 있다.

도 3a는 본 발명의 일 실시 예에 따른 송신 시스템(또는 송신 장치)의 개략적 구성을 설명하기 위한 도면이다. 도 3a에 따르면, 본 발명의 일 실시 예에 따른 송신 시스템(10000)은 Input Formatting 블럭(또는 파트)(11000, 11000-1), BICM(Bit Interleaved and Coded Modulation) 블럭(12000, 12000-1), Framing/Interleaving 블럭(13000, 13000-1) 및 Waveform Generation 블럭(14000, 14000-1)를 포함할 수 있다.

Input Formatting 블럭(또는 파트)(11000, 11000-1)는 서비스될 데이터에 대한 입력 스트림로부터 베이스밴드 패킷을 생성한다. 여기에서, 입력 스트림은 TS(Transport Stream), IP(Internet Packets)(예를 들어 IPv4, IPv6), MMT(MPEG Media Transport), GS(Generic Stream), GSE(Generic Stream Encapsulation), 등이 될 수 있다. 예를 들어, IP를 포함하는 입력 스트림에 기초하여 ALP (ATSC 3.0 Link Protocol) 패킷을 생성하고, 생성된 ALP 패킷에 기초하여 베이스밴드 패킷을 생성할 수 있다. BICM(Bit Interleaved and Coded Modulation) 블럭(12000, 12000-1)은 서비스될 데이터가 전송될 영역(Fixed PHY Frame 또는 Mobile PHY Frame)에 따라 FEC 코딩 레이트와 성상도 차수(constellation order)를 결정하여 부호화를 수행하고, 타임 인터리빙을 수행한다. 한편, 서비스될 데이터에 대한 시그널링 정보는 구현에 따라 별도의 BICM 인코더를 통하여 부호화 되거나 BICM 인코더를 서비스될 데이터와 공유하여 부호화될 수 있다.

Framing/Interleaving 블럭(13000, 13000-1)은 타임 인터리빙된 데이터를 시그널링 신호와 결합하여 전송 프레임을 생성한다.

Waveform Generation 블럭(14000, 14000-1)은 생성된 전송 프레임에 대한 시간 영역에서의 OFDM 신호를 생성하고, 생성된 OFDM 신호를 RF 신호로 변조하여 수신기로 전송하게 된다.

도 3a에 도시된 본 발명의 일 실시 예에 따른 송신 시스템(10000)은 실선으로 표시된 normative 블럭들 및 점선으로 표시된 informaive 블럭들을 포함한다. 여기서, 실선으로 표시된 블럭들은 노멀 블럭이며, 점선으로 표시된 블럭들은 informaive MIMO를 구현하는 경우 이용될 수 있는 블럭이다.

도 3b 및 도 3c는 본 발명의 일 실시 예에 따른 멀티플렉싱 방법을 설명하기 위한 도면들이다.

도 3b 는 본 발명의 일 실시 예에 따른 TDM(Time Division Multiplexing)을 구현하기 위한 블럭도를 나타낸다.

TDM 시스템 아키텍쳐에서, Input Formatting 블럭(11000), BICM 블럭(12000), Framing/Interleaving 블럭(13000) 및 Waveform Generation 블럭(14000)의 4 개의 메인 블럭(또는 파트)이 존재한다.

데이터는 Input Formatting 블럭(1100)로 입력되어 포맷팅되고, BICM 블럭(12000)에서 전방향 에러 정정이 적용되고, 성상도로 맵핑된다. 이어서, Framing/Interleaving 블럭(13000)에서 타임 및 주파수 인터리빙되고, 프레임 생성이 이루어진다. 이 후, Waveform Generation 블럭(14000)에서 출력 파형이 생성된다.

도 3c는 본 발명의 다른 실시 예에 따른 LDM(Layered Division Multiplexing)을 구현하기 위한 블럭도를 나타낸다.

LDM 시스템 아키텍쳐에서, TDM 시스템 아키텍쳐와 비교하여 몇가지 다른 블럭이 존재한다. 구체적으로, LDM의 각 레이어 중 하나에 대한 두 개의 분리된 Input Formatting 블럭(11000, 11000-1), BICM 블럭(12000, 12000-1)이 존재한다. 이들은 LDM 인젝션 블럭에서 Framing/Interleaving 블럭(13000) 이전에 결합된다. 및 Waveform Generation 블럭(14000)은 TDM과 유사하다.

도 4는 도 3a에 도시된 Input Formatting 블럭의 세부 구성을 나타내는 블럭도이다.

도 4에 도시된 바와 같이 Input Formatting 블럭(11000)은 PLP들로 분산된(distributed) 패킷들을 제어하는 세 개의 블럭으로 구성된다. 구체적으로, encapsulation and compression 블럭(11100), baseband formatting(또는 baseband framing 블럭)(11200), scheduler 블럭(11300)을 포함한다.

encapsulation and compression 블럭(11100)으로 입력되는 입력 스트림은 다양한 타입으로 구성될 수 있다. 예를 들어, 입력 스트림은 TS(Transport Stream), IP(Internet Packets)(예를 들어 IPv4, IPv6), MMT(MPEG Media Transport), GS(Generic Stream), GSE(Generic Stream Encapsulation))등이 될 수 있다.

encapsulation and compression 블럭(11200)에서 출력되는 패킷들은 ALP 패킷들(generic packets) (또는 ALP 패킷, L2 패킷)이 된다. 여기서, ALP 패킷의 포맷은 TLV/GSE/ALP 중 하나가 될 수 있다.

각 ALP 패킷의 길이는 가변적이다. 추가 정보 없이 ALP 패킷 그 자체로부터 ALP 패킷의 길이를 쉽게 추출할 수 있다. ALP 패킷의 최대 길이는 64kB이다. 헤더를 포함하는 ALP 패킷의 최대 길이는 4 바이트(bytes)이다. ALP 패킷은 정수 바이트 길이가 된다.

scheduler 블럭(11200)은 인캡슐레이션된 ALP 패킷들로 구성된 입력 스트림을 수신하여 베이스밴드 패킷 형상으로, PLPs(physical layer pipes)를 형성한다. 상술한 TDM 시스템에서 single PLP 또는 S-PLP라 불리우는 단지 하나의 PLP가 존재할 수 있거나, M-PLP라 불리는 복수의(multiple) PLPs가 존재할 수 있다. 하나의 서비스는 4개 이상의 PLPs를 이용할 수 없다. 두 개의 레이어로 구성된 LDM 시스템의 경우, 각 레이어에 하나씩, 두 개의 PLPs가 이용된다.

scheduler 블럭(11200)은 인캡슐레이션된 ALP 패킷들을 수신하여 해당 패킷들이 피지컬 레이어 리소스에 어떻게 할당될지 지정한다. 구체적으로, scheduler 블럭(11200)은 baseband formatting 블럭(1130)이 베이스밴드 패킷을 어떻게 출력할지 지정한다.

scheduler 블럭(11200)의 기능은 데이터 사이즈 및 시간에 의해 정의된다. 피지컬 레이어는 이러한 분산된 시간에서 데이터의 일부분을 전송할 수 있다. scheduler 블럭은 인캡슐레이션된 데이터 패킷, 인캡슐레이션된 데이터 패킷에 대한 서비스 메타데이터의 퀄리티, 시스템 버퍼 모델, 시스템 매니지먼트로부터의 제한(constraints) 및 구성(Configuration) 과 같은 입력 및 정보를 이용하여, 피지컬 레이어 파라미터의 구성 면에서 적합한 솔루션을 생성한다. 해당 솔루션은 이용 가능한 컨피규레이션 및 제어 파라미터 및, 집합(aggregate) 스펙트럼의 대상이 된다.

한편, scheduler 블럭(11200)의 동작은 다이내믹, 준정적(quasi-static), 정적 구성들의 집합으로 제한된다. 이러한 제한의 정의는 구현에 따라 달라질 수 있다.

또한, 각 서비스에 대해 최대 4 개의 PLP가 이용될 수 있다. 복수의 타입 인터리빙 블럭으로 구성된 복수의 서비스는 6, 7, 또는 8 MHz의 대역폭에 대해 최대 64 개의 PLPs까지 구성될 수 있다.

baseband formatting 블럭(11300)은 도 5a에 도시된 바와 같이, baseband packet construction 블럭(3100, 3100-1,... 3100-n), baseband packet header construction 블럭(3200, 3200-1,... 3200-n), baseband packet scrambling 블럭(3300, 3300-1,... 3300-n) 의 세 개의 블럭으로 구성된다. M-PLP 동작에서, baseband formatting 블럭은 필요에 따라서 복수 개의 PLP를 생성한다.

baseband packet construction 블럭(3100, 3100-1,... 3100-n)은 베이스밴드 패킷을 구성한다. 각 베이스밴드 패킷(3500)은 도 5b에 도시된 바와 같이 헤더(3500-1) 및 페이로드(3500-2)로 구성된다. 베이스밴드 패킷은 길이 Kpayload로 고정된다. ALP 패킷들(3610 내지 3650)은 순차적으로 베이스밴드 패킷(3500)으로 맵핑된다. ALP 패킷들(3610 내지 3650)이 베이스밴드 패킷(3500) 내에 완전히 맞지 않는 경우, 패킷들은 현재 베이스밴드 패킷 및 다음 베이스밴드 패킷 사이로 분산된다. 패킷 분산은 바이트 단위로만 이루어진다.

baseband packet header construction 블럭(3200, 3200-1,... 3200-n)은 헤더(3500-1)를 구성한다. 헤더(3500-1)은 도 5b에 도시된 바와 같이 세 개의 파트 즉, 베이스 필드(또는 베이스 헤더)(3710), 옵셔널 필드(또는 옵셔널 헤더)(3720), 및 확장 필드(또는 확장 헤더)(3730)를 포함한다. 여기서, 베이스 필드(3710)는 매 베이스밴드 패킷에서 나타나며, 옵셔널 필드(3720) 및 확장 필드(3730)는 매 베이스밴드 패킷에서 나타나지 않을 수 있다.

베이스 필드(3710)의 메인 기능은 오프셋 값을 바이트로 포함하는 포인터를 베이스밴드 패킷 내에서 다음 ALP 패킷의 시작으로 제공하는 것이다. ALP 패킷이 베이스밴드 패킷을 시작하면, 포인터 값은 0이 된다. 베이스밴드 패킷 내에서 시작하는 ALP 패킷이 없다면, 포인터 값은 8191 이고, 2 바이트의 베이스 헤더가 이용될 수 있다.

확장 필드(3730)는 추후에 활용될 수 있으며, 예를 들어, 베이스밴드 패킷 패킷 카운터, 베이스밴드 패킷 타임 스탬핑, 추가 시그널링 등에 이용될 수 있다.

baseband packet scrambling 블럭(3300, 3300-1,... 3300-n)은 베이스밴드 패킷을 스크램블한다.

성상도(constellations)로 맵핑되는 페이로드 데이터가 반복적인 시퀀스로 구성되는 경우처럼, 항상 동일한 포인트로 맵핑되지 않게 하기 위하여, 페이로드 데이터는 항상 방향 에러 정정 인코딩 전에 스크램블된다.

도 6은 본 발명의 일 실시 예에 따른 송신 장치의 구성을 나타낸 블럭도이다.

도 6에 따르면, 송신 장치(100)는 패킷 생성부(110), 신호 처리부(120) 및 송신부(130)를 포함한다.

패킷 생성부(110)는 입력 패킷에 기초하여 헤더 및 페이로드를 포함하는 패킷, 예를 들어 베이스 밴드 패킷(Baseband Packet)(또는 L1 패킷)을 생성할 수 있다. 여기서, 패킷은 헤더 및. 입력 패킷을 포함하는 페이로드를 포함하며, 패킷은 고정된 길이 K payload로 정의된다. 패킷의 길이는 선택된 코드 레이트 및 코드 길이에 따라 설정될 수 있다. 여기서, 입력 패킷은 예를 들어 ALP(ATSC Link layer Protocol) 패킷일 수 있다. 이러한 ALP 패킷은 IP(Internet Protocal) 패킷, TS 패킷 및 시그널링 패킷 중 하나를 포함하거나, 이들의 조합을 포함할 수 있으며, 구체적으로, 입력되는 IP 패킷, TS 패킷 및 다양한 타입의 데이터들은 인캡슐레이팅(encapsulating)되어 각각의 PLP로 전송하기 위한 ALP 패킷으로 생성될 수 있는데, 이러한 ALP 패킷은 ISO 7 계층 모델에서의 L2 패킷에 해당한다. 또한, 페이로드가 포함하는 데이터는 상술한 예에 한정되지 않으며, 다양한 종류의 데이터를 포함할 수 있다. 이하에서는, 설명의 편의를 위하여 패킷 생성부(110)에서 생성되는 패킷을 베이스 밴드 패킷이라 명명하고, 입력 패킷을 ALP 패킷이라 명명하도록 한다.

베이스 밴드 패킷을 생성하는 과정에 대해 도 7a 및 도 7b를 참조하여 설명하기로 한다.

도 7a는 본 발명의 일 실시 예에 따른 패킷 생성부의 상세한 구성을 나타낸 블럭도이다.

도 7a를 참조하면, 패킷 생성부(110)는 베이스 밴드 패킷 헤더 생성부(110-1) 및 베이스밴드 패킷 컨스트럭터(110-2)를 포함할 수 있다. 그리고, 패킷 생성부(110)는 생성된 베이스 밴드 패킷을 베이스 밴드 패킷 스크램블러(115)로 전송할 수 있다.

그리고, ALP 패킷 컨스트럭터(110')는 입력되는 IP 패킷, TS 패킷 및 다양한 타입의 데이터들로부터 입력 모드(Input mode)와 관련하여 각각의 PLP로 전송하기 위한 ALP 패킷을 생성할 수 있다. 여기서, ALP 패킷은 ISO 7 계층 모델에서의 L2 패킷에 해당한다. 즉, ALP 패킷 컨스트럭터(110')는 입력되는 Layer 2 이상의 상위 계층으로부터 입력되는 패킷(IP 패킷, TS 패킷 등)을 인캡슐레이팅(encapsulating)하여 ALP 패킷을 생성할 수 있다.

구체적으로, ALP 패킷 생성부(110')는 입력 스트림에 기초하여 헤더 및 ALP 페이로드 데이터를 포함하는 ALP 패킷(ALP Packet)(또는 L2 패킷)을 생성할 수 있다. 여기서, 헤더는 ALP 패킷의 헤더를 의미하며, 해당 ALP 패킷에 포함된 ALP 페이로드 데이터에 관한 정보 및 해당 ALP 패킷에 포함된 패킷에 관한 정보를 포함할 수 있다.

베이스 밴드 패킷 헤더 생성부(110-1)은 베이스 밴드 패킷에 삽입되는 헤더를 생성할 수 있다. 여기서, 베이스 밴드 패킷에 삽입되는 헤더를 베이스 밴드 패킷 헤더라고 하며, 베이스 밴드 패킷 헤더는 베이스 밴드 패킷에 관한 정보를 포함한다.

특히, 베이스 밴드 패킷 헤더 생성부(110-1)은 입력되는 스트림이 TS인 경우, ALP 패킷 내의 TS 패킷의 개수, 제거된 널 패킷 개수 등에 대한 정보를 포함하는 베이스 밴드 패킷 헤더를 생성할 수 있다. 그 밖에 베이스 밴드 패킷 헤더 생성부(110-1)에 의해 생성되는 베이스 밴드 패킷 헤더는 다양한 정보를 포함할 수 있는데 이에 대해서는 후술하도록 한다.

또한, 베이스 밴드 패킷 컨스트럭터(110-2)는 베이스 밴드 패킷 헤더 생성부(110-1)로부터 생성된 베이스 밴드 패킷 헤더를 ALP 패킷 컨스트럭터(110')로부터 출력된 ALP 패킷에 인캡슐레이팅(encapsulating)하여 베이스 밴드 패킷을 생성할 수 있다.

또한, 패킷 생성부(110)는 IP 패킷 및 헤더를 포함하는 복수의 ALP 패킷을 배열하여 순방향 에러 정정 코드(forward error correcting code)에 대응되는 사이즈의 베이스 밴드 패킷으로 생성할 수 있다. 본 발명의 일 실시 예에 따른 베이스밴드 패킷은 TS 패킷이 될 수 있으나, TS 패킷 뿐만 아니라 상술한 다양한 타입의 데이터에 대해서도 동일한 과정이 적용될 수 있다.

또한, 베이스 밴드 패킷 스크램블러(115)는 각각의 베이스 밴드 패킷에 순방향 에러 정정 코드가 부가되기 전에 베이스 밴드 패킷에 저장된 데이터들을 랜덤한 순서로 섞어서, 스크램블된 베이스 밴드 패킷을 생성할 수 있다. 이렇게 스크램블된 베이스 밴드 패킷은 PLP를 통해 전송되어 신호 처리가 수행되게 된다. 이 경우, 하나의 PLP는 고정된 크기를 갖는 베이스 밴드 패킷들로 구성될 수 있다. 즉, 입력 스트림은 하나의 PLP를 위한 베이스 밴드 패킷으로 인캡슐레이션될 수 있다.

한편, PLP는 독립적으로 처리되는 신호 경로를 뜻한다. 즉, 각각의 서비스(예를 들면, 비디오, 확장 비디오, 오디오, 데이터 스트림 등)는 다수의 RF 채널을 통해 송수신될 수 있는데, PLP는 이러한 서비스가 전송되는 경로 또는 그 경로를 통해서 전송되는 스트림이다. 또한, PLP는 다수의 RF 채널들 상에서 시간적인 간격을 가지고 분포하는 슬롯들에 위치할 수도 있고, 하나의 RF 채널 상에 시간적인 간격을 가지고 분포할 수도 있다. 즉, 하나의 PLP는 하나의 RF 채널 또는 다수의 RF 채널들 상에 시간적인 간격을 가지고 분포되어 전송될 수 있다.

PLP 구조는 하나의 PLP를 제공하는 Input mode A와 다수의 PLP를 제공하는 Input mode B로 구성되며, 특히 Input mode B를 지원할 경우 강인한 특정 서비스 제공을 할 수 있을 뿐만 아니라, 하나의 스트림을 분산 전송시킴으로써 시간 인터리빙 길이를 증가시켜 시간 다이버시티(Time Diversity) 이득을 얻을 수 있다. 또한, 특정 스트림만을 수신할 경우 나머지 시간 동안에는 수신기 전원을 off 함으로써 저전력으로 사용할 수 있어 휴대 및 이동 방송 서비스 제공에 적합하다.

여기서, 시간 다이버시티는 이동 통신 전송로에서 전송 품질의 열화를 줄이기 위해 송신 측에서 일정 시간 간격을 두고 동일 신호를 여러 번 송신하면 수신 측에서 이들 수신 신호를 다시 합성하여 양호한 전송 품질을 얻도록 하는 기술이다.

또한, 복수의 PLP에 공통적으로 전송될 수 있는 정보를 하나의 PLP에 포함시켜 전송함으로써 전송 효율을 높일 수 있는데, PLP0가 이러한 역할을 하며, 이러한 PLP를 커먼 PLP(common PLP)라 하고, PLP0를 제외한 나머지 PLP들은 데이터 전송을 위해서 사용될 수 있으며 이러한 PLP를 데이터 PLP라고 한다. 이와 같은 PLP를 사용하게 되면, 가정의 HDTV 프로그램 수신뿐만 아니라 휴대 및 이동 중에도 SDTV 프로그램을 제공할 수 있다. 또한 방송국이나 방송 컨텐츠 제공자를 통해 시청자에게 다양한 방송 서비스 제공뿐만 아니라 시청이 어려운 난시청 지역에서도 방송 수신이 가능한 차별화된 서비스 제공을 할 수 있다.

한편, 도 7b는 본 발명의 일 실시 예에 따른 ALP 패킷, 베이스 밴드 패킷 및 스크램블된 베이스 밴드 패킷을 나타낸 도면이다.

도 7b를 참조하면, ALP 패킷 컨스트럭터(110')가 TS 패킷을ALP Payload에 저장하고 헤더를 삽입하여 복수의 ALP 패킷(111', 112')을 생성하면, 패킷 생성부(110)는 생성된 복수의 ALP 패킷(111', 112')들을 그룹핑하고 베이스 밴드 패킷 헤더를 삽입하여 복수의 베이스 밴드 패킷(121, 122)을 생성할 수 있다. 여기서, 각각의 베이스 밴드 패킷(121, 122)은 복수의 ALP 패킷을 포함할 수 있으며 또한 ALP 패킷의 일부를 포함할 수도 있다.

베이스 밴드 패킷 스크램블러(115)는 생성된 베이스 밴드 패킷(121, 122) 각각을 랜덤하게 스크램블하여 복수의 스크램블된 베이스 밴드 패킷(125-1, 125-2)을 생성할 수 있다. 그리고, 생성된 스크램블된 베이스 밴드 패킷(125-1, 125-2)은 상술한 바와 같이 PLP로 전송되며 순방향 에러 코딩 코드가 부가되기 위한 신호 처리가 수행될 수 있다.

다시 도 6을 참고하면, 신호 처리부(120)는 생성된 패킷을 신호 처리할 수 있다. 여기서, 생성된 패킷은 상술한 바와 같이 베이스 밴드 패킷을 의미할 수 있다.

구체적으로, 신호 처리부(120)는 베이스 밴드 패킷을 신호 처리하여 전송 프레임을 생성할 수 있다.

또한, 신호 처리부(120)는 프레임의 시그널링 영역에 시그널링 정보를 삽입할 수 있다. 여기서, 시그널링 정보는 프레임 동기를 위한 L1 신호를 전송하는 L1(Layer 1) 시그널링 신호가 될 수 있으며, L1 시그널링 정보가 삽입되는 프리앰블은 L1 프리 시그널링 영역과 L1 포스트 시그널링 영역을 포함할 수 있다. 또한, L1 포스트 시그널링 영역은 컨피규러블 필드(configurable field) 및 다이내믹 필드(dynamic field)를 포함한다.

한편, L1 프리 시그널링 영역에는 L1 포스트 시그널링을 해석하기 위한 정보 및 시스템 전체에 대한 정보가 포함될 수 있으며, L1 프리 시그널링 영역은 항상 동일한 길이를 갖도록 구현될 수 있다. 또한, L1 포스트 시그널링 영역에는 각 PLP에 대한 정보 및 시스템에 대한 정보가 포함될 수 있으며, 하나의 슈퍼 프레임 내에서 각 프레임에 포함된 L1 시그널링 영역은 동일한 길이를 갖지만 포함되는 내용은 달라질 수 있다.

한편, 신호 처리부(120)는 도면에 도시하지는 않았지만, 도 3a 내지 도 3c에 도시된 BICM(Bit Interleaved and Coded Modulation) 블럭(12000, 12000-1), Framing/Interleaving 블럭(13000, 13000-1)에 대응되는 기능을 수행할 수 있다.

송신부(130)는 신호 처리된 프레임을 수신 장치(미도시)로 전송할 수 있다.

구체적으로, 송신부(130)는 도 3a 내지 도 3c에 도시된 Waveform Generation 블럭(14000, 14000-1)에 대응되는 기능을 수행할 수 있다. 즉, 송신부(130)는 생성된 프레임을 RF 신호로 변조하기 위한 변조를 수행하고, RF 신호를 수신 장치(미도시)로 전송한다.

한편, 도 8은 본 발명의 일 실시 예에 따른 패킷의 구조를 나타내는 도면이다. 여기서, 본 명세서에 사용되는 패킷 생성부(110)로부터 생성된 패킷은 베이스 밴드 패킷을 의미하는 것으로 이미 정의하였다.

도 8을 참조하면, 베이스 밴드 패킷은 헤더(3100)및 페이로드(3200)로 구성된다. 헤더(3100)는 그 역할에 따라 다시 기본 필드(Base Field)(3110), 옵셔널 필드(Optional Field)(3120), 확장 필드(Extension Field)(3130)로 나눌 수 있다. 여기서, 기본 필드는 베이스 필드와 동일한 의미를 갖는 것으로 정의하기로 한다. 베이브 밴드 패킷 헤더(3100)는 반드시 베이스 필드(3110)를 포함하며, 옵셔널 필드(3120)의 존재 여부는 베이스 필드(3110)의 제어 필드 값에 따라 달라질 수 있다. 또한 옵셔널 필드(3120)의 제어 필드를 사용하여 확장 필드(3130)의 존재 유무를 선택 할 수 있다.

한편, 본 명세서에서 사용된 기본 필드, 옵셔널 필드 및 확장 필드는 기본 헤더, 옵셔널 헤더 및 확장 헤더의 명칭으로 사용될 수도 있다.

이하에서는, 도면을 참조하여 헤더의 구조에 대해 설명하기로 한다. 여기서, 헤더라고 함은 베이스 밴드 패킷의 헤더를 의미할 수 있다.

도 9는 본 발명의 일 실시 예에 따른 헤더의 구조를 나타내는 도면이다.

도 9를 참조하면, 베이스 밴드 패킷(2300)은 베이스 헤더(2310), Optional 필드(2320), Extension 필드(2330) 및 페이로드(2340)를 포함할 수 있다.

한편, 본 명세서에서는 베이스 헤더, Optional 필드 및 Extension 필드와 같은 용어를 사용하여 설명하였으나, 이러한 용어는 제1 헤더, 제2 필드 및 제3 필드와 같은 일반적인 단어로 표현될 수 있음은 당연하다.

구체적으로, 베이스 밴드 패킷은 크게 헤더와 페이로드로 나누어질 수 있는데, 여기서, 헤더는 도 9에 도시된 바와 같이 세 개의 파트로 구성될 수 있다. 첫 번째 파트는 베이스 헤더(2310)이며 모든 패킷에 존재한다. 그리고, 두 번째 파트는 Optional 필드(2320)이고, 세 번째 파트는 Extension 필드(2330)이다. Optional 필드(2320)와 Extension 필드(2330)는 모든 프레임에 항상 존재하는 것은 아니며, 베이스 헤더(2310)는 Optional 필드(2320)와 Extension 필드(2330)의 존재 여부를 나타내는 정보를 포함한다.

또한, 헤더는 페이로드(2340)에서 데이터 패킷의 시작 지점을 나타내는 정보 및 추가 필드의 존부에 관한 정보가 포함된 베이스 헤더(2310)를 포함할 수 있다. 즉, 베이스 헤더(2310)는 페이로드(2340)에서 데이터 패킷의 시작 지점을 나타내는 정보를 포함할 수 있으며, 구체적으로, 베이스 헤더(2310)는 패킷(2300) 내에 존재하는 다음 제너릭 패킷의 시작 지점까지의 바이트 단위의 오프셋 값을 포함하는 포인터를 제공하는 기능을 수행할 수 있다. 여기서, 데이터 패킷의 시작 지점이라 함은, 페이로드(2340)의 시작 지점과 데이터 패킷의 시작 지점 간의 거리를 의미하며, 이러한 거리는 상술한 바이트 단위의 오프셋 값으로 표현될 수 있다.

도 7b에 도시된 바와 같이, 제1 ALP 패킷(111')은 분할되지 않고 제1 패킷(121)에 포함될 수도 있으나, 제2 ALP 패킷(112')와 같이 분할되어 제1 패킷(121)과 제2 패킷(122)에 포함되는 경우도 있을 수 있다.

이러한 경우, 제1 패킷(121)의 헤더에 포함된 베이스 헤더는 제1 ALP 패킷(111')의 시작 지점을 나타내는 정보를 포함할 수 있으며, 구체적으로, 제1 패킷(121)의 페이로드 시작 지점과 제1 ALP 패킷(111')의 시작 지점 간의 거리에 관한 값을 포함하는 정보를 포함할 수 있다.

또한, 제2 패킷(122)의 헤더에 포함된 베이스 헤더는 제2 패킷(112')의 다음에 포함된 ALP 패킷의 시작 지점을 나타내는 정보를 포함할 수 있다.

예를 들어, 제너릭 패킷이 패킷 내의 시작 지점에서부터 배치되어 있다면, 포인터의 값은 0으로 설정될 수 있다. 그리고, 포인터는 2 바이트까지 확장될 수 있어 포인터가 나타내는 값은 8191 바이트까지 늘어날 수 있다. 베이스 헤더(2310)는 즉, 제너릭 패킷이 패킷 내에서 시작하는 시작 지점까지의 거리를 8191바이트까지 표현할 수 있다.

구체적으로, 데이터 패킷의 시작 지점을 나타내는 정보는 페이로드의 시작 지점과 데이터 패킷의 시작 지점 간의 거리에 따른 MSB 파트의 존부에 관한 정보를 포함할 수 있으며, MSB 파트가 부존재함을 나타내는 제1 값 및 MSB 파트가 존재함을 나타내는 제2 값 중 하나를 포함할 수 있다. 즉, 데이터 패킷의 시작 지점을 나타내는 정보가 0으로 설정되면 MSB 파트가 부존재함을 나타내고, 데이터 패킷의 시작 지점을 나타내는 정보가 1로 설정되면 MSB 파트가 존재함을 나타낸다.

도 9를 참조하면, 베이스 헤더(2310)는 데이터 패킷의 시작 지점을 나타내는 정보를 포함하는 MODE 필드(2311)를 포함하며, 이러한 MODE 필드(2311)는 포인터의 MSB 파트가 존재하는지 여부를 나타낸다. 여기서, MODE 필드(2311)는 1비트의 크기를 가질 수 있다.

MODE 필드(2311)가 0으로 설정되면, MODE 필드(2311)는 페이로드(2340)의 시작 지점부터 페이로드(2340)에서 새로운 제너릭 패킷의 시작 지점까지의 거리가 숏 포인터 길이(short pointer length)임을 나타낸다. 여기서, 숏 포인터 길이는 128바이트를 넘지 않는 길이를 의미한다. 이에 따라, 페이로드(2340)의 시작 지점부터 페이로드(2340)에서 새로운 제너릭 패킷의 시작 지점까지의 거리에 관한 정보를 포함하는 포인터 필드는 숏 포인터 길이에 대응되는 포인터(LSB) 필드(2312)만을 포함하며, 포인터(MSB) 필드(2313)는 포함하지 않는다. 여기서, 포인터(LSB) 필드(2312)의 길이는 7 비트이다.

또한, MODE 필드(2311)가 0으로 설정되면 포인터 필드는 포인터(LSB) 필드(2312)만을 포함하므로, 베이스 헤더(2310)의 길이는 1 바이트가 된다.

한편, MODE 필드(2311)가 1로 설정되면, MODE 필드(2311)는 페이로드(2340)의 시작 지점부터 페이로드(2340)에서 새로운 제너릭 패킷의 시작 지점까지의 거리가 롱 포인터 길이(long pointer length)임을 나타낸다. 여기서, 롱 포인터 길이는 128 바이트보다 크거나 같을 수 있다. 이에 따라, 페이로드(2340)의 시작 지점부터 페이로드(2340)에서 새로운 제너릭 패킷의 시작 지점까지의 거리에 관한 정보를 포함하는 포인터 필드는 롱 포인터 길이를 나타내기 위해 포인터(LSB) 필드(2312) 뿐만 아니라, 포인터(MSB) 필드(2313)를 포함할 수 있다. 포인터(MSB) 필드(2313)의 길이는 6 비트이다.

또한, MODE 필드(2311)가 1로 설정될 경우, 베이스 헤더(2310)는 추가 필드의 존부에 관한 정보를 나타내는 OHI 필드(2314)를 포함할 수 있다. 이러한 OHI 필드(2314)의 길이는 2 비트이다.

이에 따라, MODE 필드(2311)가 1로 설정되면, 베이스 헤더(2310)는 MODE 필드(2311), 포인터(LSB) 필드(2312), 포인터(MSB) 필드(2313) 및 OHI 필드(2314)를 포함하게 되므로, 베이스 헤더(2310)의 길이는 2 바이트가 된다.

결과적으로, 포인터(MSB) 필드(2313) 및 OHI 필드(2314)는 MODE 필드가 1로 설정된 경우에만 베이스 헤더(2310)에 포함될 수 있다.

한편, 베이스 헤더(2310)에 포함된 추가 필드의 존부에 관한 정보는, Optional 필드(2320) 및 Extension 필드(2330) 중 적어도 하나의 존부 및 Optional 필드(2320)와 Extension 필드(2330)의 길이를 나타내는 정보를 포함할 수 있다.

또한, 추가 필드의 존부에 관한 정보는, Optional 필드(2320) 및 Extension 필드(2330)가 부존재함을 나타내는 제1 값, Optional 필드(2320)는 존재하고 Extension 필드(2330)는 부존재하며 Optional 필드(2320)의 길이가 1 바이트임을 나타내는 제2 값, Optional 필드(2320)는 존재하고 Extension 필드(2330)는 부존재하며 Optional 필드(2320)의 길이가 2 바이트임을 나타내는 제3 값 및 Optional 필드(2320) 및 Extenstion 필드(2330)가 존재하며 Optional 필드(2320) 및 Extension 필드(2330)의 길이가 2 바이트를 초과함을 나타내는 제4 값 중 하나를 포함할 수 있다.

그리고, Optional 필드(2320)는 추가 필드의 존부에 관한 정보가 제4 값으로 설정된 경우 Extenstion 필드(2330)의 길이를 나타내는 정보를 포함할 수 있으며, Extension 필드의 길이에 따라 LSB 파트 및 MSB 파트 중 적어도 하나를 포함할 수 있다.

이러한 추가 필드의 존부에 관한 정보는 OHI(Optional Header Indicator) 필드(2314)에 저장될 수 있다. 구체적으로, OHI 필드(2314)의 길이는 2 비트이며, Optional 필드(2320)의 길이는 2 바이트와 같거나 2 바이트보다 작을 수 있다. OHI 필드(2314)에 저장되는 값이 나타내는 정보는 하기의 표 1과 같이 정리될 수 있다.

OHI 필드	내용
00	Optional 필드 및 Extension 필드가 부존재함.
01	Optional 필드는 존재하고 Extension 필드는 부존재하며 Optional 필드의 길이가 1 바이트임.
10	Optional 필드는 존재하고 Extension 필드는 부존재하며 Optional 필드의 길이가 2 바이트임.
11	Optional 필드 및 Extenstion 필드가 존재하며 Optional 필드 및 Extension 필드의 길이가 2 바이트를 초과함. Optional 필드의 길이는 1 바이트 또는 2 바이트이고, Extension 필드의 실제 길이는 Optional 필드의 EXT_LEN 필드에 표시됨.

구체적으로, OHI 필드(2314)에 설정되는 값에 따라 Optional 필드(2320)과 Extension 필드(2330)가 어떻게 헤더에 포함되는지 도 10을 통해 설명하기로 한다.

도 10은 본 발명의 일 실시 예에 따른 Optional 필드의 상세한 구성을 나타낸 도면이다.

도 10을 참조하면, OHI 필드(2314)가 00으로 설정된 경우, 헤더는 Optional 필드(2320) 및 External 필드(2330)를 포함하지 않는다.

그리고, OHI 필드(2314)가 01로 설정된 경우, 헤더는 1 바이트의 길이를 갖는 Optional 필드(2320)를 포함한다. 여기서, Optional 필드(2320)는 Optional 필드(2320) 및 Extension 필드(2330) 중 적어도 하나가 패딩(padding)을 포함하는지 여부를 나타내는 정보를 포함할 수 있다. 구체적으로, Optional 필드(2320)는 Optional 필드(2320) 및 Extension 필드(2330) 중 적어도 하나가 패딩(padding)을 포함하는지 여부를 나타내는 EXT_TYPE 필드(2321)를 포함할 수 있다. 여기서, EXT_TYPE 필드(2321)의 길이는 3 비트이다. 그리고, Optional 필드(2320)의 1 바이트 중 EXT_TYPE 필드(2321)을 제외한 5 비트의 나머지 영역(2322)은 기 설정된 정보 또는 패딩을 포함할 수 있다. 나머지 영역(2322)은 EXT_TYPE 필드(2321)에 저장된 정보에 따라 기 설정된 정보를 포함할 수도 있고 패딩을 포함할 수도 있다. 여기서, 패딩이라 함은, 무의미한 데이터를 의미하며, 이러한 무의미한 데이터는 시스템 설계에 따라 다양한 방식으로 랜덤하게 결정될 수 있다. 또한, 이러한 패딩은 반드시 0으로만 채워질 필요는 없고, 1만으로 채워질 수도 있으며 0과 1의 무의미한 조합으로 채워질 수도 있다. 다만, 본 발명의 일 실시 예에 따른 패딩은 0만으로 채워진 경우를 예로 들어 설명하기로 한다.

또한, OHI 필드(2314)가 10으로 설정된 경우, 헤더는 2 바이트의 길이를 갖는 Optional 필드(2320)를 포함한다. 마찬가지로, Optional 필드(2320)는 Optional 필드(2320) 및 Extension 필드(2330) 중 적어도 하나가 패딩(padding)을 포함하는지 여부를 나타내는 정보를 포함할 수 있다. 구체적으로, Optional 필드(2320)는 Optional 필드(2320) 및 Extension 필드(2330) 중 적어도 하나가 패딩(padding)을 포함하는지 여부를 나타내는 EXT_TYPE 필드(2321)를 포함할 수 있으며, 여기서, EXT_TYPE 필드(2321)의 길이는 3 비트이다. 그리고, Optional 필드(2320)의 2 바이트 중 EXT_TYPE 필드(2321)을 제외한 나머지 5 비트 영역(2322)과 8 비트 영역(2323)은 기 설정된 정보 또는 패딩을 포함할 수 있다. 나머지 5 비트 영역(2322)과 8 비트 영역(2323)은 EXT_TYPE 필드(2321)에 저장된 정보에 따라 기 설정된 정보를 포함할 수도 있고 패딩을 포함할 수도 있다. 여기서, 패딩이라 함은, 무의미한 데이터를 의미하며, 이러한 무의미한 데이터는 시스템 설계에 따라 다양한 방식으로 랜덤하게 결정될 수 있다.

한편, OHI 필드(2314)가 11로 설정된 경우, 헤더는 Optional 필드(2320) 뿐만 아니라 Extension 필드(2320)까지 포함할 수 있다. 여기서, Optional 필드(2320)과 Extension 필드(2320)의 총 길이는 2 바이트를 초과하며, Optional 필드(2320)의 길이는 1 바이트가 될 수도 있고, 2 바이트가 될 수도 있다. 또한, Optional 필드(2320)는 Optional 필드(2320) 및 Extension 필드(2330) 중 적어도 하나가 패딩(padding)을 포함하는지 여부를 나타내는 정보를 포함할 수 있다. 구체적으로, Optional 필드(2320)는 Optional 필드(2320) 및 Extension 필드(2330) 중 적어도 하나가 패딩(padding)을 포함하는지 여부를 나타내는 EXT_TYPE 필드(2321)를 포함할 수 있으며, 여기서, EXT_TYPE 필드(2321)의 길이는 3 비트이다.

다만, OHI 필드(2314)가 11로 설정되는 경우, EXT_TYPE 필드(2321)는 Extension 필드(2330)의 타입에 대응하는 값이 설정되며, 예를 들어, Extension 필드(2330)에 패딩이 저장되면 EXT_TYPE 필드(2321)는 Extension 필드(2330)에 패딩이 저장되어 있음을 의미하는 값이 저장된다. 그리고, OHI 필드(2314)가 11로 설정되는 경우, Optional 필드(2320)는 Etension 필드(2330)의 길이를 나타내는 정보를 포함하며, Extenson 필드의 길이에 따라 LSB 파트 및 MSB 파트 중 적어도 하나를 포함할 수 있는데, 이와 관련하여, Optional 필드(2320)는 Extension 필드(2330)의 길이를 나타내는 EXT_LEN(LSB) 필드(2324) 및 EXT_LEN 필드(2325) 중 적어도 하나를 포함할 수 있다. 여기서, EXT_LEN(LSB) 필드(2324)의 길이는 5 비트이고, EXT_LEN(MAB) 필드(2325)의 길이는 8비트일 수 있다.

한편, 상술한 EXT_TYPE 필드(2321)에 대해 정리하면, EXT_TYPE 필드(2321)는 Extension 필드의 타입을 나타내는 3 비트 필드로써, OHI 필드(2314)가 01로 설정되고, EXT_TYPE 필드(2321)가 000으로 설정되면 "00000"의 비트 시퀀스가 Optional 필드(2320) 내에 저장될 수 있다. 또한, OHI 필드(2314)가 10으로 설정되고, EXT_TYPE 필드(2321)가 000으로 설정되면 "00000"의 비트 시퀀스 외에 "00000000"의 비트 시퀀스가 Optional 필드(2320) 내에 추가적으로 저장될 수 있다. 또한, OHI 필드(2314)가 11로 설정되면, EXT_TYPE(2321)는 Extension 필드(2330)의 타입에 대응되는 값으로 채워지고, EXT_LEN(LSB) 필드(2324)와 EXT_LEN(MSB) 필드 중 적어도 하나가 연결되어 배치될 수 있다. 여기서, EXT_TYPE 필드(2321)가 000으로 설정되는 경우, Optional 필드(2320) 내에 패딩(즉, 00000의 비트 시퀀스 또는 00000000의 비트 시퀀스)이 채워지는 것으로 설명하였으나, 이는 일 예일 뿐, EXT_TYPE 필드(2321)에 설정되는 값이 어떤 의미를 나타내는지는 설계 방식에 따라 달라질 수 있음은 당연하다.

한편, EXT_LEN(LSB) 필드(2324)는 Extension 필드(2330)의 길이를 나타내며 EXT_LEN 필드의 5 LSB 비트를 포함한다. 이러한 EXT_LEN(LSB) 필드(2324)는 OHI 필드(2314)가 11로 설정되는 경우에는 항상 존재한다.

또한, EXT_LEN(MSB) 필드(2325)는 EXT_LEN 필드의 8 LSB 비트를 포함하며, 이러한 EXT_LEN(MSB) 필드(2325)가 존재하는 경우, Optional 필드(2320)는 EXT_LEN(LSB) 필드(2324)와 EXT_LEN(MSB) 필드(2325)가 연결된 총 13 비트의 EXT_LEN 필드를 포함하게 된다. 이에 따라, Extension 필드(2330)의 길이가 기 설정된 길이 이하인 경우에는 Optional 필드(2320)는 EXT_LEN(LSB) 필드(2324)만을 포함할 수 있고, Extension 필드(2330)의 길이가 기 설정된 길이를 초과하는 경우에는 Optional 필드(2320)는 EXT_LEN(LSB) 필드(2324)와 EXT_LEN(MSB) 필드(2325)를 모두 포함할 수 있다.

한편, MODE 필드(2311)와 OHI 필드(2314)에 설정되는 값에 따라, 패킷(2300)의 구조가 전체적으로 어떻게 변하는지를 도 11 내지 도 16d를 통해 설명하기로 한다.

도 11 내지 도 16d는 본 발명의 다양한 실시 예에 따른 패킷의 구조를 나타낸 도면이다.

도 11을 참조하면, MODE 필드(2311)가 0으로 설정되면 숏 포인터 길이를 의미하므로, 베이스 헤더(2310)는 포인터(LSB) 필드(2312)만을 포함하고, MODE 필드(1211)가 0으로 설정된 경우, Optional 필드(2320) 및 Extension 필드(2330)는 패킷(2300) 내에 포함되지 않으므로, 결과적으로, 패킷(2300)은 1 바이트의 길이를 갖는 베이스 헤더(2310)와 페이로드(2340)를 포함하게 된다.

도 12를 참조하면, MODE 필드(2311)가 1로 설정되면 롱 포인터 길이를 의미하므로, 베이스 헤더(2310)는 포인터(LSB) 필드(2312)와 포인터(MSB) 필드(2313)를 포함하고, Optional 필드(2320) 및 Extension 필드(2330)의 존부에 관한 정보를 포함하는 OHI 필드(2314)를 추가적으로 포함할 수 있다.

이에 따라, 패킷(2300)은 2 바이트의 길이를 갖는 베이스 헤더(2340)를 포함하게 된다. 다만, 도 12에서는, OHI 필드(2314)가 00으로 설정되어, Optional 필드(2320) 및 Extension 필드(2330)는 패킷(2300) 내에 포함되지 않으므로, 결과적으로, 패킷(2300)은 2 바이트의 길이를 갖는 베이스 헤더(2310) 및 페이로드(2340)를 포함하게 된다.

도 13을 참조하면, MODE 필드(2311)가 1로 설정되면 롱 포인터 길이를 의미하므로, 베이스 헤더(2310)는 포인터(LSB) 필드(2312)와 포인터(MSB) 필드(2313)를 포함하고, Optional 필드(2320) 및 Extension 필드(2330)의 존부에 관한 정보를 포함하는 OHI 필드(2314)를 추가적으로 포함할 수 있다.

이에 따라, 패킷(2300)은 2 바이트의 길이를 갖는 베이스 헤더(2340)를 포함하게 된다. 다만, 도 13에서는, OHI 필드(2314)가 01로 설정되어, 1 바이트의 길이를 갖는 Optional 필드(2320)가 패킷(2300) 내에 포함되고, Extension 필드(2330)는 패킷(2300) 내에 포함되지 않게 된다. 결과적으로, 패킷(2300)은 2 바이트의 길이를 갖는 베이스 헤더(2310), 1 바이트의 길이를 갖는 Optional 필드(2320) 및 페이로드(2340)를 포함하게 된다. 또한, Optional 필드(2320)는 EXT_TYPE 필드(2321)와 5 비트의 패딩 필드(2322)를 포함할 수 있다.

도 14를 참조하면, MODE 필드(2311)가 1로 설정되면 롱 포인터 길이를 의미하므로, 베이스 헤더(2310)는 포인터(LSB) 필드(2312)와 포인터(MSB) 필드(2313)를 포함하고, Optional 필드(2320) 및 Extension 필드(2330)의 존부에 관한 정보를 포함하는 OHI 필드(2314)를 추가적으로 포함할 수 있다.

이에 따라, 패킷(2300)은 2 바이트의 길이를 갖는 베이스 헤더(2340)를 포함하게 된다. 다만, 도 14에서는, OHI 필드(2314)가 10으로 설정되어, 2 바이트의 길이를 갖는 Optional 필드(2320)가 패킷(2300) 내에 포함되고, Extension 필드(2330)는 패킷(2300) 내에 포함되지 않게 된다. 결과적으로, 패킷(2300)은 2 바이트의 길이를 갖는 베이스 헤더(2310), 2 바이트의 길이를 갖는 Optional 필드(2320) 및 페이로드(2340)를 포함하게 된다. 또한, Optional 필드(2320)는 EXT_TYPE 필드(2321)와 5 비트의 패딩 필드(2322) 및 8비트의 패딩 필드(2323)를 포함할 수 있다.

한편, 도 15를 참조하면, MODE 필드(2311)가 1로 설정되면 롱 포인터 길이를 의미하므로, 베이스 헤더(2310)는 포인터(LSB) 필드(2312)와 포인터(MSB) 필드(2313)를 포함하고, Optional 필드(2320) 및 Extension 필드(2330)의 존부에 관한 정보를 포함하는 OHI 필드(2314)를 추가적으로 포함할 수 있다.

이에 따라, 패킷(2300)은 2 바이트의 길이를 갖는 베이스 헤더(2340)를 포함하게 된다. 다만, 도 15에서는, OHI 필드(2314)가 11로 설정되어, 2 바이트의 길이를 갖는 베이스 헤더(2310), 2 바이트의 길이를 갖는 Optional 필드(2320), Extension 필드(2330) 및 페이로드(2340)를 포함하게 된다. 또한, Optional 필드(2320)는 EXT_TYPE 필드(2321), EXT_LEN(LSB) 필드(2324) 및 EXT_LEN(MSB) 필드(2325)를 포함할 수 있다.

한편, 도 15에서는 Optional 필드(2320)가 EXT_LEN(LSB) 필드(2324) 및 EXT_LEN(MSB) 필드(2325)를 모두 포함하는 경우를 도시하고 있으나, Optional 필드(2320)는 EXT_LEN(LSB) 필드(2324)만을 포함할 수도 있으며, 이러한 경우, 패킷(2300)은 2 바이트의 길이를 갖는 베이스 헤더(2310), 1 바이트의 길이를 갖는 Optional 필드(2320), Extension 필드(2330) 및 페이로드(2340)를 포함할 수 있다.

또한, 상술한 예에서는 Optional 필드(2320)가 5 비트의 패딩 필드(2322) 및 8 비트의 패딩 필드(2323) 중 적어도 하나를 갖는 경우를 예로 들어 설명하였으나, 패딩이 아닌 기 설정된 데이터를 포함할 수도 있으며 EXT_TYPE 필드(2321)은 기 설정된 데이터를 나타내는 값을 포함할 수도 있다.

한편, 도 16a 내지 도 16d는 OHI 필드(2314)가 11로 설정되는 경우, EXT_TYPE 필드(2321)에 설정되는 값에 따라 Optional 필드(2320)와 Extension 필드(2330)에 채워지는 데이터가 달라질 수 있음을 나타내고 있다.

도 16a를 참조하면, OHI 필드(2314)가 11로 설정되는 경우, Optional 필드(2320)가 TYPE 필드(2321), EXT_LEN(LSB)(2324) 및 EXT_LEN(MSB)(2325)를 포함하고, Extension 필드(2330)가 존재하는 대표적인 예가 도시되어 있다.

여기서, TYPE 필드(2321)가 001로 설정되는 경우 Optional 필드(2320)는 EXT_LEN(LSB) 필드(2324)만을 포함하고, Extension 필드(2330)는 ISSY 필드(2331) 및 패딩(2332)을 포함할 수 있다. 여기서, ISSY 필드(2331)는 Extension 필드(2330)가 기 설정된 데이터를 포함하는 경우를 설명하기 위해 예로 든 것이다. 이러한, ISSY 필드(Input Stream Synchronization)(2331)는 클럭 변조 비에 따른 클럭 카운터 값을 전송하고 수신부에 의하여 출력 스트림을 복원하기 위한 정확한 타이밍을 재생성하기 위해 사용된다.

또한, 도 16b를 참조하면, TYPE 필드(2321)가 010으로 설정되는 경우 Optional 필드(2320)는 EXT_LEN(LSB) 필드(2324) 및 EXT_LEN(MSB) 필드(2325)를 포함하고, Extension 필드(2330)는 ISSY 필드(2333) 및 패딩(2332)을 포함할 수 있다.

물론, Extension 필드(2330)는 기 설정된 데이터로써, ISSY 필드(2333)가 아닌 다양한 데이터를 포함할 수 있다. 도 16c를 참조하면, TYPE 필드(2321)가 011로 설정되는 경우 Optional 필드(2320)는 EXT_LEN(LSB) 필드(2324) 및 EXT_LEN(MSB) 필드(2325)를 포함하고, Extension 필드(2330)는 In-band Signal TYPE A 필드(2334) 및 패딩(2332)을 포함할 수 있고, 도 16d를 참조하면, TYPE 필드(2321)가 100로 설정되는 경우 Optional 필드(2320)는 EXT_LEN(LSB) 필드(2324) 및 EXT_LEN(MSB) 필드(2325)를 포함하고, Extension 필드(2330)는 In-band Signal TYPE B 필드(2335) 및 패딩(2332)을 포함할 수 있다.

한편, 상술한 ALP 패킷 및 베이스 밴드 패킷은 시스템에 따라 이름이 달라질 수 있으며 예를 들어, 상술한 ALP 패킷 및 베이스 밴드 패킷은 시스템에 따라서는 각각 베이스 밴드 패킷 및 베이스 밴드 프레임으로 명명될 수도 있다.

한편, 본 발명의 또 다른 실시 예에 따르면 Optional 필드 및 Extension 필드는 다른 구조의 필드를 포함할 수 있는데, 이에 대해 도 17 내지 도 25를 통해 상세히 설명하기로 한다. 또한, Optional 필드 및 Extension 필드가 다른 구조의 필드를 포함하는 설명을 하는데 앞서서 후술할 베이스 필드에 포함되는 필드에 대한 설명은 도 9에서 설명한 부분과 대응될 수 있으나, 일반적인 용어를 사용하여 다시 설명하기로 한다.

다시 도 6을 참조하면, 송신 장치(100)는 패킷 생성부(110), 신호 처리부(120) 및 송신부(130)를 포함하며, 패킷 생성부(110)는 입력 패킷에 기초하여, 헤더 및 페이로드를 포함하는 패킷을 생성할 수 있다.

여기서, 입력 패킷은 예를 들어 ALP 패킷(또는 L2 패킷)일 수 있고, 패킷 생성부(110)에서 생성된 패킷은 베이스 밴드 패킷(BBP)(또는 L1 패킷)일 수 있다. 물론, 앞서 설명한 바와 같이, 시스템에 따라 이름이 달라질 수 있으며, 예를 들어, 상술한 ALP 패킷 및 BBP 패킷은 시스템에 따라서는 각각 BBP 패킷 및 BBF(Baseband frame)로 명명될 수도 있다.

한편, 패킷 즉, 베이스 밴드 패킷은 헤더 및, 입력 패킷을 포함하는 페이로드를 포함할 수 있으며, 패킷은 고정된 길이 K payload로 정의된다. 패킷의 길이는 선택된 코드 레이트 및 코드 길이에 따라 설정될 수 있다.

그리고, 입력 패킷 즉, ALP 패킷은 IP(Internet Protocal) 패킷, TS 패킷 및 시그널링 패킷 중 하나를 포함하거나, 이들의 조합을 포함할 수 있으며, 구체적으로, 입력되는 IP 패킷, TS 패킷 및 다양한 타입의 데이터들은 인캡슐레이팅(encapsulating)되어 각각의 PLP로 전송하기 위한 ALP 패킷으로 생성될 수 있는데, 이러한 ALP 패킷은 ISO 7 계층 모델에서의 L2 패킷에 해당한다. 또한, 페이로드가 포함하는 데이터는 상술한 예에 한정되지 않으며, 다양한 종류의 데이터를 포함할 수 있다.

그리고, 신호 처리부(120)는 생성된 패킷을 신호 처리할 수 있다. 구체적으로, 신호 처리부(120)는 패킷을 신호 처리하여 전송 프레임을 생성할 수 있다. 또한, 신호 처리부(120)는 프레임의 시그널링 영역에 시그널링 정보를 삽입할 수 있다. 여기서, 시그널링 정보는 프레임 동기를 위한 L1 신호를 전송하는 L1(Layer 1) 시그널링 신호가 될 수 있으며, L1 시그널링 정보가 삽입되는 프리앰블은 L1 프리 시그널링 영역과 L1 포스트 시그널링 영역을 포함할 수 있다. 또한, L1 포스트 시그널링 영역은 컨피규러블 필드(configurable field) 및 다이내믹 필드(dynamic field)를 포함한다.

송신부(130)는 신호 처리된 패킷을 수신 장치(미도시)로 전송할 수 있다.

구체적으로, 송신부(130)는 도 3a 내지 도 3c에 도시된 Waveform Generation 블럭(14000, 14000-1)에 대응되는 기능을 수행할 수 있다. 즉, 송신부(130)는 생성된 패킷을 RF 신호로 변조하기 위한 변조를 수행하고, RF 신호를 수신 장치(미도시)로 전송한다.

한편, 헤더를 구성하는 베이스 필드는, 베이스 필드가 제1 길이임을 나타내는 제1 값 또는 베이스 필드가 제2 길이임을 나타내는 제2 값으로 설정되는 제1 필드를 포함하며, 제1 필드가 제2 값으로 설정되면, 베이스 필드는, 페이로드에 포함된 입력 패킷의 각 시작점 중 첫 번째 값을 나타내는 포인터 값의 LSB(least significant bits)를 나타내는 제2 필드 및 포인터 값의 MSB(most significant bits)를 나타내는 제3 필드를 포함할 수 있다.

또한, 패킷(4000)의 헤더(4100)는 상술한 도 8과 같이, 그 역할에 따라 베이스 필드, Optional 필드 및 Extension 필드로 나눌 수 있으며, 헤더(4100)은 반드시 베이스 필드를 포함하고, Optional 필드의 존재 여부는 베이스 필드에 포함된 제어 필드의 값에 따라 달라질 수 있다. 또한, Optional 필드에 포함된 제어 필드의 값에 따라 Extension 필드의 존재 유무를 선택할 수 있다.

여기서, 제1 필드, 제2 필드 및 제3 필드는 헤더를 구성하는 베이스 필드에 포함될 수 있다.

구체적으로, 도 17을 통해 상세히 설명하기로 한다.

도 17은 본 발명의 또 다른 실시 예에 따른 패킷의 구조를 도시한 도면이다.

도 17을 참조하면, 패킷(4000)은 헤더(4100) 및 페이로드(4200)를 포함할 수 있으며, 패킷(4000)의 페이로드(4200)에는 복수의 입력 패킷(4201)이 매핑될 수 있다.

여기서, 복수의 입력 패킷(4201) 중 첫 번째 입력 패킷과 같이 하나의 입력 패킷이 쪼개져서 서로 다른 패킷의 페이로드에 포함될 수 있다. 그리고, 베이스 필드는 포인터 값을 통해 입력 패킷의 시작 지점을 알려줄 수 있다. 여기서, 포인터 값은 페이로드의 시작점으로부터 페이로드에 포함된 입력 패킷의 각 시작점 중 첫 번째 시작점까지의 오프셋을 의미한다.

구체적으로, 헤더(4100)의 베이스 필드에 포함된 제1 필드(4111)는 베이스 필드가 제1 길이 즉, 1 바이트임을 나타내는 제1 값 또는 베이스 필드가 제2 길이 즉, 2 바이트임을 나타내는 제2 값으로 설정될 수 있다.

특히, 제1 필드(4111)가 제1 값으로 설정되어 베이스 필드가 1 바이트인 경우 베이스 필드는 페이로드(4200)에 포함된 입력 패킷의 각 시작점 중 첫 번째 값을 나타내는 포인터 값의 LSB(least significant bits)를 나타내는 제2 필드만을 포함할 수 있고, 이에 따라, 포인터 값은 기 설정된 값 미만까지만을 나타낼 수 있다.

그리고, 제1 필드(4111)가 제2 값으로 설정되어 베이스 필드가 2 바이트인 경우 베이스 필드는 페이로드에 포함된 입력 패킷의 각 시작점 중 첫 번째 값을 나타내는 포인터 값의 LSB(least significant bits)를 나타내는 제2 필드 및 포인터 값의 MSB(most significant bits)를 나타내는 제3 필드를 포함할 수 있고, 이에 따라, 포인터 값은 기 설정된 값 이상까지도 나타낼 수 있다.

여기서, 기 설정된 값은 128 바이트가 될 수 있으며, 이에 따라, 제1 필드(4111)가 제1 값으로 설정되면, 포인터 값은 128 바이트 미만까지만을 나타낼 수 있고, 제1 필드(4111)가 제2 값으로 설정되면, 포인터 값은 128 바이트 이상까지도 나타낼 수 있다.

예를 들어, 어느 하나의 입력 패킷이 패킷(4000)의 페이로드(4200)의 시작 지점과 맞게 배치되어 해당 입력 패킷의 시작점이 페이로드의 시작 지점과 동일한 경우, 해당 입력 패킷의 시작점에 대응되는 값을 나타내는 포인터 값은 0이 될 수 있다. 즉, 입력 패킷의 시작점은 페이로드(4200)의 시작 지점을 기준으로 수치화되어 산출될 수 있으므로, 페이로드(4200)의 시작 지점과 동일하게 시작하는 해당 입력 패킷의 시작점에 대응되는 값을 나타내는 포인터 값은 0이 될 수 있다.

그리고, 도 17에 도시된 바와 같이 복수의 입력 패킷(4201) 중 첫 번째 입력 패킷과 같이 쪼개져서 페이로드(4200)에 포함된 경우, 첫 번째 입력 패킷의 시작점은 이전 패킷에 존재하고 해당 페이로드(4200)에는 존재하지 않으므로, 페이로드(4200)에 포함된 입력 패킷의 각 시작점 중 첫 번째 값은 곧 두 번째 입력 패킷의 시작점이 된다. 이에 따라, 두 번째 입력 패킷의 시작점에 대응되는 값을 나타내는 포인터 값은 곧 페이로드(4200)의 시작 지점을 기준으로 두 번째 입력 패킷의 시작점까지의 거리(4202)에 대응되는 값이 될 수 있다.

그리고, 제1 필드(4111)가 제1 값으로 설정되면 헤더(4100)의 베이스 필드는 포인터 값의 LSB를 나타내는 제2 필드(4112)만을 포함하고, 제1 필드가 제2 값으로 설정되면 헤더(4100)의 베이스 필드는 포인터 값의 LSB를 나타내는 제2 필드(4112) 및 포인터 값의 MSB를 나타내는 제3 필드(4113)를 포함할 수 있다.

여기서, 제1 필드(4111)는 MODE 필드일 수 있으며, 이러한 MODE 필드는 1 비트의 크기를 가질 수 있다. 그리고, MODE 필드는 0으로 설정되면 베이스 필드의 길이가 1 바이트임을 나타내고, 1로 설정되면 베이스 필드의 길이가 2 바이트임을 나타낼 수 있다.

또한, MODE 필드는 포인터 값의 MSB를 나타내는 제3 필드(4113)의 존부 및 헤더의 확장 모드를 나타내는 제4 필드의 존부를 나타낼 수 있는데, 구체적으로, MODE 필드가 0으로 설정되면 베이스 필드가 포인터 값의 LSB를 나타내는 제2 필드(4112)만을 포함하고 있음을 나타낸다. 여기서, 제2 필드(4112)는 포인터 값의 LSB를 나타내는 포인터(LSB) 필드일 수 있으며, 이러한 포인터(LSB) 필드는 7비트의 크기를 가질 수 있다. 이에 따라, MODE 필드가 0으로 설정되는 경우 포인터 값은 128바이트 미만까지 나타낼 수밖에 없고, 베이스 필드는 MODE 필드(1비트)와 포인터(LSB) 필드(7비트)를 포함한 1 바이트의 크기를 갖게 된다.

또한, MODE 필드가 1로 설정되면 베이스 필드는 포인터 값의 LSB를 나타내는 제2 필드(4112) 및 포인터 값의 MSB를 나타내는 제3 필드(4113)를 포함할 수 있다. 여기서, 포인터 값의 MSB를 나타내는 제3 필드(4113)는 포인터(MSB) 필드일 수 있으며, 이러한 포인터(MSB) 필드는 6비트의 크기를 가질 수 있다. 이에 따라, MODE 필드가 1로 설정되는 경우 포인터 값은 포인터(LSB) 필드(7비트) 및 포인터(MSB) 필드(6비트)를 합한 총 13비트를 통해 8191 바이트까지 확장하여 나타낼 수 있고, 베이스 필드는 MODE 필드(1비트), 포인터(LSB) 필드(7비트), 포인터(MSB) 필드(6비트) 및 후술할 헤더(4100)의 확장 모드를 나타내는 제4 필드(2비트)를 포함하는 2 바이트의 크기를 갖게 된다. 결과적으로, 포인터(MSB) 필드 및 헤더(4100)의 확장 모드를 나타내는 제4 필드는 MODE 필드가 1로 설정되는 경우에만 베이스 필드에 포함될 수 있다.

이에 따라, 패킷(4000)의 페이로드(4200) 내에 입력 패킷의 시작점 중 첫 번째 값을 나타내는 포인터 값이 128 바이트 미만이면 제1 필드(4111) 즉, MODE 필드는 0으로 설정되고, 베이스 필드는 제2 필드(4112) 즉, 포인터(LSB) 필드만을 포함하게 되어 베이스 필드는 1 바이트의 크기를 갖고, 패킷(4000)의 페이로드(4200) 내에 입력 패킷의 시작점 중 첫 번째 값을 나타내는 포인터 값이 128 바이트 이상이면 제1 필드(4111) 즉, MODE 필드는 1로 설정되고, 베이스 필드는 제2 필드(4112) 즉, 포인터(LSB) 필드 및 제3 필드(4113) 즉, 포인터(MSB) 필드 및 제4 필드를 포함하게 되어 베이스 필드는 총 2 바이트의 크기를 갖게 된다.

그리고, 만약 패킷(4000)의 페이로드(4200) 내에 입력 패킷의 시작점이 존재하지 않는 경우, 해당 입력 패킷의 시작점에 대응되는 값은 정의될 수 없으므로 포인터 값은 8191이 되고 이에 따라 MODE 필드는 1로 설정되며 베이스 필드는 2 바이트의 크기를 갖게 된다.

또한, 패킷(4000)의 페이로드(4200) 내에 입력 패킷이 존재하지 않고 패딩(Padding)만이 존재하는 경우에도 포인터 값은 8191이 되고 이에 따라 MODE 필드는 1로 설정되며 베이스 필드는 2 바이트의 크기를 갖게 된다.

한편, 도 18은 도 17에 도시된 헤더의 상세한 구성을 도시한 도면이다. 도 18을 참조하면, 상술한 바와 같이, 헤더(4100)는 베이스 필드(4110)를 포함하며, 추가적으로 Optional 필드(4120) 및 Extension 필드(4130)를 더 포함할 수 있는데, 이는 추후 설명할 헤더(4100)의 확장 모드를 나타내는 제4 필드(4114)에 의해 포함 여부가 결정될 수 있다.

그리고, 상술한 바와 같이, 제1 필드(4111)이 제1 값으로 설정되면 베이스 필드(4110)는 제2 필드(4112)만을 포함하고, 이에 따라, 베이스 필드(4110)의 길이는 제1 필드(4111)의 1 비트와 제2 필드(4112)의 7 비트를 포함하여 총 1 바이트의 크기를 갖음을 알 수 있다.

또한, 상술한 바와 같이, 제1 필드(4111)이 제2 값으로 설정되면 베이스 필드(4110)는 제2 필드(4112), 제3 필드(4113) 및 헤더(4110)의 확장 모드를 나타내는 제4 필드(4114)를 포함하고, 이에 따라, 베이스 필드(4110)의 길이는 제1 필드(4111)의 1 비트, 제2 필드(4112)의 7 비트, 제3 필드(4113)의 6 비트 및 제4 필드(4114)의 2 비트를 포함하여 총 2 바이트의 크기를 갖음을 알 수 있다.

한편, 베이스 필드(4110)는 제1 필드(4111)가 제2 값으로 설정되면 헤더(4110)의 확장 모드를 나타내는 제4 필드(4114)를 포함할 수 있는데, 제4 필드(4114)는 Optional 필드(4120) 및 Extension 필드(4130)의 존부, Optional 필드(4120)의 길이 및 Extension 필드(4130)의 구조에 관한 정보 중 적어도 하나를 포함할 수 있다.

구체적으로, 제4 필드(4114)는 Optional 필드(4120) 및 Extension 필드(4130)가 부존재함을 나타내는 제3 값, Optional 필드(4120)가 존재하고 Optional 필드(4120)의 길이가 1 바이트임을 나타내는 제4 값, Optional 필드(4120)가 존재하고 Optional 필드(4120)의 길이가 2 바이트임을 나타내는 제5 값 및 Optional 필드(4120)가 존재하고 Optional 필드(4120)의 길이가 2 바이트이며 Extension 필드(4130)가 복수의 Extension 페이로드를 포함하는 구조임을 나타내는 제6 값 중 하나로 설정될 수 있다.

여기서, 제4 필드(4114)는 OFI 필드일 수 있으며 OFI 필드는 2 비트의 크기를 갖는다. 구체적으로, OFI 필드에 설정되는 값이 나타내는 정보는 하기의 표 2와 같이 정리될 수 있다.

OFI	내용
00	No Extension Mode: Optional 필드 및 Extension 필드가 부존재함.
01	Short Extension Mode: Optional 필드는 존재하고 Optional 필드의 길이가 1 바이트임.
10	Long Extension Mode: Optional 필드는 존재하고 Optional 필드의 길이가 2 바이트임.
11	Mixed Extension Mode: Optional 필드는 존재하고 Optional 필드의 길이는 2 바이트이며 extension 필드가 복수의 extension 페이로드를 포함하는 구조임.

구체적으로, 제4 필드(4114)에 설정되는 값에 따라 Optional 필드(4130) 및 Extension 필드(4130)가 어떻게 헤더(4100)에 포함되는지 도 19를 통해 설명하기로 한다.

도 19는 본 발명의 또 다른 실시 예에 따른 Optional 필드의 상세한 구성을 나타낸 도면이다.

도 19를 참조하면, 제4 필드(4114)가 제4 필드(4114)가 제3 값인 "00"으로 설정되면 헤더(4100)는 베이스 필드(4110)만을 포함하고, Optional 필드(4120) 및 Extension 필드(4130)는 포함하지 않는다.

또한, 제4 필드(4114)가 제4 값인 "01"로 설정되면, 이는 Short Extension Mode로서, 헤더(4100)는 베이스 필드(4110) 외에 1 바이트의 크기를 갖는 Optional 필드(4120)를 더 포함할 수 있다. 그리고, Optional 필드(4120)에 포함된 필드에 의해 Extension 필드(4130)의 존부 및 길이가 결정될 수 있다.

구체적으로, Optional 필드(4120)는 Extension 필드(4130)에 포함된 Extension 페이로드(4131)의 타입을 나타내는 필드(EXT_TYPE 필드)(4121) 및 Extension 필드(4130)의 길이를 나타내는 필드(EXT_LEN 필드)(4122)를 포함할 수 있다. 여기서, EXT_TYPE 필드(4121)는 제5 필드로 정의하기로 하고, EXT_LEN 필드(4122)를 제6 필드라고 정의하기로 한다.

여기서, EXT_TYPE 필드(4121)는 3 비트의 크기를 갖으며, Extension 필드(4130)에 포함된 Extension 페이로드(4131)의 타입을 나타내고 이에 대한 상세한 설명은 후술하기로 한다. 또한, EXT_LEN 필드(4122)는 5 비트의 크기를 갖으며, 0 내지 31 바이트의 범위 내에서 Extension 필드(4130)의 길이를 나타낼 수 있다.

특히, EXT_LEN 필드(4122)가 0인 경우 Extension 필드(4130)의 길이가 0임을 의미하므로, 헤더(4100)에는 Extension 필드(4130)가 존재하지 않게 된다.

한편, 도 19에서는 제4 필드(4114)가 제4값인 "01"로 설정되는 경우 Optional 필드(4120)에 포함된 EXT_LEN 필드(4122)와 Extension 필드(4130)에 포함된 Extension 페이로드(4131)가 분리되어 있는 것처럼 도시되어 있으나, 이는 Optional 필드(4120)가 1 바이트의 크기를 갖는 경우도 있고 2 바이트의 크기를 갖는 경우도 있음을 설명하기 위해 분리되어 표시한 것일 뿐, 실제적으로는 제4 필드(4114)가 제4 값인 "01"로 설정되는 경우 Optional 필드(4120)는 1 바이트의 크기를 갖게 되므로 Optional 필드(4120)에 연속하여 Extension 필드(4130)가 추가되며 따라서, Optional 필드(4120)에 포함된 EXT_LEN 필드(4122)와 Extension 필드(4130)에 포함된 Extension 페이로드(4131)는 연속하여 배치되게 된다.

또한, 제4 필드(4114)가 제5 값인 "10"으로 설정되면, 이는 Long Extension Mode로서, 헤더(4100)는 베이스 필드(4110) 외에 2 바이트의 크기를 갖는 Optional 필드(4120)를 더 포함할 수 있다. 그리고, Optional 필드(4120)에 포함된 필드에 의해 Extension 필드(4130)의 존부 및 길이가 결정될 수 있다.

구체적으로, Optional 필드(4120)는 Extension 필드(4130)에 포함된 Extension 페이로드(4132)의 타입을 나타내는 필드(EXT_TYPE 필드)(4121), Extension 필드(4130)의 길이를 나타내는 필드의 LSB 파트를 나타내는 필드(EXT_LEN(LSB) 필드)(4123) 및 Extension 필드(4130)의 길이를 나타내는 필드의 MSB 파트를 나타내는 필드(EXT_LEN(MSB) 필드)(4124)를 포함할 수 있다. 여기서, 상술한 바와 같이, EXT_TYPE 필드(4121)는 제5 필드로 정의되고, Extension 필드(4130)의 길이를 나타내는 필드는 제6 필드로 정의되었으므로, EXT_LEN(LSB) 필드(4123)는 제6 필드의 LSB 파트를 나타내는 것으로 정의될 수 있고, EXT_LEN(MSB) 필드(4124)는 제6 필드의 MSB 파트를 나타내는 것으로 정의될 수 있다.

여기서, EXT_TYPE 필드(4121)는 3 비트의 크기를 갖으며, Extension 필드(4130)에 포함된 Extension 페이로드(4132)의 타입을 나타내고 이에 대한 상세한 설명은 후술하기로 한다.

또한, EXT_LEN(LSB) 필드(4123)는 Extension 필드(4130)의 길이를 나타내기 위한 총 13 비트 중 LSB 파트의 5 비트의 크기를 갖을 수 있고, EXT_LEN(MSB) 필드(4124)는 Extension 필드(4130)의 길이를 나타내기 위한 총 13 비트 중 MSB 파트의 8 비트의 크기를 갖을 수 있다. 그리고, EXT_LEN(LSB) 필드(4123) 및 EXT_LEN(MSB) 필드(4124)를 연결한 총 13 비트의 필드는 0 부터 패킷(4000)의 전체 길이 범위 내에서 Extension 필드(4130)의 길이를 나타낼 수 있다.

물론, EXT_LEN(LSB) 필드(4123) 및 EXT_LEN(MSB) 필드(4124)를 연결한 총 13 비트의 필드가 0인 경우 Extension 필드(4130)의 길이가 0임을 의미하므로, 헤더(4100)에는 Extension 필드(4130)가 존재하지 않게 된다.

또한, 제4 필드(4114)가 제6 값인 "11"로 설정되면, 이는 Mixed Extension Mode로서, 헤더(4100)는 베이스 필드(4110) 외에 2 바이트의 크기를 갖는 Optonal 필드(4120)를 더 포함할 수 있다. 그리고, Optional(4120)에 포함된 필드에 의해 Extension 필드(4130)의 존부 및 길이와 Extension 필드(4130)의 구조가 결정될 수 있다.

구체적으로, Optional 필드(4120)는 Extension 필드(4130)에 포함된 복수의 Extension 페이로드(4133)의 개수를 나타내는 필드(NUM_EXT 필드)(4125), Extension 필드(4130)의 길이를 나타내는 필드의 LSB 파트를 나타내는 필드(EXT_LEN(LSB) 필드)(4126) 및 Extension 필드(4130)의 길이를 나타내는 필드의 MSB 파트를 나타내는 필드(EXT_LEN(MSB) 필드)(4127)를 포함할 수 있다.

여기서, NUM_EXT 필드(4125)는 3 비트의 크기를 갖으며, Extension 필드(4130)에 포함된 패딩(Padding)이 아닌 복수의 Extension 페이로드(4133)의 개수를 나타낼 수 있다.

특히, Extension 필드(4130)는 2개 내지 7개의 Extension 페이로드를 포함할 수 있으며, 이에 대한 상세한 구조는 도 25를 통해 설명하기로 한다.

또한, EXT_LEN(LSB) 필드(4126)는 Extension 필드(4130)의 길이를 나타내기 위한 총 13 비트 중 LSB 파트의 5 비트의 크기를 갖을 수 있고, EXT_LEN(MSB) 필드(4127)는 Extension 필드(4130)의 길이를 나타내기 위한 총 13 비트 중 MSB 파트의 8 비트의 크기를 갖을 수 있다.

한편, EXT_LEN(LSB) 필드(4126) 및 EXT_LEN(MSB) 필드(4127)를 연결한 총 13 비트의 필드가 나타낼 수 있는 Extension 필드(4130)의 길이에 관해서는 Extension 필드(4130)의 구조에 대해 설명하면서 함께 설명하기로 한다.

도 25는 본 발명의 일 실시 예에 따른 Extension 필드의 구조에 관한 도면이다.

제4 필드(4114)가 제6 값으로 설정되는 경우, Extension 필드(4130)는 복수의 Extension 페이로드 각각의 타입을 나타내는 복수의 필드 및 복수의 Extension 페이로드 각각의 길이를 나타내는 복수의 필드를 포함할 수 있다.

구체적으로, 도 25를 참조하면, 제4 필드(4114)가 제6 값 즉, "11"로 설정되는 경우 이는 Mixed Extension Mode를 의미하며, 이에 따라, Extension 필드(4130)는 복수의 Extension 페이로드(Extension 페이로드 1(4145)...Extension 페이로드 N(4146))를 포함할 수 있는데, 이때 Extension 필드(4130)는 복수의 Extension 페이로드(Extension 페이로드 1(4145)...Extension 페이로드 N(4146)) 각각의 타입을 나타내는 복수의 필드(EXT_TYPE 1(4141)...EXT_TYPE N(4143)) 및 복수의 Extension 페이로드(Extension 페이로드 1(4145)...Extension 페이로드 N(4146)) 각각의 길이를 나타내는 복수의 필드(EXT_LEN 1 필드(4142)... EXT_LEN N 필드(4144))를 포함할 수 있다. 여기서, 상술한 바와 같이, Extension 필드(4130)는 2개 내지 7개의 Extension 페이로드를 포함할 수 있으므로, N은 범위는 2 부터 7이 될 수 있다.

이러한 복수의 Extension 페이로드(Extension 페이로드 1(4145)...Extension 페이로드 N(4146))는 모두 패딩을 포함하지 않는다.

또한, 하나의 Extension 페이로드가 Extension 필드(4130)에 포함되면, 해당 Extension 페이로드의 타입을 나타내는 하나의 EXT_TYPE 필드와 하나의 EXT_LEN 필드가 Extension 필드(4130)에 포함되게 되며, 여기서, EXT_TYPE 필드는 3 비트의 크기를 갖고, EXT_LEN 필드가 13 비트의 크기를 갖는 점을 고려하면, 하나의 Extension 페이로드에 대하여 총 2 바이트 크기의 헤더가 Extension 필드(4130)에 포함되게 된다. 여기서, 헤더라 함은 EXT_TYPE 필드와 EXT_LEN 필드를 포함하며 Extension 필드(4130)의 앞단에 배치되는 필드들을 총칭하여 정의하기로 한다.

이에 따라, Extension 필드(4130)에 N 개의 Extension 페이로드가 포함되면, Extension 필드(4130)는 각 Extension 페이로드와 관련된 복수의 EXT_TYPE 필드와 EXT_LEN 필드를 포함하는 총 2N 바이트의 크기를 갖는 헤더를 포함하게 된다.

한편, 상술한 바와 같이, Extension 필드(4130)는 최소 2개의 Extension 페이로드를 포함할 수 있고, 따라서, 4 바이트의 크기를 갖는 헤더를 포함할 수 있다. 다만, EXT_LEN 필드의 값이 0이 될 경우 Extension 페이로드는 없는 것으로 볼 수 있으며, 이러한 경우 Extension 필드(4130)의 길이는 최소 4 바이트가 될 수밖에 없다.

결과적으로 도 19에서 설명한 EXT_LEN(LSB) 필드(4126) 및 EXT_LEN(MSB) 필드(4127)를 연결한 총 13 비트의 필드가 나타낼 수 있는 Extension 필드(4130)의 길이는 4 바이트 내지 패킷(4000)의 전체 길이 범위 내에서 Extension 필드(4130)의 길이를 나타낼 수 있다

한편, 도 25에 도시된 EXT_LEN 1 필드(4142)... EXT_LEN N 필드(4144) 각각은 5 비트 크기의 EXT_LEN(LSB) 필드와 8 비트 크기의 EXT_LEN(MSB) 필드를 포함할 수 있으며, 이에 따라, 하나의 Extension 페이로드에 대한 하나의 2 바이트 크기를 갖는 헤더는 3 비트의 크기를 갖는 EXT_TYPE 필드, 5 비트의 크기를 갖는 EXT_LEN(LSB) 필드 및 8 비트의 크기를 갖는 EXT_LEN(MSB) 필드를 포함하게 된다.

또한, Extension 필드(4130)는 제4 필드(4114)가 제4 값 및 제5 값 중 하나로 설정되고 Extension 필드(4130)에 포함된 Extension 페이로드의 길이가 Extension 필드(4130)의 길이보다 작을 경우, Extension 필드(4130)에 Extension 페이로드를 포함하고 남은 나머지 부분에는 패딩(Padding)을 포함할 수 있다.

예를 들어, 도 19에서 제4 필드(4114)가 제4 값인 "01"로 설정된 경우 Extension 필드(4130)에 포함된 Extension 페이로드(4131)의 실제 길이가 EXT_LEN 필드(4122)에 의해 정의되는 Extension 필드(4130)의 길이보다 작을 경우, Extension 필드(4130)는 Extension 페이로드(4131)를 포함하고 남은 나머지 부분에 패딩(Padding)을 포함할 수 있다. 여기서, 패딩이라 함은, 무의미한 데이터를 의미하며, 이러한 무의미한 데이터는 시스템 설계에 따라 다양한 방식으로 랜덤하게 결정될 수 있다. 또한, 이러한 패딩은 반드시 0으로만 채워질 필요는 없고, 1만으로 채워질 수도 있으며 0과 1의 무의미한 조합으로 채워질 수도 있다. 다만, 본 발명의 일 실시 예에 따른 패딩은 0만으로 채워진 경우를 예로 들어 설명하기로 한다.

또한, 예를 들어, 도 19에서 제4 필드(4114)가 제5 값인 "10"으로 설정된 경우 Extension 필드(4130)에 포함된 Extension 페이로드(4132)의 실제 길이가 EXT_LEN(LSB) 필드(4123) 및 EXT_LEN(MSB) 필드(4124)에 의해 정의되는 Extension 필드(4130)의 길이보다 작을 경우, Extension 필드(4130)는 Extension 페이로드(4132)를 포함하고 남은 나머지 부분에 패딩(Padding)을 포함할 수 있다.

한편, Extension 필드(4130)는 제4 필드(4114)가 제6 값으로 설정된 경우, Extension 필드(4130)에 복수의 Extension 페이로드를 포함하고 남은 나머지 부분에는 패딩을 포함할 수 있다.

예를 들어, 도 25를 참조하면, 제4 필드(4114)가 제6 값인 "11"로 설정된 경우 Extension 필드(4130)에 포함된 복수의 Extension 페이로드(Extension 페이로드 1(4145)...Extension 페이로드 N(4146)) 각각의 타입을 나타내는 복수의 필드(EXT_TYPE 1(4141)...EXT_TYPE N(4143)), 복수의 Extension 페이로드(Extension 페이로드 1(4145)...Extension 페이로드 N(4146)) 각각의 길이를 나타내는 복수의 필드(EXT_LEN 1 필드(4142)... EXT_LEN N 필드(4144)) 및 복수의 페이로드(Extension 페이로드 1(4145)...Extension 페이로드 N(4146))의 총 실제 길이가 EXT_LEN(LSB) 필드(4126) 및 EXT_LEN(MSB) 필드(4127)에 의해 정의되는 Extension 필드(4130)의 길이보다 작을 경우, Extension 필드(4130)는 복수의 Extension 페이로드 각각의 타입을 나타내는 복수의 필드(EXT_TYPE 1(4141)...EXT_TYPE N(4143)), 복수의 Extension 페이로드 각각의 길이를 나타내는 복수의 필드(EXT_LEN 1 필드(4142)... EXT_LEN N 필드(4144)) 및 복수의 페이로드(Extension 페이로드 1(4145)...Extension 페이로드 N(4146))를 포함하고 남은 나머지 부분에는 패딩을 포함할 수 있다.

한편, 제1 필드(4111) 및 제4 필드(4114)에 설정되는 값에 따라, 패킷(4000)의 구조가 전체적으로 어떻게 변하는지를 도 20 내지 도 24를 통해 설명하기로 한다.

도 20 내지 도 24는 본 발명의 다양한 실시 예에 따른 패킷의 구조를 나타낸 도면이다.

도 20을 참조하면, 제1 필드(4111)가 제1 값으로 설정되면 베이스 필드(4110)는 포인터 값의 LSB(least significant bits)를 나타내는 제2 필드(4112)만을 포함하고, Optional 필드(4120) 및 Extension 필드(4130)는 패킷(4000)에 포함되지 않으므로, 결과적으로 패킷(4000)은 1 바이트의 크기를 갖는 베이스 필드(4110)와 페이로드(4200)를 포함하게 된다.

도 21을 참조하면, 제1 필드(4111)가 제2 값으로 설정되면 베이스 필드(4110)는 포인터 값의 LSB(least significant bits)를 나타내는 제2 필드(4112), 포인터 값의 MSB(most significant bits)를 나타내는 제3 필드(4113)를 포함하고, 헤더(4100)의 확장 모드를 나타내는 제4 필드(4114)를 추가적으로 포함할 수 있다.

이에 따라, 패킷(4000)은 2 바이트의 길이를 갖는 베이스 필드(4110)를 포함하게 된다. 다만, 도 21에서는, 제4 필드(4114)가 제3 값 즉, "00"으로 설정되어 있으므로, Optional 필드(4120) 및 Extension 필드(4130)는 패킷(4000)에 포함되지 않으므로, 결과적으로, 패킷(4000)은 2 바이트의 크기를 갖는 베이스 필드(4110) 및 페이로드(4200)를 포함하게 된다.

도 22를 참조하면, 제1 필드(4111)가 제2 값으로 설정되면 베이스 필드(4110)는 포인터 값의 LSB(least significant bits)를 나타내는 제2 필드(4112), 포인터 값의 MSB(most significant bits)를 나타내는 제3 필드(4113)를 포함하고, 헤더(4100)의 확장 모드를 나타내는 제4 필드(4114)를 추가적으로 포함할 수 있다.

이에 따라, 패킷(4000)은 2 바이트의 크기를 갖는 베이스 필드(4110)를 포함하게 된다. 다만, 도 22에서는, 제4 필드(4114)가 제4 값 즉, "01"로 설정되어 있으므로, 1 바이트의 크기를 갖는 Optional 필드(4120) 및 0 내지 31 바이트의 크기를 갖는 Extension 필드(4130)가 패킷(4000) 내에 포함하게 된다. 결과적으로, 패킷(4000)은 2 바이트의 크기를 갖는 베이스 필드(4110), 1 바이트의 크기를 갖는 Optional 필드(4120), 0 내지 31 바이트의 크기를 갖을 수 있는 Extension 필드(4130) 및 페이로드(4200)를 포함하게 된다. 또한, Optional 필드(4120)는 EXT_TYPE 필드(4121) 및 EXT_LEN 필드(4122)를 포함할 수 있다.

도 23을 참조하면, 제1 필드(4111)가 제2 값으로 설정되면 베이스 필드(4110)는 포인터 값의 LSB(least significant bits)를 나타내는 제2 필드(4112), 포인터 값의 MSB(most significant bits)를 나타내는 제3 필드(4113)를 포함하고, 헤더(4100)의 확장 모드를 나타내는 제4 필드(4114)를 추가적으로 포함할 수 있다.

이에 따라, 패킷(4000)은 2 바이트의 크기를 갖는 베이스 필드(4110)를 포함하게 된다. 다만, 도 23에서는, 제4 필드(4114)가 제5 값 즉, "10"으로 설정되어 있으므로, 2 바이트의 크기를 갖는 Optional 필드(4120) 및 Extension 필드(4130)가 패킷(4000) 내에 포함되게 된다. 여기서, Extension 필드(4130)의 길이는 Optional 필드(4120)에 포함된 EXT_LEN(LSB) 필드(4123) 및 EXT_LEN(MSB) 필드(4124)에 의해 정의될 수 있으며 0부터 2¹³-1 바이트가 될 수 있다. 또한, Optional 필드(4120)는 EXT_TYPE 필드(4121), EXT_LEN(LSB) 필드(4123) 및 EXT_LEN(MSB) 필드(4124)를 포함할 수 있다.

도 24를 참조하면, 제1 필드(4111)가 제2 값으로 설정되면 베이스 필드(4110)는 포인터 값의 LSB(least significant bits)를 나타내는 제2 필드(4112), 포인터 값의 MSB(most significant bits)를 나타내는 제3 필드(4113)를 포함하고, 헤더(4100)의 확장 모드를 나타내는 제4 필드(4114)를 추가적으로 포함할 수 있다.

이에 따라, 패킷(4000)은 2 바이트의 크기를 갖는 베이스 필드(4110)를 포함하게 된다. 다만, 도 24에서는, 제4 필드(4114)가 제6 값 즉, "11"로 설정되어 있으므로, 2 바이트의 크기를 갖는 Optional 필드(4120) 및 Extension 필드(4130)가 패킷(4000) 내에 포함되게 된다. 여기서, Extension 필드(4130)의 길이는 Optional 필드(4120)에 포함된 EXT_LEN(LSB) 필드(4126) 및 EXT_LEN(MSB) 필드(4127)에 의해 정의될 수 있으며 0부터 2¹³-1 바이트가 될 수 있다. 또한, Optional 필드(4120)는 NUM_EXT 필드(4125), EXT_LEN(LSB) 필드(4126) 및 EXT_LEN(MSB) 필드(4127)를 포함할 수 있다. 그리고, Extension 필드(4130)는 복수의 Extension 페이로드를 포함할 수 있으며 이에 대한 상세한 설명은 도 25에서 이미 설명하였으므로 생략하기로 한다.

한편, Optional 필드(4120)에 포함되는 EXT_TYPE 필드(4121)는 Extension 필드(4130)에 포함되는 Extension 페이로드(4131, 4132)의 타입을 나타내며, 이외에도 설정되는 값에 따라 다양한 기능을 수행하는데 사용될 수 있다. 예를 들어, 하기의 표 3과 같이 EXT_TYPE 필드에 설정되는 값에 따라 상이한 정보를 나타내게 된다.

EXT_TYPE	Description
000	Counter
001-110	These fields are reserved for future extension types
111	Padding All bytes of extension field are padded with 0x00

구체적으로, EXT_TYPE 필드(4121)가 "000"으로 설정되면 카운터 기능을 수행할 수 있음을 나타내는데, 구체적으로, EXT_LEN 필드가 포함하는 값만큼의 크기를 갖는 기 설정된 필드가 Extension 필드(4130)에 Extension 페이로드로 포함될 수 있다. 여기서, 기 설정된 필드는 현재 PLP에 포함된 복수의 패킷 각각에 대해 하나씩 순번을 매겨 식별하도록 하는 기능을 수행할 수 있으며 카운터 값은 0부터 선형적으로 증가할 수 있다.

예를 들어, 제4 필드(4114)가 제4 값인 "01"로 설정되고, EXT_LEN 필드가 1의 값을 포함하고 있는 경우, 기 설정된 필드는 1 바이트의 크기를 갖게 되며 이에 따라 카운팅 값은 0부터 255까지의 값을 가질 수 있다.

여기서, 카운터 기능을 수행하는 기 설정된 패킷은 각 PLP에 대해 독립적으로 사용될 수 있으며, 카운터 값이 최고치에 달하게 되면, 다음 패킷의 카운터 값은 0으로 리셋되고 다시 증가하게 된다.

또한, 채널 본딩이 적용되는 PLP에 대해서는 싱글 카운터 즉, 싱글 기 설정된 필드가 패킷에 카운터 값을 증가시키기 위해 사용될 수 있으며, 이는 패킷이 특정 RF 채널에 지정되기 전에 수행될 수 있다.

한편, 상술한 내용은 제4 필드(4114)가 제6 값 즉, "11"로 설정되는 경우 Extension 필드(4130)에 포함되는 EXT_TYPE 1(4141)...EXT_TYPE N(4143)에도 동일하게 적용될 수 있다.

한편, 제4 필드(4114)가 제4값 즉, "01" 및 제5 값 즉, "10" 중 하나로 설정되고 EXT_TYPE 필드(4121)가 "111"로 설정되는 경우 Extension 필드(4130)는 모두 패딩으로 채워지게 된다.

구체적으로, 제4 필드(4114)가 제4 값 즉, "01" 또는 제5 값 즉, "10"으로 설정되면, 옵셔널 필드(4120)는 확장 필드(4130)에 포함된 Extension 페이로드의 타입을 나타내는 제5 필드 즉, EXT_TYPE 필드(4121) 및 확장 필드(4130)의 길이를 나타내는 제6 필드(제4 필드(4114)가 제4 값인 경우에는 EXT_LEN 필드(4122)이고, 제4 필드(4114)가 제5 값인 경우에는 EXT_LEN(LSB) 필드(4123) 및 EXT_LEN(MSB) 필드(4124)를 의미)를 더 포함하며, 제5 필드 즉, EXT_TYPE 필드(4121)가 기 설정된 값으로 설정되면, 확장 필드(4130)는 전부 패딩으로 채워질 수 있다.

예를 들어, 제5 필드 즉, EXT_TYPE 필드(4121)가 "111"로 설정되면, 이는 표 3에 정의된 바와 같이 확장 필드(4130)는 전부 패딩으로 채워지는 것을 의미하므로, 확장 필드(4130)는 전부 패딩으로 채워지게 된다.

또 다른 예를 들면, 제4 필드(4114)가 제4 값 즉, "01"로 설정되고, EXT_LEN 필드(4122)가 Extension 필드(4130)의 길이가 0 바이트임을 나타내는 값을 포함하고 있는 경우, 이는 제4 필드(4114)가 제3 값 즉, "00"으로 설정된 경우와 비교할 때, 1 바이트의 패딩이 헤더(4100)에 포함되는 경우로 볼 수 있다. 즉, 1 바이트의 Optional 필드(4120)가 곧 1 바이트의 패딩으로서의 역할을 하게 된다.

또한, 제4 필드(4114)가 제5 값 즉, "10"으로 설정되고, EXT_LEN(LSB) 필드(4123) 및 EXT_LEN(MSB) 필드(4124)가 Extension 필드(4130)의 길이가 0 바이트임을 나타내는 값을 포함하고 있는 경우, 이는 제4 필드(4114)가 제3 값 즉, "00"으로 설정된 경우와 비교할 때, 2 바이트의 패딩이 헤더(4100)에 포함되는 경우로 볼 수 있다. 즉, 2 바이트의 Optional 필드(4120)가 곧 2 바이트의 패딩으로서의 역할을 하게 된다.

한편, 제4 필드(4114)가 제6 값 즉, "11"로 설정되는 경우에는 상술한 바와 같이, Extension 필드(4130)에 복수의 Extension 페이로드를 채우고 남은 나머지 부분에 패딩이 채워질 수 있다. 이러한 경우에는 굳이 EXT_TYPE 1(4141)...EXT_TYPE N(4143)이 개별적으로 "111"로 설정될 필요가 없다.

도 26a는 본 발명의 일 실시 예에 따른 수신 장치의 구성을 나타낸 블록도이다.

도 26a를 참조하면, 수신 장치(200)는 수신부(210), 정보 추출부(220) 및 신호 처리부(220)를 포함한다.

수신 장치(200)는 입력 스트림에 포함된 데이터를 적어도 하나의 신호 처리 경로에 매핑하여 전송하는 송신 장치로부터 데이터를 수신하도록 구현될 수 있다.

수신부(210)는 헤더 및 페이로드가 포함된 패킷을 포함하는 스트림을 수신할 수 있다. 즉, 수신부(210)는 적어도 하나의 신호 처리 경로에 매핑된 데이터를 포함하는 프레임을 수신한다. 구체적으로, 수신부(210)는 시그널링 정보 및 적어도 하나의 신호 처리 경로에 매핑된 데이터를 포함하는 스트림을 수신할 수 있다. 여기서, 시그널링 정보는, 송신 장치에 입력되는 입력 스트림의 입력 타입에 대한 정보 및 적어도 하나의 신호 처리 경로에 매핑된 데이터 타입에 대한 정보를 포함할 수 있다. 여기서, 입력 스트림의 입력 타입에 대한 정보는, 프레임 내의 모든 신호 처리 경로가 동일한 입력 타입인지 여부를 나타낼 수 있다. 그 밖에 시그널링 정보에 포함되는 구체적인 정보에 대해서는 상술한 바 있으므로 자세한 설명을 생략하도록 한다.

정보 추출부(220)는 패킷에서 헤더를 추출하고, 추출된 헤더로부터 페이로드에서 데이터 패킷의 시작 지점을 나타내는 정보 및 추가 필드의 존부에 관한 정보를 추출할 수 있다.

헤더에 포함된 페이로드에서 데이터 패킷의 시작 지점을 나타내는 정보 및 추가 필드의 존부에 관한 정보에 대해서는 수신 장치(100)에 관한 부분에서 이미 설명하였으므로 자세한 설명은 생략하도록 한다.

신호 처리부(230)는 추출된 데이터 패킷의 시작 지점을 나타내는 정보 및 추가 필드의 존부에 관한 정보에 기초하여 페이로드에 포함된 데이터 패킷을 신호 처리할 수 있다. 즉, 데이터 패킷의 시작 지점을 나타내는 정보에 기초하여 페이로드에서 데이터 패킷이 시작하는 지점을 정확히 검출하고, 데이터 패킷이 시작하는 지점에서부터 디코딩 및 복호화를 수행할 수 있다. 또한, 신호 처리부(230)는 추가 필드의 존부에 관한 정보에 기초하여, 수신된 패킷이 Optional 필드 및 Extension 필드를 포함하는지 여부를 판단할 수 있고, Optional 필드 및 Extension 필드로부터 데이터 패킷을 신호 처리하는데 필요한 정보를 검출할 수 있다.

여기서, 데이터 패킷의 시작 지점을 나타내는 정보는, 페이로드의 시작 지점과 데이터 패킷의 시작 지점 간의 거리에 따른 MSB 파트의 존부에 관한 정보를 포함할 수 있다.

또한, 추가 필드의 존부에 관한 정보는, Optional 필드 및 Extension 필드 중 적어도 하나의 존부 및 Optional 필드와 Extension 필드의 길이를 나타내는 정보를 포함할 수 있다.

또한, Optional 필드는, Optional 필드 및 Extension 필드 중 적어도 하나가 패딩(padding)을 포함하는지 여부를 나타내는 정보를 포함할 수 있다.

또한, 신호 처리부(230)는 수신된 프레임에서 시그널링 정보를 추출한다. 특히, 신호 처리부(230)는 L1 시그널링을 추출하고, 디코딩하여 L1 프리 시그널링 영역 및 L1 포스트 시그널링 영역에 포함된 해당 PLP에 대한 다양한 정보를 획득할 수 있다. 또한, 신호 처리부(230)는 추출된 시그널링 정보에 기초하여 프레임을 신호 처리할 수 있다. 예를 들어, 신호 처리는 복조(Demodulation), 프레임 디빌더(Frame De-builder), BICM 디코딩, 입력 디-프로세싱(Input De-processing) 과정을 수행할 수 있다.

구체적으로, 신호 처리부(230)는 수신부(210)를 통해 수신된 프레임을 신호 처리하여 베이스 밴드 패킷을 생성하고, 생성된 베이스밴드 패킷(Baseband Packet)에서 헤더 정보를 추출한다.

그리고, 신호 처리부(230)는 추출된 헤더 정보에 기초하여 베이스밴드 패킷에 포함된 페이로드 데이터를 신호 처리하여 스트림, 즉 상술한 송신 장치(100)에 최초 입력된 입력 스트림을 복원할 수 있다.

한편, 본 발명의 또 다른 실시 예에 따른 수신 장치(200)는 수신부(210), 정보 추출부(220) 및 신호 처리부(230)를 포함하며, 수신부(210)는 헤더 및 페이로드를 포함하는 패킷을 포함하고, 정보 추출부(220)는 패킷에서 헤더를 추출하고, 헤더에 포함된 정보를 추출할 수 있으며, 신호 처리부(230)는 추출된 정보에 기초하여 페이로드에 포함된 입력 패킷을 신호 처리할 수 있다. 여기서, 수신부(210), 정보 추출부(220) 및 신호 처리부(230)에 대한 상세한 설명은 이미 하였는바, 자세한 설명은 생략하기로 한다.

또한, 헤더는 페이로드에 포함된 입력 패킷의 각 시작점 중 첫 번째 값을 나타내는 포인터 값이 기 설정된 값 미만임을 나타내는 제1 값 또는 포인터 값이 기 설정된 값 이상임을 나타내는 제2 값으로 설정되는 제1 필드를 포함하며, 제1 필드가 제2 값으로 설정되면, 헤더는, 포인터 값의 LSB(least significant bits)를 나타내는 제2 필드 및 포인터 값의 MSB(most significant bits)를 나타내는 제3 필드를 포함할 수 있다.

도26b는 본 발명의 일 실시 예에 따른 신호 처리부를 구체적으로 설명하기 위한 블록도이다.

도 26b에 따르면, 신호 처리부(230)는 디모듈레이터(231), 신호 디코더(232) 및 스트림 제너레이터(233)을 포함한다.

디모듈레이터(231)는 수신된 RF 신호로부터 OFDM 파라미터에 따라 복조를 수행하여, 싱크 디텍션을 수행하고 싱크가 디텍션되면 싱크 영역에 저장된 시그널링 정보로부터 현재 수신되는 프레임이 필요한 서비스 데이터를 포함하는 프레임인지 인식한다. 예를 들어 Mobile 프레임이 수신되는지, Fixed 프레임이 수신되는지 인식할 수 있다.

이 경우, 시그널링 영역과 데이터 영역에 대한 OFDM 파라미터가 미리 정해져 있지 않은 경우, 싱크 영역에 저장되어 있는 시그널링 영역과 데이터 영역에 대한 OFDM 파라미터를 획득하여 싱크 영역 바로 다음에 오는 시그널링 영역과 데이터 영역에 대한 OFDM 파라미터 정보를 획득하여 복조를 수행할 수 있다.

신호 디코더(232)는 필요한 데이터에 대한 복호화를 수행한다. 이 경우, 신호 디코더(232)는 시그널링 정보를 이용하여 각 데이터 영역에 저장된 데이터에 대한 FEC 방식, 변조 방식 등의 파라미터를 획득하여 복호화를 수행할 수 있다. 또한, 신호 디코더(232)는 헤더에 포함된 데이터 정보에 기초하여 필요한 데이터의 위치를 산출할 수 있다. 즉, 필요한 PLP가 프레임의 어느 위치에서 전송되는지 산출할 수 있다.

스트림 제너레이터(233)는 신호 디코더(232)로부터 입력받은 베이스 밴드 패킷(BBP)을 처리하여 서비스될 데이터를 생성할 수 있다.

일 예로, 스트림 제너레이터(233)는 다양한 정보에 기초하여 에러 정정된 베이스 밴드 패킷으로부터 ALP 패킷을 생성할 수 있다. 구체적으로, 스트림 제너레이터(233)는 디-지터 버퍼들을 포함할 수 있는데 디-지터 버퍼들은 다양한 정보에 기초하여 출력 스트림을 복원하기 위한 정확한 타이밍을 재생성할 수 있다. 이에 따라 복수 개의 PLP들 간의 싱크를 위한 딜레이가 보상될 수 있다.

도 27은 본 발명의 일 실시 예에 따른 수신기의 구성을 나타낸 블록도이다.

도 27을 참조하면 수신기(4400)는 제어기(4410), RF 수신기(4420), 복조기(4430) 및 서비스 재생기(4440)를 포함할 수 있다.

제어기(4410)는 선택된 서비스가 전송되는 RF channel 및 PLP를 판단한다. 이 때 RF channel은 중심 주파수(center frequency)와 대역폭(bandwidth)으로 특정될 수 있으며, PLP는 PLP ID로 특정될 수 있다. 특정 서비스는 서비스를 구성하는 컴포넌트 별로 하나 이상의 RF channel에 속한 하나 이상의 PLP를 통하여 전송할 수 있지만, 이후로는 설명의 편의를 위하여 하나의 서비스를 재생하기 위하여 필요한 모든 데이터는 하나의 RF channel로 전송되는 하나의 PLP로 전송된다고 가정한다. 즉 서비스는 서비스의 재생을 위한 유일한 데이터 획득 경로를 가지며, 데이터 획득 경로는 RF channel과 PLP로 특정된다.

RF 수신기(4420)는 제어기(4410)에서 선택한 RF channel에서 RF 신호를 검출하고, RF 신호에 신호처리를 수행하여 추출된 OFDM symbol들을 복조기(4430)로 전달한다. 여기서, 신호 처리는 동기화, 채널 추정 및 equalization 등을 포함할 수 있으며, 신호 처리를 위한 정보들은 그 용도와 구현에 따라 송/수신기가 미리 약속한 값이거나 OFDM symbol 중 미리 약속된 특정한 OFDM symbol에 포함되어 수신기에서 전달된다.

복조기(4430)는 OFDM symbols들에 신호 처리를 수행하여 user packet을 추출하고 이를 서비스 재생기(4440)에 전달하며, 서비스 재생기(4440)는 user packet을 사용하여 사용자가 선택한 서비스를 재생하여 출력한다. 이 때 user packet의 포맷은 서비스의 구현 방식에 따라 달라질 수 있으며, 일 예로 TS packet이나 IPv4 packet이 있다.

도 28은 복조기를 본 발명의 일 실시 예에 따라 좀 더 자세히 도시한 블록도이다.

도 28을 참조하면 복조기(4430)는 프레임 디맵퍼(Frame demapper)(4431), L1 signaling을 위한 BICM 복호기(4432), 컨트롤러(4433), BICM 복호기(4434), 출력 처리기(4435)를 포함하여 구성될 수 있다.

프레임 디맵퍼(4431)는 컨트롤러(4433)에서 전달되는 제어 정보를 바탕으로 OFDM symbol로 구성된 프레임에서 선택된 PLP에 속한 FEC block들을 구성하는 OFDM cell들을 선택하여 BICM 복호기(4434)로 전달하며, 또한 L1 signaling이 포함된 하나 이상의 FEC block들에 해당하는 OFDM cell들을 선택하여 L1 signaling을 위한 BICM 복호기(1232)로 전달한다.

L1 signaling을 위한 BICM 복호기(4432)는 L1 signaling이 포함된 FEC block에 해당하는 OFDM cell을 신호 처리하여 L1 signaling bits들을 추출하고 이를 컨트롤러(4433)로 전달한다. 이 경우, 신호 처리는 OFDM cell에서 LDPC 부호 복호를 위한 LLR (log-likelihood ratio)값을 추출하는 과정과 추출된 LLR 값을 사용하여 LDPC 부호를 복호하는 과정을 포함할 수 있다.

컨트롤러(4433)는 L1 signaling bits로부터 L1 signaling table을 추출하고 L1 signaling table의 값을 사용하여 프레임 디맵퍼(4431), BICM 복호기(4434), 출력 처리기(4435)의 동작을 제어한다. 도 28에서는 설명의 편의를 위하여 L1 시그널링을 위한 BICM 복호기(4432)가 컨트롤러(4433)의 제어정보를 사용하는 않는 것으로 도시하였다. 하지만 L1 signaling이 전술한 L1-PRE, L1-POST의 구조와 유사한 계층구조를 가질 경우에는 L1 시그널링을 위한 BICM 복호기(4432)는 하나 이상의 BICM 복호 블록으로 구성될 수 있으며, BICM 복호 블록들과 프레임 디맵퍼(4431)의 동작이 상위 계층 L1 signaling 정보에 의해 제어될 수 있음은 명백하다.

BICM 복호기(4434)는 선택된 PLP에 속한 FEC block들을 구성하는 OFDM cell들을 신호 처리하여 베이스 밴드 패킷들을 추출하고 베이스 밴드 패킷들을 출력 처리기(4435)로 전달한다. 신호 처리는 OFDM cell에서 LDPC 부호 및 복호를 위한 LLR (log-likelihood ratio)값을 추출하는 과정과 추출된 LLR 값을 사용하여 LDPC 부호를 복호하는 과정을 포함할 수 있으며, 컨트롤러(4433)에서 전달되는 제어 정보를 바탕으로 수행될 수 있다.

출력 처리기(4435)는 베이스 밴드 패킷들을 신호 처리하여 user packet을 추출하고 추출된 user packet들을 서비스 재생기(4440)로 전달한다. 이 경우, 신호 처리는 컨트롤러(1233)에서 전달되는 제어 정보를 바탕으로 수행될 수 있다.

도 29는 본 발명의 일 실시 예에 따른 사용자가 서비스를 선택한 시점부터 실제 선택된 서비스가 재생되기까지의 수신기의 동작을 간략하게 나타낸 흐름도이다.

사용자의 서비스 선택(S4610) 이전에 Initial scan(S4600) 단계에서 선택 가능한 모든 서비스에 대한 서비스 정보가 획득되었다고 가정하도록 한다. 여기서, 서비스 정보는 현재 방송 시스템에서 특정 서비스를 재생하기 위하여 필요한 데이터들이 송출되는 RF channel 및 PLP에 대한 정보를 포함할 수 있다. 여기서, 서비스 정보의 일 예로 MPEG2-TS의 PSI/SI (Program-Specific Information/Service Information)이 있으며, 통상적으로 L2 signaling 및 상위 계층 signaling을 통하여 획득 가능하다.

사용자가 서비스를 선택(S4610)하면 수신기는 선택된 서비스를 전송하는 주파수로 변경(S4620)하고 RF 신호 검출(S4630)을 수행한다. 선택된 서비스를 전송하는 주파수로 변경(S4620)하는 과정에서 서비스 정보가 사용될 수 있다.

RF 신호가 검출되면 수신기는 검출된 RF 신호로부터 L1 시그널링 추출(S4640) 동작을 수행한다. 이후로 수신기는 이전 과정에서 추출된 L1 시그널링을 사용하여 선택된 서비스를 전송하는 PLP를 선택(S4650)하고 선택된 PLP에서 베이스 밴드 패킷을 추출(S4660)한다. 선택된 서비스를 전송하는 PLP를 선택(S4650)하는 과정에서 서비스 정보가 사용될 수 있다.

또한 베이스 밴드 패킷을 추출(S4660)하는 과정은 전송 프레임을 디맵핑하여 PLP에 속한 OFDM cell들을 선택하는 과정과 OFDM cell에서 LDPC 부호/복호를 위한 LLR (log-likelihood ratio)값을 추출하는 과정과 추출된 LLR 값을 사용하여 LDPC 부호를 복호하는 과정을 포함할 수 있다.

수신기는 추출된 베이스 밴드 패킷의 header 정보를 사용하여 추출된 베이스 밴드 패킷으로부터 ALP packet 추출(S4670)을 수행하며, 이후로 추출된 ALP packet의 header 정보를 사용하여 추출된 ALP packet으로부터 User packet 추출(S4680)을 수행한다. 추출된 user packet은 선택된 서비스 재생(S4690)에 사용된다. ALP packet 추출(S4670) 과정과 User packet 추출(S4680) 과정에서 L1 시그널링 추출(S4640) 단계에서 획득한 L1 시그널링 정보가 사용될 수 있다. 이 경우, ALP packet으로부터 User packet을 추출(Null TS packet 복원과 TS sync byte 삽입)하는 과정은 상술한 바와 동일하다.

도 30은 본 발명의 일 실시 예에 따른 송신 장치의 제어 방법을 설명하기 위한 흐름도이다.

도 30에 도시된 송신 장치의 제어 방법은 입력 패킷에 기초하여 헤더 및 페이로드를 포함하는 패킷을 생성한다(S3510).

그리고, 생성된 패킷을 신호처리한다(S3520).

이후, 신호 처리된 패킷을 전송한다(S3530).

여기서, 헤더를 구성하는 베이스 필드는, 베이스 필드가 제1 길이임을 나타내는 제1 값 또는 베이스 필드가 제2 길이임을 나타내는 제2 값으로 설정되는 제1 필드를 포함하며, 제1 필드가 제2 값으로 설정되면, 베이스 필드는, 페이로드에 포함된 입력 패킷의 각 시작점 중 첫 번째 값을 나타내는 포인터 값의 LSB(least significant bits)를 나타내는 제2 필드 및 포인터 값의 MSB(most significant bits)를 나타내는 제3 필드를 포함할 수 있다.

또한, 제1 필드, 제2 필드 및 제3 필드는 헤더를 구성하는 베이스 필드에 포함되며, 베이스 필드는, 헤더의 확장 모드를 나타내는 제4 필드를 포함할 수 있다.

또한, 제4 필드는, Optional 필드의 존부, Optional 필드의 길이 및 Extension 필드의 구조에 관한 정보 중 적어도 하나를 포함할 수 있다.

또한, 제4 필드는, Optional 필드 및 Extension 필드가 부존재함을 나타내는 제3 값, Optional 필드가 존재하고 Optional 필드의 길이가 1 바이트임을 나타내는 제4 값, Optional 필드가 존재하고 Optional 필드의 길이가 2 바이트임을 나타내는 제5 값 및 Optional 필드가 존재하고 Optional 필드의 길이가 2 바이트이며 Extension 필드가 복수의 Extension 페이로드를 포함하는 구조임을 나타내는 제6 값 중 하나로 설정될 수 있다.

또한, 제4 필드가 제4 값 또는 제5값으로 설정되면, Optional 필드는 Extension 필드에 포함된 Extension 페이로드의 타입을 나타내는 제5 필드 및 Extension 필드의 길이를 나타내는 제6 필드를 더 포함하며, 제5 필드가 기 설정된 값으로 설정되면, 확장 필드는 전부 패딩으로 채워질 수 있다.

또한, 제4 필드가 제5 값으로 설정되면, Optional 필드는 Extension 필드에 포함된 Extension 페이로드의 타입을 나타내는 필드, Extension 필드의 길이를 나타내는 필드의 LSB 파트를 나타내는 필드 및 Extension 필드의 길이를 나타내는 필드의 MSB 파트를 나타내는 필드를 포함할 수 있다.

또한, 제4 필드가 제6 값으로 설정되면, Optional 필드는 Extension 필드에 포함된 복수의 Extension 페이로드의 개수를 나타내는 필드, Extension 필드의 길이를 나타내는 필드의 LSB 파트를 나타내는 필드 및 Extension 필드의 길이를 나타내는 필드의 MSB 파트를 나타내는 필드를 포함할 수 있다.

여기서, Extension 필드는, 복수의 Extension 페이로드 각각의 타입을 나타내는 복수의 필드 및 복수의 Extension 페이로드 각각의 길이를 나타내는 복수의 필드를 포함할 수 있다.

또한, 확장 필드는, 제4 필드가 제4 값 및 제5 값 중 하나로 설정되고 확장 필드에 포함된 Extension 페이로드의 길이가 확장 필드의 길이보다 작을 경우, 확장 필드에 Extension 페이로드를 포함하고 남은 나머지 부분에는 패딩(padding)을 포함할 수 있다.

또한, 확장 필드는, 제4 필드가 제6 값으로 설정된 경우 확장 필드에 복수의 Extension 페이로드를 포함하고 남은 나머지 부분에는 패딩(padding)을 포함할 수 있다.

한편, 본 발명의 또 다른 실시 예에 따른 송신 장치의 제어 방법은, 페이로드에서 데이터 패킷의 시작 지점을 나타내는 정보 및 추가 필드의 존부에 관한 정보가 포함된 베이스 헤더를 포함하는 헤더, 및 페이로드를 포함하는 패킷을 생성한다.

여기서, 데이터 패킷의 시작 지점을 나타내는 정보는 페이로드의 시작 지점과 데이터 패킷의 시작 지점 간의 거리에 따른 MSB 파트의 존부에 관한 정보를 포함할 수 있다.

또한, 데이터 패킷의 시작 지점을 나타내는 정보는, MSB 파트가 부존재함을 나타내는 제1 값 및 MSB 파트가 존재함을 나타내는 제2 값 중 하나를 포함할 수 있다.

여기서, Optional 필드는 Optional 필드 및 Extension 필드 중 적어도 하나가 패딩(padding)을 포함하는지 여부를 나타내는 정보를 포함할 수 있다.

또한, 추가 필드의 존부에 관한 정보는, Optional 필드 및 Extension 필드가 부존재함을 나타내는 제1 값, Optional 필드는 존재하고 Extension 필드는 부존재하며 Optional 필드의 길이가 1 바이트임을 나타내는 제2 값, Optional 필드는 존재하고 Extension 필드는 부존재하며 Optional 필드의 길이가 2 바이트임을 나타내는 제3 값 및 Optional 필드 및 Extension 필드가 존재하며 Optional 필드 및 Extension 필드의 길이가 2 바이트를 초과함을 나타내는 제4 값 중 하나를 포함할 수 있다.

또한, Optional 필드는, 추가 필드의 존부에 관한 정보가 제4 값으로 설정된 경우 Extension 필드의 길이를 나타내는 정보를 포함할 수 있다.

또한, Extension 필드의 길이를 나타내는 정보는, Extension 필드의 길이에 따라 LSB 파트 및 MSB 파트 중 적어도 하나를 포함할 수 있다.

그리고, 생성된 프레임을 신호 처리한다.

이후, 신호 처리된 프레임을 전송한다.

한편, 도 31은 본 발명의 일 실시 예에 따른 수신 장치의 제어 방법을 설명하기 위한 흐름도이다.

도 31에 도시된 수신 장치의 제어 방법은, 헤더 및 페이로드를 포함하는 패킷을 포함하는 스트림을 수신한다(S3610).

그리고, 패킷에서 헤더를 추출하고, 헤더에 포함된 정보를 추출한다(S3620).

이후, 추출된 정보에 기초하여 페이로드에 포함된 입력 패킷을 신호 처리한다(S3630).

여기서, 헤더를 구성하는 베이스 필드는, 베이스 필드가 제1 길이임을 나타내는 제1 값 또는 베이스 필드가 제2 길이임을 나타내는 제2 값으로 설정되는 제1 필드를 포함하며, 제1 필드가 제2 값으로 설정되면, 베이스 필드는, 페이로드에 포함된 입력 패킷ㅅ의 각 시작점 중 첫 번째 값을 나타내는 포인터 값의 LSB(least significant bits)를 나타내는 제2 필드 및 포인터 값의 MSB(most significant bits)를 나타내는 제3 필드를 포함할 수 있다.

한편, 본 발명의 또 다른 실시 예에 따른 수신 장치의 제어 방법은, 헤더 및 페이로드가 포함된 패킷을 포함하는 스트림을 수신한다.

그리고, 패킷에서 헤더를 추출하고, 추출된 헤더로부터 페이로드에서 데이터 패킷의 시작 지점을 나타내는 정보 및 추가 필드의 존부에 관한 정보를 추출한다.

그리고, 추출된 데이터 패킷의 시작 지점을 나타내는 정보 및 추가 필드의 존부에 관한 정보에 기초하여 페이로드에 포함된 데이터 패킷을 신호 처리한다.

상술한 바와 같이 본 발명의 다양한 실시 예에 따르면, 다양한 타입의 데이터를 전송가능한 물리적 계층으로 매핑할 수 있고, 데이터 처리 효율을 높일 수 있게 된다.

한편, 본 발명에 따른 신호 처리 방법을 순차적으로 수행하는 프로그램이 저장된 비일시적 판독 가능 매체(non-transitory computer readable medium)가 제공될 수 있다.

일 예로, 페이로드에서 데이터 패킷의 시작 지점을 나타내는 정보 및 추가 필드의 존부에 관한 정보가 포함된 베이스 헤더를 포함하는 헤더, 및 페이로드를 포함하는 패킷을 생성하는 단계, 생성된 프레임을 신호 처리하는 단계 및 신호 처리된 프레임을 전송하는 단계를 수행하는 프로그램이 저장된 비일시적 판독 가능 매체(non-transitory computer readable medium)가 제공될 수 있다.

또한, 일 예로, 헤더 및 페이로드가 포함된 패킷을 포함하는 스트림을 수신하는 단계, 패킷에서 헤더를 추출하고, 추출된 헤더로부터 페이로드에서 데이터 패킷의 시작 지점을 나타내는 정보 및 추가 필드의 존부에 관한 정보를 추출하는 단계 및 추출된 데이터 패킷의 시작 지점을 나타내는 정보 및 추가 필드의 존부에 관한 정보에 기초하여 페이로드에 포함된 데이터 패킷을 신호 처리하는 단계를 수행하는 프로그램이 저장된 비일시적 판독 가능 매체(non-transitory computer readable medium)가 제공될 수 있다.

비일시적 판독 가능 매체란 레지스터, 캐쉬, 메모리 등과 같이 짧은 순간 동안 데이터를 저장하는 매체가 아니라 반영구적으로 데이터를 저장하며, 기기에 의해 판독(reading)이 가능한 매체를 의미한다. 구체적으로는, 상술한 다양한 어플리케이션 또는 프로그램들은 CD, DVD, 하드 디스크, 블루레이 디스크, USB, 메모리카드, ROM 등과 같은 비일시적 판독 가능 매체에 저장되어 제공될 수 있다.

또한, 송신 장치 및 수신 장치에 대해 도시한 상술한 블록도에서는 버스(bus)를 미도시하였으나, 송신 장치 및 수신 장치에서 각 구성요소 간의 통신은 버스를 통해 이루어질 수도 있다. 또한, 각 장치에는 상술한 다양한 단계를 수행하는 CPU, 마이크로 프로세서 등과 같은 프로세서가 더 포함될 수도 있다.

또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안 될 것이다.

100: 송신 장치 110: 패킷 생성부
120: 신호 처리부 130: 송신부

Claims

입력 패킷에 기초하여, 헤더 및 페이로드를 포함하는 패킷을 생성하는 패킷 생성부;
상기 생성된 패킷을 신호 처리하는 신호처리부; 및
상기 신호 처리된 패킷을 전송하는 송신부;를 포함하며,
상기 헤더를 구성하는 베이스 필드(Base 필드)는 상기 베이스 필드가 제1 길이임을 나타내는 제1 값 또는 상기 베이스 필드가 제2 길이임을 나타내는 제2 값으로 설정되는 제1 필드를 포함하며,
상기 제1 필드가 상기 제2 값으로 설정되면, 상기 베이스 필드는, 상기 페이로드에 포함된 입력 패킷의 각 시작점 중 첫 번째 값을 나타내는 포인터 값의 LSB(least significant bits)를 나타내는 제2 필드 및 상기 포인터 값의 MSB(most significant bits)를 나타내는 제3 필드를 포함하는 송신 장치.
제1항에 있어서,
상기 베이스 필드는,
상기 헤더의 확장 모드를 나타내는 제4 필드를 포함하며,
상기 제4 필드는,
옵셔널 필드(Optional 필드)의 존부, 상기 옵셔널 필드의 길이 및 확장 필드(Extension 필드)의 구조에 관한 정보 중 적어도 하나를 포함하는 것을 특징으로 하는 송신 장치.
제2항에 있어서,
상기 제4 필드는,
상기 옵셔널 필드 및 확장 필드가 부존재함을 나타내는 제3 값, 상기 옵셔널 필드가 존재하고 상기 옵셔널 필드의 길이가 1 바이트임을 나타내는 제4 값, 상기 옵셔널 필드가 존재하고 상기 옵셔널 필드의 길이가 2 바이트임을 나타내는 제5 값 및 상기 옵셔널 필드가 존재하고 상기 옵셔널 필드의 길이가 2 바이트이며 상기 확장 필드가 복수의 Extension 페이로드를 포함하는 구조임을 나타내는 제6 값 중 하나로 설정되는 것을 특징으로 하는 송신 장치.
제3항에 있어서,
상기 제4 필드가 상기 제4 값 또는 제5 값으로 설정되면, 상기 옵셔널 필드는 상기 확장 필드에 포함된 Extension 페이로드의 타입을 나타내는 제5 필드 및 상기 확장 필드의 길이를 나타내는 제6 필드를 더 포함하며,
상기 제5 필드가 기 설정된 값으로 설정되면, 상기 확장 필드는 전부 패딩으로 채워지는 것을 특징으로 하는 송신 장치.
제3항에 있어서,
상기 제4 필드가 상기 제5 값으로 설정되면, 상기 옵셔널 필드는 상기 확장 필드에 포함된 Extension 페이로드의 타입을 나타내는 필드, 상기 확장 필드의 길이를 나타내는 필드의 LSB 파트를 나타내는 필드 및 상기 확장 필드의 길이를 나타내는 필드의 MSB 파트를 나타내는 필드를 포함하는 것을 특징으로 하는 송신 장치.
제3항에 있어서,
상기 제4 필드가 상기 제6 값으로 설정되면, 상기 옵셔널 필드는 상기 확장 필드에 포함된 복수의 Extension 페이로드의 개수를 나타내는 필드, 상기 확장 필드의 길이를 나타내는 필드의 LSB 파트를 나타내는 필드 및 상기 확장 필드의 길이를 나타내는 필드의 MSB 파트를 나타내는 필드를 포함하는 것을 특징으로 하는 송신 장치.
제6항에 있어서,
상기 확장 필드는,
상기 복수의 Extension 페이로드 각각의 타입을 나타내는 복수의 필드 및 상기 복수의 Extension 페이로드 각각의 길이를 나타내는 복수의 필드를 포함하는 것을 특징으로 하는 송신 장치.
제3항에 있어서,
상기 확장 필드는,
상기 제4 필드가 상기 제4 값 및 제5 값 중 하나로 설정되고 상기 확장 필드에 포함된 Extension 페이로드의 길이가 상기 확장 필드의 길이보다 작을 경우, 상기 확장 필드에 상기 Extension 페이로드를 포함하고 남은 나머지 부분에는 패딩(padding)을 포함하는 것을 특징으로 하는 송신 장치.
제3항에 있어서,
상기 확장 필드는,
상기 제4 필드가 상기 제6 값으로 설정된 경우 상기 확장 필드에 복수의 Extension 페이로드를 포함하고 남은 나머지 부분에는 패딩(padding)을 포함하는 것을 특징으로 하는 송신 장치.
헤더 및 페이로드를 포함하는 패킷을 포함하는 스트림을 수신하는 수신부;
상기 패킷에서 상기 헤더를 추출하고, 상기 헤더에 포함된 정보를 추출하는 정보 추출부; 및
상기 추출된 정보에 기초하여 상기 페이로드에 포함된 입력 패킷을 신호 처리하는 신호 처리부;를 포함하고,
상기 헤더를 구성하는 베이스 필드는 상기 베이스 필드가 제1 길이임을 나타내는 제1 값 또는 상기 베이스 필드가 제2 길이임을 나타내는 제2 값으로 설정되는 제1 필드를 포함하며,
상기 제1 필드가 상기 제2 값으로 설정되면, 상기 베이스 필드는, 상기 페이로드에 포함된 입력 패킷의 각 시작점 중 첫 번째 값을 나타내는 포인터 값의 LSB(least significant bits)를 나타내는 제2 필드 및 상기 포인터 값의 MSB(most significant bits)를 나타내는 제3 필드를 포함하는 수신 장치.
입력 패킷에 기초하여, 헤더 및 페이로드를 포함하는 패킷을 생성하는 단계;
상기 생성된 패킷을 신호처리하는 단계; 및
상기 신호 처리된 패킷을 전송하는 단계;를 포함하며,
상기 헤더를 구성하는 베이스 필드(Base 필드)는 상기 베이스 필드가 제1 길이임을 나타내는 제1 값 또는 상기 베이스 필드가 제2 길이임을 나타내는 제2 값으로 설정되는 제1 필드를 포함하며,
상기 제1 필드가 상기 제2 값으로 설정되면, 상기 베이스 필드는, 상기 페이로드에 포함된 입력 패킷의 각 시작점 중 첫 번째 값을 나타내는 포인터 값의 LSB(least significant bits)를 나타내는 제2 필드 및 상기 포인터 값의 MSB(most significant bits)를 나타내는 제3 필드를 포함하는 송신 장치의 제어 방법.
제11항에 있어서,
상기 베이스 필드는,
상기 헤더의 확장 모드를 나타내는 제4 필드를 포함하며,
상기 제4 필드는,
옵셔널 필드(Optional 필드)의 존부, 상기 옵셔널 필드의 길이 및 확장 필드(Extension 필드)의 구조에 관한 정보 중 적어도 하나를 포함하는 것을 특징으로 하는 송신 장치의 제어 방법.
제12항에 있어서,
상기 제4 필드는,
상기 옵셔널 필드 및 확장 필드가 부존재함을 나타내는 제3 값, 상기 옵셔널 필드가 존재하고 상기 옵셔널 필드의 길이가 1 바이트임을 나타내는 제4 값, 상기 옵셔널 필드가 존재하고 상기 옵셔널 필드의 길이가 2 바이트임을 나타내는 제5 값 및 상기 옵셔널 필드가 존재하고 상기 옵셔널 필드의 길이가 2 바이트이며 상기 확장 필드가 복수의 Extension 페이로드를 포함하는 구조임을 나타내는 제6 값 중 하나로 설정되는 것을 특징으로 하는 송신 장치의 제어 방법.
제13항에 있어서,
상기 제4 필드가 상기 제4 값 또는 제5 값으로 설정되면, 상기 옵셔널 필드는 상기 확장 필드에 포함된 Extension 페이로드의 타입을 나타내는 제5 필드 및 상기 확장 필드의 길이를 나타내는 제6 필드를 더 포함하며,
상기 제5 필드가 기 설정된 값으로 설정되면, 상기 확장 필드는 전부 패딩으로 채워지는 것을 특징으로 하는 송신 장치의 제어 방법.
제13항에 있어서,
상기 제4 필드가 상기 제5 값으로 설정되면, 상기 옵셔널 필드는 상기 확장 필드에 포함된 Extension 페이로드의 타입을 나타내는 필드, 상기 확장 필드의 길이를 나타내는 필드의 LSB 파트를 나타내는 필드 및 상기 확장 필드의 길이를 나타내는 필드의 MSB 파트를 나타내는 필드를 포함하는 것을 특징으로 하는 송신 장치의 제어 방법.
제13항에 있어서,
상기 제4 필드가 상기 제6 값으로 설정되면, 상기 옵셔널 필드는 상기 확장 필드에 포함된 복수의 Extension 페이로드의 개수를 나타내는 필드, 상기 확장 필드의 길이를 나타내는 필드의 LSB 파트를 나타내는 필드 및 상기 확장 필드의 길이를 나타내는 필드의 MSB 파트를 나타내는 필드를 포함하는 것을 특징으로 하는 송신 장치의 제어 방법.
제16항에 있어서,
상기 확장 필드는,
상기 복수의 Extension 페이로드 각각의 타입을 나타내는 복수의 필드 및 상기 복수의 Extension 페이로드 각각의 길이를 나타내는 복수의 필드를 포함하는 것을 특징으로 하는 송신 장치의 제어 방법.
제13항에 있어서,
상기 확장 필드는,
상기 제4 필드가 상기 제4 값 및 제5 값 중 하나로 설정되고 상기 확장 필드에 포함된 Extension 페이로드의 길이가 상기 확장 필드의 길이보다 작을 경우, 상기 확장 필드에 상기 Extension 페이로드를 포함하고 남은 나머지 부분에는 패딩(padding)을 포함하는 것을 특징으로 하는 송신 장치의 제어 방법.
제13항에 있어서,
상기 확장 필드는,
상기 제4 필드가 상기 제6 값으로 설정된 경우 상기 확장 필드에 복수의 Extension 페이로드를 포함하고 남은 나머지 부분에는 패딩(padding)을 포함하는 것을 특징으로 하는 송신 장치의 제어 방법.
헤더 및 페이로드를 포함하는 패킷을 포함하는 스트림을 수신하는 단계;
상기 패킷에서 상기 헤더를 추출하고, 상기 헤더에 포함된 정보를 추출하는 단계; 및
상기 추출된 정보에 기초하여 상기 페이로드에 포함된 입력 패킷을 신호 처리하는 단계;를 포함하며,
상기 헤더를 구성하는 베이스 필드는 상기 베이스 필드(Base 필드)가 제1 길이임을 나타내는 제1 값 또는 상기 베이스 필드가 제2 길이임을 나타내는 제2 값으로 설정되는 제1 필드를 포함하며,
상기 제1 필드가 상기 제2 값으로 설정되면, 상기 베이스 필드는, 상기 페이로드에 포함된 입력 패킷의 각 시작점 중 첫 번째 값을 나타내는 포인터 값의 LSB(least significant bits)를 나타내는 제2 필드 및 상기 포인터 값의 MSB(most significant bits)를 나타내는 제3 필드를 포함하는 수신 장치의 제어 방법.