KR20160056246A - Low Power Wideband Non-Coherent BPSK Demodulator to Align the Phase of Sideband Comparators, using 1st Order Sideband Filters with Phase Zero Alignment - Google Patents

Low Power Wideband Non-Coherent BPSK Demodulator to Align the Phase of Sideband Comparators, using 1st Order Sideband Filters with Phase Zero Alignment Download PDF

Info

Publication number
KR20160056246A
KR20160056246A KR1020140156447A KR20140156447A KR20160056246A KR 20160056246 A KR20160056246 A KR 20160056246A KR 1020140156447 A KR1020140156447 A KR 1020140156447A KR 20140156447 A KR20140156447 A KR 20140156447A KR 20160056246 A KR20160056246 A KR 20160056246A
Authority
KR
South Korea
Prior art keywords
signal
sideband
phase
data
digital signal
Prior art date
Application number
KR1020140156447A
Other languages
Korean (ko)
Other versions
KR101638185B1 (en
Inventor
윌커슨벤자민
Original Assignee
윌커슨벤자민
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윌커슨벤자민 filed Critical 윌커슨벤자민
Priority to KR1020140156447A priority Critical patent/KR101638185B1/en
Publication of KR20160056246A publication Critical patent/KR20160056246A/en
Application granted granted Critical
Publication of KR101638185B1 publication Critical patent/KR101638185B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
    • H04L27/22—Demodulator circuits; Receiver circuits
    • H04L27/233—Demodulator circuits; Receiver circuits using non-coherent demodulation
    • H04L27/2331—Demodulator circuits; Receiver circuits using non-coherent demodulation wherein the received signal is demodulated using one or more delayed versions of itself
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
    • H04L27/22—Demodulator circuits; Receiver circuits
    • H04L27/233—Demodulator circuits; Receiver circuits using non-coherent demodulation
    • H04L27/2334—Demodulator circuits; Receiver circuits using non-coherent demodulation using filters

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)

Abstract

An embodiment of the present invention relates to a method of low power wideband asynchronous BPSK demodulation and a circuit configuration of the same. The BPSK demodulation circuit configuration comprises: a sideband digital separating unit which regarding separating and digitizing a modulated signal to an upper sideband and a lower sideband via a first order HPF and a second order LPF of which cut-off frequencies are carrier frequencies, makes the phase of the digital output of an upper sideband comparator to be identical with the phase of the digital output of a lower sideband comparator, to minimize the jitter and increase the yield; an upper sideband signal delay and phase detection clock unit which delays the upper sideband digital signal by π/2 of the carrier frequency, and align the phase difference between the delayed upper sideband digital signal and the lower sideband digital signal to 0°, and generates a symbol edge signal including glitches to be used as detection clock for data demodulation; a data demodulating unit which demodulates the digital data using the symbol edge signal of which glitches are removed through a deglitch filter and the lower sideband digital signal; and a data clock recovery unit which generates a data clock using the lower sideband digital signal and the data signal.

Description

위상 영도로 정렬한 1차 측파대 필터들을 이용하고 측파대 비교기들의 위상을 맞춘 저전력용 광대역 비동기식 이산 위상 편이 복조 회로{Low Power Wideband Non-Coherent BPSK Demodulator to Align the Phase of Sideband Comparators, using 1st Order Sideband Filters with Phase Zero Alignment}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a low power, wideband asynchronous discrete phase shifting demodulator circuit using first order sideband filters arranged in phase order, Filters with Phase Zero Alignment}

본 발명의 실시예는 BPSK 변조신호의 하측파대를 억제한 1차 측파대 필터의 출력을 비교기로 디지털화 하고, 이를 캐리어 주파수의 π/2만큼 지연시킨 신호와 상측파대를 억제한 1차 측파대 필터의 출력을 비교기로 디지털화 한 신호를 위상 0o로 정렬하면서 글리치가 작아지도록 측파대 비교기들의 위상을 같게 맞춘 저전력용 광대역 비동기식 BPSK 복조 방법과 그 회로의 구성에 관한 것이다.In the embodiment of the present invention, the output of the primary sideband filter suppressing the lower sideband of the BPSK modulated signal is digitized by the comparator, and the signal delayed by? / 2 of the carrier frequency and the primary sideband filter The present invention relates to a broadband asynchronous BPSK demodulation method and a configuration of a low power asynchronous BPSK demodulation method for aligning a signal obtained by digitizing an output of a comparator with a phase 0 o while adjusting the phase of the sideband comparators so that the glitch becomes small.

BPSK(Binary Phase Shift Keying, 이산 위상 편이) 신호는 캐리어를 억압한 양측파대 신호로써 캐리어 신호를 자체신호로 추출할 수 없는 문제로 내부 발진기로 캐리어를 만들어 동기화 시키는 동기식 BPSK 복조 방법을 사용한다.A BPSK (Binary Phase Shift Keying) signal is a double sideband signal suppressed by a carrier. It uses a synchronous BPSK demodulation method that creates and synchronizes a carrier with an internal oscillator because the carrier signal can not be extracted as its own signal.

BPSK의 복조는 기본적 방식으로 COSTAS loop가 있는데 회로가 복잡하고 내부 발진기를 포함한 귀환루프를 사용함으로써 전력소모가 많고 전송속도에 한계가 있다. Analog Integrator와 Switched-Capacitor Units을 사용한 비동기식 DPSK 복조 회로는 내부 발진회로와 Analog integrator로 인해 전력소모가 많고 회로가 복잡하며 회로를 포함하는 칩의 면적이 커지며 패킷(Packet)중에 오류 한 개만 생겨도 전체를 버리는 문제가 있다. 또한, 반도체 제조 공정에 따른 CMOS FET의 특성 차이와 비교기 입력 옵셋(Off-set)에 의한 신호 왜곡 문제로 수율(Yield) 감소가 생기고 있다. The demodulation of BPSK is basically a COSTAS loop. Due to the complexity of the circuit and the use of a feedback loop including an internal oscillator, power consumption is high and transmission speed is limited. Asynchronous DPSK demodulation circuit using Analog Integrator and Switched-Capacitor Units has high power consumption due to internal oscillator circuit and analog integrator, complexity of circuit, area of chip including circuit increases, and even if only one error occurs in packet, There is a problem to discard. In addition, there is a decrease in yield due to a difference in characteristics of a CMOS FET according to a semiconductor manufacturing process and a problem of signal distortion due to an offset of the comparator input (off-set).

BPSK 복조 회로와 관련하여 한국등록특허 제10-0365982호에서는 복조 장치에서의 동기 신호 생성부를 통해 안정적으로 실시하는 변조 및 복조 회로 장치에 대해서 기재하고 있다. PSK 복조 회로와 관련하여 한국등록특허 제10-1414289호에서는 내부 발진기 없이 비동기식으로 실시하는 복조 방법에 대해서 기재하고 있다.In relation to the BPSK demodulation circuit, Korean Patent No. 10-0365982 describes a modulation and demodulation circuit device stably performed through a synchronization signal generation unit in a demodulation device. Regarding the PSK demodulation circuit, Korean Patent No. 10-1414289 describes a demodulation method performed asynchronously without an internal oscillator.

본 발명의 실시예는 기존 BPSK 신호의 복조 방식에 있어서, 전송 속도와 회로의 복잡도, 또한 전력 소모에 대한 문제점을 해결하기 위해 1차 측파대 필터들의 위상차이를 0o로 정렬시킴과 동시에 측파대 비교기들의 위상을 같게 맞춘 BPSK 복조 회로와 그 방법을 제공하고자 한다.In order to solve the problem of the transmission speed, circuit complexity, and power consumption in the conventional BPSK signal demodulation method, the embodiment of the present invention aligns the phase difference of the primary sideband filters to 0 o , A BPSK demodulation circuit with the same phase of the comparators and a method therefor are provided.

이에, 광대역 디지털 데이터를 전송하며 저전력용인 동시에, 회로가 간단한 비동기식 BPSK 복조 회로와 그 방법을 제공하는데, 측파대 비교기들의 출력 듀티사이클이 반도체 제공 공정에 따른 CMOS FET의 특성의 차이와 비교기 입력 옵셋문제로 인해 변화하는데, 글리치가 최소화하도록 상측파대 비교기와 하측파대 비교기의 위상을 같게 맞춘 회로로 보완하여 회로의 안정성을 높여 수율을 개선하는 회로로 구현하고자 한다.Accordingly, the present invention provides an asynchronous BPSK demodulation circuit and a method thereof for transmitting broadband digital data and at the same time having a simple circuit and a low power. The output duty cycle of the sideband comparators is different from that of the CMOS FET according to the semiconductor providing process, In order to minimize the glitch, the phase comparator of the upper side and the lower side comparator of the lower side should be complemented with the same phase circuit so as to improve the circuit stability and improve the yield.

BPSK 복조 회로의 구성에 있어서, 변조된 신호를 차단 주파수가 캐리어 주파수인 1차 고역 필터와 1차 저역 필터로 상측파대 정위상 신호와 하측파대 정위상 신호로 분리함과 동시에 측파대 비교기들의 위상차이를 π/2로 맞춘 디지털 신호로 각각 변환하는 측파대 디지털 분리부; 상측파대 정위상 디지털 신호로부터 캐리어 주파수의 π/2 만큼 지연시킨 디지털 신호를 생성하고, 이 지연된 디지털 신호와 하측파대 정위상 디지털 신호의 위상차이를 0o로 정렬시켜 위상 변화에 따라 발생하는 펄스 신호를 이용하여 데이터 검출을 위한 클럭으로 사용되는 글리치를 포함한 심볼엣지 신호를 생성하는 상측파대 신호지연 및 위상감지 클럭부; 하측파대 정위상 디지털 신호를 입력하고 글리치를 제거한 심볼엣지 신호를 클럭으로 입력한 D 플립플롭을 통해 디지털 데이터를 복조하는 데이터 복조부; 하측파대 디지털 신호와 디지털 데이터 신호를 이용하여 데이터 클럭을 발생하는 데이터 클럭 복원부를 포함하는 저전력용 광대역 비동기식 위상 편이 복조 회로가 제공될 수 있다.In the configuration of the BPSK demodulation circuit, the modulated signal is separated into an upper sideband positive phase signal and a lower sideband positive phase signal by a first high-pass filter having a carrier frequency of a cutoff frequency and a first-order low-pass filter, Into a digital signal adjusted to? / 2, respectively; The phase difference between the delayed digital signal and the lower sideband positive phase digital signal is aligned with 0 o to generate a pulse signal that is generated in accordance with the phase change, An upper band signal delay and a phase detection clock unit for generating a symbol edge signal including a glitch used as a clock for data detection by using the upper band signal delay and the phase detection clock; A data demodulator for demodulating digital data through a D flip-flop in which a lower sideband positive phase digital signal is inputted and a glitch-removed symbol edge signal is input as a clock; A broadband asynchronous phase shifting demodulation circuit for low power including a data clock recovery unit for generating a data clock using a lower sideband digital signal and a digital data signal can be provided.

일측에 있어서, 측파대 디지털 분리부는 BPSK로 변조된 차동 신호를 상측파대 신호로 분리하는 1차 고역 필터 (1st Order HPF)와 하측파대 신호로 분리하는 1차 저역 필터(1st Order LPF); 및 상측파대와 하측파대를 글리치가 최소화 되는 위상으로 같게 맞춘 각각 디지털 신호로 변환하는 비교기(Comparator)를 포함할 수 있다.In one aspect, the sideband digital demultiplexing unit includes a first order HPF separating a differential signal modulated by BPSK into an upper sideband signal and a first order LPF separating into a lower sideband signal; And a comparator for converting the upper sideband and the lower sideband into respective digital signals that are equal in phase with the glitches minimized.

또 다른 측면에 있어서, 상측파대 신호지연 및 위상감지 클럭부는 상측파대 디지털 신호를 기설정된 위상만큼 지연시키는 지연 회로를 포함하고, 이 지연된 상측파대 디지털 신호와 하측파대 디지털 신호의 위상차이를 0o로 정렬시켜 위상 변화 부분을 감지하는 Exclusive-OR 게이트를 더 포함할 수 있다.In another aspect, the phase difference of the upper sideband signal delay and a phase detection clock unit upper sideband includes a delay circuit, the delayed image side band digital signal and a lower sideband digital signal for delaying the phase predetermined digital signals to 0 o And an Exclusive-OR gate that detects the phase change portion by aligning the phase shift portion.

또 다른 측면에 있어서, 데이터 복조부는 위상감지 클럭인 심볼엣지 신호의 글리치를 제거하는 디글리치(Deglitch) 필터를 포함하고, D 플립플롭의 데이터 입력에 하측파대 디지털 신호를 입력하고, 클럭에 글리치가 제거된 심볼엣지 신호를 입력함으로써 복조된 디지털 데이터 신호가 생성될 수 있다.In another aspect of the present invention, the data demodulation unit includes a deglitch filter that removes a glitch of a symbol edge signal which is a phase detection clock, inputs a lower sideband digital signal to a data input of the D flip-flop, The demodulated digital data signal can be generated by inputting the removed symbol edge signal.

또 다른 측면에 있어서, 데이터 클럭 복원부는 하측파대 디지털 신호와 상기 복조된 디지털 데이터 신호를 Exclusive-NOR를 통해 데이터 클럭 신호을 복원하여 동기화할 수 있다.According to another aspect of the present invention, the data clock recovery unit may restore the data clock signal through the exclusive-NOR between the lower-sideband digital signal and the demodulated digital data signal.

BPSK 복조 방법에 있어서, 변조된 차동 신호를 차단 주파수가 캐리어 주파수인 1차 고역 필터와 1차 저역 필터로 상측파대와 하측파대로 분리함과 동시에 글리치가 최소화하도록 측파대 비교기들의 위상을 같게 맞추어 디지털 신호로 각각 변환하는 단계; 상측파대 정위상 신호를 캐리어 주파수의 π/2만큼 지연시킨 디지털 신호를 생성하고, 이 지연된 상측파대 디지털 신호와 하측파대 정위상 디지털 신호의 위상차이를 0o로 정렬시켜 위상 변화 부분을 감지하는 심볼엣지 신호를 생성하는 단계; 하측파대 정위상 디지털 신호와 디글리치 필터로 글리치를 제거한 심볼엣지 신호를 입력하여 디지털 데이터를 복조하는 단계; 하측파대 디지털 신호와 상기 복조된 데이터 신호를 Exclusive-NOR(배타적 부정 논리합)를 통해 데이터 클럭을 복원하는 단계를 포함하는 저전력용 광대역 비동기식 위상 편이 복조 방법이 제공될 수 있다.In the BPSK demodulation method, the modulated differential signal is separated into an upper band and a lower band by a first-order high-pass filter and a first-order low-pass filter whose cutoff frequency is a carrier frequency, Respectively; Symbols to generate that digital signal delay an upper band in-phase signal π / 2 as long as the carrier frequency, and to align the phase difference between the delayed upper band digital signal and a lower side band in-phase digital signal to 0 o detect the phase change portion Generating an edge signal; Demodulating digital data by inputting a lower sideband positive phase digital signal and a symbol edge signal from which glitches are removed by a diglyc filter; There is provided a low power broadband asynchronous phase shift demodulation method including a step of reconstructing a data clock through Exclusive-NOR (exclusive NOR) of a lower sideband digital signal and the demodulated data signal.

본 발명의 실시예를 통해서, 광대역 디지털 데이터를 전송하며 저전력용인 동시에, 회로가 간단한 비동기식 BPSK 복조 회로와 그 방법을 제공할 수 있다.According to the embodiment of the present invention, it is possible to provide an asynchronous BPSK demodulation circuit and a method thereof for transmitting broadband digital data and for low power consumption as well as a simple circuit.

또한, 저전력 소모가 필요한 고속 디지털 통신기기와 모바일 통신기기에도 적용할 수 있는 복조방식을 제공하며, System on Chip(SoC)을 구현하기에 적합하여 편리함과 경제성이 높다. 더불어, 측파대 비교기들의 출력 듀티사이클이 반도체 제공 공정에 따른 CMOS FET의 특성의 차이와 비교기 입력 옵셋문제로 인해 변화하는데, 글리치가 최소화하도록 상측파대 비교기와 하측파대 비교기의 위상을 같게 맞추어 회로의 안정성을 좋게 하여 수율을 높일 수 있다.In addition, it provides a demodulation method applicable to high-speed digital communication devices and mobile communication devices requiring low power consumption, and is convenient and economical because it is suitable for implementing System on Chip (SoC). In addition, the output duty cycle of the sideband comparators varies due to the difference in characteristics of the CMOS FETs due to the semiconductor-providing process and the comparator input offset problem. In order to minimize the glitch, the phases of the upper- The yield can be increased.

도 1은 본 발명의 일실시예에 있어서, 저전력용 광대역 비동기식 BPSK 복조 회로 구성을 설명하기 위한 회로도이다.
도 2는 본 발명의 일실시예에 있어서, 램덤 데이터(Random data)를 32MHz 주파수의 캐리어로 BPSK 변조한 송신측의 신호와 수신측의 복조 과정에서 나타나는 신호들, 및 디글리치 필터 입력인 글리치가 작은 위상감지 신호를 도시한 그래프이다.
도 3는 본 발명의 일실시예에 있어서, 도 2 그래프의 신호를 확대한 신호들을 도시한 그래프이다
도 4는 본 발명의 일실시예에 있어서, 저전력용 광대역 비동기식 BPSK 복조 회로에서 수행되는 복조 방식을 설명하기 위한 흐름도이다.1 is a circuit diagram for explaining a configuration of a broadband asynchronous BPSK demodulation circuit for low power in an embodiment of the present invention.
FIG. 2 is a block diagram of an embodiment of the present invention. In FIG. 2, a signal on the transmission side, which is obtained by BPSK modulation of Random data with a carrier of 32 MHz frequency, signals appearing in the demodulation process on the reception side, A graph showing a small phase sense signal.
3 is a graph showing signals enlarged in the graph of FIG. 2 in an embodiment of the present invention
4 is a flowchart illustrating a demodulation method performed in a low power wideband asynchronous BPSK demodulation circuit according to an embodiment of the present invention.

이하, BPSK 복조 회로의 구성과 복조 방법에 대해서 첨부된 도면을 참조하여 자세히 설명한다.Hereinafter, the configuration and demodulation method of the BPSK demodulation circuit will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일실시예에 있어서, 저전력용 광대역 비동기식 BPSK 복조 회로의 구성을 설명하기 위한 회로도를 도시한 것이다. 도 1과 같은 회로의 구성에 대해 설명하면, BPSK 회로는 측파대 디지털 분리부(110), 상측파대 신호지연 및 위상감지 클럭부(120), 데이터 복조부(130), 그리고 데이터 클럭 복원부(140)를 포함하여 구성될 수 있다.1 shows a circuit diagram for explaining a configuration of a broadband asynchronous BPSK demodulation circuit for low power in an embodiment of the present invention. 1, the BPSK circuit includes a sideband digital demultiplexing unit 110, an upper sideband signal delay and phase detection clock unit 120, a data demodulator 130, and a data clock recovery unit 140).

먼저, 측파대 디지털 분리부(110)는 복조를 위해 회로에 입력되는 신호, 즉 변조된 신호를 상측파대(USB)와 하측파대(LSB)를 각각 측파대로 분리한 디지털 신호들을 출력한다. 여기서, 측파대의 분리는 차단 주파수가 캐리어 주파수인 1차 필터를 통해 이루어지는데, 상측파대는 1차 고역 통과 필터(1st order high-pass filter)로 하측파대는 1차 저역 통과 필터(1st order low-pass filter)로 분리될 수 있다.First, the sideband digital demultiplexing unit 110 outputs digital signals obtained by demultiplexing a signal input to the circuit, that is, a modulated signal into a sideband and an upper band (USB) and a lower band (LSB), respectively, for demodulation. Here, the sideband is separated through a first-order filter whose cut-off frequency is a carrier frequency. The upper band is a 1st order high-pass filter and the lower band is a 1st order low -pass filter).

이중, 1차 필터의 출력으로 나온 상측파대 신호는 하측파대 신호보다 그 위상이 π/2 정도 빨리 나타나는데, 상측파대 신호를 지연회로를 통하여 위상을 π/2만큼 다시 늦추어 상측파대와 하측파대의 위상차이를 0o가 되도록 정렬할 수 있게 하고, 하측파대 비교기의 디지털 출력을 정위상으로 하고 상측파대 비교기의 디지털 출력을 같은 위상으로 하여 지터를 최소화함으로써 회로를 안정하게 한다.In this case, the phase of the upper-sideband signal output from the first-order filter is faster than the lower-sideband signal by π / 2. The phase of the upper-sideband signal is delayed by π / 2 through the delay circuit, The difference can be arranged to be 0 o , the digital output of the lower band comparator is set to the positive phase, and the digital output of the upper band comparator is set to the same phase to minimize the jitter, thereby stabilizing the circuit.

상측파대 신호지연 및 위상감지 클럭부(120)는 신호 위상을 지연시키도록 지연(Delay) 회로를 포함할 수 있고, 이 지연 회로를 통과한 지연된 상측파대 디지털 신호와 하측파대 디지털 신호의 위상차이를 0o로 정렬시켜 Exclusive-OR로 비교함으로써, 데이터를 검출하기 위한 위상 변화에 따라 발생하는 펄스 신호인 심볼엣지 신호를 지터에 의해 발생한 글리치를 포함해서 생성할 수 있다.The upper-sideband signal delay and phase-sensing clock section 120 may include a delay circuit to delay the signal phase, and the phase difference between the delayed upper-sideband digital signal and the lower- by comparison to Exclusive-OR arranged in 0 o, it can be generated, including a glitch generated by a pulse signal with a symbol edge signal generated by a phase change for detecting the data in the jitter.

상기 Exclusive-OR를 통해 변조 신호의 위상이 변화한 각각의 시점에서 π/3 이상 2π/3 이하의 펄스 신호가 발생하는데, 상기 측파대 디지털 분리부의 비교기에서 입력 오프셋과 출력 드라이버의 상승지연(tPLH)와 하강지연(tPHL)의 차이에 의해 생긴 약 π/36 정도의 지터를 비교기 위상을 맞추어 제거 하였으므로, 나머지 위상 변화인 약 π/36 정도의 지터(Jitter) 때문에 생긴 작은 글리치(Glitch)만 섞인 심볼엣지 신호를 생성할 수 있다.At each time point when the phase of the modulation signal changes through the Exclusive-OR, a pulse signal of? / 3 or more and 2? / 3 or less is generated. In the comparator of the sideband digital demultiplexer, ) And the falling delay (tPHL), the jitter of about π / 36 is removed by matching the phase of the comparator. Therefore, only a small amount of glitch due to the jitter of about π / 36, A symbol edge signal can be generated.

데이터 복조부(130)는 도시한 바와 같이 디클리치 필터를 포함하고, D 플립플롭(Flip-Flop)를 더 포함하여 구성될 수 있다.The data demodulator 130 may include a Dicli filter as shown in the figure, and may further include a D flip-flop.

데이터 복조부에 대해 자세히 설명하면, 분리된 측파대 디지털 신호들을 Exclusive-OR(배타적 논리합)와 이를 통해 생성된 글리치가 적게 포함된 심볼엣지(Symbol Edge) 신호의 글리치를 제거하는 필터, 예컨대 아날로그 방식이나 디지털 방식의 디글리치 필터(Deglitch Filter)가 데이터 복조부에 구성될 수 있다. 그리고, 디글리치 필터를 통과한 심볼엣지 신호는 데이터 복조를 위한 검출 클럭으로 사용될 수 있다.More specifically, the data demodulating unit may include a filter that removes the glitches of a symbol edge signal including Exclusive-OR (Exclusive-OR) of separated sideband digital signals and less glitches generated by the exclusive side OR, Or a digital deglitch filter may be configured in the data demodulator. The symbol edge signal passed through the diglit filter can be used as a detection clock for data demodulation.

여기서, D 플립플롭의 데이터(D) 입력에 상기 하측파대 디지털 신호를 입력하고, 설명한 바와 같이 심볼엣지 신호를 검출 클럭(C)에 입력하게 되면, D 플립플롭을 통해 복조된 디지털 데이터 신호가 생성될 수 있다.When the lower-band digital signal is input to the data D input of the D flip-flop and the symbol edge signal is input to the detection clock C as described above, the digital data signal demodulated through the D flip- .

데이터 클럭 복원부(140)는 도시한 바와 같이 Exclusive-NOR(배타적 부정 논리합) 게이트를 포함하여 구성될 수 있다.The data clock recovery unit 140 may include an exclusive-NOR (exclusive NOR) gate as shown in the figure.

여기서, 상기 하측파대 디지털 신호와 상기 복조된 데이터 신호에 대해서 Exclusive-NOR 계산함으로써 데이터 클럭을 복원할 수 있다.Here, the data clock can be restored by performing Exclusive-NOR calculation on the lower-sideband digital signal and the demodulated data signal.

도 2는 본 발명의 일실시예에 있어서, 32Mbps 전송속도의 램덤 데이터(Random data) 신호와 이 램덤 데이터를 32MHz 주파수의 캐리어로 BPSK 변조한 송신측의 신호, 및 수신측의 BPSK 복조 과정에서 나타나는 신호들을 도시한 그래프이다.FIG. 2 is a block diagram illustrating an example of a random data signal having a 32 Mbps transmission rate, a signal on the transmission side in which the random data is BPSK modulated with a carrier of 32 MHz frequency, ≪ / RTI >

그래프에 대해서 위로부터 아래의 방향으로 설명하면, 그래프 (a)는 송신측에서 변조할 램덤 데이터(Random data) 신호의 실시예를 도시한 것이고, 그래프 (b)는 송신측에서 측정되는 위상 편이 변조 신호를 도시한 것이며, 그래프 (c)는 수신측 공진회로를 통과하여 대역이 제한된 BPSK 신호를 도시한 것이다.The graph (a) shows an embodiment of a random data signal to be modulated on the transmitting side, and the graph (b) shows an example of the phase shift modulation And a graph (c) shows a BPSK signal having a band pass through the reception-side resonance circuit.

또한, 그래프 (d)는 1차 저역 통과 필터(1st Order LPF)를 통과한 정위상 신호를 도시한 것이고, 그래프 (e)는 1차 고역 통과 필터(1st Order HPF)를 통과한 정위상 신호를 도시한 것이며, 그래프 (f)는 1차 저역 통과 필터의 정위상 디지털 신호를 도시한 것이고, 그래프 (g)는 1차 고역 통과 필터의 신호를 캐리어(Carrier) 주파수의 ¼ 주기, 즉 π/2 만큼 지연 시킨 정위상 디지털 신호를 도시한 것이다.The graph (d) shows a positive phase signal that has passed through a first order LPF. The graph (e) shows a positive phase signal that has passed through a first order HPF (G) shows the signal of the first-order high-pass filter as a quarter period of the carrier frequency, that is, π / 2 (π / 2) As shown in FIG.

그리고, 그래프 (h)는 지연된 상측파대 정위상 디지털 신호와 하측파대 정위상 디지털 신호를 Exclusive-OR로 계산한 작은 글리치(Glitch)가 포함된 신호이고, 그래프 (i)는 디글리치 필터를 통과한 심볼엣지 신호를 나타낸 것이다. 그리고, 그래프 (j)는 D 플립플롭를 통해서 복조된 데이터 신호를 도시하고, 마지막으로 그래프 (k)는 복원된 데이터 클럭 신호를 도시한 것이다.The graph (h) is a signal including a small glitch calculated by Exclusive-OR of the delayed upper sideband positive phase digital signal and the lower sideband positive phase digital signal. Graph (i) Symbol edge signal. The graph (j) shows the data signal demodulated through the D flip-flop, and finally the graph (k) shows the restored data clock signal.

도 3는 본 발명의 일실시예에 있어서, 도 2 그래프의 신호를 확대한 신호들을 같은 순서대로 도시한 그래프이다.FIG. 3 is a graph showing signals in the same order as magnified signals of FIG. 2 according to an embodiment of the present invention.

도시된 각 신호는 대체적으로 깨끗한 신호로 나타나며, 복조 신호는 명확한 신호로 복조됨을 확인할 수 있다. 이와 같은 기술은 0.18μm 기술로서, 예컨대 1Gbps 이상의 고속동작에도 실현될 수 있으며, 그 이상에서도 동작할 수 있는 복조 방식이다.It can be seen that each of the illustrated signals appears as a clean signal, and that the demodulated signal is demodulated with a clear signal. Such a technique is a 0.18 mu m technology, which can be realized even at a high-speed operation of 1 Gbps or more, for example, and is a demodulation method capable of operating even beyond this.

도 4은 본 발명의 일실시예에 있어서, 저전력용 광대역 비동기식 BPSK 복조 회로에서 수행되는 복조 방식을 설명하기 위한 흐름도를 도시한 것으로서, 도 1을 통해 설명한 BPSK 복조 회로의 구성을 통해서 각 단계가 수행될 수 있다.FIG. 4 is a flowchart illustrating a demodulation method performed in a low power broadband asynchronous BPSK demodulation circuit according to an exemplary embodiment of the present invention. Referring to FIG. 1, .

단계(310)에서는 변조된 신호를 상측파대와 하측파대로 분리되어 디지털 신호로 각각 변환 될 수 있으며, 이때 차단 주파수가 캐리어 주파수인 1차 HPF와 1차 LPF로 상측파대와 하측파대로 분리되며 비교기를 통해 디지털 신호로 변환될 수 있다.In step 310, the modulated signal may be separated into an upper band and a lower band, respectively, and converted into a digital signal. In this case, the cutoff frequency is separated into an upper band and a lower band by a primary HPF and a primary LPF, The digital signal can be converted into a digital signal.

단계(320)에서는 단계(310)에서 출력된 디지털 신호 중, 상측파대 신호가 기설정된 만큼 지연될 수 있다. 실시예에 있어서, 이는 상측파대와 하측파대의 위상차이를 0o로 정렬시켜 위상 변화 부분을 찾을 수 있도록 하기 위함이다. 이 지연된 상측파대 디지털 신호와 단계(310)에서 출력된 신호 중, 하측파대 디지털 신호의 위상차이를 0o로 정렬시켜 비교함으로써 데이터 복조에 사용할 수 있는 지터에 의해 발생한 글리치가 포함된 심볼엣지 신호가 생성될 수 있다.In step 320, of the digital signals output in step 310, the upper sideband signal may be delayed by a predetermined amount. In an embodiment, which is to align the phase difference between the upper sideband and the lower sideband to 0 o it is to be found so that the phase change portion. The phase difference between the delayed upper sideband digital signal and the signal output from the lower sideband digital signal in step 310 is aligned with 0 o and compared to obtain a symbol edge signal including glitches caused by jitter that can be used for data demodulation Lt; / RTI >

단계(330)에서는 단계(310)에서 출력된 신호중 하측파대 정위상 디지털 신호를 데이터(D) 입력으로 하고, 글리치가 포함된 심볼엣지 신호를 디글리치 필터로 불필요한 글리치를 제거한 심볼엣지 신호를 클럭(C)에 입력한 D 플립플롭(Flip-Flop)를 통해서 디지털 데이터를 복조 시킬 수 있다.In step 330, the lower sideband positive phase digital signal of the signal output in step 310 is input as the data D, and the symbol edge signal including the glitch is removed from the symbol edge signal by removing the unnecessary glitch by the diglit filter. The digital data can be demodulated through a D flip-flop which is input to the D flip-flop.

마지막으로 단계(340)에서 단계(310)에서 출력된 신호중 하측파대 정위상 디지털 신호와 단계(330)의 복조된 디지털 데이터를 Exclusive-NOR 게이트를 통해서 디지털 클럭을 복원할 수 있다.Finally, in step 340, the lower-sideband positive-phase digital signal of the signal output in step 310 and the demodulated digital data of step 330 may be recovered through the Exclusive-NOR gate.

이와 같은 본 발명의 실시예를 통해서, 광대역 디지털 데이터를 전송하며 저전력용인 동시에, 회로가 간단한 비동기식 BPSK 복조 회로와 그 방법을 제공할 수 있다. 이에 더불어 저전력 소모가 필요한 소자의 디지털 통신에도 사용할 수 있고, 모바일 통신기기에도 적용할 수 있는 복조방식을 제공하며, System on Chip(SoC)을 구현하기에 적합하여 편리함과 경제성이 높다.According to the embodiment of the present invention, it is possible to provide an asynchronous BPSK demodulation circuit and a method thereof for transmitting broadband digital data and for low power consumption as well as a simple circuit. In addition, it can be used for digital communication of devices requiring low power consumption, provides a demodulation method applicable to mobile communication devices, and is convenient and economical because it is suitable for implementing System on Chip (SoC).

실시예에 따른 비동기식의 BPSK 복조 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 데이터 구조, 데이터 파일, 프로그램 명령 등을 조합하여 또는 단독으로 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 플로피 디스크, 하드 디스크 및 자기 테이프와 같은 자기 매체(Magnetic media), DVD, CD-ROM와 같은 광기록 매체(Optical media), 플롭티컬 디스크(Floptical disk)와 같은 자기-광 매체(Magneto-optical media), 및 램(RAM), 롬(ROM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.The asynchronous BPSK demodulation method according to the embodiment may be implemented in the form of a program command which can be performed through various computer means and recorded in a computer-readable medium. The computer-readable medium may comprise a combination of data structures, data files, program instructions, or the like, alone or in combination. The program instructions to be recorded on the medium may be those specially designed and configured for the embodiments or may be available to those skilled in the art of computer software. Examples of the computer-readable recording medium include magnetic media such as floppy disks, hard disks and magnetic tapes, optical media such as DVDs and CD-ROMs, magnetic disks such as floppy disks, - Magneto-optical media, and hardware devices specifically configured to store and execute program instructions such as RAM, ROM, flash memory, and the like. Examples of program instructions include machine language code such as those produced by a compiler, as well as high-level language code that can be executed by a computer using an interpreter or the like. The hardware devices described above may be configured to operate as one or more software modules to perform the operations of the embodiments, and vice versa.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등한 것들에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. For example, it is to be understood that the techniques described may be performed in a different order than the described methods, and / or that components of the described systems, structures, devices, circuits, Lt; / RTI > or equivalents thereof, the appropriate results may be achieved.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents to the claims are also within the scope of the following claims.

110: 측파대 디지털 분리부
120: 상측파대 신호지연 및 위상감지 클럭부
130: 데이터 복조부
140: 데이터 클럭 복원부
310: 측파대 분리 및 디지털화 단계
320: 상측파대 신호지연 및 위상감지 클럭생성 단계
330: 데이터 복조 단계
340: 데이터 클럭 복원 단계110: sideband digital division unit
120: upper sideband signal delay and phase detection clock section
130:
140: Data clock recovery unit
310: sideband separation and digitization step
320: upper sideband signal delay and phase detection clock generation step
330: data demodulation step
340: Data clock recovery step

Claims (6)

위상 영도로 정렬한 1차 측파대 필터들을 이용하고 측파대 비교기들의 위상을 맞춘 저전력용 광대역 비동기식 BPSK 복조 회로 구성에 있어서,
변조된 차동 신호를 1차 필터들로 상측파대와 하측파대를 분리하여 디지털화하는 측파대 디지털 분리부;
상기 상측파대 디지털 신호를 지연시킨 신호를 생성하고, 이 지연된 신호와 상기 하측파대 디지털 신호를 이용하여 데이터 복조를 위한 검출 클럭으로 사용되는 글리치가 포함된 심볼엣지 신호를 생성하는 상측파대 신호지연 및 위상감지 클럭부;
상기 하측파대 디지털 신호와 글리치 제거회로를 통해 글리치가 제거된 심볼엣지 신호를 이용하여 데이터 복조하는 데이터 복조부; 및
상기 하측파대 디지털 신호와 데이터 신호를 이용하여 데이터 클럭을 복원하는 데이터 클럭 복원부
를 포함하고,
상기 측파대 디지털 분리부는,
상기 변조된 차동 신호를 하측파대로 분리하는 차단 주파수가 캐리어 주파수인 1차 저역 통과 필터(1st Order LPF);
상기 1차 LPF로 분리된 하측파대 신호를 디지털 신호로 변환하는 제1 비교기(Comparator);
상기 변조된 차동 신호를 상측파대로 분리하는 차단 주파수가 캐리어 주파수인 1차 고역 통과 필터(1st Order HPF); 및
상기 1차 HPF로 분리된 상측파대 신호를 디지털 신호로 변환하는 제2 비교기(Comparator)
를 포함하고,
상기 상측파대 신호지연 및 위상감지 클럭부는,
상기 상측파대 디지털 신호를 기설정된 위상만큼 지연시키는 지연 회로; 및
상기 지연회로를 통해 지연된 상측파대 디지털 신호와 상기 하측파대 디지털 신호를 비교하는 Exclusive-OR 게이트
를 포함하고,
상기 데이터 복조부는,
상기 글리치 제거회로, 즉 글리치를 제거하는 아날로그 또는 디지털 방식의 디글리치 필터(Deglitch Filter); 및
상기 디글리치 필터를 통해 글리치가 제거된 심볼엣지 신호를 클럭으로 하고 상기 하측파대 디지털 신호를 D 입력으로 하는 D 플립플롭(D Flip-Flop)
를 포함하고,
상기 데이터 클럭 복원부는,
상기 하측파대 디지털 신호와 상기 복조된 데이터 신호를 비교하는 Exclusive-NOR 게이트
를 포함하고,
상기 1차 HPF로 분리된 상측파대 신호가 상기 1차 LPF로 분리된 하측파대 신호보다 π/2만큼 빨라 지는데, 지연회로로 π/2만큼 다시 늦게 함으로써 0o의 위상차가 나게 하여 상기 상측파대 신호지연 및 위상감지 클럭부에서 심볼엣지 신호를 안정적으로 생성되게 함으로써 데이터 복조를 저전력용 비동기식으로 용이하게 하며,
상기 상측파대 디지털 신호와 상기 하측파대 디지털 신호가 같은 위상이 되게 함으로써, 심볼엣지와 심볼엣지 사이에서 두 디지털 신호의 위상을 같게 하여 비교함으로써 지터를 줄여 글리치를 줄이는 것
을 특징으로 하는 저전력용 광대역 비동기식 이산 위상 편이 복조 회로.In a low-power broadband asynchronous BPSK demodulation circuit configuration using phase-aligned primary sideband filters and phase matching of sideband comparators,
A sideband digital demultiplexing unit for demultiplexing the modulated differential signal into an upper band and a lower band using first order filters;
An upper sideband signal delay and a phase that generate a symbol edge signal including a glitch used as a detection clock for data demodulation by using the delayed signal and the lower sideband digital signal to generate a signal delayed from the upper sideband digital signal, A sensing clock section;
A data demodulator for demodulating data using the lower sideband digital signal and a symbol edge signal from which glitches are removed through a glitch elimination circuit; And
A data clock recovery unit for recovering a data clock using the lower-sideband digital signal and the data signal,
Lt; / RTI >
Wherein the sideband digital demultiplexing unit comprises:
A first order LPF (First Order LPF) having a cutoff frequency for separating the modulated differential signal into lower band signals;
A first comparator for converting a lower sideband signal separated by the first LPF into a digital signal;
A first order HPF having a cutoff frequency for separating the modulated differential signal into upper bands; And
A second comparator for converting the upper sideband signal separated into the primary HPF into a digital signal,
Lt; / RTI >
The upper half-wave signal delay and the phase-
A delay circuit for delaying the upper-sideband digital signal by a predetermined phase; And
An exclusive-OR gate for comparing the upper-sideband digital signal delayed through the delay circuit with the lower-
Lt; / RTI >
Wherein the data demodulating unit comprises:
An analog or digital deglitch filter for removing the glitch removing circuit, that is, the glitch; And
A D flip-flop (D flip-flop) having a glitch-removed symbol edge signal as a clock and a lower-sideband digital signal as a D input through the digly-
Lt; / RTI >
Wherein the data clock restoring unit comprises:
An exclusive-NOR gate for comparing the lower-sideband digital signal with the demodulated data signal;
Lt; / RTI >
The upper sideband signal separated by the primary HPF is faster by? / 2 than the lower sideband signal separated by the primary LPF. By retarding the upper sideband signal by? / 2 with the delay circuit, the phase difference of 0 o is increased, The data demodulation is facilitated asynchronously for low power by stably generating the symbol edge signal at the delay and phase detection clock section,
By making the phase of the upper-sideband digital signal and the phase of the lower-sideband digital signal equal to each other, the phases of two digital signals between the symbol edge and the symbol edge are made equal to each other to reduce jitter
And a low-power broadband asynchronous discrete phase shifting demodulation circuit. 제1항에 있어서,
상기 측파대 디지털 분리부는 하측파대를 분리하는 1차 LPF와 상측파대를 분리하는 1차 HPF와 각각 분리된 측파대를 디지털화 하는 각각의 비교기들을 포함하며,
캐리어 주파수가 차단 주파수인 상기 1차 LPF의 출력으로 상기 변조된 BPSK 신호보다 π/4만큼 늦어지는 하측파대 신호를 생성하고,
캐리어 주파수가 차단 주파수인 상기 1차 HPF의 출력으로 상기 변조된 BPSK 신호보다 π/4만큼 빨라지는 상측파대 신호를 생성하고,
상기 1차 LPF 출력 신호와 상기 1차 HPF 출력 신호의 위상차이는 캐리어 주파수를 중심으로 하측파대부터 상측파대까지 π/2로 일정하게 되어 상기 변조된 BPSK 신호의 위상변환 시점을 안정적으로 찾게 하며,
상기 하측파대 신호를 상기 제1 비교기로 디지털화한 하측파대 디지털 신호와 상기 상측파대 신호를 상기 제2 비교기로 디지털화한 상측파대 디지털 신호가 같은 위상이 되게 하여, 상기 지연된 상측파대 디지털 신호와 상기 하측파대 디지털 신호를 비교할 때 글리치가 최소화 되게 하는 것
을 특징으로 하는 저전력용 광대역 비동기식 이산 위상 편이 복조 회로.The method according to claim 1,
The sideband digital demultiplexing unit includes a primary LPF for separating the lower sideband, a primary HPF for separating the upper sideband, and respective comparators for digitizing the separated sideband,
Generates a lower sideband signal that is delayed by? / 4 from the modulated BPSK signal at the output of the primary LPF whose carrier frequency is the cutoff frequency,
Generates an upper band signal whose output is higher than the modulated BPSK signal by? / 4 at an output of the primary HPF whose carrier frequency is a cutoff frequency,
The phase difference between the primary LPF output signal and the primary HPF output signal is fixed to be π / 2 from the lower sideband to the upper sideband around the carrier frequency to stably find the phase shift point of the modulated BPSK signal,
Wherein the lower-sideband digital signal obtained by digitizing the lower-sideband signal by the first comparator and the upper-sideband digital signal obtained by digitizing the upper-sideband signal by the second comparator are in phase with each other, Minimizing glitches when comparing digital signals
And a low-power broadband asynchronous discrete phase shifting demodulation circuit. 제1항에 있어서,
상기 상측파대 신호지연 및 위상감지 클럭부는 지연회로와 배타적 논리합(Exclusive-OR) 게이트를 포함하며,
상기 지연회로를 통해 상측파대 디지털 신호를 기설정된 캐리어 주파수의 π/2 위상만큼 지연시킨 디지털 신호를 생성하며,
상기 하측파대 디지털 신호와 상기 지연된 상측파대 디지털 신호들의 위상차이를 0o로 정렬시켜 BPSK 변조 신호의 위상 변화를 찾는 데이터 복조를 위한 검출 클럭으로 사용할 글리치가 포함된 심볼엣지 신호를 생성하는 것
을 특징으로 하는 저전력용 광대역 비동기식 이산 위상 편이 복조 회로.The method according to claim 1,
Wherein the upper-sideband signal delay and the phase-sensing clock section include a delay circuit and an Exclusive-OR gate,
Generating a digital signal by delaying the upper sideband digital signal by? / 2 phase of a predetermined carrier frequency through the delay circuit,
To produce the lower side band digital signal and the delayed upper sideband aligned the phase difference between the digital signals to 0 o to include a glitch used as the detection clock for data demodulation to find a change in phase of the BPSK modulated signal symbol edge signal
And a low-power broadband asynchronous discrete phase shifting demodulation circuit. 제1항에 있어서,
상기 데이터 복조부는 글리치 제거회로와 D 플립플롭을 포함하여 구성되며,
상기 글리치 제거회로, 즉 디글리치 필터를 통해 상기 글리치가 포함된 심볼엣지 신호의 글리치를 제거하여 글리치가 없어진 심볼엣지 신호를 생성하며,
상기 하측파대 디지털 신호를 데이터(D) 입력으로 하고, 상기 글리치가 없어진 심볼엣지 신호를 클럭(C)에 입력한 D 플립플롭(Flip-Flop)를 통해서 디지털 데이터를 복조하는 것
을 특징으로 하는 저전력용 광대역 비동기식 이산 위상 편이 복조 회로.The method according to claim 1,
Wherein the data demodulator comprises a glitch elimination circuit and a D flip-flop,
And generates a glitch-free symbol edge signal by removing a glitch of a symbol edge signal including the glitch through the glitch elimination circuit, i.e., a diglye filter,
The digital data is demodulated through a D flip-flop (Flip-Flop) in which the lower-sideband digital signal is input to the data (D) and the glitch-free symbol edge signal is input to the clock
And a low-power broadband asynchronous discrete phase shifting demodulation circuit. 제1항에 있어서,
상기 데이터 클럭 복원부는 배타적 부정 논리합(Exclusive-NOR) 게이트를 포함하며,
상기 Exclusive-NOR 게이트의 입력으로 상기 하측파대 디지털 신호와 상기 복조된 디지털 데이터 신호를 사용하며,
상기 Exclusive-NOR 게이트의 출력을 통해 데이터 클럭 신호를 복원 하는 것
을 특징으로 하는 저전력용 광대역 비동기식 이산 위상 편이 복조 회로.The method according to claim 1,
Wherein the data clock recovery unit includes an exclusive NOR gate,
Wherein the lower-band digital signal and the demodulated digital data signal are used as an input of the exclusive-NOR gate,
And restoring the data clock signal through the output of the Exclusive-NOR gate
And a low-power broadband asynchronous discrete phase shifting demodulation circuit. 위상 영도로 정렬한 1차 측파대 필터들을 이용하고 측파대 비교기들의 위상을 같게 맞춘 저전력용 광대역 비동기식 BPSK 복조 방법에 있어서,
변조된 차동 신호를 1차 필터들과 비교기들로 상측파대와 하측파대의 디지털 신호를 생성하는 측파대 분리 및 디지털화하는 단계;
상기 상측파대 디지털 신호를 지연시킨 신호를 생성하고, 이 지연된 신호와 상기 하측파대 디지털 신호를 이용하여 데이터 복조를 위한 검출 클럭으로 사용되는 글리치가 포함된 심볼엣지 신호를 생성하는 단계;
상기 하측파대 디지털 신호와 글리치 제거회로를 통해 글리치가 제거된 심볼엣지 신호를 이용하여 데이터 복조하는 단계; 및
상기 하측파대 디지털 신호와 데이터 신호를 이용하여 데이터 클럭을 복원하는 단계
를 포함하고,
상기 측파대 분리 및 디지털화하는 단계는,
상기 변조된 차동 신호를 차단 주파수가 캐리어 주파수인 1차 저역 통과 필터(1st Order LPF)에 의해 하측파대로 분리하는 단계;
상기 1차 LPF로 분리된 하측파대 신호를 제1 비교기(Comparator)에 의해 디지털 신호로 변환하는 단계;
상기 변조된 차동 신호를 차단 주파수가 캐리어 주파수인 1차 고역 통과 필터(1st Order HPF)에 의해 상측파대로 분리하는 단계; 및
상기 1차 HPF로 분리된 상측파대 신호를 제2 비교기(Comparator)에 의해 디지털 신호로 변환하는 단계
를 포함하고,
상기 상측파대 신호지연 및 위상감지 클럭 생성하는 단계는,
상기 제2 비교기의 출력단과 연결된 지연 회로에 의해 상측파대 디지털 신호를 기설정된 위상만큼 지연시키는 단계; 및
상기 Exclusive-OR 게이트에 의해 상기 지연된 상측파대 디지털 신호와 상기 하측파대 디지털 신호를 비교하는 단계
를 포함하고,
상기 데이터 복조하는 단계는,
상기 글리치 제거회로, 즉 아날로그 또는 디지털 방식의 디글리치 필터(Deglitch Filter)에 의해 심볼엣지 신호의 글리치를 제거하는 단계; 및
상기 D 플립플롭에 의해 상기 글리치가 제거된 심볼엣지 신호를 클럭으로 하고 상기 하측파대 디지털 신호를 D 입력으로 하여 데이터 복조하는 단계
를 포함하고,
상기 데이터 클럭을 복원하는 단계는,
상기 Exclusive-NOR 게이트에 의해 상기 하측파대 디지털 신호와 상기 복조된 데이터 신호를 비교하여 데이터 클럭을 복원하는 단계
를 포함하고,
상기 1차 HPF로 분리된 상측파대 신호가 상기 1차 LPF로 분리된 하측파대 신호보다 π/2만큼 빨라 지는데, 지연회로로 π/2만큼 다시 늦게 함으로써 0o의 위상차가 나게 하여 상기 상측파대 신호지연 및 위상감지 클럭부에서 심볼엣지 신호를 안정적으로 생성되게 함으로써 데이터 복조를 저전력용 비동기식으로 용이하게 하며,
상기 상측파대 디지털 신호와 상기 하측파대 디지털 신호가 같은 위상이 되게 함으로써, 심볼엣지와 심볼엣지 사이에서 두 디지털 신호의 위상을 같게 하여 비교함으로써 지터를 줄여 글리치를 줄이는 것
을 특징으로 하는 저전력용 광대역 비동기식 이산 위상 편이 복조 방법.A low power, broadband asynchronous BPSK demodulation method using first order sideband filters arranged in phase lead and matching the phase of sideband comparators,
Separating and digitizing the modulated differential signal by first-order filters and comparators to generate a digital signal of an upper sideband and a lower sideband;
Generating a delayed signal of the upper band digital signal and generating a symbol edge signal including a glitch used as a detection clock for data demodulation using the delayed signal and the lower band digital signal;
Demodulating data using the lower sideband digital signal and a symbol edge signal from which glitches are removed through a glitch elimination circuit; And
And restoring a data clock using the lower sideband digital signal and the data signal
Lt; / RTI >
Wherein the sideband separation and digitization comprises:
Separating the modulated differential signal into a lower band by a first order LPF having a cutoff frequency of a carrier frequency;
Converting a lower sideband signal separated by the primary LPF into a digital signal by a first comparator;
Separating the modulated differential signal into upper bands by a first order HPF having a cutoff frequency that is a carrier frequency; And
Converting the upper sideband signal separated by the primary HPF into a digital signal by a second comparator
Lt; / RTI >
Wherein the upper-sideband signal delay and the phase-
Delaying the upper-sideband digital signal by a predetermined phase by a delay circuit connected to the output terminal of the second comparator; And
Comparing the delayed upper sideband digital signal with the lower sideband digital signal by the Exclusive-OR gate
Lt; / RTI >
Wherein the data demodulating step comprises:
Removing a glitch of a symbol edge signal by the glitch elimination circuit, that is, an analog or digital type Degrit filter; And
Demodulating the lower edgeband digital signal as a D input with the symbol edge signal from which the glitch is removed by the D flip flop as a clock,
Lt; / RTI >
Wherein the step of restoring the data clock comprises:
Comparing the lower-sideband digital signal with the demodulated data signal by the exclusive-NOR gate and restoring a data clock
Lt; / RTI >
The upper sideband signal separated by the primary HPF is faster by? / 2 than the lower sideband signal separated by the primary LPF. By retarding the upper sideband signal by? / 2 with the delay circuit, the phase difference of 0 o is increased, The data demodulation is facilitated asynchronously for low power by stably generating the symbol edge signal at the delay and phase detection clock section,
By making the phase of the upper-sideband digital signal and the phase of the lower-sideband digital signal equal to each other, the phases of two digital signals between the symbol edge and the symbol edge are made equal to each other to reduce jitter
And a low-power, broadband asynchronous discrete phase shifting demodulation method.
KR1020140156447A 2014-11-11 2014-11-11 Low Power Wideband Non-Coherent BPSK Demodulator to Align the Phase of Sideband Comparators, using 1st Order Sideband Filters with Phase Zero Alignment KR101638185B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140156447A KR101638185B1 (en) 2014-11-11 2014-11-11 Low Power Wideband Non-Coherent BPSK Demodulator to Align the Phase of Sideband Comparators, using 1st Order Sideband Filters with Phase Zero Alignment

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140156447A KR101638185B1 (en) 2014-11-11 2014-11-11 Low Power Wideband Non-Coherent BPSK Demodulator to Align the Phase of Sideband Comparators, using 1st Order Sideband Filters with Phase Zero Alignment

Publications (2)

Publication Number Publication Date
KR20160056246A true KR20160056246A (en) 2016-05-19
KR101638185B1 KR101638185B1 (en) 2016-07-08

Family

ID=56103374

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140156447A KR101638185B1 (en) 2014-11-11 2014-11-11 Low Power Wideband Non-Coherent BPSK Demodulator to Align the Phase of Sideband Comparators, using 1st Order Sideband Filters with Phase Zero Alignment

Country Status (1)

Country Link
KR (1) KR101638185B1 (en)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101414289B1 (en) * 2013-01-21 2014-07-28 인하대학교 산학협력단 Low power non-coherent high speed binary phase shift keying(bpsk) demodulation method and circuit using separation usb and lsb with shift
KR101414288B1 (en) * 2013-01-28 2014-07-28 인하대학교 산학협력단 Digital deglitched low power non-coherent high speed binary phase shift keying(bpsk) demodulator using separation usb and lsb with shift

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101414289B1 (en) * 2013-01-21 2014-07-28 인하대학교 산학협력단 Low power non-coherent high speed binary phase shift keying(bpsk) demodulation method and circuit using separation usb and lsb with shift
KR101414288B1 (en) * 2013-01-28 2014-07-28 인하대학교 산학협력단 Digital deglitched low power non-coherent high speed binary phase shift keying(bpsk) demodulator using separation usb and lsb with shift

Also Published As

Publication number Publication date
KR101638185B1 (en) 2016-07-08

Similar Documents

Publication Publication Date Title
KR101624739B1 (en) Low Power Wideband Non-Coherent BPSK Demodulator to Align the Phase of Sideband Differential Output Comparators for Reducing Jitter, using 1st Order Sideband Filters with Phase 180 Degree Alignment
KR101167023B1 (en) Low power asynchronous high speed psk demodulation method
KR101414289B1 (en) Low power non-coherent high speed binary phase shift keying(bpsk) demodulation method and circuit using separation usb and lsb with shift
KR101578303B1 (en) Ultra Low Power Wideband Non-Coherent BPSK Demodulator using 1st Order Sideband Filters with Phase Zero Alignment
KR101414288B1 (en) Digital deglitched low power non-coherent high speed binary phase shift keying(bpsk) demodulator using separation usb and lsb with shift
KR101414342B1 (en) Analog deglitched low power non-coherent high speed binary phase shift keying(bpsk) demodulator using separation usb and lsb with shift
US8125258B2 (en) Phase synchronization device and phase synchronization method
KR101623275B1 (en) Ultra Low Power Wideband Non-Coherent BPSK Demodulator using 1st Order Sideband Filters with Phase 180 Degree Alignment
KR101415497B1 (en) Low power non-coherent binary phase shift keying (bpsk) demodulator using complementary signal of two pair-comparators with dsb separation and shift
KR101316966B1 (en) Low power noncoherent phase-shift keying(psk) demodulator using analog deglitch circuit
KR101306489B1 (en) Low power noncoherent phase-shift keying(psk) demodulator cancelling jitter of clock by rs latch and dividing complementary signal in double sideband
KR101638187B1 (en) Low Power Wideband Non-Coherent BPSK Demodulator to Align the Phase of Sideband Differential Output Comparators for Reducing Jitter, using 1st Order Sideband Filters with Phase 0 Degree Alignment
KR101624738B1 (en) Low Power Wideband Non-Coherent BPSK Demodulator to Align the Phase of Sideband Comparators, using 1st Order Sideband Filters with Phase 180 Degree Alignment
KR101665125B1 (en) Ultra Low Power Wideband Non-Coherent BPSK Demodulator to Align Two Pairs of Complimentary Phases by Sideband Comparators, using 2nd Order Sideband Filters with Phase 180 Degree Alignment
KR101638185B1 (en) Low Power Wideband Non-Coherent BPSK Demodulator to Align the Phase of Sideband Comparators, using 1st Order Sideband Filters with Phase Zero Alignment
KR101417593B1 (en) Low power non-coherent binary phase shift keying (bpsk) demodulator using complementary signal of differential output comparator with dsb separation and shift
KR101629382B1 (en) Ultra Low Power Wideband Non-Coherent BPSK Demodulator to Align the Phase of Sideband Comparators, using 2nd Order Sideband Filters with Phase 180 Degree Alignment
KR101414285B1 (en) Low power non-coherent binary phase shift keying (bpsk) demodulator using differential output comparators with usb signals, delayed lsb signals and cancelling clock jitter by latch
KR101665303B1 (en) Ultra Low Power High Speed Wideband Non-Coherent BPSK Demodulator to process 2nd Order Sideband Filters with Phase 180 Degree Alignment
KR101332161B1 (en) Low power noncoherent phase-shift keying(psk) demodulator using digital deglitch circuit
KR101326439B1 (en) Low power noncoherent phase-shift keying(psk) demodulator using division and combination of complementary signal by compariting double sideband
KR101269749B1 (en) Low power noncoherent phase-shift keying(psk) demodulator using complementary signal of two pair-comparators
JP2003188931A (en) Clock regenerator and clock regeneration method

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant