KR20160051367A - 메모리 시스템 및 이의 동작 방법 - Google Patents

메모리 시스템 및 이의 동작 방법 Download PDF

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KR20160051367A KR1020140151260A KR20140151260A KR20160051367A KR 20160051367 A KR20160051367 A KR 20160051367A KR 1020140151260 A KR1020140151260 A KR 1020140151260A KR 20140151260 A KR20140151260 A KR 20140151260A KR 20160051367 A KR20160051367 A KR 20160051367A
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Abstract

본 발명은 메모리 시스템 및 이의 동작 방법에 관한 것으로, 본 발명의 실시 예에 따른 메모리 시스템은 제1 호스트 채널을 통해 호스트와 통신하는 제1 제어 회로부와, 제2 호스트 채널을 통해 상기 호스트와 통신하는 제2 제어 회로부와, 제1 내부 채널을 통해 상기 제1 제어 회로부와 통신하는 제1 칩 그룹, 및 제2 내부 채널을 통해 상기 제2 제어 회로부와 통신하는 제2 칩 그룹을 포함하며, 싱글 채널 동작시 선택된 상기 제1 호스트 채널을 통해 입력된 다수의 데이터를 상기 제1 제어 회로부와 상기 제2 제어 회로부가 교차적으로 수신하여 상기 제1 칩 그룹 및 상기 제2 칩 그룹으로 송신한다.

Description

메모리 시스템 및 이의 동작 방법{MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 메모리 시스템 및 이의 동작 방법에 관한 것으로, 특히 동작 속도를 개선할 수 있는 메모리 시스템 및 이의 동작 방법에 관한 것이다.
휴대용 전자 장치에서 음악, 동영상 등과 같은 대용량 파일들이 사용됨에 따라 메모리 시스템 역시 큰 저장 용량을 갖도록 요구된다. 메모리 시스템은 저장 용량을 증가시키기 위해서 복수의 메모리 장치들을 포함한다. 복수의 메모리 장치들을 포함하는 메모리 시스템에 있어서, 큰 저장 용량뿐만 아니라 빠른 동작 속도는 메모리 시스템의 중요한 특성 중의 하나이다.
메모리 시스템에 포함되는 복수의 메모리 장치들은 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
복수의 반도체 메모리 장치들은 다수의 채널을 통해 그것들을 제어하는 컨트롤러에 연결될 수 있으며, 이로 인하여 컨트롤러는 복수의 반도체 메모리 장치들을 동시에 선택하여 액세스할 수 있다. 그러나 상술한 다채널 액세스 방식은 하나의 채널에서만 액세스할 수 있는 반도체 메모리 장치들에는 적용 불가하며, 테스트 환경이 아닌 실제 시스템 상에서 하나의 채널만을 사용하는 오퍼레이션(operation)이 발생하는 경우, 선택된 채널 이외의 채널은 사용하지 않으므로 동작 속도 개선에 영향을 주지 못한다.
본 발명의 실시 예는 복수의 채널을 갖는 메모리 시스템에서 하나의 채널만을 사용하는 오퍼레이션 동작시 동작 속도를 개선할 수 있는 메모리 시스템 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 시스템은 제1 호스트 채널을 통해 호스트와 통신하는 제1 제어 회로부와, 제2 호스트 채널을 통해 상기 호스트와 통신하는 제2 제어 회로부와, 제1 내부 채널을 통해 상기 제1 제어 회로부와 통신하는 제1 칩 그룹, 및 제2 내부 채널을 통해 상기 제2 제어 회로부와 통신하는 제2 칩 그룹을 포함하며, 싱글 채널 동작시 선택된 상기 제1 호스트 채널을 통해 입력된 다수의 데이터를 상기 제1 제어 회로부와 상기 제2 제어 회로부가 교차적으로 수신하여 상기 제1 칩 그룹 및 상기 제2 칩 그룹으로 송신한다.
본 발명의 실시 예에 따른 메모리 시스템은 제1 호스트 채널과 연결된 제1 플래시 변환 계층부와, 상기 제1 플래시 변환 계층부로부터 데이터를 수신하여 제1 메모리 칩 그룹으로 송부하기 위한 제1 제어 회로와, 제2 호스트 채널과 연결된 제2 플래시 변환 계층부와, 상기 제2 플래시 변환 계층부로부터 데이터를 수신하여 제2 메모리 칩 그룹으로 송부하기 위한 제2 제어 회로와, 상기 제2 플래시 변환 계층부로부터 데이터를 수신하여 래치한 후 상기 제1 제어 회로로 송부하기 위한 제1버퍼, 및 상기 제1 플래시 변환 계층부로부터 데이터를 수신하여 래치한 후 상기 제2 제어 회로로 송부하기 위한 제2 버퍼를 포함한다.
본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은 플래시 변환 계층부에 데이터를 입력하여 어드레스가 변환된 제1 및 제2 데이터를 순차적으로 출력하는 단계와, 상기 제1 데이터를 제1 메모리 칩 그룹과 연결된 제1 제어 회로부로 송부하는 단계와, 상기 제1 제어 회로부가 상기 제1 데이터를 상기 제1 메모리 칩 그룹으로 송부하는 동시에 상기 제2 데이터를 제2 메모리 칩 그룹과 연결된 제2 제어 회로부로 송부하는 단계, 및 상기 제2 제어 회로부가 상기 제2 데이터를 상기 제2 메모리 칩 그룹으로 송부하는 동시에 상기 플래시 변환 계층부에서 출력된 새로운 데이터를 상기 제1 제어 회로부로 송부하는 단계를 포함한다.
본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은 다수의 메모리 칩 그룹 중 선택된 메모리 칩 그룹의 리드 동작을 수행하는 단계와, 리드된 데이터들을 상기 선택된 메모리 칩 그룹과 내부 채널을 통해 연결된 제1 제어 회로부로 송신하는 단계와, 상기 제1 제어 회로부에 수신된 다수의 데이터들을 교차적으로 제1 플래시 변환 계층부 및 비 선택된 메모리 칩 그룹에 대응하는 제2 제어 회로부로 교차적으로 송신하는 단계, 상기 제1 플래시 변환 계층부가 데이터를 변환하는 동안 상기 제2 제어 회보로에 저장된 데이터를 제2 플래시 변환 계층부로 송신하는 단계, 및 상기 제1 플래시 변환 계층부 및 상기 제2 플래시 변환 계층부에 의해 변환된 데이터를 출력하는 단계를 포함한다,.
본 발명의 실시 예에 따르면, 복수의 채널을 갖는 메모리 시스템에서 하나의 채널만을 사용하는 오퍼레이션 동작시 컨트롤러에 내장된 버퍼에 의해 캐시 동작이 가능하여 동작 속도가 개선된다.
도 1은 본 발명에 따른 메모리 시스템을 설명하기 위한 블럭도이다.
도 2는 본 발명에 따른 메모리 시스템의 데이터 입력 동작을 설명하기 위한 순서도이다.
도 3은 본 발명에 따른 메모리 시스템의 데이터 출력 동작을 설명하기 위한 순서도이다.
도 4는 도 1의 메모리 시스템의 다른 응용 예를 보여주는 블럭도이다.
도 5는 도 4를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명에 따른 메모리 시스템을 설명하기 위한 블럭도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(100)은 컨트롤러(110), 제1 및 제2 낸드칩 그룹(120, 130)을 포함한다.
컨트롤러(110)는 제1 제어 회로(111), 제2 제어 회로(112), 제1 버퍼(113), 제2 버퍼(114), 제1 플래시 변환 계층부(Flash Translation Layer: FTL, 115) 및 제2 플래시 변환 계층부(116)를 포함한다.
제1 플래시 변환 계층부(115)는 호스트(10)와 연결된 제1 호스트 채널(host channel 1)과 연결되고, 데이터 입력 동작시 호스트(10)로부터 입력된 데이터의 논리 어드레스를 낸드 칩의 물리 어드레스로 변환하고, 변환된 물리 어드레스를 참조하여 요청된 동작을 수행한다. 제1 플래시 변환 계층부(115)는 제1 제어 회로(111) 및 제2 버퍼(114)와 연결되며, 제1 플래시 변환 계층부(115)는 어드레스 변환 동작이 완료된 데이터를 제1 제어 회로(111) 또는 제2 버퍼(114)로 선택적으로 출력가능하며, 제1 제어 회로(111) 및 제2 버퍼(114)로 교차적으로 데이터 전송 동작이 가능하다. 예를 들어 제1 플래시 변환 계층부(115)는 순차적으로 입력된 제1 및 제2 데이터를 변환하여 먼저 입력된 제1 데이터는 제1 제어 회로(111)로 출력하고 제1 데이터가 입력된 후에 입력되는 제2 데이터는 제2 버퍼(114)로 출력할 수 있다.
또한 데이터 출력 동작시 제1 제어 회로(111) 또는 제2 버퍼(114)로 부터 전송되는 데이터의 물리 어드레스를 논리 어드레스로 변환하여 제1 호스트 채널(host channel 1)을 통해 호스트(10)로 출력한다.
제1 제어 회로(111)는 제1 낸드 칩 그룹(120)과 제1 내부 채널(internal channel 1)을 통해 연결되며, 데이터 입력 동작시 제1 플래시 변환 계층부(115)로 부터 전송받은 데이터 또는 제1 버퍼(113)으로부터 전송받은 데이터를 선택적으로 래치한 후, 래치된 데이터를 제1 내부 채널(internal channel 1)을 통해 제1 낸드 칩 그룹(120)으로 전송한다.
또한, 데이터 출력 동작시 제1 제어 회로(111)는 제1 낸드 칩 그룹(120)에서 리드된 데이터를 제1 내부 채널(internal channel 1)을 통해 전송받아 래치한 후 이를 제1 플래시 변환 계층부(115) 또는 제1 버퍼(113)로 전송한다. 이때 래치된 데이터는 교차적으로 제1 플래시 변환 계층부(115) 및 제1 버퍼(113)로 전송한다. 예를 들어 제1 낸드 칩 그룹(120)에서 순차적으로 리드된 제1 데이터 및 제2 데이터의 경우, 먼저 리드된 제1 데이터는 제1 플래시 변환 계층부(115)으로 전송하고, 제2 데이터가 리드된 후 리드되는 제2 데이터는 제1 버퍼(113)로 전송한다.
제1 버퍼(113)는 제2 플래시 변환 계층부(116)와 제1 제어 회로(111) 사이에 연결된다. 제1 버퍼(113)는 데이터 입력 동작시 제2 플래시 변환 계층부(116)로 부터 전송받은 데이터를 래치한 후 이를 제1 제어 회로(111)로 전송하고, 데이터 출력 동작시 제1 제어 회로(111)로 부터 전송받은 데이터를 래치한 후 이를 제2 플래시 변환 계층부(116)로 전송한다.
제2 플래시 변환 계층부(116)는 호스트(10)와 연결된 제2 호스트 채널(host channel 2)과 연결되고, 데이터 입력 동작시 호스트(10)로부터 입력된 데이터의 논리 어드레스를 낸드 칩의 물리 어드레스로 변환하고, 변환된 물리 어드레스를 참조하여 요청된 동작을 수행한다. 제2 플래시 변환 계층부(116)는 제2 제어 회로(112) 및 제1 버퍼(113)와 연결되며, 제2 플래시 변환 계층부(116)는 어드레스 변환 동작이 완료된 데이터를 제2 제어 회로(112) 또는 제1 버퍼(113)로 선택적으로 출력가능하며, 제2 제어 회로(112) 및 제1 버퍼(113)로 교차적으로 데이터 전송 동작이 가능하다. 예를 들어 제2 플래시 변환 계층부(116)는 순차적으로 입력된 제1 및 제2 데이터를 변환하여 먼저 입력된 제1 데이터는 제2 제어 회로(112)로 출력하고 제1 데이터가 입력된 후에 입력되는 제2 데이터는 제1 버퍼(113)로 출력할 수 있다.
또한 데이터 출력 동작시 제2 제어 회로(112) 또는 제1 버퍼(113)로 부터 전송되는 데이터의 물리 어드레스를 논리 어드레스로 변환하여 제2 호스트 채널(host channel 2)을 통해 호스트(10)로 출력한다.
제2 제어 회로(112)는 제2 낸드 칩 그룹(130)과 제2 내부 채널(internal channel 2)을 통해 연결되며, 데이터 입력 동작시 제2 플래시 변환 계층부(116)로 부터 전송받은 데이터 또는 제2 버퍼(114)으로부터 전송받은 데이터를 선택적으로 래치한 후, 래치된 데이터를 제2 내부 채널(internal channel 2)을 통해 제2 낸드 칩 그룹(130)으로 전송한다.
또한, 데이터 출력 동작시 제2 제어 회로(112)는 제2 낸드 칩 그룹(130)에서 리드된 데이터를 제2 내부 채널(internal channel 2)을 통해 전송받아 래치한 후 이를 제2 플래시 변환 계층부(116) 또는 제2 버퍼(114)로 전송한다. 이때 래치된 데이터는 교차적으로 제2 플래시 변환 계층부(116) 및 제2 버퍼(114)로 전송한다. 예를 들어 제2 낸드 칩 그룹(130)에서 순차적으로 리드된 제1 데이터 및 제2 데이터의 경우, 먼저 리드된 제1 데이터는 제2 플래시 변환 계층부(116)으로 전송하고, 제2 데이터가 리드된 후 리드되는 제2 데이터는 제2 버퍼(114)로 전송한다.
제2 버퍼(114)는 제1 플래시 변환 계층부(115)와 제2 제어 회로(112) 사이에 연결된다. 제2 버퍼(114)는 데이터 입력 동작시 제1 플래시 변환 계층부(115)로 부터 전송받은 데이터를 래치한 후 이를 제2 제어 회로(112)로 전송하고, 데이터 출력 동작시 제2 제어 회로(112)로 부터 전송받은 데이터를 래치한 후 이를 제1 플래시 변환 계층부(115)로 전송한다.
제1 및 제2 낸드 칩 그룹(120 및 130) 각각은 다수의 낸드 칩(NAND)들을 포함하며, 다수의 낸드 칩(NAND)들은 낸드 플래시 메모리 장치들로 구성될 수 있다. 또한 다수의 낸드 칩(NAND)들 대신 다른 불휘발성 메모리 장치로 구성될 수 있음은 잘 이해될 것이다. 예를 들면, 다수의 낸드 칩들 대신 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(Ferroelectric RAM: FRAM), 티엠알(tunneling magneto-resistive: TMR) 막을 이용한 마그네틱 램(Magnetic RAM: MRAM), 그리고 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 메모리 장치(phase change memory device: PRAM), 전이 금속 산화물(transition metal oxide)을 이용한 저항 메모리 장치(resistive memory device: RERAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다.
도 2은 본 발명의 다른 실시 예에 따른 메모리 시스템을 설명하기 위한 블럭도이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템은 변환 계층부(210), 버퍼부(220), 컨트롤러(230) 및, 제1 및 제2 낸드칩 그룹(240, 250)을 포함한다. 도 2에 도시된 메모리 시스템은 도 1에 도시된 메모리 시스템(100)과 비교하여, 제1 및 제2 버퍼(221 및 222)를 포함하는 버퍼부(220)가 컨트롤러(230) 외부에 배치되는 차이점이 있다. 이때 버퍼부(220)는 호스트(host)와 컨트롤러(230) 사이에 배치되는 SRAM 또는 DRAM에 포함되도록 구성할 수 있다.
도 3은 본 발명에 따른 메모리 시스템의 데이터 입력 동작을 설명하기 위한 순서도이다.
도 1 및 도 3을 참조하여 본 발명에 따른 메모리 시스템의 데이터 입력 동작을 설명하면 다음과 같다.
1) 호스트로부터 데이터 입력(S210)
데이터 입력 동작시 호스트(10)로 부터 다수의 데이터들이 순차적으로 하나의 호스트 채널(예를 들어, 제1 호스트 채널(host channel 1))을 통해 컨트롤러(110)로 입력된다.
2) 데이터 계층 변환(S220)
제1 플래시 변환 계층부(115)는 호스트(10)로부터 입력된 다수의 데이터들의 논리 어드레스를 낸드 칩의 물리 어드레스로 변환하고, 변환된 물리 어드레스를 참조하여 요청된 동작을 수행한다. 어드레스가 변환된 데이터들은 교차적으로 제1 제어 회로(111) 및 제2 버퍼(114)로 전송된다.
3) 제1 데이터를 제1 제어 회로에 래치, 제2 데이터를 제2 버퍼에 래치(S230)
제1 플래시 변환 계층부(115)에 의해 어드레스가 변환된 데이터들은 교차적으로 제1 제어 회로(111) 및 제2 버퍼(114)로 전송되어 래치된다. 예를 들어 제1 플래시 변환 계층부(115)에 의해 제일 먼저 변환된 제1 데이터는 제1 제어 회로(111)로 전송되어 래치되고, 제1 데이터 다음에 변환된 제2 데이터는 제2 버퍼에 래치된다. 또한 이 후, 제2 데이터 이후에 변환된 제3 데이터는 다시 제1 제어 회로(111)로 전송되어 래치된다.
4) 제 데이터를 제1 낸드 칩 그룹으로 전송, 제2 데이터를 제2 제어 회로에 래치(S240)
제1 제어 회로(111)에 래치된 제1 데이터는 제1 낸드 칩 그룹(120) 중 선택된 낸드 칩(NAND)으로 전송되어 프로그램된다. 또한 이와 동시에 제2 버퍼(115)에 래치된 제2 데이터는 제2 제어 회로(112)에 래치된다.
5) 제2 데이터를 제2 낸드 칩 그룹으로 전송(S250)
제2 제어 회로(112)에 래치된 제2 데이터는 제2 낸드 칩 그룹(130) 중 선택된 낸드 칩(NAND)으로 전송되어 프로그램된다. 또한 이와 동시에 제1 플래시 변환 계층부(115)에 의해 어드레스가 변환된 제3 데이터는 제1 제어 회로(111)에 래치되며, 제2 데이터의 프로그램 동작 후 제1 낸드 칩 그룹(120) 중 선택된 낸드 칩(NAND)으로 전송되어 프로그램될 수 있다.
상술한 설명과 같이 본 발명에서는 싱글 채널 동작시 호스트(10)로 부터 순차적으로 입력되는 데이터들을 제1 플래시 변환 계층부(115)에 의해 변환한 후, 변환된 데이터들을 제1 제어 회로(111) 및 제2 제어 회로(112)를 이용하여 교차적으로 제1 낸드 칩 그룹(120) 및 제2 낸드 칩 그룹(130)으로 전송할 수 있다. 즉 데이터 입력 동작시 하나의 호스트 채널만을 사용하는 경우, 제1 낸드 칩 그룹(120) 및 제2 낸드 칩 그룹(130)으로 액세스할 수 있도록 컨트롤러(110)를 제어함으로써, 캐시 동작이 가능해진다. 이로 인해 데이터 입력 동작시 속도가 개선될 수 있다.
도 4는 본 발명에 따른 메모리 시스템의 데이터 출력 동작을 설명하기 위한 순서도이다.
도 1 및 도 4을 참조하여 본 발명에 따른 메모리 시스템의 데이터 출력 동작을 설명하면 다음과 같다.
1) 제1 낸드 칩 그룹 리드 동작(S310)
다수의 낸드 칩 그룹 중 선택된 낸드 칩 그룹(예를 들어 제1 낸드 칩 그룹(120)의 리드 동작을 수행한다.
이때 리드 동작은 제1 낸드 칩 그룹(120)에 포함된 하나의 낸드 칩(NAND)의 리드 동작이거나 다수의 낸드 칩(NAND)의 연속적인 리드 동작일 수 있다.
2) 제1 데이터를 제1 버퍼로 래치, 제2 데이터를 제1 제어 회로에 래치(S320)
제1 낸드 칩 그룹(120)의 리드 동작에 의해 리드된 다수의 데이터들을 순차적으로 제1 제어 회로(111)로 전송한다.
제1 제어 회로(111)는 순차적으로 전송되는 다수의 데이터들을 교차적으로 래치하거나 제1 버퍼(113)로 전송한다. 예를 들어 제1 제어 회로(111)는 제일 먼저 전송받은 제1 데이터를 제1 버퍼(113)으로 전송하고, 제1 데이터를 전송한 후 다시 전송받은 제2 데이터를 래치한다.
3) 제1 및 제2 데이터를 데이터 계층 변환(S330)
제1 제어 회로(111)는 래치하고 있던 제2 데이터를 제1 플래시 변환 계층부(115)로 전송하고, 제1 플래시 변환 계층부(115)는 제2 데이터의 물리 어드레스를 논리 어드레스로 변환한다.
또한 제1 버퍼(113)에 래치된 제1 데이터는 제2 플래시 변환 계층부(116)로 전송하고, 제2 플래시 변환 계층부(116)는 제1 데이터의 물리 어드레스를 논리 어드레스로 변환한다. 이때 제1 데이터와 제2 데이터의 변환 동작은 시간적으로 중첩될 수 있다.
4) 제1 및 제2 데이터를 호스트로 출력(S340)
제1 플래시 변환 계층부(115)의해 변환된 제2 데이터 및 제2 플래시 변환 계층부(116)의해 변환된 제1 데이터 각각은 제1 호스트 채널(host channel 1) 및 제2 호스트 채널(host channel 2)을 통해 호스트(10)로 출력된다.
상술한 바와 같이 본원 발명에 따르면 선택된 낸드 칩 그룹에서 리드된 리드 데이터들을 교차적으로 제1 및 제2 플래시 변환 계층부로 전송하고, 제1 및 제2 플래시 변환 계층부에 의해 데이터들이 변환되어 다수의 호스트 채널을 통해 호스트로 출력된다. 이로 인하여 데이터 변환 시간이 감소하고, 다수의 호스트 채널을 통해 데이터가 출력되므로 데이터 출력 동작 시간이 감소한다.
도 5는 본 발명의 실시예에 따른 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(300)은 불휘발성 메모리 장치(320)와 메모리 컨트롤러(310)를 포함한다.
불휘발성 메모리 장치(320)는 앞서 설명한 다수의 낸드 칩(NAND)들을 포함하는 반도체 장치로 구성될 수 있다. 메모리 컨트롤러(310)는 앞서 설명한 컨트롤러(310)와 불휘발성 메모리 장치(320)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(320)와 메모리 컨트롤러(310)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(311)은 프로세싱 유닛(312)의 동작 메모리로써 사용된다. 또한 SRAM(311)은 도 2에서 설명한 바와 같이 버퍼부를 포함하도록 구성될 수 있다.
호스트 인터페이스(313)는 메모리 시스템(300)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(314)은 불휘발성 메모리 장치(320)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(315)는 도 1에 도시된 컨트롤러(110)와 같이 다수의 플래시 변환 계층부, 다수의 버퍼, 다수의 제어 회로를 포함하도록 구성할 수 있으며, 본 발명의 불휘발성 메모리 장치(320)와 인터페이싱 한다. 또한 메모리 인터페이스(313)는 도 1에 도시된 컨트롤러(110)와 같이 데이터 입력 동작 및 데이터 출력 동작시 불휘발성 메모리 장치(320)와 인터페이싱하되, 캐시 동작을 가능케 하여 동작 속도를 개선할 수 있다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(300)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(320)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(300)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(310)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 6은 본 발명에 따른 메모리 시스템을 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(400)은 시스템 버스(460)에 전기적으로 연결된 마이크로프로세서(420), 램(430), 사용자 인터페이스(440), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(450) 및 메모리 시스템(410)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(400)이 모바일 장치인 경우, 컴퓨팅 시스템(400)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(400)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(410)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(310)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
메모리 시스템(410)은 메모리 컨트롤러(411) 및 플래시 메모리 장치(412)를 포함할 수 있으며, 메모리 컨트롤러(411)는 도 1에 도시된 컨트롤러(110)와 같이 구성되어 데이터 입력 동작 및 데이터 출력 동작시 플래시 메모리 장치(412)와 인터페이싱하되, 캐시 동작을 가능케 하여 동작 속도를 개선할 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
10 : 호스트 100 : 메모리 시스템
110 : 컨트롤러 111: 제1 제어 회로
112 : 제2 제어 회로 113 : 제1 버퍼
114 : 제2 버퍼 115 : 제1 플래시 변환 계층부
116 : 제2 플래시 변환 계층부 120 : 제1 낸드 칩 그룹
130 : 제2 낸드 칩 그룹

Claims (17)

  1. 제1 호스트 채널을 통해 호스트와 통신하는 제1 제어 회로부;
    제2 호스트 채널을 통해 상기 호스트와 통신하는 제2 제어 회로부;
    제1 내부 채널을 통해 상기 제1 제어 회로부와 통신하는 제1 칩 그룹; 및
    제2 내부 채널을 통해 상기 제2 제어 회로부와 통신하는 제2 칩 그룹을 포함하며,
    싱글 채널 동작시 선택된 상기 제1 호스트 채널을 통해 입력된 다수의 데이터를 상기 제1 제어 회로부와 상기 제2 제어 회로부가 교차적으로 수신하여 상기 제1 칩 그룹 및 상기 제2 칩 그룹으로 송신하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 제1 호스트 채널과 상기 제1 제어 회로부 사이에 연결되어 상기 제1 호스트 채널을 통해 수신되는 데이터들을 변환하기 위한 제1 플래시 변환 계층부; 및
    상기 제2 호스트 채널과 상기 제2 제어 회로부 사이에 연결되어 상기 제2 호스트 채널을 통해 수신되는 데이터들을 변환하기 위한 제2 플래시 변환 계층부를 더 포함하는 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 제1 제어 회로부는 상기 제1 플래시 변환 계층부로부터 제1 데이터를 수신하여 래치하는 제1 제어 회로; 및
    상기 제1 플래시 변환 계층부로부터 상기 제1 데이터의 다음 데이터인 제2 데이터를 수신하여 래치한 후 상기 제2 제어 회로부로 송신하기 위한 제1 버퍼를 포함하는 메모리 시스템.
  4. 제 2 항에 있어서,
    상기 제2 제어 회로부는 상기 제2 플래시 변환 계층부로부터 제1 데이터를 수신하여 래치하는 제2 제어 회로; 및
    상기 제2 플래시 변환 계층부로부터 상기 제1 데이터의 다음 데이터인 제2 데이터를 수신하여 래치한 후 상기 제1 제어 회로부로 송신하기 위한 제2 버퍼를 포함하는 메모리 시스템.
  5. 제 3 항에 있어서,
    상기 제1 제어 회로부는 상기 제1 제어 회로에 래치된 상기 제1 데이터를 상기 제1 칩 그룹으로 송신하는 동시에 상기 제1 버퍼에 저장된 제2 데이터를 상기 제2 제어 회로부로 송신하는 메모리 시스템.
  6. 제 2 항에 있어서,
    데이터 출력 동작시 상기 제1 제어 회로부는 선택된 상기 제1 칩 그룹에서 리드된 다수의 데이터들을 교차적으로 상기 제1 플래시 변환 계층부와 상기 제2 제어 회로부로 송신하는 메모리 시스템.
  7. 제 6 항에 있어서,
    상기 데이터 출력 동작시 상기 제1 플래시 변환 계층부가 데이터를 변환하여 상기 제1 호스트 채널로 송부하는 동시에 상기 제2 플래시 변환 계층부는 상기 제2 제어 회로부로 부터 데이터를 송신하여 데이터를 변환하는 메모리 시스템.
  8. 제 3 항에 있어서,
    상기 제1 버퍼는 상기 호스트와 상기 제1 제어 회로에 배치되는 SRAM 또는 DRAM에 포함되도록 구성되는 메모리 시스템.
  9. 제 4 항에 있어서,
    상기 제2 버퍼는 상기 호스트와 상기 제1 제어 회로에 배치되는 SRAM 또는 DRAM에 포함되도록 구성되는 메모리 시스템.
  10. 제1 호스트 채널과 연결된 제1 플래시 변환 계층부;
    상기 제1 플래시 변환 계층부로부터 데이터를 수신하여 제1 메모리 칩 그룹으로 송부하기 위한 제1 제어 회로;
    제2 호스트 채널과 연결된 제2 플래시 변환 계층부;
    상기 제2 플래시 변환 계층부로부터 데이터를 수신하여 제2 메모리 칩 그룹으로 송부하기 위한 제2 제어 회로;
    상기 제2 플래시 변환 계층부로부터 데이터를 수신하여 래치한 후 상기 제1 제어 회로로 송부하기 위한 제1버퍼; 및
    상기 제1 플래시 변환 계층부로부터 데이터를 수신하여 래치한 후 상기 제2 제어 회로로 송부하기 위한 제2 버퍼를 포함하는 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 제1 플래시 변환 계층부는 싱글 채널을 이용한 데이터 입력 동작시 선택된 상기 제1 호스트 채널을 통해 입력된 데이터들을 변환하여 상기 제1 제어 회로와 상기 제2 버퍼로 교차적으로 송부하는 메모리 시스템.
  12. 제 11 항에 있어서,
    상기 데이터 입력 동작시 상기 제1 제어 회로에 래치된 데이터를 상기 제1 메모리 칩 그룹으로 송부하는 동시에 상기 제2 버퍼에 래치된 데이터를 상기 제2 제어 회로로 송부하는 메모리 시스템.
  13. 제 10 항에 있어서,
    상기 제1 제어 회로는 싱글 채널을 이용한 데이터 출력 동작시 선택된 상기 제1 메모리 칩 그룹으로부터 리드된 데이터들을 교차적으로 상기 제1 버퍼에 송신한 후 그 다음 데이터를 래치하는 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 데이터 출력 동작시 상기 제1 플래시 변환 계층부는 상기 제1 제어 회로로 부터 데이터를 수신하여 데이터를 변환하고, 상기 제2 플래시 변환 계층부는 상기 제1 버퍼로 부터 데이터를 수신하여 데이터를 변환하는 메모리 시스템.
  15. 제 10 항에 있어서,
    상기 제1 버퍼 및 상기 제2 버퍼는 상기 제1 및 제2 플래시 변환 계층부와 상기 제1 및 제2 제어 회로 사이에 배치되는 SRAM 또는 DRAM에 포함되도록 구성되는 메모리 시스템.
  16. 플래시 변환 계층부에 데이터를 입력하여 어드레스가 변환된 제1 및 제2 데이터를 순차적으로 출력하는 단계;
    상기 제1 데이터를 제1 메모리 칩 그룹과 연결된 제1 제어 회로부로 송부하는 단계;
    상기 제1 제어 회로부가 상기 제1 데이터를 상기 제1 메모리 칩 그룹으로 송부하는 동시에 상기 제2 데이터를 제2 메모리 칩 그룹과 연결된 제2 제어 회로부로 송부하는 단계;
    상기 제2 제어 회로부가 상기 제2 데이터를 상기 제2 메모리 칩 그룹으로 송부하는 동시에 상기 플래시 변환 계층부에서 출력된 새로운 데이터를 상기 제1 제어 회로부로 송부하는 단계를 포함하는 메모리 시스템의 동작 방법.
  17. 다수의 메모리 칩 그룹 중 선택된 메모리 칩 그룹의 리드 동작을 수행하는 단계;
    리드된 데이터들을 상기 선택된 메모리 칩 그룹과 내부 채널을 통해 연결된 제1 제어 회로부로 송신하는 단계;
    상기 제1 제어 회로부에 수신된 다수의 데이터들을 교차적으로 제1 플래시 변환 계층부 및 비 선택된 메모리 칩 그룹에 대응하는 제2 제어 회로부로 교차적으로 송신하는 단계; 및
    상기 제1 플래시 변환 계층부가 데이터를 변환하는 동안 상기 제2 제어 회보로에 저장된 데이터를 제2 플래시 변환 계층부로 송신하는 단계;
    상기 제1 플래시 변환 계층부 및 상기 제2 플래시 변환 계층부에 의해 변환된 데이터를 출력하는 단계를 포함하는 메모리 시스템의 동작 방법.
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