KR20160048965A

KR20160048965A - Fpga 전력 관리 시스템

Info

Publication number: KR20160048965A
Application number: KR1020167008471A
Authority: KR
Inventors: 안토니 켈리; 타이코 라압
Original assignee: 첸트룸 미크로엘렉트로닉 드레스덴 악치엔게젤샤프트
Priority date: 2013-09-04
Filing date: 2014-08-27
Publication date: 2016-05-04
Also published as: WO2015032666A1; EP2926214B1; EP2926214A1; US9910477B2; CN105612471A; TW201523245A; US20160209905A1; TWI569137B

Abstract

본 발명은 FPGA 구성/모니터링 버스(14)를 통하여 FPGA(12)의 시스템 전력 제어 블록에 그리고 전력 구성/모니터링 버스(15)를 통하여 컴퓨팅 디바이스(13)에 연결된 호스트 전력 관리 집적 회로(11)를 포함하는 FPGA 전력 관리 시스템에 관한 것이다. 호스트 전력 관리 집적 회로는 FPGA 시스템 제어 블록 및 컴퓨팅 디바이스(13)에 그리고 이들로부터 구성/모니터링 신호들을 통신하도록 구성된 구성 및 모니터링 블록(도 2: 22)을 포함한다. 호스트 전력 관리 집적 회로는 구성 및 모니터링 블록(도 2: 22)에 의해 통신된 전력 구성 신호에 따라 출력 전압을 FPGA 전력 레일(119, 110, 111)에 공급하기 위한 적어도 하나의 전압 레귤레이터(도 2: 23-25)를 더 포함한다. 호스트 전력 관리 집적 회로는 FPGA 전력 레일 상의 출력 전류를 측정하고 구성 및 모니터링 블록에 공급하도록 구성된 전력 프로파일러(도 2: 27)를 더 포함한다. FPGA 시스템 제어 블록은 FPGA(12)와 호스트 전력 관리 집적 회로(11) 사이의 요구된 통신들의 전달(14)을 조정 및 실행하도록 구성된다.

Description

FPGA 전력 관리 시스템{FPGA POWER MANAGEMENT SYSTEM}

본 발명은 FPGA(필드 프로그램 가능 게이트 어레이) 전력 관리 시스템에 관한 것이다. 본 발명은 구체적으로 FPGA 및 FPGA의 전력 관리를 코-디자이닝(co-designing) 하기에 적당한 FPGA 전력 시스템 관리에 관한 것이다.

많은 전자 디바이스들에서 FPGA들은 디자인 프로세스에 있어 그의 프로세싱 능력, 재구성 능력 및 융통성 같은 양상들을 이용하는 다양한 임무들에 널리 사용된다. 게다가, FPGA 회로 구성의 디자인 트레이드오프(tradeoff)들은 전력 소비, 데이터 처리량 및 프로세싱 속도에 영향을 미친다. 게이트들 및 피처 동작들의 양이 끊임없이 증가하는 동안, FPGA들은 상당한 그리고 증가하는 양의 전력을 소비한다. 따라서, FPGA들을 사용하여 회로들을 디자인할 때, 올바른 동작을 보장하기에 충분한 전력 및 냉각을 공급하도록 시스템을 적당하게 디자인하는 것이 중요하다. 그러나, 오늘날의 너무 큰 전력 및 냉각은 전체 시스템의 증가된 전력 손실 및 보다 낮은 효율성을 유도한다.

종래 기술 시스템들, 예컨대, US7117378(Adaptive voltage scaling digital processing component and method of operating the same)은 기준 클록에 비교되는 여유 시간(slack time)을 식별함으로써 신호 프로세싱 회로의 Vdd를 자동으로 조절하는 문제를 처리하였다. 그러나 FPGA 시스템 디자이너는 이를 적용하여서는 전력 소비 또는 성능에 대하여 시스템을 최적화하는 방법을 이해할 수 없다. 예컨대, 그런 방법은 타겟 클록 주파수에 대해 Vdd를 최적화할 것이지만, FPGA 시스템 디자이너는 시간에 걸쳐 전력 소비 프로파일(profile)을 아는 것으로부터 이익을 얻을 것이고 그 정보를 사용하여 디자인 프로세스를 FPGA를 포함하는 시스템에게 알릴 수 있다. 상기 언급된 종래 기술은 이런 중요한 문제를 처리하지 못한다.

디자인 프로세스를, FPGA를 포함하는 시스템에게 알리기 위하여 사용된 전력 소비 정보를 결정하는 종래 기술 방법은 소프트웨어 기반 디자인 추정 알고리즘을 사용하여 전력 소비를 평가하는 것이지만, 이 알고리즘은 정확도가 제한된다.

종래 기술 프로파일러(profiler)들은, 그들이 FPGA 기반 소프트(soft) 프로세서들 상에서 코드 세그먼트들의 실행을 위해 사이클-카운트(cycle-count)들을 프로파일링한다는 점에서 제한된다. 통상적인 예는 M. Aldham, J.H. Anderson, S. Brown, A. Canis에 의한, 2011년 9월 캘리포니아주 산타 모니카에서의 IEEE International Conference on Application-specific Systems, Architectures and Processors (ASAP)의 "Low-Cost Hardware Profiling of Run-Time and Energy in FPGA Embedded Processors"에 개시된다. 개별 코드 세그먼트들에 대응하는 정확한 전력 프로파일들은 그런 기술들을 사용하여 이용 가능하지 않다. 전력 측정 회로들의 부가는 전력 손실들을 증가시킬 수 있어서, 이는 바람직하지 않다.

FPGA들을 활용하는 시스템에서 전력을 관리하는 것은, 시스템의 전력 관리 양상에 관련된 상호작용, 통신 또는 프로세싱을 거의 갖지 않거나 아예 갖지 않는 다양한 세트의 POL(point of Load regulator)들 및 LDO(Low Drop Out regulator)들에게 제한된 중앙 집중식 전력 관리를 관련시키는 것이다: 예컨대 Altera의 Voltage Regulator Selection for FPGAs, White Paper, November 2008, ver. 1.0. 그러므로 코-디자인 방법론을 사용하여 그런 시스템들을 최적화할 능력은 제한된다.

그러므로 요구되는 것은, 디자이너의 회로들 및 시스템들에 FPGA들을 적용하는 디자이너가 실시간으로 FPGA 전력 소비를 정확하게 평가하고 하드웨어-펌웨어-전력 코-디자인의 방법을 통하여 시스템의 전력 소비를 최적화하기 위한 조치들을 취하기 위하여 요구되는 정보 및 데이터를 제공받을 수 있는 해결책이다.

이 해결책은 시스템 독립항에 따른 FPGA 전력 관리 시스템으로 달성된다. 종속항들은 본 발명의 추가 양상들에 관한 것이다.

본 발명은 FPGA 구성/모니터링 버스를 통하여 FPGA의 시스템 전력 제어 블록에, 그리고 전력 구성/모니터링 버스를 통하여 컴퓨팅 디바이스에 연결된 호스트 전력 관리 집적 회로를 포함하는 FPGA 전력 관리 시스템에 관한 것이다.

호스트 전력 관리 집적 회로는 FPGA 시스템 제어 블록 및 컴퓨팅 디바이스로 그리고 이들로부터 구성/모니터링 신호들을 통신하도록 구성된 구성 및 모니터링 블록을 포함한다. 호스트 전력 관리 집적 회로는 구성 및 모니터링 블록에 의해 통신된 전력 구성 신호에 따라 출력 전압을 FPGA 전력 레일에 공급하기 위한 적어도 하나의 전압 레귤레이터(regulator)를 더 포함한다. 호스트 전력 관리 집적 회로는 FPGA 전력 레일 상의 출력 전류를 측정하여 구성 및 모니터링 블록에 공급하도록 구성된 전력 프로파일러를 더 포함한다.

FPGA 시스템 제어 블록은 FPGA와 호스트 전력 관리 집적 회로 사이에서 요구된 통신들의 전달을 조정 및 실행하도록 구성된다.

컴퓨팅 디바이스는 FPGA 동작의 양상들을 모니터링 및 제어하기 위하여 디스플레이 및 입력 디바이스를 포함한다.

모니터링 양상들은 FPGA 전력 레일 상에서 동적이고 평균적인 전류 소비를 포함할 수 있다.

그 목적을 위하여, 전력 프로파일러는 사이클 단위 동적 전류 측정치들 및 평균 전류들을 구성 및 모니터링 블록에 공급하도록 구성될 수 있다.

따라서, FPGA 시스템 디자이너는 FPGA 구성/모니터링 버스 및 전력 구성 모니터링 버스를 통해 FPGA 회로들 및 전원들을 구성할 수 있고 연결된 모니터 및 입력 디바이스들을 가진 컴퓨팅 디바이스의 사용에 의해 시스템 동작을 모니터링한다.

따라서, 코-디자인의 방법으로서, FPGA 시스템 디자이너는 전력 레일의 동적이고 평균적인 전류 소비 같은 FPGA들 동작의 양상들을 모니터링할 수 있다.

코-디자인 양상은 FPGA 구성 또는 전력을 변경하기 위하여 수신된 정보에 따라 동작하는 FPGA 시스템 디자이너에 관련된다. 예컨대, FPGA 시스템 디자이너는 FPGA의 기능의 2개의 실시예들의 전력 프로파일들을 비교할 수 있고(하나의 실시예는 FPGA 상의 소프트 프로세싱 코어 상의 펌웨어로 구현되고; 다른 실시예는 FPGA 상의 클록킹(clock)된 레지스터들 및 로직으로서 구현됨), 그리고 바람직한 전력 소비 또는 전력 프로파일에 기초하여 최종 구현을 위하여 하나의 실시예 또는 다른 실시예를 선택할 수 있다. 이런 방식으로 FPGA의 열 및 전력 요구들은 최적화될 수 있다.

게다가, FPGA 시스템 디자이너는 전력 및 실행 속도를 최적화하기 위하여 상이한 클록 주파수들로부터 FPGA 회로들의 부분들을 클록킹하도록 결정하기 위하여 정보를 사용할 수 있다. 게다가, FPGA 시스템 디자이너는 전력 및 실행 속도를 최적화하기 위하여 보다 낮거나 보다 높은 전압 레벨들에 대해 전원들을 구성할 수 있다. 이런 방식으로 코-디자인 방법은 FPGA 시스템 디자이너가 FPGA 시스템 디자이너에게 공급된 피드백에 기초하여 디자인 목적들을 충족시키도록 FPGA 디자인의 전력 및 구성을 최적화하게 한다.

FPGA 전력 관리 시스템은 FPGA 디자인 툴들 및 전력 디자인 툴들을 포함하는 코-디자인 환경에 통합될 수 있다. FPGA 디자인 툴들 및 전력 디자인 툴들은 동시에, 또는 연결된 모니터 및 입력 디바이스들을 가진 컴퓨팅 디바이스 상의 동일한 환경 또는 애플리케이션 내에서 동작할 수 있다.

FPGA 전력 관리 시스템은 예컨대 펌웨어 업그레이드들에 대한 제한들에서 자동으로 적응할 수 있고, 이는 최종-산물의 유효 시간(live time) 동안 즉시 구현될 수 있다.

본 발명의 일 양상은 최적 전력 생성에 관한 것이다. FPGA의 시스템 전력 제어 블록은 전력 수요 정보를 호스트 전력 관리 집적 회로에 제공함으로써 에너지 효율성을 추가로 최적화할 수 있고, 그 회로는 전력 레벨들을 실제 요구로 조절할 수 있다. 미리(upfront) 실제 전력 요구를 알면, 호스트 전력 관리 집적 회로는 예정보다 빨리 전력 요구를 준비할 수 있다. 이것은 부가적인 에너지 절약들을 초래할 수 있다. 반대로 FPGA 디바이스는 시스템 전력 관리 및 시스템 전력 최적화를 수행할 수 있다. FPGA의 시스템 전력 제어 블록은 소프트 블록 또는 하드(hard) 블록일 수 있다.

본 발명의 일 양상은 컴퓨팅 디바이스에 관한 것이다. 연결된 모니터 및 입력 디바이스들을 가진 컴퓨팅 디바이스 상에서 동작하는 코드는 전력 손실들 또는 열 소실 같은 시스템 파라미터를 최적화하기 위하여, FPGA 및 전력 제어기들의 구성에 대한 프롬프트(prompt)들 및 제안된 값들을 디스플레이함으로써 FPGA 시스템 디자이너를 안내할 수 있다.

또 다른 실시예에서 상기 코드는 FPGA 및 전력 제어기들의 구성을 자동으로 조절할 수 있다.

본 발명에 따른 FPGA 전력 관리 시스템은 예시적인 실시예들을 통해 그리고 첨부된 도면들을 참조하여 본원에서 하기에 더 상세히 설명된다.
도 1은 FPGA 전력 관리 시스템의 블록도를 도시한다.
도 2는 호스트 전력 관리 집적 회로의 블록도를 도시한다.
도 3은 슬레이브(slave) 전력 관리 집적 회로의 블록도를 도시한다.

도 3은 본 발명의 양상들에 따른 FPGA 전력 관리 시스템의 실시예를 도시한다. 바람직한 실시예에서 FPGA 시스템 디자이너는 다양한 버스들(14, 15, 16, 17)을 통하여 FPGA 회로들(12) 및 전원들(19, 110, 111, 112, 113, 114)을 구성하고 연결된 모니터 및 입력 디바이스들을 가진 컴퓨팅 디바이스(13)의 사용에 의해 시스템 동작을 모니터링한다.

FPGA 전력 관리 시스템은 FPGA 구성/모니터링 버스(14)를 통하여 FPGA(12)의 시스템 전력 제어 블록에 그리고 전력 구성/모니터링 버스(15)를 통하여 컴퓨팅 디바이스에 연결된 호스트 전력 관리 집적 회로(HPMIC)(11)를 포함한다. 컴퓨팅 디바이스는 다른 구성/모니터링 버스(17)를 통하여 FPGA 시스템 전력 제어 블록(12)에 추가로 연결된다. FPGA 시스템 제어 블록(12)은 FPGA와 호스트 전력 관리 집적 회로(11) 사이의 요구된 통신들의 전달을 조정하고 실행하도록 구성된다.

HPMIC의 바람직한 실시예는 도 2에 도시된다. 입력 전압은 명확화를 위하여 생략된다. 전력 프로파일러 블록(27)은 FPGA 전력 레일들(219, 210, 211(도 1의 119, 110, 111)) 상에서 전압 레귤레이터들(23, 24, 25)에 의해 생성된 전압 출력들(V1 내지 V3) 상의 전류를 측정하여, 사이클 단위 동적 전류 측정치들 및 평균 전류들을 구성 및 모니터링 블록(22) 및 호스트 제어기(28)에 공급한다. 전력 구성/모니터링 버스(15)는 모니터링 및 코-디자인의 목적들을 위하여 전류 측정치들 및/또는 다른 관련 데이터를 FPGA 시스템 디자이너에게 통신할 수 있다.

시스템에서, 호스트 PMIC에 호스트 제어기(28) 및 연관된 제어, 클록킹 및 타이밍 유닛들의 프로세싱을 집중시키는 것이 바람직할 수 있다. 이제 도 1로 되돌아가면, 이에 따라서 슬레이브 PMIC(18)로의 통신 버스(16)(도 2의 26)는 슬레이브 PMIC(18)를 구성 및 제어하기 위하여 제공된다. 슬레이브 PMIC(31)는 도 3에 도시된다. 또한, 입력 전압은 명확화를 위하여 생략된다. 전력 프로파일러 블록(37)은 FPGA 전력 레일들(312, 313, 314(도 1의 112, 113, 114)) 상의 전압 레귤레이터들(33, 34, 35)에 의해 생성된 전압 출력들(V1 내지 V3) 상에서 전류를 측정하여, 사이클 단위 동적 전류 측정치들 및 평균 전류들을 구성 및 모니터링 블록(32)에 공급한다. 통신 버스(36)(도 2의 26)는 도 2에 도시된 바와 같이 전류 측정치들 및/또는 다른 관련 데이터를 호스트 PMIC(21)의 호스트 제어기(28)에 통신할 수 있다.

슬레이브 PMIC는 전압 조절의 목적을 위하여 가장 적당한 프로세스, 예컨대 바이폴라(Bipolar) 프로세스에 대해 디자인될 수 있다. 호스트 PMIC는 호스트 제어기의 디지털 회로들 및 클록킹 회로들에 대해 최적화된 디지털 디바이스들을 이용하는 혼합된-신호 프로세스에 대해 디자인될 수 있다. 이제 도 1로 되돌아가면, 코-디자인의 방법으로서, FPGA 시스템 디자이너는 호스트 PMIC(11)의 PMIC 호스트 제어기(도 2의 28)로부터 FPGA 시스템 디자이너에게 통신되는 전력 레일들(119, 110, 111, 112, 113, 114)의 동적이고 평균적인 전류 소비 같은 FPGA들 동작의 양상들을 모니터링한다. FPGA의 시스템 전력 제어 블록(12)은 시간 및 기능적으로 프로파일링 동작들을 제어하는 목적들을 위하여 FPGA와 호스트 PMIC(11) 사이의 요구된 통신들의 전달을 조정 및 실행하는 소프트 블록 또는 하드 블록일 수 있다.

코-디자인 양상은 FPGA 구성 또는 전력을 변경하기 위하여 수신된 정보에 따라 행동하는 사용자에 관련된다. 일 실시예에서 그런 코-디자인 환경은 FPGA 디자인 툴들 및 전력 디자인 툴들을, 동시에, 또는 연결된 모니터 및 입력 디바이스들을 가진 컴퓨팅 디바이스 상에서의 동일한 환경 또는 애플리케이션 내에서 동작시키는 것으로 구성될 것이다.

Claims

FPGA 전력 관리 시스템으로서,
FPGA 구성/모니터링 버스를 통하여 FPGA 시스템 전력 제어 블록에, 그리고 전력 구성/모니터링 버스를 통하여 컴퓨팅 디바이스에 연결된 호스트 전력 관리 집적 회로를 포함하고,
상기 호스트 전력 관리 집적 회로는,
상기 FPGA 시스템 제어 블록 및 상기 컴퓨팅 디바이스에 그리고 상기 FPGA 시스템 제어 블록 및 상기 컴퓨팅 디바이스로부터 구성/모니터링 신호들을 통신하도록 구성된 구성 및 모니터링 블록;
상기 구성 및 모니터링 블록에 의해 통신된 전력 구성 신호에 따라 출력 전압을 FPGA 전력 레일(rail)에 공급하기 위한 적어도 하나의 전압 레귤레이터(regulator);
상기 FPGA 전력 레일 상의 출력 전류를 측정하여 상기 구성 및 모니터링 블록에 공급하도록 구성된 전력 프로파일러(profiler)
를 포함하고,
상기 FPGA 시스템 전력 제어 블록은 상기 FPGA와 상기 호스트 전력 관리 집적 회로 사이에서 요구된 통신들의 전달을 조정 및 실행하도록 구성되고; 그리고
상기 컴퓨팅 디바이스는 FPGA 동작의 양상들을 모니터링 및 제어하기 위한 디스플레이 및 입력 디바이스를 포함하는,
FPGA 전력 관리 시스템.
제 1 항에 있어서,
상기 FPGA 동작의 모니터링 양상들은 상기 FPGA 전력 레일 상에서의 동적이고 평균적인 전류 소비를 포함하는,
FPGA 전력 관리 시스템.
제 1 항 또는 제 2 항에 있어서,
상기 전력 프로파일러는 사이클 단위 동적 전류 측정치들 및 평균 전류들을 상기 구성 및 모니터링 블록에 공급하도록 추가로 구성되는,
FPGA 전력 관리 시스템.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 전력 구성/모니터링 버스는 모니터링 및 코-디자인(co-design)의 목적들을 위하여 관련 데이터를 통신하도록 구성되는,
FPGA 전력 관리 시스템.
제 4 항에 있어서,
상기 관련 데이터는 전류 측정치들을 포함하는,
FPGA 전력 관리 시스템.
제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
상기 호스트 전력 관리 집적 회로는, 전력 구성/모니터링 버스에 연결되고 슬레이브(slave) 통신 버스를 통하여 슬레이브 전력 관리 집적 회로를 제어하도록 구성된 호스트 제어기를 더 포함하는,
FPGA 전력 관리 시스템.
제 6 항에 있어서,
상기 슬레이브 전력 관리 집적 회로는,
슬레이브 구성 및 모니터링 블록;
상기 구성 및 모니터링 블록에 의해 통신된 전력 구성 신호에 따라 출력 전압을 다른 FPGA 전력 레일에 공급하기 위한 적어도 하나의 전압 레귤레이터; 및
상기 다른 FPGA 전력 레일 상의 출력 전류를 측정하여 상기 구성 및 모니터링 블록에 공급하도록 구성된 슬레이브 전력 프로파일러
를 포함하는,
FPGA 전력 관리 시스템.
제 7 항에 있어서,
상기 호스트 전력 관리 집적 회로는 혼합된-신호 프로세스에 대해 디자인되고, 상기 슬레이브 전력 관리 집적 회로는 아날로그 프로세스에 대해 디자인되는,
FPGA 전력 관리 시스템.
제 8 항에 있어서,
상기 아날로그 프로세스는 바이폴라(Bipolar) 프로세스인,
FPGA 전력 관리 시스템.
제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
상기 FPGA 시스템 전력 제어 블록은 소프트(soft) 블록 또는 하드(hard) 블록인,
FPGA 전력 관리 시스템.
제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
상기 FPGA 전력 관리 시스템은 펌웨어 업그레이드(firmware upgrade)들에 적응 가능한,
FPGA 전력 관리 시스템.
제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
상기 FPGA 시스템 전력 제어 블록은 전력 수요 예측을 상기 호스트 전력 관리 집적 회로에 제공하도록 구성되고, 상기 호스트 전력 관리 집적 회로는 예정보다 빨리 전력 레벨들을 실제 요구로 조절하도록 구성되는,
FPGA 전력 관리 시스템.
제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
상기 컴퓨팅 디바이스는 전력 손실들 또는 열 소실 같은 시스템 파라미터를 최적화하기 위하여 상기 FPGA 및 전압 레귤레이터의 구성에 대한 프롬프트(prompt)들 및 제안된 값들을 디스플레이함으로써 사용자를 안내할 수 있는 코드를 실행하도록 구성되는,
FPGA 전력 관리 시스템.
제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
상기 컴퓨팅 디바이스는 상기 FPGA 및 전력 제어기들의 구성을 자동으로 조절하는 코드를 실행하도록 구성되는,
FPGA 전력 관리 시스템.
제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
상기 FPGA 전력 관리 시스템은 FPGA 디자인 툴들 및 전력 디자인 툴들을 포함하는 코-디자인 환경에 통합되는,
FPGA 전력 관리 시스템.