KR20160035623A - 정전기 방전회로 - Google Patents

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Abstract

본 발명에 따른 실시예는, 신호 라인(SL)과 기준 라인(RL) 사이에 연결된 제1 및 제2 트랜지스터(T1, T2)를 포함하고, 상기 제1 트랜지스터(T1)의 드레인 전극에 상기 제1 및 제2 트랜지스터(T1, T2)의 게이트 전극이 공통 연결되고 상기 제1 트랜지스터(T1)의 소스 전극과 상기 제2 트랜지스터(T2)의 드레인 전극이 연결된 정전기 방전회로(500)를 제공한다.

Description

정전기 방전회로{ELECTOSTATIC DISCHARGE CIRCUIT}
본 발명은 정전기 방전회로에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들(Flat Panel Display, FPD)이 개발되고 있다. 이러한 평판 표시장치는 액정 표시장치(Liquid Crystal Display: 이하"LCD"라 한다), 전계 방출 표시장치(Field Emission Display: FED), 플라즈마 디스플레이 패널(PlaSka Display Panel: 이하 "PDP"라 한다) 및 전계발광소자(Electroluminescence Device) 등이 있다.
상기 액정표시장치는 매트릭스(Matrix) 형태로 배열된 액정 셀들의 광투과율을 화상신호 정보에 따라 조절하여 원하는 화상을 표시하는 장치로서, 백라이트유닛에 조사되는 빛을 이용하여 액정패널에 화상을 형성한다. 이러한 원리를 이용한 액정표시장치는 경량, 박형, 저 소비 전력구동 등의 특징으로 인해 그 응용범위가 점차 넓어지고 있는 추세에 있다. 이러한 추세에 따라, 액정표시장치는 사무자동화기기, 오디오/비디오 기기 등에 이용되고 있다. 이러한 액정표시장치는 매트릭스 형태로 배열된 다수의 제어용 스위치들에 인가되는 신호에 따라 광의 투과량이 조정되어 화면에 원하는 화상을 표시하게 된다. 최근에는 액정표시장치가 컴퓨터용 모니터, 텔레비전뿐만 아니라 차량용 네비게이터 시스템의 표시장치와, 노트북, 핸드폰 등의 휴대용 표시장치 등에 광범위하게 적용되고 있다.
또한 유기발광다이오드 표시장치는 스스로 발광하는 자발광소자를 이용함으로써 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기발광다이오드 표시장치는 구동 트랜지스터의 게이트 단자와 소스 단자 사이의 전압을 제어하여 구동 트랜지스터의 드레인에서 소스로 흐르는 전류를 제어한다. 구동 트랜지스터의 드레인에서 소스로 흐르는 전류는 유기발광다이오드로 흐르면서 발광을 하게 되고, 전류의 양을 조절하여 발광 정도를 조절할 수 있다.
전술한 표시장치는 각 화소마다 박막 트랜지스터가 형성되고, 박막 트랜지스터는 정전기에 취약한 비정질 실리콘층을 포함하고 있기 때문에, 박막 트랜지스터 형성 후 증착공정 등의 제조공정에서 발생할 수 있는 정전기로 인해 손상되기 취약한 구조를 갖는다. 따라서 종래의 표시장치는 제조공정 중에 발생하는 정전기를 방전시킬 수 있는 경로를 가질 필요가 있었다.
도 1은 종래의 정전기 방전회로의 등가모델을 나타낸 도면이다.
도 1을 참조하면, 정전기 방전회로(50)는 드레인 단자(D)와 게이트 단자(G)가 연결된 박막 트랜지스터(T)를 포함하고, 상기 박막 트랜지스터(T)의 드레인 단자(D)에는 신호(signal)가 입력되고 상기 박막 트랜지스터(T)의 소스 단자(S)에는 기준전원이 인가된다.
종래의 정전기 방전회로(10)가 불량이 발생한 경우의 예로서 상기 박막 트랜지스터(T)를 구성하는 게이트 절연막이 불량(Breakdown)이 된 경우, 상기 박막 트랜지스터(T)의 게이트 단자(G)와 소스 단자(S)의 단락(Short)으로 인해 신호(signal)가 입력되는 라인과 기준전원 사이의 간섭 현상에 의해 라인 디펙트(Line Defect, 이하 LD 불량)와 구동 불량이 발생하는 문제가 있었다.
또한 종래의 정전기 방전회로(10)가 불량이 발생한 경우의 예로서 상기 박막 트랜지스터(T)를 구성하는 채널(Channel) 불량(Breakdown)이 된 경우, 드레인 단자(D)와 소스 단자(S) 사이의 단락 또는 개방(open) 불량에 의하여 상기 정전기 방전회로(10)가 재 기능을 수행하지 못하는 문제가 있었다.
본 발명에 따른 실시예는 신규의 트랜지스터들의 연결 구조를 적용하여 신뢰성 높은 정전기 방전회로를 제공할 수 있다.
또한 본 발명에 따른 실시예는 듀얼 트랜지스터 중 어느 하나의 불량 시에도 정전기 방전 기능을 수행할 수 있는 정전기 방전회로를 제공할 수 있다.
본 발명에 따른 실시예는, 신호 라인(SL)과 기준 라인(RL) 사이에 연결된 제1 및 제2 트랜지스터(T1, T2)를 포함하고, 상기 제1 트랜지스터(T1)의 드레인 전극에 상기 제1 및 제2 트랜지스터(T1, T2)의 게이트 전극이 공통 연결되고 상기 제1 트랜지스터(T1)의 소스 전극과 상기 제2 트랜지스터(T2)의 드레인 전극이 연결된 정전기 방전회로(500).
본 발명에 따른 실시예에서, 상기 제1 트랜지스터(T1)의 드레인 전극은 상기 신호 라인(SL)에 연결되고, 상기 제2 트랜지스터(T2)의 소스 전극은 상기 기준 라인(RL)에 연결되고, 상기 정전기 방전회로(500)는 상기 제1 및 제2 트랜지스터(T1, T2)를 포함하는 정방향 방전회로(500)를 포함하는 정전기 방전회로.
본 발명에 따른 실시예에서, 상기 제1 트랜지스터(T1)의 드레인 전극은 상기 기준 라인(RL)에 연결되고, 상기 제2 트랜지스터(T2)의 소스 전극은 상기 신호 라인(SL)에 연결되고, 상기 정전기 방전회로(500)는 상기 제1 및 제2 트랜지스터(T1, T2)를 포함하는 역방향 방전회로(520)를 포함하는 정전기 방전회로.
본 발명에 따른 실시예에서, 상기 제1 트랜지스터(T1)는 기판(501)에 형성된 제1 액티브층(502)과 제1 게이트 전극(511)을 전기적으로 절연하는 제1 게이트 절연막(GI1)을 포함하고, 상기 제2 트랜지스터(T2)는 상기 기판(501)에 형성된 제2 액티브층(502)과 제2 게이트 전극(512)을 전기적으로 절연하는 제2 게이트 절연막(GI2)을 포함하며, 상기 제1 게이트 절연막(GI1)의 두께는 상기 제2 게이트 절연막(GI2)의 두께보다 작은 정전기 방전회로.
본 발명에 따른 실시예에서, 상기 제1 트랜지스터(T1)는 기판(501)에 형성된 제1 액티브층(502)과 제1 게이트 전극(511)을 전기적으로 절연하는 제1 게이트 절연막(GI1)을 포함하고, 상기 제2 트랜지스터(T2)는 상기 기판(501)에 형성된 제2 액티브층(502)과 제2 게이트 전극(512)을 전기적으로 절연하는 제2 게이트 절연막(GI2)을 포함하며, 상기 제1 트랜지스터(T1)의 항복 전압은 상기 제2 트랜지스터(T2)의 항복 전압보다 낮은 정전기 방전회로.
본 발명에 따른 실시예에서, 상기 제1 트랜지스터(T1)의 드레인 전극(D1)은 상기 신호 라인(SL)에 연결되고, 상기 제2 트랜지스터(T2)의 소스 전극(S1)은 상기 기준 라인(SL)에 연결되고, 상기 정전기 방전회로(500)는 상기 제1 및 제2 트랜지스터(T1, T2)를 포함하는 정방향 방전회로(510); 및 상기 신호 라인(SL)과 상기 기준 라인(RL) 사이에 연결된 제3 및 제4 트랜지스터(T3. T4)를 포함하고, 상기 제3 트랜지스터(T3)의 드레인 전극(D3)에 상기 제3 및 제4 트랜지스터(T3, T4)의 게이트 전극(G3, G4)이 공통 연결되고, 상기 제3 트랜지스터(T3)의 소스 전극(S3)과 상기 제4 트랜지스터(T4)의 드레인 전극(D4)이 연결되고, 상기 제3 트랜지스터(T3)의 드레인 전극(D3)은 상기 기준 라인(RL)에 연결되고, 상기 제4 트랜지스터(T4)의 소스 전극(S4)은 상기 신호 라인(SL)에 연결된 역방향 방전회로(520);를 포함하는 정전기 방전회로.
본 발명에 따른 실시예는 신규의 트랜지스터들의 연결 구조를 적용하여 정전기 방전에 있어서 신뢰성을 높일 수 있고 듀얼 트랜지스터 중 어느 하나의 불량 시에도 정전기 방전 기능을 수행할 수 있는 정전기 방전회로를 제공할 수 있다. 또한 채널 상의 누설 전류를 감소시킬 수 있고, 내성이 강한 정전기 방전회로를 제공할 수 있다.
도 1은 종래의 정전기 방전회로의 등가모델을 나타낸 도면이다.
도 2는 본 발명의 실시예에 따른 표시장치의 블록도이다.
도 3은 본 발명의 실시예에 따른 정전기 방전회로를 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 정전기 방전회로를 나타낸 도면이다.
도 4는 본 발명의 실시예에 따른 정방향 방전회로를 나타낸 도면이다.
도 5는 제1 박막트랜지스터의 게이트 절연막 불량에 따른 게이트 및 드레인 단자의 단락 불량을 나타낸 도면이다.
도 6은 제1 박막트랜지스터의 게이트 절연막 불량에 따른 게이트 및 소스 단자의 단락 불량을 나타낸 도면이다.
도 7은 제1 박막트랜지스터의 채널 불량에 따른 드레인 및 소스 단자의 단락 불량을 나타낸 도면이다.
도 8은 제2 박막트랜지스터의 게이트 절연막 불량에 따른 게이트 및 드레인 단자의 단락 불량을 나타낸 도면이다.
도 9는 제2 박막트랜지스터의 게이트 절연막 불량에 따른 게이트 및 소스 단자의 단락 불량을 나타낸 도면이다.
도 10은 게이트 절연막의 두께에 따른 게이트 절연막의 불량(Break down)을 일수 있는 Break down 전압을 나타낸 그래프이다.
도 11은 IGZO 박막트랜지스터의 정전기에 따른 전압에 의한 박막트랜지스터의 특성변화를 나타낸 그래프이다.
도 12는 a-si 박막트랜지스터의 정전기에 따른 전압에 의한 박막트랜지스터의 특성변화를 나타낸 그래프이다.
도 13은 본 발명의 실시예에 따른 정방향 방전회로의 레이아웃을 나타낸 도면이다.
도 14는 도 13의 A-B를 절단한 단면도이다.
도 15는 정전기 방전회로에 인가하는 정전기의 전압(Transmission-Line Pulse Voltage;TLP Voltage)을 높일 때의 정전기 방전회로에 흐르는 전류(TLP Current)의 특성을 나타낸 그래프로써 도 1에서 설명한 종래의 정전기 방전회로(Ch1)와 실시예에 따른 정전기 방전회로(Ch2)의 특성을 서로 비교한 도면이다.
도 16은 본 발명의 정전기 방전회로에 인가하는 정전기의 전압(TLP Voltage)을 높일 때 채널(channel)의 누설 전류 변화를 나타낸 그래프이고, 도 17은 본 발명의 정전기 방전회로에 인가하는 정전기의 전압(TLP Voltage)을 높일 때 채널(channel)의의 저항 변화를 나타낸 그래프이다.
이하, 본 발명의 실시예에 의한 정전기 방전회로의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시 예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소들을 나타낸다.
<실시예에 따른 표시장치>
도 2는 본 발명의 실시예에 따른 표시장치의 블록도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(100), 데이터 드라이버(200), 게이트 드라이버(300) 그리고 타이밍 컨트롤러(400)를 포함할 수 있다.
상기 표시패널(100)에는 다수의 데이터 배선(Dn), 다수의 게이트 배선(Gm), 다수의 박막트랜지스터 및 상기 다수의 데이터 배선(Dn) 및 상기 게이트 배선(Gm)의 교차 구조에 의해 형성된 매트릭스 형태로 M x N개의 다수의 화소(110)가 형성될 수 있다. 또한 복수개의 기준 라인(Rk)과 게이트 배선(Gm) 사이 및 기준 라인(Rk)과 데이터 배선(Dn) 사이에 연결된 정전기 방전회로(500)가 형성될 수 있다.
상기 타이밍 컨트롤러(4)는 수직/수평 동기신호(Vsync, Hsync), 데이터 인에이블(Data Enable), 클럭신호(CLK) 등의 타이밍신호를 시스템(미도시)으로부터 입력 받아 상기 데이터 드라이버(200)와 상기 게이트 드라이버(300)의 동작 타이밍을 제어하기 위한 제어신호들(DDC, GDC)을 발생시킨다. 상기 게이트 제어신호들(GDC)은 게이트 스타트 펄스(Gate Start Pulse: GSP), 게이트 쉬프트 클럭신호(Gate Shift Clock: GSC), 및 게이트 출력 인에이블신호(Gate Output Enable: GOE)등을 포함할 수 있다. 상기 데이터 제어신호들(DDC)은 소스 스타트 펄스(Source Start Pulse: SSP), 소스 샘플링 클럭(Source Sampling Clock: SSC), 소스 출력 인에이블신호(Source Output Enable: SOE), 및 극성제어신호(Polarity:POL)등을 포함할 수 있다. 또한 상기 타이밍 컨트롤러(400)는 상기 시스템으로부터 입력되는 디지털 비디오 데이터(RGB)를 표시패널(100)의 해상도에 맞게 재정렬하여 상기 데이터 드라이버(200)에 공급할 수 있다.
상기 게이트 드라이버(300)는 쉬프트 레지스터, 쉬프트 레지스터의 출력신호를 화소(110)의 TFT 구동에 적합한 스윙폭으로 변환하기 위한 레벨 쉬프터 및 레벨 쉬프터와 게이트 라인(Gm) 사이에 접속되는 출력 버퍼를 포함하는 다수의 게이트 IC들로 구성되어 대략 1 수평기간의 펄스폭을 가지는 스캔펄스들을 순차적으로 출력할 수 있다. 상기 스캔펄스는 게이트 라인(Gm)에 공급되어 데이터전압이 인가되는 해당 게이트 수평라인을 선택할 수 있다.
상기 데이터 드라이버(200)는 상기 타이밍 컨트롤러(400)의 제어 하에 디지털 비디오 데이터(RGB)를 데이터라인(Dn)에 공급한다.
한편 본 발명의 실시예에 따른 표시패널(100)이 액정표시패널인 경우, 상부기판과 하부기판을 포함하고, 상기 상부기판 상에는 블랙 매트릭스, 컬러필터 및 공통전극이 형성될 수 있고, 상기 공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식의 경우, 상기 상부기판 상에 형성되고, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식의 경우, 화소전극과 함께 상기 하부기판 상에 형성될 수 있다. 그리고 본 발명의 실시예에 따른 표시패널(100)이 유기발광 표시패널인 경우, 유기발광 표시패널에서 발광하는 유기발광다이오드는 애노드전극과 캐소드전극 사이에 형성된 유기 화합물층(HIL, HTL, EML, ETL, EIL)을 구비할 수 있다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함할 수 있다. 애노드전극과 캐소드전극에 구동전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하고, 그 결과 발광층(EML)이 가시광을 발생하게 된다. 이 경우 표시장치는 이와 같은 유기발광다이오드가 포함된 화소를 매트릭스 형태로 배열하고 스캔펄스에 의해 선택된 화소들의 밝기를 디지털 비디오 데이터의 계조에 따라 제어한다. 한편 유기발광다이오드를 이용한 표시장치는 수동 매트릭스(passive matrix) 방식과, 스위칭소자로써 TFT를 이용하는 액티브 매트릭스(active matrix) 방식으로 나뉘어질 수 있고, 이 중 액티브 매트릭스 방식은 능동소자인 TFT를 선택적으로 턴-온시켜 화소를 선택하고 스토리지 커패시터(Storgage Capacitor)에 유지되는 전압으로 화소의 발광을 유지한다.
<정전기 방전회로>
도 3은 본 발명의 실시예에 따른 정전기 방전회로를 나타낸 도면이고, 도 4는 본 발명의 실시예에 따른 정방향 방전회로를 나타낸 도면이다.
도 3을 참조하면, 실시예에 따른 정전기 방전회로(500)는 정방향 방전회로(510) 및 역방향 방전회로(520)를 포함할 수 있다.
상기 정방향 방전회로(510)는 신호 라인(signal line; SL)과 기준 라인(reference line; RL) 사이에 연결되어 상기 신호 라인(SL)으로부터 유입되는 양(+)의 정전기나 과전류를 상기 기준 라인(RL)으로 패스시킬 수 있다.
상기 역방향 방전회로(520)는 기준 라인(RL)과 신호 라인(SL) 사이에 연결되어 상기 기준 라인(RL)으로부터 유입되는 음(-)의 정전기를 상기 신호 라인(SL)으로 패스시킬 수 있다.
이와 같이 실시예에 따른 정전기 방전회로(500)는 양방향 구현이 가능하도록 하여 양의 정전기와 음의 정전기로부터 표시패널(100)을 보호하여 정전기에 따른 불량을 방지하고 그에 따라 수율 및 생산성을 향상시킬 수 있다.
한편 도면에는 하나의 정방향 방전회로(510)와 하나의 역방향 방전회로(520)를 도시하였으나 이에 한정되는 것은 아니고 각각은 차단하고자 하는 과전류의 크기와 신호 라인(SL)으로 인가되는 신호의 크기에 따라서 복수개로 구비될 수 있다. 그리고 상기 정방향 방전회로(510)가 복수개 구비되는 경우 이들은 서로 직렬 연결될 수 있고, 역방향 방전회로(520)가 복수개 구비되는 경우 이들은 서로 직렬 연결될 수 있다.
한편 기준 라인(RL)에는 표시장치의 종류에 따라서 공통 전압 또는 그라운드 전압 등이 인가될 수 있다.
도 4를 참조하면, 실시예에 따른 정방향 방전회로(510)는 제1 및 제2 박막트랜지스터(T1, T2)를 포함할 수 있다.
상기 제1 박막트랜지스터(T1)의 게이트 단자(G1)와 드레인 단자(D1)는 공통으로 연결됨과 동시에 제1 박막트랜지서터(T2)의 게이트 단자(G2)와 공통 연결되며, 신호 라인(SL)과 공통 연결될 수 있다. 그리고 상기 제1 박막트랜지스터(T1)의 소스 단자(S1)는 제2 박막트랜지스터(T2)의 드레인 단자(D2)와 연결되고, 상기 제2 박막트랜지스터(T2)의 소스 단자(S2)는 기준 라인(RL) 사이에 연결될 수 있다.
도 4를 통해 정방향 방전회로(510)에 대해서 상술하였으나 이는 역방향 방전회로(520)에서도 동일하게 설명될 수 있다.
도 5는 제1 박막트랜지스터의 게이트 절연막 불량에 따른 게이트 및 드레인 단자의 단락 불량을 나타낸 도면이다. 그리고 도 6은 제1 박막트랜지스터의 게이트 절연막 불량에 따른 게이트 및 소스 단자의 단락 불량을 나타낸 도면이다. 그리고 도 7은 제1 박막트랜지스터의 채널 불량에 따른 드레인 및 소스 단자의 단락 불량을 나타낸 도면이다.
도 5 및 도 6을 참조하면, 제1 박막트랜지스터(T1)의 게이트 절연막 불량 시 게이트 및 드레인 단자(G1, D1)의 단락 불량 또는 게이트 및 소스 단자(G1, S1)의 단락 불량이 발생할 수 있다. 특히 게이트 절연막 불량은 상기 제1 박막트랜지스터(T1)가 a-si(Amorphous-Si) 박막트랜지스터인 경우 주로 발생할 수 있다.
도 5를 참조하면, 제1 박막트랜지스터(T1)의 게이트 및 드레인 단자(G1, D1) 사이에는 등가적으로 게이트-드레인 저항(RGD)이 형성될 수 있고, 드레인 및 소스 단자(G1, S1) 사이에는 드레인-소스 저항(RDS)가 형성될 수 있다.
이 경우 정방향 방전회로(510)는 신호 라인(SL)으로부터 유입되는 정전기가 제2 박막트랜지스터(T2)을 통해 기준 라인(RL)으로 패스될 수 있다. 따라서 정방향 방전회로(510)의 제1 박막트랜지스터(T1)가 일차 정전기에 의해 불량이 발생하는 경우라도 후속하는 이차 정전기를 대비할 수 있다.
도 6을 참조하면, 제1 박막트랜지스터(T1)의 게이트 및 소스 단자(G1, S1) 사이에는 등가적으로 게이트-소스 저항(RGS)이 형성될 수 있고, 드레인 및 소스 단자(G1, S1) 사이에는 드레인-소스 저항(RDS)이 형성될 수 있다.
이 경우 정방향 방전회로(510)는 신호 라인(SL)으로부터 유입되는 정전기가 여전히 제2 박막트랜지스터(T2)을 통해 기준 라인(RL)으로 패스될 수 있다. 따라서 정방향 방전회로(510)의 제1 박막트랜지스터(T1)가 일차 정전기에 의해 불량이 발생하는 경우라 하더라도 후속하는 이차 정전기를 대비할 수 있다.
이와 같이 제1 박막트랜지스터(T1)가 정전기에 의해 파괴되어 단락되는 경우라도 제2 박막트랜지스터(T2)의 게이트(G2) 및 드레인(D2)의 연결 상태가 유지되므로 후속하는 정전기가 화소(110)로 유입되는 것을 방지할 수 있다.
한편 전술한 정방향 방전회로(510)에 따른 정전기 방전 효과는 역방향 방전회로(520)에서도 동일하게 적용될 수 있다.
또한 도 7을 참조하면, 제1 박막트랜지스터(T1)의 채널 불량에 따른 드레인 및 소스 단자(D1, S1)의 단락 불량은 상기 제1 박막트랜지스터(T1)가 이듐(Indium), 갈륨(Gallium), 아연(Zinc) 및 산소(Oxide)로 구성된 비결정성(또는 비정질) 반도체(IGZO)로 형성된 경우, 주로 발생할 수 있다.
제1 박막트랜지스터(T1)의 채널 불량에 따라 상기 제1 박막트랜지스터(T1)의 드레인 및 소스 단자(G1, S1) 사이에는 등가적으로 드레인-소스 저항(RDS)가 형성될 수 있다.
이 경우에도 정방향 방전회로(510)는 신호 라인(SL)으로부터 유입되는 정전기가 여전히 제2 박막트랜지스터(T2)을 통해 기준 라인(RL)으로 패스될 수 있으므로, 제1 박막트랜지스터(T1)의 불량 이후에도 정전기를 대비할 수 있다.
한편 상기 IGZO는 아몰포스(Amorphous) 실리콘보다 고해상도로 만드는 것이 가능한 장점이 있다. 그리고 IGZO의 전자 이동 빈도는 어모퍼스 실리콘의 전자 이동 빈도의 20~50배에 이르기 때문에 박막트랜지스터를 구비한 회로를 소형화하는 것이 가능하다. 때문에 IGZO를 사용한다면 보다 높은 개구화율과 고정밀화하는 것이 가능해진다. 또한 IGZO는 전기의 누전이 적어 소비전력을 절감시킬 수 있는 효과가 있다. 또한 상기 a-si 박막트랜지스터는 저온에서 공정이 가능하여 유리 기판을 사용 가능한 장점이 있고, 제조 비용이 낮고 대면적화가 가능하며 광감응도가 높은 장점이 있다.
이와 같이 정전기 방전회로(500)를 구성하는 트랜지스터의 종류는 목표로 하는 표시장치의 기능과 제조 환경에 따라서 달라질 수 있고, 상기 정전기 방전회로(500)를 구성하는 트랜지스터의 종류에 관계없이 상기 정전기 방전회로(500)가 정상 동작하도록 하여 제1 박막트랜지스터(T1)의 불량에도 불구하고 제2 박막트랜지스터(T2)에 의해 후속 정전기에 대비할 수 있는 효과가 있다.
도 8은 제2 박막트랜지스터의 게이트 절연막 불량에 따른 게이트 및 드레인 단자의 단락 불량을 나타낸 도면이다. 그리고 도 9는 제2 박막트랜지스터의 게이트 절연막 불량에 따른 게이트 및 소스 단자의 단락 불량을 나타낸 도면이다.
도 8을 참조하면, 제2 박막트랜지스터(T2)의 게이트 및 드레인 단자(G2, D2) 사이에는 등가적으로 게이트-드레인 저항(RGD)이 형성될 수 있고, 드레인 및 소스 단자(G2, S2) 사이에는 드레인-소스 저항(RDS)이 형성될 수 있다.
도 9를 참조하면, 제2 박막트랜지스터(T2)의 게이트 및 소스 단자(G2, S2) 사이에는 등가적으로 게이트-소스 저항(RGS)이 형성될 수 있고, 드레인 및 소스 단자(G2, S2) 사이에는 드레인-소스 저항(RDS)가 형성될 수 있다.
도 8및 도 9와 같이 제2 박막트랜지스터(T2)의 게이트 절연막 불량은 상기 제2 박막트랜지스터(T2)가 a-si 박막트랜지스터인 경우, 주된 불량 요인 중 하나이다. 그런데 도 8 및 도 9에서 알 수 있듯이, 제2 박막트랜지스터(T2)가 불량인 경우 신호 라인(SL)으로부터 기준 라인(RL)까지 전류 패스가 형성됨으로써 적절한 정전기 방지 기능을 수행하지 못하는 문제가 있다. 따라서 정전기 발생 시 발생하는 고전압에 따라 제2 박막트랜지스터(T2)가 아닌 제1 박막트랜지스터(T1)가 파괴되도록 하여 후속 정전기에 대해서는 상기 제2 박막트랜지스터(T2)에 의해 정전기 방지가 수행되도록 대비할 필요가 있다.
도 10은 게이트 절연막의 두께에 따른 게이트 절연막의 불량(Break down)을 일수 있는 Break down 전압을 나타낸 그래프이다.
상기 Break down 전압을 트랜지스터의 항복전압으로 지칭할 수도 있다. 상기 항복전압은 트랜지스터가 절연파괴될 수 있는 한계 전압을 의미한다.
도 10에서 도시된 바와 같이 박막트랜지스터(T1, T2)를 구성하는 게이트 절연막의 두께와 Break down 전압은 근사적으로 선형 관계를 가짐을 알 수 있다.
이와 같이 게이트 절연막의 두께와 Break down 전압의 선형 관계를 이용하여 제1 및 제2 박막트랜지스터(T1, T2)의 두께를 달리 설정할 수 있다.
구체적으로 제1 박막트랜지스터(T1)의 게이트 절연막의 두께는 제2 박막 트랜지스터(T2)의 게이트 절연막의 두께 대비 기 설정된 t%의 두께로 설정할 수 있다.
이하 표 1은 IGZO 박막트랜지스터 및 a-si 박막트랜지스터의 정전기 스트레스 발생 지점과 파괴 전압 및 박막트랜지스터의 특성 변동 전압 그리고 파괴전압 대비 박막트랜지스터의 특성 변동 전압의 비율을 나타내었다.
TFT ESD Stress 파괴전압 특성변동전압 특성변동전압/파괴전압
IGZO Drain to Source 240V 200 83%
a-Si Gate to Drain 430V 300 70%
도 11은 IGZO 박막트랜지스터의 정전기에 따른 전압에 의한 박막트랜지스터의 특성변화를 나타낸 그래프이고, 도 12는 a-si 박막트랜지스터의 정전기에 따른 전압에 의한 박막트랜지스터의 특성변화를 나타낸 그래프이다.
표 1 및 도 11을 참조하면, IGZO 박막트랜지스터의 정전기 스트레스가 발생하는 주된 지점은 드레인 및 소스 단자 사이로서 상기 드레인 및 소스 단자 사이의 불량이 발생될 수 있는 전압의 최소 임계치인 파괴전압은 240V 수준이고 박막트랜지스터의 특성이 변동되기 시작하는 전압의 최소값은 200V 수준이다. 즉 정전기에 따른 고전압이 240V 이상인 경우 박막트랜지스터는 파괴될 수 있고, 200V 내지 240V 범위 사이에서는 도 11의 화살표 방향으로 게이트 전압에 따른 드레인 전류의 곡선(박막트랜지스터의 특성)이 크게 변화하는 것을 알 수 있다.
한편 파괴전압 대비 박막트랜지스터의 특성 변동 전압의 비는 83%이다. 따라서 박막트랜지스터의 파괴전압의 83% 이상의 전압에서 상기 박막트랜지스터의 특성이 크게 변할 수 있음을 알 수 있다.
표 1 및 도 12를 참조하면, a-si 박막트랜지스터의 정전기 스트레스가 발생하는 주된 지점은 게이트 및 드레인 단자 사이로서 상기 게이트 및 드레인 단자 사이의 불량이 발생될 수 있는 전압의 최소 임계치인 파괴전압은 430V 수준이고 박막트랜지스터의 특성이 변동되기 시작하는 전압의 최소값은 300V 수준이다. 즉 정전기에 따른 고전압이 430V 이상인 경우 박막트랜지스터는 파괴될 수 있고, 300V 내지 430V 범위 사이에서는 도 12의 화살표 방향으로 게이트 전압에 따른 드레인 전류의 곡선(박막트랜지스터의 특성)이 크게 변화하는 것을 알 수 있다. 한편 파괴전압 대비 박막트랜지스터의 특성 변동 전압의 비는 70%이다. 따라서 박막트랜지스터의 파괴전압의 70% 이상의 전압에서 상기 박막트랜지스터의 특성이 크게 변할 수 있음을 알 수 있다.
표 1과 도 10 내지 도 12를 통해서 상기 기 설정된 t%에서 t는 70이상이 되는 것이 바람직하다. 즉, 정방향 방전회로(510)의 제1 박막트랜지스터(T1)의 게이트 절연막(GI1)의 두께는 제2 박막트랜지스터(T2)의 게이트 절연막(GI2)의 두께 대비 70% 이상이 되도록 하여, 도 10에 따른 게이트 절연막(GI)의 두께와 Break down 전압의 선형 관계에 따라 상기 제1 박막트랜지스터(T1)의 파괴전압도 상기 제2 박막트랜지스터(T2)의 파괴전압 대비 70%가 되도록 할 수 있다. 그리고 이는 박막트랜지스터의 특성 변동 가능 전압에 근접한 수준이므로 표시패널(100)의 화소(110)를 이루는 박막트랜지스터의 특성 변동을 방지하기 위해 제1 박막트랜지스터(T1)가 파괴되면서 화소(110)로 유입되는 정전기를 해소할 수 있다.
또한 제1 박막트랜지스터(T1)의 게이트 절연막(GI1)의 두께를 제2 박막트랜지스터(T2)의 게이트 절연막(GI2)의 두께보다 얇게 하고, 적어도 제2 박막트랜지스터(T1)의 게이트 절연막(GI2)의 두께는 화소(110)를 이루는 박막트랜지스터의 특성 변동 가능 전압을 가진 정전기의 전압 이상을 견딜 수 있을 정도의 항복 전압을 가질 수 있을 정도의 두께를 가지도록 하는 것이 바람직하다. 그리하여 제1 박막트랜지스터(T1)가 절연파괴되는 경우라도, 제2 박막트랜지스터(T2)에 의한 정전기 방전 기능을 유지하도록 하여 정전기 방지 및 과도 전류 배출에 대한 강건도를 향상시킬 수 있다.
한편 정방향 방전회로(510)를 중심으로 설명하였으나 이에 대한 설명은 역방향 방전회로(520)에도 동일하게 설명될 수 있다.
도 13은 본 발명의 실시예에 따른 정방향 방전회로의 레이아웃을 나타낸 도면이고, 도 14는 도 13의 A-B를 절단한 단면도이다.
도 13 및 도 14 참조하면, 벙방향 방전회로(510)는 제1 게이트 전극(511)과 제2 게이트전극(512)를 포함하는 게이트 전극(510)과 컨텍홀(506)에 의해 상기 게이트 전극(510)와 드레인 전극(520)이 연결된 구조를 가질 수 있다. 구체적으로 기판(101) 상에 액티브 버퍼층(501)이 형성되고, 상기 액티브 버퍼층(501) 상에 액티브 도체층(502)과 액티브층(503)이 형성되고, 상기 액티브 도체층(502)과 상기 액티브층(503) 상부에 게이트 절연막(504)이 형성될 수 있다. 특히 액티브층(503) 상부에 서로 다른 두께를 가진 제1 게이트 절연막(GI1)과 제2 게이트 절연막(GI2)이 형성될 수 있다. 상기 게이트 절연막(504) 상에 페시베이션층(505)이 형성되고 상기 페시베이션층(505)에 컨텍홀(506)을 형성한 후 드레인 및 소스 전극(520, 530)이 형성될 수 있다.
상기 제1 게이트 절연막(GI1) 상부에 형성된 제1 게이트 전극(511)은 정방향 방전회로(510)의 제1 박막트랜지스터(T1)의 게이트 전극이고, 상기 제2 게이트 절연막(GI2) 상부에 형성된 제2 게이트 전극(512)은 정방향 방전회로(510)의 제2 박막트랜지스터(T2)의 게이트 전극이 된다. 그리고 상기 제1 게이트 절연막(GI1)의 두께는 상기 제2 게이트 절연막(GI2)의 두께 보다 얇은 두께를 가질 수 있다.
이상에서 박막트랜지스터에 대해 IGZO 및 a-Si를 중심으로 설명하였으나 그 밖의 재료를 이용한 박막트랜지스터의 경우에도 본 발명의 실시예에 따른 정전기 방전회로(500)를 적용할 수 있고, 제1 및 제2 박막트랜지스터(T1, T2)의 두께는 각 박막트랜지스터(T1, T2)의 파괴전압과 특성 변동 가능 전압 및 화소(110) 상의 박막트랜지스터의 특성 변동 가능 전압을 고려하여 결정될 수 있다.
도 15는 정전기 방전회로에 인가하는 정전기의 전압(Transmission-Line Pulse Voltage;TLP Voltage)을 높일 때의 정전기 방전회로에 흐르는 전류(TLP Current)의 특성을 나타낸 그래프로써 도 1에서 설명한 종래의 정전기 방전회로(Ch1)와 실시예에 따른 정전기 방전회로(Ch2)의 특성을 서로 비교한 도면이다.
도 15를 참조하면, 제1구간 (TLP1: 0~V1)에서 약 수준의 정전기에 대하여 누설 전류가 작은 상태 유지함을 알 수 있고, 제2구간 (TLP2: V1~V2)에서는 종래의 정전기 방전회로의 경우 박막트랜지스터가 정전기에 의해서 파괴되면서 전류가 급격히 상승함을 알 수 있으나, 실시예의 경우 제1 박막트랜지스터(T1)가 정전기에 의해 파괴되어도 전류가 제2 박막트랜지스터(T2)를 우회할 수 있으므로 전류의 급격한 증가 현상이 발생하지 않고 정상적으로 정전기를 방전하는 기능을 수행할 수 있음을 알 수 있다. 또한 제3구간 (TLP3: V2~V3)에서 종래의 정전기 방전회로는 동작할 수 없으나, 실시예의 경우 파괴되지 않고 남아있는 제2 박막트랜지스터(T2)에 정전기에 의한 전류가 우회하여 정상적인 정전기 방전 기능을 할 수 있다. 또한 실시예는 종래 대비 정전기에 의한 파괴 전압이 크게 상승하였으므로 정전기에 대한 강건도가 증가한 효과가 있다.
도 16은 본 발명의 정전기 방전회로에 인가하는 정전기의 전압(TLP Voltage)을 높일 때 채널(channel)의 누설 전류 변화를 나타낸 그래프이고, 도 17은 본 발명의 정전기 방전회로에 인가하는 정전기의 전압(TLP Voltage)을 높일 때 채널(channel)의의 저항 변화를 나타낸 그래프이다.
도 16 및 도 17을 참조하면, 종래의 정전기 방전회로 대비 실시예에 따른 정전기 방전회로는 채널의 누설 전류가 적고 동일한 TLP voltage 대비 내성이 더욱 우수함을 알 수 있다.
이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술할 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
100 표시패널
200 데이터 드라이버
300 게이트 드라이버
400 타이밍 컨트롤러
110 화소
500 정전기 방전회로
510 정방향 방전회로
520 역방향 방전회로
101 기판
501 액티브 버퍼층
502 액티브 도체층
503 액티브층
504 게이트 절연막
505 페시베이션층
506 컨텍홀
510 게이트 전극
511 제1 게이트 전극
512 제2 게이트 전극
520 드레인 전극
530 소스 전극

Claims (6)

  1. 신호 라인과 기준 라인 사이에 연결된 제1 및 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터의 드레인 전극에 상기 제1 및 제2 트랜지스터의 게이트 전극이 공통 연결되고 상기 제1 트랜지스터의 소스 전극과 상기 제2 트랜지스터의 드레인 전극이 연결된 정전기 방전회로.
  2. 제1 항에 있어서,
    상기 제1 트랜지스터의 드레인 전극은 상기 신호 라인에 연결되고, 상기 제2 트랜지스터의 소스 전극은 상기 기준 라인에 연결되고,
    상기 정전기 방전회로는 상기 제1 및 제2 트랜지스터를 포함하는 정방향 방전회로를 포함하는 정전기 방전회로.
  3. 제1 항에 있어서,
    상기 제1 트랜지스터의 드레인 전극은 상기 기준 라인에 연결되고, 상기 제2 트랜지스터의 소스 전극은 상기 신호 라인에 연결되고,
    상기 정전기 방전회로는 상기 제1 및 제2 트랜지스터를 포함하는 역방향 방전회로를 포함하는 정전기 방전회로.
  4. 제1 항에 있어서,
    상기 제1 트랜지스터는 기판에 형성된 제1 액티브층과 제1 게이트 전극을 전기적으로 절연하는 제1 게이트 절연막을 포함하고,
    상기 제2 트랜지스터는 상기 기판에 형성된 제2 액티브층과 제2 게이트 전극을 전기적으로 절연하는 제2 게이트 절연막을 포함하며,
    상기 제1 게이트 절연막의 두께는 상기 제2 게이트 절연막의 두께보다 작은 정전기 방전회로.
  5. 제1 항에 있어서,
    상기 제1 트랜지스터는 기판에 형성된 제1 액티브층과 제1 게이트 전극을 전기적으로 절연하는 제1 게이트 절연막을 포함하고,
    상기 제2 트랜지스터는 상기 기판에 형성된 제2 액티브층과 제2 게이트 전극을 전기적으로 절연하는 제2 게이트 절연막을 포함하며,
    상기 제1 트랜지스터의 항복 전압은 상기 제2 트랜지스터의 항복 전압보다 낮은 정전기 방전회로.
  6. 제1 항에 있어서,
    상기 제1 트랜지스터의 드레인 전극은 상기 신호 라인에 연결되고, 상기 제2 트랜지스터의 소스 전극은 상기 기준 라인에 연결되고,
    상기 정전기 방전회로는 상기 제1 및 제2 트랜지스터를 포함하는 정방향 방전회로; 및
    상기 신호 라인과 상기 기준 라인 사이에 연결된 제3 및 제4 트랜지스터를 포함하고, 상기 제3 트랜지스터의 드레인 전극에 상기 제3 및 제4 트랜지스터의 게이트 전극이 공통 연결되고, 상기 제3 트랜지스터의 소스 전극과 상기 제4 트랜지스터의 드레인 전극이 연결되고, 상기 제3 트랜지스터의 드레인 전극은 상기 기준 라인에 연결되고, 상기 제4 트랜지스터의 소스 전극은 상기 신호 라인에 연결된 역방향 방전회로;를 포함하는 정전기 방전회로.
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