KR20160027888A

KR20160027888A - 병렬 출력단 선형 증폭기

Info

Publication number: KR20160027888A
Application number: KR1020150056316A
Authority: KR
Inventors: 백지선; 이승철; 주영환; 이성준; 정준희; 조병학; 최정현
Original assignee: 삼성전자주식회사
Priority date: 2014-09-02
Filing date: 2015-04-22
Publication date: 2016-03-10
Also published as: KR102407975B1

Abstract

병렬 출력단 선형 증폭기를 제공한다. 상기 병렬 출력단 선형 증폭기는, 입력단을 통해 아날로그 입력 신호를 수신하여 증폭하는 상호인덕턴스 증폭기와, 상기 상호인덕턴스 증폭기에 연결되고 플로팅 구동 전압에 의해 동작하는 제1 전치 증폭기와, 상기 제1 전치 증폭기에 연결되고 증폭된 신호를 출력단으로 제공하는 캐스코드 클래스 AB 증폭기와, 상기 상호인덕턴스 증폭기에 연결되고 상기 플로팅 구동 전압에 의해 동작하는 제2 전치 증폭기와, 상기 제2 전치 증폭기에 연결되고 증폭된 신호를 상기 출력단으로 제공하는 캐스케이드 클래스 AB 증폭기를 포함하여 구성된다.

Description

병렬 출력단 선형 증폭기{PARALLEL COMBINED OUTPUT LINEAR AMPLFIER}

본 발명은 넓은 부하 구동 영역 및 넓은 동작 대역을 가지는 병렬 출력단 선형 증폭기에 관한 것이다.

무선통신 시스템에서는 안테나를 통해 신호를 전송하기 이전에 신호를 증폭하기 위한 전력 증폭기(Power Amplifier: PA)를 사용한다. 이러한 시스템에서 사용되는 전력 증폭기의 주요한 특성으로는 이득(gain)과 전력 효율(power efficiency)이 있다. 전력 증폭기의 이득이란, 입력 신호로부터 출력 신호를 증가시키기 위한 성능의 척도를 의미하며, 입력 값이나 주파수의 변화 대비 상대적으로 이득을 일정하게 유지하는 것은 전력 증폭기의 성능에 중요한 요소가 된다. 전력 효율은 전력 증폭기를 동작시키는 공급 전력(power supply)과 관계된다. 특히 한정된 배터리 용량을 가지는 소형의 전자소자에 있어서 전력 증폭기의 공급 전력을 효율적으로 관리하는 것은 매우 중요하다.

무선 이동통신을 위한 단말의 무선 주파수(Radio Frequency: RF) 단에서 사용되는 통상적인 전력 증폭기는 단말의 배터리를 공급 전압으로 사용한다. RF 전력 증폭기의 효율은 입력 신호의 PAPR(Peak to Average Power Ratio)이 클수록 낮아진다. 입력 신호의 높은 PAPR 특성은 RF 전력 증폭기의 높은 P1dB(1dB Gain Compression Point) 및 포화 전력(saturated power)을 요구한다. 그러므로 고정된 공급 전력(fixed power supply)로 동작하는 기존 RF 전력 증폭기는 피크 전력(peak power) 영역과 백오프 전력(back-off power) 영역에서 모두 낮은 전력 효율을 가지게 된다.

백오프 전력 영역에서의 낮은 전력 효율 특성을 개선시키기 위하여 입력 신호의 평균 전력(average power)를 추적(tracking)하면서 RF 전력 증폭기의 공급 전력을 조절하는 기술이 개발 되었다. 특히 포락선 추적(Envelope Tracking: ET)은 입력 신호의 포락선 신호(envelope signal)를 순시적으로 따라가면서 RF 전력 증폭기의 공급 전력을 조절함으로써, RF 전력 증폭기의 전력효율 특성을 개선한다. 포락선 추적 전력 증폭기(ET PA)의 핵심 부품은 배터리 전원을 포락선 신호로 조정(regulation)하는 전원 변조기(Supply Modulator: SM)이다. 전원 변조기는 높은 대역폭과 높은 효율을 동시에 만족시키기 위하여, 선형 정류기(Linear regulator)와 스위칭 정류기(Switching regulator)를 포함하는 하이브리드 구조로 구성된다. 포락선 추적 전력 증폭을 위한 선형 정류기에 사용되는 아날로그 출력 증폭기(analog output amplifier)는 효율, 속도, 대역폭, 동작영역(dynamic range), 선형특성, 부하 구동 능력 등에 모두 높은 사양 특성이 요구된다.

무선 이동통신 단말기에 사용되는 아날로그 출력 증폭기의 경우에는 효율, 속도, 대역폭, 동작영역, 선형특성, 부하 구동 능력 등과 같은 설계 조건이 동시에 높은 목표치를 가지도록 요구 하고 있다. 하지만, 아날로그 회로의 공정으로 가장 많이 사용되는 CMOS(Complementary metal-oxide-semiconductor) 공정에서는 일반적으로 회로의 크기(size)에 비례하는 기생 캐패시터 성분(parasitic capacitance)가 존재하게 되고, 큰 전류를 구동(drive)하기 위해 사용된 큰 크기의 MOSFET(MOS field-effect transistor)의 기생 캐패시터 성분은 회로 전체의 동작 속도를 느리게 만든다. 또한 CMOS 공정이 가지는 신뢰도 문제(reliability issue)는 회로를 사용 가능한 소자(device)를 제한하여, 출력 전압 및 부하 구동 능력이 제한되게 된다. 또한 칩의 면적을 최소화 하기 위해 제안되고 있는 MMMB(Multi-mode/Multi-band) RF 전력 증폭기와 같은 부하(load)를 하나의 회로로 구동하기 위해서는 넓은 부하 구동 능력이 요구된다.

하지만, 종래 기술에서 사용된 아날로그 출력 증폭기의 공정 및 회로구조는 상기에 언급된 모든 특성 및 요구사항을 동시에 만족하기 힘들며 트레이드오프(trade-off)가 항상 존재해왔다. 그리고 고정된 전원전압을 사용한 선형 증폭기의 효율은 백오프 전력(back-off power) 영역에서 나빠지게 된다.

본 발명은 무선 통신 시스템에서 사용되기 위한 출력 증폭기를 제공한다.

본 발명은 고효율 특성을 가지면서 큰 전류 구동과 넓은 동작영역 및 주파수 대역을 가지는 아날로그 출력 증폭기를 제공한다.

본 발명은 제한된 공정 성능으로 보다 높은 요구사항을 만족시키는 아날로그 출력 증폭기의 구조를 제공한다.

본 발명은 포락선 추적을 위한 전원 변조기에 사용되는 선형 정류용 아날로그 출력 증폭기의 회로 구성을 제공한다.

본 발명은 고효율, 고속도, 고선형 특성과 넓은 부하 영역을 가지는 RF 전력 증폭기를 구동하기 위한 아날로그 출력 증폭기의 회로 구성을 제공한다.

본 발명의 바람직한 실시예에 따른 방법은; 병렬 출력단 선형 증폭기에 있어서, 입력단을 통해 아날로그 입력 신호를 수신하여 증폭하는 상호인덕턴스 증폭기와, 상기 상호인덕턴스 증폭기에 연결되고 플로팅 구동 전압에 의해 동작하는 제1 전치 증폭기와, 상기 제1 전치 증폭기에 연결되고 증폭된 신호를 출력단으로 제공하는 캐스코드 클래스 A/AB 증폭기와, 상기 상호인덕턴스 증폭기에 연결되고 플로팅 구동 전압에 의해 동작하는 제2 전치 증폭기와, 상기 제2 전치 증폭기에 연결되고 증폭된 신호를 상기 출력단으로 제공하는 클래스 AB/B 증폭기를 포함한다.

본 발명의 특정한 바람직한 실시예들의 상기에서 설명한 바와 같은 또한 다른 측면들과, 특징들 및 이득들은 첨부 도면들과 함께 처리되는 하기의 설명으로부터 보다 명백하게 될 것이다.
도 1은 본 발명이 적용될 수 있는 포락선 추적 RF 전력 증폭기를 포함하는 송신기의 구조를 나타낸 것이다.
도 2a, 도 2b, 도 2c는 전원 변조기에 사용되는 아날로그 출력 증폭기의 구성의 예들을 나타낸 것이다.
도 3은 본 발명의 일 실시예에 따른 전원 변조기에 사용되는 아날로그 출력 증폭기의 구성을 도시한 것이다.
도 4는 본 발명의 일 실시예에 따른 아날로그 출력 증폭기의 회로 구성을 도시한 것이다.
도 5는 본 발명의 다른 실시예에 따른 아날로그 출력 증폭기 내 제3단 증폭기의 회로 구성을 도시한 것이다.
도 6은 본 발명의 실시예에 따른 병렬 결합 증폭기의 실효 상호컨덕턴스 및 GBW의 특성을 도시한 것이다.
도 7은 본 발명의 실시예에 따른 병렬 결합 증폭기의 푸쉬/풀 전류 동작 특성을 도시한 것이다.
도 8은 본 발명의 실시예에 따른 병렬 결합 증폭기의 부하 구동능력을 도시한 것이다.
도 9는 본 발명의 실시예에 따른 출력 전력에 따른 전원 전압의 예를 보인 것이다.
상기 도면들을 통해, 유사 참조 번호들은 동일한 혹은 유사한 엘리먼트들과, 특징들 및 구조들을 도시하기 위해 사용된다는 것에 유의해야만 한다.

이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.

실시예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.

마찬가지 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 개략적으로 도시되었다. 또한, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다. 각 도면에서 동일한 또는 대응하는 구성요소에는 동일한 참조 번호를 부여하였다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

각 블록은 특정된 논리적 기능(들)을 실행하기 위한 하나 이상의 실행 가능한 인스트럭션들을 포함하는 모듈, 세그먼트 또는 코드의 일부를 나타낼 수 있다. 또, 몇 가지 대체 실행 예들에서는 블록들에서 언급된 기능들이 순서를 벗어나서 발생하는 것도 가능함을 주목해야 한다. 예컨대, 잇달아 도시되어 있는 두 개의 블록들은 사실 실질적으로 동시에 수행되는 것도 가능하고 또는 그 블록들이 때때로 해당하는 기능에 따라 역순으로 수행되는 것도 가능하다.

이 때, 본 실시예에서 사용되는 '~부'라는 용어는 소프트웨어 또는 FPGA(field-Programmable Gate Array) 또는 ASIC(Application Specific Integrated Circuit)과 같은 하드웨어 구성요소를 의미할 수 있으며, '~부'는 어떤 역할들을 수행한다. '~부'는 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '~부'는 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '~부'는 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함한다. 구성요소들과 '~부'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '~부'들로 결합되거나 추가적인 구성요소들과 '~부'들로 더 분리될 수 있다. 뿐만 아니라, 구성요소들 및 '~부'들은 하나 또는 그 이상의 프로세서들을 재생시키도록 구현될 수도 있다.

무선 이동통신을 위한 단말기와 같이 배터리 전력소모가 중요시 되는 어플리케이션에서는 긴 배터리 사용시간을 위하여 고효율 무선주파수(Radio Frequency: RF)/아날로그 출력 증폭기를 요구한다. 최근 이동통신 기술이 2G(2nd generation)에서 3G/4G로 진화 하면서 높은 PAPR 특성에도 고효율 특성을 얻을 수 있는 기술을 필요로 하게 되었다. 특히, 4G 무선통신 채널은 높은 선형특성 및 높은 대역폭을 단말의 하드웨어에 요구하고 있다. 4G 신호가 가지는 높은 PAPR로 인한 효율 감소를 줄이기 위한 기술 중의 하나로 포락선 추적 전력 증폭기(ET PA)가 있다. 포락선 추적 전력 증폭기는, 출력 전력에 따라 RF 전력 증폭기의 공급 전압을 변화시켜, RF 전력 증폭기가 항상 포화 영역에서 동작하게 하여 높은 선형성과 고효율 특성을 동시에 가지게 한다. 특히 큰 PAPR을 가지는 입력 신호에도 RF 전력 증폭기가 고효율을 가질 수 있도록 한다.

도 1은 본 발명이 적용될 수 있는 포락선 추적 RF 전력 증폭기를 포함하는 송신기의 구조를 나타낸 것이다.

도 1을 참조하면, 송신기는 모뎀(102)와 RF 회로(RF Integrated Circuit: RFIC)(104), RF 전력 증폭기(110), 전원 변조기(120), 안테나(106)를 포함하여 구성된다.

모뎀(102)은 부호화, 변조, 기저대역 처리 등을 담당하여 송신하고자 하는 정보를 담은 송신 신호를 생성하여 RF 회로(104)로 전송한다. 더불어 모뎀(102)은 상기 송신 신호의 진폭 변조(Amplitude Modulation: AM)를 통해 생성한 상기 송신 신호의 포락선 신호(ENV)를 전원 변조기(120)로 제공한다.

RF 회로(104)는 상기 송신 신호를 시스템 대역의 반송파로 변조하여 RF 신호를 출력하며, RF 전력 증폭기(110)는 상기 RF 신호를 요구되는 전력 레벨로 증폭한다. 상기 증폭된 RF 신호는 안테나(106)를 통해 공중으로 방사된다.

전원 변조기(120)는 송신 신호의 포락선 신호를 입력으로 가지며, RF 전력 증폭기(110)의 공급 전원으로 사용되는 출력 신호를 RF 전력 증폭기(110)로 공급한다. 전원 변조기(120)는 배터리로부터 제공되는 고정된 공급 전원을 상기 포락선 신호에 따라 제어하여, 전원 변조기(120) 및 RF 전력 증폭기(110)가 최적의 선형성 및 효율을 가지도록 한다.

도시된 실시예에 따르면, 전원 변조기(120)는 선형 정류기(linear regulator)(122)와 스위칭 정류기(switching regulator)(124)의 조합으로 이루어진다. 선형 정류기(122)와 스위칭 정류기(124)의 출력들은 결합기(126)에서 결합된 후 RF 전력 증폭기(110)의 공급 전압으로서 RF 전력 증폭기(110)로 제공된다. 선형 정류기(122)는 포락선 신호의 높은 주파수 영역을 추적하여 RF 전력 증폭기(110)의 공급 전압에 대한 높은 출력 정확도를 보장한다. 스위칭 정류기(124)는 넓은 범위의 출력 전압 및 출력 전류를 제공하기 위하여 포락선 신호의 낮은 주파수 영역을 추적한다.

선형 정류기(122)는 아날로그 출력 증폭기(analog out amplifier)로 구성되는데, 상기 아날로그 출력 증폭기는 효율/속도/대역폭/동작영역/선형특성/부하구동능력 등에 모두 높은 사양 특성이 요구된다.

아날로그 출력 증폭기는 통상적으로 작은 값을 가지는 부하(load)를 구동하기 위해 큰 출력 전력을 공급하는 구조로 이루어져 있으며, 고효율 특성을 가지면서 속도 및 선형특성을 올리는 구조로 연구되어 왔다. 일반적으로 출력 증폭기의 주요 설계항목으로는 효율/대역폭/선형특성/부하구동능력 등이 고려된다.

도 2a는 전원 변조기에 사용되는 아날로그 출력 증폭기의 구성의 일 예를 나타낸 것이다.

도 2a를 참조하면, 아날로그 출력 증폭기는 입력단(200)을 통해 포락선 신호를 입력받는 제1단 증폭기(1st stage Amplifier)(202)와 상기 제1단 증폭기(202)와 출력단(208) 사이에 병렬 연결되는 2개의 제2단 증폭기들(2nd stage Amplifiers)(204,206)로 구성된다. 제1단 증폭기(202)는 입력단(200)을 통해 입력된 포락선 신호를 증폭하는 OTA(Operational Transconductance Amplifier)로 구성된다. 첫번째 제2단 증폭기(204,206)는 고효율이지만 비선형 출력을 가지는 출력 증폭기이며, 두번째 제2단 증폭기(206)는 저 효율이지만 높은 선형성의 출력을 가진다. 출력단(208)에서 제2단 증폭기들(204,206)의 출력 신호들이 결합됨으로써 각 제2단 증폭기의 단점이 보완될 수 있다. 그러나 제2단 증폭기들(204,206)이 제1단 증폭기(202)를 공유하여 제1단 증폭기(202)에 의해 구동되기 때문에, 최적화 된 설계 및 성능 향상을 얻기가 어렵다.

도 2b는 전원 변조기에 사용되는 아날로그 출력 증폭기의 구성의 다른 예를 나타낸 것이다.

도 2b를 참조하면, 아날로그 출력 증폭기는 입력단(210)을 통해 포락선 신호를 입력받는 제1단 증폭기(212)와, 상기 제1단 증폭기(212)에 연결되는 클래스 AB 혹은 클래스 B(이하 클래스 AB/B라 칭함)의 출력 증폭기(214)로 구성된다. 제1단 증폭기(212)는 입력단(210)을 통해 입력된 포락선 신호를 증폭하는 OTA로 구성된다. 클래스 AB/B의 출력 증폭기(214)는 적절한 효율과 선형특성을 가지지만, 작은 등가 임피던스(Low equivalent impedance)의 부하(218)를 큰 출력 전압과 출력 전류로 구동하기 위해서 클래스 AB/B의 출력 증폭기(214)가 큰 사이즈의 높은 신뢰도 소자(high reliability device)로 구성되어야 하기 때문에 큰 기생 캐패시터 성분(large parasitic capacitance)(216)이 존재하게 된다. 상기 큰 기생 캐패시터 성분(216)은 아날로그 출력 증폭기의 회로 전체의 동작 속도 및 대역폭을 악화시킨다.

도 2c는 전원 변조기에 사용되는 아날로그 출력 증폭기의 구성의 또 다른 예를 나타낸 것이다.

도 2c를 참조하면, 아날로그 출력 증폭기는 입력단(220)을 통해 포락선 신호를 입력받는 제1단 증폭기(222)와, 상기 제1단 증폭기(222)에 연결되는 클래스 AB 혹은 클래스 B(이하 클래스 AB/B라 칭함)의 캐스코드 증폭기(cascade amplifier)(224)로 구성된다. 제1단 증폭기(222)는 입력단(220)을 통해 입력된 포락선 신호를 증폭하는 OTA로 구성된다. 캐스코드 증폭기(224)는 큰 사이즈의 높은 신뢰도 소자를 포함하는 대신, 기생 캐패시터 성분(226)을 낮출 수 있도록 고속 소자(high speed device)와 높은 신뢰도 소자를 캐스코드 형태로 연결하여, 동작 속도를 향상시키는 제2단 증폭기 구조를 가진다. 도 2c의 아날로그 출력 증폭기는 캐스코드 구조로 인하여 최대 출력 전압 및 최대 출력 구동 전류(drivable current)에 제한이 있게 되어, 부하(228)의 등가 임피던스를 낮출 수가 없다는 문제점이 있다.

후술되는 실시예에서는 제한된 공정 성능으로 효율, 속도, 대역폭, 동적영역, 선형특성 및 부하 구동 능력에 있어 높은 목표치를 동시에 달성할 수 있는 아날로그 출력 증폭기를 제공한다. 포락선 추적을 위한 전원 변조기에 사용되는 선형 정류기의 아날로그 출력 증폭기는 고효율, 고속도 및 고선형 특성을 가지면서, 동시에 넓은 부하 영역을 가지는 MMMB RF 전력 증폭기와 같은 출력 부하를 구동할 수 있도록 구성된다.

도 3은 본 발명의 일 실시예에 따른 전원 변조기에 사용되는 아날로그 출력 증폭기의 구성을 도시한 것이다.

도 3을 참조하면, 아날로그 출력 증폭기(300)는 입력단(302)을 통해 포락선 신호를 입력받아 RF 전력 증폭기를 위한 공급 전압을 출력단(304)으로 제공하는 3단 병렬 결합 증폭기(310)와, 상기 3단 병렬 결합 증폭기(310)를 위한 구동 전압(308)을 제공하는 전압 변환기(330)와, 상기 전압 변환기(330)의 동작을 제어하는 공급 전압 제어기(332)를 포함하여 구성된다. 추가적으로 입력단(302)와 출력단(304) 사이에, 3단 병렬 결합 증폭기(310)의 공급 전압(308)에 비하여 낮은 공급 전압(306)으로 구동되는 3단 증폭기(3-stage amplifier)(340)가 상기 3단 병렬 결합 증폭기(310)와 병렬로 연결될 수 있다. 상기 낮은 공급 전압(306)은 3단 병렬 결합 증폭기(310)의 공급 전압(308)의 최소 전압보다 낮은 값으로서, 전압 변환기(330)에 의해 제공된다.

전압 변환기(330)는 배터리 전압을 입력으로 하며, 공급 전압 제어기(332)의 제어에 따라 3단 병렬 결합 증폭기(310)와 3단 증폭기(340)를 위한 공급 전압을 제공하기 위한 DC(Direct Current)-DC 변환기로서, 벅 부스트 변환기(Buck Boost Converter)로 구성될 수 있다. 공급 전압 제어기(332)는 모뎀으로부터의 제어 신호에 따라 3단 병렬 결합 증폭기(310)와 3단 증폭기(340)가 넓은 동작영역(large dynamic range)을 가질 수 있도록 전압 변환기(330)의 출력 전압을 결정한다.

3단 병렬 결합 증폭기(310)는 3단으로 구성되어 있다. 3단 병렬 결합 증폭기(310)의 제1단 증폭기(312)는 병렬 결합 출력 구동기(parallel combined output driver)에서 공통적으로 사용되는 상호인덕턴스 증폭기(transconductance amplifier)로 구성되어, 2개의 경로들로 연결된다. 3단 병렬 결합 증폭기(310)의 제2단은 각 경로의 제3단 증폭기들(316,320)에 최적의 동작 바이어스를 제공하여 제3단 증폭기들(316,320)을 구동하기 위하여 플로팅 전압 소스(floating voltage source)에 의해 동작하는 전치 증폭기들(pre-amplifiers)(314,318)로 구성된다. 3단 병렬 결합 증폭기(310)의 제3단 증폭기들(316,320)은 해당하는 전단의 전치 증폭기들(314,318)에 의해 구동되는 출력 구동기(output driver)로서 동작한다. 첫번째 경로의 제3단 증폭기(316)는 고속/고효율의 출력 구동기(high speed and high efficient output output)로 구성되며, 두번째 경로의 제3단 증폭기(320)는 대 전류 구동 출력 구동기(large current drivable output driver)로 구성되어 있다.

낮은 공급 전압(306)에 특화된 3단 증폭기(340)는 입출력 소자(I/O device)를 사용하지 않고 숏채널 코어 소자들(short channel core devices)로만 구성됨으로써, 낮은 전력을 소모하고 높은 속도 및 대역폭을 가질 수 있다.

도 4는 본 발명의 일 실시예에 따른 아날로그 출력 증폭기의 회로 구성을 도시한 것이다.

도 4를 참조하면, 아날로그 출력 증폭기(400)의 제1단 증폭기(404)는 입력단(402)을 통해 포락선 신호를 입력받아 전류 증폭하여 병렬 연결된 2개의 경로들 상의 제2단 증폭기들(406,410,432,436)로 전달한다. 첫번째 경로의 제2단 증폭기들(406,410)은 제1 플로팅 전압 소스(408)에 의해 동작하며, 두번째 경로의 제2단 증폭기들(432,436)은 제2 플로팅 전압 소스(434)에 의해 동작한다. 플로팅 전압 소스들(408,434)는 전압 변환기(330)로부터의 구동 전압(308)을 제2단 증폭기들(406,410,432,436)로 공급한다. 다른 실시예로서 제2단 증폭기들(406,410; 432,436)은 하나의 플로팅 전압 소스로부터 구동 전압을 공급받을 수 있다.

첫번째 경로 상에서 제2단 증폭기들(406,410)은 제3단 증폭기(412)로 연결된다. 첫번째 제2단 증폭기(406)는 제3단 증폭기(412) 내의 캐스코드 구조로 연결된 코어 소자(core device)(416) 및 입출력 소자(I/O device)(418)로 연결되며, 두번째 제2단 증폭기(410)는 마찬가지로 제3단 증폭기(412) 내의 캐스코드 구조로 연결된 입출력 소자(422) 및 코어 소자(424)로 연결된다. 코어 소자(416) 및 입출력 소자(418)는 P 채널 MOSFET(Metal Oxide Semiconductor Field Effect Transistors) M_P1 및 M_P2로 각각 구성된다. 코어 소자(416)는 구동 전압에 연결되는 소스(S) 단과 첫번째 제2단 증폭기(406)의 출력에 연결되는 게이트(G) 단을 가진다. 입출력 소자(418)는 코어 소자(416)의 드레인(D) 단에 연결되는 소스 단과, 캐패시터(426)를 통해 첫번째 제2단 증폭기(406)의 출력 및 캐패시터(428)를 통해 두번째 제2단 증폭기(410)의 출력에 연결되는 드레인 단을 가진다. 코어 소자(424) 및 입출력 소자(422)는 N 채널 MOSFET M_N1 및 M_N2로 각각 구성된다. 입출력 소자(422)는 캐패시터(426)를 통해 첫번째 제2단 증폭기(406)의 출력 및 캐패시터(428)를 통해 두번째 제2단 증폭기(410)의 출력에 연결되는 드레인 단을 가진다. 코어 소자(424)는 입출력 소자(422)의 소스 단에 연결되는 드레인 단과, 두번째 제2단 증폭기(410)의 출력에 연결되는 게이트 단과, 접지되는 소스 단을 가진다. 입출력 소자들(418,422)의 드레인 단들은 출력단(430)으로 연결된다.

추가적으로 V_bs1의 바이어스 전압에 연결된 양(+)의 입력과, 코어 소자(416)의 드레인 단과 입출력 소자(418)의 소스 단에 연결되는 음(-)의 입력을 가지며, 입출력 소자(418)의 게이트 단으로 연결되는 출력을 가지는 보조 증폭기(Auxiliary amplifier) A_AUXp(414)가 구비된다. 마찬가지로 V_bs2의 바이어스 전압에 연결된 양(+)의 입력과, 코어 소자(424)의 드레인 단과 입출력 소자(422)의 소스 단에 연결되는 음(-)의 입력을 가지며, 입출력 소자(422)의 게이트 단으로 연결되는 출력을 가지는 보조 증폭기 A_AUXn(420)이 구비된다.

두번째 경로 상에서 제2단 증폭기들(432,436)은 제3단 증폭기(446)로 연결된다. 제3단 증폭기(446)는 캐스케이드(Cascade) 구조로 연결된 입출력 소자들(438,440)를 포함하는 클래스 AB 혹은 클래스 B(이하 클래스 AB/B라 칭함) 증폭기로서, 입출력 소자(438)는 P 채널 MOSFET M_P3로 구성되고, 입출력 소자(440)는 N 채널 MOSFET M_N3로 구성된다. 구체적으로, 첫번째 제2단 증폭기(432)의 출력은 입출력 소자(438)의 게이트 단으로 연결되며, 입출력 소자(438)의 소스 단은 구동 전압에 연결되고, 드레인 단은 캐패시터(442)를 통해 첫번째 제2단 증폭기(432)의 출력 및 캐패시터(444)를 통해 두번째 제2단 증폭기(436)의 출력에 연결된다. 입출력 소자들(438,440)의 드레인 단들은 출력단(430)으로 연결된다.

제2단 증폭기들(406,410,432,436)은 전류 증폭을 수행하는 소자들로서, 각 경로 상에서 제1단 증폭기(404)과 제2단 증폭기들(406,410,432,436) 사이에 존재하는 폴(pole)은, 회로 전체에서 발생하는 폴들 중 주파수 축 상에서 두번째로 나타나는 폴보다 높은 주파수 상에 위치하여 전체 회로의 이득 대역폭(gain bandwidth: GBW) 및 안정성(stability)에 큰 영향을 주지 않는다. 제2단 증폭기들(406,410,432,436)은 2개의 경로들 상의 제3단 증폭기들(412,446)이 최적의 바이어스 점(bias point)에서 동작하도록 하며, 대 전류로 구동되는 제3단 증폭기들(412,446)의 기생 입력 캐패시터들을 구동할 수 있는 전치 증폭기의 역할을 동시에 담당한다. 플로팅 전압 소스(408,434)에 의해 동작하는 제2단 증폭기들(406,410,432,436)은 제3단 증폭기들(412,446)을 위해 플로팅 구동 전압을 제공할 수 있다. 또한 제1단 증폭기(404)는 전류 증폭된 신호를 제2단 증폭기들(406,410,426,430)에 공급하여 제2단 증폭기들(406,410,426,430)의 출력단에서 충분히 큰 실효 상호컨덕턴스(effective transconductance) G_m1이 나타나도록 함으로써, 회로 전체의 단위 이득 대역폭(unity gain bandwidth)이 충분히 크게 되고 회로의 속도가 높아질 수 있다.

일반적으로 출력 구동기로 동작하는 제3단 증폭기들(412,446)은 매우 낮은 등가 임피던스(일 예로서 1~50 ohm)을 가지는 부하를 구동하는 경우가 많다. 그러므로 제3단 증폭기들(412,446)의 출력단의 실효 상호컨덕턴스 G_m2가 매우 크지 않는 한 제3단 증폭기들(412,446)은 1 보다 큰 전압 이득을 가지기 어렵다. 이로 인해, 전체 개루프 DC 이득(open loop DC gain)이 매우 작게 되어 전체 루프 특성을 설계하는 것이 어렵게 될 수 있다. 그러므로 제3단 증폭기들(406,408,432,436)은 원하는 DC 이득을 얻기에 충분히 큰 이득, 일 예로 적어도 1배보다 큰 이득을 제공하여야 한다.

플로팅 전압 소스들(408,434)은 각각의 경로들 상에 놓여져 있으며, 플로팅 전압 소스들(408,434)에 의해 동작하는 제2단 증폭기들(406,410,432,436)은 각 출력 구동기(412,446)의 바이어스를 최적화할 수 있다. 즉 플로팅 전압 소스들(408,434)은 출력단(430)의 출력 전압 VDD 및 임계 전압(Threshold voltage)의 변동을 추적하여, 제2단 증폭기들(406,410,432,436)이 PVT(Process, Voltage and Temperature) 변동에 둔감한 바이어스를 각 경로 상의 출력 구동기(412,446)에게 공급할 수 있도록 한다.

넓은 이득 대역폭을 가지면서도 위상 마진(phase margin)을 확보하기 위해서는 제3단 증폭기(412,446)가 큰 실효 상호컨덕턴스를 가져야 한다. 제3단 증폭기(412,446)의 실효 상호컨덕턴스를 키우기 위해서는 MOSFET들(416,424,438,440)의 채널 폭 및 채널 길이를 증가시키거나 바이어스 전류를 증가시켜야 한다. 그러나 채널 폭 및 채널 길이의 증가는 기생 캐패시터 성분을 증가시켜, 캐패시터들(426,428,442,444)의 캐패시턴스(miller capacitances)의 증가로 인한 대역폭 감소(즉 주파수 축 상에서 첫번째로 나타나는 도미넌트 폴(dominant pole)의 주파수 위치 감소) 및 전치 증폭기들(406,410,432,436)의 부담 증가가 발생할 수 있다. 그리고 바이어스 전류의 증가는 효율 감소를 가져온다.

제3단 증폭기(412,438)를 구성하기 위해 동일한 바이어스 전류로 큰 실효 상호컨덕턴스를 얻을 수 있는 숏채널 소자들(short channel devices)로 구현되는 코어 소자들(416,424)을 사용할 경우 제3단 증폭기(412,438)를 고속 및 고효율의 출력 버퍼로 구성할 수 있다. 하지만, 높은 출력 전압을 제공하는 어플리케이션인 경우에 숏채널 고속 소자(short channel high speed devices)의 브레이크다운 전압(breakdown voltage)으로 인해 신뢰도 문제(reliability issue)가 발생하게 된다.

이를 방지하기 위해 제3단 증폭기(412)은 캐스코드 구조로 연결된 소자 쌍들(416,418; 422,424)를 포함하는 클래스 A 혹은 클래스 AB(이하 클래스 A/AB라 칭함) 증폭기로 구성된다. 이와 같은 캐스코드 구조를 사용함으로써 소자들(416,418; 422,424)에 걸리는 전압 스트레스를 분산시켜 줄 수 있다. 캐스코드 구조에 고 전압 소자들을 사용하는 경우, 전압 스트레스를 감소시켜 전체 회로의 소자 신뢰도 문제를 제거할 수 있다. 다른 실시예로서, 일반적인 숏채널 소자들(416,424)을 사용하여 캐스코드 구조를 구성하게 되면, 전체 회로의 최종적인 출력 전압이 큰 범위(0~VDD)로 스윙할 경우에 각 숏채널 소자들(416,424)에 걸리는 전압 스트레스가 일정하지 않게 되며, 전압 스트레스가 숏채널 소자들(416,424)이 보장하는 브레이크다운 전압을 넘어설 수 있다. 즉, 출력 전압이 특정 값 이하로 내려 갈 경우 입출력 소자(418)의 게이트 바이어스 대비 소스 전압이 V_gs 만큼의 차이를 가지고 추적(tracking)되기 때문에, 코어 소자(416)의 드레인-소스 전압(V_ds)이 브레이크다운 전압을 넘게 될 수 있다.

보조 증폭기들(414,420)은 상기와 같은 브레이크다운 전압의 문제를 방지하기 위하여 구비되는 것으로서, 입출력 소자들(418,422)의 게이트 단과 소스 단 사이에 구비되어 로컬 루프를 형성한다. 보조 증폭기들(414,420)은 숏채널 소자들로 구성되는 코어 소자들(416,424)의 드레인-소스 전압이 항상 보조 증폭기들(414,420)의 기준 전압(reference voltage) V_bs1,V_bs2와 같게 함으로써, 출력 전압의 스윙에 상관없이 드레인-소스 전압이 일정하게 되도록 한다.

도 5는 본 발명의 다른 실시예에 따른 아날로그 출력 증폭기 내 제3단 증폭기의 회로 구성을 도시한 것이다.

도 5를 참조하면, 보조 증폭기(414) 대신 입출력 소자(418)의 게이트 단에 캐스코드 구조로 연결된 P 채널 MOSFET(504,506)로 구성된 다이오스 스택을 연결함으로써, 보조 증폭기(414)가 가지는 바이어스 전류에 의한 효율감소를 감축할 수 있다. 보조 증폭기(414)의 음(-)의 입력과 입출력 소자(418)의 소스 단 사이에 연결된 스위치(502)는 보조 증폭기(414)가 사용될 것으로 선택된 경우에 닫혀지고, 다이오드 스택(504,506)이 사용될 것으로 선택된 경우에 열려진다. P 채널 MOSFET(506)의 게이트 단과 드레인 단 사이에 연결된 스위치(508)는 보조 증폭기(414)가 사용될 것으로 선택된 경우에 열려지고, 다이오드 스택(504,506)이 사용될 것으로 선택된 경우에 닫혀진다.

보조 증폭기(414)를 사용하는 로컬 루프는 캐스코드 연결된 소자들(416,418)의 소스 전압을 고정시켜준다. 다이오드 스택(504,506)은 입출력 소자(418)의 게이트 전압을 고정시켜주어, 출력 신호 레벨에 따라서 입출력 소자(418)의 게이트-소스 전압이 자동 조절될 수 있다. 자동 조절된 게이트-소스 전압에 의해, 코어 소자(416)의 V_ds는 브레이크다운 전압을 넘지 않도록 조절된다.

마찬가지로, 보조 증폭기(420) 대신 입출력 소자(422)의 게이트 단에 캐스코드 구조로 연결된 P 채널 MOSFET(514,516)로 구성된 다이오스 스택이 연결될 수 있다. 보조 증폭기(420)의 음(-)의 입력과 입출력 소자(422)의 소스 단 사이에 연결된 스위치(512)는 보조 증폭기(420)가 사용될 것으로 선택된 경우에 닫혀지고, 다이오드 스택(514,516)이 사용될 것으로 선택된 경우에 열려진다. P 채널 MOSFET(516)의 게이트 단과 드레인 단 사이에 연결된 스위치(518)는 보조 증폭기(420)가 사용될 것으로 선택된 경우에 열려지고, 다이오드 스택(514,516)이 사용될 것으로 선택된 경우에 닫혀진다.

도 6은 본 발명의 실시예에 따른 병렬 결합 증폭기의 실효 상호컨덕턴스 및 GBW의 특성을 도시한 것이다.

도 6을 참조하면, 곡선(602)은 본 발명의 실시예에 따른 병렬 결합 증폭기의 출력 전압 대비 실효 상호컨덕턴스를 나타낸 것이고, 곡선(604)은 캐스코드 구조의 클래스 AB 증폭기(412)의 출력 전압 대비 실효 상호컨덕턴스를 나타낸 것이며, 곡선(606)은 일반적인 클래스 AB/B 증폭기(446)의 출력 전압 대비 실효 상호컨덕턴스를 나타낸 것이다.

곡선들(602,604,606)에서 알 수 있듯이, 푸쉬/풀 출력 구동기(push/pull output driver)로서 동작하는 증폭기들은 AB 크로싱 포인트(AB crossing point)에서 가장 작은 바이어스 전류를 가지며, 동시에 가장 작은 실효 상호 컨덕턴스 G_m2를 가지게 된다. 작은 G_m2 값은 낮은 GBW를 가지게 한다.

곡선(606)에 나타낸 바와 같이, 일반적인 클래스 AB/B 증폭기는 푸쉬/풀 전류에 따른 실효 상호 컨덕턴스를 보인다. 캐스코드 구조의 클래스 AB 증폭기는 곡선(604)에 보인 바와 같이, 고속 소자들을 사용하기 때문에 같은 바이어스 전류에서 일반적인 클래스 AB/B 증폭기에 비하여 더 높은 G_m2과 GBW를 가진다. 하지만, 최대 푸쉬/풀 전류 영역인 최대/최소(Max/Min) 출력 전압에서 충분한 드레인-소스 전압(V_ds)가 확보되지 않기 때문에 G_m2 및 GBW가 급격하게 줄어들게 된다. 일반적인 클래스 AB/B 증폭기는 고전압 소자들을 사용하여 충분히 큰 푸쉬/풀 전류를 제공할 수 있고 또한 충분한 드레인-소스 전압을 확보할 수 있기 때문에, 최대 푸쉬/풀 전류 영역에서 G_m2 및 GBW의 급격한 감소특성을 보이지 않는다.

본 발명의 실시예에 따른 병렬 결합 증폭기는 두 개의 증폭기들의 출력을 결합함으로써, 곡선(602)와 같이 출력 전압의 전체 영역에서 양호한 G_m2 및 GBW의 특성을 가질 수 있다. 두 경로 상의 병렬 출력은 각각 독립적인 전치 버퍼(pre-buffer)를 통하여 최적화하여 결합될 수 있다.

도 7은 본 발명의 실시예에 따른 병렬 결합 증폭기의 푸쉬/풀 전류 동작 특성을 도시한 것이다.

도 7을 참조하면, 곡선(702)은 본 발명의 실시예에 따른 병렬 결합 증폭기의 출력 전압 대비 푸쉬/풀 전류를 나타낸 것이고, 곡선(704)은 캐스코드 구조의 클래스 AB 증폭기의 출력 전압 대비 푸쉬/풀 전류를 나타낸 것이며, 곡선(706)은 일반적인 클래스 AB/B 증폭기의 출력 전압 대비 푸쉬/풀 전류를 나타낸 것이다. 곡선(702)에서 알 수 있듯이, 병렬 증폭기는 푸쉬/풀 전류의 범위에 따라서 충분히 큰 출력 전류를 병렬 구조를 통하여 제공할 수 있다. 즉, 곡선(704)를 참조하면, 캐스코드 구조의 클래스 AB 증폭기는 숏채널 소자의 드레인-소스 전압의 마진에 따라서 최대 출력 전류에 제한을 가진다. 즉, 출력 단에 존재하는 부하(load)의 등가 임피던스 값이 작을 때 필요한 큰 구동 전류를 충분히 공급할 수 없다.

도 8은 본 발명의 실시예에 따른 병렬 결합 증폭기의 부하 구동능력을 도시한 것이다.

도 8을 참조하면, 곡선(802)은 본 발명의 실시예에 따른 병렬 결합 증폭기의 부하 저항 대비 푸쉬/풀 전류를 나타낸 것이고, 곡선(804)은 캐스코드 구조의 클래스 AB 증폭기의 부하 저항 대비 푸쉬/풀 전류를 나타낸 것이며, 곡선(806)은 일반적인 클래스 AB/B 증폭기의 출력 전압 대비 푸쉬/풀 전류를 나타낸 것이다. 곡선(804)에 나타낸 바와 같이, 캐스코드 구조의 클래스 AB 증폭기는 부하의 등가 저항이 낮게 될 때 충분한 전류를 공급(push) 혹은 흡수(pull)하지 못한다. 하지만 곡선(806)에 보인 바와 같이 일반적인 클래스 AB 증폭기는 낮은 GBW를 가지는 대신, 부하의 등가 저항에 관계없이 충분한 부하구동능력을 가진다. 따라서 병렬 결합 증폭기는 두 개의 증폭기들의 출력을 결합함으로써, 곡선(702)와 같이 넓은 부하영역에서 충분한 부하구동능력을 가질 수 있게 된다.

본 발명의 다른 실시예로서, 출력 신호의 피크 레벨에 따라서 증폭기 전체의 전원전압을 조절함으로써 낮은 출력 레벨에서의 효율을 개선시켜 증폭기의 동작영역을 넓히고, 동시에 백오프 전력 영역에서의 효율도 향상시킬 수 있다. 즉, 저전압 출력을 제공함으로써 증폭기의 최소 출력 범위를 더욱 넓힐 수 있으며, 최소 출력 파워에서의 효율을 향상 시킬 수 있다.

도 9는 본 발명의 실시예에 따른 출력 전력에 따른 전원 전압의 예를 보인 것이다.

도 9를 참조하면, 선(902)은 고정 전원전압, 즉 배터리 전압을 나타낸 것이고, 선(904)은 자동 전압 제어에 따라 자동으로 조절되는 전원전압을 의미하는 것으로서 최소 전압 Vmin과 최대 전압 Vmax의 범위를 가진다. 전원 전압이 선(902)와 같이 고정되는 경우 출력 전력에 따른 효율은 곡선(906)에 도시된 바와 같다. 전원 전압이 선(904)와 같이 제어되고 도 3의 저전압 3단 증폭기(340)가 사용되는 경우 출력 전력에 따른 효율은 곡선(908)과 같이, 곡선(906)에 비하여 개선됨을 알 수 있다.

도 3의 저전압 3단 증폭기(340)는 입출력 소자들이 아닌 숏채널 코어 소자들을 사용하여 구성되며, 3단 병렬 결합 증폭기(310)의 최소 전원전압인 Vmin보다 낮은 전압(306)에 의해 동작한다. 상기 낮은 전압은 전압 변환기(330)로부터 공급된다. 이와 같은 저전압 3단 증폭기(340)를 사용함으로써 도 9에 나타낸 바와 같이 전체 회로의 백오프 효율을 증가시킬 수 있다.

본 발명의 실시예들에 따른 병렬 결합 증폭기 구조는 효율/속도/대역폭/동작영역/선형특성/부하구동능력을 동시에 가지게 됨에 따라, 포락선 추적 전력 증폭기를 위한 전원 변조기의 어플리케이션에 최적의 솔루션을 제공할 수 있게 되었다. 또한 본 발명의 실시예들에 따른 병렬 결합 증폭기는 MMMB RF 전력 증폭기와 같이 다양한 부하를 구동할 수 있으며, 포락선 추적을 위해 충분히 빠르며 고효율로 큰 전력을 구동할 수 있다.

본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고, 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 또한 앞서 설명된 본 발명에 따른 실시예들은 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 범위의 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 다음의 특허청구범위에 의해서 정해져야 할 것이다.

Claims

병렬 출력단 선형 증폭기에 있어서,
입력단을 통해 아날로그 입력 신호를 수신하여 증폭하는 상호인덕턴스 증폭기와,
상기 상호인덕턴스 증폭기에 연결되고 플로팅 구동 전압에 의해 동작하는 제1 전치 증폭기와,
상기 제1 전치 증폭기에 연결되고 증폭된 신호를 출력단으로 제공하는 캐스코드 클래스 AB 증폭기와,
상기 상호인덕턴스 증폭기에 연결되고 상기 플로팅 구동 전압에 의해 동작하는 제2 전치 증폭기와,
상기 제2 전치 증폭기에 연결되고 증폭된 신호를 상기 출력단으로 제공하는 캐스케이드 클래스 AB 증폭기를 포함하는 것을 특징으로 하는 병렬 출력단 선형 증폭기.
제 1 항에 있어서, 상기 제1 및 제2 전치 증폭기의 각각은,
상기 출력단에서의 출력 전압을 추적하여 상기 플로팅 구동 전압을 제공하는 플로팅 전압 소스와,
상기 상호인덕턴스 증폭기에 연결되고 상기 플로팅 전압 소스에 의해 동작하는 제1 전류 증폭기와,
상기 상호인덕턴스 증폭기에 연결되고 상기 플로팅 전압 소스에 의해 동작하는 제2 전류 증폭기를 포함하는 것을 특징으로 하는 병렬 출력단 선형 증폭기.
제 1 항에 있어서, 상기 플로팅 구동 전압은,
상기 출력단에서의 출력 전압의 변동에 따라 제어되는 것을 특징으로 하는 병렬 출력단 선형 증폭기.
제 1 항에 있어서, 상기 캐스코드 클래스 AB 증폭기는,
캐스코드 연결된 코어 소자 및 입출력 소자를 포함하는 제1 캐스코드 배열부와,
상기 제1 캐스코드 배열부의 상기 입출력 소자의 소스 단과 게이트 단 사이에 연결되는 제1 보조 증폭기와,
캐스코드 연결된 코어 소자 및 입출력 소자를 포함하며 상기 제1 캐스코드 배열부에 대칭적으로 연결되는 제2 캐스코드 배열부와,
상기 제2 캐스코드 배열부의 상기 입출력 소자의 소스 단과 게이트 단 사이에 연결되는 제2 보조 증폭기를 포함하는 것을 특징으로 하는 병렬 출력단 선형 증폭기.
제 4 항에 있어서, 상기 제1 및 제2 보조 증폭기들의 각각은,
해당하는 입출력 소자에 연결된 코어 소자의 드레인-소스 전압이 기준 전압과 같도록 유지하는 것을 특징으로 하는 병렬 출력단 선형 증폭기.
제 1 항에 있어서, 상기 캐스코드 클래스 AB 증폭기는,
캐스코드 연결된 코어 소자 및 입출력 소자를 포함하는 제1 캐스코드 배열부와,
상기 제1 캐스코드 배열부의 상기 입출력 소자의 소스 단과 게이트 단 사이에 연결될 수 있는 제1 보조 증폭기와,
상기 제1 캐스코드 배열부의 상기 입출력 소자의 소스단에 연결될 수 있는 제1 다이오드 스택과,
상기 제1 보조 증폭기와 상기 제1 다이오드 스택 중 하나를 상기 제1 캐스코드 배열부의 상기 입출력 소자에 연결하는 제1 스위치부와,
캐스코드 연결된 코어 소자 및 입출력 소자를 포함하며 상기 제1 캐스코드 배열부에 대칭적으로 연결되는 제2 캐스코드 배열부와,
상기 제2 캐스코드 배열부의 상기 입출력 소자의 소스 단과 게이트 단 사이에 연결될 수 있는 제2 보조 증폭기와,
상기 제1 캐스코드 배열부의 상기 입출력 소자의 소스단에 연결될 수 있는 제1 다이오드 스택과,
상기 제2 보조 증폭기와 상기 제2 다이오드 스택 중 하나를 상기 제2 캐스코드 배열부의 상기 입출력 소자에 연결하는 제2 스위치부를 포함하는 것을 특징으로 하는 병렬 출력단 선형 증폭기.
제 1 항에 있어서, 상기 캐스케이드 클래스 AB 증폭기는,
캐스케이드 연결된 2개의 입출력 소자들로 구성되는 것을 특징으로 하는 병렬 출력단 선형 증폭기.
제 1 항에 있어서, 상기 캐스코드 클래스 AB 증폭기는,
상기 출력단에서의 출력 전압의 크로싱 포인트에서 상기 캐스케이드 클래스 AB 증폭기에 비해 상대적으로 높은 상호인덕턴스 및 출력 전류를 가지도록 설정되는 것을 특징으로 하는 병렬 출력단 선형 증폭기.
제 1 항에 있어서, 상기 캐스케이드 클래스 AB 증폭기는,
상기 출력단에서의 출력 전압의 최대값과 최소값에서 상기 캐스코드 클래스 AB 증폭기에 비해 상대적으로 높은 상호인덕턴스 및 출력 전류를 가지도록 설정되는 것을 특징으로 하는 병렬 출력단 선형 증폭기.
제 1 항에 있어서,
상기 입력단과 상기 출력단 사이에 연결되며 상기 캐스코드 클래스 AB 증폭기 및 캐스케이드 클래스 AB 증폭기로 공급되는 전원 전압의 최소값보다 낮은 전원 전압에 의해 동작하는 3단 증폭기를 더 포함하는 것을 특징으로 하는 병렬 출력단 선형 증폭기.
제 10 항에 있어서, 상기 3단 증폭기는,
숏채널 코어 소자들로 구성되는 것을 특징으로 하는 병렬 출력단 선형 증폭기.