KR20160027164A - 디지털 전력 게이트 드라이버와 통합된 ldo 전압 조정기 - Google Patents

디지털 전력 게이트 드라이버와 통합된 ldo 전압 조정기 Download PDF

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Abstract

다음을 포함하는 장치가 기술된다: 입력 전원을 공급하기 위한 제1 전원 노드; 제1 전원 노드에 결합되는 전력용 트랜지스터; 전력용 트랜지스터가 LDO-VR의 일부로서 동작할 것인지 또는 디지털 스위치로서 동작할 것인지에 따라서 전력용 트랜지스터의 게이트 단자를 선택적으로 제어하기 위한 다중화기; 및 전력용 트랜지스터에 결합되는 제2 전원 노드 - 제2 전원 노드는 전력용 트랜지스터로부터 부하에게 전원을 제공하기 위한 것임 -.

Description

디지털 전력 게이트 드라이버와 통합된 LDO 전압 조정기{LOW DROPOUT VOLTAGE REGULATOR INTEGRATED WITH DIGITAL POWER GATE DRIVER}
전력 게이트들이 로직 영역들에의 전력을 제어하기 위해 프로세서들에서 사용된다. 예를 들어, 전력 게이트는 프로세서가 저 전력 모드(예를 들어, 슬리프 모드)에 진입하고 있다고 결정되면 로직 영역을 턴 오프하고 또한 정상 동작 동안 이것을 계속 유지하는데 사용된다. 전압 조정기(voltage regulator)들은, 전력 게이트들과는 별개로, 조정된 전원을, 로직 영역들에게 선택적으로 제공되기 위해 전력 게이트에게 제공하는 데에 이용된다. 전력 게이트들상에서의 노화 효과(aging　effect)들을 감소시키기 위해, 전력 게이트 트랜지스터들이 라운드 로빈 방식으로 인에이블되어 노화 과정이 시간이 지나면서 다수의 전력 게이트에 걸쳐 분산되도록 한다. 그와 같은 방식은 추가적 전력 게이트 트랜지스터들이 라운드 로빈 방식으로 인에이블되기 위한 큰 면적들을 이용할 수 있다. 알려진 전력 게이트들 및 전압 조정기들은 큰 면적 및 전력을 소비한다.
본 개시의 실시예들은, 이하에 주어지는 상세한 설명으로부터 및 본 개시의 다양한 실시예들의 첨부 도면들로부터 보다 충분히 이해될 것인데, 이런 것들은 본 개시를 특정 실시예들로 제한하기 위한 것으로 여겨서는 안 되며, 설명, 및 이해만을 위한 것으로 여겨야 한다.
도 1은 본 개시의 일 실시예에 따른, LDO-VR(low dropout voltage regulator)의 일부와 디지털 드라이버로서의 이중 용도를 위한 전력 게이트를 가진 아키텍처를 도해한다.
도 2는 본 개시의 일 실시예에 따른, LDO-VR의 일부와 디지털 드라이버로서의 이중 용도를 위한 전력 게이트를 가진 회로 레벨 아키텍처를 도해한다.
도 3a는 본 개시의 일 실시예에 따른, 극점 추적 메커니즘(pole tracking mechanism)을 가진 LDO-VR의 회로 레벨 아키텍처를 도해한다.
도 3b-d는 본 개시의 일 실시예에 따른 보상 회로망들을 도해한다.
도 4는 본 개시의 일 실시예에 따른, LDO-VR 극점 추적 메커니즘과 용량성 승산 보상 회로망(capacitive multiplication compensation network)의 일부와 디지털 드라이버로서의 이중 용도를 위한 전력 게이트를 가진 회로 레벨 아키텍처를 도해한다.
도 5는 그 각각이, 일 실시예에 따라 LDO-VR의 일부와 디지털 드라이버로서의 이중 용도를 위한 전력 게이트를 가진 아키텍처를 갖는 다중 코어를 가진 프로세서이다.
도 6은 본 개시의 일 실시예에 따른, LDO-VR의 일부와 디지털 드라이버로서의 이중 용도를 위한 전력 게이트를 가진 스마트 디바이스 또는 컴퓨터 시스템 또는 SoC(system-on-chip)이다.
실시예들은 온 오프 드라이버와 선형 아날로그 드라이버 둘 모두로서의 디지털 전력 게이트의 이중 용도를 설명한다. 일 실시예에서, 선형 아날로그 드라이버는 LDO-VR로서 구현된다. 일 실시예에서, LDO-VR은 플립 소스 폴로워(flipped source follower)로서 구현되어 모든 보상이 온 칩상에서 실행되게 된다. 실시예들은 라운드 로빈 순환 방식을 이용하는 전력 게이트 드라이버들과 비교하여 실질적으로 더 작은 면적을 이용한다. 다른 기술적 효과들이 실시예들로부터 명백할 것이다.
이하의 설명에서는, 본 개시의 실시예들의 보다 철저한 설명을 제공하기 위해서 수많은 상세사항들이 논의된다. 그러나, 통상의 기술자에게는 본 개시의 실시예들이 이런 특정 상세 사항들 없이도 실시될 수 있다는 점이 명백할 것이다. 다른 경우들에서는, 본 개시의 실시예들을 불명료하게 하는 것을 회피하기 위해서, 공지된 구조들 및 디바이스들은 상세하게 도시되기 보다는 블록도 형태로 도시된다.
실시예들의 대응하는 도면들에서, 신호들이 라인들로 표현된다는 점에 유의한다. 일부 라인들은 더 구성 신호 경로들인 것을 표시하기 위해서 더 두꺼울 수 있고, 및/또는 주 정보 흐름 방향을 표시하기 위해서 하나 이상의 끝부분들에서 화살표들을 가질 수 있다. 이러한 표시들은 제한하기 위한 것으로 의도되지는 않는다. 오히려, 라인들은 회로 또는 로직 유닛의 보다 용이한 이해를 촉진하기 위해서 하나 이상의 예시적 실시예들과 연계하여 사용된다. 설계 필요성 또는 선호에 의해 좌우되는 바와 같이, 임의의 표현된 신호는 어느 방향으로도 이동할 수 있고 임의의 적합한 유형의 신호 스킴으로 구현될 수 있는 하나 이상의 신호들을 실제로 포함할 수 있다.
명세서 전체를 통해 및 청구항들에서, 용어 "접속된(connected)"은, 어떠한 중간 디바이스들도 없이, 접속되는 물체들 간의 직접적 전기적 접속을 의미한다. 용어 "결합된(coupled)"은, 접속되는 물체들 간의 직접적 전기적 접속 또는 하나 이상의 수동 또는 능동 중간 디바이스들을 통한 간접적 접속 중 어느 하나를 의미한다. 용어 "회로"는, 원하는 기능을 제공하기 위해 서로 협력하도록 배열되는 하나 이상의 수동 및/또는 능동 컴포넌트들을 의미한다. 용어 "신호"는 적어도 하나의 전류 신호, 전압 신호, 또는 데이터/클록 신호를 의미한다. 단수 표현("a", "an" 및 "the")은 복수 참조들을 포함한다. "에서(in)"의 의미는 "에서(in)" 및 "상에(on)"를 포함한다.
용어 "스케일링"이란 일반적으로 어느 한 처리 기술로부터 또 다른 처리 기술로 설계(회선도 및 레이아웃)를 변환하는 것을 말한다. 용어 "스케일링"이란 일반적으로 또한, 동일 기술 노드 내에서 레이아웃과 디바이스들을 축소하는 것을 말한다. 용어 "스케일링"이란 또한, 신호 주파수를, 또 다른 파라미터, 예를 들어 전원 레벨에 대해 상대적으로 조정하는 것(예를 들어, 늦추는 것)을 말할 수 있다. "실질적으로(substantially)", "근접한(close)", "대략(approximately)", "근처의(near)" 및 "약(about)"이라는 용어들은 일반적으로 목표 값의 ±20% 내에 있는 것을 말한다.
달리 특정되지 않는 한, 공통 대상을 설명하기 위해 서수 형용사 “제1”, “제2”, 및 “제3”, 기타 등등을 이용하는 것은 유사한 대상들의 상이한 경우들이 지칭되고 있다는 것을 나타낼 뿐이며, 이렇게 설명된 대상들이 시간적으로, 공간적으로, 순위적으로, 또는 임의의 다른 방식으로, 주어진 순서에 있어야만 한다는 것을 함의하려고 의도한 것은 아니다.
실시예들의 목적들을 위해, 트랜지스터들은 드레인, 소스, 게이트, 및 벌크 단자들을 포함하는 MOS(metal oxide semiconductor) 트랜지스터들이다. 트랜지스터들은 트라이게이트 및 핀펫 트랜지스터들, GAAC(Gate All Around Cylindrical) 트랜지스터들, 또는 탄소 나노 튜브들이나 스핀트로닉(spintronic) 디바이스들과 같이 트랜지스터 기능성을 구현하는 다른 디바이스들을 또한 포함한다. 소스 및 드레인 단자들은 동일한(identical) 단자들일 수 있으며, 본 명세서에서 교환가능하게 사용된다. 통상의 기술자는 다른 트랜지스터들, 예를 들어 바이폴라 접합 트랜지스터들 - BJT PNP/NPN, BiCMOS, CMOS, eFET, 기타 등등- 이 본 개시의 범위에서 벗어나지 않고서 이용될 수 있다는 것을 알 것이다. 용어 "MN"은 n형 트랜지스터(예를 들어, NMOS, NPN BJT 등)를 나타내고, 용어 "MP"는 p형 트랜지스터(예를 들어, PMOS, PNP BJT 등)을 나타낸다.
도 1은 본 개시의 일 실시예에 따른, LDO-VR의 일부와 디지털 드라이버로서의 이중 용도를 위한 전력 게이트를 가진 아키텍처(100)를 도해한다. 일 실시예에서, 아키텍처(100)는 다중화기(multiplexer)(mux)(101), p형 전력용 트랜지스터 M1, LDO-VR 코어(102), 로직(103), 버퍼, 및 부하(104)를 포함한다.
일 실시예에서, M1은 이중 목적 또는 모드를 갖는다. 예를 들어, 제1 모드에서, M1은 mux(101)가 M1의 게이트 단자를 제어하기 위해 노드 n4상의 신호를 셀렉트할 때 통상적 전력 게이트 트랜지스터로서 이용되고, 제2 모드에서 M1은 mux(101)가 M1의 게이트 단자에 결합하기 위해 노드 n3상의 신호를 셀렉트할 때 선형 전압 조정의 일부로서 이용된다. 전자의 경우는 디지털 전력 게이트 모드(106)로서 지칭되고, 후자의 경우는 LDO-VR 모드(105)로서 지칭된다. 일 실시예에서, M1의 소스 단자는 제1 전원(Vcca)에 결합되고 M1의 드레인 단자는 Vout에 결합된다. 제1 전원은 또한 비 게이트 전원(un-gated power supply)으로서 지칭된다.
일 실시예에서, Vout은 LDO-VR 코어(102)에 및 부하(104)에 결합된다. 일 실시예에서, 부하(104)는 임의의 로직 하위 부분이다. 예를 들어, 부하(104)는 프로세서 코어, 프로세서 코어의 부분, 입/출력 버퍼(들), 캐시, 기타 등등이다. 일 실시예에서, LDO-VR 코어(102)는 또한 제1 전원상에서 동작한다. 일 실시예에서, M1과 연계되는 LDO-VR 코어(102)는 플립 소스 폴로워로서 구현된다. 기타 실시예들에서, LDO-VR 코어(102)의 다른 아키텍처들이 이용될 수 있다. 일 실시예에서, LDO-VR 코어(102)는 기준 전압 Vref를 수신하고, 노드 n3상의 신호를 조절하기 위해 이것을 출력전압 Vout과 비교한다. 여기서, 용어 신호 및 해당 신호상의 노드는 교환 가능하게 이용된다. 예를 들어, Vout은 문장의 문맥에 의존하여 신호 Vout과 노드 Vout 둘 모두로 지칭된다.
일 실시예에서, 디지털 게이트 모드(106) 동안, 로직(103)에 의해 발생되는 디지털 신호는 M1의 게이트 단자를 제어하기 위해 이용된다. 일 실시예에서, 로직(103)의 출력은 버퍼에 의해 버퍼링된다. 일 실시예에서, 버퍼는 노드 n4'상의 입력을 수신하고, 노드 n4상의 출력을 발생한다. 버퍼는 또한 전력 게이트 드라이버로서 지칭된다. 일 실시예에서, M1의 게이트 단자(즉, 전력 게이트)가 버퍼에 의해 제어되어, M1의 게이트 단자가 비 게이트 전원상에서의 전압 드루프(voltage droop)들을 회피하기 위해 오프 상태로부터 온 상태로 점차적으로 스위칭되도록 한다.
실시예들이 단일 전력용 트랜지스터 M1을 예시하기는 하였지만, 다중 전력용 트랜지스터가 병렬로 함께 결합될 수 있다. 일 실시예에서, 노드 n4는 상이한 전력용 트랜지스터들 M1을 제어하기 위한 다중 신호를 전달하는 버스이다. 일 실시예에서, M1 트랜지스터들은 두 개의 하위 그룹으로 그룹화된다. 일 실시예에서, M1 트랜지스터들의 제1 하위 그룹은 디지털로 제어되고, M1 트랜지스터들의 다른 하위 그룹은 LDO-VR 코어(102)에 의해 제어된다. 그러한 실시예에서, mux(101)는 제거될 수 있다.
도 2는 본 개시의 일 실시예에 따른, LDO-VR의 일부와 디지털 드라이버로서의 이중 용도를 위한 전력 게이트를 가진 회로 레벨 아키텍처(200)를 도해한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 2의 요소들은 기술된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 그러한 것에만 한정되는 것은 아니라는 점을 지적해 둔다.
일 실시예에서, 아키텍처(200)는 증폭기 또는 비교기 AMP1, p형 트랜지스터 M1, p형 트랜지스터 M2, n형 트랜지스터 M3, p형 트랜지스터 M4, 및 n형 트랜지스터 M5, 저항기들 R1과 R2, 커패시터들 C1과 C2를 포함한다. 일 실시예에서, 저항기들 R1과 R2 및 커패시터들 C1과 C2는 선택사항인 디바이스들이다. 임의 수의 구현들이 설계에 안정성을 제공하기 위해 부가되는 커패시터들에 대해 이용될 수 있다. 일 실시예에서, 커패시터 C1의 효과는 커패시터들 및 저항기들을 가진 앞섬 회로망(lead network)으로서 구현된다.
일 실시예에서, AMP1은 입력들 Vref(이것은 기준 전압을 전달) 및 피드백 노드 fb를 수신한다. 일 실시예에서, AMP1은 1단 증폭기/비교기이다. 기타 실시예들에서, 다중 단이 AMP1을 구현하는데 사용될 수 있다. 일 실시예에서, fb는 Vout(부하에의 출력전압)의 나누어진 버전인 전압이다. 일 실시예에서, fb는 저항기들 R1과 R2에 의해 발생된다.
일 실시예에서, 저항기 R2는 Vout에 결합되는 한 단자와 노드 fb에 결합되는 다른 단자를 갖는다. 일 실시예에서, 저항기 R1은 저항기 R2와 직렬로 결합된다. 일 실시예에서, 저항기 R1의 한 단자는 저항기 R2의 제2 단자에 (및 노드 fb에) 결합되고 저항기 R1의 다른 단자는 접지에 결합된다. 일 실시예에서, AMP1의 출력은 M2의 게이트 단자에 결합되는 노드 n2이다. 일 실시예에서, 커패시터 C1은 노드 n2와 접지에 결합된다. 일 실시예에서, AMP1은 Vref를 fb와 비교하여 M2를 통한 전류를 제어하기 위한 노드 n2상의 신호를 발생한다. 일 실시예에서, AMP1은 Vref가 fb상의 전압과 실질적으로 동일해질 때까지 노드 n2상의 신호를 계속 조절한다.
일 실시예에서, M1은 Vout에 결합되는 부하(104)를 구동하는 전력용 트랜지스터이다. 일 실시예에서, M1의 드레인 단자는 제1 전원에 결합되고, M1의 소스 단자는 Vout에 결합되고, 게이트 단자는 mux(101)의 출력 n3'에 결합된다. 일 실시예에서, M2는 노드 n2에 결합되는 게이트 단자, Vout에 결합되는 소스 단자, 및 n1에 그리고 M3의 드레인 단자에 결합되는 드레인 단자를 갖는다. 일 실시예에서, M3의 소스 단자는 접지에 결합된다. 일 실시예에서, M3은 biasn1에 의해 제어되는 전류원이다. 일 실시예에서, biasn1 및 다른 바이어스 전압(즉, biasp 및 biasn2)은 하나 이상의 알려진 바이어스 회로들(도시 생략)에 의해 발생된다.
일 실시예에서, M4(이것은 전류원임)는 제1 전원에 결합되는 소스 단자, 노드 n3에 그리고 M5의 드레인 단자에 결합되는 드레인 단자를 갖는다. 일 실시예에서, M4의 게이트 단자는 바이어스 biasp에 의해 제어된다. 일 실시예에서, 보상 커패시터 C2가 노드들 n3과 n1 사이에 결합된다. 임의 수의 구현들이 설계 안정성을 제공하기 위해 부가되는 커패시터(들)에 대해 사용될 수 있다. 일 실시예에서, 커패시터 C2의 효과는 커패시터들과 저항기들을 가진 앞섬 회로망으로서 구현된다. 일 실시예에서, 노드 n3은 mux(101)의 입력에 결합된다. 일 실시예에서, (101)의 다른 입력은 노드 n4에 결합된다. 일 실시예에서, mux(101)은 패스 게이트 기반 mux이다. 일 실시예에서, mux(101)은 셀렉트 신호에 의해 제어 가능하다. 일 실시예에서, M5의 소스 단자는 노드 n1에 결합되고, M5의 드레인 단자는 노드 n3에 결합되고, M5의 게이트 단자는 biasn2에 의해 제어 가능하다.
일 실시예에서, 저항기들 R1과 R2는 동일 저항을 갖는다. 일 실시예에서, R1과 R2는 상이한 저항들을 가질 수 있다. 일 실시예에서, 저항기들 R1과 R2는 트랜지스터 기반 저항기들이다. 일 실시예에서, 저항기들 R1과 R2는 프로세스 저항기들(예를 들어, 폴리 저항기들)이다. 일 실시예에서, 트랜지스터들과 프로세스 저항기들의 조합은 저항기들 R1과 R2를 구현하는데 사용될 수 있다. 일 실시예에서, 커패시터들 C1과 C2는 프로세스 커패시터들(예를 들어, 금속 커패시터들)이다. 일 실시예에서, 커패시터들 C1과 C2는 트랜지스터 기반 커패시터들이다. 일 실시예에서, 프로세서 커패시터들과 트랜지스터 커패시터들의 조합으로부터 형성되는 혼성 커패시터들이 커패시터들 C1과 C2를 구현하는데 사용된다. 임의 수의 구현들이 설계에 안정성을 제공하기 위해 부가되는 커패시터들에 대해 사용될 수 있다. 일 실시예에서, 커패시터 C1의 효과는 커패시터들과 저항기들을 가진 앞섬 회로망으로서 구현된다.
일 실시예에서, M1, M2, M3, M4, 및 M5는 플립 소스 폴로워를 형성한다. 일 실시예에서, M3과 M4는 높은 이득을 제공하는 전류원들을 형성한다. 일 실시예에서, M5는 캐스코드 디바이스(cascode device)이다. 일 실시예에서, 노드 n3은 고 임피던스 노드이다. 일 실시예에서, 플립 소스 폴로워는 저항기들 R2와 R1, AMP1(오차 증폭기로도 불림) 및 커패시터 C1을 포함하는 저속 루프를 갖는다. 일 실시예에서, 플립 소스 폴로워는 트랜지스터들 M1-M5와 mux(101)로부터 형성되는 루프를 포함하는 고속 루프(즉, 저속 루프와 비교하여 정착 시간에 있어서 더 빠름)를 갖는다. 일 실시예에서, mux(101)는 플립 소스 폴로워를 구현하는 데에 필요하지 않다. 일 실시예에서, Vout의 DC(direct current) 레벨은 저속 루프에 의해 결정된다. 일 실시예에서, 아키텍처(200)와 신호 Vout의 AC(alternating current) 또는 고주파 특성들은 고속 루프에 의해 지배된다. 일 실시예에서, 고속 루프는 고주파 응답을 제공하는 반면, 저속 루프는 저주파 또는 DC 응답을 제공한다.
일 실시예에서, DC에서, M2의 게이트는 (Vout-Vt) 및 동작 점과 트랜지스터 파라미터들에 의해 정의되는 약간의 오버드라이브 전압에 의해 바이어싱되는데, 여기서 Vt는 M2의 문턱 전압이다. 일 실시예에서, Vout이 AC 이벤트에서 변할 때(예를 들어, 부하(104)에 의한 전류 수요 변화 때문에), Vgs(게이트 대 소스 전압) 및 그에 따라 M2의 전류가 변한다. 그러한 실시예에서, M2 전류는 노드 n3으로 돌아가 포개지고(fold) 이것은 Vout에서의 AC 변화를 보정하기 위해 M1의 바이어스를 변경한다. 일 실시예에서, 고속 루프는 커패시터 C2에 의해 보상되는 AC 이득 단이다. 기타 실시예들에서, 커패시터 C2는 다른 노드들에 결합될 수 있다.
도 3a는 본 개시의 일 실시예에 따른, 극점 추적 메커니즘(또는 극점 움직임 보상)을 가진 LDO-VR의 회로 레벨 아키텍처(300)를 도해한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 3a의 요소들은 설명된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이것에만 제한되지는 않는다는 점을 지적해 둔다. 도 3a는 도 2를 참조하면 기술된다. 실시예들을 모호하게 하지 않기 위해, 도 2와 도 3a 간의 차이들이 기술되고, 도 3a에서 이전에 논의되고 반복된 컴포넌트들/디바이스들과 접속들은 다시 상세히 말하지 않는다.
이 실시예에서, mux(101)가 제거된다. 일 실시예에서, 보상 커패시터 C2가 상이한 보상 기술이 이용되기 때문에 제거된다. 실시예에서, 아키텍처(300)는 다이오드 접속 p형 트랜지스터(M6)를 포함한다. 일 실시예에서, M6의 게이트 단자는 노드 n3에 결합되는 M6의 드레인 단자에 결합된다. 이 실시예에서, 노드 n3은 M1의 게이트 단자에 결합된다. 이 실시예에서, M6의 소스 단자는 제1 전원에 결합된다.
아키텍처(300)는 전류의 매우 큰 동작 범위(예를 들어, 0.1 - 8A)에서 기능할 수 있다. Vout의 출력 극점은 부하(104)에 의한 전류 수요가 변함에 따라 수 개의 차수들의 크기들에 걸쳐 변할 수 있다. 일 실시예에서, M6은 높은 전류들에 대한 이득 제한기(gain limiter)로서 기능한다. 일 실시예에서, M6은 이득 변동들뿐만 아니라 극점 움직임도 보상한다. 일 실시예에서, M1을 통한 전류가 증가함에 따라, 출력 극점은 더 높은 주파수로 이동한다. 일 실시예에서, 미러 유사 M6은 노드 n3상의 극점을 더 높은 주파수로 이동시킨다. 이 극점은 (M1의 Cg) × (M6의 1/gm)으로서 표현될 수 있다. M1을 통한 높은 LDO 전류들에서, M1의 gm(trans-conductance)은 매우 높고, 이는 출력 단에서의 AC 이득을 올린다. 일 실시예에서, M6은 출력 단의 AC 이득을 제한한다. 일 실시예에서, M6은 출력 전류의 미러이다. 일 실시예에서, 낮은 부하 전류들에서, M6의 효과는 미미하다. 그러한 실시예에서, 더 높은 전류들에서, M6가 개입해 들어가서 M1(즉, 출력 단)의 증가된 AC 이득을 보상한다
일 실시예에서, 아키텍처(300)는 커패시터 Ccomp(예를 들어, 15pF) 및 저항기 Rcomp(예를 들어, 30KOhms)를 갖는 보상 회로망을 포함한다. 일 실시예에서, 커패시터 Comp는 노드 n3과 노드 n5에 결합되고, 후자의 노드는 M4의 게이트 단자에 결합된다. 일 실시예에서, 저항기 Rcomp는 노드 n5와 biasp에 결합된다. 일 실시예에서, 주파수 보상은 Rcomp와 Ccomp에 의해 제공된다. 일 실시예에서, 저항기 Rcomp는 AC에서 biasp를 M5에 격리시킨다. 일 실시예에서, 일부 주파수에서, M4의 출력 임피던스가 감소되는데, 그 이유는 커패시터 Ccomp가 M4의 게이트와 드레인 단자들을 분로시키고, 따라서 극점을 생성하기 때문이다. 이 실시예에서, 제로가 Rcomp*Ccomp 회로망의 3dB 주파수에서 등장하여, M1을 1/gm 단으로 변화시킨다. 이 실시예에서, 보상 회로망이 보데선도(Bode plot)상의 극점 및 제로(pole and zero)로서 등장한다. 그러한 실시예에서, Rcomp 및 Ccomp가 용량성 승산기(capacitive multiplier)처럼 등장한다.
도 3b-d는 본 개시의 일 실시예에 따른, 제각기의 보상 회로망들(320, 330, 및 340)을 도해한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 3b-d의 요소들은 설명된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 그러한 것에만 한정되는 것은 아니라는 점을 지적해 둔다.
여기서, Cg는 M1의 게이트 커패시턴스이고 ro는 M4의 출력 임피던스이다. 일 실시예에서, 더 나은 LDO-VR 성능을 위해 더 큰 ro가 이용되고 높은 전류 용량을 위해 더 큰 Cg가 이용된다. 이런 경우에, 저주파 극점이 고속 루프에 등장한다. 여기서, n3의 임피던스는 다음과 같이 주어진다:
Figure pct00001
일 실시예에서, 보상 회로망(320)은 커패시터 함께 직렬로 결합되는 Ccomp1 및 저항기 Rcomp1을 포함한다. 저주파 극점(즉, Vout 저주파 극점 또는 루프에서의 임의의 다른 저주파 극점)이 뒤짐 보상(lag compensation)에 의해, 즉 Rcomp1과 Ccomp1의 추가에 의해 취소되거나 감소될 수 있다. 일 실시예에서, 커패시터 Ccomp1은 Cg보다 몇 배 더 크다. 일 실시예에서, 보상 저항기 Rcomp1는 ro보다 몇 배 더 작다. 일 실시예에서, 보상 회로망에 의해, 입력 임피던스는 다음과 같이 표현된다:
Figure pct00002
이것은 다음과 같이 단순화될 수 있다:
Figure pct00003
Ccomp1의 크기는 매우 크고(예를 들어, 90nF), 이산 커패시터로서 구현될 수 있다.
일 실시예에서, 보상 회로망(330)이 아키텍처(300)에 사용된다. 이 실시예에서, M4는 전류원으로서 및 제로 전력 불이익을 가진 용량성 승산을 위해 이용된다. 이 실시예에서, Ccomp2는 크기에 있어서 Ccomp1보다 훨씬 작은데, 예를 들어 그 크기가 약 1000배만큼 더 작다. Ccomp2의 작은 크기는 이것이 다이상에 구현되는 것을 허용한다. 용량성 승산 효과가 도 3d에 도시된다. 여기서, 보상 회로망(340)은 회로망(330)에 대한 등가 보상 회로망이다. 회로망(340)은 회로망(320)과 비슷한 보상을 제공하는데, 그러나 훨씬 작은 보상 커패시터에 의해 그렇게 한다. 여기서, 보상 커패시턴스는 승산 효과에 의해 야기되는 큰 커패시턴스인 Ccomp2*gm4*Rcomp2에 의해 주어지고, 보상 저항은 1/gm4에 의해 주어진다. 이 실시예에서, 보상 회로망(330)의 입력 임피던스는 다음과 같이 표현될 수 있다:
Figure pct00004
여기서, gm4는 M4의 트랜스컨덕턴스이다. 보상 회로망(330)은 보상 회로망(320)보다 작다. 이 실시예에서, M4는 LCO-VR들 고속 루프의 동작 점을 설정한다. 일 실시예에서, M4는 커패시턴스 승산을 가진 능동 보상을 제공한다.
도 4는 본 개시의 일 실시예에 따른, 극점 추적 메커니즘과 용량성 승산 보상 회로망을 가진 LDO-VR의 일부와 디지털 드라이버로서의 이중 용도를 위한 전력 게이트를 가진 회로 레벨 아키텍처(400)를 도해한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 4의 요소들은 설명된 방식과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이것에만 제한되지는 않는다는 점을 지적해 둔다. 도 4는 도 3a와 관련하여 기술된다. 실시예들을 모호하게 하지 않기 위해, 도 4와 도 3a 간의 차이들이 기술되고, 이전에 도 3a에서 논의되고 반복된 컴포넌트들/디바이스들과 접속들은 다시 상세히 말하지 않는다.
이 실시예에서, 아키텍처(400)는 노드들 n3과 n3' 사이에 결합되는 mux(101)를 포함하며, 여기서 노드 n3'은 M1의 게이트 단자에 결합된다. 일 실시예에서, n4가 mux(101)의 제2 입력에 결합되는 한편, n3은 mux(101)의 제1 입력에 결합된다. 일 실시예에서, mux(101)는 셀렉트 신호에 의해 제어된다. 아키텍처(400)의 실시예에서, mux(101), 다이오드 접속 M6, 및 더 작은 보상 회로망(330)이 이전에 논의된 컴포넌트들에 더하여 이용된다.
도 5는 다중 코어를 가진 프로세서(500)이고, 다중 코어의 각각은 일 실시예에 따른, LDO-VR의 일부와 디지털 드라이버로서의 이중 용도를 위한 전력 게이트를 가진 아키텍처를 갖는다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 5의 요소들은 기술된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 그러한 것에만 한정되는 것은 아니라는 점을 지적해 둔다.
일 실시예에서, 프로세서(500)는 다중 코어 - 코어들 1 내지 4 - 전력 제어 유닛(501)(PCU), 및 LDO-VR의 일부와 디지털 드라이버로서의 이중 용도를 위한 전력 게이트를 가진 다중 회로(100)를 포함한다. 일 실시예에서, PCU(501)는 각각의 코어에서 (도 1 및 또한 도 2-4 중 임의의 것으로부터의) 각각의 회로(100)에 대한 제어 신호들 s1-s4를 발생한다. 일 실시예에서, 신호들 s1-s4는 mux(101)를 위한 셀렉트 신호들, 로직(103)을 위한 제어 신호들, 및 다른 신호들에 관한 정보를 갖는 버스일 수 있다. 이 실시예에서, 코어들 1-4 또는 코어들 1-4의 하위 부분들은 각각의 회로(100)에 대한 부하들이다. 도 5의 실시예가 4개의 코어를 예시하지만, 임의 수의 코어들이 회로들(100)의 임의의 배열과 지원을 가지며 사용될 수 있다.
도 6은 본 발명의 일 실시예에 따른, LDO-VR의 일부와 디지털 드라이버로서의 이중 용도를 위한 전력 게이트를 가진 스마트 디바이스 또는 컴퓨터 시스템 또는 SOC(system on chip)(1600)이다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 6의 요소들은 설명된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 그러한 것에만 한정되는 것은 아니라는 점을 지적해 둔다.
도 6은 평탄 표면 인터페이스 커넥터들이 이용될 수 있는 모바일 디바이스의 실시예의 블록도를 도해한다. 일 실시예에서, 컴퓨팅 디바이스(1600)는, 컴퓨팅 태블릿, 모바일폰 또는 스마트폰, 무선 가능 e-리더(e-reader), 또는 다른 무선 모바일 디바이스와 같은 모바일 컴퓨팅 디바이스를 나타낸다. 소정 컴포넌트들이 일반적으로 도시되며, 이러한 디바이스의 모든 컴포넌트들이 컴퓨팅 디바이스(1600)에 도시된 것은 아니라는 점을 이해할 것이다.
일 실시예에서, 컴퓨팅 디바이스(1600)는 논의된 실시예들을 참조하여 기술된, LDO-VR의 일부와 디지털 드라이버로서의 이중 용도를 위한 전력 게이트를 가진 제1 프로세서(1610)를 포함한다. 컴퓨팅 디바이스(1600)의 다른 블록들은 또한 실시예들을 참조하여 기술된 LDO-VR의 일부와 디지털 드라이버로서의 이중 용도를 위한 전력 게이트를 가진 장치를 또한 포함할 수 있다. 본 개시의 다양한 실시예들은 또한 무선 인터페이스와 같은 (1670) 내에서의 네트워크 인터페이스를 포함할 수 있어서 시스템 실시예가 무선 디바이스, 예를 들어 셀폰 또는 PDA(Personal Digital Assistant) 또는 착용식 디바이스에 통합될 수 있도록 한다.
일 실시예에서, 프로세서(1610)(및/또는 프로세서(1690))는, 마이크로프로세서들, 애플리케이션 프로세서들, 마이크로컨트롤러들, 프로그램가능 로직 디바이스들, 또는 다른 처리 수단과 같은 하나 이상의 물리적 디바이스들을 포함할 수 있다. 프로세서(1690)는 선택 사항일 수 있다. 실시예가 두 개의 프로세서를 보여주지만, 단일의 또는 두 개보다 많은 프로세서들이 사용될 수 있다. 프로세서(1610)에 의해 실행되는 처리 동작들은 애플리케이션 및/또는 디바이스 기능들이 그 상에서 실행되는 운영 플랫폼 또는 운영 체제의 실행을 포함한다. 처리 동작들은, 인간 사용자와의 또는 다른 디바이스들과의 I/O(input/output)에 관계되는 동작들, 전력 관리에 관계되는 동작들, 및/또는 컴퓨팅 디바이스(1600)를 다른 디바이스에 접속하는 것과 관계되는 동작들을 포함한다. 처리 동작들은 또한 오디오 I/O 및/또는 디스플레이 I/O에 관계되는 동작들을 포함할 수 있다.
일 실시예에서, 컴퓨팅 디바이스(1600)는 컴퓨팅 디바이스에게 오디오 기능들을 제공하는 것과 연관되는 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로들) 및 소프트웨어(예를 들어, 드라이버들, 코덱들) 컴포넌트들을 나타내는 오디오 서브시스템(1620)을 포함한다. 오디오 기능들은 스피커 및/또는 헤드폰 출력뿐만 아니라 마이크 입력을 포함할 수 있다. 이러한 기능들을 위한 디바이스들은 컴퓨팅 디바이스(1600) 내에 통합되거나, 또는 컴퓨팅 디바이스(1600)에 접속될 수 있다. 일 실시예에서, 사용자는 프로세서(1610)에 의해 수신되고 처리되는 오디오 커맨드들을 제공함으로써 컴퓨팅 디바이스(1600)와 상호작용한다.
디스플레이 서브시스템(1630)은 사용자가 컴퓨팅 디바이스(1600)와 상호작용하기 위한 시각적 및/또는 촉각적 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스) 및 소프트웨어(예를 들어, 드라이버)를 나타낸다. 디스플레이 서브시스템(1630)은, 사용자에게 디스플레이를 제공하기 위해 사용되는 특정 스크린 또는 하드웨어 디바이스를 포함하는 디스플레이 인터페이스(1632)를 포함한다. 일 실시예에서, 디스플레이 인터페이스(1632)는 프로세서(1610)와는 별개인 것으로서 디스플레이에 관계되는 적어도 일부 처리를 실행하기 위한 로직을 포함한다. 일 실시예에서, 디스플레이 서브시스템(1630)은 사용자에의 및 그에 대한 출력 및 입력 양자 모두를 제공하는 터치 스크린(또는 터치 패드) 디바이스를 포함한다.
I/O 컨트롤러(1640)는 사용자와의 상호작용에 관계되는 하드웨어 디바이스들 및 소프트웨어 컴포넌트들을 나타낸다. I/O 컨트롤러(1640)는 오디오 서브시스템(1620) 및/또는 디스플레이 서브시스템(1630)의 일부인 하드웨어를 관리하도록 동작 가능하다. 부가적으로, I/O 컨트롤러(1640)는, 그를 통해 사용자가 시스템과 상호작용할 수 있는, 컴퓨팅 디바이스(1600)에 접속하는 부가적인 디바이스들에 대한 접속 포인트를 예시한다. 예를 들어, 컴퓨팅 디바이스(1600)에 부착될 수 있는 디바이스들은, 마이크 디바이스들, 스피커 또는 스테레오 시스템들, 비디오 시스템들 또는 기타 디스플레이 디바이스들, 키보드 또는 키패드 디바이스들, 또는 카드 리더들 또는 기타 디바이스들과 같은 특정한 응용들과의 사용을 위한 기타 I/O 디바이스들을 포함할 수 있다.
앞서 언급한 바와 같이, I/O 컨트롤러(1640)는 오디오 서브시스템(1620) 및/또는 디스플레이 서브시스템(1630)과 상호작용할 수 있다. 예를 들어, 마이크 또는 다른 오디오 디바이스를 통한 입력은 컴퓨팅 디바이스(1600)의 하나 이상의 애플리케이션들 또는 기능들에게 입력 또는 커맨드들을 제공할 수 있다. 부가적으로, 오디오 출력이 디스플레이 출력 대신에 또는 그에 부가하여 제공될 수 있다. 또 다른 예에서, 디스플레이 서브시스템(1630)이 터치 스크린을 포함한다면, 디스플레이 디바이스는 I/O 컨트롤러(1640)에 의해 적어도 부분적으로 관리될 수 있는 입력 디바이스로서 또한 역할을 한다. I/O 컨트롤러(1640)에 의해 관리되는 I/O 기능들을 제공하기 위한 부가적 버튼들 또는 스위치들이 컴퓨팅 디바이스(1600)상에 또한 존재할 수 있다.
일 실시예에서, I/O 컨트롤러(1640)는 가속도계들, 카메라들, 광 센서들 또는 다른 환경 센서들, 또는 컴퓨팅 디바이스(1600)에 포함될 수 있는 다른 하드웨어와 같은 디바이스들을 관리한다. 입력은 직접적 사용자 상호작용의 일부일 수 있을 뿐만 아니라, 그 동작들(예컨대, 잡음 필터링, 밝기 검출을 위한 디스플레이들의 조정, 카메라용 플래시 적용, 또는 다른 특징들)에 영향을 주기 위한 환경적 입력을 시스템에 제공하는 것일 수 있다.
일 실시예에서, 컴퓨팅 디바이스(1600)는, 배터리 전력 사용, 배터리 충전, 및 전력 절감 동작에 관계되는 특징들을 관리하는 전력 관리(1650)를 포함한다. 메모리 서브시스템(1660)은 컴퓨팅 디바이스(1600)에 정보를 저장하기 위한 메모리 디바이스들을 포함한다. 메모리는 비휘발성(메모리 디바이스에 대한 전력이 중단되는 경우에도 상태가 변하지 않음) 및/또는 휘발성(메모리 디바이스에 대한 전력이 중단되는 경우에 상태가 정의되지 않음(indeterminate)) 메모리 디바이스들을 포함할 수 있다. 메모리 서브시스템(1660)은 애플리케이션 데이터, 사용자 데이터, 음악, 사진, 문서, 또는 다른 데이터뿐만 아니라 컴퓨팅 디바이스(1600)의 애플리케이션들 및 기능들의 실행과 관계되는 시스템 데이터(장기적이든 일시적이든)를 저장할 수 있다.
실시예들의 요소들은 또한, 컴퓨터 실행가능 명령어들(예를 들어, 본 명세서에서 논의한 임의의 다른 처리들을 구현하는 명령어들)을 저장하기 위한 머신 판독가능 매체(예를 들어, 메모리(1660))로서 제공된다. 머신 판독가능 매체(예를 들어, 메모리(1660))는, 플래시 메모리, 광 디스크들, CD-ROM들, DVD ROM들, RAM들, EPROM들, EEPROM들, 자기 또는 광 카드들, 상 변화 메모리(PCM), 또는 전자적 또는 컴퓨터 실행가능 명령어들을 저장하기에 적합한 다른 유형들의 머신 판독가능 매체를 포함하지만, 이것들로만 제한되지는 않는다. 예를 들어, 본 개시 내용의 실시예들은 원격 컴퓨터(예를 들어, 서버)로부터 요청 컴퓨터(예를 들어, 클라이언트)에게 통신 링크(예를 들어, 모뎀, 또는 네트워크 연결)를 통하여 데이터 신호들에 의해 전송될 수 있는 컴퓨터 프로그램(예를 들어, BIOS)으로서 다운로딩될 수 있다.
연결(connectivity)(1670)은, 컴퓨팅 디바이스(1600)로 하여금 외부 디바이스들과 통신하게 할 수 있는 하드웨어 디바이스들(예를 들어, 무선 및/또는 유선 커넥터들 및 통신 하드웨어) 및 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 컴퓨팅 디바이스(1600)는 다른 컴퓨팅 디바이스들, 무선 액세스 포인트들 또는 기지국들과 같은 별개의 디바이스들일뿐만 아니라 헤드셋들, 프린터들, 또는 다른 디바이스들과 같은 주변 장치들일 수 있다.
연결(1670)은 복수의 상이한 유형의 연결을 포함할 수 있다. 일반화하기 위해서, 컴퓨팅 디바이스(1600)는 셀룰러 연결(1672) 및 무선 연결(1674)을 가진 것으로 예시된다. 셀룰러 연결(1672)은, GSM(global system for mobile communications) 또는 변형물들이나 파생물들, CDMA(code division multiple access) 또는 변형물들이나 파생물들, TDM(time division multiplexing) 또는 변형물들이나 파생물들, 또는 다른 셀룰러 서비스 표준들을 통해 제공되는 바와 같은, 무선 반송파들에 의해 제공되는 셀룰러 네트워크 연결을 일반적으로 말한다. 무선 연결(또는 무선 인터페이스)(1674)은 셀룰러가 아닌 무선 연결을 말하며, (블루투스, 근접 장(Near Field), 기타 등등과 같은) PAN(personal　area　network)들, (Wi-Fi와 같은) LAN(Local Area Network)들, 및/또는 (WiMax와 같은) WAN(Wide　Area　Network)들, 또는 다른 무선 통신을 포함할 수 있다.
주변장치 연결들(1680)은, 주변장치 연결들을 이루는 하드웨어 인터페이스들 및 커넥터들뿐만 아니라 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 컴퓨팅 디바이스(1600)는 다른 컴퓨팅 디바이스들에의 주변 장치("으로"(1682))일 수 있는 것은 물론이고, 자신에게 접속되는 주변 장치들("으로부터"(1684))를 가질 수 있다는 점을 이해할 것이다. 컴퓨팅 디바이스(1600)는 흔히, 컴퓨팅 디바이스(1600)상에서 콘텐츠를 관리(예를 들어, 다운로딩 및/또는 업로딩, 변경, 동기화)하는 것과 같은 목적을 위해 다른 컴퓨팅 디바이스에 접속하기 위한 "도킹" 커넥터를 가진다. 부가적으로, 도킹 커넥터는 컴퓨팅 디바이스(1600)로 하여금 예를 들어 시청각 시스템 또는 다른 시스템에게의 콘텐츠 출력을 제어하게 허용하는 소정 주변 장치들에게 컴퓨팅 디바이스(1600)가 접속하는 것을 허용할 수 있다.
사유 도킹 커넥터(proprietary docking connector) 또는 다른 사유 접속 하드웨어에 더하여, 컴퓨팅 디바이스(1600)는 보통의 또는 표준 기반의 커넥터들을 통해 주변장치 접속들(1680)을 이룰 수 있다. 보통 유형들은 (다수의 상이한 하드웨어 인터페이스들 중 임의의 것을 포함할 수 있는) USB(Universal Serial Bus) 커넥터, MDP(MiniDisplay Port)를 포함하는 DisplayPort, HDMI(High Definition Multimedia Interface), 파이어와이어(Firewire), 또는 기타 유형들을 포함할 수 있다.
본 명세서에서 "실시예", "일 실시예', "몇몇 실시예", 또는 "기타 실시예"라는 언급은, 실시예들과 연계하여 설명된 특정의 특징, 구조, 또는 특성이 적어도 몇몇 실시예들에 포함되지만, 반드시 모든 실시예들에 포함되는 것은 아니라는 것을 의미한다. "실시예", "일 실시예", 또는 "몇몇 실시예"의 다양한 등장들은 모두가 반드시 동일 실시예를 가리키는 것은 아니다. 명세서에서 컴포넌트, 특징, 구조, 또는 특성이 "포함될 수(may)”, ”포함될 수(might)", 또는 "포함될 수(could)" 있다고 진술한다면, 그 특정의 컴포넌트, 특징, 구조, 또는 특성이 포함될 것이 반드시 요구되는 것은 아니다. 명세서 또는 청구항에서 "단수(a, an)" 요소를 언급한다면, 이것은 그 요소가 단 하나만 있다는 것을 의미하는 것은 아니다. 명세서 또는 청구항에서 "추가적(an additional)" 요소를 언급한다면, 이것은 하나보다 많은 추가적 요소들이 있다는 것을 배제하지 않는다.
또한, 특정의 특징들, 구조들, 기능들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다. 예를 들어, 제1 실시예는 제2 실시예와, 두 개의 실시예와 연관되는 특정의 특징들, 구조들, 기능들, 또는 특성들이상호 배타적이지 않은 어는 곳에서든 조합될 수 있다.
본 개시가 그 특정 실시예들과 연계하여 설명되었지만, 전술한 설명에 비추어 보면 통상의 기술자에게 이런 실시예들의 많은 대안들, 수정들, 및 변형들이 명백할 것이다. 예를 들어, 다른 메모리 아키텍처들, 예를 들어 DRAM(Dynamic RAM)이 논의된 실시예들을 사용할 수 있다. 본 개시의 실시예들은, 첨부된 청구항들의 광범위한 범위 내에 드는 이러한 모든 대안들, 수정들, 및 변형들을 포괄하는 것으로 의도된다.
또한, IC(Integrated Circuit) 칩들 및 다른 컴포넌트들에 대한 공지된 전력/접지 접속들이, 예시와 논의의 단순성을 기하기 위해 및 본 개시를 불명료하게 하지 않도록 제시된 도면들 내에 보여질 수도 있고 보여지지 않을 수도 있다. 또한, 배열들은, 본 개시를 불명료하게 하는 것을 회피하기 위해서 및 이러한 블록도 배열들의 구현과 관련한 구체 사항들이 본 개시가 그 내에서 구현될 플랫폼에 크게 의존한다는 사실(즉, 이러한 구체 사항들이 통상의 기술자의 이해 범위 내에 충분히 있을 것이라는 사실)을 고려하여 블록도 형태로 도시될 수 있다. 본 개시의 예시적 실시예들을 설명하기 위해서 특정 상세 사항들(예를 들어, 회로들)이 제시되어 있지만, 본 개시는 이들 특정 상세 사항들 없이 또는 이들 특정 상세 사항들의 변형에 의해 실시될 수 있다는 것이 통상의 기술자에게 명백할 것이다. 따라서, 본 설명은 제한하기 위한 것이 아니라 예시적인 것으로 간주해야 한다.
하기 예들은 추가 실시예들과 관련된다. 이 예들에서의 상세 사항들은 하나 이상의 실시예에서의 어디에서든 이용될 수 있다. 본 명세서에 설명된 장치의 모든 선택 사항적 특징들은 방법 또는 처리와 대하여 또한 구현될 수 있다.
예를 들어, 일 실시예에서, 다음을 포함하는 장치가 제공된다: 입력 전원을 공급하기 위한 제1 전원 노드; 제1 전원 노드에 결합되는 전력용 트랜지스터; 전력용 트랜지스터가 LDO-VR의 일부로서 동작할 것인지 또는 디지털 스위치로서 동작할 것인지에 따라서 전력용 트랜지스터의 게이트 단자를 선택적으로 제어하기 위한 다중화기; 및 전력용 트랜지스터에 결합되어 전력용 트랜지스터로부터 부하에게 전원을 제공하기 위한 제2 전원 노드.
일 실시예에서, LDO-VR은 플립 소스 폴로워 유형을 갖는다. 일 실시예에서, LDO-VR은 제1 전원 노드와 또 다른 노드에 결합되는 다이오드 접속 트랜지스터(diode connected transistor)를 포함한다. 일 실시예에서, 다른 노드는 다중화기를 통해 전력용 트랜지스터의 게이트 단자에 결합된다. 일 실시예에서, LDO-VR은 다른 노드에 결합되는 용량성 승산 보상 회로망을 포함한다. 일 실시예에서, 다이오드는 제2 전원 노드상에서의 전류 수요 변화 동안의 극점 움직임을 보상한다.
일 실시예에서, LDO-VR은 다음을 포함한다: 제2 전원 노드에 결합되는 소스 단자를 가진 제1 p형 트랜지스터; 및 제2 전원 노드상의 나누어진 전압과 기준을 비교하기 위한 증폭기 또는 비교기 - 증폭기 또는 비교기는 p형 트랜지스터의 게이트 단자를 제어하기 위해 출력을 가짐 -. 일 실시예에서, LDO-VR은 다음을 추가로 포함한다: 제1 p형 트랜지스터와 직렬로 결합되는 제1 n형 트랜지스터 - 제1 n형 트랜지스터는 제1 바이어스 전압에 의해 제어 가능한 게이트 단자를 가짐 -; 및 제1 p형 트랜지스터와 제1 n형 트랜지스터의 드레인 단자들에 결합되는 제2 n형 트랜지스터 - 제2 n형 트랜지스터는 제2 바이어스 전압에 의해 제어 가능한 게이트 단자를 가짐 -.
일 실시예에서, LDO-VR은 다음을 추가로 포함한다: 제3 바이어스 전압을 수신하기 위한 제1 단자, 및 제2 단자를 가진 저항기; 저항기의 제2 단자에 결합되는 제1 단자를 가진 커패시터 - 커패시터는 다중화기를 통해 전력용 트랜지스터의 게이트 단자에 결합되는 다른 노드에 결합되는 제2 단자를 가짐 -; 및 제2 n형 트랜지스터와 직렬로 결합되는 제2 p형 트랜지스터 - 제2 p형 트랜지스터는 저항기의 제2 단자와 커패시터의 제1 단자에 결합되는 게이트 단자를 가짐 -. 일 실시예에서, 전력용 트랜지스터는 p형 트랜지스터이다.
또 다른 예에서, 다음을 포함하는 시스템이 제공된다: 메모리 유닛; 메모리 유닛에 결합되는 프로세서 - 프로세서는 상기 논의한 장치에 따른 장치를 가짐 -; 및 프로세서를 또 다른 디바이스에 통신 가능하게 결합하기 위한 무선 인터페이스.
또 다른 예에서, 디지털 전력 게이트로서 또는 LDO-VR의 일부로서 선택적으로 동작하기 위한 전력용 트랜지스터를 포함하는 장치가 제공된다. 일 실시예에서, LDO-VR은 플립 소스 폴로워 유형이다. 일 실시예에서, 전력용 트랜지스터는 p형 트랜지스터이다. 일 실시예에서, LDO-VR은 전력용 트랜지스터에 선택적으로 결합하기 위한 다이오드 접속 트랜지스터를 포함한다. 일 실시예에서, 다이오드 접속 트랜지스터는 높은 전류 부하들에서 LDO-VR을 안정화하기 위한 것이다.
일 실시예에서, 다이오드 접속 트랜지스터는 p형 트랜지스터이다. 일 실시예에서, LDO-VR은 전력용 트랜지스터에 선택적으로 결합하기 위한 용량성 승산 보상 회로망을 포함한다. 일 실시예에서, 전력용 트랜지스터는 다음을 포함한다: 다중화기에 결합되는 게이트 단자; 제1 전원 노드에 결합되는 소스 단자; 및 제2 전원 노드에 결합되는 드레인 단자 - 제2 전원 노드는 전력을 부하에게 제공하기 위한 것임 -.
또 다른 예에서, 다음을 포함하는 시스템이 제공된다: 메모리 유닛; 메모리 유닛에 결합되는 프로세서 - 프로세서는 상기 논의한 장치에 따른 장치를 가짐 -; 및 프로세서를 또 다른 디바이스에 통신 가능하게 결합하기 위한 무선 인터페이스. 일 실시예에서, 시스템은 프로세서에 의해 처리되는 내용을 표시하기 위한 디스플레이 유닛을 추가로 포함한다.
독자로 하여금 본 기술적 개시의 속성 및 요점을 알아내는 것을 허용하기 위한 요약서가 제공된다. 이 요약서는 청구항들의 범위나 의미를 제한하기 위해 이용되지 않을 것이라는 전제 하에 제출된다. 이하의 청구항들은, 각각의 청구항이 개별 실시예로서 그 스스로 성립하면서, 이로써 상세한 설명에 통합된다.

Claims (21)

  1. 장치로서,
    입력 전원을 공급하기 위한 제1 전원 노드;
    상기 제1 전원 노드에 결합되는 전력용 트랜지스터(power transistor);
    상기 전력용 트랜지스터가 LDO-VR(low dropout voltage regulator)의 일부로서 동작할 것인지 또는 디지털 스위치로서 동작할 것인지에 따라서 상기 전력용 트랜지스터의 게이트 단자를 선택적으로 제어하기 위한 다중화기; 및
    상기 전력용 트랜지스터에 결합되어 상기 전력용 트랜지스터로부터 부하에게 전원을 제공하기 위한 제2 전원 노드.
    를 포함하는 장치.
  2. 제1항에 있어서, 상기 LDO-VR은 플립 소스 폴로워 유형(flipped source follower type)인 장치.
  3. 제2항에 있어서, 상기 LDO-VR은 상기 제1 전원 노드 및 또 다른 노드에 결합되는 다이오드 접속 트랜지스터를 포함하는 장치.
  4. 제3항에 있어서, 상기 다른 노드는 상기 다중화기를 통해 상기 전력용 트랜지스터의 게이트 단자에 결합되는 장치.
  5. 제4항에 있어서, 상기 LDO-VR은 상기 다른 노드에 결합되는 용량성 승산 보상 회로망(capacitive multiplication compensation network)을 포함하는 장치.
  6. 제3항에 있어서, 상기 다이오드는 상기 제2 전원 노드상에서의 전류 수요 변화 동안의 극점 움직임을 보상하기 위한 것인 장치.
  7. 제3항에 있어서, 상기 LDO-VR은,
    상기 제2 전원 노드에 결합되는 소스 단자를 가진 제1 p형 트랜지스터; 및
    상기 제2 전원 노드상의 나누어진(divided down) 전압과 기준을 비교하기 위한 증폭기 또는 비교기 - 상기 증폭기 또는 비교기는 상기 p형 트랜지스터의 게이트 단자를 제어하기 위한 출력을 가짐 -
    를 포함하는 장치.
  8. 제7항에 있어서, 상기 LDO-VR은,
    상기 제1 p형 트랜지스터와 직렬로 결합되는 제1 n형 트랜지스터 - 상기 제1 n형 트랜지스터는 제1 바이어스 전압에 의해 제어 가능한 게이트 단자를 가짐 -; 및
    상기 제1 p형 트랜지스터 및 상기 제1 n형 트랜지스터의 드레인 단자들에 결합되는 제2 n형 트랜지스터 - 상기 제2 n형 트랜지스터는 제2 바이어스 전압에 의해 제어 가능한 게이트 단자를 가짐 -
    를 더 포함하는 장치.
  9. 제8항에 있어서, 상기 LDO-VR은,
    제3 바이어스 전압을 수신하기 위한 제1 단자, 및 제2 단자를 가진 저항기;
    상기 저항기의 제2 단자에 결합되는 제1 단자를 가진 커패시터 - 상기 커패시터는 상기 다중화기를 통해 상기 전력용 트랜지스터의 게이트 단자에 결합되는 상기 다른 노드에 결합되는 제2 단자를 가짐 -; 및
    상기 제2 n형 트랜지스터와 직렬로 결합되는 제2 p형 트랜지스터 - 상기 제2 p형 트랜지스터는 상기 저항기의 제2 단자와 상기 커패시터의 제1 단자에 결합되는 게이트 단자를 가짐 -
    를 더 포함하는 장치.
  10. 제1항에 있어서, 상기 전력용 트랜지스터는 p형 트랜지스터인 장치.
  11. 장치로서,
    디지털 전력 게이트로서 또는 LDO-VR의 일부로서 선택적으로 동작하기 위한 전력용 트랜지스터
    를 포함하는 장치.
  12. 제11항에 있어서, 상기 LDO-VR은 플립 소스 폴로워 유형인 장치.
  13. 제11항에 있어서, 상기 전력용 트랜지스터는 p형 트랜지스터인 장치.
  14. 제11항에 있어서, 상기 LDO-VR은 상기 전력용 트랜지스터에 선택적으로 결합하는 다이오드 접속 트랜지스터를 포함하는 장치.
  15. 제14항에 있어서, 상기 다이오드 접속 트랜지스터는 높은 전류 부하들에서 상기 LDO-VR을 안정화하기 위한 것인 장치.
  16. 제14항에 있어서, 상기 다이오드 접속 트랜지스터는 p형 트랜지스터인 장치.
  17. 제11항에 있어서, 상기 LDO-VR은 상기 전력용 트랜지스터에 선택적으로 결합하는 용량성 승산 보상 회로망을 포함하는 장치.
  18. 제11항에 있어서, 상기 전력용 트랜지스터는,
    다중화기에 결합되는 게이트 단자;
    제1 전원 노드에 결합되는 소스 단자; 및
    제2 전원 노드에 결합되는 드레인 단자 - 상기 제2 전원 노드는 전력을 부하에게 제공하기 위한 것임 -
    를 포함하는 장치.
  19. 시스템으로서,
    메모리 유닛;
    상기 메모리 유닛에 결합되는 프로세서 - 상기 프로세서는 제1항 내지 제10항 중 어느 한 항에 따른 장치를 가짐 -; 및
    상기 프로세서를 또 다른 디바이스에 통신 가능하게 결합하기 위한 무선 인터페이스
    를 포함하는 시스템.
  20. 시스템으로서,
    메모리 유닛;
    상기 메모리 유닛에 결합되는 프로세서 - 상기 프로세서는 제11항 내지 제18항 중 어느 한 항에 따른 장치를 가짐 -; 및
    상기 프로세서를 또 다른 디바이스에 통신 가능하게 결합하기 위한 무선 인터페이스
    를 포함하는 시스템.
  21. 제20항에 있어서, 상기 프로세서에 의해 처리되는 내용을 표시하기 위한 디스플레이 유닛을 더 포함하는 시스템.
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