KR20160007260A - 반도체 소자 - Google Patents
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Abstract
실시 예의 반도체 소자는 기판과, 기판의 제1 면에 배치된 제1 질화물 반도체층 및 기판의 제2 면에서 제1 질화물 반도체층과 등을 맞대고 배치된 제2 질화물 반도체층을 포함한다.
Description
실시 예는 반도체 소자에 관한 것이다.
도 1은 기존의 반도체 소자의 단면도를 나타낸다.
도 1에 도시된 반도체 소자는 기판(10)과 에피층(20)으로 구성된다. 만일, 기판(10)이 사파이어로 구현되고 에피층(20)이 GaN으로 구현될 경우, 기판(10)과 에피층(20) 간의 격자 상수 차로 인해 도시된 바와 같이 반도체 소자가 오목하게 휘어지는 문제가 발생할 수 있다. 즉, 기판(10)을 형성하는 사파이어의 열 전도도(thermal conductivity)는 30 W/mK이고, 에피층(20)을 형성하는 GaN의 열 전도도는 130W/mK로서 온도 편차(temperature deviation)가 심하기 때문에, 반도체 소자의 휘어짐이 발생한다. 이와 같이, 반도체 소자의 휘어짐이 발생할 경우, 반도체 웨이퍼를 연마하는 웨이퍼 캐리어의 설계가 복잡해지는 등 다양한 문제가 대두될 수 있다.
실시 예는 휘어짐이 최소화된 반도체 소자를 제공한다.
실시 예의 반도체 소자는. 기판; 상기 기판의 제1 면에 배치된 제1 질화물 반도체층; 및 상기 기판의 제2 면에서 상기 제1 질화물 반도체층과 등을 맞대고 배치된 제2 질화물 반도체층을 포함할 수 있다.
상기 제1 및 상기 제2 질화물 반도체층은 동종 물질을 포함할 수 있다. 이 경우, 상기 제1 및 상기 제2 질화물 반도체층의 두께는 서로 동일할 수 있다. 상기 제1 및 상기 제2 질화물 반도체층 각각의 재질은 GaN을 포함할 수 있다.
또는, 상기 제1 및 상기 제2 질화물 반도체층은 이종 물질을 포함할 수 있다. 이 경우, 상기 제1 및 상기 제2 질화물 반도체층의 두께는 서로 다를 수 있다.
상기 제2 질화물 반도체층의 두께는 아래와 같을 수 있다.
여기서, t2는 상기 제2 질화물 반도체층의 두께를 나타내고, t1은 상기 제1 질화물 반도체층의 두께를 나타낸다.
상기 제1 질화물 반도체층은 GaN을 포함하고, 상기 제2 질화물 반도체층은 AlN을 포함할 수 있다.
상기 기판은 사파이어(Al203), GaN, SiC, ZnO, GaP, InP, Ga203, GaAs 및 Si 중 적어도 하나를 포함할 수 있다.
상기 기판은 0.65 ㎜ 내지 1.3 ㎜의 두께를 가질 수 있다.
상기 제1 질화물 반도체층은 상기 기판의 상기 제1 면에 배치된 제1 도전형 제1 질화물 반도체층; 상기 제1 도전형 제1 질화물 반도체층 위에 배치된 활성층; 및 상기 활성층 위에 배치된 제2 도전형 제1 질화물 반도체층을 포함할 수 있다. 상기 반도체 소자는 상기 제1 도전형 제1 질화물 반도체층, 상기 활성층 및 상기 제2 도전형 제1 질화물 반도체층을 메사 식각하여 노출된 상기 제1 도전형 제1 질화물 반도체층 위에 배치된 제1 전극; 및 상기 제2 도전형 제1 질화물 반도체층 위에 배치된 제2 전극을 더 포함할 수 있다.
또는, 상기 제1 질화물 반도체층은 상기 기판의 상기 제1 면에 배치된 제1 버퍼층; 상기 제1 버퍼층 위에 배치된 중간층; 상기 중간층 위에 배치된 제2 버퍼층;
상기 제2 버퍼층 위에 배치된 채널층; 및 상기 채널층 위에 배치된 배리어층을 포함할 수 있다.
실시 예에 의한 반도체 소자는, 볼록하거나 오목하게 휘어지는 현상이 방지되어 평평하게 형성될 수 있고, 얇게 형성된 기판을 가질 수 있고, 생산 비용을 절감시킬 수 있고, 반경 방향으로 어느 지점에서나 파장별 균일한 발광량을 제공할 수 있고, 캐리어 웨이퍼의 설계를 용이하게 할 수 있고, 수직형 본딩 구조의 발광 소자에 적용되어 기판을 더 많이 재생할 수 있도록 한다.
도 1은 기존의 반도체 소자의 단면도를 나타낸다.
도 2는 실시 예에 의한 반도체 소자의 단면도를 나타낸다.
도 3a 내지 도 3c는 도 2에 도시된 반도체 소자의 공정 단면도를 나타낸다.
도 4는 발광 소자에 적용된 실시 예에 따른 반도체 소자의 단면도를 나타낸다.
도 5는 전력 소자에 적용된 실시 예에 따른 반도체 소자의 단면도를 나타낸다.
도 6은 비교 례에 의한 반도체 소자의 곡률을 나타내는 그래프이다.
도 7은 실시 예에 의한 반도체 소자의 곡률을 나타내는 그래프이다.
도 8은 실시 예에 따른 발광 소자 패키지의 단면도이다.
도 9는 실시 예에 따른 조명 유닛의 사시도이다.
도 10은 실시 예에 따른 백라이트 유닛의 분해 사시도이다.
도 2는 실시 예에 의한 반도체 소자의 단면도를 나타낸다.
도 3a 내지 도 3c는 도 2에 도시된 반도체 소자의 공정 단면도를 나타낸다.
도 4는 발광 소자에 적용된 실시 예에 따른 반도체 소자의 단면도를 나타낸다.
도 5는 전력 소자에 적용된 실시 예에 따른 반도체 소자의 단면도를 나타낸다.
도 6은 비교 례에 의한 반도체 소자의 곡률을 나타내는 그래프이다.
도 7은 실시 예에 의한 반도체 소자의 곡률을 나타내는 그래프이다.
도 8은 실시 예에 따른 발광 소자 패키지의 단면도이다.
도 9는 실시 예에 따른 조명 유닛의 사시도이다.
도 10은 실시 예에 따른 백라이트 유닛의 분해 사시도이다.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 "제1" 및 "제2," "상부" 및 "하부" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 2는 실시 예에 의한 반도체 소자(100)의 단면도를 나타낸다.
도 2를 참조하면, 실시 예에 의한 반도체 소자(100)는 기판(110), 제1 및 제2 질화물 반도체층(120, 130)을 포함한다.
제1 질화물 반도체층(120)은 기판(110)의 제1 면(이하, '앞면'이라 한다)(110A)의 전체나 일부에 배치될 수 있고, 제2 질화물 반도체층(130)은 기판(110)의 제2 면(이하, '뒷면'이라 한다)(110B)의 전체나 일부에 배치될 수 있다.
기판(110)의 재질은 제1 및 제2 질화물 반도체층(120, 130)의 종류나 두께에 제한되지 않으며, 사파이어(Al203), GaN, SiC, ZnO, GaP, InP, Ga203, GaAs 및 Si 중 적어도 하나를 포함할 수 있다.
일 실시 예에 의하면, 제1 및 제2 질화물 반도체층(120, 130)은 동종 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 질화물 반도체층(120, 130) 각각의 재질은 GaN을 포함할 수 있다. 이 경우, 제1 질화물 반도체층(120)의 제1 두께(t1)와 제2 질화물 반도체층(130)의 제2 두께(t2)는 서로 동일할 수 있다.
다른 실시 예에 의하면, 제1 및 제2 질화물 반도체층(120, 130)은 이종 물질을 포함할 수 있다. 예를 들어, 제1 질화물 반도체층(120)은 GaN을 포함하고, 제2 질화물 반도체층(130)은 AlN을 포함할 수 있다. 이 경우, 제1 질화물 반도체층(120)의 제1 두께(t1)와 제2 질화물 반도체층(130)의 제2 두께(t2)는 서로 다를 수 있다.
도 1에 도시된 바와 같이 반도체 소자가 휘어지는 현상을 방지하기 위해, 제2 질화물 반도체층(130)은 일종의 스트레인 밸런스 매칭(strain balance matching)의 역할을 수행할 수 있다.
만일, 제2 질화물 반도체층(130)의 제2 두께(t2)가 제1 두께(t1)보다 두꺼울 경우 반도체 소자(100)가 볼록해질 수 있다. 따라서, 제2 질화물 반도체층(130)의 제2 두께(t2)는 다음 수학식 1과 같을 수 있다.
또한, 기판(110)과 제1 질화물 반도체층(120) 간의 열 전도도의 차이를 고려하여, 전술한 제2 질화물 반도체층(130)은 열 전도도가 큰 물질로 구현될 수 있다.
이하, 도 2에 예시된 실시 예에 의한 반도체 소자(100)의 제조 방법을 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 3a 내지 도 3c는 도 2에 도시된 반도체 소자(100)의 공정 단면도를 나타낸다.
도 3a를 참조하면, 기판(110)을 준비한다. 기판(110)은 사파이어(Al203), GaN, SiC, ZnO, GaP, InP, Ga203, GaAs 및 Si 중 적어도 하나를 포함할 수 있다.
이후, 도 3b를 참조하면, 기판(110)의 뒷면(110B)에 제2 질화물 반도체층(130)을 형성한다. 예를 들어, 제2 질화물 반도체층(130)은 유기금속 화학 증착법(MOCVD:Metal Organic Chemical Vapor Deposition)보다 저가인 스퍼터링법, LPE(Liquid Phase Epitaxy)법 또는 PVD(Physical Vapor Deposition)법을 이용하여 형성될 수 있다. 이와 같이, 제2 질화물 반도체층(130)은 기판(110)의 뒷면(110B)에 증착될 수도 있으나 실시 예는 이에 국한되지 않는다. 다른 실시 예에 의하면, 제2 질화물 반도체층(130)은 기판(110)의 뒷면(110B)에 코팅될 수도 있다.
이후, 도 3c를 참조하면, 기판(110)의 앞면(110A)에 제1 질화물 반도체층(120)을 형성한다. 제1 질화물 반도체층(120)은 예를 들어, MOCVD, 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
전술한 실시 예에 의한 반도체 소자(100)는 다양하게 적용될 수 있다. 예를 들어, 반도체 소자(100)는 수직형, 수평형 또는 플립 칩 형 본딩 구조를 갖는 발광 소자에 적용될 수 있다. 이하, 도 2에 도시된 반도체 소자(100)가 수평형 본딩 구조를 갖는 발광 소자에 적용된 례를 첨부된 도 4를 참조하여 다음과 같이 설명하지만, 수직형 본딩 구조 또는 플립 칩 형 본딩 구조에도 적용될 수 있음은 물론이다.
도 4는 발광 소자에 적용된 실시 예에 따른 반도체 소자(100A)의 단면도를 나타낸다.
도 4에 도시된 반도체 소자(100A)는 기판(110), 제1 및 제2 질화물 반도체층(120A, 130), 제1 및 제2 전극(132, 134)을 포함한다.
도 4에 도시된 기판(110) 및 제2 질화물 반도체층(130)은 도 2에 도시된 기판(110) 및 제2 질화물 반도체층(130)에 각각 해당하므로, 이에 대한 중복되는 설명을 생략한다.
제1 질화물 반도체층(120A)은 발광 구조물일 수 있다. 발광 구조물은 제1 도전형 제1 질화물 반도체층(122A), 활성층(124A), 제2 도전형 제1 질화물 반도체층(126A)을 포함할 수 있다.
제1 도전형 제1 질화물 반도체층(122A)은 기판(110)의 앞면(110A)에 배치된다. 제1 도전형 제1 질화물 반도체층(122A)은 제1 도전형 도펀트가 도핑된 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다. 제1 도전형 제1 질화물 반도체층(122A)이 n형 반도체층인 경우, 제1 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
예를 들어, 제1 도전형 제1 질화물 반도체층(122A)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제1 도전형 제1 질화물 반도체층(122A)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상을 포함할 수 있다.
활성층(124A)은 제1 도전형 제1 질화물 반도체층(122A) 위에 배치된다. 활성층(124A)은 제1 도전형 제1 질화물 반도체층(122A)을 통해서 주입되는 전자(또는, 정공)와 제2 도전형 제1 질화물 반도체층(126A)을 통해서 주입되는 정공(또는, 전자)이 서로 만나서, 활성층(124A)을 이루는 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다.
활성층(124A)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.
활성층(124A)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드갭 에너지보다 낮은 밴드갭 에너지를 갖는 물질로 형성될 수 있다.
활성층(124A)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 도전형 클래드층은 활성층(124A)의 장벽층의 밴드갭 에너지보다 더 높은 밴드갭 에너지를 갖는 반도체로 형성될 수 있다. 예를 들어, 도전형 클래드층은 GaN, AlGaN, InAlGaN 또는 초격자 구조 등을 포함할 수 있다. 또한, 도전형 클래드층은 n형 또는 p형으로 도핑될 수 있다.
제2 도전형 제1 질화물 반도체층(126A)은 활성층(124A) 위에 배치된다. 제2 도전형 제1 질화물 반도체층(126A)은 반도체 화합물로 형성될 수 있으며, Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 예컨대, 제2 도전형 제1 질화물 반도체층(126A)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 도전형 제1 질화물 반도체층(126A)에는 제2 도전형 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(126)이 p형 반도체층인 경우, 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
전술한 바와 달리, 제1 도전형 제1 질화물 반도체층(122A)은 p형 반도체층으로, 제2 도전형 제1 질화물 반도체층(126A)은 n형 반도체층으로 구현할 수도 있다.
제1 전극(132)은 제1 도전형 제1 질화물 반도체층(122A), 활성층(124A) 및 제2 도전형 제1 질화물 반도체층(126A)을 메사 식각하여 노출된 제1 도전형 제1 질화물 반도체층(122A) 위에 배치된다. 제2 전극(134)은 제2 도전형 제1 질화물 반도체층(126A) 위에 배치된다.
제1 및 제2 전극(132, 134) 각각은 금속으로 형성될 수 있으며, 오믹 특성을 갖는 반사 전극 재료로 형성될 수 있다. 예를 들어, 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다.
또는, 전술한 도 2에 예시된 반도체 소자(100)는 전력 소자와 같은 분야에도 적용될 수 있다. 예를 들어, 반도체 소자(100)는 고전자 이동도 트랜지스터(HEMT:High Electron Mobility Transistor), 헤테로 구조 전계 효과 트랜지스터(HFET:Heterostructure Field Effect Transistor) 및 더블 HFET(DHFET:Double HFET) 등의 전력 소자에 적용될 수 있다.
도 5는 전력 소자에 적용된 실시 예에 따른 반도체 소자(100B)의 단면도를 나타낸다.
도 5에 예시된 반도체 소자(100B)는 기판(110), 제1 및 제2 질화물 반도체층(120B, 130), 게이트 전극(G), 소스 콘택(S) 및 드레인 콘택(D)을 포함한다. 여기서, 기판(110) 및 제2 질화물 반도체층(130)은 도 2에 도시된 기판(110) 및 제2 질화물 반도체층(130)에 각각 해당하므로, 이들에 대한 중복되는 설명을 생략한다.
제1 질화물 반도체층(120B)은 제1 버퍼층(122B), 중간층(124B), 제2 버퍼층(126B), 채널층(128) 및 배리어(barrier)층(129)을 포함하지만, 실시 예는 이에 국한되지 않는다. 경우에 따라서, 제1 버퍼층(122B), 중간층(124B), 또는 제2 버퍼층(126B) 중 적어도 하나가 생략될 수도 있다.
제1 버퍼층(122B)은 기판(110)의 앞면(110A)에 배치되며, AlN을 포함할 수 있다.
중간층(124B)은 제1 버퍼층(122B) 위에 배치되어 압축 응력을 제2 버퍼층(126B)에 부여할 수 있다. 중간층(124B)을 통해 제2 버퍼층(126B)에 부여되는 압축 응력이 커지면, 비교적 큰 두께를 갖는 제2 버퍼층(126B)을 형성할 수 있다. 제2 버퍼층(126B)의 두께가 증가하면, 반도체 소자(100B)의 항복 전압(BV:Breakdown Voltage)이 증가하고 웨이퍼의 지나친 휨 현상을 방지하고, 결정질이 향상될 수 있으므로 소자 특성이 양호해질 수 있다.
이를 위해 중간층(124B)은 다양한 구조를 가질 수 있다. 예를 들어, 중간층(124B)은 적어도 하나의 AlN/AlxGa1 - xN 초격자(SL:SuperLattice) 단위층을 가질 수 있다. 여기서, AlN/AlxGa1 - xN 초격자 단위층은 AlN 초격자층과 AlxGa1 - xN 초격자층으로 이루어진 이중층(bi-layer) 구조일 수 있다. 여기서, 0 < x < 1 이다. AlN/AlxGa1-xN 초격자 단위층에서, AlN 초격자층 및 AlxGa1 - xN 초격자층의 상대적인 위치는 제한이 없다. 예를 들면, AlN 초격자층은 버텀층(bottom layer)이고 AlxGa1 - xN 초격자층은 AlN 초격자층 상에 적층된 탑층(top layer)일 수 있다. 또는, AlN/AlxGa1 - xN 초격자 단위층에서, AlxGa1 - xN 초격자층은 버텀층이고 AlN 초격자층은 AlxGa1-xN 초격자층 상에 적층되는 탑층일 수도 있다.
예를 들어 중간층(124B)이 복수의 AlN/AlxGa1 - xN 초격자 단위층을 포함할 때, 중간층(124B)은 제1 버퍼층(122B)으로부터의 거리에 따라 Al 및 Ga의 농도 구배를 가질 수 있다. AlN 초격자층과 AlxGa1 - xN 초격자층으로 이루어지는 초격자 단위층은 제1 버퍼층(122B)으로부터의 거리가 멀어질수록, AlxGa1 - xN 초격자 단위층의 Al의 함량비(x)가 점차 작아질 수 있다.
또한, 중간층(124B)은 복수의 AlN/AlxGa1 - xN 초격자 단위층 중 이웃하는 2개의 초격자 단위층 사이에 개재된 AlN 박막을 더 포함할 수 있다. AlN 박막은 AlN/AlcGa1-cN 초격자 단위층과 AlN/AldGa1 - dN 초격자 단위층의 사이에 개재되어 배치될 수 있다.
그 밖에도 중간층(124B)은 다양한 형태로 구현될 수 있으며, 실시 예는 전술한 중간층(124B)의 례에 국한되지 않는다.
제2 버퍼층(126B)은 중간층(124B) 위에 배치된다. 제2 버퍼층(126B)은 예를 들어 적어도 하나의 AlGaN 층을 포함하고, 중간층(124B)에 포함된 Al의 함량비보다 더 작은 함량비의 Al을 포함할 수 있지만, 실시 예는 제2 버퍼층(126B)의 구성 물질에 국한되지 않는다.
채널층(128)은 제2 버퍼층(126B) 위에 배치된다. 채널층(128)은 HEMT나 DHFET 같은 전력 소자에서 채널을 형성하는 부분이다. 실시 예에 의하면, 제2 버퍼층(126B)의 두께는 채널층(128)의 두께보다 적어도 10 배 더 클 수 있다. 또한, 제2 버퍼층(126B)의 두께는 중간층(124B) 및 채널층(128)의 두께의 합보다 더 클 수 있다. 제2 버퍼층(126B)의 두께는 1 ㎛ 이상, 예를 들면 1.8 ㎛ 또는 그 이상일 수 있다.
채널층(128)은 언도프된 GaN(uGaN)을 포함하여 구성될 수 있다. 제2 버퍼층(126B)이 없는 경우, 제1 버퍼층(122B)과 중간층(124B)에서 발생한 격자 결함, 전위 및 표면 모폴로지를 개선하고 결정성을 회복하기 위해, 채널층(128)의 두께를 1 ㎛ 이상으로 크게 형성하여야 할 필요가 있다. 그러나,제2 버퍼층(126B)이 중간층(124B)과 채널층(128)의 사이에 개재될 경우, 채널층(128)의 두께를 이와 같이 크게 할 필요가 없게 된다. 채널층(128)의 두께는 중간층(126B)의 두께보다 작을 수 있으며, 예를 들어, 150 ㎚ 보다 작을 수 있다.
배리어층(129)은 채널층(128) 위에 배치된다. 배리어층(129)은 적어도 하나의 AlGaN 층을 갖고, 중간층(124B)의 Al의 함량비보다 작고 제2 버퍼층(126B)의 Al의 함량비보다 큰 함량비의 Al을 포함할 수 있다. 배리어층(129)의 두께는 5 ㎚ 내지 15 ㎚ 일 수 있으며, 예를 들어 10 ㎚일 수 있으나, 실시 예는 이에 국한되지 않는다.
또한, 배리어층(129)의 상부에 GaN을 포함하는 캡핑(capping)층(미도시)이 부가적으로 배치될 수도 있다. 캡핑층은 약 2 ㎚의 두께를 가질 수 있다.
또한, 배리어층(129)의 위에 게이트 전극(G)이 형성될 수 있고, 배리어층(129)을 사이에 두고 채널층(128) 위에 소스 전극(S)과 드레인 전극(D)이 상호 이격되어 배치될 수도 있다.
전술한 도 5의 경우 반도체 소자(100)가 전계 효과 트랜지스터(100B)에 적용되는 구체적인 예들에 대해 살펴보았다. 그러나, 도 2에 도시된 반도체 소자(100)는 다양한 반도체 소자 분야 예를 들면 광 검출기(photodetector), 게이트 바이폴라 접합 트랜지스터(gated bipolar junction transistor), 게이트 핫 전자 트랜지스터(gated hot electron transistor), 게이트 헤테로 구조 바이폴라 접합 트랜지스터(gated heterostructure bipolar junction transistor), 가스 센서(gas sensor), 액체 센서(liquid sensor), 압력 센서(pressure sensor), 압력 및 온도 같은 다기능 센서(multi-function sensor), 전력 스위칭 트랜지스터(power switching transistor), 마이크로파 트랜지스터(microwave transistor) 등에도 적용될 수도 있다.
이하, 제2 질화물 반도체층(130)을 포함하지 않는 비교 예의 반도체 소자와 제2 질화물 반도체층(130)을 포함하는 실시 예에 의한 반도체 소자의 휨 현상을 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 6은 비교 례에 의한 반도체 소자의 곡률(curvature)을 나타내는 그래프이고, 도 7은 실시 예에 의한 반도체 소자의 곡률을 나타내는 그래프이다. 각 그래프에서, 횡축은 시간을 나타내고, 종축은 곡률을 나타낸다.
도 6에서, 제1-1 구간(T11), 제1-3 구간(T13), 제1-5 구간(T15) 각각은 온도가 램핑(ramping)되는 구간을 나타내고, 제1-2 구간(T12)는 제1 도전형 제1 질화물 반도체층(122A)이 형성되는 구간을 나타내고, 제1-4 구간(T14)은 활성층(124A)이 형성되는 구간을 나타내고, 제1-6 구간(T16)은 제2 도전형 제1 질화물 반도체층(126A)이 형성되는 구간을 나타내고, 제1-7 구간(T17)은 온도가 쿨링 다운(cooling down)되는 구간을 각각 나타낸다.
도 7에서, 제2-1 구간(T21), 제2-3 구간(T23), 제2-5 구간(T25), 제2-7 구간(T27) 각각은 온도가 램핑되는 구간을 나타내고, 제2-2 구간(T22)은 제1 도전형 제1 질화물 반도체층(122A)이 형성되는 구간을 나타내고, 제2-4 구간(T24)은 활성층(124A)이 형성되는 구간을 나타내고, 제2-6 구간(T26)은 제2 도전형 제1 질화물 반도체층(126A)이 형성되는 구간을 나타내고, 제2-8 구간(T28)은 온도가 쿨링 다운되는 구간을 각각 나타낸다.
도 6에 도시된 비교 례의 경우, 활성층(124A)이 형성되는 제1-4 구간(T14)에서 활성층(124A)은 평평하게 형성되지 않고 곡률을 가짐을 알 수 있다.
반면에, 도 7에 도시된 실시 예에 의한 반도체 소자(100)의 경우, 제2 질화물 반도체층(130)을 포함하므로, 제2-4 구간(T24)에서 활성층(124A)이 평평하게 형성됨을 알 수 있다.
예를 들어, 기판(110)이 사파이어 기판일 경우, 제2 질화물 반도체층(130)이 배치되지 않을 경우 반도체 소자는 오목해질 수 있다. 또는, 기판(110)이 실리콘 기판일 경우, 제2 질화물 반도체층(130)이 배치되지 않을 경우 반도체 소자는 볼록해질 수 있다.
그러나, 전술한 바와 같이, 기판(110)의 뒷면(110B)에 제2 질화물 반도체층(130)이 배치될 경우, 반도체 소자(100)가 볼록하거나 오목하게 휘어지는 현상이 방지되어 평평하게 형성될 수 있을 뿐만 아니라, 기판(110)이 두께가 얇아질 수 있고, 생산 비용이 절감될 수 있다. 예를 들어, 기판(110)은 0.65 ㎜ 내지 1.3 ㎜의 두께를 가질 수 있다. 특히, 6인치 직경을 갖는 대구경 반도체 소자의 경우 기판(110)의 두께는 두꺼워진다. 이 경우, 실시 예에서와 같이 기판(110)의 뒷면(110B)에 제2 질화물 반도체층(130)이 배치될 경우, 기판(110)의 두께가 얇아질 수 있으므로, 생산 비용이 절감될 수 있다.
또한, 전술한 도 2에 예시된 반도체 소자(100)가 도 4에 예시된 발광 소자에 적용될 경우, 반도체 소자(100)의 반경 방향으로 어느 지점에서나 파장 별 발광량이 균일해질 수 있다. 왜냐하면, 활성층(124A)이 InGaN으로 구현될 경우, 파장 별 발광량의 균일성은 반도체 소자(100)의 휘어짐에 큰 영향을 받기 때문이다.
또한, 반도체 소자(100)가 평평하게 제조될 수 있어, 반도체 소자(100)를 연마하는 캐리어 웨이퍼의 설계를 용이하게 할 수 있다.
또한, 도 2에 예시된 반도체 소자(100)가 수직형 본딩 구조를 갖는 발광 소자에 적용될 경우, 기판(110)은 제2 질화물 반도체층(130)이 서로 결합한 상태에서 제1 질화물 반도체층(120)으로부터 분리된다. 이 경우, 분리된 층(110, 130)이 평평한 상태를 유지하므로, 비교 례의 반도체 소자보다 실시 예에 의할 경우, 분리된 층(110, 130)은 재생에 더 많이 이용될 수 있다.
이하, 도 4에 예시된 반도체 소자(100A)를 포함하는 발광 소자 패키지에 대해 다음과 같이 설명한다.
도 8은 실시 예에 따른 발광 소자 패키지(200)의 단면도이다.
실시 예에 따른 발광 소자 패키지(200)는 패키지 몸체부(205)와, 패키지 몸체부(205)에 설치된 제1 및 제2 리드 프레임(213, 214)과, 패키지 몸체부(205)에 배치되어 제1 및 제2 리드 프레임(213, 214)과 전기적으로 연결되는 발광 소자(220)와, 발광 소자(220)를 포위하는 몰딩 부재(240)를 포함한다.
패키지 몸체부(205)는 실리콘, 합성수지, 또는 금속을 포함하여 형성될 수 있으며, 발광 소자(220)의 주위에 경사면이 형성될 수 있다.
제1 및 제2 리드 프레임(213, 214)은 서로 전기적으로 분리되며, 발광 소자(220)에 전원을 제공하는 역할을 한다. 또한, 제1 및 제2 리드 프레임(213, 214)은 발광 소자(220)에서 발생된 빛을 반사시켜 광 효율을 증가시키는 역할을 할 수도 있으며, 발광 소자(220)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
발광 소자(220)는 도 4에 예시된 발광 소자(100A)를 포함할 수 있으나 이에 한정되는 것은 아니다.
발광 소자(220)는 도 8에 예시된 바와 같이 제1 또는 제2 리드 프레임(213, 214) 상에 배치되거나, 패키지 몸체부(205) 상에 배치될 수도 있다.
발광 소자(220)는 제1 및/또는 제2 리드 프레임(213, 214)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다. 도 8에 예시된 발광 소자(220)는 제1 리드 프레임(213)과 와이어(230)를 통해 전기적으로 연결되고 제2 리드 프레임(214)과 직접 접촉하여 전기적으로 연결되나 이에 국한되지 않는다.
몰딩 부재(240)는 발광 소자(220)를 포위하여 보호할 수 있다. 또한, 몰딩 부재(240)는 형광체를 포함하여, 발광 소자(220)에서 방출된 광의 파장을 변화시킬 수 있다.
실시 예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이되며, 발광 소자 패키지에서 방출되는 광의 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트, 형광 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능하거나 조명 유닛으로 기능할 수 있으며, 예를 들어, 조명 장치는 백라이트 유닛, 조명 유닛, 지시 장치, 램프, 가로등을 포함할 수 있다.
도 9는 실시 예에 따른 조명 유닛(300)의 사시도이다. 다만, 도 9의 조명 유닛(300)은 조명 장치의 일 례이며, 이에 한정되는 것은 아니다.
실시 예에서 조명 유닛(300)은 케이스 몸체(310)와, 케이스 몸체(310)에 설치되며 외부 전원으로부터 전원을 제공받는 연결 단자(320)와, 케이스 몸체(310)에 설치된 발광 모듈부(330)를 포함할 수 있다.
케이스 몸체(310)는 방열 특성이 양호한 재질로 형성되며, 금속 또는 수지로 형성될 수 있다.
발광 모듈부(330)는 기판(332)과, 기판(332)에 탑재되는 적어도 하나의 발광소자 패키지(200)를 포함할 수 있다.
기판(332)은 절연체에 회로 패턴이 인쇄된 것일 수 있으며, 예를 들어, 일반 인쇄회로기판(PCB: Printed Circuit Board), 메탈 코아(metal Core) PCB, 연성(flexible) PCB, 세라믹 PCB 등을 포함할 수 있다.
또한, 기판(332)은 빛을 효율적으로 반사하는 재질로 형성되거나, 표면이 빛이 효율적으로 반사되는 컬러, 예를 들어 백색, 은색 등으로 형성될 수 있다.
기판(332) 상에는 적어도 하나의 발광 소자 패키지(200)가 탑재될 수 있다. 발광 소자 패키지(200) 각각은 적어도 하나의 발광 소자(220) 예를 들면 발광 다이오드(LED: Light Emitting Diode)를 포함할 수 있다. 발광 다이오드는 적색, 녹색, 청색 또는 백색의 유색 빛을 각각 발광하는 유색 발광 다이오드 및 자외선(UV, UltraViolet)을 발광하는 UV 발광 다이오드를 포함할 수 있다.
발광 모듈부(330)는 색감 및 휘도를 얻기 위해 다양한 발광 소자 패키지(200)의 조합을 가지도록 배치될 수 있다. 예를 들어, 고 연색성(CRI)을 확보하기 위해 백색 발광 다이오드, 적색 발광 다이오드 및 녹색 발광 다이오드를 조합하여 배치할 수 있다.
연결 단자(320)는 발광 모듈부(330)와 전기적으로 연결되어 전원을 공급할 수 있다. 실시예에서 연결 단자(320)는 소켓 방식으로 외부 전원에 돌려 끼워져 결합되지만, 이에 대해 한정하지는 않는다. 예를 들어, 연결 단자(320)는 핀(pin) 형태로 형성되어 외부 전원에 삽입되거나, 배선에 의해 외부 전원에 연결될 수도 있다.
도 10은 실시 예에 따른 백라이트 유닛(400)의 분해 사시도이다. 다만, 도 10의 백라이트 유닛(400)은 조명 장치의 일 례이며, 이에 대해 한정하지는 않는다.
실시 예에 따른 백라이트 유닛(400)은 도광판(410)과, 도광판(410) 아래의 반사 부재(420)와, 바텀 커버(430)와, 도광판(410)에 빛을 제공하는 발광 모듈부(440)를 포함한다. 바텀 커버(430)는 도광판(410), 반사 부재(420) 및 발광 모듈부(440)를 수납한다.
도광판(410)은 빛을 확산시켜 면광원화 시키는 역할을 한다. 도광판(410)은 투명한 재질로 이루어지며, 예를 들어, PMMA(polymethyl methacrylate)와 같은 아크릴 수지 계열, PET(polyethylene terephthlate), PC(poly carbonate), COC(cycloolefin copolymer) 및 PEN(polyethylene naphthalate) 수지 중 하나를 포함할 수 있다.
발광 모듈부(440)는 도광판(410)의 적어도 일 측면에 빛을 제공하며, 궁극적으로는 백라이트 유닛이 설치되는 디스플레이 장치의 광원으로써 작용하게 된다.
발광 모듈부(440)는 도광판(410)과 접할 수 있으나 이에 한정되지 않는다. 구체적으로, 발광 모듈부(440)는 기판(442)과, 기판(442)에 탑재된 다수의 발광 소자 패키지(200)를 포함한다. 기판(442)은 도광판(410)과 접할 수 있으나 이에 한정되지 않는다.
기판(442)은 회로 패턴(미도시)을 포함하는 PCB일 수 있다. 다만, 기판(442)은 일반 PCB 뿐 아니라, 메탈 코어 PCB(MCPCB, Metal Core PCB), 연성(flexible) PCB 등을 포함할 수도 있으며, 이에 대해 한정하지는 않는다.
그리고, 다수의 발광 소자 패키지(200)는 기판(442) 상에 빛이 방출되는 발광면이 도광판(410)과 소정 거리 이격되도록 탑재될 수 있다.
도광판(410) 아래에는 반사 부재(420)가 형성될 수 있다. 반사 부재(420)는 도광판(410)의 하면으로 입사된 빛을 반사시켜 위로 향하게 함으로써, 백라이트 유닛의 휘도를 향상시킬 수 있다. 반사 부재(420)는 예를 들어, PET, PC, PVC 레진 등으로 형성될 수 있으나, 이에 대해 한정하지는 않는다.
바텀 커버(430)는 도광판(410), 발광 모듈부(440) 및 반사 부재(420) 등을 수납할 수 있다. 이를 위해, 바텀 커버(430)는 상면이 개구된 박스(box) 형상으로 형성될 수 있으나, 이에 대해 한정하지는 않는다.
바텀 커버(430)는 금속 또는 수지로 형성될 수 있으며, 프레스 성형 또는 압출 성형 등의 공정을 이용하여 제조될 수 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100, 100A, 100B: 반도체 소자
110: 기판
120, 120A, 120B: 제1 질화물 반도체층
122A: 제1 도전형 제1 질화물 반도체층
122B: 제1 버퍼층 124A: 활성층
124B: 중간층
126A: 제2 도전형 제1 질화물 반도체층
126B: 제2 버퍼층 128: 채널층
129: 배리어층 130: 제2 질화물 반도체층
132: 제1 전극 134: 제2 전극
200: 발광 소자 패키지 205: 패키지 몸체부
213, 214: 리드 프레임 230: 와이어
240: 몰딩 부재 300: 조명 유닛
310: 케이스 몸체 320: 연결 단자
330, 440: 발광 모듈부 332, 442: 기판
400: 백라이트 유닛 410: 도광판
420: 반사 부재 430: 바텀 커버
440: 발광 모듈부
120, 120A, 120B: 제1 질화물 반도체층
122A: 제1 도전형 제1 질화물 반도체층
122B: 제1 버퍼층 124A: 활성층
124B: 중간층
126A: 제2 도전형 제1 질화물 반도체층
126B: 제2 버퍼층 128: 채널층
129: 배리어층 130: 제2 질화물 반도체층
132: 제1 전극 134: 제2 전극
200: 발광 소자 패키지 205: 패키지 몸체부
213, 214: 리드 프레임 230: 와이어
240: 몰딩 부재 300: 조명 유닛
310: 케이스 몸체 320: 연결 단자
330, 440: 발광 모듈부 332, 442: 기판
400: 백라이트 유닛 410: 도광판
420: 반사 부재 430: 바텀 커버
440: 발광 모듈부
Claims (13)
- 기판;
상기 기판의 제1 면에 배치된 제1 질화물 반도체층; 및
상기 기판의 제2 면에서 상기 제1 질화물 반도체층과 등을 맞대고 배치된 제2 질화물 반도체층을 포함하는 반도체 소자. - 제1 항에 있어서, 상기 제1 및 상기 제2 질화물 반도체층은 동종 물질을 포함하는 반도체 소자.
- 제2 항에 있어서, 상기 제1 및 상기 제2 질화물 반도체층의 두께는 서로 동일한 반도체 소자.
- 제2 항에 있어서, 상기 제1 및 상기 제2 질화물 반도체층 각각의 재질은 GaN을 포함하는 반도체 소자.
- 제1 항에 있어서, 상기 제1 및 상기 제2 질화물 반도체층은 이종 물질을 포함하는 반도체 소자.
- 제5 항에 있어서, 상기 제1 및 상기 제2 질화물 반도체층의 두께는 서로 다른 반도체 소자.
- 제6 항에 있어서, 상기 제2 질화물 반도체층의 두께는 아래와 같은 반도체 소자.
(여기서, t2는 상기 제2 질화물 반도체층의 두께를 나타내고, t1은 상기 제1 질화물 반도체층의 두께를 나타낸다.) - 제5 항에 있어서, 상기 제1 질화물 반도체층은 GaN을 포함하고, 상기 제2 질화물 반도체층은 AlN을 포함하는 반도체 소자.
- 제2 항 또는 제5 항에 있어서, 상기 기판은 사파이어(Al203), GaN, SiC, ZnO, GaP, InP, Ga203, GaAs 및 Si 중 적어도 하나를 포함하는 반도체 소자.
- 제1 항에 있어서, 상기 기판은 0.65 ㎜ 내지 1.3 ㎜의 두께를 갖는 반도체 소자.
- 제1 항에 있어서, 상기 제1 질화물 반도체층은
상기 기판의 상기 제1 면에 배치된 제1 도전형 제1 질화물 반도체층;
상기 제1 도전형 제1 질화물 반도체층 위에 배치된 활성층; 및
상기 활성층 위에 배치된 제2 도전형 제1 질화물 반도체층을 포함하는 반도체 소자. - 제11 항에 있어서, 상기 반도체 소자는
상기 제1 도전형 제1 질화물 반도체층, 상기 활성층 및 상기 제2 도전형 제1 질화물 반도체층을 메사 식각하여 노출된 상기 제1 도전형 제1 질화물 반도체층 위에 배치된 제1 전극; 및
상기 제2 도전형 제1 질화물 반도체층 위에 배치된 제2 전극을 더 포함하는 반도체 소자. - 제1 항에 있어서, 상기 제1 질화물 반도체층은
상기 기판의 상기 제1 면에 배치된 제1 버퍼층;
상기 제1 버퍼층 위에 배치된 중간층;
상기 중간층 위에 배치된 제2 버퍼층;
상기 제2 버퍼층 위에 배치된 채널층; 및
상기 채널층 위에 배치된 배리어층을 포함하는 반도체 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140087668A KR102203024B1 (ko) | 2014-07-11 | 2014-07-11 | 반도체 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140087668A KR102203024B1 (ko) | 2014-07-11 | 2014-07-11 | 반도체 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20160007260A true KR20160007260A (ko) | 2016-01-20 |
| KR102203024B1 KR102203024B1 (ko) | 2021-01-14 |
Family
ID=55307967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140087668A KR102203024B1 (ko) | 2014-07-11 | 2014-07-11 | 반도체 소자 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102203024B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110070521A (ko) * | 2009-12-18 | 2011-06-24 | 삼성엘이디 주식회사 | 질화물 반도체 제조방법 및 이에 의해 얻어진 질화물 반도체 발광소자 |
| KR20140059442A (ko) * | 2012-11-08 | 2014-05-16 | 엘지이노텍 주식회사 | 반도체 소자 |
-
2014
- 2014-07-11 KR KR1020140087668A patent/KR102203024B1/ko active IP Right Grant
Patent Citations (2)
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| Publication number | Publication date |
|---|---|
| KR102203024B1 (ko) | 2021-01-14 |
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Legal Events
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