KR20150144317A - 매우 효율적인 광-전기 변환 디바이스들 - Google Patents

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Abstract

높은 변환 효율 태양 전지들을 구현하기 위한 방법들, 시스템들, 및 디바이스들이 기재된다. 일 양상에서, 광-전기 에너지 변환 디바이스는, 도핑된 반도체 재료로 형성되고 제 1 영역 및 제 2 영역을 갖는 기판, 기판의 제 1 영역으로부터 도출되는 다계층화된 나노스캐일 구조들의 어레이 － 나노스캐일 구조들은 코어-쉘 구조를 형성하는 제 2 동시-도핑된 반도체 재료의 계층에 의해 커버된 제 1 동시-도핑된 반도체 재료로 형성되고, 계층은, 제 2 영역에서 기판의 도핑된 반도체 재료의 적어도 일부를 커버함 －, 및 제 2 영역에서 기판의 계층-커버된 부분 상에 형성된 전극을 포함하며, 다계층화된 나노스캐일 구조들은, 전극에서 제시된 전기 신호를 생성하기 위해 하나 또는 그 초과의 파장들의 광으로부터 광자들을 흡수할 수 있는 광 활성 영역을 제공한다.

Description

매우 효율적인 광-전기 변환 디바이스들 및 방법들{HIGHLY EFFICIENT OPTICAL TO ELECTRICAL CONVERSION DEVICES AND METHODS}
관련 출원들에 대한 상호-참조
본 특허 문서는, 발명의 명칭이 "HIGH CONVERSION EFFICIENCY SOLAR CELL DEVICES"으로 2013년 3월 12일자로 출원된 미국 가특허 출원 제 61/777,771호, 및 발명의 명칭이 "EFFICIENT OPTICAL TO ELECTRICAL CONVERSION BASED ON MULTILAYERED NANOWIRE STRUCTURES"으로 2013년 10월 22일자로 출원된 미국 가특허 출원 제 61/893,894호의 우선권의 이점을 주장한다. 상기 특허 출원들의 전체 내용은 본 특허 문서의 개시물의 일부로서 인용에 의해 포함된다.
본 특허 문서는 나노스캐일 반도체 재료들을 사용하는 신호 증폭 기술들에 관한 것이다.
나노기술은, 분자형 또는 원자형 스캐일의 피쳐(feature)들을 갖는 구조들, 디바이스들, 및 시스템들, 예를 들어, 몇몇 애플케이션들에서 1 내지 수백 나노미터의 범위의 구조들을 제조하기 위한 기술들 또는 프로세스들을 제공한다. 예를 들어, 나노-스캐일 디바이스들은, 예를 들어, 효소들과 같은 생체분자들과 같은 몇몇 큰 분자들과 유사한 사이즈들로 구성될 수 있다. 나노구조, 나노디바이스, 또는 나노시스템을 생성하는데 사용되는 나노-사이즈 재료들은, 더 큰 치수들의 동일한 재료들에서는 존재하지 않는 예를 들어, 광학 속성들을 포함하는 다양한 고유 속성들을 나타낼 수 있으며, 그러한 고유한 속성들은 광범위한 애플리케이션들에 대해 활용될 수 있다.
매우-효율적인 광-전기(optical to electrical) 에너지 변환을 위한 기술들, 시스템들, 및 디바이스들이 설명되며, 이들은, 클리-퀘이셔(Shockley-Queisser) 이론에 따라 단일-접합 Si에 대해 달성가능한 매우 높은 효율들을 초과한다.
일 양상에서, 광-전기 에너지 변환 디바이스가 제시된다. 광-전기 에너지 변환 디바이스는 도핑된 반도체 재료로 형성된 기판을 포함하며, 여기서, 기판은 제 1 영역 및 제 2 영역을 포함한다. 광-전기 에너지 변환 디바이스는, 기판의 제 1 영역으로부터 돌출되는 다계층화된 나노구조들의 어레이를 포함하며, 여기서, 다계층화된 나노구조들은, 코어-쉘 구조를 형성하는 제 2 동시-도핑된(co-doped) 반도체 재료의 계층에 의해 커버된 제 1 동시-도핑된 반도체 재료로 형성되고, 그 계층은, 제 2 영역에서 기판의 도핑된 반도체 재료의 적어도 일부를 커버한다. 제 1 및 제 2 동시-도핑된 반도체 재료들은 전자 액셉터(acceptor) 도펀트들 및 전자 도너 도펀트들을 포함하며, 여기서, 제 1 동시-도핑된 반도체 재료는, 다른 타입의 도펀트들보다 더 큰 농도의 일 타입의 액셉터 또는 도너 도펀트들을 포함하고, 제 2 동시-도핑된 반도체 재료는, 일 타입의 도펀트들보다 더 큰 농도의 다른 타입의 도펀트들을 포함한다. 광-전기 에너지 변환 디바이스는, 제 2 영역에서 기판의 계층-커버된 부분 상에 형성된 전극을 포함한다. 광-전기 에너지 변환 디바이스의 다계층화된 나노구조들은, 전극에서 제시된 전기 신호를 생성하기 위해 하나 또는 그 초과의 파장들의 광으로부터 광자들을 흡수할 수 있는 광 활성 영역을 제공하도록 구조화된다.
다른 양상에서, CEI(cascaded exciton ionization) 캐리어 증배(multiplication) 메커니즘에 기초한 높은 효율을 갖는 광-전기 신호 변환 및 신호 증폭을 위한 디바이스들 및 방법들이 설명된다. 예시적인 CEI 디바이스들 및 방법들은, 다른 것들 중에서도 광발전법(photovoltaics), 통신들, 및 이미징을 포함하는 다양한 애플리케이션들에서 구현될 수 있다. 몇몇 구현들에서, 예시적인 CEI 디바이스는 도핑된 실리콘 재료로 형성된 기판을 포함하며, 여기서, 기판은 제 1 영역 및 제 2 영역을 포함한다. 예시적인 CEI 디바이스는, 기판의 제 1 영역으로부터 돌출되는 다계층화된 나노와이어 구조들의 어레이를 포함하며, 여기서, 나노와이어 구조들은, 코어-쉘 구조를 형성하는 제 2 동시-도핑된 실리콘 재료의 계층에 의해 커버된 제 1 동시-도핑된 실리콘 재료로 형성되고, 그 계층은, 제 2 영역에서 기판의 적어도 일부를 커버한다. 제 1 및 제 2 동시-도핑된 실리콘 재료들은 전자 액셉터 도펀트들 및 전자 도너 도펀트들을 포함하며, 여기서, 제 1 동시-도핑된 실리콘 재료는, 다른 타입의 도펀트들보다 더 큰 농도의 일 타입의 액셉터 또는 도너 도펀트들을 포함하고, 제 2 동시-도핑된 실리콘 재료는, 일 타입의 도펀트들보다 더 큰 농도의 다른 타입의 도펀트들을 포함한다. 예시적인 CEI 디바이스는, 제 2 영역에서 기판의 계층-커버된 부분 상에 형성된 전극을 포함한다. 예시적인 CEI 디바이스의 다계층화된 나노와이어 구조들은, CEI(cascaded exciton ionization) 메커니즘을 통해 전극에서 제시된 전기 신호를 생성하기 위해 하나 또는 그 초과의 파장들의 광으로부터 광자들을 흡수할 수 있는 광 활성 영역을 제공하도록 구조화된다.
다른 양상에서, 광 에너지를 전기 에너지로 변환하기 위한 방법은, 제 2 동시-도핑된 반도체 재료의 계층에 의해 커버된 제 1 동시-도핑된 반도체 재료로 형성되는 다계층화된 나노구조들의 어레이에 의해 적어도 부분적으로 커버되는 도핑된 반도체 기판을 포함하도록 구조화된 표면 상에서 광을 수신하는 단계; 다계층화된 나노구조들의 어레이에서 CEI(cascaded exciton ionization) 메커니즘에 의해, 수신된 광을 전기 신호로 변환하는 단계 － 전기 신호는 기판의 도핑된 반도체 기판 상의 전극에서 제시됨 －; 및 전기 신호를 전기 회로에 전도시키는 단계를 포함한다.
본 특허 문서에 설명된 요지는, 다음의 특성들 중 하나 또는 그 초과를 제공하는 특정한 방식들로 구현될 수 있다. 예를 들어, 기재된 기술은, MEG 또는 애버런치(avalanche) 메커니즘의 제한없이 코어-쉘 반도체 나노스캐일 구조들(예를 들어, 실리콘 나노와이어들)의 광응답(photoresponse)을 증폭시키기 위한 엔지니어링된 물리 메커니즘, 즉 CEI(cascaded exciton ionization)를 포함한다. 몇몇 구현들에서, 예를 들어, 기재된 CEI 프로세스는, 다량으로-도핑된(heavily-doped) 부분적으로 보상된 p-n 접합을 갖는 나노스캐일 디바이스를 사용하여 구현될 수 있으며, 여기서, p-영역은 실질적인 양의 도너들을 포함하고, n-영역은 실질적인 양의 액셉터를 포함한다. 기재된 CEI 기술의 예시적인 두드러진 특성은, 애버런치 증배와 달리, CEI 프로세스가 낮은 또는 심지어 제로의 바이어스로 발생할 수 있다는 것이다. 결과로서, CEI 프로세스는, 광 신호들의 검출 및 광발전법과 같은 에너지 변환, 또는 심지어 (예를 들어, 조명 하의 영역으로부터의 열을 제거하기 위한) 광 냉각을 위해 사용될 수 있다.
도 1은, 동시-도핑된 다량으로 보상된 p/n 접합 구조를 포함하는 예시적인 광-전기 에너지 변환 디바이스의 개략도를 도시한다.
도 2a-2c는, 동시-도핑된 다량으로 보상된 p/n 접합 구조를 갖는 예시적인 Si 나노와이어 기반 광-전기 에너지 변환 디바이스들의 예시적인 광 및 스캐닝 전자 현미경 사진(micrograph)들을 도시한다.
도 2d는, 기재된 광-전기 에너지 변환 디바이스들의 예시적인 동시-도핑된 p+/n+ 접합 구조의 개략도를 도시한다.
도 3은 에너지 캐리어들에 의한 커플링된 속박된 엑시톤(exciton)의 이온화를 도시한 예시적인 다이어그램들을 도시한다.
도 4a-4f는, 기재된 기술의 예시적인 태양 전지 디바이스에서 케스케이딩된(cascaded) 엑시톤 이온화의 동작 원리를 도시한 예시적인 개략도들을 도시한다.
도 5는, 종래의 Si 단일 접합 태양 전지 디바이스와 기재된 기술의 예시적인 태양 전지 디바이스 사이의 태양 전지 효율의 질적인 비교를 도시한 예시적인 I-V 특징 플롯을 도시한다.
도 6은 적색 광 조명 하의 기재된 태양 전지의 예시적인 결과를 도시한 예시적인 플롯을 도시한다.
도 7a 및 7b는, 쇼트-회로(short-circuit) 구성에서 예시적인 태양 전지 디바이스의 응답도 및 양자 효율의 측정된 파장 의존성의 예시적인 데이터 플롯들을 도시한다.
도 8a-8c는 디바이스 구조의 예시적인 구성들의 개략도들을 도시한다.
도 9a 및 9b는, 기재된 기술의 예시적인 나노와이어 기반 광-전기 에너지 변환 디바이스를 도시한 이미지들을 도시한다.
도 10a-10f는, 도 9a 및 9b의 예시적인 광-전기 에너지 변환 디바이스의 동작 원리를 도시한 흐름도들을 도시한다.
도 11a-11c는 기재된 기술을 사용하는 엑시턴 형성 및 2차 e-h 쌍 생성을 도시한 다이어그램들을 도시한다.
도 12a-12d는, 기재된 기술의 예시적인 나노와이어들의 특징들의 예시적인 플롯들 및 다이어그램들을 도시한다.
도 13a-13c는 예시적인 나노와이어 디바이스의 전기 특징들의 예시적인 데이터 플롯들을 도시한다.
도 14는 입사된 단일 광자로부터 개시된 케스케이딩된 엑시톤 이온화 프로세스에 의한 예시적인 캐리어 증배의 예시적인 개략도를 도시한다.
도 15a 및 15b는 뜨거운(hot) 전자 또는 홀(hole)에 의한 DAP 여기 및 이온화의 확률의 함수로서의 예시적인 양자 효율의 데이터 플롯들을 도시한다.
도 16a 및 16b는 예시적인 나노와이어 케스케이딩된 엑시톤 이온화 디바이스의 예시적인 잡음 분석을 도시한다.
도 17a 및 17b는 예시적인 양자 효율 분포의 히스토그램 플롯들을 도시한다.
전세계의 배치된 태양 전지들 중 거의 95%는 결정형(crystalline) Si 단일-접합 태양 전지들이다. 쇼클리-퀘이셔 제한은, 단일-접합 Si(예를 들어, 1.1eV 대역갭) 태양 전지가 (예를 들어, 1.5Sun 하에서) 29%의 이론적인 최대 효율을 갖는다고 제안한다. 효율 제한은, 대부분, 실리콘의 대역갭 에너지보다 더 높은 에너지를 갖는 광자들에 의한 열로의 에너지 손실로 인한 것이다. 현재까지, 25%-26% 효율의 태양 전지들이 제시되었다. 태양 에너지를 경제적으로 실행가능한 에너지 소스로서 푸쉬(push)하기 위해, 태양 전지 시스템들, 디바이스들, 및 프로세스들은, 낮은 비용 접근법을 달성하면서, 단일-접합 Si 태양 전지들의 29%의 이론적인 효율과 같은 낮은 효율들을 상당히 넘어 드라이빙(drive)될 필요가 있다.
단일 접합 태양 전지들은, 자신의 p/n 접합들을 하나의 타입만의 재료(예를 들어, Si)로 구성한 디바이스들을 지칭한다. 대조적으로, 멀티-접합 태양 전지들은, 상이한 대역갭 에너지들의 반도체들로 구성된 일련의 p/n 접합들을 포함하도록 구조화된다. 예를 들어, 이중-접합 태양 전지는, 제 2 p/n 접합으로서의 Ge p/n 접합과 시리즈들로 제 1 p/n 접합으로서 GaAs p/n 접합을 포함할 수도 있다. 태양광은 제 1 GaAs p/n 접합에 먼저 충돌하고, GaAs 대역갭 에너지보다 더 큰 에너지의 광자들은 대부분 흡수된다. 그 후, GaAs의 대역갭보다 더 낮은 에너지의 광자들은, GaAs p/n 접합 아래의 제 2 Ge p/n 접합에 의해 흡수된다. 그러므로, 멀티-접합 태양 전지들은, 단일 접합 실리콘 태양 전지들보다 더 높은 비용으로 더 높은 에너지 변환 효율을 획득할 수 있다. 부가적인 컴포넌트들로서 태양 집중기들을 수반하는 공간 애플리케이션들 및 설계들과 같은 몇몇 애플리케이션들은, 개선된 효율들을 위해 멀티-접합 태양 전지 설계들의 기술적 이점을 취할 수 있을 수도 있다. 비용이 중요한 고려사항인 대부분의 애플리케이션들에서, 대다수의 지상 태양 전지들은, 1.12eV의 대역갭 에너지를 갖는 단일 접합의 단일 결정형 실리콘 태양 전지들이다.
단일 접합 실리콘 태양 전지들의 상부 에너지 변환 효율은, 그들의 1961 논문에 게재된 쇼클리-퀘이셔 이론에 의해 예측된 바와 같이, 1.5Sun 하에서 29%로 제한된다. 이론은 과거 50년에 걸쳐 유효한 것으로 증명되었다. 연구소들에서 제시된 최신의 단일 접합 실리콘 태양 전지들은 25-26%의 효율을 나타냈으며, 필드에 배치된 디바이스들은 20%의 효율에 도달했다. 수십년의 연구는, 쇼클리-퀘이셔 제한 위의 효율을 갖는 단일 접합 Si 태양 전지들에 대해 효율적이고 재생가능한 설계들을 생성하지 못했다. 예를 들어, Si 태양 전지 효율을 제한하는 하나의 중요한 팩터는 광자들에 대한 에너지 손실이다. 광자 에너지가 Si의 대역갭 에너지보다 큰 경우, 여분의 에너지는 광자 산란으로 인해 열로 변환되며, 50% 초과의 태양 에너지 손실을 야기한다. 또한, 예를 들어, MEG(multi-exciton generation) 및 2차 여기와 같은 기술들은 효율적이거나 현실적인 것으로 증명되지 않았으며, 대부분의 나노구조 태양 전지들은 최적화된 종래의 디바이스들보다 심지어 더 낮은 효율을 나타냈다.
매우-효율적인 광-전기 에너지 변환을 위한 기술들, 시스템들, 및 디바이스들이 설명되며, 이들은, 쇼클리-퀘이셔 이론에 따라 단일-접합 Si에 대해 달성가능한 매우 높은 에너지 변환 효율들을 초과한다.
기재된 광-전기 에너지 변환 기술은, 큰 마진에 의해 쇼클리-퀘이셔 제한을 근본적으로 극복하기 위한 현실적이고 낮은 비용의 방법들을 제공한다. 기재된 기술의 예시적인 방법들은, 실리콘을 포함하거나 배제하는 많은 타입들의 반도체들에 적용될 수 있다. 몇몇 양상들에서, 예를 들어, 48%보다 큰 에너지 변환 효율들을 달성하는 Si 단일 접합 태양 전지 디바이스들이 기재된다.
일 양상에서, 기재된 기술의 광-전기 에너지 변환 디바이스는, 광-전기 에너지 변환을 위한 광 영역을 제공하기 위해 다량으로 보상된 p/n 접합들을 갖는 실리콘 코어/쉘 나노구조들(예를 들어, 나노와이어들)을 포함하도록 구조화된다. 광-전기 에너지 변환 디바이스는 도핑된 반도체 재료로 형성된 기판을 포함하며, 여기서, 기판은 제 1 영역 및 제 2 영역을 포함한다. 광-전기 에너지 변환 디바이스는, 기판의 제 1 영역으로부터 돌출되는 다계층화된 (예를 들어, 나노와이어들과 같은) 나노구조들의 어레이를 포함하며, 여기서, 나노구조들(예를 들어, 나노와이어들)은, 코어-쉘 구조를 형성하는 제 2 동시-도핑된 반도체 재료의 계층에 의해 커버된 제 1 동시-도핑된 반도체 재료로 형성되고, 그 계층은, 제 2 영역에서 기판의 도핑된 반도체 재료의 적어도 일부를 커버한다. 제 1 및 제 2 동시-도핑된 반도체 재료들은 전자 액셉터 도펀트들 및 전자 도너 도펀트들을 포함하며, 여기서, 제 1 동시-도핑된 반도체 재료는, 제 1 동시-도핑된 반도체 재료 전반에 걸쳐 다른 타입의 도펀트들보다 더 큰 농도의 일 타입의 액셉터 또는 도너 도펀트들을 포함하도록 구조화되고, 제 2 동시-도핑된 반도체 재료는, 제 2 동시-도핑된 반도체 재료 전반에 걸쳐 일 타입의 도펀트들보다 더 큰 농도의 다른 타입의 도펀트들을 포함하도록 구조화된다. 광-전기 에너지 변환 디바이스는, 제 2 영역에서 기판의 계층-커버된 부분 상에 형성된 전극을 포함한다. 다계층화된 나노구조들은, 전극에서 제시된 전기 신호를 생성하기 위해 (예를 들어, 가시광을 포함하는) 하나 또는 그 초과의 파장들의 광으로부터 광자들을 흡수할 수 있는 광 활성 영역을 제공하도록 구조화된다.
예시적인 태양 전지 디바이스는, 디바이스의 기판 상에 수직으로 기립하고, p+/n+ 접합의 방향으로 협소한 치수를 갖는 동시-도핑된 다량으로 보상된 p+/n+ 접합을 갖는 에칭된 나노와이어들 및 나노 리지(ridge)들을 도시한 도 1 및 2a-2c의 개략도들 및 현미경 사진 이미지들에서 도시된다.
도 1은, 예시적인 광-전기 에너지 변환 디바이스(100)의 동시-도핑된 다량으로 보상된 p/n 접합 구조의 개략도를 도시한다. 몇몇 구현들에서, 예를 들어, 디바이스(100)는 태양 전지 디바이스에서 사용될 수 있다. 디바이스(100)는, 도핑된 반도체 재료로 형성된 기판(110)을 포함한다. 예를 들어, 기판(110)은, 도 1에 도시된 예시적인 실시예에서와 같이 p-타입 반도체로서 구성될 수 있다. 몇몇 구현들에서, 예를 들어, 디바이스(100)는, 기판(110)에 커플링된 전지 절연체 재료로 형성된 기판 베이스(115)를 포함할 수 있다. 기판(110)은 2개의 동작 영역들, 즉 제 1 영역(111) 및 제 2 영역(112)을 포함하도록 구조화된다. 제 1 영역(111)은, 기판(110)으로부터 돌출된 다계층화된 나노와이어 구조들(120)의 어레이를 포함한다. 다계층화된 나노와이어 구조들(120)은, 예를 들어, 코어-쉘 구조를 형성하는 제 2 동시-도핑된 반도체 재료(122)의 계층에 의해 커버된 제 1 동시-도핑된 반도체 재료(121)로 형성된다. 예를 들어, 디바이스(100)의 몇몇 구현들에서, 제 1 동시-도핑된 반도체 재료(121)는 p+/n 타입 반도체 재료로서 엔지니어링될 수 있으며, 여기서, p+/n 타입 반도체 재료는 제 1 재료 전반에 걸쳐 전자 액셉터 및 전자 도너 도펀트들 둘 모두를 포함하고, 액셉터 농도는 도너 농도보다 더 크다(예를 들어, 액셉터 농도는 약 1019cm-3 캐리어 농도일 수 있고, 도너 농도는 대략 1018cm-3 캐리어 농도일 수 있음). 제 1 동시-도핑된 반도체 재료(121)는, 동시-도핑된 다량으로 보상된 p+/n 접합 구조를 생성하기 위해 원하는 도핑 임계치로 제어가능하게 도핑되며, 예를 들어, 여기서, p+/n 도핑 임계치는 적어도 1018cm-3일 수 있다. 또한, 그러한 구현들에서, 예를 들어, 제 2 동시-도핑된 반도체 재료(122)는 n+/p 타입 반도체 재료로서 엔지니어링될 수 있으며, 여기서, n+/p 타입 반도체 재료는 제 2 재료 전반에 걸쳐 전자 액셉터 및 전자 도너 도펀트들 둘 모두를 포함하고, 도너 농도는 액셉터 농도보다 더 크다(예를 들어, 도너 농도는 약 1019cm-3 캐리어 농도일 수 있고, 액셉터 농도는 대략 1018cm-3 캐리어 농도일 수 있음). 제 2 동시-도핑된 반도체 재료(122)는, 동시-도핑된 다량으로 보상된 n+/p 접합 구조를 생성하기 위해 원하는 도핑 임계치로 제어가능하게 도핑되며, 예를 들어, 여기서, n+/p 도핑 임계치는 적어도 1018cm-3일 수 있다. 몇몇 구현들에서, 예를 들어, 제 2 동시-도핑된 반도체 재료(122)의 계층은 또한, 제 2 영역(112)에서 기판(110)의 도핑된 반도체 재료의 적어도 일부를 커버할 수 있다. 디바이스(100)는, 제 2 영역에서 계층-커버된 기판 상에 형성된 전극(130)을 포함한다. 예를 들어, 전극(130)은 n 타입 반도체 재료를 포함하도록 구성될 수 있다. 디바이스(100)의 다계층화된 나노와이어 구조(120)는, 전극(130)에서 제시된 전기 신호를 생성하기 위해 특정한 파장들의 가시광으로부터의 광자들을 흡수할 수 있는 광 활성 영역을 제공한다.
광-전기 에너지 변환 디바이스(100)는 다음의 제조 방법에 의해 생성될 수 있다. 제조 방법은, 도핑된 반도체 재료로 형성된 기판(예를 들어, 기판(110))의 제 1 영역(예를 들어, 영역(111))에서 (예를 들어, 나노와이어들과 같은) 나노구조들의 어레이를 형성하기 위한 프로세스를 포함할 수 있다. 예를 들어, 기판의 도핑 농도는 제 1 도펀트의 적어도 1018cm-3일 수 있으며, 여기서, 제 1 도펀트는 일 타입의 전자 액셉터 도펀트들 또는 전자 도너 도펀트들을 포함한다. 제조 방법은, 나노구조들의 어레이에 걸쳐 계층을 형성하기 위해 제 1 영역 상에 도펀트 재료를 증착시키기 위한 프로세스를 포함할 수 있다. 예를 들어, 도펀트 재료는, 제 1 도펀트로부터의 전자 액셉터 도펀트들 또는 전자 도너 도펀트들의 다른 타입의 제 2 도펀트를 포함한다. 예를 들어, 제 1 도펀트의 일 타입의 도펀트들이 전자 액셉터 도펀트들이면, 제 2 도펀트의 다른 타입의 도펀트들은 전자 도너 도펀트들이다. 제조 방법은, (i) 전자 액셉터 도펀트들 또는 전자 도너 도펀트들 둘 모두를 갖는 제 1 동시-도핑된 반도체 재료로 나노구조들의 어레이의 도핑된 반도체 재료를 변환하기 위한 프로세스를 포함할 수 있으며, 여기서, 다른 타입의 도펀트들보다 더 큰 농도의 일 타입의 도펀트들이 존재한다. 동시에, 제조 방법은, (ii) 전자 액셉터 도펀트들 또는 전자 도너 도펀트들 둘 모두를 갖는 제 2 동시-도핑된 반도체 재료로 나노구조들의 어레이 위의 계층의 증착된 재료를 변환하기 위한 프로세스를 포함할 수 있으며, 여기서, 일 타입의 도펀트들보다 더 큰 농도의 다른 타입의 도펀트들이 존재한다. 예를 들어, 변환 프로세스는, 제 1 및 제 2 동시-도핑된 반도체 재료들을 형성하기 위하여, 1차 도핑된 재료들(예를 들어, 나노구조들의 도핑된 반도체 재료 및 나노구조들 위의 형성된 계층의 도펀트 재료) 전반에 걸쳐 확산하기 위한 반대 도펀트들의 확산 프로세스를 제어하기 위해 (예를 들어, 1분 미만의) 시간의 지속기간 동안 열(예를 들어, 900℃보다 큰 온도)을 적용하는 것을 포함할 수 있다. 그에 의해, 제조 방법의 이들 프로세스들의 구현은, 전기 신호를 생성하기 위해 하나 또는 그 초과의 파장들의 광으로부터 광자들을 각각 흡수할 수 있는 제 1 동시-도핑된 반도체 재료 및 제 2 동시-도핑된 반도체 재료의 코어/쉘 구조를 생성한다.
제조 방법의 몇몇 구현들에서, 나노구조들의 어레이를 형성하기 위한 프로세스는, 마스크에 기초하여 기판으로부터 패턴으로 나노구조들을 에칭하는 것을 포함할 수 있다. 예를 들어, 에칭은, 마스크로서 전자-빔 리소그래피적으로 패터닝된 니켈 디스크들을 사용하는 C4F8 및 SF6 가스들을 이용한 유도성 커플링된 플라즈마 반응성-이온 에칭 프로세스를 포함할 수 있다. 제조 방법의 몇몇 구현들에서, 도펀트 재료를 증착시키기 위한 프로세스는, 제 2 기판 상으로 도펀트 용액을 코팅하는 것, 제 2 기판 상에서 코딩된 도펀트 용액을 베이킹(bake)하는 것, 및 나노구조들의 어레이 위에 계층을 형성하기 위하여 제 2 도펀트를 증발시키도록 열을 적용함으로써 기판의 제 1 영역 상의 제 2 기판으로부터 제 2 도펀트를 이송하는 것을 포함할 수 있다. 제조 방법의 몇몇 구현들에서, 도펀트 재료를 증착시키기 위한 프로세스는, 제 1 영역 외부에서 기판의 도핑된 반도체 재료의 적어도 일부를 커버하기 위한 계층을 형성하는 것을 포함할 수 있다. 몇몇 구현들에서, 예를 들어, 제조 방법은, 기판의 제 1 영역 상에서 전기적으로 전도성 재료의 콘택 패드(contact pad)를 생성하는 단계를 더 포함할 수 있다.
도 2a-2c는, 동시-도핑된 다량으로 보상된 p/n 접합 구조를 갖는 예시적인 Si 나노와이어 기반 광-전기 에너지 변환 디바이스들의 예시적인 광 및 스캐닝 전자 현미경 사진들을 도시한다. 예시적인 디바이스(100)는, 예를 들어, 280nm 내지 340nm의 범위의 나노와이어 직경을 갖는 30×30 p-코어/n-쉘 실리콘 나노와이어 구조들의 어레이를 포함하도록 구조화된 도 2a-2c에 도시된다. 도 2a는, 예시적인 동시-도핑된 다량으로 보상된 p/n 접합 구조를 갖는 디바이스(100)의 예시적인 광 이미지를 도시한다. 도 2a의 광학 이미지에서 예시적인 스캐일 바는 5μm이다. 도 2b 및 2c는, 예시적인 동시-도핑된 다량으로 보상된 p/n 접합 구조를 갖는 디바이스(100)의 SEM(scanning electron microscopy) 전자현미경 사진들을 도시한다. 도 2b의 SEM 전자현미경 사진에서 예시적인 스캐일 바는 10μm이고, 도 2c의 줌-인된(zoomed-in) SEM 전자현미경 사진의 예시적인 스캐일 바는 5μm이다.
도 2d는, 기재된 기술의 예시적인 광-전기 에너지 변환 디바이스의 예시적인 동시-도핑된 p+/n+ 접합 나노와이어 구조(220)의 개략도를 도시한다. 이러한 예에서, p-도핑된 실리콘(p-Si) 재료(221)는, p+/n+ 접합의 방향으로 협소한 치수를 갖는 p+/n+ 접합을 갖는 코어-쉘 구조를 형성하기 위하여 n-도핑된 실리콘(n-Si) 재료(222)에 의해 코팅된다. 예를 들어, p-Si 재료(221)는, 예를 들어, ~66nm의 반경을 갖는 원통형의 철사(wire-like) 구조로 구성될 수 있고, 여기서, n-Si 재료(222)는 p-Si 재료(221)를 인케이싱(encase)하고 ~84nm의 두께를 갖는 외측 원통형 지오메트리에서 형성될 수 있으며, 예를 들어, 그에 의해, ~300nm의 직경을 갖도록 동시-도핑된 p+/n- 타입 코어 및 n+/p- 타입 실리콘 나노와이어 구조(220)를 생성한다. 도 2d에 도시된 예에서, 동시-도핑된 접합의 나노와이어 구조(220)의 내부 코어 영역은 전자 액셉터 및 전자 도너 도펀트들 둘 모두를 포함하는 p+/n 타입 실리콘 재료로 형성되며, 여기서, 액셉터 농도는 도너 농도보다 크다. 예를 들어, 액셉터 도펀트들은 대략 1019cm-3(예를 들어, 2×1019cm-3)일 수 있다. 동시-도핑된 접합의 나노와이어 구조(220)의 외부 쉘 영역은 전자 액셉터 및 전자 도너 도펀트들 둘 모두를 포함하는 n+/p 타입 실리콘 재료로 형성되며, 여기서, 도너 농도는 액셉터 농도보다 크다.
예를 들어, 디바이스(100)는, 높은 투약량(dosage)의 도너들이 p-영역에 도입되고, 높은 투약량의 액셉터들이 n-영역에 도입되어, 예를 들어, 다량으로 보상된 p/n 접합을 형성하도록 구성될 수 있다. 쇼트-회로 조건들 하에서 그러한 다량으로 보상된 디바이스에서 발생하는 CEI("cascaded exciton ionization")의 프로세스를 통해, 단일 광자의 흡수는 다수의 전자-홀 쌍들을 생성할 수 있다. 예를 들어, 쇼트-회로 조건에서, 하나의 광자의 흡수는 큰 수(예를 들어, 4-10)의 e-h 쌍들을 생성할 수 있다. 그 후, 이것은, 예를 들어, 최신 디바이스들에 대해 400% 내지 1000%만큼 쇼트-회로 전류를 증가시킨다. 따라서, 29%보다 높은 변환 효율이 달성될 수 있다. 예를 들어, 48%보다 높은 변환 효율이 단일-접합 Si 태양 전지들에서 달성될 수 있으며, 따라서, 쇼클리-퀘이셔 제한을 거의 두배로 한다.
예를 들어, 광 활성 영역은, Si의 1.12eV의 대역갭 에너지 위의 에너지들을 갖는 파장들의 가시광의 광자들을 흡수하도록 구성된다. 예를 들어, 디바이스(100)의 몇몇 구현들에서, 광 활성 영역은 630nm의 가시광으로부터 광자들을 흡수하도록 구성되며, 여기서, 630nm 파장들의 적색 광자들의 흡수는 전지 신호의 생성을 위한 적어도 4개의 전자-홀 쌍들을 생성한다.
기재된 광-전기 에너지 변환 디바이스들의 예시적인 구현들이 수행되었다. 예를 들어, 몇몇 구현들에서, 광응답 측정들은 가시의 630nm 광 하에서 수행되었으며, 이는, 하나의 630nm 광자가 쇼트-회로 조건들 하에서 4 내지 10개의 전자-홀 쌍들을 생성한다는 것을 나타내었고; 이러한 예시적인 결과는 재생가능하였다. 기재된 기술의 예시적인 CEI 프로세스 내에서, 뜨거운 캐리어(예를 들어, ~1eV 운동 에너지)는, 높은 농도의 동시-도핑된 액셉터들 및 도너들로 인해, 속박된 엑시톤(A-D+)을 이온화시킬 수 있다. 광자 산란을 통한 에너지의 손실은, 나노스캐일의 코어/쉘 구조가 주어지면 ~50meV로 제한된다. 모델 내에서 어떠한 에너지 보존의 위반이 존재하지 않으며, 예를 들어, 전자-홀 생성은 쇼트 회로 조건들 하에서 발생하고, 단자 전압이 제로이므로, 디바이스는 입력 광 전력보다 더 많은 출력 전압을 생성하지 않는다.
몇몇 실시예들에서, 기재된 디바이스들은, 반도체로 도입되는 많은 양(~1019cm-3)의 액셉터들 및 도너들을 포함하도록 구성될 수 있다. 액셉터 농도가 도너 농도보다 큰 영역들에서, 재료는 p-타입 반도체가 된다. 도너 농도가 액셉터 농도를 과잉보상(overcompensate)하는 영역들에서, 재료는 n-타입 반도체의 특징들을 나타낸다. 예를 들어, P+/n+ 접합 때문에, 빌트-인(build-in) 전위는 대역갭 에너지, 예를 들어, 약 1.12eV의 자신의 실온 대역갭을 갖는 Si에 대해 약 1eV에 매우 근접한다. 예를 들어, 반도체의 p-측 및 n-측 둘 모두에서의 도너들 및 액셉터들의 공존 때문에, 각각의 측면은 불순물 대역, 및 모든 것 중에서 가장 중요한 D+/A- 속박된 엑시톤의 커플링된 3D 매트릭스를 형성한다. 전자들은 도 3에 도시된 바와 같이, 인접한 액셉터들에서 상태들을 점유하기 위해 도너들로부터 이동한다.
도 3은 에너지 캐리어들에 의한 커플링된 속박된 엑시톤의 이온화를 도시한 예시적인 다이어그램들을 도시한다. 도너들 및 액셉터들 둘 모두가 대략 1x1019cm-3의 레벨로 도핑되는 경우, 예를 들어, 도너와 액셉터 사이의 평균 거리는 2.5nm(예를 들어, 약 2nm) 미만이다. 캐리어 농도에 의존하여, 디바이(Debye) 길이는 도너-액셉터 간격에 상당하다. 엑시톤 간격은 또한 엑시톤 반경(예를 들어, 약 3nm) 미만이며, 커플링된 엑시톤들을 야기한다. 따라서, 예를 들어, 중성(A0D0) 상태를 생성하기 위해, 속박된 엑시톤을 이온화시키는 것은 1eV 미만을 취한다. 중성 도너/액셉터는, 전류에 기여하는 e/h 상들이 되기 위해 열적으로 이온화된다. 예를 들어, 코어/쉘 나노구조 때문에, 캐리어는, 40-60nm의 평균 거리 내의 p/n 접합에서 전위 클리프(cliff)를 관측할 수 있다. 107cm/s의 열 속도에서, 잠재적인 클리프를 횡단하는 것은 약 0.5ps가 걸릴 수도 있다. 광자 산란에 의한 에너지 완화 시간을 고려하면, 캐리어는 비탄성의 광자 산란으로 인해 50meV 미만으로 손실될 수도 있다. 불순물 대역이 다량의 도너 및 액셉터 농도들로 인해 테일링(tail)한다고 가정하면, "엑시톤을 이온화"시키는데 요구되는 에너지는
Figure pct00001
로서 대략적으로 표현되도록 추정될 수 있으며, 여기서, Eg는 벌크(bulk) 크리스탈의 대역갭이고, εd 및 εa는 도너 및 액셉터의 이온화 에너지이며,
Figure pct00002
는 엑시톤 결합 에너지의 크기이다. 실제로, 예를 들어, 그러한 다량으로 동시-도핑되고 보상된 반도체에서의 엑시톤 이온화 에너지는 벌크 반도체의 대역갭 아래에서 100meV 위에 있을 수 있다. 다음으로 설명될 바와 같이, 엑시톤 이온화 에너지, 및 그러한 특정한 p/n 구조에서 존재하는 많은 수의 커플링된 엑시톤들을 낮추는 것은, 태양 전지들의 높은 에너지 변환 효율에 중요하다.
도 4a-4f는, 기재된 기술의 예시적인 광-전기 에너지 변환 디바이스(100)에서 CEI(cascaded exciton ionization)의 동작 원리를 도시한 예시적인 개략도들을 도시한다. 예를 들어, 기재된 광-전기 에너지 변환 기술은, 태양 전지들의 쇼트-회로 전류에 기여하는 다수의 전자-홀 쌍들을 생성할 수 있다. 예를 들어, 도 4a의 플롯에 도시된 바와 같이, 광자가 1차 전자-홀 쌍을 생성하기 위해 p/n 접합의 p-측에서 흡수되고, 디바이스(100)가 쇼트-회로 구성으로 접속된다고 가정한다. 도 4b에 도시된 바와 같이, 광생성(photogenerate)된 홀은 디바이스를 급속하게 떠나지만(leave), 광-생성된 전자는 가파른 전위 클리프를 횡단하고 가속화되어, 약 1eV의 높은 운동 에너지를 획득한다. 일반적인 p/n 접합 태양 전지에서, 전자의 운동 에너지는, 광자 산란을 통해 급속히 손실되고, 열중성자화(thermalize)된다. 그러나, 이전에 설명된 속박된(D+/A-) 엑시톤들의 매우 높은 상주 및 감소된 엑시톤 이온화 에너지로 인해, 에너제틱(energetic) 전자가, 충돌 이온화와 유사한 프로세스에서 충돌에 의해 엑시톤을 (D0/A0) 상태로 이온화시키는 상당한 확률이 존재한다. 도 4c에 도시된 바와 같이, 이온화된 엑시톤이 자신의 본래의 속박된(D+/A-) 상태로 리턴하기 위한 기회를 갖기 전에, 그것은, 전도 및 가전자(valence) 대역에서 2차 전자-홀 쌍을 형성하기 위하여 열 에너지 또는 다른 뜨거운 전자들과의 상호작용에 의해 이온화될 수 있다. 2차 홀은, p/n 접합을 횡단할 것이고, 도 4d에 도시된 운동 에너지를 획득할 것이다. 이러한 에너제틱 홀은 또한, 도 4에 도시된 p/n 접합의 p-측 상에서 속박된(D+/A-)으로부터 (D0/A0) 상태로 이온화하기 위한 유한한 확률을 갖는다. (D0/A0) 상태는 도 4f에 도시된 바와 같이 e-h 쌍들의 제 3 생성을 생성하기 위해 열중성자화될 수 있으며, 프로세스는 진행할 수 있다.
예시적인 모델에서, 전자 개시된 엑시톤 이온화에 대한 확률은 P1이고, 홀 개시된 엑시톤 이온화에 대한 확률은 P2이다. 단일 광자의 흡수에 의해 생성된 e-h 쌍들의 평균 수는 다음과 같이 표현될 수 있다.
Figure pct00003
(1)
N은 쇼트-회로 조건 하에서의 "효율적인" 양자 효율로서 처리될 수 있다. 예를 들어, P1, P2 둘 모두가 0.5이면, 수학식 (1)에 따라 N=2이며, 이는, 하나의 광자의 흡수가 2개의 전자-홀 쌍들을 생성할 수 있고, 쇼트 회로 전류가 인커밍 광자 플럭스의 2배라는 것을 표시한다. 기재된 기술의 태양 전지의 쇼트-회로 전류는 다음과 같이 쓰여질 수 있으며,
(2)
여기서, ISC 및 ISCC는 각각, 기재된 기술의 디바이스 및 종래의 태양 전지의 쇼트-회로 전류이다.
도 5는, 종래의 Si 단일 접합 태양 전지 디바이스와 기재된 기술의 예시적인 태양 전지 디바이스 사이의 태양 전지 효율의 질적인 비교를 도시한 예시적인 I-V 특징 플롯을 도시한다. 도 5의 예시적인 I-V 특징 플롯은, 예를 들어, 디바이스(100)와 같은 기재된 기술의 예시적인 디바이스가 전체 태양 전지 효율을 어떻게 향상시킬 수 있는지를 질적으로 나타낸다. 기재된 기술의 디바이스는, 개방-회로 전압에 대한 적절한 효과만이 아니라 쇼트-회로 전류에서 상당한 증가를 생성한다. 개방 회로 구성에서, p/n 접합의 어느 하나의 측면 상에서의 누산된 전자들 및 홀들은, VOC의 양만큼 p/n 접합에 걸쳐 전위 클리프의 크기를 감소시킨다. 결과로서, 전자들 및 홀들은 엑시톤들을 생성하기에 충분한 운동 에너지를 획득하지 못한다. 엑시톤 이온화의 확률들 P1 및 P2가 제로에 접근하는 경우, 기재된 기술의 디바이스는 종래의 태양 전지들과 동일한 개방-회로 전압을 생성한다.
태양 전지의 순(net) 에너지 변환 효율은, 주어진 태양 에너지 하에서의 I-V 특징들에 의해 정의된 영역 내의 가장 큰 직사각형에 의해 그래픽적으로 결정되는 제곱(square) 효율에 의해 결정된다. 쇼트-회로 전류가 증가할 경우, 제곱 효율이 또한 증가한다는 것은 명백하게 된다. 또는 동등하게, 동일한 양의 전기 전력이 더 약한 태양 광 하에서 생성될 수 있다.
도 6은 적색 광(예를 들어, 635nm의 파장) 조명 하의 기재된 태양 전지의 예시적인 결과를 도시한 예시적인 플롯을 도시한다. 측정된 에너지 변환 효율은 예시적인 635nm 파장에서 약 65%인 것으로 나타났다. 예시적인 결과는 CEI(cascaded exciton ionization)의 효과를 시연한다. 그렇지 않으면, 100% 광 캡쳐 효율, 제로의 옴 손실, 및 100%의 양자 효율(즉, 흡수된 모든 각각의 광자가 하나의 e-h 쌍을 생성함)을 갖는 가장 이상적인 시나리오에서도, 최대 달성가능한 효율은 단지, 635nm 파장 길이 광에 대해 51%일 수 있다.
도 7a 및 7b는, 예를 들어, 400nm과 850nm 사이의 스펙트럼 범위에 걸쳐 쇼트-회로 구성에서 예시적인 태양 전지 디바이스의 응답도 및 양자 효율의 측정된 파장 의존성을 도시한 예시적인 데이터 플롯들을 각각 도시한다. 도 7b에 도시된 바와 같이, 짧은 파장(예를 들어, 400nm)에서, 하나의 단일 광자는 쇼트-회로 전류에 기여하는 40개의 전자-홀 쌍들에 걸쳐 생성될 수 있다. 예를 들어, 예시적인 디바이스가 제로 바이어스에 있고 따라서 쇼트-회로 구성에서 어떠한 전류를 운반하지 않으므로, 이것이 에너지 보존 법칙을 위반하지 않음을 유의한다. 쇼트-회로 양자 효율에서의 상당한 증가로부터의 전력 보존 효율의 기여는 도 5에 질적으로 도시된다.
도 8a-8c는 기재된 디바이스 구조의 예시적인 구성들의 개략도들을 도시한다. 몇몇 예시적인 실시예들에서, 광-전지 에너지 변환 디바이스들은, 도 8a에 도시된 바와 같이, 실질적으로 원통형 또는 원뿔형 지오메트리(예를 들어, '나노와이어들')로 형상화된 나노스캐일 와이어들의 어레이(820A)를 포함하지만 이에 제한되지 않도록 구조화될 수 있다. 몇몇 예시적인 실시예들에서, 광-전지 에너지 변환 디바이스들은, 도 8b에 도시된 바와 같이, 나노스캐일 라인들, 리지들, 또는 실질적으로 선형의 직사각형 지오메트리(예를 들어, '나노벽(nanowall)들')을 갖는 벽들의 선형 어레이(820B)를 포함하도록 구조화될 수 있다. 몇몇 예시적인 실시예들에서, 광-전지 에너지 변환 디바이스들은, 도 8c에 도시된 바와 같이, 와플형 또는 체스판형 패턴(예를 들어, '나노와플들')과 유사한 나노벽들의 열십자(crisscross), 예를 들어, 실질적으로 수직의 열십자들을 포함하도록 구조화될 수 있다. 모든 이들 예시적인 구조들에서, 디바이스의 단면은 도 1과 유사한 동시-도핑된 다량 보상된 p/n 접합을 갖는다. 또한, 예시적인 지오메트리들의 나노스캐일 치수들은 다계층화된 나노구조들의 직경들 또는 폭들을 포함하는 반면, 기판으로부터 돌출하는 그러한 나노구조들의 높이는 나노스캐일 치수들, 마이크로스캐일 치수들, 또는 그보다 크게 구성될 수 있다.
다른 양상에서, CEI(cascaded exciton ionization) 캐리어 증배 메커니즘에 기초한 높은 효율 및 낮은 잡음을 갖는 광-전기 신호 변환을 위한 디바이스들, 시스템들, 및 방법들이 설명된다. 예시적인 CEI 디바이스들 및 방법들은, 다른 것들 중에서도 광발전법, 통신들, 및 이미징을 포함하는 다양한 애플리케이션들에서 구현될 수 있다.
캐리어 증배의 메커니즘들은, 광-전기 신호 및 에너지 변환의 효율을 증가시키기 위해 사용될 수 있으며, 이는, 예를 들어, 다른 것들 중에서도 광발전법들, 통신들, 및 이미징을 포함하는 애플리케이션들에서 구현될 수 있다. 몇몇 예들에서, MEG(multiple exciton generation) 기술들은, 광발전법들을 위해 낮은-치수의 반도체들에서 다수의 캐리어들을 생성하는데 사용된다. 몇몇 예시들에서, MEG는, 자신의 효율을 제한하는 오제 재결합(Auger recombination), 재료 열화, 광충전(photocharging), 및 캐리어 트래핑(trapping)과 같은 이슈들을 수반할 수 있다. 예를 들어, 광 검출에 대해, 애버런치 증배는 수 십년 동안 신호 증폭을 위한 주요 메커니즘이었지만, 애버런치 이득은, 초과 잡음, 높은 동작 전압, 및 재료 의존성의 그의 연관된 문제점들을 갖는다.
기재된 기술들, 시스템들, 및 디바이스들은, 예를 들어, 다량으로 보상된 p+/n+ 코어-쉘 실리콘 나노와이어들을 사용하는 CEI(cascaded exciton ionization)로 지칭된 엔지니어링된 캐리어 증배 메커니즘을 포함한다. 기재된 CEI 기술은 높은 효율의 광전자 애플리케이션들을 달성하기 위해 사용될 수 있다. 예를 들어, 본 명세서에 설명된 몇몇 예시적인 구현들에서, 광 흡수에 의해 개시된 도너-액셉터 쌍의 엑시톤들의 연속하는 여기 및 이온화로 인해, 양자 효율은, 제로 바이어스 전압 하에서도 100%보다 실질적으로 더 큰 것으로 발견된다.
광의 전지 에너지로의 효율적인 변환은, 통신들, 이미징, 광발전법들, 및 감지와 같은 다양한 광전자 애플리케이션들에서 키(key) 프로세스를 구성한다. 일 예로서 광발전법을 사용하면, 효율을 향상시키기 위해 엑시톤 효과들을 사용하는 우세한(prevailing) 아이디어는 MEG(multiple exciton generation)를 통하는 것이다. 그러나, 광자 산란 및 오제 재결합의 강한 경쟁은, 멀티엑시톤 생성 효율을 심각하게 제한하며, 태양 전지들에서의 개념의 실현에서 어려움들을 야기한다. 무엇보다도, 예를 들어, MEG 프로세스는, 사용되는 반도체 재료의 대역갭의 적어도 2배의 에너지들을 갖는 광자들에 대해서만 발생할 수도 있다. 1.1eV의 대역갭 에너지를 갖는 Si에 대해, 2eV 미만의 에너지를 갖는 광자들은, 단일 광자의 흡수로부터 1개 초과의 e-h 쌍을 생성하기 위한 MEG 효과를 이용할 수 없다. 한편, 광 검출에 대해, 내부 이득 메커니즘, 즉 애버런치 증배가 광 및 엑시톤 신호들을 증폭시키기 위해 나노구조들에서 사용될 수 있지만, 애버런치 프로세스는 높은 역 바이어스를 요구하며, 광발전법 및 많은 저전력 애플리케이션들에 대해 적절하지 않다.
MEG 또는 애버런치 메커니즘의 제한없이 코어-쉘 반도체 나노스캐일 구조들(예를 들어, 실리콘 나노와이어들)의 광응답을 증폭시키기 위한 엔지니어링된 물리 메커니즘, 즉 CEI(cascaded exciton ionization)를 적용하는 시스템들, 디바이스들, 및 기술들이 본 명세서에서 설명된다. 기재된 CEI 기술의 예시적인 두드러진 특성은, 애버런치 증배와 달리, CEI 프로세스가 낮은 또는 심지어 제로의 바이어스로 발생할 수 있다는 것이다. 결과로서, CEI 프로세스는, 광 신호들의 검출 및 광발전법과 같은 에너지 변환, 또는 심지어 (예를 들어, 조명 하의 영역으로부터의 열을 제거하기 위한) 광 냉각을 위해 사용될 수 있다. 몇몇 구현들에서, 예를 들어, 기재된 CEI 프로세스는, 다량으로-도핑된 부분적으로 보상된 p-n 접합을 갖는 나노스캐일 디바이스를 사용하여 구현될 수 있으며, 여기서, p-영역은 실질적인 양의 도너들을 포함하고, n-영역은 실질적인 양의 액셉터를 포함한다. 코어-쉘 Si 나노와이어 구조에서의 적용을 위한 기재된 CEI 기술의 예시적인 구현들이 본 명세서에 설명된다. 예를 들어, 나노와이어들의 방사 방향의 부분적으로-보상된 p+/n+ 코어-쉘 접합들은, 고체 상태 확산 프로세스를 사용하여 생성된다. 예를 들어, 제로 바이어스 하에서 가시 스펙트럼에서의 광전류 측정들에 의해 CEI로부터 초래되는 나노와이어 내부 이득이 특성화된다. 예시적인 결과들은, 쇼트-회로 구성에서 양자 효율이 실온에서 2Eg보다 낮은 에너지의 광자들(예를 들어, 635nm의 파장)에 대한 통합체(unity)보다 상당히 더 클 수 있다는 것을 나타낸다.
도 9a는, 35μm×46μm의 메사(mesa) 상에서 제조된 1μm의 피치를 갖는 30×30 수직 실리콘 나노와이어들의 어레이를 포함하는 기재된 기술의 예시적인 디바이스의 예시적인 명시야(bright-field) 광학 현미경 이미지를 도시한다. 이러한 예시적인 구현에서, 나노와이어들은 340nm의 반경을 갖도록 구성되고, 길이가 2.5μm이다. 나노와이어 어레이는, 반사 스펙트럼 측정들에 의해 또한 확인될 수 있는 잘-알려진 광자 트래핑 효과의 결과로서 현미경 광 하에서 어둡게 나타난다. 예시적인 나노와이어 어레이 디바이스의 SEM의 줌인된 뷰가 또한 도 9b에 도시된다. 디바이스들은, (도 13a에 도시된 바와 같이) 1V에서 0.5nA 미만의 역 바이어스 전류에 대해 통상적인 p-n 접합 전류-전압 특징들을 나타낸다.
예를 들어, 조명 하에서 도 9a 및 9b에 도시된 예시적인 디바이스는 (제로 바이어스의) 쇼트-회로 구성으로 접속될 수 있다. 실리콘 나노와이어들의 방사 p+/n+ 접합의 둘 모두의 측면들에서의 높은 농도들의 도너들 및 액셉터들의 공존으로 인해, 많은 수의 도너-액셉터 쌍들(D+A-P)이 존재하며, 도너-액셉터 쌍 엑시톤(DAP) 형성을 위한 소스를 제공한다. 동작 원리를 명료하게 하기 위해, 실리콘 대역갭보다 더 큰 에너지를 갖는 광자가 p-코어에서 흡수되고 1차 전자-홀 쌍을 생성한다고 가정될 수 있다.
도 10a-10f는, 기재된 기술의 예시적인 나노와이어 디바이스의 예시적인 동작 원리를 도시한 다이어그램들을 도시한다. 도 10a는, 광자 흡수에 의한 1차 전자-홀 쌍 생성을 도시하는 예시적인 다이어그램을 도시한다. 1차 전자는, 전위 클리프를 횡단한 이후 높은 운동 에너지를 획득한다. 도 10b는, 엑시톤 여기 이후 자신의 에너지를 손실하는 뜨거운 전자에 의한 도너-액셉터 쌍 엑시톤(DAP) 형성을 도시하는 예시적인 다이어그램을 도시한다. 도 10c는, 2차 전자-홀 쌍을 생성하기 위한 도너-액셉터 쌍 엑시톤(DAP)의 이온화를 도시하는 예시적인 다이어그램을 도시한다. 도 10d는, 2차 뜨거운 홀에 의한 p-코어에서의 DAP 형성을 도시한 예시적인 다이어그램을 도시한다. 도 10e는 엑시톤 이온화에 의한 전자-홀 쌍의 제 3 생성의 발생을 도시하는 예시적인 다이어그램이다. 도 10f는, 제 3 생성에서 전자가 n-쉘에서 다른 DAP를 여기시키기 위한 높은 운동 에너지를 획득한다는 것을 도시하는 예시적인 다이어그램을 도시한다.
1차 홀은 디바이스를 p-콘택을 통해 떠나고, 1차 전자는 n-쉘을 향해 이동한다(도 10a). 다량으로 도핑된 p/n 접합에 대해, 빌트인 전위는 대역갭 에너지에 근접하며, 공핍 영역은 매우 얇다(예를 들어, 1019cm-3/1019cm-3 p/n 접합에 대해 L＜20nm). 결과로서, 예를 들어, 광생성된 1차 전자는, n-쉘에 진입하는 뜨거운 전자가 되기 위하여 빌트인 전위에 의해 짧은 거리 내에서 가속된다. 종래의 p/n 접합에서, 뜨거운 전자는, 광자 방출 또는 전자-전자 산란을 통해 자신의 에너지 및 운동량을 손실한다. 그러나, 다량으로 보상된 p/n 접합에서, 뜨거운 전자는, 더 많은 세부사항들에 대해 도 10b 및 도 11a 및 11b에 개략적으로 도시된 바와 같이, 도너-액셉터 쌍(D+A-P)을 도너-액셉터 쌍 엑시톤(DAP)으로 여기시키기 위한 높은 확률을 갖는다. DAP 엑시톤을 여기시키는데 요구되는 에너지는,
Figure pct00005
에 의해 주어지며, 여기서, 예를 들어, Ea(0.044 eV) 및 Ed(0.046 eV)는 액셉터들(붕소) 및 도너들(인)에 대한 불순물 이온화 에너지들이고, Eb는 도너와 액셉터 이온들 사이의 쿨롱 상호작용에 이해 결정된 엑시톤의 결합 에너지이다. 간단한 모델은
Figure pct00006
을 제공하며, 여기서, e는 자유 전자 전하이고, ε는 재료의 유전 상수이며, R은 엑시톤 반경이다. 다량으로 보상된 Si에 대해, 예를 들어, Eb는 대략 0.01eV이며, 따라서, 상기 관계로부터 약 1eV의 요구된 DAP 여기 에너지를 산출한다. 따라서, 뜨거운 전자는, 나노와이어의 n-쉘에서 DAP 엑시톤을 여기시키는데 충분한 운동 에너지를 소유하며, 이러한 프로세스는 다음과 같이 표현될 수 있다.
Figure pct00007
예시적인 프로세스(N1)에 후속하여, DAP 엑시톤이 (a) 다음의 방사성 또는 비-방사성 프로세스를 통해 D+A-P 상태를 리턴함으로써 엑시톤 소멸(annihilation):
Figure pct00008
또는, (b) 다음의 자유 전자-홀 쌍을 생성하기 위한 열 이온화를 취할 수도 있는 2개의 가능한 경로들이 존재한다.
Figure pct00009
기재된 기술의 예시적인 구현들은, 광자 방출을 통한 DAP 엑시톤 소멸, 즉 프로세스(N2-1)가 매우 낮은 온도들에서 발생하고; 프로세스(N2-2)가 매우 낮은 대역갭에 대해 큰 오제 재결합 계수들을 갖는 반도체들이 없다면 발생할 가능성이 비교적 없다는 것을 나타낸다. 따라서, 실온의 실리콘 나노와이어들에 대해, 예를 들어, DAP 엑시톤의 열 이온화, 즉 프로세스(N3)가 도 11a-11c에 도시된 지배적인 프로세스이다.
도 11a는 뜨거운 전자에 의해 개시된 엑시톤 형성 및 열 이온화를 도시한 예시적인 다이어그램을 도시한다. 도 11b는 크리스탈 격자로 도시된 도너-액셉터 쌍의 엑시톤 형성 및 열 이온화를 도시한 예시적인 다이어그램을 도시한다. 도 11c는, 450nm으로부터 670nm까지의 파장들에 걸친 다이렉트(direct) 측정들로부터 획득된 나노와이어들의 양자 효율을 도시한 예시적인 다이어그램을 도시한다. 예시적인 에러 바들은, 나노와이어들 상에 충돌하는 측정된 광 전력의 불확실도들을 나타낸다.
DAP 엑시톤의 열 이온화는, 포논(phonon)들을 통해 크리스탈 격자(도 10c)로부터 열 에너지를 획득함으로써 2차 자유 전자-홀 쌍을 생성한다. 전도 대역의 2차 전자는 n-콘택트를 통해 디바이스를 신속하게 떠난다. 한편, 가전자 대역의 2차 홀은 1차 전자와 유사한 방식으로 동작하며, 예를 들어, p-코어에서 다른 D+A-P(도 10d)의 여기에 의해 새로운 DAP 엑시톤을 생성하기 위해 높은 운동 에너지를 획득한다. 기재된 엑시톤은 자유 전자-홀 쌍의 제 3 생성을 생성하기 위해 다시 이온화될 수 있으며, 그러한 프로세스는, 도 10a-10f에서 도시된 바와 같이 p-코어와 n-쉘 사이의 케스케이드(cascade)에서 발생할 수 있다. 유사하게, 캐리어 증배는 또한, 1차 홀이 케스케이드된 엑시톤 생성 및 이온화 프로세스를 개시하는 입자가 되도록 나노와이어의 n-쉘에서 흡수된 광자에 의해 개시될 수 있다.
도 10a-10f에 도시된 바와 같이, 예시적인 디바이스 동작 원리는, 쇼트-회로 구성에서 통합체보다 상당히 더 큰 양자 효율을 달성할 수 있다는 것을 제안한다. 양자 효율(예를 들어, 단일 광자로부터 생성된 전자-홀 쌍들의 총 수)은 다음으로서 분석적으로 표현될 수 있으며,
Figure pct00010
여기서, Fc 및 Fs는 광자가 p-코어 및 n-쉘에서 흡수될 확률이고, x0(y0)는 1차 전자(홀)가 2차 e-h 쌍을 여시키기 위한 확률이다. 한편, x(y)는, 전자들(홀들)의 2차 및 모든 장래의 생성들이 e-h 쌍들을 여기시키기 위한 확률이다(0≤x,y≤1). 예를 들어, 1차 전자들(홀들)이 다이렉트 광자 흡수에 의해 생성되고, 예를 들어, 그에 따라, 그들의 에너지들 및 포지션들의 관점들에서 모든 다른 전자들(홀들)과는 상이한 특징들을 달성하기 때문에, 1차 전자(홀)의 확률 및 전자들(홀들)의 장래의 생성들의 확률에 대한 구별이 행해질 수 있다. 가장 명백한 차이는, x0 및 y0의 값들이 파장 의존적인 것으로 예상되지만, x 및 y의 값들이 파장 독립적인 것으로 간주된다는 것이다. x0 및 y0의 파장 의존성은 또한, 코어 또는 쉘에서 광자가 흡수되는 위치로 인한 것일 수 있다. 쉘에서 생성된 e-h 쌍에 대해, 확률의 값은 또한, (예를 들어, 나노와이어와 같은) 예시적인 나노구조의 표면으로부터의 그의 거리에 의존할 수도 있으며, 표면 상태들을 통한 표면 재결합에 의해 영향을 받는다.
기재된 CEI 기술의 예시적인 구현들에서, 예를 들어, 다량으로 보상된 p+/n+ 코어-쉘 나노와이어에서 케스케이딩된 엑시톤 이온화의 효과를 측정하기 위해 광 모노크로메이터(monochromator) 셋업이 사용되었다. 실리콘의 대역갭(예를 들어, 450nm-670nm) 위에서의 광 여기들은, 쇼트-회로 구성에서 예시적인 디바이스의 광응답을 측정하기 위해 사용되었다. 예시적인 디바이스는, 다른 캐리어 증폭 메커니즘들에 대한 확률을 제거하고 임의의 누설 전류로 인한 측정 에러들을 감소시키기 위해 제로 바이어스에서 측정되었다. 나노와이어들에 충돌하는 각각의 파장의 광의 양은, 비-분극화된 일반적인 입사광의 반사로부터 정정되었다(도 13b). 기재된 기술의 예시적인 어레이된 나노와이어 디바이스 및 (나노와이어들 없는) 평면형 디바이스 둘 모두는 동일한 방식으로 특성화되었다(도 13c). 본 특허 문서에서 추후에 설명되는 예시적인 단계들에 후속하여, 나노와이어들의 양자 효율은 도 11c에 도시된 바와 같이, 나노와이어와 평면형 디바이스 사이의 지오메트리 차이들에 기초하여 획득되었다. 예를 들어, 양자 효율(QE)은, 488nm보다 더 긴 파장들에 대해 통합체보다 더 큰 것으로 발견되었다. 그러나, 광 회절 및 에바네센트(evanescent) 커플링 효과들은 나노와이어 어레이 내에서 광자들을 트래핑할 수 있다. 따라서, 예를 들어, 도 11c에 제시된 QE 값들은, 광자 트래핑 효과 및 CEI 효과 둘 모두로부터의 기여들을 포함한다.
광자 트래핑 효과로부터의 기여를 획득하기 위해, 예를 들어, 예시적인 구현들은, 도 12a-12b에 도시된 바와 같이, 나노와이어 어레이 내의 대응하는 전자기파 분포를 연구하기 위해 3차원 유한 엘리먼트 방법(FEM) 시뮬레이션들을 사용하여 수행되었다. 도 12a는, 메인 패널에서의 광자 트래핑 효과로 인한 물리 충진(fill) 팩터에 대한 흡수 향상 팩터의 데이터 플롯, 및 삽도(inset)에서는 유한 엘리먼트 방법(FEM) 시뮬레이션들에 대해 사용되는 수직 나노와이어 구조의 예시적인 다이어그램을 도시한다. 도 12b는, 3개의 대표적인 파장들, 즉 450nm, 532nm, 및 635nm에서 나노와이어 어레이에 대한 y-z 평면에서의 주요 횡단 전기장 (|Ey|) 분포의 예시적인 다이어그램을 도시한다. 도 12c는, 광자 트래핑 효과의 기여를 제거한 이후, 케스케이딩된 엑시톤 이온화 효과 단독으로부터 기원되는 나노와이어들의 광자 효율의 예시적인 데이터 플롯을 도시한다. 도 12d는 코어-쉘 실리콘 나노와이어들에서의 CEI(cascaded exciton ionization) 이득의 예시적인 데이터 플롯을 도시한다.
예를 들어, 3차원 FEM 시뮬레이션들을 사용하는 예시적인 구현들에서, 340nm 직경, 2.5μm 길이의 실리콘 NW들의 무한한 어레이가, 1μm×1μm 사각형의 주기적인 경계를 갖는 시뮬레이션들에서 사용되었다. 예를 들어, 예시적인 디바이스가 방사상 대칭이었으므로, 선형으로 분극화된 광(y-방향, 즉 Ey로 분극화됨)이 사용되었고, 예시적인 디바이스의 상단 표면에 수직하게 입사되었다. 도 12a의 삽도에 도시된 바와 같이, Si에 대한 복소 파장 의존 굴절률들이 나노와이어들에 대해 사용되었으며, 에어(air)에 대해 n=1이 나노와이어들 사이의 공간에 대해 사용되었다. 예시적인 시뮬레이션들에 따르면, Si 나노와이어들에 의해 흡수된 전력(PNW) 및 나노와이어들 사이의 바닥의 Si 평면 영역에 의해 흡수된 전력(Pplanar) 둘 모두가 계산되었다. 광자 트래핑 효과로 인한 향상 팩터 E.F.은 E.F.＝PNW/(PTotal×F.F.)로서 정의되며, 여기서, F.F.은 1μm 피치를 갖는 사각형 어레이에서 340nm의 직경을 갖는 나노와이어들에 대해
Figure pct00011
과 동일한 지오메트리 충진 팩터이고, PTotal(＝PNW＋PPlanar)은 총 흡수된 광 전력이다. (도 12a에 도시된 바와 같이) 측정된 스펙트럼 내에서, 2개의 가장 높은 광자 트래핑 향상 팩터들은 450nm 및 532nm에서 각각 발견되었다.
도 12b의 다이어그램은, 대부분의 전기장이 3개의 대표적인 파장들, 예를 들어, 450nm, 532nm, 및 635nm에 상주하는 y-z 평면에서의 주요 횡단 전기장(|Ey|) 분포를 제시한다. 예를 들어, 필드 분포의 중요성은, CEI 효과로부터 기원되는 파장 의존 양자 효율이 설명되는 경우 본 특허 문서에서 추후에 명료하게 된다. 예를 들어, CEI(cascaded exciton ionization) 효과로부터 양자 효율로의 실제 기여는 다음이 수학식에 따라 계산될 수 있으며,
Figure pct00012
여기서, ηNW는 나노와이어들의 실제 양자 효율이고, ηPlanarM는 평면 디바이스의 측정된 양자 효율이며, ηNWM는 예시적인 어레이된 나노와이어 디바이스의 측정된 양자 효율이다(도 13c). 이전에 정의된 바와 같이, F.F. 및 E.F.은 지오메트릭 충진 팩터 및 광자 트래핑 효과로 인한 향상 팩터이다. 따라서, 곱 F.F×E.F.은 나노와이어들의 "효율적인 충진 팩터"로 고려될 수 있다. 상이한 파장들에 대한 ηNW의 교정된 값들은 도 12c에 도시된다. 양자 효율이 635nm에서 약 270%이기 위한 가장 높은 QE로 560nm보다 긴 파장에 대해 100% 위에 있음을 유의한다. 이것은, 제로 바이어스 조건에서 발생할 수 있는 광전자 증폭을 위한 기재된 CEI(cascaded exciton ionization) 기술의 효과로 인한 캐리어 증배의 예시적인 시연이다.
예를 들어, 예를 들어, 나노와이어들의 ηNW와 실리콘의 광 흡수 ηInt의 비율을 취함으로써 추가적으로 획득된 것은 케스케이딩된 엑시톤 이온화 이득이었다(ηInt＝1－e-αL, 여기서, α는 실리콘의 파장 의존 흡수 계수이고, L은 실리콘의 두께이고, 2.5um와 동일하다). CEI(cascaded exciton ionization) 이득은 도 12d에 도시된다. 예시적인 디바이스는, 약 4.5의 가장 높은 이득을 나타내고, 635nm에서 포화된다.
예를 들어, 더 짧은 파장에서의 감소된 CEI 이득은 표현 재결합 효과에 기여될 수도 있다. 예를 들어, 450nm에서, 도 12b에 도시된 바와 같이, 전자기장은, 대부분의 광생성된 캐리어들이 나노와이어들의 표면 근방에서 생성되도록 에어/나노와이어 계면에 집중되며, 표면 상태들을 통한 높은 표면 재결합 레이트를 경험한다. 이것은 수학식(N4)에서 y0의 낮은 값을 산출하고, 양자 효율을 낮춘다. 대조적으로, 예를 들어, 635nm 파장에서, 광자 에너지는, 나노와이어의 코어에 있는 상당한 비율의 광으로 인해 더 균등하게 분포된다. 결과로서, 635nm 광에 의해 생성된 많은 캐리어들은, 표면 상태들로부터 원거리에 있고, 450nm 광에 의해 생성된 그들 캐리어들보다 훨씬 더 작은 표면 재결합 효과를 경험하는 나노와이어의 코어에 로케이팅된다. 이것은, 상이한 파장들에서의 상이한 값들의 CEI 이득을 설명할 수 있다. 예를 들어, CEI 이득에서 표면 재결합의 역할을 이해함으로써, 상이한 디바이스 지오메트리들을 인식하고 표면 패시베이션 기술들을 적용하여, 최적의 디바이스 성능을 위해 더 짧은 파장들에서 CEI 이득을 상승시킬 수 있다.
예시적인 실시예들에서 설명되고 예시적인 구현들에서 시연되는 바와 같이, 다량으로 보상된 p+/n+ 코어-쉘 실리콘 나노구조들을 포함하는 기재된 CEI 기술들, 시스템들, 및 디바이스들은 ＞100% 양자 효율을 달성하기 위해 이용될 수 있다. 보상된 영역들 내의 도너-액셉터 쌍들은 엑시톤 형성을 위한 표면들을 제공한다. 후속하여, 이들 엑시톤들은 광자 산란에 의해 이온화될 수 있으며, 광전류에 기여하는 자유 전자-홀 쌍들을 생성한다. 기재된 CEI 기술은, 광-전기 에너지 변환의 효율을 향상시키기 위해 단일 광자로부터 다수의 전자-홀 쌍들을 생성하기 위한 방식들을 제공한다. 예를 들어, CEI 효과는, 실리콘들 없는 화합물 반도체들 및 폴리머들과 같은 많은 다른 재료들에 적용될 수 있다.
본 명세서에 설명된 예시적인 구현들은 다음의 예시적인 방법들을 포함했다.
예시적인 디바이스 제조 방법들
도 9a 및 9b에 도시된 예시적인 디바이스들은, 붕소-도핑된 p+ 실리콘 기판(도핑 농도 ~2x1019cm-3) 상에 제조되었다. 나노와이어들은, 마스크로서 전자-빔 리소그래피적으로 패터닝된 니켈 디스크들을 갖는 C4F8 및 SF6 가스들을 이용한 유도성 커플링된 플라즈마-반응성-이온 에칭(ICP-RIE) 프로세스에 의해 에칭되었다. 나노와이어 형성 이후, 니켈 마스크는 Ni 에천트를 사용하여 제거되었다. n-도펀트에 대한 소스를 준비하기 위해, 인-함유 SOD(spin-on-dopant) 용약(Filmtronics, Inc.)이 별개의 실리콘 웨이퍼 상에 스핀(spin)되었다. 15분 동안 200℃에서 베이킹한 이후, SOD-코팅된 웨이퍼는 RTA(rapid thermal annealing) 퍼니스(furnace)에서 나노와이어들을 이용하여 웨이퍼 위의 약 1mm에 배치되었다. 인 확산 프로세스는, 인이 SOD 계층으로부터 증발되었던 경우 약 40초 동안 950℃로 RTA 퍼니스 내부에서 수행되었으며, 나노와이어들로 확산되어, 나노와이어 표면들 근방의 p+-Si를 n-쉘들로 변환한다. 동시에, 인 확산은 침투된 p+-코어를 테일링하며, 따라서, 케스케이딩된 엑시톤 이온화 프로세스에 대해 요구되는 다량으로 보상된 p+/n+ 코어/쉘 나노와이어들을 형성한다. 나노와이어들의 콘택트 저항을 감소시키기 위해, RTA 어닐링 프로세스의 다른 조업(run)이 SOD-코팅된 웨이퍼 없이 수행되었다. 메사들(~350nm 높음)은 나노와이어 어레이들을 격리시키기 위해 에칭되었으며, SiO2 계층(~265nm)의 증착이 후속된다. 최종적으로, Ti/Au(50/200nm) 콘택트 패드가 상단의 n-콘택트를 형성하기 위해 증착되었으며, 모든 디바이스들에 의해 공유되는 p-콘택트는 실리콘 기판의 후면 상에 형성되었다.
(예를 들어, 실온에서의) 예시적인 광 측정들
기재된 기술의 예시적인 실리콘 나노와이어 디바이스들 및 평면 디바이스들은, 600g/mm 그레디팅(grating)을 갖는 홈-구축 광 모노크로메이터를 사용하여 광학적으로 여기되었다. 섬유 번들링된 할로겐 램프가 광 소스로서 사용되었다. 각각의 특정한 파장의 FWHM(full width at half maximum)은, 스펙트럼 분석기(Ocean Optics HR-2000)를 사용한 측정에 의해 검증된 10nm이었다. 일련의 광 엘리먼트들을 통해 송신한 이후, (디바이스의 사이즈보다 큰 스팟 사이즈를 갖는) 광은 디바이스의 상단으로 수직하게 안내되었다. 인커밍 광의 전력은, 교정된 전력 미터(Newport 1830-C)를 이용하여 측정되었다. 샘플 상에 충돌하는 광 강도 프로파일 및 총 광 전력은, 교정된 검출기 및 X-Y 변환 스테이지를 사용하여 측정되었다. 예시적인 디바이스는, 2개의 콘택트들 사이에 적용된 어떠한 바이어스도 없는 쇼트-회로 구성으로 접속되었으며, 광전류는 반도체 파라미터 분석기(Agilent 4155-B)를 사용하여 측정되었다. 최종적으로, 각각의 디바이스의 양자 효율은 나노와이어-에어 계면에서의 반사들을 고려하여 계산되었다.
예시적인 디바이스 특성화 및 반사 분광(Spectroscopy) 측정들
도 13a는, 메인 패널에는, 광 조명의 부재 시에 나노와이어 디바이스의 예시적인 전기 특징들의 데이터 플롯(예를 들어, 편대수 플롯); 그리고, 삽도에는 전류-전압 특징들의 선형 플롯을 도시한다. 도 13b는, 나노와이어 및 평면 디바이스들 둘 모두의 반사 분광의 예시적인 데이터 플롯을 도시한다. 예를 들어, 입사 광 파장의 함수로서, 나노와이어 디바이스의 반사는 항상 평면 디바이스의 반사보다 상당히 더 작으며, 광자 트래핑 효과를 표시한다. 도 13c는 예시적인 어레이된 나노와이어 디바이스 및 예시적인 평면 디바이스의 예시적인 양자 효율들의 플롯을 도시한다.
도 13a는 이러한 예시적인 특성화 구현에서 사용되는 나노와이어 디바이스의 어두운(dark) I-V 특징들을 도시한다. 예시적인 디바이스는, 통상적인 p-n 접합들의 정류 거동을 도시한다.
반사 분광은, 반사 또는 산란되는 대신 디바이스에 실제로 진입하는 광의 양을 결정하기 위해 이용된다. 예시적인 나노와이어 디바이스는, 1μm의 피치를 갖는 직사각형 나노와이어 어레이(30×30)를 포함한다. 예시적인 나노와이어 어레이는 35μm×46μm 실리콘 메사 상에 위치되었다. 반사 스펙트럼 측정을 위해 사용된 입사 광은, 직경이 약 10μm의 빔 스폿으로 나노와이어 어레이의 중심에 포커싱되었다. 또한 측정된 것은, 동일한 실험 셋업을 사용한 평면 디바이스의 반사 스펙트럼이었다. 상이한 파장들의 반사 스펙트럼들은 도 13b에 도시된다. 나노와이어 디바이스로부터의 더 낮은 반사는, 광자 트래핑 효과가 나노와이어 어레이에 대해 발생한다는 것을 제안한다. 약 525nm의 스펙트럼 딥(dip)은 도 12a의 계산된 공진과 일치한다.
반사 측정들로부터의 데이터에 기초하여, 나노와이어 디바이스 및 평면 디바이스 둘 모두의 광응답들은, 흡수되는 정확한 양의 광 전력이 발견될 수 있는 이후에 획득될 수 있다. 도 13c는, 나노와이어 디바이스 및 평면 디바이스 둘 모두에 대한 파장 의존 QE 값들을 도시한다.
예시적인 나노와이어 디바이스가 또한, 메사에 걸친 평면 영역을 포함하므로, 순 광응답은 나노와이어들 및 평면 영역으로부터의 응답을 포함한다. 추가적으로 사용된 것은, 도 13c의 데이터로부터 실제 나노와이어 광응답을 획득하기 위한 다음의 절차이다. 정의된 것은, 총 흡수된 광 전력으로서 P, 발견할 나노와이어들의 응답도로서 RNW, 평면 디바이스의 측정된 응답도로서 RPlanarM, 및 나노와이어들 및 평면 영역들을 포함하는 NW 디바이스의 측정된 응답도로서 RNWM이다. 다른 유용한 파라미터들은, F.F.: 나노와이어들의 충진 팩터 및 E.F., 즉 광자 트래핑 효과로 인한 특정한 파장들에서의 향상 팩터를 포함한다. 따라서, 다음의 관계들은 나노와이어들의 광응답을 추출하기 위해 적용될 수 있다:
Figure pct00013
나노와이어들의 응답도는 다음과 같이 표현될 수 있다.
Figure pct00014
관계 ηNW＝hν/qRNW를 사용하면, 나노와이어들의 양자 효율이 추출될 수 있으며, 도 12c에 도시된다.
케스케이딩된 엑시톤 이온화로부터의 양자 효율의 도출(수학식(N4))
다음으로, 케스케이딩된 엑시톤 이온화 효과로 인한 양자 효율의 분석적인 표현이 도출된다.
도 14는 p-코어 또는 n-쉘 상에 입사된 단일 광자로부터 개시된 케스케이딩된 엑시톤 이온화 프로세스에 의한 예시적인 캐리어 증배의 예시적인 개략도를 도시한다. 도 14의 개략도는, 광생성된 1차 전자-홀 쌍이 케스케이딩된 이온화 프로세스를 어떻게 개시하는지를 도시한다. 도 14에서, 각각의 전자 및 홀은 그들의 생성 이력에 따라 라벨링된다. 예를 들어, "0"은 광 흡수에 의해 생성된 1차 전자 및 홀을 나타내기 위해 사용된다. i번째 뜨거운 전자/홀이 다른 자유 전자-홀 쌍을 생성할 수 있는 확률은 Xi/Yi로서 정의된다.
Xi/Yi의 값은 0과 1 사이에 있으며, 다음의 관계들을 준수한다:
Figure pct00015
한편, X0/Y0는, 1차 자유 전자/홀이 2차 자유 e-h 쌍을 여기시키는 확률을 표현한다. 자유 전자들/홀들의 장래의 생성들과는 상이하게 1차 자유 전자/홀이 광 흡수로부터 생성되므로, 그들의 값들은 인커밍 광자 에너지, 광 흡수의 포지션 등에 의존할 수도 있다. 따라서, p-코어에서 광자의 흡수로부터 생성된 전자-홀 쌍들의 총 수는 다음과 같이 표현될 수 있다:
Figure pct00016
여기서, Fc는 p-코어에서 흡수된 인커밍 광의 확률이다. (NS-3) 및 (NS-4)에서의 관계들을 사용하면, (NS-5)를 다음으로 간략화시킬 수 있다:
Figure pct00017
유사하게, n-쉘에서 단일 광자의 흡수로 인한 e-h 쌍들의 총 수는 다음과 같이 표현될 수 있다:
Figure pct00018
여기서, Fs는 n-쉘에서 흡수된 광자의 확률이다. 다시, (NS-3) 및 (NS-4)에서의 관계들을 사용하면, 다음이 획득된다:
Figure pct00019
최종적으로, 총 양자 효율은 다음과 같이 쓰여질 수 있다:
Figure pct00020
Fc＝Fs＝0.5를 가정하면(광이 코어 및 쉘 영역에서 흡수될 확률과 동일함), 파라미터들로서 x0 및 y0를 사용하는 x 및 y의 함수로서 CEI 양자 효율이 도 15a 및 15b에 도시된다. 갼략화를 위해, 계산들에서 x＝y 및 x0＝y0가 추가적으로 가정된다.
도 15a 및 15b는 뜨거운(hot) 전자 또는 홀(hole)에 의한 DAP 여기 및 이온화의 확률의 함수로서의 예시적인 양자 효율의 데이터 플롯들을 도시한다. 도 15a의 데이터 플롯은, x0＝y0＝0.1(파형(1511)), x0＝y0＝0.3(파형(1512)), x0＝y0＝0.5(파형(1513)), 및 x0＝y0＝0.7(파형(1514))인 경우, 0으로부터 1까지 변하는 x/y의 값을 갖는 세미-로그 스캐일 플롯을 도시한다. 도 15b의 데이터 플롯은, x0＝y0＝0.1(파형(1521)), x0＝y0＝0.3(파형(1522)), x0＝y0＝0.5(파형(1523)), 및 x0＝y0＝0.7(파형(1524))인 경우, 0으로부터 0.5까지 변하는 x/y의 값을 갖는 선형 스캐일 플롯을 도시한다.
기재된 디바이스들, 시스템들, 및 기술들은, 새로운 CEI 물리 메커니즘을 사용하여 신호 증폭을 위해 구현될 수 있다. 기재된 기술의 CEI 효과는 애버런치 프로세스보다 훨씬 더 낮게 적용된 전압에서 발생한다. 또한, 매우 중요하게, 그것은 극히 낮은 초과 잡음을 생성한다. 초과 잡음은, 임의의 신호 검출 시스템들에 대한 달성가능한 민감도에 대한 제한 팩터이며, 이득과 연관된 잡음이다. 예시적인 분석 모델이 예시적인 CEI 효과로부터 초래된 초과 잡음을 계산하기 위해 본 명세서에서 명료하게 되며, 예시적인 결과는 또한, 몬테 카를로 시뮬레이션들에 의해 검증된다.
도 16a 및 16b는 예시적인 나노와이어 케스케이딩된 엑시톤 이온화 디바이스의 예시적인 잡음 분석을 도시한다. 도 16a의 플롯은, 예시적인 분석 모델(적색 플롯(1611)) 및 몬테 카를로 시뮬레이션(별'*' 심볼들)에 의해 계산된 예시적인 나노와이어 CEI 디바이스의 양자 효율(증배)의 함수로서 초과 잡음 팩터를 도시한다. 상이한 홀/전자 이온화 비율들에 대한 초과 잡음 팩터 대 애버런치 증배가 또한 도 16a에 도시된다. 예를 들어, 녹색 커브(1612)(k=0)는 "이상적인" 애버런치 검출기의 특징들을 나타내며, 이는, 애버런치 증배의 "양자 제한"으로 지칭될 수 있다. 예를 들어, 핑크 커브(1613)(k=0.1) 및 블랙 커브(1614)(k=0.5)는, 상이한 비율들의 이온화 계수들을 갖는 애버런치 검출기들의 특징들을 나타낸다.
도 16a는, CEI 효과에 의해 생성된 증배 팩터에 대한 초과 잡음 팩터의 의존성 및 상이한 비율들의 이온화 계수들(예를 들어, k＝αp/αn＝0, 0.1 및 0.5)과의 애버런치 증배를 도시한다. 예를 들어, 데이터 플롯에 도시된 바와 같이, CEI 효과로부터의 초과 잡음 팩터는, 매우 양호하게 애버런치 메커니즘의 잡음 팩터 아래에 있으며, "이상적인" 애버런치 검출기의 양자 제한(즉, k=0)보다 훨씬 더 작다. 예시적인 결과들은, CEI 효과에 기초한 광수신기들이 종래의 애버런치 광검출기(APD) 수신기들보다 더 높은 민감도를 잠재적으로 달성할 수 있다는 것을 제안한다. 예시적인 나노와이어 CEI 디바이스는, 2, 즉 사실상 실제 세계에는 존재하지 않는 "이상적인 APD"의 이론적인 제한 보다 작은 초과 잡음 팩터를 생성한다.
도 16b는, 100의 평균 증배값 하의 CEI 이득 분포의 예시적인 몬테 카를로 시뮬레이팅된 히스토그램을 도시한다. 예를 들어, 예시적인 몬테 카를로 시뮬레이션들은, 분석 모델을 검증하고 CEI 이득 분포의 히스토그램들을 생성하기 위해 수행되었다. 도 16b의 예시적인 플롯에 도시된 바와 같이, CEI 이득의 평균값을 가정한 CEI 증배의 몬테 카를로 시뮬레이팅된 분포는 100이었다. 예시적인 결과들은, 애버런치 증배보다 훨씬 더 타이트(tight)한 이득 분포를 나타낸다.
임의의 증폭 프로세스는 초과 잡음을 도입할 것이며, 케스케이딩된 엑시톤 이온화 효과에 대해 어떠한 예외도 존재하지 않는다. 다음으로, CEI 디바이스에 대한 초과 잡음의 분석 모델이 전개된다. 일 예로서 수학식(NS-5)을 사용하면, 코어 영역에서의 양자 효율은 다음과 같이 다시-쓰여질 수 있다:
Figure pct00021
수학식(NS-10)은 랜덤 변수임을 유의한다. 초과 잡음을 계산하기 위해, 랜덤 변수의 평균 및 분산 둘 모두가 계산될 필요가 있다. ηcore의 평균은 다음과 같이 쓰여질 수 있다:
Figure pct00022
예를 들어, 관계들 ＜(1＋X0)X0Y1＞＝2xoy 및 ＜(1＋Xo)2＞＝1＋3x0을 사용하면, 다음을 추가적으로 가지며,
Figure pct00023
여기서,
Figure pct00024
다음과 같다.
Figure pct00025
I2를 2개의 컴포넌트들 즉 I2＝I21＋I22로 분할할 수 있으며,
Figure pct00026
여기서, I21는 이중 합산에서 모든 항들을 포함하고 j＜i이고, I22는 이중 합산에서 모든 항들을 포함하고 i＜j이다. 인덱스 i 및 j가 동일한 역할을 담당하므로, I21은 I22와 동일하다.
Figure pct00027
결과로서, 다음을 갖는다:
Figure pct00028
수학식들(12), (13) 및 (18)로부터, 다음을 획득할 수 있다:
Figure pct00029
유사하게, 쉘 영역에서, 다음을 가질 수 있다:
Figure pct00030
또한, 다음과 같다.
Figure pct00031
Figure pct00032
수학식들(NS-19 - NS-24)로부터, CEI 증배 프로세스와 연관된 초과 잡음 팩터는, 예를 들어, 다음과 같이 분석적으로 계산될 수 있다.
Figure pct00033
예시적인 분석 모델을 검증하기 위해, 예시적인 몬테 카를로 시뮬레이션들은, 예를 들어, 수학식(NS-26)을 사용하여 수행되었으며, 여기서, 모든 Xi들 및 Yi들은, 할당된 확률들에 대해 0 또는 1의 가능한 값들을 갖는 독립적인 랜덤 변수들로서 처리된다. 예를 들어, 총 수 10,000개의 시도들이, 양자 효율(증배) 및 잡음 팩터의 평균값을 획득하기 위해 사용되었다.
Figure pct00034
도 17a 및 17b는, 예를 들어, 2.0 및 20.0의 양자 효율(증배)의 평균값에 대응하는 p=0.5(도 17a) 및 p=0.95(도 17b)의 e-h 쌍 생성 확률을 갖는 예시적인 양자 효율 분포의 히스토그램 플롯들을 각각 도시한다. 도 17a 및 17b의 히스토그램들에 도시된 바와 같이, 양자 효율 분포는 Xi(Yi)의 평균 값을 갖는 것으로 도시된다. 평균 이득 및 이득의 확산 둘 모두는 Xi(Yi)의 평균 값에 따라 증가한다. 예시적인 시뮬레이션 결과들은, 분석 모델로부터의 예시적인 모델들과의 탁월한 일치들을 나타내었다.
본 특허 문서가 많은 세목들을 포함하지만, 이들은 임의의 발명 또는 청구될 수도 있는 것의 범위에 대한 제한들로서가 아니라 오히려 특정한 발명들의 특정한 실시예들에 특정할 수도 있는 특성들의 설명들로서 해석되어야 한다. 별개의 실시예들의 맥락에서 본 특허 문서에 설명된 특정한 특성들은, 또한 단일 실시예에서 결합으로 구현될 수 있다. 대조적으로, 단일 실시예의 맥락에서 설명된 다양한 특성들은 또한, 다수의 실시예들에서 별개로 또는 임의의 적절한 서브결합으로 구현될 수 있다. 또한, 특성들이 특정한 결합들에서 동작하는 것으로 상술될 수도 있고, 심지어 초기에는 그와 같이 청구될 수도 있지만, 청구된 결합으로부터의 하나 또는 그 초과의 특성들은 몇몇 경우들에서는 결합으로부터 삭제될 수 있고, 청구된 결합은 서브결합 또는 서브결합의 변형으로 안내될 수도 있다.
유사하게, 동작들이 도면들에 특정한 순서로 도시되지만, 이것은, 바람직한 결과들을 달성하기 위해, 그러한 동작들이 도시된 특정한 순서 또는 순차적인 순서로 수행되거나, 또는 모든 도시된 동작들이 수행된다는 것을 요구하는 것으로 이해되지 않아야 한다. 또한, 본 특허 문서에 설명된 실시예들에서의 다양한 시스템 컴포넌트들의 분리는, 모든 실시예들에서 그러한 분리를 요구하는 것으로 이해되지는 않아야 한다.
단지 몇몇 구현들 및 예들만이 설명되며, 다른 구현들, 향상들 및 변경들이 본 특허 문서에서 설명되고 예시된 것에 기초하여 행해질 수 있다.

Claims (35)

  1. 광-전기(optical-to-electrica) 에너지 변환 디바이스로서,
    도핑된 반도체 재료로 형성된 기판 － 상기 기판은 제 1 영역 및 제 2 영역을 포함함 －;
    상기 기판의 제 1 영역으로부터 돌출되는 다계층화된 나노구조들의 어레이 － 상기 다계층화된 나노구조들은, 코어-쉘 구조를 형성하는 제 2 동시-도핑된(co-doped) 반도체 재료의 계층에 의해 커버된 제 1 동시-도핑된 반도체 재료로 형성되고, 상기 계층은, 상기 제 2 영역에서 상기 기판의 도핑된 반도체 재료의 적어도 일부를 커버함 －; 및
    상기 제 2 영역에서 상기 기판의 계층-커버된 부분 상에 형성된 전극을 포함하며,
    상기 다계층화된 나노구조들은, 상기 전극에서 제시된 전기 신호를 생성하기 위해 하나 또는 그 초과의 파장들의 광으로부터 광자들을 흡수할 수 있는 광 활성 영역을 제공하도록 구조화되는, 광-전기 에너지 변환 디바이스.
  2. 제 1 항에 있어서,
    상기 도핑된 반도체 재료는 p-타입 실리콘을 포함하는, 광-전기 에너지 변환 디바이스.
  3. 제 1 항에 있어서,
    상기 다계층화된 나노스캐일 구조들의 어레이의 측면에 대향하는 상기 기판의 측면 상에 커플링되고, 전기 절연체 재료로 형성되는 기판 베이스(base)를 더 포함하는, 광-전기 에너지 변환 디바이스.
  4. 제 1 항에 있어서,
    상기 제 1 동시-도핑된 반도체 재료는 p+/n 타입 반도체 재료를 포함하며,
    상기 p+/n 타입 반도체 재료는 전자 액셉터(acceptor) 및 전자 도너 도펀트들 둘 모두를 포함하고,
    상기 액셉터의 농도는 상기 도너의 농도보다 큰, 광-전기 에너지 변환 디바이스.
  5. 제 1 항에 있어서,
    상기 제 2 동시-도핑된 반도체 재료는 n+/p 타입 반도체 재료를 포함하며,
    상기 n+/p 타입 반도체 재료는 전자 액셉터 및 전자 도너 도펀트들 둘 모두를 포함하고,
    상기 도너의 농도는 상기 액셉터의 농도보다 큰, 광-전기 에너지 변환 디바이스.
  6. 제 1 항에 있어서,
    상기 제 1 동시-도핑된 반도체 재료 및 상기 제 2 동시-도핑된 반도체 재료는, 실질적으로 약 1×1019cm-3의 농도 레벨의 도펀트들을 포함하는, 광-전기 에너지 변환 디바이스.
  7. 제 1 항에 있어서,
    상기 전극은 n 타입 반도체 재료를 포함하는, 광-전기 에너지 변환 디바이스.
  8. 제 1 항에 있어서,
    상기 하나 또는 그 초과의 파장들은 630nm의 파장을 포함하며,
    상기 630nm의 파장에서의 적색 광자의 흡수는 상기 전기 신호를 생성하기 위한 적어도 4개의 전자-홀 쌍들을 생성하는, 광-전기 에너지 변환 디바이스.
  9. 제 1 항에 있어서,
    상기 하나 또는 그 초과의 파장들은, Si의 1.12eV 대역갭 에너지 위의 에너지들을 갖는 가시광의 파장들을 포함하는, 광-전기 에너지 변환 디바이스.
  10. 제 1 항에 있어서,
    상기 다계층화된 나노구조들의 어레이는, 와이어(wire-like) 구조, 벽형(wall-like) 구조, 또는 와플형 구조 중 하나 또는 그 초과를 포함하는 지오메트리를 갖도록 구조화되는, 광-전기 에너지 변환 디바이스.
  11. 제 10 항에 있어서,
    상기 다계층화된 나노구조들의 어레이는, 실질적으로 300nm의 직경 및 실질적으로 2500nm의 높이를 갖는 나노와이어들을 포함하는, 광-전기 에너지 변환 디바이스.
  12. 제 1 항에 있어서,
    상기 디바이스는 2.0 아래인 초과 잡음 팩터(excess noise factor)를 생성하는, 광-전기 에너지 변환 디바이스.
  13. 광-전기 에너지 변환 디바이스로서,
    도핑된 실리콘 재료로 형성된 기판 － 상기 기판은 제 1 영역 및 제 2 영역을 포함함 －;
    상기 기판의 제 1 영역으로부터 돌출되는 다계층화된 나노와이어 구조들의 어레이- 상기 나노와이어 구조들은, 코어-쉘 구조를 형성하는 제 2 동시-도핑된(co-doped) 실리콘 재료의 계층에 의해 커버된 제 1 동시-도핑된 실리콘 재료로 형성되고, 상기 계층은, 상기 제 2 영역에서 상기 기판의 적어도 일부를 커버하고, 상기 제 1 동시-도핑된 실리콘 재료 및 상기 제 2 동시-도핑된 실리콘 재료는 전자 액셉터 도펀트들 및 전자 도너 도펀트들을 포함하며, 상기 제 1 동시-도핑된 실리콘 재료는, 다른 타입의 도펀트들보다 더 큰 농도의 일 타입의 전자 액셉터 또는 전자 도너 도펀트들을 포함하고, 상기 제 2 동시-도핑된 실리콘 재료는 상기 일 타입의 도펀트들보다 더 큰 농도의 상기 다른 타입의 도펀트들을 포함함 －; 및
    상기 제 2 영역에서 상기 기판의 계층-커버된 부분 상에 형성된 전극을 포함하며,
    상기 다계층화된 나노와이어 구조들은, CEI(cascaded exciton ionization) 메커니즘을 통해 전극에서 제시된 전기 신호를 생성하기 위해 하나 또는 그 초과의 파장들의 광으로부터 광자들을 흡수할 수 있는 광 활성 영역을 제공하도록 구조화되는, 광-전기 에너지 변환 디바이스.
  14. 제 13 항에 있어서,
    상기 도핑된 실리콘 재료는 p-타입 실리콘을 포함하는, 광-전기 에너지 변환 디바이스.
  15. 제 13 항에 있어서,
    상기 다계층화된 나노스캐일 구조들의 어레이의 측면에 대향하는 상기 기판의 측면 상에 커플링되고, 전기 절연체 재료로 형성되는 기판 베이스를 더 포함하는, 광-전기 에너지 변환 디바이스.
  16. 제 13 항에 있어서,
    상기 제 1 동시-도핑된 실리콘 재료는, 전자 액셉터 및 전자 도너 도펀트들 둘 모두를 포함하는 p+/n 타입 실리콘 재료를 포함하며,
    상기 액셉터의 농도는 상기 도너의 농도보다 큰, 광-전기 에너지 변환 디바이스.
  17. 제 13 항에 있어서,
    상기 제 2 동시-도핑된 실리콘 재료는, 전자 액셉터 및 전자 도너 도펀트들 둘 모두를 포함하는 n+/p 타입 실리콘 재료를 포함하며,
    상기 도너의 농도는 상기 액셉터의 농도보다 큰, 광-전기 에너지 변환 디바이스.
  18. 제 13 항에 있어서,
    상기 광-전기 에너지 변환 디바이스는 태양 전지 디바이스에 포함되는, 광-전기 에너지 변환 디바이스.
  19. 제 13 항에 있어서,
    상기 디바이스는 2.0 아래인 초과 잡음 팩터를 생성하는, 광-전기 에너지 변환 디바이스.
  20. 광 에너지를 전기 에너지로 변환하기 위한 방법으로서,
    제 2 동시-도핑된 반도체 재료의 계층에 의해 커버된 제 1 동시-도핑된 반도체 재료로 형성되는 다계층화된 나노구조들의 어레이에 의해 적어도 부분적으로 커버되는 도핑된 반도체 기판을 포함하도록 구조화된 표면 상에서 광을 수신하는 단계;
    상기 다계층화된 나노구조들의 어레이에서 CEI(cascaded exciton ionization) 메커니즘에 의해, 수신된 광을 전기 신호로 변환하는 단계 － 상기 전기 신호는 상기 기판의 도핑된 반도체 기판 상의 전극에서 제시됨 －; 및
    상기 전기 신호를 전기 회로에 전도시키는 단계를 포함하는, 광 에너지를 전기 에너지로 변환하기 위한 방법.
  21. 제 20 항에 있어서,
    상기 수신된 광은, 630nm의 파장을 포함하는 하나 또는 그 초과의 파장들을 포함하며,
    상기 630nm의 파장의 상기 수신된 광을 변환시키는 단계는, 상기 전기 신호를 생성하기 위한 적어도 4개의 전자-홀 쌍들을 생성하는, 광 에너지를 전기 에너지로 변환하기 위한 방법.
  22. 제 20 항에 있어서,
    상기 제 1 동시-도핑된 실리콘 재료는, 전자 액셉터 및 전자 도너 도펀트들 둘 모두를 포함하는 p+/n 타입 실리콘 재료를 포함하고,
    상기 액셉터의 농도는 상기 도너의 농도보다 크며,
    상기 제 2 동시-도핑된 실리콘 재료는, 전자 액셉터 및 전자 도너 도펀트들 둘 모두를 포함하는 n+/p 타입 실리콘 재료를 포함하고,
    상기 도너의 농도는 상기 액셉터의 농도보다 큰, 광 에너지를 전기 에너지로 변환하기 위한 방법.
  23. 제 20 항에 있어서,
    상기 다계층화된 나노구조들의 어레이는, 나노와이어 구조들, 나노벽 구조들, 또는 나노와플 구조의 지오메트리를 포함하는, 광 에너지를 전기 에너지로 변환하기 위한 방법.
  24. 제 20 항에 있어서,
    상기 광은 태양광을 포함하고,
    상기 전기 회로는, 상기 방법에 의해 상기 전기 에너지로 변환된 광 에너지에 의해 적어도 부분적으로 전력공급된 디바이스에 포함되는, 광 에너지를 전기 에너지로 변환하기 위한 방법.
  25. 제 20 항에 있어서,
    상기 전기 신호는 2.0 아래인 초과 잡음 팩터를 나타내는, 광 에너지를 전기 에너지로 변환하기 위한 방법.
  26. 단일 접합 광-전기 에너지 변환 디바이스를 제조하기 위한 방법으로서,
    도핑된 반도체 재료로 형성된 기판의 제 1 영역에서 나노구조들의 어레이를 형성하는 단계 － 상기 기판은, 전자 액셉터 도펀트들 또는 전자 도너 도펀트들의 일 타입의 도펀트들을 포함하는 제 1 도펀트의 적어도 1018cm-3의 도핑 농도를 포함함 －;
    상기 나노구조들의 어레이 위에 계층을 형성하기 위해 상기 제 1 영역 상에 도펀트 재료를 증착시키는 단계 － 상기 도펀트 재료는, 상기 제 1 도펀트와는 다른 타입의 전자 액셉터 도펀트들 또는 전자 도너 도펀트들을 포함하는 제 2 도펀트를 포함함 －; 및
    (i) 전자 액셉터 도펀트들 및 전자 도너 도펀트들 둘 모두를 포함하고, 더 큰 농도의 상기 일 타입의 도펀트들을 갖는 제 1 동시-도핑된 반도체 재료로 상기 나노구조들의 어레이의 도핑된 반도체 재료를 변환하고, (ii) 전자 액셉터 도펀트들 및 전자 도너 도펀트들 둘 모두를 포함하고, 상기 일 타입의 도펀트들보다 더 큰 농도의 상기 다른 타입의 도펀트들을 갖는 제 2 동시-도핑된 반도체 재료로 상기 나노구조들의 어레이 위의 상기 계층의 증착된 재료를 변환하는 단계를 포함하며,
    상기 단계들에 의해, CEI(cascaded exciton ionization) 메커니즘을 통해 전기 신호를 생성하기 위하여 하나 또는 그 초과의 파장들의 광으로부터 광자들을 각각 흡수할 수 있는 상기 제 1 동시-도핑된 반도체 재료 및 상기 제 2 동시-도핑된 반도체 재료의 코어/쉘 구조를 생성하는, 단일 접합 광-전기 에너지 변환 디바이스를 제조하기 위한 방법.
  27. 제 26 항에 있어서,
    상기 형성하는 단계는, 상기 기판으로부터 마스크에 기초한 패턴으로 상기 나노구조들을 에칭하는 단계를 포함하는, 단일 접합 광-전기 에너지 변환 디바이스를 제조하기 위한 방법.
  28. 제 27 항에 있어서,
    상기 에칭하는 단계는, 상기 마스크로서 전자-빔 리소그래피적으로 패터닝된 니켈 디스크들을 사용하는 C4F8 및 SF6 가스들을 이용한 유도성 커플링된 플라즈마 반응성-이온 에칭 프로세스를 포함하는, 단일 접합 광-전기 에너지 변환 디바이스를 제조하기 위한 방법.
  29. 제 26 항에 있어서,
    상기 도펀트 재료를 증착시키는 단계는,
    도펀트 용액을 제 2 기판 상으로 코팅하는 단계,
    상기 제 2 기판 상에서 코팅된 도펀트 용액을 베이킹(bake)하는 단계, 및
    상기 나노구조들의 어레이 위에 상기 계층을 형성하기 위해 상기 제 2 도펀트를 증발시키도록 열을 적용함으로써, 상기 기판의 제 1 영역 상의 상기 제 2 기판으로부터 상기 제 2 도펀트를 이송하는 단계를 포함하는, 단일 접합 광-전기 에너지 변환 디바이스를 제조하기 위한 방법.
  30. 제 26 항에 있어서,
    상기 증착시키는 단계는, 상기 제 1 영역 외부에서 상기 기판의 도핑된 반도체 재료의 적어도 일부를 커버하는 계층 커버링 단계를 포함하는, 단일 접합 광-전기 에너지 변환 디바이스를 제조하기 위한 방법.
  31. 제 26 항에 있어서,
    상기 변환하는 단계는, 전자 액셉터 도펀트들 및 전자 도너 도펀트들의 확산 프로세스를 제어하기 위해 일 시간 지속기간 동안 열을 적용하는 단계를 포함하는, 단일 접합 광-전기 에너지 변환 디바이스를 제조하기 위한 방법.
  32. 제 26 항에 있어서,
    상기 기판의 제 1 영역 상에서 전기적으로 전도성인 재료의 콘택트 패드를 생성하는 단계를 더 포함하는, 단일 접합 광-전기 에너지 변환 디바이스를 제조하기 위한 방법.
  33. 광-전기 에너지 변환 디바이스로서,
    도핑된 실리콘 재료로 형성된 기판 － 상기 기판은 제 1 영역 및 제 2 영역을 포함함 －;
    상기 기판의 제 1 영역에서 형성되고 상기 제 1 영역으로부터 돌출하는 나노와이어 구조들의 어레이 － 각각의 나노와이어 구조는, 코어로서 제 1 동시-도핑된 실리콘 재료, 및 상기 제 2 영역에서 상기 코어, 및 상기 기판의 적어도 일부를 커버하는 제 2 동시-도핑된 실리콘 재료의 쉘 계층을 포함하고, 상기 제 1 동시-도핑된 실리콘 재료의 코어 및 상기 제 2 동시-도핑된 실리콘 재료의 쉘 계층은, 광을 전기 전류로 변환하기 위한 p-n 또는 n-p 계면을 형성함 －; 및
    상기 나노와이어 구조들에서 수신된 광의 흡수로부터 생성된 전기 전류를 상기 디바이스의 전기 출력으로서 안내하기 위해 상기 나노와이어 구조들에 커플링된 전극을 포함하며,
    상기 제 1 동시-도핑된 실리콘 재료 및 상기 제 2 동시-도핑된 실리콘 재료 둘 모두는, 상기 제 1 동시-도핑된 실리콘 재료 및 상기 제 2 동시-도핑된 실리콘 재료 전반에 걸쳐 제 1 타입 캐리어들 및 제 2 타입 캐리어들 둘 모두를 이용하여 도핑되고,
    상기 제 1 동시-도핑된 실리콘 재료는, 상기 제 2 타입 캐리어들의 농도보다 더 높은 상기 제 1 타입 캐리어들의 농도를 포함하고,
    상기 제 2 동시-도핑된 실리콘 재료는, 상기 제 1 타입 캐리어들의 농도보다 더 높은 상기 제 2 타입 캐리어들의 농도를 포함하고,
    상기 제 1 타입 캐리어들은 n-타입 및 p-타입 캐리어들 중 하나이고,
    상기 제 2 타입 캐리어들은 상기 n-타입 및 상기 p-타입 캐리어들 중 다른 하나 및 상기 제 2 타입 캐리어들인, 광-전기 에너지 변환 디바이스.
  34. 제 33 항에 있어서,
    상기 나노와이어 구조들의 어레이는, 29%보다 높은 광-전기 변환 효율을 나타내도록 구조화되는, 광-전기 에너지 변환 디바이스.
  35. 제 33 항에 있어서,
    상기 나노와이어 구조들의 어레이는, 48% 근처의 광-전기 변환 효율을 나타내도록 구조화되는, 광-전기 에너지 변환 디바이스.
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