KR20150143149A - 메모리 장치, 메모리 시스템 및 메모리 시스템의 동작 방법 - Google Patents

메모리 장치, 메모리 시스템 및 메모리 시스템의 동작 방법 Download PDF

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KR20150143149A
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Abstract

메모리 장치, 메모리 시스템 및 메모리 시스템의 동작 방법이 개시된다. 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법은, 메모리 컨트롤러가, 인증 요청을 메모리 장치로 전송하는 단계; 상기 메모리 장치가, 상기 인증 요청을 제1 어드레스로 변환하는 단계; 상기 메모리 장치가, 상기 제1 어드레스에 대응되고 상기 메모리 장치의 물리적 특징을 나타내는 인증 데이터를 처리하여, 상기 인증 요청에 대한 인증 응답으로 상기 메모리 컨트롤러로 전송하는 단계; 및 상기 메모리 컨트롤러가, 상기 메모리 장치로부터 수신된 인증 응답이 상기 인증 요청에 대해 설정된 인증 응답인지를 확인하는 단계를 포함한다.

Description

메모리 장치, 메모리 시스템 및 메모리 시스템의 동작 방법{Memory device, memory system and operating method of memory system}
본 발명의 기술적 사상은, 메모리 장치, 메모리 시스템 및 메모리 시스템의 동작 방법에 관한 것으로, 자세하게는 신뢰할 수 있는 메모리 장치와 메모리 컨트롤러 사이에서 통신이 수행될 수 있는 메모리 장치, 메모리 시스템 및 메모리 시스템의 동작 방법에 관한 것이다.
인터넷 및 네트워크의 발전에 따라 임의의 장치에서의 보안이 중요시 되고 있다. 특히, 인터넷 및 네트워크를 이용한 개인 정보 사용 및 금전 거래 등이 빈번히 사용됨에 따라, 각종 정보를 저장하고 있는 메모리 장치에 대한 액세스 등을 보호해야 하는 이슈가 제기된다.
본 발명의 기술적 사상은 신뢰할 수 있는 메모리 장치와 메모리 컨트롤러 사이에서 통신이 수행될 수 있는 메모리 장치, 메모리 시스템 및 메모리 시스템의 동작 방법을 제공하는데 있다.
본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법은, 메모리 컨트롤러가, 인증 요청을 메모리 장치로 전송하는 단계; 상기 메모리 장치가, 상기 인증 요청을 제1 어드레스로 변환하는 단계; 상기 메모리 장치가, 상기 제1 어드레스에 대응되고 상기 메모리 장치의 물리적 특징을 나타내는 인증 데이터를 처리하여, 상기 인증 요청에 대한 인증 응답으로 상기 메모리 컨트롤러로 전송하는 단계; 및 상기 메모리 컨트롤러가, 상기 메모리 장치로부터 수신된 인증 응답이 상기 인증 요청에 대해 설정된 인증 응답인지를 확인하는 단계를 포함한다.
상기 메모리 장치로부터 수신된 인증 응답이 상기 인증 요청에 대해 설정된 인증 응답인지를 확인하는 단계는, 상기 메모리 컨트롤러가, 상기 인증 요청을 상기 제1 어드레스로 변환하는 단계; 및 상기 메모리 컨트롤러가, 상기 제1 어드레스에 대해 설정된 설정 데이터와 상기 메모리 장치로부터 전송된 상기 인증 응답으로부터 추출된 상기 인증 데이터를 비교하는 단계를 포함할 수 있다.
상기 메모리 컨트롤러 및 상기 메모리 장치는 각각, 상기 인증 요청에 대해 동일하게 상기 제1 어드레스를 생성하는 어드레스 생성기를 이용하여 상기 인증 요청을 상기 제1 어드레스로 변환할 수 있다.
상기 메모리 장치로부터 수신된 인증 응답이 상기 인증 요청에 대해 설정된 인증 응답인지를 확인하는 단계는, 상기 메모리 컨트롤러가, 상기 인증 요청에 맵핑된 상기 제1 어드레스를 검색하는 단계; 및 상기 메모리 컨트롤러가, 상기 제1 어드레스에 대해 설정된 설정 데이터와 상기 메모리 장치로부터 전송된 상기 인증 응답으로부터 추출된 상기 인증 데이터를 비교하는 단계를 포함할 수 있다.
상기 인증 데이터를 처리하여, 상기 인증 요청에 대한 인증 응답으로 상기 메모리 컨트롤러로 전송하는 단계는, 상기 인증 데이터를 암호화하여 상기 인증 응답으로 생성하는 단계를 포함할 수 있다.
상기 메모리 컨트롤러와 상기 메모리 장치 사이에 논스(Nonce)를 송수신하는 단계; 및 상기 메모리 컨트롤러가 상기 논스에 대응되는 상기 인증 요청을 설정하는 단계를 더 포함할 수 있다.
상기 인증 응답이 상기 인증 요청에 대해 설정된 인증 응답인 것으로 확인되면, 상기 메모리 장치에 대한 노말 액세스를 허용하는 단계를 더 포함할 수 있다.
상기 메모리 장치에 대한 노말 액세스를 허용하는 단계는, 상기 메모리 컨트롤러가, 상기 메모리 장치에 대해 노말 액세스(normal access)하고자 하는 제2 어드레스를 암호화하는 단계; 상기 메모리 장치가, 상기 암호화된 제2 어드레스를 복호화하는 단계; 및 상기 메모리 장치가, 상기 복호화된 제2 어드레스에 대한 노말 동작을 수행하는 단계를 더 포함할 수 있다.
상기 제2 어드레스를 암호화하는 단계 및 상기 제2 어드레스를 복호화 하는 단계는 각각, 상기 인증 응답을 비밀 키로 하여 상기 암호화 및 상기 복호화를 수행할 수 있다.
상기 메모리 장치는 NAND 플래시 메모리를 포함할 수 있다.
상기 메모리 시스템은 SSD(Solid State Drive)를 포함할 수 있다.
본 발명의 다른 실시예에 따른 메모리 시스템의 동작 방법은, 메모리 컨트롤러와 메모리 장치 사이에 논스(Nonce)를 송수신하는 단계; 상기 메모리 컨트롤러 및 상기 메모리 장치가 각각, 송수신한 논스를 이용하여 챌린지(Challenge)를 생성하는 단계; 상기 메모리 장치가, 상기 챌린지를 제1 어드레스로 변환하는 단계; 상기 메모리 장치가, 상기 제1 어드레스에 대응되고 상기 메모리 장치의 물리적 특징을 나타내는 인증 데이터를 독출하는 단계; 상기 메모리 컨트롤러가, 상기 챌린지에 대응되는 리스폰스(Response)를 상기 메모리 장치로 전송하는 단계; 및 상기 메모리 장치가, 상기 인증 데이터와 상기 메모리 컨트롤러로부터 수신된 리스폰스를 비교하여, 상기 메모리 컨트롤러로부터 수신된 리스폰스가 상기 챌린지와, 챌린지-리스폰스 쌍(Challenge-Response Pair: CRP)을 이루는 리스폰스인지 확인하는 단계를 포함할 수 있다.
상기 메모리 컨트롤러가, 상기 챌린지에 대응되는 리스폰스를 상기 메모리 장치로 전송하는 단계는, 상기 메모리 컨트롤러가, 상기 챌린지에 맵핑된 상기 리스폰스를 검색하는 단계; 및 상기 검색된 리스폰스를 상기 메모리 장치로 전송하는 단계를 포함할 수 있다.
상기 메모리 컨트롤러로부터 수신된 리스폰스가 상기 챌린지와, 챌린지-리스폰스 쌍을 이루는 리스폰스로 확인되면 상기 메모리 장치에 대한 노말 액세스를 허용하는 단계를 더 포함할 수 있다.
상기 메모리 장치에 대한 노말 액세스를 허용하는 단계는, 상기 메모리 컨트롤러가, 상기 리스폰스를 비밀키로하여, 상기 메모리 장치에 대해 노말 액세스(normal access)하고자 하는 제2 어드레스를 암호화하는 단계; 상기 메모리 장치가, 상기 리스폰스를 비밀키로하여, 상기 암호화된 제2 어드레스를 복호화하는 단계; 및 상기 메모리 장치가, 상기 복호화된 제2 어드레스에 대한 노말 동작을 수행하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치, 메모리 시스템 및 메모리 시스템의 동작 방법에 의하면, 플래시 메모리 장치의 인증 시에 키(key)로 사용되는 어드레스(address)에 최적화된 보안을 수행함으로써, 플래시 메모리 장치에 적응적인 물리적 복제 방지 기능(Physical Unclonable Function)을 구현할 수 있는 장점이 있다.
본 발명의 일 실시예에 따른 메모리 장치, 메모리 시스템 및 메모리 시스템의 동작 방법에 의하면, 플래시 메모리 장치의 인증 시에 처리된 결과를, 플래시 메모리 장치의 노말 동작을 수행하기 위해 플래시 메모리 장치로 전송되는 어드레스를 암호화 함으로써, 플래시 메모리 장치에 대한 보안을 용이하게 강화할 수 있는 장점이 있다.
본 발명의 일 실시예에 따른 메모리 장치, 메모리 시스템 및 메모리 시스템의 동작 방법에 의하면, 메모리 장치에 의해 저장되는 각종 정보에 대한 보안을 수행할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치, 메모리 시스템 및 메모리 시스템의 동작 방법에 의하면, 메모리 컨트롤러와 메모리 장치 사이의 인증을 통해, 메모리 시스템의 성능을 보장할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치, 메모리 시스템 및 메모리 시스템의 동작 방법에 의하면, 메모리 컨트롤러의 복제를 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 순서도이다.
도 2는 도 1의 동작 방법이 구현될 수 있는 메모리 시스템의 일 예를 나타내는 도면이다.
도 3은 도 2의 메모리 시스템의 일 예를 나타내는 도면이다.
도 4a 및 도 4b는 도 2의 메모리 장치의 셀 어레이의 일 예를 나타내는 도면이다.
도 5는 도 1의 동작 방법에 따라 인증 동작을 수행하는 도 2의 메모리 시스템의 예를 나타내는 도면이다.
도 6은 도 1의 메모리 장치로부터 수신된 인증 응답이 인증 요청에 대해 설정된 인증 응답인지를 확인하는 단계의 일 예를 나타내는 도면이다.
도 7은 도 6의 확인 방법으로 동작하는 메모리 시스템의 일 예를 나타내는 도면이다.
도 8은 도 1의 메모리 장치로부터 수신된 인증 응답이 인증 요청에 대해 설정된 인증 응답인지를 확인하는 단계의 다른 예를 나타내는 도면이다.
도 9는 도 8의 확인 방법으로 동작하는 메모리 시스템의 일 예를 나타내는 도면이다.
도 10은 본 발명의 다른 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 순서도이다.
도 11은 도 10의 동작 동작 방법이 구현될 수 있는 메모리 시스템의 일 예를 나타내는 도면이다.
도 12는 도 1의 동작 방법이 수행된 도 2의 메모리 시스템에서의 노말 동작을 설명하기 위한 순서도이다.
도 13 및 도 14는 각각, 도 12의 제2 어드레스를 암호화하는 단계 및 제2 어드레스를 복호화하는 단계의 예를 나타내는 도면이다.
도 15는 도 2의 메모리 장치의 일 예를 나타내는 도면이다.
도 16은 본 발명의 실시예에 따른 메모리 카드의 예를 나타내는 도면이다.
도 17은 도 2의 SSD를 포함하는 서버 시스템 및 네트워크 시스템을 나타내는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 순서도이다. 도 1을 참조하면, 메모리 시스템의 동작 방법은, 메 메모리 컨트롤러가, 인증 요청을 메모리 장치로 전송하는 단계(S120), 메모리 장치가, 인증 요청을 제1 어드레스로 변환하는 단계(S130), 메모리 장치가, 제1 어드레스에 대응되고 메모리 장치의 물리적 특징을 나타내는 인증 데이터를 처리하여, 인증 요청에 대한 인증 응답으로 메모리 컨트롤러로 전송하는 단계(S140) 및 메모리 컨트롤러가, 메모리 장치로부터 수신된 인증 응답이 상기 인증 요청에 대해 설정된 인증 응답인지를 확인하는 단계(S150)를 포함한다.
도 2는 도 1의 동작 방법이 구현될 수 있는 메모리 시스템의 일 예를 나타내는 도면이다. 도 2를 참조하면, 일 실시예에 따른 메모리 시스템(200)은 메모리 컨트롤러(300) 및 메모리 장치(400)를 포함한다. 메모리 컨트롤러(300)는 각종 신호들을 메모리 장치(400)로 제공하여 메모리 동작을 제어한다. 예를 들어, 메모리 컨트롤러(300)는 클록 신호(CLK), 칩 선택신호(CS), 명령(CMD) 및 어드레스(Addr) 등을 메모리 장치(400)로 제공하며, 또한 기입 및 독출 동작을 위한 데이터(DTA)가 메모리 컨트롤러(300)와 메모리 장치(400) 사이에서 송수신된다.
메모리 장치(400)는 메모리 컨트롤러(300)로부터 인가되는 클록 신호(CLK), 칩 선택신호(CS), 명령(CMD) 및 어드레스(Addr) 등을 수신할 수 있고, 데이터(DTA)를 송수신할 수 있다. 메모리 장치(400)는 셀 어레이(440) 및 제어부(420)를 포함할 수 있다. 셀 어레이(440)는 다수의 메모리 셀(MC)들을 포함할 수 있고, 워드라인(WL) 및 비트라인(BL)에 의해서 액세스될 수 있다. 도 2의 메모리 장치(400)는 플래시 메모리 장치, 예를 들어, 낸드(NAND) 플래시 메모리 장치일 수 있다. 이 경우, 메모리 셀(MC)은 각각, 플로팅 게이트 트랜지스터(floating gate transistor)를 포함할 수 있고 동일한 워드라인(WL)에 연결된 복수개의 메모리 셀들을 페이지(PG)이라 부를 수 있다. 메모리 셀(MC)은 적어도 둘 이상의 상태들 사이에서 천이될 수 있는 메모리 단위로서, 각각의 상태는 데이터에 대응할 수 있다. 또한, 메모리 셀(MC)은 메모리 장치(400)로의 전력 공급이 차단되어도 기존 상태를 유지함으로써 프로그램 된 데이터를 유지할 수 있다. 이하에서, 메모리 장치(400)는 낸드 플래시 메모리 장치인 것으로 전제하지만, 이에 제한되는 것은 아니다.
제어부(420)는 메모리 컨트롤러(300)로부터 수신되는 클럭 신호(CLK)에 동기되어, 메모리 컨트롤러(300)로부터 수신되는 명령(CMD), 주소(Addr) 또는 데이터(DTA)에 따라, 셀 어레이(440)에 대한 동작을 수행할 수 있다. 이와 같은 동작을 수행하기 위해, 도 2에 도시되지는 아니하였으나, 메모리 장치(400)는 어드레스(Addr)에 대응되는 메모리 셀(MC)을 선택하기 위한 디코더(미도시), 선택된 메모리 셀(MC)에 대한 명령(CMD)에 따른 동작을 수행하기 위해 워드 라인(WL) 등으로 동작 전압을 인가하는 드라이버(미도시), 동작 전압을 생성하는 전압 생성부(미도시), 및 데이터(DTA)를 수신하거나 송신하는 데이터 입출력부(미도시) 등이 더 구비될 수 있다.
도 2의 메모리 장치(400)가 플래시 메모리 장치, 예를 들어, 낸드(NAND) 플래시 메모리 장치인 경우, 도 2의 메모리 시스템(200)의 일 예를 나타내는 도 3의 메모리 시스템(200)과 같이, SSD(Solid State Drive)로 구현될 수 있다. 도 3을 참조하면, SSD(MSYS)는 SSD 컨트롤러(SCtrl) 및 적어도 하나 이상의 플래시 메모리 장치(MDEV)를 포함한다. SSD 컨트롤러(SCtrl)는 SSD(MSYS)의 제1 포트(PT1)를 통해 호스트 장치(HOST)로부터 수신되는 신호(SIG)에 응답하여 메모리 장치(MDEV)를 제어한다. SSD 컨트롤러(SCtrl)는 다수의 채널(Ch1~CHn)을 통해 플래시 메모리 장치(MDEV)와 연결될 수 있다. SSD(MSYS)는 보조 전원 장치(DSP)를 더 구비하여 제2 포트(PT2)를 통해 호스트 장치(HOST)로부터 전원(PWR)을 입력 받을 수 있다. 다만, 이에 한정되는 것은 아니고, SSD(MSYS)는 호스트 장치(HOST) 이외의 외부 장치로부터 전원을 공급받을 수 있다. SSD(MSYS)는 제1 포트(PT1)를 통해 호스트 장치(HOST)의 요청을 처리한 결과(SIG)를 출력할 수 있다.
그런데, 인터넷 및 네트워크의 발전에 따라 임의의 장치에서의 보안이 중요시 되고 있다. 특히, 인터넷 및 네트워크를 이용한 개인 정보 사용 및 금전 거래 등이 빈번히 사용됨에 따라, 각종 정보를 저장하고 있는 메모리 장치에 대한 액세스가 제어되어야 한다. 이때, 각각의 메모리 장치(400)에 대한 직접적인 액세스 또는 다른 메모리 장치(400)를 통한 간접적인 액세스가 제어되어야 한다. 예를 들어, 공격자는 도 3의 채널 1(Ch1)에 연결된 플래시 메모리 장치(Flash1)를 직접 공격할 수 있고, 도 3의 채널 2(Ch2)에 연결된 플래시 메모리 장치(Flash2)를 통해 플래시 메모리 장치(Flash1)를 공격할 수도 있다. 전자의 경우를 방지하기 위해, 메모리 장치(400)는 인증된 메모리 컨트롤러(300)에 의한 액세스만을 허용할 수 있다. 후자의 경우를 방지하기 위해, 메모리 컨트롤러(300)는 인증된 메모리 장치(400)에 대한 제어만을 수행할 있다. 인증되지 아니한 메모리 장치(400)에 의해 메모리 컨트롤러(300)가 복사될 수 있기 때문이다.
따라서, 메모리 장치(400)에 저장된 정보에 대한 보안 이외에, 메모리 컨트롤러(300)의 복사를 방지하기 위해, 메모리 컨트롤러(300)에 의한 메모리 장치(400)의 인증 동작이 수행될 수 있다. 나아가, 메모리 시스템(200)의 퀄리티(quality)를 보장하기 위해 메모리 컨트롤러(300)에 의한 메모리 장치(400)의 인증 동작이 수행될 수 있다. 예를 들어, 도 2의 SSD(MSYS)에서 SSD 컨트롤러(SCtrl) 및 플래시 메모리 장치(400)가 각각, 동일하거나 상호 인증된 제조사에 의해 제조되었는지를 확인하기 위해, 메모리 컨트롤러(300)가 메모리 장치(400)에 대한 인증을 수행할 수 있다. 다만, 이에 한정되는 것은 아니고, 메모리 장치(400) 또한, 메모리 시스템(200)의 퀄리티(quality)를 보장하기 위해 메모리 컨트롤러(300)에 대한 인증을 수행할 수 있다. 즉, 다양한 요구에 의해, 메모리 컨트롤러(300) 및 메모리 장치(400) 사이에서 액세스 할 수 있는 권한을 갖는지에 대한 인증이 요구된다. 이에 대하여 설명한다.
도 4a는 도 2의 메모리 장치의 셀 어레이의 일 예를 나타내는 도면이다. 도 2 및 도 4a를 참조하면, 셀 어레이(440)는 메타 데이터 영역(442), 유저 데이터 영역(444) 및 인증 데이터 영역(446)을 포함할 수 있다. 메타 데이터 영역(442), 유저 데이터 영역(444) 및 인증 데이터 영역(446)의 위치 및 상대적 크기는 도 4a에 제한되지 아니한다. 메타 데이터 영역(442)에는 메모리 장치(400)의 동작에 요구되는 다양한 메타 데이터(MDTA)가 포함될 수 있다. 예를 들어, 메모리 장치(400)가 플래시 메모리 장치인 경우, 초기 독출 전압 레벨, P/E 사이클(Program/Erase cycle) 및 로그 블록(log block)과 데이터 블록(data block)의 맵핑(mapping) 정보 등이 메타 데이터(MDTA)로서 메타 데이터 영역(442)에 저장될 수 있다. 유저 데이터 영역(444)에는 유저의 요청에 따라 프로그램 된 유저 데이터(UDTA)가 저장될 수 있다.
인증 데이터 영역(446)을 이용하여 인증 데이터(ADTA)가 생성될 수 있다. 인증 데이터(ADTA)를 생성하는 때에는 일정 전압을 메모리 셀에 프로그램 한 후, 특정 전압으로 독출을 수행하여 생성할 수 있다. 인증 데이터(ADTA)의 생성 시의 프로그램을 위한 전압 및 독출을 위한 전압은 유저 데이터(UDTA)의 프로그램 및 독출에 사용되는 전압과 다를 수 있다. 인증 데이터(ADTA)는 메모리 장치(400)의 물리적 특징을 나타내어 메모리 장치(400)의 고유한 식별자와 같이 기능한다. 다시 말해, 사람의 경우 지문이나 개인 식별자와 같이, 메모리 장치(400)의 제조 공정상의 물리적 편차에 따른 고유의 특성을 나타낸다. 예를 들어, 동일한 전압을 이용하여 인증 데이터 영역의 메모리 셀을 프로그램 하더라도, 메모리 장치마다 다른 프로그램 된 메모리 셀에 대한 문턱 전압 산포가 상이하다. 따라서, 임의의 독출 전압으로 인증 데이터 영역의 메모리 셀을 독출하게 되면, 메모리 장치마다 상이한 인증 데이터가 독출된다. 예를 들어, 도 3의 채널 1(Ch1) 상의 플래시 메모리 장치(Flash1)와 채널 2(Ch2) 상의 플래시 메모리 장치(Flash2)에 동일한 프로그램 전압으로 프로그램을 수행하더라도, 이를 인증 데이터로 독출하는 경우, 인증 데이터는 서로 다른 데이터로 독출된다.
인증 데이터(ADTA)의 크기는 메모리 장치(400) 또는 메모리 시스템(200)이 요구하는 보안의 정도 및 할당 가능한 자원(resource)의 정도에 따라 다양하게 설정될 수 있다. 예를 들어, 인증 데이터(ADTA)는 페이지와 동일한 크기를 갖거나, 페이지를 N개로 나눈 크기를 가질 수 있다. 또는, 인증 데이터(ADTA)는 블록(block)의 크기로 설정될 수 있다. 인증 데이터 영역(446)은 적어도 하나 이상의 인증 데이터(ADTA)가 저장될 수 있는 크기로 설정되면, 인증 데이터(ADTA)와 마찬가지로, 메모리 장치(400) 또는 메모리 시스템(200)이 요구하는 보안의 정도 및 할당 가능한 자원의 정도에 따라 다양하게 설정될 수 있다.
도 4b는 도 2의 메모리 장치의 셀 어레이의 다른 예를 나타내는 도면이다. 도 2 및 도 4b를 참조하면, 셀 어레이(440)는 메타 데이터 영역(442) 및 유저 데이터 영역(444)를 포함할 수 있다. 도 4a의 메타 데이터 영역(442)과 마찬가지로, 메타 데이터 영역(442)에는 메모리 장치(400)의 동작에 요구되는 다양한 메타 데이터(MDTA)가 포함될 수 있다. 마찬가지로, 유저 데이터 영역(444)에는 유저의 요청에 따라 프로그램 된 유저 데이터(UDTA)가 저장될 수 있다. 다만, 도 4b의 셀 어레이(440)는 인증 데이터(ADTA)를 위한 별도의 공간을 할당하지 아니하고, 유저 데이터 영역(444)로부터 인증 데이터(ADTA)를 생성할 수 있다. 즉, 인증 요청에 대응되는 어드레스가 유저 데이터 영역(444)을 나타낼 수 있다. 전술된 바와 같이, 해당 어드레스에 대한 프로그램 및 독출을 통해 인증 데이터(ADTA)가 생성될 수 있다.
메모리 시스템(200)이 턴-온 되거나, 메모리 컨트롤러(300)에 메모리 장치(400)가 연결되는 때, 또는 요구되는 때에, 메모리 컨트롤러(300)와 메모리 장치(400) 사이에서 인증을 위한 동작이 수행될 수 있다. 일 실시예에 따른 메모리 시스템(200)은 도 1과 같이 동작하여, 상기의 인증을 수행할 수 있다.
도 5는 도 1의 동작 방법에 따라 인증 동작을 수행하는 도 2의 메모리 시스템의 예를 나타내는 도면이다. 도 1 및 도 5를 참조하면, 메모리 컨트롤러(300)는 제1 난수 데이터 처리부(320), 인증 요청 생성부(340) 및 제1 인증 응답 처리부(360)를 포함할 수 있다. 메모리 장치(400)는 제2 난수 데이터 처리부(422), 어드레스 변환부(424), 셀 어레이(440) 및 제2 인증 응답 처리부(426)를 포함할 수 있다. 메모리 장치(400)의 제2 난수 데이터 처리부(422), 어드레스 변환부(424) 및 제2 인증 응답 처리부(426)는 도 2의 제어 로직(420)에 포함될 수 있다. 또는 메모리 장치(400)의 제2 난수 데이터 처리부(422), 어드레스 변환부(424) 및 제2 인증 응답 처리부(426)는 도 2의 제어 로직(420)과 별도로 구비될 수도 있다. 메모리 장치(400)의 셀 어레이(440)는 도 2의 셀 어레이(440)와 동일할 수 있다.
메모리 컨트롤러(300)의 제1 난수 데이터 처리부(320)는 난수 데이터(RDTA)를 생성하여 메모리 장치(400)로 전송할 수 있다. 메모리 장치(400)의 제2 난수 데이터 처리부(422)는 난수 데이터(RDTA)를 생성하여 메모리 컨트롤러(300)로 전송할 수 있다. 난수 데이터를 상호 송수신함으로써 권한 없는 메모리 컨트롤러 또는 메모리 장치에 의한 챌린지(Challenge), 즉 인증 요청의 생성을 방지할 수 있다. 난수 데이터(RDTA)는 논스(NONCE: Number Used Once)로 주로 재생을 사용하는 공격에서 기존 통신을 사용할 수 없도록 하기 위해 인증 시 사용되는 난수일 수 있다.
제1 난수 데이터 처리부(320)는 인증 요청 생성부(340)에 난수 데이터(RDTA)를 전송할 수 있다. 인증 요청 생성부(340)는 난수 데이터(RDTA)에 대응되는 인증 요청(CHL)을 생성하여 메모리 장치(400)로 전송한다(S120). 예를 들어, 인증 요청 생성부(340)는 난수 데이터(RDTA)를 이용하여 인증 요청(CHL)을 생성할 수 있다. 메모리 장치(400)의 어드레스 변환부(424)는 수신된 인증 요청(CHL)을 제1 어드레스(Addr1)로 변환한다(S130). 제1 어드레스(Addr1)는 도 4a의 인증 데이터 영역(446)의 일부 또는 전부를 나타내는 어드레스일 수 있다. 또는, 제1 어드레스(Addr1)는 도 4b의 유저 데이터 영역(444)의 일부를 나타내는 어드레스일 수 있다. 도 2의 제어 로직(420)의 제어에 따라, 제1 어드레스(Addr1)에 저장되고 메모리 장치(400)의 물리적 특징을 나타내는 인증 데이터(ADTA)가 독출될 수 있다.
메모리 장치(400)의 제2 인증 응답 처리부(426)는 인증 데이터(ADTA)를 처리하여, 인증 요청(CHL)에 대한 인증 응답(RSP)으로, 메모리 컨트롤러(300)로 전송한다(S140). 제2 인증 응답 처리부(426)는 인증 데이터(ADTA) 자체에 헤더(header) 등을 부가하여 인증 응답(RSP)으로 처리할 수 있다. 또는, 제2 인증 응답 처리부(426)는 인증 데이터(ADTA)를 암호화하거나 인증 데이터(ADTA)에 대한 에러 정정을 수행하는 등의 처리 후에 인증 응답(RSP)으로 출력할 수도 있다. 메모리 컨트롤러(300)의 제2 인증 응답 처리부(426)는 수신된 인증 응답(RSP)이 인증 요청(CHL)에 대해 설정된 인증 응답(RSP)인지를 확인(S150)함으로써, 메모리 컨트롤러(300)와 메모리 장치(400) 사이에 인증 여부가 확인될 수 있다.
도 5의 인증 요청(CHL) 및 인증 응답(RSP)은 도 2의 데이터(DTA)로서 메모리 컨트롤러(300)와 메모리 장치(400) 사이에 전송될 수 있다. 또한, 상기와 같은 동작을 수행하기 위해 도 2의 각종 제어 신호(CS)가 메모리 컨트롤러(300)로부터 메모리 장치(400)로 전송될 수 있다. 예를 들어, 메모리 컨트롤러(300)는 노말 모드(normal mode)가 아닌 인증 모드(authentication mode)임을 나타내는 제어 신호(CS)를 메모리 장치(400)로 전송함으로써, 메모리 장치(400)의 어드레스 변환부(424)가 인증 요청(CHL)에 응답하여 활성화되도록 제어할 수 있다.
도 6은 도 1의 메모리 장치로부터 수신된 인증 응답이 인증 요청에 대해 설정된 인증 응답인지를 확인하는 단계의 일 예를 나타내는 도면이고, 도 7은 도 6의 확인 방법으로 동작하는 메모리 시스템의 일 예를 나타내는 도면이다. 도 6 및 도 7을 참조하면, 메모리 장치(400)로부터 수신된 인증 응답(RSP)이 인증 요청(CHL)에 대해 설정된 인증 응답인지를 확인하는 단계(S150)는 메모리 컨트롤러(300)가, 인증 요청(CHL)을 제1 어드레스(Addr1)로 변환하는 단계(S152a) 및 메모리 컨트롤러(300)가 제1 어드레스(Addr1)에 대해 설정된 설정 데이터와 메모리 장치(400)에서 전송된 인증 응답(RSP)으로부터 추출된 인증 데이터(ADTA)를 비교하는 단계(S154)를 포함할 수 있다. 이를 위해, 메모리 컨트롤러(300)의 제1 인증 응답 처리부(360)는 제1 어드레스 생성기(362) 및 비교기(364)를 포함할 수 있다. 제1 어드레스 생성기(362)는 인증 요청(CHL)을 제1 어드레스(Addr1)로 변환할 수 있다. 이때, 메모리 장치(400) 또한, 제2 어드레스 생성기(424)를 이용하여 인증 요청(CHL)을 제1 어드레스(Addr1)로 변환할 수 있다. 제2 어드레스 생성기(424)는 도 5의 어드레스 변환부(424)와 동일한 동작을 수행할 수 있어, 같은 도면 부호로 표시하였다.
메모리 컨트롤러(300)에 구비되는 제1 어드레스 생성기(362) 및 메모리 장치(400)에 구비되는 제2 어드레스 생성기(424)는 동일한 구조를 갖고 동일하게 동작하여, 동일한 인증 요청(CHL)에 대해 동일한 제1 어드레스(Addr1)를 생성할 수 있다. 제1 어드레스 생성기(362) 및 제2 어드레스 생성기(424)는 PRNG(Pseudo Random Number Generator)로 구현되거나, 모듈러 함수(Modulor Funtion) 또는 해쉬 함수(Hash Funstion)으로 동작하여, 인증 요청(CHL)을 제1 어드레스(Addr1)로 변환할 수 있다.
비교기(364)는 제1 어드레스(Addr1)에 대해 설정된 설정 데이터와 인증 데이터(ADTA)를 비교하여 비교 결과를 출력할 수 있다. 예를 들어, 비교기(364)는 제1 어드레스(Addr1)와 설정 데이터의 관계를 맵핑한 정보 또는 제1 어드레스(Addr1)와 설정 데이터의 관계를 설정하는 함수(알고리즘)를 이용하여 제1 어드레스(Addr1)에 대해 설정된 설정 데이터를 추출할 수 있다. 예를 들어, 비교기(364)는 설정 데이터와 인증 데이터(ADTA)를 배타적 논리합하여 양자가 일치하는지 여부를 확인할 수 있다.
도 8은 도 1의 메모리 장치로부터 수신된 인증 응답이 인증 요청에 대해 설정된 인증 응답인지를 확인하는 단계의 다른 예를 나타내는 도면이고, 도 9는 도 8의 확인 방법으로 동작하는 메모리 시스템의 일 예를 나타내는 도면이다. 도 8 및 도 9를 참조하면, 메모리 장치(400)로부터 수신된 인증 응답(RSP)이 인증 요청(CHL)에 대해 설정된 인증 응답인지를 확인하는 단계(S150)는 메모리 컨트롤러(300)가, 인증 요청(CHL)에 맵핑된 제1 어드레스(Addr1)를 검색하는 단계(S152b) 및 메모리 컨트롤러(300)가 제1 어드레스(Addr1)에 대해 설정된 설정 데이터와 메모리 장치(400)에서 전송된 인증 응답(RSP)으로부터 추출된 인증 데이터(ADTA)를 비교하는 단계(S154)를 포함할 수 있다. 이를 위해, 메모리 컨트롤러(300)의 제1 인증 응답 처리부(360)는 어드레스 맵핑부(366) 및 비교기(364)를 포함할 수 있다. 어드레스 맵핑부(366)는 인증 요청(CHL)에 대응되는 제1 어드레스(Addr1)를 저장할 수 있다. 비교기(364)는 도 7의 비교기(364)와 동일하므로 이에 대한 설명은 생략한다.
상기와 같은 인증 동작을 통해, 본 발명의 실시예에 따른 메모리 장치 및 메모리 장치는 동일한 인증 요청에 대해 고유한 인증 응답을 생성하여 인증을 수행함에 있어서, 신뢰성 있게 인증을 수행할 수 있으므로, 메모리 장치에 저장된 정보의 보고, 메모리 시스템의 성능 보장 또는 메모리 컨트롤러의 복제 방지 등의 실현할 수 있다.
이상에서는 메모리 컨트롤러에 의해 메모리 장치가 인증되는 예에 대하여 설명하였다. 그러나, 이에 한정되는 것은 아니다. 메모리 장치에 의해 메모리 컨트롤러에 대한 인증이 수행될 수도 있다. 이에 대하여 설명한다.
도 10은 본 발명의 다른 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 순서도이고, 도 11은 도 10의 동작 동작 방법이 구현될 수 있는 메모리 시스템의 일 예를 나타내는 도면이다. 도 10 및 도 11을 참조하면, 본 발명의 다른 실시예에 따른 메모리 시스템의 동작 방법은 메모리 컨트롤러(300)와 메모리 장치(400) 사이에 논스(NNC)를 송수신하는 단계(S1010), 메모리 장치(400)가 논스(NNC)에 대응되는 챌린지(Challenge: CHL)를 메모리 컨트롤러(300)로 전송하는 단계(S1020), 메모리 장치(400)가 챌린지(CHL)를 제1 어드레스(Addr1)로 변환하는 단계(S1030), 메모리 장치(400)가 제1 어드레스(Addr1)에 저장되고 메모리 장치(400)의 물리적 특징을 나타내는 인증 데이터(ADTA)를 독출하는 단계(S1040), 메모리 컨트롤러(300)가 챌린지(CHL)를 수신하여 챌린지(CHL)에 대응되는 리스폰스(Response: RSP)를 메모리 장치(400)로 전송하는 단계(S1050) 및 메모리 장치(400)가, 인증 데이터(ADTA)와 메모리 컨트롤러(300)로부터 수신된 리스폰스(RSP)를 비교하여, 메모리 컨트롤러(300)로부터 수신된 리스폰스(RSP)가 챌린지(CHL)와, 챌린지-리스폰스 쌍(Challenge-Response Pair: CRP)을 이루는 리스폰스인지 확인하는 단계(S1060)를 포함한다.
메모리 컨트롤러(300)와 메모리 장치(400) 사이에 논스(NNC)를 송수신하는 단계(S1010)는 메모리 장치(400)의 제1 논스 처리부(423)가 메모리 컨트롤러(300)의 제2 논스 처리부(330)에 논스(NNC)를 전송하고, 제2 논스 처리부(330)가 제1 논스(NNC1)에 대응되는 논스(NNC)를 메모리 장치(400)에 전송함으로써 수행될 수 있다. 논스(NNC)는 도 5 등의 난수 데이터(RDTA)에 대응되므로, 이에 대한 더 자세한 설명은 생략한다.
메모리 장치(400)가 챌린지(CHL)를 메모리 컨트롤러(300)로 전송하는 단계(S1020)는 전술된 도 5 등의 인증 요청 수행부(340)에서 수행한 것과 동일하므로, 이에 대한 추가적인 설명은 생략한다. 다만, 메모리 장치(400)가 챌린지(CHL)를 메모리 컨트롤러(300)로 전송하는 단계(S1020)는 메모리 장치(400)의 어드레스 변환부(424)에서 수행될 수 있다. 어드레스 변환부(424)는 또한, 전술된 실시예와 마찬가지로, 메모리 장치(400)가 챌린지(CHL)를 제1 어드레스(Addr1)로 변환할 수 있다. 도 2의 제어 로직(420)의 제어에 따라, 제1 어드레스(Addr1)에 저장되고 메모리 장치(400)의 물리적 특징을 나타내는 인증 데이터(ADTA)가 독출될 수 있다.
메모리 컨트롤러(300)가 챌린지(CHL)를 수신하여 챌린지(CHL)에 대응되는 리스폰스(RSP)를 메모리 장치(400)로 전송하는 단계(S1050)는, 메모리 컨트롤러(300)의 제1 리스폰스 처리부(350)에 의해 수행될 수 있다. 예를 들어, 제1 리스폰스 처리부(350)는 챌린지-리스폰스 쌍에 대한 맵핑 테이블로부터 챌린지(CHL)에 대응되는 리스폰스(RSP)를 출력할 수 있다. 또는, 제1 리스폰스 처리부(350)는 챌린지-리스폰스 쌍을 정의하는 함수(알고리즘)을 이용하여, 챌린지(CHL)에 대응되는 리스폰스(RSP)를 생성할 수 있다.
메모리 컨트롤러(300)의 제2 리스폰스 처리부(426)는 메모리 컨트롤러(300)로부터 수신된 리스폰스(RSP)와 인증 데이터(ADTA)를 비교함으로써, 메모리 컨트롤러(300)로부터 수신된 리스폰스(RSP)가 챌린지-리스폰스 쌍을 이루는 리스폰스인지를 확인한다. 메모리 컨트롤러(300)로부터 수신된 리스폰스(RSP)가 챌린지-리스폰스 쌍을 이루는 리스폰스인 것으로 확인되면 메모리 컨트롤러(300)가 인증된 메모리 컨트롤러인 것으로 결정될 수 있다. 메모리 컨트롤러(300)로부터 수신된 리스폰스(RSP)로부터 추출된 설정 데이터와 인증 데이터를 배타적 논리합함으로써, 리스폰스(RSP)와 인증 데이터(ADTA)에 대한 비교를 수행할 수 있다.
상기와 같은 동작에 의해, 메모리 장치 또는 메모리 컨트롤러에 대한 인증이 수행되면, 인증된 메모리 장치 및 메모리 컨트롤러 사이에 노말 동작이 수행될 수 있다. 다시 도 2를 참조하여 메모리 시스템(200)의 노말 동작에 대하여 설명한다. 메모리 장치(400)가 플래시 메모리 장치인 경우, 노말 동작은, 플래시 메모리 장치에 대한 프로그램(program), 독출 및 소거(erase) 등일 수 있다. 프로그램 동작을 통해, 플래시 메모리 장치로 데이터가 저장될 수 있다. 이때, 도 2의 메모리 셀(MC)이 가질 수 있는 상태에 따라 하나의 메모리 셀에 프로그램 되는 데이터의 크기가 달라질 수 있다. 예를 들어, 메모리 셀(MC)이 천이될 수 있는 상태가 2개인 경우, 메모리 셀(MC)은 1개 비트를 저장할 수 있는 반면, 메모리 셀(MC)이 천이될 수 있는 상태가 4개인 경우, 메모리 셀(MC)은 2개 비트를 저장할 수 있다. 예를 들어, 1개, 2개, 3개 및 4개의 비트들을 저장할 수 있는 메모리 셀(MC)들을 각각 SLC(single level cell), MLC(multi level cell), TLC(triple level cell) 및 QLC(quadruple level cell)라고 명명할 수 있다.
메모리 셀(MC)을 프로그램하면 플로팅 게이트에 전자가 삽입될 수 있고, 반대로 메모리 셀(MC)을 소거하면 플로팅 게이트에 삽입된 전자가 추출될 수 있다. 플로팅 게이트에 전자를 삽입하기 위하여 플로팅 게이트 트랜지스터의 게이트에 높은 전압이 인가될 수 있다. 하나의 페이지(PG)에 포함된 메모리 셀(MC)들의 게이트들은 동일한 워드라인(WL)에 연결되어 있으므로, 프로그램시 높은 전압이 동일하게 인가될 수 있다.
프로그램 하고자 하는 데이터에 따라 페이지(PG)에 포함된 메모리 셀(MC)들을 선택적으로 프로그램하기 위하여, 비트라인(BL)에 인가되는 전압이 조절될 수 있다. 페이지(PG)에 포함된 메모리 셀(MC)들은 서로 다른 비트라인(BL)들에 연결되어 있을 수 있다. 예컨대, 플로팅 게이트에 전자를 삽입하고자 하는 메모리 셀(MC)에 연결된 비트라인(BL)에 0V 또는 1V를 인가할 수 있는 반면, 플로팅 게이트에 전자의 삽입을 방지하고자 하는 메모리 셀(MC)에 연결된 비트라인(BL)에 전원 전압(VDD)을 인가할 수 있다. 0V 또는 1V가 인가된 비트라인(BL)에 연결된 메모리 셀(MC)은 프로그램된다고 하며, 전원 전압(VDD)이 인가된 비트라인(BL)에 연결된 메모리 셀(MC)은 프그램이 억제(inhibit)된다고 한다.
독출 동작은 프로그램 동작과 유사하나 메모리 셀(MC)에 연결된 비트 라인(BL) 및 워드 라인(WL) 등에 인가되는 전압이 다를 수 있다. 플래시 메모리 장치의 동작 특성 상, 프로그램 하는 단위와 소거되는 단위가 다를 수 있다. 예를 들어, 데이터의 프로그램은 페이지 단위로 수행되는 반면, 데이터의 소거는 페이지 보다 크기가 큰 블록 단위로 수행될 수 있다.
예를 들어, 상기의 프로그램 동작을 수행하기 위해서는, 메모리 컨트롤러(300)가 메모리 장치(400)로 명령(CMD), 어드레스(Addr) 및 데이터(DTA)를 전송한다. 예를 들어, 상기의 독출 동작을 수행하기 위해서는, 메모리 컨트롤러(300)가 메모리 장치(400)로 명령(CMD) 및 어드레스(Addr)를 전송하고, 메모리 장치(400)가 메모리 컨트롤러(300)로 독출된 데이터(DTA)를 전송한다. 이때, 공격자가 채널을 통해 어드레스(Addr)를 수집할 수 있다. 일 실시예에 따른 메모리 장치, 메모리 시스템 및 이의 동작 방법은, 이를 방지할 수 있다. 이에 대하여 설명한다.
도 12는 도 1의 동작 방법이 수행된 도 2의 메모리 시스템에서의 노말 동작을 설명하기 위한 순서도이다. 도 2 및 도 12를 참조하면, 도 1의 방법으로 메모리 컨트롤러(300)와 메모리 장치(400) 사이의 인증이 수행되면(S150), 노말 동작을 수행하기 위해, 메모리 컨트롤러(300)가 메모리 장치(400)에 대해 노말 액세스하고자 하는 제2 어드레스를 암호화하는 단계(S1220), 메모리 장치(400)가 암호화된 제2 어드레스를 복호화하는 단계(S1240) 및 메모리 장치가 복호화된 제2 어드레스에 대한 노말 동작을 수행하는 단계(S1260)을 포함할 수 있다. 이때, 노말 액세스란 전술된 노말 동작(프로그램, 독출, 소거)를 위해, 메모리 셀 어레이(440)로 접근하기 위한 액세스를 말한다. 상기와 같은 암호화 및 복호화를 수행하기 위해, 메모리 컨트롤러(300) 및 메모리 장치(400)는 크립토 엔진(crypto engine)을 포함할 수 있다. 예를 들어, 크립토 엔진으로 AES(Advanced Encryption Standard)가 사용될 수 있다.
도 13 및 도 14는 각각, 도 12의 제2 어드레스를 암호화하는 단계 및 제2 어드레스를 복호화하는 단계의 예를 나타내는 도면이다. 먼저 도 13을 참조하면, 도 1의 단계 S150에서 사용된 인증 응답을 비밀 키(secret key)로 하여 제2 어드레스를 암호화하는 단계(S1220a) 및 암호화된 제2 어드레스를 복호화하는 단계(S1240a)를 포함한다. 따라서, 메모리 컨트롤러(300) 및 메모리 장치(400)가 비밀 키를 생성하고 유지하고 보안하는데 요구되는 시간 및 자원의 낭비를 방지할 수 있다. 다만, 이에 한정되는 것은 아니다. 도 14에 도시되는 바와 같이, 비밀 키(secret key)로 하여 제2 어드레스를 암호화(S1220b)하고 암호화된 제2 어드레스를 복호화(S1240b)할 수도 있다.
도 15는 도 2의 셀 어레이의 일 예를 나타내는 도면이다. 도 2의 셀 어레이(440)는 2차원의 NAND 플래시 메모리일 수 있다. 또는, 도 2의 셀 어레이(440)는 도 15에 도시되는 바와 같이, 3차원으로 적층된 수직 NAND(Vertical NAND) 플래시 메모리 셀 어레이로 구현될 수 있다. 3차원의 셀 어레이(440)는 기판(SUB), 복수의 메모리 셀 스트링(ST), 워드 라인(WL<0> 내지 WL<3>), 및 비트 라인(BL<0> 내지 BL<3>)을 포함할 수 있다. 메모리 셀 스트링(ST)은 기판(110)으로부터 돌출된 방향(예를 들어, 수직 방향(Z))으로 신장될 수 있다. 메모리 셀 스트링(ST) 각각은 Z축 방향으로 메모리 셀들(MC), 소스 선택 트랜지스터(SST), 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다. 소스 선택 트랜지스터(SST)는 열의 방향(Y)으로 연장된 소스 선택 라인(SSL<0> 내지 SSL<3>)과 연결되어 제어될 수 있고, 그라운드 선택 트랜지스터(GST)는 행의 방향(X) 및 열의 방향(Y)으로 연장된 그라운드 선택 라인(GSL)과 연결되어 제어될 수 있다.
워드 라인(WL<0> 내지 WL<3>)은 기판(110)과 수직한 방향(Z)으로 배열된다. 워드 라인(WL<0> 내지 WL<3>) 각각은 메모리 셀 스트링(ST) 내 메모리 셀들(MC) 각각이 존재하는 층의 일부에 위치한다. 워드 라인(WL<0> 내지 WL<3>) 각각은 기판(110) 상의 X축 및 Y축의 매트릭스로 배열된 메모리 셀들(MC)과 결합된다. 비트 라인(BL<0> 내지 BL<3>)은 행의 방향(X)으로 배열된 메모리 셀 스트링과 연결될 수 있다. 메모리 셀 스트링(ST) 내 메모리 셀들(MC), 소스 선택 트랜지스터(SST), 및 그라운드 선택 트랜지스터(GST)는 동일한 채널을 공유할 수 있다. 상기 채널은 기판(110)과 수직한 방향(Z)으로 연장되도록 형성될 수 있다.
도 2의 제어 로직(420)에 의해 워드 라인(WL<0> 내지 WL<3>) 및 비트 라인(BL<0> 내지 BL<3>)에 적절한 전압을 인가하여 메모리 셀들(MC)에 대한 프로그램 동작 및/또는 검증 동작이 수행되도록 제어될 수 있다. 예를 들어, 선택 트랜지스터(SST)와 연결된 소스 선택 라인(SSL<0> 내지 SSL<3>) 및 비트 라인(BL<0> 내지 BL<3>)에 설정된 전압이 인가되어 임의의 메모리 셀 스트링(ST)이 선택될 수 있고, 워드 라인(WL<0> 내지 WL<3>)에 설정된 전압이 인가되여 선택된 메모리 셀 스트링(ST) 중 임의의 메모리 셀(MC)을 선택됨으로써, 선택된 메모리 셀(MC)에 대한 독출, 프로그램 및/또는 검증 동작이 수행될 수 있다.
도 16은 본 발명의 일 실시예에 따른 메모리 카드를 나타내는 도면이다. 메모리 카드(1600)는 모바일 기기나 데스크 탑 컴퓨터와 같은 전자기기에 연결하여 사용할 수 있는 휴대용 저장장치가 될 수 있다. 도 16에 도시된 바와 같이, 메모리 카드(1600)는 메모리 컨트롤러(300), 메모리 장치(400) 및 포트 영역(1620)을 구비할 수 있다. 메모리 카드(1600)는 포트 영역(2530)을 통해서 외부의 호스트(미도시)와 통신할 수 있고, 메모리 컨트롤러(300)는 메모리 장치(200)를 제어할 수 있다. 메모리 컨트롤러(300)는 프로그램을 저장하는 ROM(미도시)으로부터 프로그램을 읽어서 수행할 수 있다. 도 16의 메모리 컨트롤러(300) 및 메모리 장치(400)는 전술된 도 2 등의 메모리 컨트롤러(300) 및 메모리 장치(400)일 수 있다.
도 17은 도 2의 SSD를 포함하는 서버 시스템 및 네트워크 시스템을 나타내는 도면이다. 도 17을 참조하면, 일 실시예에 따른 네트워크 시스템(NSYS)은 네트워크를 통해 연결되는 서버 시스템(SVSYS) 및 다수의 단말들(TEM1~TEMn)을 포함할 수 있다. 일 실시예에 따른 서버 시스템(SVSYS)은 네트워크에 연결되는 다수의 단말들(TEM1~TEMn)로부터 수신되는 요청을 처리하는 서버(SERVER) 및 단말들(TEM1~TEMn)로부터 수신되는 요청에 대응되는 데이터를 저장하는 SSD를 포함하는 구비할 수 있다. 따라서, 일 실시예에 따른 네트워크 시스템(NSYS) 및 서버 시스템(SVSYS)은 SSD의 컨트롤러와 메모리 사이의 인증 등을 신뢰성 있게 수행함으로써, 시스템에 대한 신뢰성을 확보할 수 있다.
이상에서와 같이 도면과 명세서에서 실시예가 개시되었다. 다만, 이는 의미 한정이나 특허청구범위에 기재된 범위를 제한하기 위하여 사용된 것은 아니다. 예를 들어, 이상에서 메모리 장치가 플래시 메모리 장치인 예만 기술되었으나, 이에 한정되는 것은 아니고, 플래시 메모리 장치 이외에 다양한 비휘발성 메모리 장치인 경우도 본 발명의 기술적 사상이 적용될 수 있다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
200: 메모리 시스템
300: 메모리 컨트롤러
400: 메모리 장치
420: 제어 로직
440: 셀 어레이

Claims (10)

  1. 메모리 컨트롤러가, 인증 요청을 메모리 장치로 전송하는 단계;
    상기 메모리 장치가, 상기 인증 요청을 제1 어드레스로 변환하는 단계;
    상기 메모리 장치가, 상기 제1 어드레스에 대응되고 상기 메모리 장치의 물리적 특징을 나타내는 인증 데이터를 처리하여, 상기 인증 요청에 대한 인증 응답으로 상기 메모리 컨트롤러로 전송하는 단계; 및
    상기 메모리 컨트롤러가, 상기 메모리 장치로부터 수신된 인증 응답이 상기 인증 요청에 대해 설정된 인증 응답인지를 확인하는 단계를 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  2. 제1항에 있어서, 상기 메모리 장치로부터 수신된 인증 응답이 상기 인증 요청에 대해 설정된 인증 응답인지를 확인하는 단계는,
    상기 메모리 컨트롤러가, 상기 인증 요청을 상기 제1 어드레스로 변환하는 단계; 및
    상기 메모리 컨트롤러가, 상기 제1 어드레스에 대해 설정된 설정 데이터와 상기 메모리 장치로부터 전송된 상기 인증 응답으로부터 추출된 상기 인증 데이터를 비교하는 단계를 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  3. 제2항에 있어서, 상기 메모리 컨트롤러 및 상기 메모리 장치는 각각,
    상기 인증 요청에 대해 동일하게 상기 제1 어드레스를 생성하는 어드레스 생성기를 이용하여 상기 인증 요청을 상기 제1 어드레스로 변환하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  4. 제1항에 있어서, 상기 메모리 장치로부터 수신된 인증 응답이 상기 인증 요청에 대해 설정된 인증 응답인지를 확인하는 단계는,
    상기 메모리 컨트롤러가, 상기 인증 요청에 맵핑된 상기 제1 어드레스를 검색하는 단계; 및
    상기 메모리 컨트롤러가, 상기 제1 어드레스에 대해 설정된 설정 데이터와 상기 메모리 장치로부터 전송된 상기 인증 응답으로부터 추출된 상기 인증 데이터를 비교하는 단계를 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  5. 제1항에 있어서, 상기 인증 데이터를 처리하여, 상기 인증 요청에 대한 인증 응답으로 상기 메모리 컨트롤러로 전송하는 단계는,
    상기 인증 데이터를 암호화하여 상기 인증 응답으로 생성하는 단계를 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  6. 제1항에 있어서,
    상기 메모리 컨트롤러와 상기 메모리 장치 사이에 논스(Nonce)를 송수신하는 단계; 및
    상기 메모리 컨트롤러가 상기 논스에 대응되는 상기 인증 요청을 설정하는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  7. 제1항에 있어서,
    상기 인증 응답이 상기 인증 요청에 대해 설정된 인증 응답인 것으로 확인되면,
    상기 메모리 장치에 대한 노말 액세스를 허용하는 단계를 더 포함하고,
    상기 메모리 장치에 대한 노말 액세스를 허용하는 단계는,
    상기 메모리 컨트롤러가, 상기 메모리 장치에 대해 노말 액세스(normal access)하고자 하는 제2 어드레스를 암호화하는 단계;
    상기 메모리 장치가, 상기 암호화된 제2 어드레스를 복호화하는 단계; 및
    상기 메모리 장치가, 상기 복호화된 제2 어드레스에 대한 노말 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  8. 제7항에 있어서, 상기 제2 어드레스를 암호화하는 단계 및 상기 제2 어드레스를 복호화 하는 단계는 각각,
    상기 인증 응답을 비밀 키로 하여 상기 암호화 및 상기 복호화를 수행하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  9. 제1항에 있어서,
    상기 메모리 장치는 NAND 플래시 메모리를 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  10. 제1항에 있어서,
    상기 메모리 시스템은 SSD(Solid State Drive)를 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
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