KR20150139089A - 멀티플라이어 및 다중 입력 증폭기를 포함하는 전류-전압 변환 증폭 회로 - Google Patents

멀티플라이어 및 다중 입력 증폭기를 포함하는 전류-전압 변환 증폭 회로 Download PDF

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석정희
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Abstract

전류-전압 변환 증폭 회로는, 광을 수신하여 광량에 비례한 전류 신호를 생성하는 복수의 수광 소자들, 전류 신호를 증폭하고, 증폭된 전류 신호를 제1 전압 신호로 변환하고, 증폭된 전류 신호를 출력하거나, 변환된 제1 전압 신호를 출력하는 복수의 멀티플라이어들, 복수의 멀티플라이어들의 출력값들 및 오프셋 전압을 수신하여 증폭하는 과정을 통해 제1 및 제2 출력 전압 쌍을 출력하는 복수의 다중 입력 증폭기들, 복수의 다중 입력 증폭기들에서 출력된 제1 및 제2 출력 전압 쌍들 중, 하나의 제1 및 제2 출력 전압을 선택 및 출력하는 다중화부, 및 다중화부로부터 출력되는 제1 및 제2 출력 전압들의 차이값을 디지털 신호로 변환 및 변환된 디지털 신호를 출력하는 신호 변환부를 포함한다.

Description

멀티플라이어 및 다중 입력 증폭기를 포함하는 전류-전압 변환 증폭 회로{CURRENT-VOLTAGE CONVERSION AMPLIFIER CIRCUIT INCLUDING MULTIPLIER AND MULTI INPUT AMPLIFIER}
본 발명은 증폭 회로에 관한 것으로, 좀 더 구체적으로는 전류-전압 변환 증폭 회로에 관한 것이다.
증폭 회로는 입력 신호의 전압, 전류, 및 전력을 확대해 출력 신호를 생성하는 전자 회로를 의미한다. 증폭 회로는 전압 증폭 회로, 전류 증폭 회로, 전력 증폭 회로, 및 전류 신호를 전압 신호로 변환하여 증폭하는 전류-전압 증폭 회로를 포함한다.
전류-전압 변환 증폭 회로로 많이 사용되는 것으로 고임피던스 전치 증폭기 및 트랜스임피던스 증폭기(Transinpedence Amplifier)가 있다. 고임피던스 전치 증폭기는 부하에 걸리는 저항을 크게 해서 입력 전압을 증가시킴으로써 수신감도를 좋게 한다. 트랜스임피던스 증폭기는 귀환 루프에 저항을 사용한다. 저항에 의해, 트랜스임피던스 증폭기의 열잡음은 감소된다. 또한, 트랜스임피던스 증폭기는 고임피던스 전치 증폭기에 비해 향상된 다이나믹 영역(Dynamic Range)를 갖는다.
하지만, 트랜스임피던스 증폭기는 작은 전류 신호를 처리하기 위해 수백 옴(Ohm) 이상의 저항을 필요로 한다. 따라서, 전류-전압 변환 증폭 회로에 트랜스임피던스 증폭기를 사용하면 전력소모가 크고 회로의 면적이 커진다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로서, 본 발명은 전력소모 및 회로의 면적을 감소시킬 수 있는 전류-전압 변환 증폭 회로를 제공한다.
본 발명의 실시 예에 따른 전류-전압 변환 증폭 회로는, 광을 수신하여 광량에 비례한 전류 신호를 생성하는 복수의 수광 소자들, 전류 신호를 증폭하고, 증폭된 전류 신호를 제1 전압 신호로 변환하고, 증폭된 전류 신호를 출력하거나, 변환된 제1 전압 신호를 출력하는 복수의 멀티플라이어들, 복수의 멀티플라이어들의 출력값들 및 오프셋 전압을 수신하여 증폭하는 과정을 통해 제1 및 제2 출력 전압 쌍을 출력하는 복수의 다중 입력 증폭기들, 복수의 다중 입력 증폭기들에서 출력된 제1 및 제2 출력 전압 쌍들 중, 하나의 제1 및 제2 출력 전압을 선택 및 출력하는 다중화부, 및 다중화부로부터 출력되는 제1 및 제2 출력 전압들의 차이값을 디지털 신호로 변환 및 변환된 디지털 신호를 출력하는 신호 변환부를 포함한다.
본 발명의 실시 예에 따른 신호 변환부는, 오프셋 전압의 크기에 따라서 신호 변환부에서 출력하는 디지털 신호의 출력 범위가 변한다.
본 발명의 다른 실시 예에 따른 멀티플라이어는, 제1 노드에 바이어스 전류를 인가하는 바이어스 단자, 제1 노드와 전원 단자 사이에 연결되며, 제1 노드에 추가적인 전류를 인가하는 스타트-업부, 제2 노드와 접지 단자 사이에 연결되며, 제2 노드와 접지 단자 사이의 전압을 일정하게 유지시켜주는 기준 전압 생성부, 제3 노드와 접지 단자 사이에 연결되며, 제3 노드의 전압을 방전시키는 방전부, 전원 단자와 제2 노드 사이에 연결되며, 수광 소자에 광이 입사되지 않아도 출력되는 암전류를 제거하는 전류 옵셋 제거부, 전원 단자와 출력 단자 사이에 연결되며, 수광 소자로부터 출력된 전류 신호를 증폭하여 증폭된 전류 신호를 출력하는 전류 신호 증폭부, 및 제4 노드에 연결되며, 변환 신호에 따라 증폭된 전류 신호를 제1 전압 신호로 변환하는 전류-전압 선택부를 포함하되, 수광 소자는 제3 노드에 연결된다.
본 발명의 다른 실시 예에 따른 스타트-업부는, 제1 노드에 연결된 제1 스위치 및 제1 스위치와 전원 단자 사이에 다이오드-커넥션된 제1 스타트-업 트랜지스터를 포함하며, 제1 스위치는 게이트 단자에 인가되는 제1 스위칭 신호에 따라, 제1 스타트-업 트랜지스터를 통해 인가되는 추가적인 전류를 제1 노드에 인가한다.
본 발명의 다른 실시 예에 따른 기준 전압 생성부는, 제2 및 제3 노드 사이에 연결된 제1 기준 전압 생성 트랜지스터, 제1 노드와 접지 단자 사이에 연결된 제2 기준 전압 생성 트랜지스터를 포함하며, 제1 기준 전압 트랜지스터는 게이트 단자에 인가되는 제1 노드 전압에 의해 턴-온 되며, 제3 노드에 수광 소자에서 출력한 전류 신호와 동일한 크기의 전류 신호를 인가한다.
본 발명의 다른 실시 예에 따른 제2 기준 전압 생성 트랜지스터는, 게이트 단자에 인가되는 제3 노드 전압에 의해 턴-온 되면, 제1 노드의 전압을 방전시킴으로써, 제1 및 제3 노드의 전압을 일정하게 유지시킨다.
본 발명의 다른 실시 예에 따른 방전부는, 제3 노드에 다이오드-커넥션된 방전 트랜지스터 및 방전 트랜지스터와 접지 단자 사이에 연결된 방전 스위치를 포함하며, 방전 스위치는 게이트 단자에 인가되는 방전 신호에 따라, 방전 트랜지스터에 인가되는 제3 노드 전압을 접지 단자에 인가한다.
본 발명의 다른 실시 예에 따른 전류 옵셋 제거부는, 제2 노드에 연결된 복수의 암전류 제거 스위치들 및 복수의 암전류 제거 스위치들과 전원 단자 사이에 연결된 복수의 전류원들을 포함하고, 수광 소자에서 출력되는 암전류의 크기에 비례하여 활성화되는 적어도 하나의 전류원들에 연결된 적어도 하나의 암전류 제거 스위치들은 턴-온 된다.
본 발명의 다른 실시 예에 따른 활성화된 적어도 하나의 전류원들은, 암전류와 동일하거나 유사한 크기의 전류가 흐른다.
본 발명의 다른 실시 예에 따른 전류 신호 증폭부는, 전원 단자와 제2 노드 사이에 연결된 제1 전류 미러 트랜지스터, 제1 전류 미러 트랜지스터의 드레인 단자와 게이트 단자가 연결된 제2 전류 미러 트랜지스터, 제4 노드와 출력 단자 사이에 연결된 복수의 증폭 스위치들 및 복수의 증폭 스위치들과 전원 단자 사이에 연결되며, 게이트 단자들이 제1 전류 미러 트랜지스터의 게이트 단자와 연결된 복수의 전류 신호 증폭 트랜지스터들을 포함한다.
본 발명의 다른 실시 예에 따른 제2 전류 미러 트랜지스터 및 복수의 전류 신호 증폭 트랜지스터들 각각에는, 제1 전류 미러 트랜지스터와 동일한 크기의 게이트 전압이 인가되며, 제1 전류 미러 트랜지스터와의 크기의 비에 의해 증폭되는 전류 신호의 크기가 결정되며, 활성화되는 적어도 하나의 전류 신호 증폭 트랜지스터들에 연결된 적어도 하나의 증폭 스위치들은 턴-온 된다.
본 발명의 다른 실시 예에 따른 신호 변환부는, 제4 노드에 연결된 변환 스위치 변환 스위치와 접지 단자 사이에 연결된 저항을 포함하고, 변환 스위치는 게이트 단자에 인가되는 변환 신호에 의해 턴-오프 되면 증폭된 전류 신호를 출력 단자로 출력하고, 변환 신호에 의해 턴-온 되면, 증폭된 전류 신호는 저항에 의해 제1 전압 신호로 변환하여 출력한다.
본 발명의 또 다른 실시 예에 따른 다중 입력 증폭기는, 전류 신호 또는 제1 전압 신호를 수신하는 입력 단자, 입력 단자 및 오프셋 단자로부터 인가되는 신호들을 제1 및 제2 샘플링 전압들로 변환 및 출력하는 제1 증폭부, 입력 단자 및 공통 단자로부터 입력되는 신호들을 제3 및 제4 샘플링 전압들로 변환 및 출력하는 제2 증폭부, 제1 및 제2 샘플링 전압들을 수신하여 제1 출력 전압으로 변환 및 출력하고, 제3 및 제4 샘플링 전압들을 수신하여 제2 출력 전압으로 변환 및 출력하는 차동 증폭기, 차동 증폭기와 제1 출력 단자 사이에 연결되며, 제1 출력 전압을 소정의 이득으로 증폭하여 제1 출력 단자로 출력하는 제1 출력부, 및 차동 증폭기와 제2 출력 단자 사이에 연결되며, 제2 출력 전압을 소정의 이득으로 증폭하여 제2 출력 단자로 출력하는 제2 출력부를 포함한다.
본 발명의 또 다른 실시 예에 따른 제1 증폭부는, 제1 노드에 연결되며 게이트 단자에 인가되는 제1 및 제2 리셋 신호에 따라 공통 모드 전압을 제1 노드에 인가하는 제1 리셋 스위치, 제1 노드와 제2 노드 사이에 연결되며, 게이트 단자에 인가되는 제1 초기값 샘플링 신호에 따라 입력 단자로부터 인가되는 증폭된 전류 신호 및 제1 전압 신호를 제2 노드에 인가하는 제1 스위치, 제2 노드에 연결되며, 증폭된 전류 신호 및 제1 전압 신호에 의해 충전되는 제1 커패시터, 제3 노드에 연결되며, 게이트 단자에 인가되는 제1 데이터 샘플링 신호에 따라 오프셋 단자로부터 인가되는 오프셋 전압을 제3 노드에 인가하는 제2 스위치, 제3 노드에 연결되며, 오프셋 전압에 의해 충전되는 제2 커패시터, 제2 노드와 제3 노드 사이에 연결되며, 게이트 단자에 인가되는 증폭모드 신호에 따라 턴-온 또는 턴-오프 되는 제3 스위치, 제4 노드에 연결되며, 게이트 단자에 인가되는 제2 초기값 샘플링 신호에 따라 공통 모드 전압을 제4 노드에 인가하는 제4 스위치, 제5 노드에 연결되며, 게이트 단자에 인가되는 제2 데이터 샘플링 신호에 따라 공통 모드 전압을 제5 노드에 인가하는 제5 스위치, 제4 노드에 연결되며, 게이트 단자에 인가되는 증폭모드 신호에 따라 제1 커패시터에서 출력된 제1 샘플링 전압을 차동 증폭기 및 제1 증폭부에 인가하는 제6 스위치, 및 제5 노드에 연결되며, 게이트 단자에 인가되는 증폭모드 신호에 따라 제2 커패시터에서 출력된 제2 샘플링 전압을 차동 증폭기에 인가하는 제7 스위치를 포함한다.
본 발명의 또 다른 실시 예에 따른, 제1 출력부는, 제6 노드에 연결되며, 제1 및 제2 커패시터들의 용량의 합의 비율에 따라 제1 출력 전압의 이득을 결정하는 제3 커패시터, 제6 노드에 연결되며, 게이트 단자에 인가되는 제1 샘플링모드 신호에 의해 공통 모드 전압을 제3 커패시터에 인가하는 제8 스위치, 및 제3 커패시터와 연결되며, 게이트 단자에 인가되는 제2 샘플링모드 신호에 의해 공통 모드 전압을 제3 커패시터에 인가하는 제9 스위치를 포함한다.
본 발명의 또 다른 실시 예에 따른 제6 노드에는, 제1 출력 단자가 연결되며, 제1 출력 전압이 제1 출력 단자를 통해 출력되되, 제1 및 제2 커패시터들의 용량의 합과 제3 커패시터의 용량의 비에 비례하여 제1 출력 전압의 이득이 변한다.
본 발명의 또 다른 실시 예에 따른 제2 증폭부는, 제1 및 제2 리셋 신호에 따라, 공통 모드 전압을 제7 노드에 인가하는 제2 리셋 스위치, 제7 노드와 제8 노드 사이에 연결되며, 게이트 단자에 인가되는 제1 초기값 샘플링 신호에 따라 공통 모드 전압을 제8 노드에 인가하는 제 10 스위치, 입력 단자와 제9 노드 사이에 연결되며, 게이트 단자에 인가되는 제1 데이터 샘플링 신호에 따라 증폭된 전류 신호 또는 제1 전압 신호를 제9 노드에 인가하는 제11 스위치, 제8 노드에 연결되며, 공통 모드 전압에 의해 충전되는 제4 커패시터, 제9 노드에 연결되며, 증폭된 전류 신호 또는 제1 전압 신호에 의해 충전되는 제5 커패시터, 제8 및 제9 노드 사이에 연결되며, 게이트 단자에 인가되는 증폭모드 신호에 따라 턴-온 또는 턴-오프 되는 제12 스위치, 제10 노드에 연결되며, 게이트 단자에 인가되는 제2 초기값 샘플링 신호에 의해 공통 모드 전압을 제10 노드에 인가하는 제13 스위치, 제10 노드와 제11 노드 사이에 연결되며, 게이트 단자에 인가되는 제2 데이터 샘플링 신호에 따라 공통 모드 전압을 제11 노드에 인가하는 제14 스위치, 제10 노드에 연결되며, 게이트 단자에 인가되는 증폭 모드 신호에 따라 제4 커패시터에서 출력된 제4 샘플링 전압을 차동 증폭기 및 제2 출력부에 인가하는 제15 스위치, 및 제11 노드와 차동 증폭기 사이에 연결되며, 게이트 단자에 인가되는 증폭 모드 신호에 따라 제5 커패시터에서 출력된 제5 샘플링 전압을 차동 증폭기로 출력하는 제16 스위치를 포함한다.
본 발명의 또 다른 실시 예에 따른 제2 출력부는, 제12 노드에 연결되며, 제5 커패시터와의 용량 비에 따라 제2 출력 전압의 이득을 결정하는 제6 커패시터, 제12 노드에 연결되며, 게이트 단자에 인가되는 제1 샘플링 모드 신호에 의해 공통 모드 전압을 제6 커패시터에 인가하는 제17 스위치, 및 제6 커패시터와 연결되며, 제2 샘플링 모드 신호에 의해 공통 모드 전압을 제6 커패시터에 인가하는 제18 스위치를 포함한다.
본 발명의 또 다른 실시 예에 따른 제12 노드에는, 제2 출력 단자가 연결되며, 제2 출력 전압이 제2 출력 단자를 통해 출력되되, 제4 및 제5 커패시터의 용량의 합과 제6 커패시터의 용량의 비에 비례하여 제2 출력 전압의 이득이 변한다.
본 발명의 또 다른 실시 예에 따른 입력 단자는, 제1 전압 신호가 입력되면, 제1 및 제2 리셋 스위치의 게이트 단자에는 제1 리셋 신호가 인가되며, 입력 단자에 증폭된 전류 신호가 입력되면, 제1 및 제2 리셋 스위치의 게이트 단자에는 제2 리셋 신호가 인가되되, 제2 리셋 신호에 의해 증폭된 전류 신호는 공통 모드 전압으로 초기 전압을 갖는다.
본 발명의 실시 예에 따르면, 전류-전압 변환 증폭 회로는 전압 및 전류 모드를 선택하여 증폭이 가능하다. 전류 모드의 경우, 다중 입력 증폭기의 샘플링 시간을 조절하여 원하는 출력 전압을 얻을 수 있다.
도 1은 본 발명의 실시 예에 따른 전류-전압 변환 증폭 회로를 보여주는 블럭도이다.
도 2는 본 발명의 실시 예에 따른 도 1에 도시된 멀티플라이어를 보여주는 회로도이다.
도 3은 본 발명의 실시 예에 따른 도 1에 도시된 다중 입력 증폭기를 보여주는 회로도이다.
도 4는 본 발명의 실시 예에 따른 도 3에 도시된 다중 입력 증폭기에 입력되는 클럭신호들을 보여주는 신호도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 실시 예에 따른 전류-전압 변환 증폭 회로를 보여주는 블럭도이다. 도 1을 참조하면, 전류-전압 변환 증폭 회로(100)는 제1 내지 제n 수광 소자들(PD1~PDn), 멀티플라이어부(110), 다중 입력 증폭부(120), 다중화부(130), 및 신호 변환(Analog Digital Converter, 이하: ADC)부(140)를 포함한다.
제1 내지 제n 수광 소자들(PD1~PDn)은 광 신호를 전류 신호로 변환하는 소자로 포토다이오드(Potodiode), 및 포토 트랜지스터(Poto transistor)등이 있다. 제1 내지 제n 수광 소자들(PD1~PDn)은 빛이 닿으면 전자와 양의 전하 정공을 생성하고, 이로 인해 전류 신호가 발생한다. 제1 내지 제n 수광 소자들(PD1~PDn)은 생성된 전류 신호를 멀티플라이어부(110)에 인가한다.
멀티플라이어부(110)는 제1 내지 제n 멀티플라이어들(111~11n)을 포함한다. 제1 내지 제n 멀티플라이어들(111~11n)은 제1 내지 제n 수광 소자들(PD1~PDn)로부터 각각 전류 신호를 인가받는다. 제1 내지 제n 멀티플라이어들(111~11n)은 전류 신호를 증폭한다. 제1 내지 제n 멀티플라이어들(111~11n)은 전류 또는 전압 모드로 동작이 가능하다. 전류 모드로 동작하는 경우, 제1 내지 제n 멀티플라이어들(111~11n)은 전류 신호를 증폭하여 다중 입력 증폭부(120)에 인가한다. 전압 모드로 동작하는 경우, 제1 내지 제n 멀티플라이어들(111~11n)은 전류 신호를 증폭한 뒤, 제1 전압 신호로 변환하여 다중 입력 증폭부(120)에 인가한다.
다중 입력 증폭부(120)는 제1 내지 제n 다중 입력 증폭기들(AMP1~AMPn)을 포함한다. 제1 내지 제n 다중 입력 증폭기들(AMP1~AMPn)은 증폭된 전류 신호 또는 제1 전압 신호가 인가되며, 오프셋 전압(VOS)이 인가된다.
증폭된 전류 신호 및 오프셋 전압(VOS)이 인가된 경우, 제1 내지 제n 다중 입력 증폭기들(AMP1~AMPn)은 전류 신호의 샘플링 시간을 조절하여 전압 신호로 변환한다. 샘플링 시간의 조절을 통해, 출력 전압 신호의 증폭 이득을 변화시킬 수 있다.
제1 전압 신호 및 오프셋 전압(VOS)이 인가된 경우, 제1 내지 제n 다중 입력 증폭기들(AMP1~AMPn)은 제1 전압 신호를 제2 전압 신호로 증폭한다. 제1 내지 제n 다중 입력 증폭기들(AMP1~AMPn)은 전압 신호에 대해서는 샘플링 시간을 조절할 수 없으므로, 미리 정해진 이득에 따른 증폭만이 가능하다.
제1 내지 제n 다중 입력 증폭기들(AMP1~AMPn)은 각각 서로 상보적인 위상을 갖는 제1 및 제2 출력 신호들(VOUT1, VOUT2)을 다중화부(130)에 인가한다. 오프셋 전압(VOS)의 크기에 따라, ADC부(140)의 디지털 신호 출력 범위가 결정된다.
다중화부(130)는 다중 입력 증폭부(120)로부터 복수의 제1 및 제2 출력 신호들(VOUT1, VOUT2)을 수신한다. 다중화부(130)에는 아날로그 멀티플렉서(Analog Multiplexer)를 사용할 수 있다. 다중화부(130)는 복수의 제1 및 제2 출력 신호들(VOUT1, VOUT2)중 한 쌍을 선택하여 신호 변환부(140)로 인가한다.
신호 변환부(140)는 아날로그 신호를 디지털 신호로 변환하는 아날로그-디지털 신호 변환기(Analog digital converter)를 사용할 수 있다. 신호 변환부(140)는 다중화부(130)로부터 수시한 한 쌍의 제1 및 제2 출력 신호들(VOUT1, VOUT2)의 차이값을 구한다. 신호 변환부(140)는 차이값을 10비트의 디지털신호로 변환하여 출력한다.
전류-전압 변환 증폭 회로(100)는 제1 내지 제n 수광 소자들(PD1~PDn)이 출력한 전류 신호들을 증폭하고, 전압 신호로 변환하여 출력한다. 멀티플라이어부(110)에서 증폭된 전류 신호를 다중 입력 증폭부(120)에 출력한다면, 다중 입력 증폭부(120)는 전류 신호의 샘플링 시간 조정을 통해 출력 이득을 조절할 수 있다.
도 2는 본 발명의 실시 예에 따른 도 1에 도시된 멀티플라이어를 보여주는 회로도이다. 도 2의 멀티플라이어(200)는 도 1에 도시된 제1 내지 제n 멀티플라이어(111, ... ,11n)를 보여주는 회로도이다. 멀티플라이어(200)는 스타트-업부(210), 기준 전압 생성부(220), 방전부(230), 전류 옵셋 제거부 (240), 전류 신호 증폭부(250), 전류-전압 선택부(260)를 포함한다.
바이어스 단자(IBIAS)를 통해, 바이어스 전류는 제1 노드(n1)에 인가된다. 바이어스 전류에 의해 제1 노드(n1)의 전압은 높아지게 된다. 제1 노드(n1)의 전압이 어느 정도 높아지면, 기준 전압 생성부(220)는 구동 능력을 가질 수 있다. 기준 전압 생성부(220)가 구동하려면, 기준 전압 생성부(220)의 제1 NMOS 트랜지스터(MN1)가 턴-온 되어야 한다. 하지만, 바이어스 전류의 크기가 작기 때문에, 제1 노드(n1)의 빠른 전압 상승이 불가능하다.
스타트-업부(210)는 기준 전압 생성부(220)의 빠른 구동을 돕는다. 스타트-업부(210)는 제1 PMOS 트랜지스터(MP1) 및 제1 스위치(SW1)를 포함한다. 제1 PMOS 트랜지스터(MP1)는 소스 단자는 전원 단자(VDD)에 연결되며, 게이트 단자 및 드레인 단자가 다이오드-커넥션된다. 제1 스위치(SW1)의 소스 단자는 제1 PMOS 트랜지스터(MP1)의 드레인 단자 및 게이트 단자에 연결되며 드레인 단자는 제1 노드(n1)에 연결된다.
스타트-업부(210)는 제1 스위치(SW1)에 인가되는 제1 스위칭 신호(S1)에 의해 구동된다. 제1 스위칭 신호(S1)는 하이(High) 상태에 따른 제1 전압 레벨(L1) 및 로우(Low) 상태에 따른 제2 전압 레벨(L2)을 갖는다. 기준 전압 생성부(220)의 제1 NMOS 트랜지스터(MN1)가 턴-오프 상태이면, 제1 스위치(SW1)에 제2 전압 레벨(L2)의 제1 스위칭 신호(S1)가 인가된다. 제1 스위치(SW1)는 턴-온 되면, 제1 PMOS 트랜지스터(MP1)을 통해 인가된 전류가 제1 노드(n1)에 인가된다. 제1 노드(n1)의 전압은 바이어스 전류가 인가될 때보다 빠른 시간 내에 높아지므로, 제1 NMOS 트랜지스터(MN1)는 빠른 턴-온이 가능하다.
제1 NMOS 트랜지스터(MN1)가 턴-온 되면, 제1 스위치(SW1)에는 제1 전압 레벨(L1)의 제1 스위칭 신호(S1)가 인가된다. 제1 스위치(SW1)는 턴-오프 되면, 제1 노드(n1)에 제1 PMOS 트랜지스터(MP1)을 통해 인가되는 전류를 중단할 수 있다. 따라서, 멀티플라이어(200)의 전류 소모를 감소시킬 수 있다.
기준 전압 생성부(220)는 제1 및 제2 NMOS 트랜지스터(M1, M2)를 포함한다. 제1 NMOS 트랜지스터의 게이트 단자는 제1 노드(n1)에 연결된다. 제1 NMOS 트랜지스터의 드레인 단자는 제2 노드(n2)에 연결되며, 소스 단자는 제3 노드(n3)에 연결된다. 제2 NMOS 트랜지스터(MN2)의 드레인 단자는 제1 노드(n1)와 연결되며, 소스 단자는 접지 단자와 연결된다. 제2 NMOS 트랜지스터(MN2)의 게이트 단자는 제3 노드(n3)에 연결된다. 제3 노드(n3)와 접지 단자 사이에는 수광 소자(PD)가 연결된다.
제1 NMOS 트랜지스터(MN1)는 게이트 단자에 인가되는 제1 노드(n1) 전압에 의해, 턴-온 된다. 제1 NMOS 트랜지스터(MN1)가 턴-온 되면, 스타트-업부(210)는 구동을 정지한다. 스타트-업부(210)가 구동을 정지하면, 제1 NMOS 트랜지스터(MN1)의 게이트 단자에는 바이어스 전류에 의한 전압만이 인가된다.
수광 소자(PD)에 빛이 입사되면, 역 바이어스된 수광 소자(PD)는 전류 신호를 접지 단자로 인가한다. 기준 전압 생성부(220)는 전류 패스(Current Pass)가 존재하지 않는다. 그러므로, 수광 소자(PD)에서 발생한 전류 신호와 같은 크기의 전류가 제2 PMOS 트랜지스터(MP2)를 통해 제2 노드(n2)에 인가된다. 제1 NMOS 트랜지스터는 턴-온 상태이므로, 제2 PMOS 트랜지스터(MP2)를 통해 인가된 전류는 제3 노드(n3)에 인가된다.
제1 NMOS 트랜지스터(MN1)가 턴-온 되면, 제3 노드(n3)의 전압은 상승한다. 제3 노드(n3)를 통해 전압은 제2 NMOS 트랜지스터(MN2)의 게이트 단자에 인가되며, 제2 NMOS 트랜지스터(MN2)는 턴-온 된다. 바이어스 전류에 의해 높아진 제1 노드(n1)의 전압은 제2 NMOS 트랜지스터(MN2)를 통해 접지 단자로 방전된다. 이에 따라, 제1 및 제3 노드(n1, n3)의 전압은 기준 전압으로 유지될 수 있다.
방전부(230)는 제3 NMOS 트랜지스터(MN3), 및 제2 스위치(SW2)를 포함한다. 제3 NMOS 트랜지스터(MN3)의 게이트 단자 및 드레인 단자는 제3 노드(n3)에 다이오드-커넥션 된다. 제3 NMOS 트랜지스터(MN3)의 소스 단자는 제2 스위치(SW2)의 드레인 단자와 연결된다. 제2 스위치(SW2)의 소스 단자는 접지 단자와 연결된다. 제2 스위치(SW2)의 게이트 단자에는 제2 스위칭 신호(S2)가 인가된다. 제2 스위칭 신호(S2)는 하이(High) 상태에 따른 제1 전압 레벨(L1) 및 로우(Low) 상태에 따른 제2 전압 레벨(L2)을 갖는다.
제1 NMOS 트랜지스터(MN1)가 턴-온 되는 순간, 제3 노드(n3)는 접지상태이다. 제3 노드(n3)에는 제2 PMOS 트랜지스터(MP2)를 통해 인가된 전류에 의해 순간적으로 큰 전압이 인가된다. 순간적인 큰 전압에 의해, 제3 노드(n3)의 전압이 수광 소자(PD)에서 출력되는 전류 신호에 의한 전압보다 높아진다. 이 때, 제2 스위치(SW2)에는 제1 전압 레벨(L1)의 제2 스위칭 신호(S2)가 인가된다. 제2 스위치(SW2)는 턴-온 되며, 높아진 제3 노드(n3)의 전압은 제3 NMOS 트랜지스터(MN3)를 통해 접지 단자로 방전된다.
방전 과정을 통해, 제2 PMOS 트랜지스터(MP2)를 통해 인가되는 전류의 크기가 수광 소자(PD)에서 출력하는 전류 신호의 크기와 같아진다. 이 때, 제2 스위치(SW2)에는 제2 전압 레벨(L2)의 제2 스위칭 신호(S2)가 인가되며, 제2 스위치(SW2)는 턴-오프 된다.
이상적인 수광 소자(PD)는 입사되는 광량에 비례한 전류 신호만을 생성한다. 하지만, 수광 소자(PD)의 열적 원인 및 절연성 불량에 의해, 광이 입사하지 않아도 전류 신호가 생성된다. 이를 암전류(Dark Current)라 한다. 정확한 전류 신호 측정 및 증폭을 위해서, 전류 옵셋 제거부(230)가 필요하다.
전류 옵셋 제거부(230)는 제1 내지 제n 전류원들(CS1~CSn) 및 제1 내지 제n 조절 스위치들(SWO1~SWOn)을 포함한다. 전류원이란, 인가되는 전압에 상관없이 일정한 전류를 인가하는 소자이다. 제1 내지 제n 전류원들(CS1~CSn)들은 각각 제1 내지 제n 조절 스위치들(SWO1~SWOn)의 소스 단자들과 전원 단자(VDD) 사이에 연결된다. 제1 내지 제n 조절 스위치들(SWO1~SWOn)의 드레인 단자들은 제2 노드(n2)에 연결되며, 각각의 게이트 단자들에는 제1 내지 제n 조절 신호들(SO1~SOn)이 인가된다. 제1 내지 제n 조절 신호들(SO1~SOn)은 하이(High) 상태에 따른 제1 전압 레벨(L1) 및 로우(Low) 상태에 따른 제2 전압 레벨(L2)을 갖는다.
수광 소자(PD)를 구성하는 물질의 특성에 따라 생성되는 암전류의 크기가 정해져 있다. 따라서, 정해진 암전류의 크기에 맞게 활성화되는 제1 내지 제n 전류원들(CS1~CSn)은 선택된다. 활성화되는 제1 내지 제n 전류원들(CS1~CSn)에 연결된 제1 내지 제n 암전류 제거 스위치들(SWO1~SWOn)의 게이트 단자에는 제2 전압 레벨(L2)의 조절 신호들이 인가된다.
비활성화되는 제1 내지 제n 전류원들(CS1~CSn)에 연결된 제1 내지 제n 조절 스위치들(SWO1~SWOn)의 게이트 단자에는 제1 전압 레벨(L1)의 조절 신호가 인가된다. 활성화되는 제1 내지 제n 전류원들(CS1~CSn)은 암전류와 동일하거나 유사한 크기의 전류를 흐르게 한다. 따라서, 전류 신호 증폭부(250)에는 암전류에 대응하는 전류가 인가되지 않는다.
전류 신호 증폭부(250)는 수광 소자(PD)에서 생성된 전류 신호의 크기를 증폭한다. 전류 신호 증폭부(250)는 제2 및 제3 PMOS 트랜지스터(MP2, MP3), 제1 내지 제n 전류 신호 증폭 트랜지스터들(MB1~MBn), 및 제1 내지 제n 증폭 스위치들(SWB1~SWBn)을 포함한다. 제2 PMOS 트랜지스터(MP2)의 소스 단자는 전원 단자(VDD)와 연결된다. 제2 PMOS 트랜지스터(MP2)의 드레인 단자 및 게이트 단자는 제2 노드(n2)에 연결된다.
제3 PMOS 트랜지스터(MP3)의 소스 단자는 전원 단자(VDD)와 연결되며, 드레인 단자는 제4 노드(n4)에 연결된다. 제3 PMOS 트랜지스터(MP3)의 게이트 단자는 제2 노드(n2) 연결된다. 따라서, 제3 PMOS 트랜지스터(MP3)의 게이트 단자는 제2 PMOS 트랜지스터(MP2)의 드레인 단자와 연결된다.
제1 내지 제n 전류 신호 증폭 트랜지스터들(MB1~MBn)의 소스 단자들은 전원 단자(VDD)에 연결되며, 게이트 단자들은 제2 노드(n2)에 연결된다. 제1 내지 제n 전류 신호 증폭 트랜지스터들(MB1~MBn)의 드레인 단자들은 각각 제1 내지 제n 증폭 스위치들(SWB1~SWBn)의 소스 단자들에 연결된다. 제1 내지 제n 증폭 스위치들(SWB1~SWBn)의 드레인 단자들은 제4 노드(n4)에 연결된다, 제1 내지 제n 증폭 스위치들(SWB1~SWBn)의 게이트 단자 들에는 제1 내지 제n 증폭 신호들(SB1~SBn)이 인가된다. 제1 내지 제n 증폭 신호들(SB1~SBn)은 하이(High) 상태에 따른 제1 전압 레벨(L1) 및 로우(Low) 상태에 따른 제2 전압 레벨(L2)을 갖는다.
제4 노드(n4)에는 출력 단자(OUT)가 연결된다. 제1 내지 제n 전류 신호 증폭 트랜지스터들(MB1~MBn)을 통해 증폭된 전류 신호가 제4 노드(n4)를 통해 출력 단자(OUT)로 출력된다.
제1 내지 제n 트랜지스터들(MB1~MBn), 제2 및 제3 PMOS 트랜지스터(MP2, MP3)의 게이트 단자들은 모두 제2 노드(n2)에 연결되므로 인가되는 게이트 신호가 동일하다. 따라서, 제1 내지 제n 전류 신호 증폭 트랜지스터들(MB1~MBn), 제3 PMOS 트랜지스터(MP3)에 흐르는 전류의 크기는 제2 PMOS 트랜지스터(MP2)에 흐르는 전류의 크기와 동일하다. 제2 PMOS 트랜지스터(MP2)에 흐르는 전류의 크기는 수광 소자(PD)에서 출력되는 전류 신호의 크기가 동일하다. 그러므로, 제1 내지 제n 전류 신호 증폭 트랜지스터들(MB1~MBn)에도 수광 소자(PD)에서 출력되는 전류 신호와 동일 한 크기의 전류가 인가된다. 활성화되는 제1 내지 제n 트랜지스터들(MB1~MBn)의 개수에 따라, 전류 신호의 증폭이 조절된다.
일 예로, 전류 신호를 50배 증폭하려면, 제1 내지 제50 전류 신호 증폭 트랜지스터들(MB1~MB50)에 연결된 제1 내지 제 50 증폭 스위치들(SWB1~SWB50)의 게이트 단자들에는 제2 전압 레벨(L2)의 제1 내지 제50 증폭 신호들(SB1~SB50)이 인가된다. 수광 소자(PD)가 출력한 전류 신호와 동일한 크기의 전류가 제1 내지 제50 트랜지스터들(MB1~MB50)를 통해 제4 노드(n4)에 인가된다. 따라서, 제4 노드(n4)에 연결된 출력 단자(OUT)를 통해 50배 증폭된 전류 신호가 출력된다.
일 예로, 제1 내지 제n 전류 신호 증폭 트랜지스터들(MB1~MBn)의 단면적을 제2 PMOS 트랜지스터(MP2)와 다르게 할 수 있다. 예시적으로, 제1 내지 제n 전류 신호 증폭 트랜지스터들(MB1~MBn)의 단면적의 비가 바이너리(Binary)하게 증가한다면, 전류 신호 증폭부(250)의 트랜지스터 개수를 줄일 수 있다.
전류-전압 선택부(260)는 증폭된 전류 신호를 전압 신호로 변환한다. 전류-전압 선택부(260)는 제3 스위치(SW3) 및 저항(R)을 포함한다. 제3 스위치(SW3)의 드레인 단자는 제4 노드(n4)에 연결되며, 소스 단자는 저항(R)에 연결된다. 제3 스위치(SW3)의 게이트 단자에는 제3 스위칭 신호(S3)가 인가된다. 제3 스위칭 신호(S3)는 하이(High) 상태에 따른 제1 전압 레벨(L1) 및 로우(Low) 상태에 따른 제2 전압 레벨(L2)을 갖는다. 저항(R)은 제3 스위치(SW3)의 소스 단자와 접지 단자 사이에 연결된다.
전류 신호 출력 모드일 경우, 제3 스위치(SW3)의 게이트 단자에는 제2 전압 레벨(L2)의 제3 스위칭 신호(S3)가 인가된다. 제3 스위치(SW3)는 턴-오프 되며, 증폭된 전류 신호는 제4 노드(n4)를 통해 출력 단자(OUT)로 출력된다.
전압 신호 출력 모드일 경우, 제3 스위치(SW3)의 게이트 단자에는 제1 전압 레벨(L1)의 제3 스위칭 신호(S3)가 인가된다. 제3 스위치(SW3)은 턴-온 되며, 증폭된 전류 신호가 제4 노드(n4)를 통해 저항(R)으로 인가된다. 증폭된 전류 신호는 저항(R)에 의해 제1 전압 신호로 변환된다. 제1 전압 신호는 다시 제4 노드(n4)를 통해 출력 단자(OUT)로 출력된다.
멀티플라이어(200)는 수광 소자(PD)가 출력한 전류 신호를 증폭한다. 멀티플라이어(200)는 수광 소자(PD)에서 생성되는 암전류를 전류 옵셋 제거부(240)에서 제거하여 출력 효율을 높인다. 또한, 전류-전압 선택부(260)는 증폭된 전류 신호를 제1 전압 신호로 변환한다. 필요에 따라, 증폭된 전류 신호로 출력 또는 증폭된 전류 신호를 제1 전압 신호로 변환하여 출력함으로써, 선택적인 출력이 가능하다.
도 3은 본 발명의 실시 예에 따른 도 1에 도시된 다중 입력 증폭기를 보여주는 회로도이다. 도 3을 참조하면, 다중 입력 증폭기(300)는 도 1의 제1 내지 제n 다중 입력 증폭기들(AMP1~AMPn)과 동일하다. 다중 입력 증폭기(300)는 제1 증폭부(310), 차동증폭기(320), 제1 출력부(330), 제2 증폭부(340) 및 제2 출력부(350)를 포함한다.
제1 증폭부(310)는 제1 리셋 스위치(SWI1), 제1 내지 제7 스위치들(SW1~SW7), 제1 및 제2 커패시터들(C1, C2)을 포함한다. 제1 리셋 스위치(SWI1)의 일단은 제1 노드(n1)에 연결되며, 타단은 공통 단자(VCM)에 연결된다. 제1 노드(n1)에는 입력 단자(IN)가 연결되며, 전류 신호 또는 제1 전압 신호가 인가된다
제1 스위치(SW1)는 제1 및 제2 노드(n1, n2) 사이에 연결될 수 있다. 제2 스위치(SW2)의 일단에는 옵셋 단자(OFFSET)가 연결되며, 타단은 제3 노드(n3)에 연결된다. 제3 스위치(SW3)은 제2 및 제3 노드(n2, n3) 사이에 연결될 수 있다. 제1 커패시터(C1)는 제2 및 제4 노드(n2, n4) 사이에 연결될 수 있다. 제2 커패시터(C2)는 제3 및 제5 노드(n3, n5) 사이에 연결될 수 있다.
제4 스위치(SW4)의 일단은 제4 노드(n4)에 연결되며, 타단은 공통 단자(VCM)에 연결된다. 제5 스위치(SW5)의 일단은 공통 단자(VCM)와 연결되며, 타단은 제5 노드(n5)에 연결된다. 제6 스위치(SW6)의 일단은 제4 노드(n4)에 연결되며, 제7 스위치(SW7)의 일단은 제5 노드(n5)에 연결된다. 제6 및 제7 스위치들(SW6, SW7)의 타단들은 차동 증폭기(320)에 연결된다.
제1 출력부(330)는 제5 커패시터(C5), 제8 및 제9 스위치들(SW8, SW9)을 포함한다. 제8 스위치(SW8)의 일단은 제6 노드(n6)에 연결되며, 타단은 공통 단자(VCM)에 연결된다. 제9 스위치(SW9)의 일단은 제6 스위치(SW6)의 타단과 연결되며, 제9 스위치(SW9)의 타단은 공통 단자(VCM)에 연결된다. 제3 커패시터(C3)는 제6 노드(n6)에 연결된다. 제9 스위치(SW9)의 일단은 제6 노드(n6)에 연결되며, 타단은 공통 단자(VCM)에 연결된다. 제6 노드(n6)에는 제1 출력 단자(OUT1)도 연결된다.
제2 증폭부(340)는 제2 리셋 스위치(SWI2), 제10 내지 제16 스위치들(SW10~SW16), 제4 및 제5 커패시터(C4, C5)를 포함한다. 제2 리셋 스위치(SWI2)의 일단은 제7 노드(n7)에 연결되며, 타단은 공통 단자(VCM)에 연결된다. 제7 노드(n7)에는 공통 단자(VCM)가 연결된다. 제10 스위치(SW10)는 제7 및 제8 노드(n7, n8) 사이에 연결된다. 제11 스위치(SW11)의 일단은 입력 단자(IN)에 연결되며, 타단은 제9 노드(n9)에 연결된다.
제4 커패시터(C4)는 제8 및 제10 노드(n8, n10) 사이에 연결되며, 제5 커패시터(C5)는 제9 및 제11 노드(n9, n11) 사이에 연결된다. 제13 스위치(SW13)의 일단은 제10 노드(n10)에 연결되며, 타단은 공통 단자(VCM)에 연결된다. 제14 스위치(SW14)의 일단은 공통 단자(VCM)에 연결되며, 타단은 제11 노드(n11)에 연결된다. 제15 스위치(SW15)의 일단은 제10 노드(n10)에 연결되며, 제16 스위치(SW16)의 일단은 제11 노드(n11)에 연결된다. 제15 및 제16 스위치들(SW15, SW16)의 타단들은 차동 증폭기(320)에 연결된다.
제2 증폭부(350)는 제6 커패시터(C6), 제17 및 제18 스위치들(SW17, SW18)을 포함한다. 제17 스위치(SW17)의 일단은 제12 노드(n12)에 연결되며, 타단은 공통 단자(VCM)에 연결된다. 제18 스위치(SW18)의 일단은 제15 스위치(SW15)의 타단과 연결된다. 제18 스위치(SW18)의 타단은 공통 단자(VCM)에 연결된다. 제6 커패시터(C6)는 제12 노드(n12)에 연결된다.
본 발명은 공통 단자(VCM)을 통해서, 공통 모드 전압이 인가될 수 있다. 본 발명의 제1 내지 제18 스위치들(SW1~SW18), 제1 및 제2 리셋 스위치들(SWI1, SWI2)은 트랜지스터일 수 있다.
도 4는 본 발명의 실시 예에 따른 도 3에 도시된 다중 입력 증폭기에 입력되는 클럭신호들을 보여주는 신호도이다. 도 3 및 도 4를 참조하면, 도 3의 다중 입력 증폭기(300)의 제1 내지 제18 스위치들(SW1~SW18), 제1 및 제2 리셋 스위치들(SWI1, SWI2)은 도 4의 클럭신호에 의해 턴-온 또는 턴-오프 된다. 다중 입력 증폭기(300)는 제1 출력 단자(OUT1)와 제2 출력단자(OUT2)를 기준으로 대칭되는 구조를 갖는다. 따라서, 대칭되는 위치의 스위치들에는 같은 클럭신호가 인가된다. 다중 입력 증폭기(300)의 구동은 크게 샘플링 모드 및 증폭 모드로 나누어 설명할 수 있다.
구체적으로, 도 3 및 도 4를 참조하면, 제1 및 제2 리셋 신호들(IRST1, IRST2)은 제1 및 제2 리셋 단자들(SWI1, SWI2)의 게이트 단자들에 인가된다. 제1 초기값 샘플링 신호(QR1)는 제1 및 제10 스위치들(SW1, SW10)의 게이트 단자들에 인가되며, 제2 초기값 샘플링 신호(QR2)는 제4 및 제13 스위치들(SW4, SW13)의 게이트 단자들에 인가된다. 제1 데이터 샘플링 신호(QD1)는 제2 및 제11스위치(SW2, SW11)의 게이트 단자들에 인가되며, 제2 데이터 샘플링 신호(QD2)는 제5 및 제14 스위지들(SW5, SW14)의 게이트 단자들에 인가된다. 제1 샘플링모드 신호(Q1)는 제9 및 제18 스위치들(SW9, SW18)의 게이트 단자들에 인가되며, 제2 샘플링모드 신호(Q2)는 제8 및 제17 스위치들(SW8, SW17)의 게이트 단자들에 인가된다.
증폭모드 신호(Q3)는 제3, 제6, 제7, 제12, 제15, 및 제16 스위치들(SW3, SW6, SW7, SW12, SW15, SW16)의 게이트 단자들에 인가된다. 제1 및 제2 리셋 신호들(IRST1, IRST2), 제1 및 제2 초기값 샘플링 신호들(QR1, QR2), 제1 및 제2 데이터 샘플링 신호들(QD1, QD2), 제1 및 제2 샘플링 모드 신호들(Q1, Q2), 그리고 증폭모드 신호(Q3)은 하이(High) 상태에 따른 제1 전압 레벨(L1) 및 로우(Low) 상태에 따른 제2 전압 레벨(L2)을 갖는다.
입력 단자(IN)에는 멀티플라이어(200, 도 2 참조)로부터 증폭된 전류 신호 또는 제1 전압 신호가 인가된다. 입력 단자(IN)에 제1 전압 신호가 인가되면, 제1 및 제2 리셋 스위치들(SWI1, SWI2)의 게이트 단자들에는 제1 리셋 신호(IRST1)가 인가된다. 제1 리셋 신호(IRST1)는 항상 제2 전압 레벨(L2)을 갖는다. 입력 단자(IN)에 증폭된 전류 신호가 인가되면, 제1 및 제2 리셋 스위치들(SWI1, SWI2)의 게이트 단자들에는 제2 리셋 신호(IRST2)가 인가된다.
입력 단자(IN)에 증폭된 전류 신호가 인가되면, 초기 시간(t0)에서, 제3, 제6 및 제7 스위치들(SW3, SW6, SW7)의 게이트 단자들에는 제2 전압 레벨(L2)의 증폭모드 신호(Q3)가 인가된다. 따라서, 제3, 제6 및 제7 스위치들(SW3, SW6, SW7)은 턴-오프 된다.
제1 시간(t1)에서, 제1 전압 레벨(L1)의 제2 리셋 신호(IRST2)가 제1 리셋 스위치(SWI1)의 게이트 단자에 인가된다. 제1 전압 레벨(L1)의 제1 초기값 샘플링 신호(QR1)는 제1 스위치(SW1)의 게이트 단자에 인가되며, 제2 초기값 샘플링 신호(QR2)는 제4 스위치(SW4)의 게이트 단자에 인가된다. 따라서, 제1 리셋 스위치(SWI1), 제1 및 제4 스위치들(SW1, SW4)은 동시에 턴-온 된다. 제1 리셋 스위치(SWI1)가 턴-온 됨에 따라, 공통 모드 전압은 제1 노드(n1)에 인가될 수 있다. 입력 단자(IN)를 통해 인가된 증폭된 전류 신호는 공통 모드 전압으로 초기 전압을 가질 수 있다.
제2 시간(t2)에서, 제1 리셋 단자(SWI1)의 게이트 단자에는 제2 전압 레벨(L2)의 제2 리셋 신호(IRST2)가 인가된다. 제1 스위치(SW1)가 턴-온 됨에 따라, 제2 노드(n2)는 공통 모드 전압을 기준으로 증폭된 전류 신호의 입력에 비례하여 전압이 상승한다. 제2 노드(n2)의 전압이 상승하면, 제1 커패시터(C1)에 충전되는 전하량이 증가한다. 제4 스위치(SW4)가 턴-온 됨에 따라, 공통 모드 전압은 제4 노드(n4)에 인가된다.
제3 시간(t3)에서, 제1 스위치(SW1)의 게이트 단자에는 제2 전압 레벨(L2)의 제1 초기값 샘플링 신호(QR1)가 인가된다. 따라서 제1 스위치(SW1)는 턴-오프 되며, 제1 커패시터(C1)의 충전은 중단된다.
제4 스위치(SW4)에 인가되는 제2 초기값 샘플링 신호(QR2)는 제3 시간(t3)이 되기 전에 제2 전압 레벨(L2)로 천이된다. 제1 스위치(SW1)가 턴-오프 될 때, 제1 스위치(SW1)의 채널 영역에 남아있는 전하들은 제1 커패시터(C1)에 영향을 줄 수 있다. 입력 단자(IN)에 인가되는 증폭된 전류 신호 및 제1 전압 신호는 멀티플라이어(200)의 수광 소자(PD)가 생성하는 전류 신호의 크기 및 전류 신호 증폭부(250)의 증폭 정도에 따라 변한다. 제1 스위치(SW1)에 인가되는 전압이 일정하지 않기 때문에 제1 커패시터(C1)에 미치는 영향도 변한다.
제4 노드(n4)에는 항상 공통 모드 전압이 인가되므로, 제1 커패시터(C1)에 주는 영향이 일정하다. 따라서, 제4 스위치(SW4)가 먼저 턴-오프 되면 제4 노드(n4)가 플로팅(Floting) 상태가 된다. 제1 스위치(SW1)가 일정 시간 후에 턴-오프 되면, 제1 스위치(SW1)의 채널영역에 남아있던 전하들 때문에 제2 노드(n2)의 전압이 상승하고, 제4 노드(n4)의 전압도 동시에 상승한다. 제2 및 제4 노드(n2, n4)의 전압이 동시에 상승하므로, 제1 커패시터(C1)에 충전된 전하량은 변하지 않는다.
제1 시간(t1)에서, 제1 전압 레벨(L1)의 제1 및 제2 샘플링모드 신호들(Q1, Q2)이 발생한다. 제1 전압 레벨(L1)의 제1 샘플링모드 신호(Q1)에 의해 제9 스위치(SW9)는 턴-온 되며, 제2 샘플링모드 신호(Q2)에 의해 제8 스위치(SW8)는 턴-온 된다. 제3 커패시터(C3)의 양단에는 공통 모드 전압이 인가되므로, 제3 커패시터(C3)는 충전되지 않는다. 본 발명은 제1 시간(t1)에서 샘플링모드가 시작된다.
제 4시간(t4)에서, 제1 전압 레벨(L1)의 제1 및 제2 데이터 샘플링 신호들(QD1, QD2)이 발생한다. 제1 전압 레벨(L1)의 제1 데이터 샘플링 신호(QD1)에 의해 제2 스위치(SW2)가 턴-온 되며, 제2 데이터 샘플링 신호(QD2)에 의해 제5 스위치(SW5)가 턴-온 된다. 제2 스위치(SW2)를 통해 오프셋 전압이 제3 노드(n3)에 인가된다. 제5 스위치(SW5)를 통해서는 공통 모드 전압이 인가된다. 따라서, 제3 노드(n3)와 제5 노드(n5) 사이에 위치한 제2 커패시터(C2)에는 오프셋 전압과 공통 모드 전압의 차에 비례하는 전하량이 충전된다.
제6 시간(t6)에서, 제1 데이터 샘플링 신호(QD1)은 제2 전압 레벨(L2)로 천이된다. 제2 데이터 샘플링 신호(QD2)는 제6 시간(t6)이 되기 전에 제2 전압 레벨(L2)로 천이된다. 따라서, 제5 스위치(SW5)가 턴-오프 된 후에, 제2 스위치(SW2)가 턴-오프 된다. 이는 제4 스위치(SW4)가 턴-오프 된 후에, 제1 스위치(SW1)가 턴-오프 된 것과 같은 이유이다.
제6 시간(t6)에서, 제1 샘플링모드 신호(Q1)은 제2 전압 레벨(L2)로 천이된다. 제2 샘플링모드 신호(Q2)는 제6 시간(t6)이 되기 전에 제2 전압 레벨(L2)로 천이된다. 따라서, 제8 스위치(SW8)가 턴-오프 된 후에, 제9 스위치(SW9)가 턴-오프 된다. 이는 제4 스위치(SW4)가 턴-오프 된 후에, 제1 스위치(SW1)가 턴-오프 된 것과 같은 이유이다. 따라서, 제6 시간(t6)에서, 신호의 샘플링 모드는 종료된다.
제7 시간(t7)에서, 제1 전압 레벨(L1)의 증폭모드 신호(Q3)가 발생한다. 따라서, 제3, 제6 및 제7 스위치들(SW3, SW6, SW7)은 제1 전압 레벨(L1)의 증폭모드 신호(Q3)에 의해 턴-온 된다. 제1 커패시터(C1)에 저장된 전하량에 의해 발생한 제1 샘플링 전압은 제6 스위치(SW6)를 통해 차동 증폭기(320) 및 제3 커패시터(C3)에 인가된다. 제2 커패시터(C2)에 저장된 전하량에 의해 발생한 제2 샘플링 전압은 제7 스위치(SW7)를 통해 차동 증폭기(320) 및 제3 커패시터(C3)에 인가된다. 제1 및 제2 샘플링 전압은 차동 증폭기(320)를 통해 제6 노드(n6)로 출력된다. 본 발명은 제1 전압 레벨(L1)인 증폭모드 신호(Q3)의 시간을 증폭 모드로 정의한다.
제1 출력 단자(OUT1)로 출력되는 제1 출력 전압의 이득은 제1 및 제2 커패시터들(C1, C2)의 용량의 합에 대한 제3 커패시터(C3)의 용량의 비에 의해 결정된다. 구체적으로, 제1 및 제2 커패시터들(C1, C2)의 용량의 합이 제3 커패시터(C3)의 용량과 같다면, 제1 출력 단자(OUT1)로 제1 및 제2 샘플링 전압이 제1 출력 전압으로 출력될 것이다. 제1 커패시터(C1)의 용량이 제3 커패시터(C3)의 용량의 2배라면, 제1 출력 단자(OUT1)로 제1 및 제2 샘플링 전압의 2배가 제1 출력 전압으로 출력될 것이다.
제8 시간(t8)에서, 증폭모드 신호(Q3)는 제2 전압 레벨(L2)로 천이된다. 제3, 제6 및 제7 스위치들(SW3, SW6, SW7)은 턴-오프 되며, 증폭 모드는 종료된다.
제2 증폭부(340) 및 제2 출력부(350)는 제1 입력부(320) 및 제1 출력부(330)와 각각 대칭되는 구조를 갖는다. 초기 시간(t0)에서, 제12, 제16, 및 제17 스위치들(SW12, SW16, SW17)에는 제2 신호 레벨(L2)의 증폭 모드 신호(Q3)가 인가되다. 따라서, 제12, 제16, 및 제17 스위치들(SW12, SW16, SW17)은 턴-오프 된다.
제1 시간(t1)에서, 제1 전압 레벨(L1)의 제2 리셋 신호(IRST2)가 제2 리셋 스위치(SWI2)에 인가된다. 공통 모드 전압은 제2 리셋 스위치(SWI2)를 통해 제7 노드(n7)에 인가된다. 제7 노드(n7)에는 공통 모드 전압이 인가되기 때문에, 제2 리셋 스위치(SWI2)를 통해 공통 모드 전압을 인가할 필요가 없다. 하지만 다중 입력 증폭기(300)의 대칭되는 구조를 위해, 제2 리셋 스위치(SWI2)가 존재한다.
제2 시간(t2)에서, 제2 리셋 스위치(SWI2)에는 제2 전압 레벨(L2)의 제2 리셋 신호(IRST2)가 인가된다. 따라서, 제2 리셋 스위치(SWI2)는 턴-오프 된다.
제1 시간(t1)에서, 제1 전압 레벨(L1)의 제1 및 제2 초기값 샘플링 신호들(QR1, QR2)이 발생한다. 제1 전압 레벨(L1)의 제1 초기값 샘플링 신호(QR1)에 의해 제10 스위치(SW10)는 턴-온 된다. 제1 전압 레벨(L1)의 제2 초기값 샘플링 신호(QR2)에 의해 제13 스위치(SW13)는 턴-온 된다. 공통 모드 전압은 제10 스위치(SW10)를 통해 제8 노드(n8)에 인가된다. 공통 모드 전압은 제13 스위치(SW13)를 통해 제10 노드(n10)에 인가된다. 제8 노드(n8)와 제10 노드(n10) 사이에는 제4 커패시터(C4)가 연결된다. 제4 커패시터(C4)의 양단에 공통 모드 전압이 인가되므로, 제4 커패시터(C4)에는 전하가 충전되지 않는다.
제3 시간(t3)에서, 제10 스위치(SW10)에는 제2 전압 레벨(L2)의 제1 초기값 샘플링 신호(QR1)가 인가된다. 제13 스위치(SW13)에는 제3 시간(t3)이 되기 전에 제2 전압 레벨(L2)의 제2 초기값 샘플링 신호(QR2)가 인가된다. 따라서, 제13 스위치(SW13)가 턴-오프 된 후에, 제10 스위치(SW10)가 턴-오프 된다. 이는, 제4 커패시터(C4)에 충전된 전하량에 영향을 미치지 않기 위함이다.
또한, 제1 시간(t1)에서, 제1 전압 레벨(L1)의 제1 및 제2 샘플링모드 신호(Q1, Q2)가 발생한다. 제1 전압 레벨(L1)의 제2 샘플링모드 신호(Q2)는 제17 스위치(SW18)의 게이트 단자에 인가된다. 제17 및 제18 스위치들(SW17, SW18)은 턴-온 되며, 공통 모드 전압이 인가된다. 제17 및 제18 스위치들(SW17, SW18) 사이에 연결된 제6 커패시터(C6)는 양단 전압이 동일하기 때문에, 전하가 충전되지 않는다. 제1 시간(t1)에서, 샘플링 모드가 시작된다.
제4 시간에서, 제1 리셋 스위치(SWI1)에 제1 전압 레벨(L1)의 제2 리셋 신호(IRST2)가 인가된다. 따라서, 제1 리셋 스위치(SW1)는 턴-온 된다. 제11 스위치(SW11)에는 제1 전압 레벨(L1)의 제1 데이터 샘플링 신호(QD1)가 인가된다. 제14 스위치(SW14)에는 제1 전압 레벨(L1)의 제2 데이터 샘플링 신호(QD2)가 인가된다. 제11 및 제14 스위치들(SW11, SW14)은 턴-온 된다. 1 리셋 스위치(SWI1)가 턴-온 되면, 입력 단자(IN)를 통해 인가되는 증폭된 전류 신호는 공통 모드 전압으로 초기 전압을 갖게 된다.
제5 시간(t5)에서, 제2 전압 레벨(L2)의 제2 리셋 신호(IRST2)가 제1 리셋 스위치(SWI1)에 인가된다. 제1 리셋 스위치(SWI1)는 턴-오프 된다.
증폭된 전류 신호는 제11 스위치(SW11)를 통해 제9 노드(n9)에 인가되며, 제9 노드(n9)의 전압은 공통 모드 전압 이상 증가한다. 공통 모드 전압은 제14 스위치(SW14)를 통해 제11 노드(n11)에 인가된다. 제9 노드(n9)와 제11 노드(n11) 사이에 제5 커패시터(C5)가 연결된다. 따라서, 제5 커패시터(C5)의 전하량은 제9 노드(n9)의 증가하는 전압에 충전된다.
제6 시간(t6)에서, 제1 데이터 샘플링 신호(QD1)는 제2 전압 레벨(L2)로 천이된다. 제2 데이터 샘플링 신호(QD2)는 제6 시간(t6)이 되기 전에, 제2 전압 레벨(L2)로 천이된다. 제14 스위치(SW14)가 턴-오프 되면, 제11 스위치(SW11)가 순차적으로 턴-오프 된다. 이는 제5 커패시터(C5)에 저장된 전하량에 영향을 미치지 않기 위함이다.
제6 시간(t6)에서, 제1 샘플링모드 신호(Q1)는 제2 전압 레벨(L2)로 천이된다. 제2 샘플링모드 신호(Q2)는 제6 시간(t6)이 되기 전에, 제2 전압 레벨(L2)로 천이된다. 제17 스위치(SW17)가 턴-오프 되면, 제18 스위치(SW18)가 순차적으로 턴-오프 된다. 이는 제6 커패시터(C5)에 저장된 전하량에 영향을 미치지 않기 위함이다. 제6 시간(t6)에서, 샘플링 모드는 종료된다.
제7 시간(t7)에서, 제1 전압 레벨(L1)의 증폭모드 신호(Q3)가 발생한다. 제1 전압 레벨(L1)의 증폭모드 신호(Q3)는 제12, 제15, 및 제16 스위치들(SW12, SW15, SW16)에 인가된다. 따라서, 제12, 제15, 및 제16 스위치들(SW12, SW15, SW16)은 턴-온 된다. 제7 시간(t7)에서 증폭모드가 시작된다.
제5 커패시터(C5)에 충전된 전하량에 의해 발생한 제5 샘플링 전압은 제16 스위치(SW16)를 통해 차동 증폭기(320) 및 제6 커패시터(C6)에 인가된다. 제5 샘플링 전압은 차동 증폭기(320)를 통해 제12 노드(n12)에 출력된다. 제2 출력단자(OUT2)를 통해 출력되는 제2 출력 전압의 이득은 제4및 제5 커패시터들(C4, C5)의 용량의 합에 대한 제6 커패시터(C6)의 용량의 비에 비례하여 결정된다.
제8 시간(t8)에서 증폭모드 신호(Q3)는 제2 전압 레벨(L2)로 천이된다. 제12, 제15, 및 제16 스위치들(SW12, SW15, SW16)은 턴-오프 되며, 증폭 모드는 종료된다.
다중 입력 증폭기(300)의 입력 단자(IN)에 증폭된 전류 신호가 인가되면, 증폭된 전류 신호로 충전되는 제1 및 제5 커패시터들(C1, C5)의 충전 시간은 조절될 수 있다. 충전 시간 조절을 통해, 제1 및 제5 샘플링 전압의 크기가 변한다. 따라서, 출력 이득이 조절 될 수 있다. 제1 초기값 샘플링 신호(QR1) 및 제1 데이터 샘플링 신호(QD1)의 인가 시간을 조절하면, 충전 시간 조절이 가능하다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 전류-전압 변환 증폭 회로
110: 멀티플라이어부
120: 다중 입력 증폭부
130: 다중화부
140: 신호변환부

Claims (20)

  1. 광을 수신하여 광량에 비례한 전류 신호를 생성하는 복수의 수광 소자들;
    상기 전류 신호를 증폭하고, 상기 증폭된 전류 신호를 제1 전압 신호로 변환하고, 상기 증폭된 전류 신호를 출력하거나, 상기 변환된 제1 전압 신호를 출력하는 복수의 멀티플라이어들;
    상기 복수의 멀티플라이어들의 출력값들 및 오프셋 전압을 수신하여 증폭하는 과정을 통해 제1 및 제2 출력 전압 쌍을 출력하는 복수의 다중 입력 증폭기들;
    상기 복수의 다중 입력 증폭기들에서 출력된 제1 및 제2 출력 전압 쌍들 중, 하나의 상기 제1 및 제2 출력 전압을 선택 및 출력하는 다중화부; 및
    상기 다중화부로부터 출력되는 제1 및 제2 출력 전압들의 차이값을 디지털 신호로 변환 및 상기 변환된 디지털 신호를 출력하는 신호 변환부를 포함하는 전류-전압 변환 증폭 회로.
  2. 제 1 항에 있어서,
    상기 신호 변환부는, 상기 오프셋 전압의 크기에 따라서 상기 신호 변환부에서 출력하는 상기 디지털 신호의 출력 범위가 변하는 전류-전압 변환 증폭 회로.
  3. 제1 노드에 바이어스 전류를 인가하는 바이어스 단자;
    상기 제1 노드와 전원 단자 사이에 연결되며, 상기 제1 노드에 추가적인 전류를 인가하는 스타트-업부;
    제2 노드와 접지 단자 사이에 연결되며, 상기 제2 노드와 상기 접지 단자 사이의 전압을 일정하게 유지시켜주는 기준 전압 생성부;
    제3 노드와 상기 접지 단자 사이에 연결되며, 상기 제3 노드의 전압을 방전시키는 방전부;
    상기 전원 단자와 상기 제2 노드 사이에 연결되며, 수광 소자에 광이 입사되지 않아도 출력되는 암전류를 제거하는 전류 옵셋 제거부;
    상기 전원 단자와 출력 단자 사이에 연결되며, 상기 수광 소자로부터 출력된 전류 신호를 증폭하여 증폭된 전류 신호를 출력하는 전류 신호 증폭부; 및
    제4 노드에 연결되며, 변환 신호에 따라 상기 증폭된 전류 신호를 제1 전압 신호로 변환하는 전류-전압 선택부를 포함하되,
    상기 수광 소자는 상기 제3 노드에 연결되는 멀티플라이어.
  4. 제 3 항에 있어서,
    상기 스타트-업부는 상기 제1 노드에 연결된 제1 스위치 및 상기 제1 스위치와 상기 전원 단자 사이에 다이오드-커넥션된 제1 스타트-업 트랜지스터를 포함하며, 상기 제1 스위치는 게이트 단자에 인가되는 제1 스위칭 신호에 따라, 상기 제1 스타트-업 트랜지스터를 통해 인가되는 상기 추가적인 전류를 상기 제1 노드에 인가하는 멀티플라이어.
  5. 제 3 항에 있어서,
    상기 기준 전압 생성부는 상기 제2 및 제3 노드 사이에 연결된 제1 기준 전압 생성 트랜지스터, 상기 제1 노드와 상기 접지 단자 사이에 연결된 제2 기준 전압 생성 트랜지스터를 포함하며, 상기 제1 기준 전압 트랜지스터는 상기 게이트 단자에 인가되는 상기 제1 노드 전압에 의해 턴-온 되며, 상기 제3 노드에 상기 수광 소자에서 출력한 상기 전류 신호와 동일한 크기의 전류 신호를 인가하는 멀티플라이어.
  6. 제 5 항에 있어서,
    상기 제2 기준 전압 생성 트랜지스터는 게이트 단자에 인가되는 상기 제3 노드 전압에 의해 턴-온 되면, 상기 제1 노드의 전압을 방전시킴으로써, 상기 제1 및 제3 노드의 전압을 일정하게 유지시키는 멀티플라이어.
  7. 제 3 항에 있어서,
    상기 방전부는, 상기 제3 노드에 다이오드-커넥션된 방전 트랜지스터 및 상기 방전 트랜지스터와 상기 접지 단자 사이에 연결된 방전 스위치를 포함하며, 상기 방전 스위치는 게이트 단자에 인가되는 방전 신호에 따라, 상기 방전 트랜지스터에 인가되는 제3 노드 전압을 상기 접지 단자에 인가하는 멀티플라이어.
  8. 제 3 항에 있어서,
    상기 전류 옵셋 제거부는, 상기 제2 노드에 연결된 복수의 암전류 제거 스위치들 및 상기 복수의 암전류 제거 스위치들과 상기 전원 단자 사이에 연결된 복수의 전류원들을 포함하고, 상기 수광 소자에서 출력되는 상기 암전류의 크기에 비례하여 활성화되는 적어도 하나의 전류원들에 연결된 적어도 하나의 암전류 제거 스위치들은 턴-온 되는 멀티플라이어.
  9. 제 8 항에 있어서,
    상기 활성화된 적어도 하나의 전류원들은 상기 암전류와 동일하거나 유사한 크기의 전류가 흐르는 멀티플라이어.
  10. 제 3 항에 있어서,
    상기 전류 신호 증폭부는 상기 전원 단자와 상기 제2 노드 사이에 연결된 제1 전류 미러 트랜지스터, 상기 제1 전류 미러 트랜지스터의 드레인 단자와 게이트 단자가 연결된 제2 전류 미러 트랜지스터, 상기 제4 노드와 상기 출력 단자 사이에 연결된 복수의 증폭 스위치들 및 상기 복수의 증폭 스위치들과 상기 전원 단자 사이에 연결되며, 게이트 단자들이 상기 제1 전류 미러 트랜지스터의 게이트 단자와 연결된 복수의 전류 신호 증폭 트랜지스터들을 포함하는 멀티플라이어.
  11. 제 10 항에 있어서,
    상기 제2 전류 미러 트랜지스터 및 상기 복수의 전류 신호 증폭 트랜지스터들 각각에는 상기 제1 전류 미러 트랜지스터와 동일한 크기의 게이트 전압이 인가되며, 제1 전류 미러 트랜지스터와의 크기의 비에 의해 증폭되는 상기 전류 신호의 크기가 결정되며, 활성화되는 적어도 하나의 전류 신호 증폭 트랜지스터들에 연결된 적어도 하나의 증폭 스위치들은 턴-온 되는 멀티플라이어.
  12. 제 3 항에 있어서,
    상기 신호 변환부는 상기 제4 노드에 연결된 변환 스위치 상기 변환 스위치와 상기 접지 단자 사이에 연결된 저항을 포함하고, 상기 변환 스위치는 게이트 단자에 인가되는 상기 변환 신호에 의해 턴-오프 되면 상기 증폭된 전류 신호를 출력 단자로 출력하고, 상기 변환 신호에 의해 턴-온 되면, 상기 증폭된 전류 신호는 상기 저항에 의해 상기 제1 전압 신호로 변환하여 출력하는 멀티플라이어.
  13. 전류 신호 또는 제1 전압 신호를 수신하는 입력 단자;
    상기 입력 단자 및 오프셋 단자로부터 인가되는 신호들을 제1 및 제2 샘플링 전압들로 변환 및 출력하는 제1 증폭부;
    상기 입력 단자 및 공통 단자로부터 입력되는 신호들을 제3 및 제4 샘플링 전압들로 변환 및 출력하는 제2 증폭부;
    상기 제1 및 제2 샘플링 전압들을 수신하여 제1 출력 전압으로 변환 및 출력하고, 상기 제3 및 제4 샘플링 전압들을 수신하여 제2 출력 전압으로 변환 및 출력하는 차동 증폭기;
    상기 차동 증폭기와 제1 출력 단자 사이에 연결되며, 상기 제1 출력 전압을 소정의 이득으로 증폭하여 상기 제1 출력 단자로 출력하는 제1 출력부; 및
    상기 차동 증폭기와 제2 출력 단자 사이에 연결되며, 상기 제2 출력 전압을 상기 소정의 이득으로 증폭하여 상기 제2 출력 단자로 출력하는 제2 출력부를 포함하는 다중 입력 증폭기.
  14. 제 13 항에 있어서,
    상기 제1 증폭부는 제1 노드에 연결되며 게이트 단자에 인가되는 제1 및 제2 리셋 신호에 따라 공통 모드 전압을 상기 제1 노드에 인가하는 제1 리셋 스위치;
    상기 제1 노드와 제2 노드 사이에 연결되며, 상기 게이트 단자에 인가되는 제1 초기값 샘플링 신호에 따라 상기 입력 단자로부터 인가되는 상기 증폭된 전류 신호 및 상기 제1 전압 신호를 상기 제2 노드에 인가하는 제1 스위치;
    상기 제2 노드에 연결되며, 상기 증폭된 전류 신호 및 상기 제1 전압 신호에 의해 충전되는 제1 커패시터;
    제3 노드에 연결되며, 상기 게이트 단자에 인가되는 제1 데이터 샘플링 신호에 따라 상기 오프셋 단자로부터 인가되는 오프셋 전압을 상기 제3 노드에 인가하는 제2 스위치;
    상기 제3 노드에 연결되며, 상기 오프셋 전압에 의해 충전되는 제2 커패시터;
    상기 제2 노드와 상기 제3 노드 사이에 연결되며, 상기 게이트 단자에 인가되는 증폭모드 신호에 따라 턴-온 또는 턴-오프 되는 제3 스위치;
    제4 노드에 연결되며, 상기 게이트 단자에 인가되는 제2 초기값 샘플링 신호에 따라 상기 공통 모드 전압을 상기 제4 노드에 인가하는 제4 스위치;
    제5 노드에 연결되며, 상기 게이트 단자에 인가되는 제2 데이터 샘플링 신호에 따라 상기 공통 모드 전압을 상기 제5 노드에 인가하는 제5 스위치;
    상기 제4 노드에 연결되며, 상기 게이트 단자에 인가되는 상기 증폭모드 신호에 따라 상기 제1 커패시터에서 출력된 상기 제1 샘플링 전압을 상기 차동 증폭기 및 상기 제1 증폭부에 인가하는 제6 스위치; 및
    상기 제5 노드에 연결되며, 상기 게이트 단자에 인가되는 상기 증폭모드 신호에 따라 상기 제2 커패시터에서 출력된 상기 제2 샘플링 전압을 상기 차동 증폭기에 인가하는 제7 스위치를 포함하는 다중 입력 증폭기.
  15. 제 13 항에 있어서,
    상기 제1 출력부는 제6 노드에 연결되며, 상기 제1 및 제2 커패시터들의 용량의 합의 비율에 따라 제1 출력 전압의 이득을 결정하는 제3 커패시터;
    상기 제6 노드에 연결되며, 상기 게이트 단자에 인가되는 제1 샘플링모드 신호에 의해 상기 공통 모드 전압을 상기 제3 커패시터에 인가하는 제8 스위치; 및
    상기 제3 커패시터와 연결되며, 상기 게이트 단자에 인가되는 제2 샘플링모드 신호에 의해 상기 공통 모드 전압을 상기 제3 커패시터에 인가하는 제9 스위치를 포함하는 다중 입력 증폭기.
  16. 제 15 항에 있어서,
    상기 제6 노드에는 제1 출력 단자가 연결되며, 상기 제1 출력 전압이 상기 제1 출력 단자를 통해 출력되되, 상기 제1 및 제2 커패시터들의 용량의 합과 제3 커패시터의 용량의 비에 비례하여 상기 제1 출력 전압의 이득이 변하는 다중 입력 증폭기.
  17. 제 13 항에 있어서,
    상기 제2 증폭부는 상기 제1 및 제2 리셋 신호에 따라, 상기 공통 모드 전압을 제7 노드에 인가하는 제2 리셋 스위치;
    상기 제7 노드와 제8 노드 사이에 연결되며, 상기 게이트 단자에 인가되는 상기 제1 초기값 샘플링 신호에 따라 상기 공통 모드 전압을 상기 제8 노드에 인가하는 제 10 스위치;
    상기 입력 단자와 제9 노드 사이에 연결되며, 상기 게이트 단자에 인가되는 상기 제1 데이터 샘플링 신호에 따라 상기 증폭된 전류 신호 또는 상기 제1 전압 신호를 상기 제9 노드에 인가하는 제11 스위치;
    상기 제8 노드에 연결되며, 상기 공통 모드 전압에 의해 충전되는 제4 커패시터;
    상기 제9 노드에 연결되며, 상기 증폭된 전류 신호 또는 상기 제1 전압 신호에 의해 충전되는 제5 커패시터;
    상기 제8 및 제9 노드 사이에 연결되며, 상기 게이트 단자에 인가되는 상기 증폭모드 신호에 따라 턴-온 또는 턴-오프 되는 제12 스위치;
    제10 노드에 연결되며, 상기 게이트 단자에 인가되는 상기 제2 초기값 샘플링 신호에 의해 상기 공통 모드 전압을 상기 제10 노드에 인가하는 제13 스위치;
    상기 제10 노드와 제11 노드 사이에 연결되며, 상기 게이트 단자에 인가되는 상기 제2 데이터 샘플링 신호에 따라 상기 공통 모드 전압을 상기 제11 노드에 인가하는 제14 스위치;
    상기 제10 노드에 연결되며, 상기 게이트 단자에 인가되는 상기 증폭 모드 신호에 따라 상기 제4 커패시터에서 출력된 상기 제4 샘플링 전압을 상기 차동 증폭기 및 상기 제2 출력부에 인가하는 제15 스위치; 및
    상기 제11 노드와 상기 차동 증폭기 사이에 연결되며, 상기 게이트 단자에 인가되는 상기 증폭 모드 신호에 따라 상기 제5 커패시터에서 출력된 상기 제5 샘플링 전압을 상기 차동 증폭기로 출력하는 제16 스위치를 포함하는 다중 입력 증폭기.
  18. 제 13 항에 있어서,
    상기 제2 출력부는 제12 노드에 연결되며, 상기 제5 커패시터와의 용량 비에 따라 제2 출력 전압의 이득을 결정하는 제6 커패시터;
    상기 제12 노드에 연결되며, 상기 게이트 단자에 인가되는 상기 제1 샘플링 모드 신호에 의해 상기 공통 모드 전압을 상기 제6 커패시터에 인가하는 제17 스위치; 및
    상기 제6 커패시터와 연결되며, 상기 제2 샘플링 모드 신호에 의해 상기 공통 모드 전압을 상기 제6 커패시터에 인가하는 제18 스위치를 포함하는 다중 입력 증폭기.
  19. 제 18 항에 있어서,
    상기 제12 노드에는 제2 출력 단자가 연결되며, 상기 제2 출력 전압이 상기 제2 출력 단자를 통해 출력되되, 상기 제4 및 제5 커패시터의 용량의 합과 상기 제6 커패시터의 용량의 비에 비례하여 상기 제2 출력 전압의 이득이 변하는 다중 입력 증폭기.
  20. 제 17 항에 있어서,
    상기 입력 단자는 상기 제1 전압 신호가 입력되면, 상기 제1 및 제2 리셋 스위치의 상기 게이트 단자에는 상기 제1 리셋 신호가 인가되며, 상기 입력 단자에 상기 증폭된 전류 신호가 입력되면, 상기 제1 및 제2 리셋 스위치의 상기 게이트 단자에는 상기 제2 리셋 신호가 인가되되, 상기 제2 리셋 신호에 의해 상기 증폭된 전류 신호는 상기 공통 모드 전압으로 초기 전압을 갖는 다중 입력 증폭기.


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