KR20150125569A - Pulse generator and driving circuit comprising the same - Google Patents

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Abstract

A pulse generator according to an embodiment comprises a first inverter reversing an input pulse; a second inverter reversing an output of the first inverter, and outputting the same; a clamp inverter generating a clamping voltage by clamping an output of the second inverter, and generating an output pulse through a source follower operated according to the clamping voltage; and a temperature compensation part compensating change in the clamping voltage according to the temperature change.

Description

펄스 생성기 및 이를 포함하는 구동 회로{PULSE GENERATOR AND DRIVING CIRCUIT COMPRISING THE SAME}TECHNICAL FIELD [0001] The present invention relates to a pulse generator and a driving circuit including the pulse generator.

실시 예는 고전압 장치를 구동하기 위한 레벨 시프트 회로에 게이트 전압을 공급하는 펄스 생성기 및 이를 포함하는 구동 회로에 관한 것이다. The embodiment relates to a pulse generator for supplying a gate voltage to a level shift circuit for driving a high voltage device and a drive circuit including the pulse generator.

하이 사이드(high side)의 고전압 장치(high voltage device)를 효율적으로 구동하기 위해서는 레벨 시프트의 소비 전력을 감소시킬 필요가 있다. IGBT 또는 MOSFET과 같은 고전압 장치를 구동하는 회로(이하, 게이트 구동 회로)는 레벨 시프터를 포함한다. In order to efficiently drive a high voltage device on the high side, it is necessary to reduce the power consumption of the level shift. A circuit for driving a high voltage device such as an IGBT or a MOSFET (hereinafter referred to as a gate drive circuit) includes a level shifter.

하이 사이드의 레벨 시프터는 고전압에 의해 바이어스 되고, 레벨 시프터를 구성하는 트랜지스터가 높은 게이트-소스 전압에 의해 구동된다. 따라서 레벨 시프터의 트랜지스터도 고전압 장치로 구현된다. 레벨 시프터에 공급되는 게이트-소스 전압이 높을 수록 레벨 시프터의 트랜지스터가 SOA(safe operating area)를 벗어나 동작할 가능성이 증가한다. The high-level level shifter is biased by the high voltage, and the transistors constituting the level shifter are driven by the high gate-source voltage. The transistors of the level shifter are therefore implemented as high voltage devices. The higher the gate-source voltage supplied to the level shifter, the greater the likelihood that the transistor of the level shifter will operate out of the safe operating area (SOA).

레벨 시프터의 소비 전력을 감소시키고, 레벨 시프터의 동작을 안정적으로 제어할 수 있는 펄스 생성기 및 이를 포함하는 구동 회로를 제공하고자 한다.A pulse generator capable of reducing the power consumption of the level shifter and stably controlling the operation of the level shifter and a driving circuit including the pulse generator.

실시 예에 따른 펄스 생성기는, 입력 펄스를 반전하여 출력하는 제1 인버터, 상기 제1 인버터의 출력을 반전하여 출력하는 제2 인버터, 및 상기 제2 인버터의 출력을 클램핑하여 클램핑 전압을 생성하고, 상기 클램핑 전압에 따라 동작하는 소스 팔로워를 통해 출력 펄스를 생성하는 클램프 인버터를 포함한다.The pulse generator according to the embodiment includes a first inverter for inverting and outputting an input pulse, a second inverter for inverting and outputting the output of the first inverter, and a second inverter for generating a clamping voltage by clamping the output of the second inverter, And a clamp inverter for generating an output pulse through a source follower operating in accordance with the clamping voltage.

상기 클램프 인버터는, 상기 제2 인버터의 출력에 연결되어 있는 캐소드를 포함하는 제1 제너 다이오드, 및 상기 제2 인버터의 출력에 연결되어 있는 게이트, 상기 클램프 인버터의 출력 노드에 연결되어 있는 제1 전극, 및 제1 전압에 연결되어 있는 제2 전극을 포함하고, 상기 소스 팔로워를 구현하는 제1 트랜지스터를 포함한다.The clamp inverter includes a first zener diode including a cathode connected to an output of the second inverter and a gate connected to an output of the second inverter, a first electrode coupled to an output node of the clamp inverter, And a second electrode coupled to the first voltage, the first transistor implementing the source follower.

상기 클램프 인버터는, 상기 출력 노드와 그라운드 사이에 연결되어 있는 제2 제너 다이오드를 더 포함한다. 상기 클램프 인버터는, 상기 출력 노드와 그라운드 사이에 연결되어 있고, 상기 제1 인버터의 출력에 따라 스위칭하는 제2 트랜지스터를 더 포함한다.The clamp inverter further includes a second zener diode connected between the output node and ground. The clamp inverter further includes a second transistor connected between the output node and the ground and switching according to the output of the first inverter.

상기 제1 및 제2 트랜지스터는 NMOS 트랜지스터일 수 있다.The first and second transistors may be NMOS transistors.

상기 펄스 생성기는, 온도 변화에 따른 상기 클램핑 전압의 변화를 보상하는 온도 보상부를 더 포함할 수 있다.The pulse generator may further include a temperature compensator for compensating for a change in the clamping voltage in response to a temperature change.

상기 클램프 인버터는, 상기 제2 인버터의 출력과 상기 온도 보상부 사이에 연결되어 있는 제1 제너 다이오드를 포함하고, 상기 온도 보상부는, 상기 제1 제너 다이오드의 애노드에 연결되어 있고, 온도 증가에 따른 상기 제1 제너 다이오드의 온도 계수와 반대 극성을 가지는 온도 계수를 가질 수 있다.Wherein the clamp inverter includes a first zener diode connected between the output of the second inverter and the temperature compensating unit and the temperature compensating unit is connected to the anode of the first zener diode, And may have a temperature coefficient having an opposite polarity to the temperature coefficient of the first Zener diode.

상기 온도 보상부는, 그라운드에 연결되어 있는 제1 전극 및 상기 제1 제너 다이오드의 애노드에 연결되어 있는 제2 전극을 포함하고, 다이오드 연결되어 있는 제3 트랜지스터를 포함한다. 상기 제3 트랜지스터는 MOSFET일 수 있다. 또는, 상기 제3 트랜지스터는 BJT일 수 있다.The temperature compensating unit includes a third transistor including a first electrode connected to the ground and a second electrode connected to the anode of the first Zener diode and being diode-connected. The third transistor may be a MOSFET. Alternatively, the third transistor may be a BJT.

상기 클램프 인버터는, 상기 제2 인버터의 출력과 상기 온도 보상부 사이에 연결되어 있는 제1 제너 다이오드를 포함하고, 상기 온도 보상부는, 상기 제1 제너 다이오드의 애노드에 연결되어 있는 애노드를 포함하는 적어도 하나의 다이오드를 포함할 수 있다.Wherein the clamp inverter includes a first zener diode connected between the output of the second inverter and the temperature compensating unit and the temperature compensating unit includes at least an anode connected to the anode of the first zener diode, One diode may be included.

상기 제2 인버터는, 상기 제1 전압과 상기 제2 인버터의 출력 사이에 연결되어 있고, 상기 제1 인버터의 출력에 따라 스위칭 동작하는 제4 트랜지스터, 및 상기 제2 인버터의 출력과 그라운드 사이에 연결되어 있고, 상기 제1 인버터의 출력에 따라 스위칭 동작하는 제5 트랜지스터를 포함한다.The second inverter includes a fourth transistor connected between the first voltage and the output of the second inverter and switching in accordance with the output of the first inverter and a fourth transistor connected between the output of the second inverter and the ground And a fifth transistor for switching according to the output of the first inverter.

상기 펄스 생성기는, 상기 제1 전압과 상기 제4 트랜지스터 사이에 연결되어 일정한 전류를 공급하는 전류원을 더 포함할 수 있다.The pulse generator may further include a current source connected between the first voltage and the fourth transistor to supply a constant current.

상기 전류원은, 상기 제1 전압에 연결되어 있는 제1 전극 및 상기 제4 트랜지스터에 연결되어 있는 제2 전극, 및 소정 전압이 입력되는 게이트를 포함하는 제6 트랜지스터를 포함할 수 있다.The current source may include a sixth transistor including a first electrode coupled to the first voltage, a second electrode coupled to the fourth transistor, and a gate to which a predetermined voltage is input.

상기 클램프 인버터는, 상기 제2 인버터의 출력과 그라운드 사이에 연결되어 있는 복수의 다이오드, 및 상기 제2 인버터의 출력에 연결되어 있는 게이트, 상기 클램프 인버터의 출력 노드에 연결되어 있는 제1 전극, 및 제1 전압에 연결되어 있는 제2 전극을 포함하고, 상기 소스 팔로워를 구현하는 제1 트랜지스터를 포함할 수 있다.The clamp inverter includes a plurality of diodes connected between an output of the second inverter and a ground and a gate connected to an output of the second inverter, a first electrode connected to an output node of the clamp inverter, And a second electrode coupled to the first voltage, the first transistor implementing the source follower.

또는, 상기 클램프 인버터는, 상기 제2 인버터의 출력과 그라운드 사이에 연결되어 있는 전류원, 및 상기 제2 인버터의 출력에 연결되어 있는 게이트, 상기 클램프 인버터의 출력 노드에 연결되어 있는 제1 전극, 및 제1 전압에 연결되어 있는 제2 전극을 포함하고, 상기 소스 팔로워를 구현하는 제1 트랜지스터를 포함할 수 있다.Alternatively, the clamp inverter includes a current source connected between the output of the second inverter and the ground, a gate connected to the output of the second inverter, a first electrode connected to the output node of the clamp inverter, And a second electrode coupled to the first voltage, the first transistor implementing the source follower.

실시 예에 따른 구동 회로는, 제1 제너 다이오드 및 소스 팔로워를 포함하고, 입력 펄스에 대응하는 신호를 상기 제1 제너 다이오드를 통해 클램핑하여 클램핑 전압을 생성하고, 상기 소스 팔로워는 상기 클램핑 전압에 따라 동작하여 상기 출력 펄스를 생성하는 펄스 생성기, 및 고전압과 그라운드 사이에 연결되어 있고, 상기 출력 펄스에 따라 스위칭 동작하여, 상기 출력 펄스를 레벨 시프트하여 출력하는 고전압 장치를 포함하는 레벨 시프터를 포함한다.The driving circuit according to the embodiment includes a first zener diode and a source follower, and clamps a signal corresponding to the input pulse through the first zener diode to generate a clamping voltage, and the source follower is driven according to the clamping voltage And a high-voltage device connected between the high voltage and the ground, switching operation according to the output pulse, and level shifting and outputting the output pulse.

상기 소스 팔로워는, 상기 클램핑 전압이 입력되는 게이트, 상기 펄스 생성기의 출력 노드에 연결되어 있는 제1 전극, 및 제1 전압에 연결되어 있는 제2 전극을 포함하는 제1 트랜지스터를 포함한다.The source follower includes a first transistor including a gate to which the clamping voltage is input, a first electrode coupled to the output node of the pulse generator, and a second electrode coupled to the first voltage.

상기 펄스 생성기는, 상기 펄스 생성기의 출력 노드에 그라운드 사이에 연결되어 있고, 상기 입력 펄스를 반전한 신호에 따라 스위칭하는 제2 트랜지스터를 더 포함할 수 있다.The pulse generator may further include a second transistor connected between the output node of the pulse generator and the ground, and switching the input pulse according to an inverted signal.

상기 제1 제너 다이오드의 캐소드에 상기 입력 펄스에 대응하는 신호가 공급되고, 상기 펄스 생성기는, 상기 제1 제너 다이오드의 애노드에 연결되어 있고, 상기 제1 제너 다이오드의 온도 계수 극성과 반대 극성을 가지는 온도 보상부를 더 포함할 수 있다.Wherein a signal corresponding to the input pulse is supplied to the cathode of the first Zener diode and the pulse generator is connected to the anode of the first Zener diode and has a polarity opposite to the polarity of the temperature coefficient of the first Zener diode And may further include a temperature compensation unit.

상기 온도 보상부는, 그라운드에 연결되어 있는 제1 전극 및 상기 제1 제너 다이오드의 애노드에 연결되어 있는 제2 전극을 포함하고, 다이오드 연결되어 있는 제3 트랜지스터를 포함할 수 있다.The temperature compensating unit may include a third transistor including a first electrode connected to the ground and a second electrode connected to the anode of the first Zener diode and being diode-connected.

상기 온도 보상부는, 적어도 하나의 다이오드를 포함하고, 상기 적어도 하나의 다이오드의 애노드는 상기 제1 제너 다이오드의 애노드에 연결되어 있을 수 있다.The temperature compensating unit may include at least one diode, and the anode of the at least one diode may be connected to the anode of the first zener diode.

상기 펄스 생성기는, 제1 전압과 상기 제1 제너 다이오드의 캐소드 사이에 연결되어 있고, 상기 입력 펄스가 반전된 신호에 따라 스위칭 동작하는 제4 트랜지스터, 및 상기 제1 전압과 상기 제4 트랜지스터 사이에 연결되어 일정한 전류를 공급하는 전류원을 더 포함할 수 있다. Wherein the pulse generator comprises: a fourth transistor connected between a first voltage and a cathode of the first Zener diode, the fourth transistor switching in response to the inverted signal of the input pulse; And may further include a current source connected to supply a constant current.

레벨 시프터의 소비 전력을 감소시키고, 레벨 시프터의 동작을 안정적으로 제어할 수 있는 펄스 생성기 및 구동 회로를 제공한다.A pulse generator and a driving circuit capable of reducing the power consumption of the level shifter and stably controlling the operation of the level shifter are provided.

도 1은 실시 예에 따른 펄스 생성기가 적용될 수 있는 하프-브릿지 전력 공급 장치를 나타낸 도면이다.
도 2는 제1 구동부를 나타낸 블록도이다.
도 3은 제1 실시 예에 따른 제1 펄스 생성기 및 제1 레벨 시프터를 나타낸 도면이다.
도 4는 제2 실시 예에 따른 펄스 생성기를 나타낸 도면이다.
도 5는 제3 실시 예에 따른 펄스 생성기를 나타낸 도면이다.
도 6은 제4 실시 예에 따른 펄스 생성기를 나타낸 도면이다.
도 7은 제5 실시 예에 따른 펄스 생성기를 나타낸 도면이다.
도 8은 제6 실시 예에 따른 펄스 생성기를 나타낸 도면이다.
도 9는 실시 예들에 따른 제1 및 제2 펄스 신호의 파형도이다.
도 10은 레벨 시프터에 흐르는 전류를 나타낸 파형도이다.1 is a diagram illustrating a half-bridge power supply to which a pulse generator according to an embodiment may be applied.
2 is a block diagram showing a first driving unit.
3 is a diagram illustrating a first pulse generator and a first level shifter according to the first embodiment.
4 shows a pulse generator according to a second embodiment of the present invention.
5 is a diagram illustrating a pulse generator according to the third embodiment.
6 is a diagram illustrating a pulse generator according to a fourth embodiment of the present invention.
7 is a diagram illustrating a pulse generator according to a fifth embodiment.
8 is a diagram illustrating a pulse generator according to a sixth embodiment.
9 is a waveform diagram of first and second pulse signals according to the embodiments.
10 is a waveform diagram showing the current flowing in the level shifter.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In order to clearly illustrate the present invention, parts not related to the description are omitted, and similar parts are denoted by like reference characters throughout the specification.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. Throughout the specification, when a part is referred to as being "connected" to another part, it includes not only "directly connected" but also "electrically connected" with another part in between . Also, when an element is referred to as "comprising ", it means that it can include other elements as well, without departing from the other elements unless specifically stated otherwise.

도 1은 실시 예에 따른 펄스 생성기가 적용될 수 있는 하프-브릿지 전력 공급 장치를 나타낸 도면이다.1 is a diagram illustrating a half-bridge power supply to which a pulse generator according to an embodiment may be applied.

예를 들어, 제1 구동부(2)에 실시 예에 따른 펄스 생성기가 적용될 수 있다. 도 1에 도시된 바와 같이, 전력 공급 장치(1)는 하이 사이드 스위치(SW1), 로우 사이드 스위치(SW2), 제1 구동부(2), 제어부(3), 제2 구동부(4), 하이 사이드 게이트 구동 회로(5), 로우 사이드 게이트 구동 회로(6)를 포함한다.For example, the pulse generator according to the embodiment may be applied to the first driving unit 2. 1, the power supply device 1 includes a high side switch SW1, a low side switch SW2, a first driving portion 2, a control portion 3, a second driving portion 4, A gate driving circuit 5, and a low-side gate driving circuit 6.

전압(VP)이 스위치(SW1)의 컬렉터에 연결되어 있고, 스위치(SW1)의 에미터와 스위치(SW2)의 컬렉터가 출력단(OUT)에 연결되어 있으며, 스위치(SW2)의 에미터는 그라운드에 연결되어 있다.The voltage VP is connected to the collector of the switch SW1 and the emitter of the switch SW1 and the collector of the switch SW2 are connected to the output terminal OUT and the emitter of the switch SW2 is connected to the ground .

스위치(SW1)의 베이스에는 전압(HVG)가 입력되고, 게이트 구동 회로(5)는 제1 구동부(2)의 전압(HS)에 따라 전압(HVG)을 생성한다. 스위치(SW2)의 베이스에는 전압(LVG)가 입력되고, 게이트 구동 회로(6)는 제2 구동부(4)의 전압(LS)에 따라 전압(LVG)을 생성한다. 제어부(3)는 제1 구동부(2)를 제어하는 제1 입력 신호(HIN)과 제2 구동부(4)를 제어하는 제2 입력 신호(LIN)을 생성한다.The voltage HVG is input to the base of the switch SW1 and the gate drive circuit 5 generates the voltage HVG in accordance with the voltage HS of the first driver 2. [ The voltage LVG is input to the base of the switch SW2 and the gate drive circuit 6 generates the voltage LVG according to the voltage LS of the second driver 4. [ The control unit 3 generates a first input signal HIN for controlling the first driving unit 2 and a second input signal LIN for controlling the second driving unit 4.

제1 구동부(2)에는 전압(VDD)이 공급되고, 제1 구동부(2)는 고전압(VB)와 출력단(OUT) 사이에 연결되어 있으며, 제1 입력 신호(HIN)에 따라 전압(HS)를 생성한다. 제2 구동부(4)는 전압(VDD)과 그라운드 사이에 연결되어 있으며, 제2 입력 신호(LIN)에 따라 전압(LS)을 생성한다. The voltage VDD is supplied to the first driver 2 and the first driver 2 is connected between the high voltage VB and the output OUT to generate the voltage HS according to the first input signal HIN. . The second driving unit 4 is connected between the voltage VDD and the ground, and generates the voltage LS according to the second input signal LIN.

제1 입력 신호(HIN)과 제2 입력 신호(LIN)은 반대 위상을 가지는 신호일 수 있고, 이에 따라 스위치(SW1)와 스위치(SW2)는 교대로 스위칭 동작할 수 있다.The first input signal HIN and the second input signal LIN may be signals having opposite phases, so that the switches SW1 and SW2 can be alternately switched.

실시 예에 따른 펄스 생성기는 고전압(VB)에 연결되어 있는 제1 구동부(2)에 적용될 수 있다.The pulse generator according to the embodiment may be applied to the first driver 2 connected to the high voltage VB.

도 2는 제1 구동부를 나타낸 블록도이다.2 is a block diagram showing a first driving unit.

제1 구동부(2)는 숏펄스 생성기(10), 제1 및 제2 펄스 생성기(20, 25), 제1 및 제2 레벨 시프터(30, 35), 및 논리 개조부(logic reshaper)(40)를 포함한다.The first driving unit 2 includes a short pulse generator 10, first and second pulse generators 20 and 25, first and second level shifters 30 and 35, and a logic reshaper 40 ).

숏펄스 생성기(10)는 제1 입력 신호(HIN)에 따라 신호(SET)와 신호(RESET)를 생성한다. 예를 들어, 숏펄스 생성기(10)는 시점 T1의 제1 입력 신호(HIN)의 상승 에지에 동기되어 시점 T3에 하이 레벨 펄스 신호(SET)를 생성하고, 시점 T2의 제1 입력 신호(HIN)의 하강 에지에 동기되어 시점 T4에 로우 레벨 펄스 신호(RESET)를 생성한다. The short pulse generator 10 generates a signal SET and a signal RESET according to a first input signal HIN. For example, the short pulse generator 10 generates a high level pulse signal SET at a time point T3 in synchronization with a rising edge of a first input signal HIN at a time point T1 and outputs a first input signal HIN Level pulse signal RESET at time point T4 in synchronization with the falling edge of the low-level pulse signal RESET.

제1 펄스 생성기(20)는 신호(SET)에 따르는 펄스 신호(VGSS1)를 생성하여 제1 레벨 시프터(30)에 공급한다. 제2 펄스 생성기(25)는 신호(RESET)에 따르는 펄스 신호(VGSS2)를 생성하여 제2 레벨 시프터(35)에 공급한다. The first pulse generator 20 generates a pulse signal VGSS1 corresponding to the signal SET and supplies the pulse signal VGSS1 to the first level shifter 30. [ The second pulse generator 25 generates a pulse signal VGSS2 corresponding to the signal RESET and supplies it to the second level shifter 35. [

제1 레벨 시프터(30)는 제1 펄스 생성기(20)의 펄스 신호(VGSS1)를 레벨 시프트 하여 출력한다. 이 때, 제1 레벨 시프터(30)의 고전압 장치는 펄스 신호(VGSS1)에 따라 턴 온 되고, 고전압 장치에 전류(ILD1)가 흐른다. The first level shifter 30 level-shifts and outputs the pulse signal VGSS1 of the first pulse generator 20. At this time, the high voltage device of the first level shifter 30 is turned on according to the pulse signal VGSS1, and the current ILD1 flows to the high voltage device.

제2 레벨 시프터(35)는 제2 펄스 생성기(25)의 펄스 신호(VGSS2)를 레벨 시프트 하여 출력한다. 이 때, 제2 레벨 시프터(35)의 고전압 장치는 펄스 신호(VGSS2)에 따라 턴 온 되고, 고전압 장치에 전류(ILD2)가 흐른다. The second level shifter 35 level shifts the pulse signal VGSS2 of the second pulse generator 25 and outputs it. At this time, the high voltage device of the second level shifter 35 is turned on according to the pulse signal VGSS2, and the current ILD2 flows to the high voltage device.

제1 및 제2 레벨 시프터(30, 35)에 입력되는 펄스 신호(VGSS1, VGSS2)의 레벨이 논리 개조부(40)에 적합한 전압 레벨로 시프트될 수 있다.The level of the pulse signals VGSS1 and VGSS2 input to the first and second level shifters 30 and 35 can be shifted to a voltage level suitable for the logic modifying section 40. [

논리 개조부(40)는 제1 레벨 시프터(30)의 출력에 따라 스위치(SW1)를 턴 온 시키기 위한 레벨의 신호(HS)를 생성하고, 제2 레벨 시프터(35)의 출력에 따라 스위치(SW2)를 턴 오프 시키기 위한 레벨의 신호(HS)을 생성한다. 예를 들어, 논리 개조부(40)는 제1 레벨 시프터(30)의 출력인 신호(HSET)의 상승 에지에 동기되어 스위치(SW1)를 턴 온 시키는 하이 레벨의 신호(HS)를 생성하고, 제2 레벨 시프터(35)의 출력인 신호(HRESET)의 상승 에지에 동기되어 스위치(SW1)를 턴 오프 시키는 로우 레벨의 신호(HS)를 생성할 수 있다.The logic modifying section 40 generates a signal HS at a level for turning on the switch SW1 according to the output of the first level shifter 30 and outputs the signal HS to the switch SW2 to turn off the signal HS. For example, the logic modifying unit 40 generates a high-level signal HS that turns on the switch SW1 in synchronization with the rising edge of the signal HSET, which is the output of the first level shifter 30, It is possible to generate the low level signal HS which turns off the switch SW1 in synchronization with the rising edge of the signal HRESET which is the output of the second level shifter 35. [

실시 예에 따른 펄스 생성기는 제1 및 제2 펄스 생성기(20, 25) 모두에 적용될 수 있다.The pulse generator according to the embodiment can be applied to both the first and second pulse generators 20 and 25.

이하, 도 3 내지 도 6을 참조하여 펄스 생성기의 다양한 실시 예를 설명한다. Hereinafter, various embodiments of the pulse generator will be described with reference to Figs. 3 to 6. Fig.

도 3은 제1 실시 예에 따른 제1 펄스 생성기 및 제1 레벨 시프터를 나타낸 도면이다.3 is a diagram illustrating a first pulse generator and a first level shifter according to the first embodiment.

제1 및 제2 펄스 생성기(20, 25)는 동일한 구성을 포함하고, 그 입력 및 출력이 상이할 뿐이다. 예를 들어, 도 3에 도시된 신호(SET) 대신 신호(RESET)이 입력되면, 펄스 신호(VGSS1) 대신 펄스 신호(VGSS2)가 출력될 수 있다.The first and second pulse generators 20 and 25 have the same configuration, and their inputs and outputs are different. For example, when the signal RESET is input instead of the signal SET shown in Fig. 3, the pulse signal VGSS2 may be output instead of the pulse signal VGSS1.

제1 및 제2 레벨 시프터(30, 35)는 동일한 구성을 포함하고, 그 입력 및 출력이 상이할 뿐이다. 예를 들어, 도 3에 도시된 펄스 신호(VGSS1) 대신 펄스 신호(VGSS2)가 입력되면, 신호(HSET) 대신 신호(HRESET)가 출력될 수 있다.  The first and second level shifters 30 and 35 have the same configuration and only have different inputs and outputs. For example, when the pulse signal VGSS2 is input instead of the pulse signal VGSS1 shown in FIG. 3, the signal HRESET may be output instead of the signal HSET.

따라서, 도 3을 참조한 제1 펄스 생성기(20)에 대한 설명은 제2 펄스 생성기(25)에 대해서도 적용될 수 있다.Thus, the description of the first pulse generator 20 with reference to FIG. 3 can also be applied to the second pulse generator 25.

도 3에 도시된 바와 같이, 제1 펄스 생성기(20)는 두 개의 인버터(21, 22), 클램프 인버터(23), 및 온도 보상부(24)를 포함한다. 3, the first pulse generator 20 includes two inverters 21 and 22, a clamp inverter 23, and a temperature compensator 24. [

인버터(21)는 신호(SET)의 논리 레벨을 반전하여 출력하고, 인버터(22)는인버터(21)의 출력을 반전하여 출력한다. The inverter 21 inverts and outputs the logic level of the signal SET, and the inverter 22 inverts the output of the inverter 21 and outputs the inverted output.

클램프 인버터(23)는 인버터(22)의 출력을 클램핑하여 클램핑 전압(VCLAMP)을 생성하고, 클램핑 전압(VCLAMP)에 따라 동작하는 소스 팔로워를 통해 펄스 신호(VGSS1)을 생성한다. 온도 보상부(24)는 온도 변화에 따른 클램핑 전압(VCLAMP)의 변화를 보상한다.The clamp inverter 23 clamps the output of the inverter 22 to generate the clamping voltage VCLAMP and generates the pulse signal VGSS1 through the source follower operating according to the clamping voltage VCLAMP. The temperature compensating unit 24 compensates for the change in the clamping voltage VCLAMP with the temperature change.

인버터(21)는 트랜지스터(M1) 및 트랜지스터(M2)를 포함한다. 트랜지스터(M1)의 게에트 및 트랜지스터(M2)의 게이트에는 신호(SET)가 입력되고, 트랜지스터(M1)의 소스는 전압(VDD)에 연결되어 있으며, 트랜지스터(M2)의 소스는 그라운드에 연결되어 있고, 트랜지스터(M1)의 드레인 및 트랜지스터(M2)의 드레인은 노드(N1)에 연결되어 있다. The inverter 21 includes a transistor M1 and a transistor M2. The signal SET is input to the gate of the transistor M1 and the gate of the transistor M2 and the source of the transistor M1 is connected to the voltage VDD and the source of the transistor M2 is connected to the ground And the drain of the transistor M1 and the drain of the transistor M2 are connected to the node N1.

트랜지스터(M1)은 p 채널 트랜지스터이고, 트랜지스터(M2)는 n 채널 트랜지스터이다. 따라서 트랜지스터(M1)는 신호(SET)가 로우 레벨일 때 턴 온 되고, 트랜지스터(M2)는 신호(SET)가 하이 레벨일 때 턴 온 된다. 그러면, 신호(SET)는 인버터(21)에 의해 그 논리 레벨이 반전되고, 반전된 신호(SET)에 따라 노드(N1)의 전압이 결정된다. 예를 들어, 신호(SET)가 하이 레벨일 때 노드(N1)의 전압은 그라운드 레벨이고, 신호(SET)가 로우 레벨일 때 노드(N1)의 전압은 전압(VDD) 레벨이다.The transistor M1 is a p-channel transistor, and the transistor M2 is an n-channel transistor. Therefore, the transistor M1 is turned on when the signal SET is at a low level, and the transistor M2 is turned on when the signal SET is at a high level. Then, the signal SET is inverted by the inverter 21 at its logic level, and the voltage of the node N1 is determined according to the inverted signal SET. For example, when the signal SET is at the high level, the voltage at the node N1 is at the ground level, and when the signal SET is at the low level, the voltage at the node N1 is at the voltage VDD level.

인버터(22)는 트랜지스터(M3) 및 트랜지스터(M4)를 포함한다. 트랜지스터(M3)의 게에트 및 트랜지스터(M4)의 게이트는 노드(N1)에 연결되어 있고, 트랜지스터(M3)의 소스는 전압(VDD)에 연결되어 있으며, 트랜지스터(M4)의 소스는 그라운드에 연결되어 있고, 트랜지스터(M3)의 드레인 및 트랜지스터(M4)의 드레인은 노드(N2)에 연결되어 있다. The inverter 22 includes a transistor M3 and a transistor M4. The gate of the transistor M3 and the gate of the transistor M4 are connected to the node N1 and the source of the transistor M3 is connected to the voltage VDD and the source of the transistor M4 is connected to the ground And the drain of the transistor M3 and the drain of the transistor M4 are connected to the node N2.

트랜지스터(M3)은 p 채널 트랜지스터이고, 트랜지스터(M4)는 n 채널 트랜지스터이다. 따라서 트랜지스터(M3)는 노드(N1)의 전압이 로우 레벨일 때 턴 온 되고, 트랜지스터(M4)는 노드(N1)의 전압이 하이 레벨일 때 턴 온 된다. 그러면, 신호(SET)는 인버터(21)에 의해 그 논리 레벨이 반전되고, 다신 인버터(22)에 의해 반전되어, 노드(N2)의 전압이 결정된다. The transistor M3 is a p-channel transistor, and the transistor M4 is an n-channel transistor. Therefore, the transistor M3 is turned on when the voltage of the node N1 is at the low level, and the transistor M4 is turned on when the voltage of the node N1 is at the high level. Then, the signal SET is inverted by the inverter 21 and inverted by the inverter 22 to determine the voltage of the node N2.

예를 들어, 신호(SET)가 하이 레벨일 때 노드(N2)의 전압은 전압(VDD) 레벨이고, 신호(SET)가 로우 레벨일 때 노드(N2)의 전압은 그라운드 레벨이다. 다만, 전압(VDD)은 넓은 전압 범위를 가질 수 있고, 실시 예에 따른 펄스 생성기는 전압(VDD)의 넓은 전압 범위에도 불구하고, 노드(N2)의 전압(이하, 클램핑 전압)(VCLAMP)을 소정의 전압으로 클램핑 시킬 수 있다. For example, when the signal SET is at the high level, the voltage at the node N2 is at the voltage VDD level, and when the signal SET is at the low level, the voltage at the node N2 is at the ground level. It should be noted that the voltage VDD may have a wide voltage range and the pulse generator according to the embodiment may be configured such that the voltage of the node N2 (hereinafter referred to as a clamping voltage) VCLAMP It can be clamped to a predetermined voltage.

클램프 인버터(23)는 제너 다이오드(25)를 이용하여 클램핑 전압(VCLAMP)을 결정하고, 결정된 클램핑 전압(VCLAMP)에 따라 출력을 결정하는 트랜지스터(M6)를 포함한다. 제너 다이오드(25)의 캐소드는 노드(N2)에 연결되어 있고, 제너 다이오드(25)의 애노드는 온도 보상부(24)에 연결되어 있다. The clamp inverter 23 includes a transistor M6 which determines the clamping voltage VCLAMP using the zener diode 25 and determines the output in accordance with the determined clamping voltage VCLAMP. The cathode of the Zener diode 25 is connected to the node N2 and the anode of the Zener diode 25 is connected to the temperature compensating part 24. [

트랜지스터(M6, M7)는 NMOS 트랜지스터이다. 동일한 종횡비 조건에서 PMOS에 비해 NMOS의 전류 용량(current capacity)이 크기 때문에, 클램프 인버터(23)는 종래에 비해 낮은 펄스 신호(VGSS1)를 유지하면서 전달 지연을 감소시킬 수 있다. 또한, NMOS 트랜지스터(M6, M7)의 기판(substrate)이 트랜지스터(M6, M7)의 소스에 묶여 바디 효과(body effect)를 제거할 수 있다.The transistors M6 and M7 are NMOS transistors. Since the current capacity of the NMOS is larger than that of the PMOS in the same aspect ratio condition, the clamp inverter 23 can reduce the propagation delay while maintaining the pulse signal VGSS1 lower than the conventional one. In addition, the substrate of the NMOS transistors M6 and M7 may be tied to the sources of the transistors M6 and M7 to eliminate the body effect.

트랜지스터(M6)의 게이트는 노드(N2)에 연결되어 있고, 드레인은 전압(VDD)에 연결되어 있으며, 소스는 노드(N3)에 연결되어 있다. 노드(N3)의 전압이 펄스 신호(VGGS1)이다. 노드(N2)의 전압은 제너 다이오드(25)의 제너 전압(VZ)에 따라 클램핑 되어, 클램핑 전압(VCLAMP)이 결정된다. The gate of the transistor M6 is connected to the node N2, the drain is connected to the voltage VDD, and the source is connected to the node N3. And the voltage of the node N3 is the pulse signal VGGS1. The voltage of the node N2 is clamped according to the zener voltage VZ of the zener diode 25 to determine the clamping voltage VCLAMP.

트랜지스터(M6)가 클램핑 전압(VCLAMP)에 따라 턴 온 되면, 노드(N3)의 전압은 클램핑 전압(VCLAMP)이 된다. 이때, 전압(VDD)이 노드(N3)에 연결되므로, 노드(N3)의 전압이 클램핑 전압(VCLAMP)까지 상승하는데 필요한 전류가 전압(VDD)에 의해 공급된다. 따라서 펄스 신호(VGSS1)이 클램핑 전압(VCLAMP)까지 상승하는데 걸리는 시간이 단축될 수 있다. 그러면, 펄스 신호(VGSS1)의 레벨을 클램핑 전압(VCLAMP)으로 낮게 제어하여 발생할 수 있는 전달 지연(propagation delay)을 감소시킬 수 있다. 뿐만 아니라 종래에 비해 펄스 신호(VGSS1)의 전달 지연을 개선시킬 수도 있다. When the transistor M6 is turned on according to the clamping voltage VCLAMP, the voltage of the node N3 becomes the clamping voltage VCLAMP. At this time, since the voltage VDD is connected to the node N3, the current required for the voltage of the node N3 to rise to the clamping voltage VCLAMP is supplied by the voltage VDD. Therefore, the time taken for the pulse signal VGSS1 to rise to the clamping voltage VCLAMP can be shortened. Then, by lowering the level of the pulse signal VGSS1 to the clamping voltage VCLAMP, it is possible to reduce a propagation delay that may occur. In addition, the propagation delay of the pulse signal VGSS1 may be improved compared to the conventional case.

인버터(22)의 트랜지스터(M4)가 턴 온 되면, 노드(N2)의 전압이 그라운드 레벨이 되어 트랜지스터(M6)는 턴 오프 된다. 이 때, 트랜지스터(M7)은 노드(N1)의 전압에 의해 턴 온 된다. 그러면 펄스 신호(VGSS1)은 그라운드 레벨로 하강한다.When the transistor M4 of the inverter 22 is turned on, the voltage of the node N2 becomes the ground level and the transistor M6 is turned off. At this time, the transistor M7 is turned on by the voltage of the node N1. Then, the pulse signal VGSS1 falls to the ground level.

제너 다이오드(26)의 캐소드는 노드(N3)에 연결되어 있고, 제너 다이오드(26)의 애노드는 그라운드에 연결되어 있다. 따라서 펄스 신호(VGSS1)는 제너 다이오드(26)의 제너 전압에 따라 클램핑 될 수 있다. 그러면 고전압 장치(LD1)의 게이트-소스 사이의 과전압 스트레스를 방지할 수 있다. The cathode of the Zener diode 26 is connected to the node N3, and the anode of the Zener diode 26 is connected to the ground. Therefore, the pulse signal VGSS1 can be clamped according to the zener voltage of the zener diode 26. [ Then, the overvoltage stress between the gate and the source of the high voltage device LD1 can be prevented.

예를 들어, 펄스 신호(VGSS1)가 시간에 따른 변화량이 클 때, 고전압 장치(LD1)의 게이트와 드레인 사이에 커패시터로 전류가 흐를 수 있다. 제너 다이오드(26)가 없다면, 고전압 장치(LD1)의 게이트 전압의 피크가 발생하고, 고전압 장치(LD1)의 게이트-소스 사이에 과전압이 발생할 수 있다. 그러나 실시 예에 따르면, 고전압 장치(LD1)의 게이트와 드레인 사이에 커패시터로 전류가 흐르더라도 고전압 장치(LD1)의 게이트 전압은 제너 다이오드(26)의 제너 전압으로 클램핑 되어 피크가 발생하지 않는다. For example, when the pulse signal VGSS1 has a large variation with time, a current can flow between the gate and the drain of the high voltage device LD1 through the capacitor. Without the zener diode 26, a peak of the gate voltage of the high voltage device LD1 may occur and an overvoltage may occur between the gate and source of the high voltage device LD1. However, according to the embodiment, even if a current flows to the capacitor between the gate and the drain of the high voltage device LD1, the gate voltage of the high voltage device LD1 is clamped to the zener voltage of the zener diode 26 and no peak occurs.

트랜지스터(M7)의 게이트는 노드(N1)에 연결되어 있고, 드레인은 노드(N3)에 연결되어 있으며, 소스는 그라운드에 연결되어 있다. 노드(N1)의 전압이 하이 레벨일 때(SET이 로우 레벨일 때), 트랜지스터(M7)가 턴 온 되어, 노드(N3)의 전압이 그라운드 레벨로 감소한다.The gate of the transistor M7 is connected to the node N1, the drain is connected to the node N3, and the source is connected to the ground. When the voltage of the node N1 is at the high level (when the SET is at the low level), the transistor M7 is turned on and the voltage of the node N3 is reduced to the ground level.

온도 보상부(24)는 제너 다이오드(25)의 온도 특성을 보상하여 클램핑 전압(VCLAMP)의 온도에 따른 편차를 감쇄시킨다. 제너 다이오드(25)는 온도의 증가에 따라 제너 전압(VZ)이 증가하는 특성을 가지고 있다. 온도 보상부(24)는 제너 다이오드(25)의 온도 특성과 반대의 온도 특성을 가지는 소자를 포함한다.The temperature compensating unit 24 compensates the temperature characteristic of the zener diode 25 to attenuate the temperature dependent variation of the clamping voltage VCLAMP. The Zener diode 25 has a characteristic in which the Zener voltage VZ increases as the temperature increases. The temperature compensating section 24 includes an element having a temperature characteristic opposite to that of the temperature characteristic of the zener diode 25.

도 3에서는 다이오드 연결된 n 채널 MOSFET인 트랜지스터(M5)로 온도 보상부(24)가 구현되어 있으나, 발명이 이에 한정되는 것은 아니다. 예를 들어, 온도 보상부(24)는 다른 채널 타입의 트랜지스터 또는 다른 종류의 트랜지스터로 구현될 수 있다. 트랜지스터(M5)의 게이트와 드레인이 연결되어 있고, 트랜지스터(M5)는 게이트-소스 전압은 온도가 증가할수록 음의 온도 계수에 따라 감소한다. 따라서 온도의 증가에 따라 증가하는 양의 온도 계수를 가지는 제너 다이오드(25)에 따라 제너 전압(VZ)이 증가하더라도, 트랜지스터(M5)의 게이트-소스 전압(VTCE)이 감소하여 클램핑 전압(VCLAMP)의 온도 편차가 감쇄된다. 트랜지스터(M5)는 다이오드 연결되어 있으므로, 게이트-소스 전압은 트랜지스터(M5)의 문턱 전압이다. 따라서 클램핑 전압(VCALMP)은 제너 전압(VZ)에 트랜지스터(M5)의 문턱 전압의 합(VZ+VTH_M5)으로 결정된다.In FIG. 3, the temperature compensating unit 24 is implemented by a transistor M5, which is an n-channel MOSFET connected to a diode, but the invention is not limited thereto. For example, the temperature compensating unit 24 may be implemented with other channel type transistors or other kinds of transistors. The gate and the drain of the transistor M5 are connected, and the gate-source voltage of the transistor M5 decreases in accordance with the negative temperature coefficient as the temperature increases. The gate-source voltage VTCE of the transistor M5 decreases and the clamping voltage VCLAMP decreases even if the zener voltage VZ increases according to the zener diode 25 having an increasing positive temperature coefficient as the temperature increases. Is attenuated. Since the transistor M5 is diode-connected, the gate-source voltage is the threshold voltage of the transistor M5. Therefore, the clamping voltage VCALMP is determined by the sum of the Zener voltage VZ and the threshold voltage of the transistor M5 (VZ + VTH_M5).

트랜지스터(M3)가 턴 온 되고, 트랜지스터(M6)가 소스 팔로워로 동작할 때, 노드(N3)의 전압은 클램핑 전압(VCLAMP)에서 트랜지스터(M6)의 문턱 전압을 차감한 전압으로 결정된다. 즉, 펄스 신호(VGSS1)의 하이 레벨은 VCLAMP-VTH_M6가 된다. 그리고 클램핑 전압(VCLAMP)은 VZ+VTH_M5이고, 트랜지스터(M5)와 트랜지스터(M6)의 문턱 전압이 동일하다고 가정하면, 펄스 신호(VGSS1)의 하이 레벨은 제너 전압(VZ)에 따른다. When the transistor M3 is turned on and the transistor M6 is acting as the source follower, the voltage of the node N3 is determined by subtracting the threshold voltage of the transistor M6 from the clamping voltage VCLAMP. That is, the high level of the pulse signal VGSS1 becomes VCLAMP-VTH_M6. Assuming that the clamping voltage VCLAMP is VZ + VTH_M5 and that the threshold voltages of the transistors M5 and M6 are the same, the high level of the pulse signal VGSS1 depends on the zener voltage VZ.

이와 같이, 실시 예에 따른 펄스 신호(VGSS1)의 하이 레벨을 제너 전압(VZ)으로 제어하여 종래에 비해 낮은 게이트 전압을 레벨 시프터에 공급할 수 있고, 소스 팔로워를 통해 빠르게 펄스 신호(VGSS1)를 빠르게 상승시켜 전달 지연을 감소시킬 수 있다. As described above, by controlling the high level of the pulse signal VGSS1 according to the embodiment to the zener voltage VZ, it is possible to supply a low gate voltage to the level shifter as compared with the prior art, and quickly transmit the pulse signal VGSS1 through the source follower So that the propagation delay can be reduced.

레벨 시프터(30)는 펄스 신호(VGSS1)을 레벨을 시프트하여 신호(HSET)를 생성한다. 레벨 시프터(30)는 고전압 장치(LD1), 저항(R1), 및 제너 다이오드(31)를 포함한다. 실시 예에 따른 고전압 장치(LD1)는 LDMOS(Lateral Double diffused MOS)로 구현되어 있으나, 발명이 이에 한정되는 것은 아니다.The level shifter 30 shifts the level of the pulse signal VGSS1 to generate the signal HSET. The level shifter 30 includes a high voltage device LD1, a resistor R1, and a zener diode 31. [ The high voltage device LD1 according to the embodiment is implemented as an LDMOS (lateral double diffused MOS), but the invention is not limited thereto.

저항(R1)의 일단에는 전압(VB)이 공급되고, 저항(R1)의 타단은 고전압 장치(LD1)의 드레인에 연결되어 있다. 저항(R1)에 제너 다이오드(31)가 병렬 연결되어 있어, 저항(R1)의 양단 전압이 제너 다이오드(31)의 제너 전압을 넘지 않도록 클램핑 한다. A voltage VB is supplied to one end of the resistor R1 and the other end of the resistor R1 is connected to the drain of the high voltage device LD1. The Zener diode 31 is connected in parallel to the resistor R1 so that the voltage across the resistor R1 does not exceed the Zener voltage of the Zener diode 31. [

고전압 장치(LD1)의 게이트에는 펄스 신호(VGSS1)가 입력되고, 고전압 장치(LD1)의 소스는 그라운드에 연결되어 있다. 고전압 장치(LD1)가 펄스 신호(VGSS1)에 의해 턴 온 되면, 고전압 장치(LD1)를 통해 전류(ILD1)가 흐르고, 전압(VB)에서 저항(R1)의 양단 전압을 차감한 전압을 가지는 신호(HSET)가 생성된다. 고전압 장치(LD1)가 턴 오프일 때는, 신호(HSET)가 발생하지 않는다.The pulse signal (VGSS1) is input to the gate of the high voltage device (LD1), and the source of the high voltage device (LD1) is connected to the ground. When the high voltage device LD1 is turned on by the pulse signal VGSS1, a current ILD1 flows through the high voltage device LD1, and a signal having a voltage obtained by subtracting the voltage across the resistor R1 from the voltage VB (HSET) is generated. When the high voltage device LD1 is turned off, the signal HSET is not generated.

종래에 비해 펄스 신호(VGSS1)의 전압이 낮아져 고전압 장치(LD1)를 통해 흐르는 전류(ILD1)가 감소한다. 따라서 제1 레벨 시프터(30)의 소비 전력이 감소한다. The voltage of the pulse signal VGSS1 is lowered compared to the conventional case, and the current ILD1 flowing through the high voltage device LD1 is reduced. Therefore, the power consumption of the first level shifter 30 is reduced.

지금까지 도 3을 참조하여 설명한 제1 실시 예는 제2 펄스 생성기(25) 및 제2 레벨 시프터(35)에도 적용될 수 있다.The first embodiment described with reference to Fig. 3 up to now can be applied to the second pulse generator 25 and the second level shifter 35 as well.

온도 보상부는 다양한 방식으로 변형될 수 있다.The temperature compensating section can be modified in various ways.

예를 들어, 제1 실시 예에서 MOSFET인 트랜지스터(M5) 대신 BJT인 트랜지스터(Q1)이 사용될 수 있다.For example, in the first embodiment, a transistor Q1, which is a BJT, may be used instead of the MOSFET M5.

도 4는 제2 실시 예에 따른 펄스 생성기를 나타낸 도면이다.4 shows a pulse generator according to a second embodiment of the present invention.

제1 실시 예와 동일한 구성에 대해서는 동일한 도면 부호를 사용하였고, 중복되는 설명은 생략한다. The same reference numerals are used for the same components as those in the first embodiment, and redundant explanations are omitted.

트랜지스터(Q1)의 컬렉터는 제너 다이오드(25)의 애노드에 연결되어 있고,베이스와 컬렉터는 연결되어 있고, 컬렉터와 베이스가 연결되어 있으며, 에미터는 그라운드에 연결되어 있다. 트랜지스터(Q1)의 베이스-에미터 전압은 온도가 증가할수록 음의 온도 계수에 따라 감소한다. 따라서 온도 증가에 따른 제너 전압(VZ)의 증가를 트랜지스터(Q1)의 베이스-에미터 전압이 상쇄할 수 있다.The collector of the transistor Q1 is connected to the anode of the zener diode 25, the base and the collector are connected, the collector and the base are connected, and the emitter is connected to the ground. The base-emitter voltage of transistor Q1 decreases with the temperature coefficient as the temperature increases. Thus, the increase in the zener voltage VZ with temperature increase can offset the base-emitter voltage of the transistor Q1.

도 5는 제3 실시 예에 따른 펄스 생성기를 나타낸 도면이다.5 is a diagram illustrating a pulse generator according to the third embodiment.

제1 실시 예와 동일한 구성에 대해서는 동일한 도면 부호를 사용하였고, 중복되는 설명은 생략한다. The same reference numerals are used for the same components as those in the first embodiment, and redundant explanations are omitted.

온도 보상부(28)는 두 개의 다이오드(D1, D2)를 포함한다. 도 5에서는 일 예로 두 개의 다이오드(D1, D2)가 직렬 연결되어 있는 것으로 도시되어 있으나, 발명이 이에 한정되는 것은 아니다. 온도 보상부(28)를 구성하는 다이오드의 개수는 제너 다이오드(25)의 양의 온도 계수와 다이오드의 음의 온도 계수를 고려하여 적절하게 설정될 수 있다.The temperature compensating unit 28 includes two diodes D1 and D2. In FIG. 5, for example, two diodes D1 and D2 are connected in series, but the invention is not limited thereto. The number of diodes constituting the temperature compensating section 28 can be set appropriately in consideration of the positive temperature coefficient of the zener diode 25 and the negative temperature coefficient of the diode.

다이오드(D1)의 애노드는 제너 다이오드(25)의 애노드에 연결되어 있고, 다이오드(D1)의 캐소드는 다이오드(D2)의 애노드에 연결되어 있으며, 다이오드(D2)의 캐소드는 그라운드에 연결되어 있다.The anode of the diode D1 is connected to the anode of the Zener diode 25. The cathode of the diode D1 is connected to the anode of the diode D2 and the cathode of the diode D2 is connected to the ground.

두 개의 다이오드(D1, D2) 각각은 포워드 바이어스(forward bias)되었을 때, 애노드와 캐소스 사이에 포워딩 전압이 발생한다. 두 개의 다이오드(D1, D2) 각각의 포워딩 전압은 온도가 증가할수록 음의 온도 계수에 따라 감소한다. 따라서 온도 증가에 따른 제너 전압(VZ)의 증가를 두 개의 다이오드(D1, D2)의 포워딩 전압의 합으로 상쇄할 수 있다. When each of the two diodes D1 and D2 is forward biased, a forwarding voltage is generated between the anode and the cascode. The forwarding voltage of each of the two diodes (D1, D2) decreases with the temperature coefficient as the temperature increases. Therefore, the increase of the zener voltage VZ with the increase of the temperature can be offset by the sum of the forwarding voltages of the two diodes D1 and D2.

도 6은 제4 실시 예에 따른 펄스 생성기를 나타낸 도면이다.6 is a diagram illustrating a pulse generator according to a fourth embodiment of the present invention.

제4 실시 예에 따른 펄스 생성기는 클램핑 전압(VCLAMP)을 좀더 정확하게 제어하기 위해 전류원을 더 포함할 수 있다. 제4 실시 예에서 전류원(32)은 트랜지스터(M8)로 구현되었으나, 본 발명이 이에 한정되는 것은 아니다.The pulse generator according to the fourth embodiment may further include a current source for more precisely controlling the clamping voltage VCLAMP. In the fourth embodiment, the current source 32 is implemented by the transistor M8, but the present invention is not limited thereto.

트랜지스터(M8)의 소스는 전압(VDD)에 연결되어 있고, 게이트에는 소정의 전압(VM)이 입력되며, 드레인은 인버터(22)의 트랜지스터(M3)의 소스에 연결되어 있다. 트랜지스터(M8)은 p 채널 트랜지스터로 구현되어 있으나, 발명이 이에 한정되는 것은 아니다.The source of the transistor M8 is connected to the voltage VDD and a predetermined voltage VM is inputted to the gate thereof and the drain thereof is connected to the source of the transistor M3 of the inverter 22. [ The transistor M8 is implemented as a p-channel transistor, but the invention is not limited thereto.

앞서 설명한 제1 내지 제3 실시 예에서, 인버터(22)의 트랜지스터(M3)가 턴 온 되고, 트랜지스터(M3)를 통해 전류가 흐른다. 트랜지스터(M3)를 통해 흐르는 전류를 제어하기 위해서 트랜지스터(M3)의 온 저항을 조절할 수 있다. 예를 들어, 트랜지스터(M3)의 채널 폭 사이즈를 조절할 수 있다. 또는 별도의 저항을 트랜지스터(M3)와 노드(N2) 사이에 연결할 수 있다. In the first to third embodiments described above, the transistor M3 of the inverter 22 is turned on, and a current flows through the transistor M3. The ON resistance of the transistor M3 can be adjusted to control the current flowing through the transistor M3. For example, the channel width size of the transistor M3 can be adjusted. Alternatively, a separate resistor may be connected between the transistor M3 and the node N2.

트랜지스터(M3)에 흐르는 전류는 제너 다이오드(25) 및 온도 보상부(29)의 트랜지스터(M5)를 통해 흐른다. 그러면, 클램핑 전압(VCLAMP)은 트랜지스터(M3)의 온 저항에 따라 변할 수 있다. 또는 별도의 저항이 연결된 경우 트랜지스터(M3)의 온 저항과 별도의 저항에 따라 변할 수 있다. The current flowing through the transistor M3 flows through the Zener diode 25 and the transistor M5 of the temperature compensating unit 29. [ Then, the clamping voltage VCLAMP may vary depending on the ON resistance of the transistor M3. Or may be changed depending on a resistance different from the ON resistance of the transistor M3 when a separate resistor is connected.

이를 좀더 정확하게 제어하기 위해 제4 실시 예에 따른 펄스 생성기(20)는 일정한 전류를 공급하는 전류원(32)을 더 포함할 수 있다.In order to more precisely control the pulse generator 20, the pulse generator 20 according to the fourth embodiment may further include a current source 32 supplying a constant current.

트랜지스터(M3)가 온 상태일 때, 전류원(32)에 의해 트랜지스터(M3), 제너 다이오드(25), 및 트랜지스터(M5)에 흐르는 전류가 일정하게 된다. 그러면, 제너 전압(VZ)은 전류원(32)의 전류에 따르는 전압으로 일정하게 제어되고, 클램핑 전압(VCLAMP)도 일정하게 제어될 수 있다. The current flowing through the transistor M3, the zener diode 25 and the transistor M5 by the current source 32 becomes constant when the transistor M3 is in the on state. Then, the Zener voltage VZ is constantly controlled to a voltage corresponding to the current of the current source 32, and the clamping voltage VCLAMP can also be controlled constantly.

제4 실시 예에서 온도 보상부(29)는 도 3에 도시된 제1 실시 예의 온도 보상부(24)와 동일하게 구현되었으나, 발명이 이에 한정되는 것은 아니다. 도 4 및 도 5에 도시된 온도 보상부(26, 27) 중 어느 하나가 제4 실시 예에 적용될 수 있다.In the fourth embodiment, the temperature compensating unit 29 is implemented in the same manner as the temperature compensating unit 24 of the first embodiment shown in FIG. 3, but the invention is not limited thereto. Any one of the temperature compensating units 26 and 27 shown in Figs. 4 and 5 can be applied to the fourth embodiment.

지금까지 설명한 실시 예들에서 클램핑 기능을 위해 제너 다이오드를 사용하고 있으나 발명이 이에 한정되는 것은 아니다. 제너 다이오드 대신 직렬 연결된 복수의 다이오드 또는 전류원이 사용될 수 있다. In the embodiments described so far, a Zener diode is used for the clamping function, but the invention is not limited thereto. A plurality of diodes or current sources connected in series instead of zener diodes may be used.

도 7은 제5 실시 예에 따른 펄스 생성기를 나타낸 도면이다.7 is a diagram illustrating a pulse generator according to a fifth embodiment.

도 7에 도시된 바와 같이, 트랜지스터(M6)의 게이트에는 클램핑 전압(VCLAMP)을 결정하기 위한 클램핑 회로(33)가 연결되어 있다. 도 7에서는 클램핑 회로(33)가 직렬 연결된 3개의 다이오드(D1-D3)로 구현되어 있으나, 이는 일 예시일 뿐 발명이 이에 한정되는 것은 아니다. As shown in Fig. 7, a clamping circuit 33 for determining the clamping voltage VCLAMP is connected to the gate of the transistor M6. In FIG. 7, the clamping circuit 33 is implemented with three diodes D1-D3 connected in series, but this is merely an example and the invention is not limited thereto.

3 개의 다이오드(D1-D3)가 포워드 바이어스될 때 3 개의 다이오드(D1-D3)의 포워드 전압들의 합에 따라 클램핑 전압(VCLAPM)이 제어된다. 따라서 복수의 다이오드의 개수를 조절하여 클램핑 전압(VCLAMP)을 제어할 수 있다.The clamping voltage VCLAPM is controlled according to the sum of the forward voltages of the three diodes D1 to D3 when the three diodes D1 to D3 are forward biased. Therefore, the clamping voltage VCLAMP can be controlled by adjusting the number of the plurality of diodes.

이 때 온도 보상부(34)는 복수의 다이오드(D1-D3)의 온도 계수와 반대 극성을 가지는 소자를 이용하여 구현될 수 있고, 클램핑 회로(33)과 그라운드 사이에 연결될 수 있다. At this time, the temperature compensating unit 34 may be implemented using an element having a polarity opposite to the temperature coefficient of the plurality of diodes D1-D3, and may be connected between the clamping circuit 33 and the ground.

도 8은 제6 실시 예에 따른 펄스 생성기를 나타낸 도면이다.8 is a diagram illustrating a pulse generator according to a sixth embodiment.

도 8에 도시된 바와 같이, 트랜지스터(M6)의 게이트에는 온도 보상 된 전류원(35)이 연결되어 있다. 트랜지스터(M3)가 턴 온 되어 전류원(35)의 전류가 그라운드로 싱크될 때, 전압(VDD)으로부터 소정 전압이 강하되어 노드(N2)의 전압이 결정된다. 즉, 전압(VDD)부터 노드(N2) 사이의 저항 성분과 전류원(35)의 전류에 의한 전압 강하가 발생한다. As shown in FIG. 8, the gate of the transistor M6 is connected to a current source 35 that is temperature-compensated. When the transistor M3 is turned on and the current of the current source 35 is sinked to the ground, the predetermined voltage is dropped from the voltage VDD to determine the voltage of the node N2. That is, a voltage drop occurs due to the resistance component between the voltage (VDD) and the node (N2) and the current of the current source (35).

이와 같이, 전류원(35)의 전류에 따라 전압 강하량이 조절되어 클램핑 전압(VCLAMP)이 결정된다. 제6 실시 예에 따른 전류원(35)은 정전류원일 수 있고, 온도 보상부가 필요하지 않을 수 있다. Thus, the voltage drop amount is adjusted in accordance with the current of the current source 35 to determine the clamping voltage VCLAMP. The current source 35 according to the sixth embodiment may be a constant current source, and the temperature compensating unit may not be required.

도 9는 실시 예들에 따른 제1 및 제2 펄스 신호의 파형도이다.9 is a waveform diagram of first and second pulse signals according to the embodiments.

도 9에 도시된 바와 같이, 시점 T1에 신호(HIN)가 상승하고, 시점 T3에 제1 펄스 신호(VGSS1)가 하이 레벨로 상승한다. 종래 기술에 따른 제1 펄스 신호(VGSS_P1)는 시점 T3에 비해 기간(PD1)만큼 지연된 시점 T5에 하이 레벨로 상승한다.As shown in Fig. 9, the signal HIN rises at the time point T1 and the first pulse signal VGSS1 rises to the high level at the time point T3. The first pulse signal VGSS_P1 according to the prior art rises to a high level at a time point T5 delayed by the period PD1 compared to the time point T3.

앞서 도 3 내지 도 8을 참조로 한 실시 예들에 따라 제2 펄스 생성기(25)가 구현될 수 있다. 그러면, 시점 T2에 신호(HIN)가 상승하고, 시점 T4에 제2 펄스 신호(VGSS2)가 하이 레벨로 상승한다. 종래 기술에 따른 제2 펄스 신호(VGSS_P2)는 시점 T4에 비해 기간(PD2)만큼 지연된 시점 T6에 하이 레벨로 상승한다.A second pulse generator 25 may be implemented in accordance with embodiments described above with reference to FIGS. 3-8. Then, the signal HIN rises at the time point T2 and the second pulse signal VGSS2 rises to the high level at the time point T4. The second pulse signal VGSS_P2 according to the related art rises to a high level at a time point T6 delayed by the period PD2 compared to the time point T4.

이와 같이, 실시 예들에 따르면 레벨 시프터의 고전압 장치에 공급되는 게이트 전압이 낮을 뿐만 아니라 전달 지연도 개선된다.Thus, according to the embodiments, not only the gate voltage supplied to the high-voltage device of the level shifter is low, but also the propagation delay is improved.

도 10은 레벨 시프터에 흐르는 전류를 나타낸 파형도이다.10 is a waveform diagram showing the current flowing in the level shifter.

도 10에 도시된 바와 같이, 실시 예들에 따른 제1 및 제2 레벨 시프터(30, 35) 각각에 흐르는 전류(ILD1, ILD2) 각각의 피크는 종래 레벨 시프터에 흐르는 전류(IP1, IP2)에 비해 낮다.10, the peaks of the currents ILD1 and ILD2 respectively flowing through the first and second level shifters 30 and 35 according to the embodiments are smaller than the currents IP1 and IP2 flowing through the conventional level shifter low.

시점 T7에 전류(IP1)가 급격히 상승하여 소정 기간 흐르는데, 실시 예에 따른 전류(ILD1)은 시점 T8에 상승하여 소정 기간 흐른다. 이 때, 전류(IP1)의 피크에 비해 전류(ILD1)의 피크가 낮다. At the time T7, the current IP1 rapidly rises and flows for a predetermined period. However, the current ILD1 according to the embodiment rises to the time point T8 and flows for a predetermined period of time. At this time, the peak of the current ILD1 is lower than the peak of the current IP1.

시점 T9에 전류(IP2)가 급격히 상승하여 소정 기간 흐르는데, 실시 예에 따른 전류(ILD2)은 시점 T10에 상승하여 소정 기간 흐른다. 이 때, 전류(IP2)의 피크에 비해 전류(ILD2)의 피크가 낮다.At the time T9, the current IP2 rapidly rises and flows for a predetermined period, but the current ILD2 according to the embodiment rises to the time point T10 and flows for a predetermined period. At this time, the peak of the current ILD2 is lower than the peak of the current IP2.

이와 같이, 레벨 시프터에 흐르는 전류도 종래에 비해 낮으므로, 그 소비 전력 역시 실시 예들에 의해 개선될 수 있다.As described above, since the current flowing through the level shifter is also lower than the conventional one, the power consumption thereof can also be improved by the embodiments.

레벨 시프터의 고전압 장치의 게이트-소스 전압이 낮을수록 SOA가 넓다. 즉, 고전압 장치의 게이트-소스 전압이 낮을수록 고전압 장치가 SOA를 벗어나 동작할 가능성이 낮아진다.The lower the gate-source voltage of the high-voltage device of the level shifter, the wider the SOA. That is, the lower the gate-source voltage of the high voltage device, the lower the possibility that the high voltage device will operate out of the SOA.

실시 예들에 따른 펄스 생성기에서 NMOS 및 클램프 인버터에 의해 낮은 레벨의 펄스 신호를 생성할 수 있고, NMOS 소스 팔로워를 통해 펄스 신호를 고전압 장치의 게이트에 전달한다. 소스 팔로워는 전압 버퍼로 사용하기에 적합하며, 밀러효과에 의해 입력 커패시턴스 값이 줄어들므로 전달 지연이 개선될 수 있다. 레벨 시프터의 고전압 장치의 게이트 전압이 낮아지므로 피크 전류가 감소하여 소비 전력이 개선되고, 종래에 비해 SOA를 벗어나 동작할 가능성이 낮아질 수 있다.In the pulse generator according to the embodiments, a low level pulse signal can be generated by the NMOS and the clamp inverter, and the pulse signal is transmitted to the gate of the high voltage device through the NMOS source follower. The source follower is suitable for use as a voltage buffer, and the Miller effect reduces the input capacitance value, which can improve the propagation delay. The gate voltage of the high voltage device of the level shifter is lowered, so that the peak current is reduced and the power consumption is improved, and the possibility of operating out of the SOA compared with the conventional one can be lowered.

이상에서 본 발명의 실시 예들에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. It belongs to the scope of right.

10: 숏펄스 생성기
20: 제1 펄스 생성기
25: 제2 펄스 생성기
30: 제1 레벨 시프터
35: 제2 레벨 시프터
40: 논리 개조부
21, 22: 인버터
23: 클램프 인버터
24, 27, 28, 29: 온도 보상부
25, 26, 31: 제너 다이오드
32, 35: 전류원
33: 클램핑 회로10: Short pulse generator
20: first pulse generator
25: second pulse generator
30: first level shifter
35: Second-level shifter
40:
21, 22: Inverter
23: Clamp Inverter
24, 27, 28, 29: temperature compensation unit
25, 26, 31: Zener diodes
32, 35: current source
33: Clamping circuit

Claims (23)

입력 펄스를 반전하여 출력하는 제1 인버터,
상기 제1 인버터의 출력을 반전하여 출력하는 제2 인버터, 및
상기 제2 인버터의 출력을 클램핑하여 클램핑 전압을 생성하고, 상기 클램핑 전압에 따라 동작하는 소스 팔로워를 통해 출력 펄스를 생성하는 클램프 인버터를
포함하는 펄스 생성기.A first inverter for inverting and outputting an input pulse,
A second inverter for inverting and outputting the output of the first inverter, and
A clamp inverter for clamping an output of the second inverter to generate a clamping voltage and generating an output pulse through a source follower operating according to the clamping voltage,
Includes a pulse generator. 제1항에 있어서,
상기 클램프 인버터는,
상기 제2 인버터의 출력에 연결되어 있는 캐소드를 포함하는 제1 제너 다이오드, 및
상기 제2 인버터의 출력에 연결되어 있는 게이트, 상기 클램프 인버터의 출력 노드에 연결되어 있는 제1 전극, 및 제1 전압에 연결되어 있는 제2 전극을 포함하고, 상기 소스 팔로워를 구현하는 제1 트랜지스터를 포함하는 펄스 생성기.The method according to claim 1,
The clamp inverter includes:
A first zener diode including a cathode coupled to the output of the second inverter, and
A first electrode coupled to an output of the second inverter, a first electrode coupled to an output node of the clamp inverter, and a second electrode coupled to a first voltage, the first transistor implementing the source follower, ≪ / RTI > 제2항에 있어서,
상기 클램프 인버터는,
상기 출력 노드와 그라운드 사이에 연결되어 있는 제2 제너 다이오드를 더 포함하는 펄스 생성기.3. The method of claim 2,
The clamp inverter includes:
And a second zener diode coupled between the output node and ground. 제2항에 있어서,
상기 클램프 인버터는,
상기 출력 노드와 그라운드 사이에 연결되어 있고, 상기 제1 인버터의 출력에 따라 스위칭하는 제2 트랜지스터를 더 포함하는 펄스 생성기.3. The method of claim 2,
The clamp inverter includes:
And a second transistor connected between the output node and ground, the second transistor switching according to the output of the first inverter. 제4항에 있어서,
상기 제1 및 제2 트랜지스터는 NMOS 트랜지스터인 펄스 생성기.5. The method of claim 4,
Wherein the first and second transistors are NMOS transistors. 제1항에 있어서,
온도 변화에 따른 상기 클램핑 전압의 변화를 보상하는 온도 보상부를 더 포함하는 펄스 생성기.The method according to claim 1,
And a temperature compensating unit for compensating for a change in the clamping voltage according to a temperature change. 제6항에 있어서,
상기 클램프 인버터는,
상기 제2 인버터의 출력과 상기 온도 보상부 사이에 연결되어 있는 제1 제너 다이오드를 포함하고,
상기 온도 보상부는,
상기 제1 제너 다이오드의 애노드에 연결되어 있고,
온도 증가에 따른 상기 제1 제너 다이오드의 온도 계수와 반대 극성을 가지는 온도 계수를 가지는 펄스 생성기.The method according to claim 6,
The clamp inverter includes:
And a first zener diode connected between the output of the second inverter and the temperature compensating unit,
Wherein the temperature compensating unit comprises:
A second Zener diode connected to the anode of the first Zener diode,
And a temperature coefficient having a polarity opposite to a temperature coefficient of the first Zener diode with an increase in temperature. 제7항에 있어서
상기 온도 보상부는,
그라운드에 연결되어 있는 제1 전극 및 상기 제1 제너 다이오드의 애노드에 연결되어 있는 제2 전극을 포함하고, 다이오드 연결되어 있는 제3 트랜지스터를 포함하는 펄스 생성기.The method of claim 7, wherein
Wherein the temperature compensating unit comprises:
And a third electrode coupled to the anode of the first Zener diode and having a first electrode coupled to ground and a second electrode coupled to an anode of the first Zener diode. 제8항에 있어서
상기 제3 트랜지스터는 MOSFET인 펄스 생성기.The method of claim 8, wherein
And the third transistor is a MOSFET. 제8항에 있어서
상기 제3 트랜지스터는 BJT인 펄스 생성기The method of claim 8, wherein
The third transistor is a BJT pulse generator 제6항에 있어서
상기 클램프 인버터는,
상기 제2 인버터의 출력과 상기 온도 보상부 사이에 연결되어 있는 제1 제너 다이오드를 포함하고,
상기 온도 보상부는,
상기 제1 제너 다이오드의 애노드에 연결되어 있는 애노드를 포함하는 적어도 하나의 다이오드를 포함하는 펄스 생성기.The method of claim 6, wherein
The clamp inverter includes:
And a first zener diode connected between the output of the second inverter and the temperature compensating unit,
Wherein the temperature compensating unit comprises:
And at least one diode comprising an anode connected to an anode of the first zener diode. 제2항에 있어서,
상기 제2 인버터는,
상기 제1 전압과 상기 제2 인버터의 출력 사이에 연결되어 있고, 상기 제1 인버터의 출력에 따라 스위칭 동작하는 제4 트랜지스터, 및
상기 제2 인버터의 출력과 그라운드 사이에 연결되어 있고, 상기 제1 인버터의 출력에 따라 스위칭 동작하는 제5 트랜지스터를 포함하는 펄스 생성기.3. The method of claim 2,
The second inverter includes:
A fourth transistor connected between the first voltage and an output of the second inverter, the fourth transistor switching in accordance with the output of the first inverter,
And a fifth transistor connected between an output of the second inverter and a ground, the fifth transistor being switched according to the output of the first inverter. 제12항에 있어서,
상기 제1 전압과 상기 제4 트랜지스터 사이에 연결되어 일정한 전류를 공급하는 전류원을 더 포함하는 펄스 생성기.13. The method of claim 12,
And a current source connected between the first voltage and the fourth transistor to supply a constant current. 제13항에 있어서,
상기 전류원은,
상기 제1 전압에 연결되어 있는 제1 전극 및 상기 제4 트랜지스터에 연결되어 있는 제2 전극, 및 소정 전압이 입력되는 게이트를 포함하는 제6 트랜지스터를 포함하는 펄스 생성기.14. The method of claim 13,
The current source
A sixth transistor including a first electrode coupled to the first voltage, a second electrode coupled to the fourth transistor, and a gate to which a predetermined voltage is input. 제1항에 있어서,
상기 클램프 인버터는,
상기 제2 인버터의 출력과 그라운드 사이에 연결되어 있는 복수의 다이오드, 및
상기 제2 인버터의 출력에 연결되어 있는 게이트, 상기 클램프 인버터의 출력 노드에 연결되어 있는 제1 전극, 및 제1 전압에 연결되어 있는 제2 전극을 포함하고, 상기 소스 팔로워를 구현하는 제1 트랜지스터를 포함하는 펄스 생성기.The method according to claim 1,
The clamp inverter includes:
A plurality of diodes connected between the output of the second inverter and ground, and
A first electrode coupled to an output of the second inverter, a first electrode coupled to an output node of the clamp inverter, and a second electrode coupled to a first voltage, the first transistor implementing the source follower, ≪ / RTI > 제1항에 있어서,
상기 클램프 인버터는,
상기 제2 인버터의 출력과 그라운드 사이에 연결되어 있는 전류원, 및
상기 제2 인버터의 출력에 연결되어 있는 게이트, 상기 클램프 인버터의 출력 노드에 연결되어 있는 제1 전극, 및 제1 전압에 연결되어 있는 제2 전극을 포함하고, 상기 소스 팔로워를 구현하는 제1 트랜지스터를 포함하는 펄스 생성기.The method according to claim 1,
The clamp inverter includes:
A current source connected between the output of the second inverter and ground,
A first electrode coupled to an output of the second inverter, a first electrode coupled to an output node of the clamp inverter, and a second electrode coupled to a first voltage, the first transistor implementing the source follower, ≪ / RTI > 제1 제너 다이오드 및 소스 팔로워를 포함하고, 입력 펄스에 대응하는 신호를 상기 제1 제너 다이오드를 통해 클램핑하여 클램핑 전압을 생성하고, 상기 소스 팔로워는 상기 클램핑 전압에 따라 동작하여 상기 출력 펄스를 생성하는 펄스 생성기, 및
고전압과 그라운드 사이에 연결되어 있고, 상기 출력 펄스에 따라 스위칭 동작하여, 상기 출력 펄스를 레벨 시프트하여 출력하는 고전압 장치를 포함하는 레벨 시프터를 포함하는 구동 회로.A first zener diode and a source follower, clamping a signal corresponding to the input pulse through the first zener diode to produce a clamping voltage, the source follower operating in accordance with the clamping voltage to generate the output pulse Pulse generator, and
And a high-voltage device connected between the high voltage and the ground, for performing a switching operation in accordance with the output pulse, and for level-shifting and outputting the output pulse. 제17항에 있어서,
상기 소스 팔로워는,
상기 클램핑 전압이 입력되는 게이트, 상기 펄스 생성기의 출력 노드에 연결되어 있는 제1 전극, 및 제1 전압에 연결되어 있는 제2 전극을 포함하는 제1 트랜지스터를 포함하는 구동 회로.18. The method of claim 17,
Wherein the source follower comprises:
A first transistor including a gate to which the clamping voltage is input, a first electrode coupled to an output node of the pulse generator, and a second electrode coupled to a first voltage. 제17항에 있어서,
상기 펄스 생성기는,
상기 펄스 생성기의 출력 노드에 그라운드 사이에 연결되어 있고, 상기 입력 펄스를 반전한 신호에 따라 스위칭하는 제2 트랜지스터를 더 포함하는 구동 회로.18. The method of claim 17,
Wherein the pulse generator comprises:
And a second transistor coupled between the output node of the pulse generator and ground for switching the input pulse according to an inverted signal. 제17항에 있어서,
상기 제1 제너 다이오드의 캐소드에 상기 입력 펄스에 대응하는 신호가 공급되고,
상기 펄스 생성기는,
상기 제1 제너 다이오드의 애노드에 연결되어 있고, 상기 제1 제너 다이오드의 온도 계수 극성과 반대 극성을 가지는 온도 보상부를 더 포함하는 구동 회로.18. The method of claim 17,
A signal corresponding to the input pulse is supplied to the cathode of the first Zener diode,
Wherein the pulse generator comprises:
And a temperature compensating unit connected to the anode of the first Zener diode and having a polarity opposite to the temperature coefficient polarity of the first Zener diode. 제20항에 있어서,
상기 온도 보상부는,
그라운드에 연결되어 있는 제1 전극 및 상기 제1 제너 다이오드의 애노드에 연결되어 있는 제2 전극을 포함하고, 다이오드 연결되어 있는 제3 트랜지스터를 포함하는 구동 회로.21. The method of claim 20,
Wherein the temperature compensating unit comprises:
And a third electrode connected to the anode of the first Zener diode, the third electrode of the third transistor being diode-connected. 제20항에 있어서
상기 온도 보상부는,
적어도 하나의 다이오드를 포함하고,
상기 적어도 하나의 다이오드의 애노드는 상기 제1 제너 다이오드의 애노드에 연결되어 있는 구동 회로.The method of claim 20, wherein
Wherein the temperature compensating unit comprises:
Comprising at least one diode,
And the anode of the at least one diode is connected to the anode of the first zener diode. 제17항에 있어서,
상기 펄스 생성기는,
제1 전압과 상기 제1 제너 다이오드의 캐소드 사이에 연결되어 있고, 상기 입력 펄스가 반전된 신호에 따라 스위칭 동작하는 제4 트랜지스터, 및
상기 제1 전압과 상기 제4 트랜지스터 사이에 연결되어 일정한 전류를 공급하는 전류원을 더 포함하는 구동 회로.18. The method of claim 17,
Wherein the pulse generator comprises:
A fourth transistor connected between a first voltage and a cathode of the first Zener diode, the fourth transistor switching the input pulse according to an inverted signal,
And a current source connected between the first voltage and the fourth transistor to supply a constant current.
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