KR20150121682A - 그래핀의 제조방법 및 그래핀 원자층이 식각되는 그래핀 제조방법 및 웨이퍼결합방법을 구비하는 그래핀 굽힘 트랜지스터, 및 그래핀 굽힘 트랜지스터 - Google Patents

Abstract

본 발명은, 저온에서 기판에 직성장 하는 저온 기판 직성장 그래핀의 제조방법을 제공한다.
또한 본 발명은, 단일층 또는 멀티층 그래핀의 제조방법을 제공한다.
또한 본 발명은, 기판에 직성장 하는 멀티층 그래핀의 제조방법을 제공한다.
또한 본 발명은, 탄소용해층 상부에 균일하게 분포된 단일층 그래핀을 제공한다.
또한 본 발명은, 멀티층 그래핀 성장 후, 에너지원을 조사하여 단일층 그래핀이나 멀티층 그래핀을 제조하는 방법을 제공한다.
또한 본 발명은, 그래핀 원자층이 식각되는 그래핀 제조방법을 제공한다.
또한 본 발명은, 1) 그래핀 및 그래핀과 연결되는 회로를 구비하는 그래핀굽힘회로 웨이퍼와 그래핀굽힘회로웨이퍼를 조절하는 장벽조정회로(CMOS웨이퍼)와의 페이스 투 페이스 결합방법, 2). 그래핀 및 그래핀과 연결되는 회로를 구비하는 그래핀굽힘회로 웨이퍼 및 장벽조정회로와 CMOS웨이퍼와의 페이스 투 페이스 결합방법, 3) 그래핀 및 그래핀과 연결되는 회로를 구비하는 그래핀굽힘회로 웨이퍼와 CMOS웨이퍼와의 페이스 투 페이스 결합방법 그 이후, 장벽조정회로 또는 장벽조정회로 및 CMOS 회로 또는/및 디바이스, 트랜지스터, 등을 구비하는 제조방법, 로 구성되는 1) 내지 3) 의 제조방법을 구비하는 그래핀 굽힘 트랜지스터를 제공한다.
또한 본 발명은, 단일층 또는 멀티층 그래핀의 제조방법, 그래핀 원자층이 식각되는 그래핀 제조방법, 페이스 투 페이스 결합방법, 저온 기판 직성장 그래핀의 제조방법, 중 하나 이상 선택되는 것을 수행하여 제조하는 그래핀 굽힘 트랜지스터 또는 상기 그래핀 굽힘 트랜지스터를 구비하는 전자부품을 제공한다.
또한, 본 발명에 따르면, 대기 전력 문제를 하나 이상의 쇼키 장벽(Schottky Barrier)의 높이, Fermi level(페르미레벨)의 높이, 중 하나 이상 선택되는 것을 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하여 해결하면 종래의 트랜지스터보다 100배 이상 처리속도가 빠른 그래핀 굽힘 트랜지스터를 제공한다.
또한, 본 발명에 따르면, 대기 전력 문제를 하나 이상의 쇼키 장벽(Schottky Barrier)의 높이, Fermi level(페르미레벨)의 높이, 중 하나 이상 선택되는 것을 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하여 해결하면 종래의 트랜지스터보다 100배 이상 처리속도가 빠른 그래핀 굽힘 트랜지스터를 제공한다.

Description

그래핀의 제조방법 및 그래핀 원자층이 식각되는 그래핀 제조방법 및 웨이퍼결합방법을 구비하는 그래핀 굽힘 트랜지스터, 및 그래핀 굽힘 트랜지스터{graphene manufacturing method and graphene atomic layer etching of graphene manufacturing method and wafer combination method of graphene bendng transistor and graphene bendng transistor}

본 발명은, 그래핀의 제조방법 및 그래핀 원자층이 식각되는 그래핀 제조방법 및 웨이퍼결합방법을 구비하는 그래핀 굽힘 트랜지스터, 및 그래핀 굽힘 트랜지스터에 관한 것이다.

그래핀은 탄소 원자 한층으로 이뤄진 육각형 구조의 물질로 실리콘보다 100배 이상 빠르게 전자를 전달하는 특성을 지니고 있다.

그래핀을 제조하는 제조방법에는 각종 기판에서 성장시키는 제조방법이 종래에 행해지고 있다.

또한, 그래핀을 성장하는 방법은 촉매층을 이용한 화학 기상 증착 방법을 주로 사용하고 있다.

또한, SIC기판을 에피텍셜 성장(epitaxial growth)하는 방법으로서, 고온에서 실리콘 카바이드를 열처리하여 실리콘이 승화된 후 남은 탄소층만 남겨 기판상에 그래핀박막을 형성하는 방법이 있다.

또한, 성장된 그래핀을 식각하는 방법에는 산소 플라즈마를 사용하는 방법이 있다.

또한, 그래핀 트랜지스터를 제조하는 방법은 그래핀을 기판에서 직접성장해서 구비하는 방법이 CMOS 회로를 함께 구성하는 방법과 같이 해결되기 어려웠기에(CMOS 회로를 구성하는 구성온도를 훨씬 뛰어넘음) 그래핀 전사공정을 주로 사용하였다.

또한, 그래핀의 전류의 On/Off비를 해결하는 방법은 디렉포인트를 활용하는 방법이 대다수였다.

또한, 종래의 그래핀 트랜지스터는 아래와 같이 설명된다.

실리콘(Si) 소재의 트랜지스터가 수십 억개씩 들어가 있는 현행 반도체로는 `10나노급`이 미세공정의 한계로 꼽힌다. 하지만 전자 이동속도가 100배 이상 빠른 그래핀을 활용하면 7나노, 3나노대의 반도체를 만드는 데 힘을 받을 수 있다는 게 전자업계 설명이다.

또한 그래핀 소재로 반도체의 용량과 처리속도를 확 높이면 차세대 반도체 시장의 주도권을 쥘 수 있다. 그래핀은 값비싼 물질이 아니어서 생산원가에 부담이 없는 반면 반도체 공급가격을 높일 수 있는 여지가 큰 것으로 파악된다.

반도체 성능을 높이려면 트랜지스터 크기를 줄여 전자의 이동거리를 좁히거나 전자의 이동도가 더 높은 소재를 사용해 전자가 빠르게 움직이도록 해야 한다.

높은 전자 이동도를 갖고 있는 그래핀은 실리콘을 대체할 물질로 주목받고 있지만 문제는 그래핀이 `도체` 특성을 갖고 있다는 점이다. 그래핀이 금속성을 지니고 있어 전류를 차단할 수 없다는 얘기다. 트랜지스터는 전류의 흐름과 차단으로 디지털 신호인 0과 1을 나타낸다. 그래서 그래핀을 사용하려면 이를 `반도체화`하는 과정을 거쳐야 했다.

[문헌1] Published Online, May 17 2012, Science 1 June 2012:Vol. 336 no. 6085 pp. 1140-1143, DOI: 10.1126/science.1220527, Graphene Barristor, a Triode Device with a Gate-Controlled Schottky Barrier, Heejun Yang, Jinseong Heo, Seongjun Park, Hyun Jae Song, David H. Seo, Kyung-Eun Byun, Philip Kim, InKyeong Yoo, Hyun-Jong Chung, Kinam Kim

그러나, 종래에 그래핀을 성장시키는 방법중 가장 많이 이용하는 촉매를 사용하는 그래핀 성장 방법은 일단 그래핀이 형성되어 버리면, 촉매의 금속은 그래핀과 기판사이에 끼워지게 되기 때문에, 금속의 제거에는, 많은 노력이 필요하며, 완전한 제거도 쉽지가 않다.

또한, 그래핀을 전사할 때 결함이 생기기도 쉽다.

따라서, 기판상에 촉매 금속을 남기지 않고, 직접 기판의 표면에 접하는 그래핀을 제조하는 기술이 필요하다. 더하여, CMOS 프로세스에 열버짓문제를 발생하지 않아야 하기에 CMOS 프로세스가 형성될 수 있는 온도인 저온에서 그래핀을 성장(구비)할 기술이 필요했다.

또한, 그래핀을 성장시키는 방법에 있어서 SIC 기판을 사용하는 방법은 고 비용성이 많이 발생하였다.

또한, 사용하고자 하는 기판의 특성에 맞는 고품질의 단일층 또는 멀티층 그래핀을 직접 제조하기에는 많은 어려움이 있었다.

또한, 그래핀을 식각하는 산소 플라즈마 제조방법은 식각시 그래핀층이 정확하게 식각되지 못하는 등의 문제점이 있었다.

또한, 그래핀을 포함하는 디바이스들 및 복잡한 회로들을 이용하는데 한가지 중요한 도전은 그래핀 성장조건의 비호환성과 현재 상보형 금속 산화물 반도체 (CMOS) 기술의 프로세스 한계였다. 예를 들면, SIC 기판들로부터 에피택셜하게 성장되는 그래핀층은 적어도 1,200°C 이상의 반응온도를 필요로 하는데, 이것은 CMOS 프로세스를 위한 약 350°C 에서 400°C 정도의 온도의 한계를 훨씬 뛰어넘는 것이다. 그러므로, 그래핀 트랜지스터를 만드는데 있어서, 전사공정을 주로 사용해야 했으나 전사공정 같은 종래의 공정으로는 그래핀이 정확하게 구비되기 어려웠으며 전사공정시 결함도 많이 발생하였다. 더하여 코팅, 인쇄, 등과 같은 공정으로는 그래핀의 표면품질을 높이기가 매우 어려웠다. 그래핀의 표면품질은 그래핀을 반도체화 하기에 매우 중요했으며, 이러한 점으로 인하여 그래핀 트랜지스터를 구비하는데 어려웠던 것이 사실이다. 더하여, 선행기술문건에서도 살펴볼 수 있듯이, 그래핀의 표면품질을 대단히 높여서 구비하는 것(페르미레벨 피닝을 고려하는 것)은 상당히 어려웠으며, 이러한 점은 트랜지스터의 양산을 매우 어렵게 하였다.

또한, 그래핀의 대기전력문제를 해결하는 방법은 디렉포인트를 활용하는 방법이 주로 사용되었으며, 이러한 점은 전류의 On/Off비를 정확히 조절하기 어렵기도 하지만, 제조상으로도 구비가 어려운 점이 많았기에(양산이 어려웠다-그래핀의 품질 유지가 어려웠다) 트랜지스터로서 활용가치가 떨어졌다.

기판상에 촉매 금속을 남기지 않고, 직접 기판의 표면에 접하는 그래핀을 제조하는 기술이 필요하다. 더하여, CMOS 프로세스에 열버짓문제를 발생하지 않아야 하기에 CMOS 프로세스가 형성될 수 있는 온도인 저온에서 그래핀을 성장(구비)할 기술이 필요했다. 그러한 이유로, 본 발명에서 제시하는 그래핀의 제조 방법은, 기판상에 금속층을 구비, 그 이후, 500℃ 이하의 저온에서 탄소-포함 가스 및 에칭 가스를 공급하고 유도결합플라즈마 화학기상증착(ICP-CVD)을 유지한 채로 상기 금속층을 에칭 가스로 제거하는 제거 공정을 구비하여, 금속층을 포함하지 않은 상태로 기판상에 그래핀을 성장시키는 것을 특징으로 하는 저온 기판 직성장 그래핀의 제조방법을 제시한다.

또한, SIC 기판을 사용하는 방법은 고 비용성이 많이 발생하였다. 더하여 사용자가 사용하고자 하는 기판의 특성에 맞는 고품질의 단일층 또는 멀티층 그래핀을 직접 제조하기에는 많은 어려움이 있었다. 그러한 이유로, 본 발명에서 제시하는 그래핀의 제조 방법은, 기판(예를들어, 이산화규소박막 또는 박막이 구비된)에 금속층 구비(또는 증착) 그 이후, 탄소층을 구비하여 금속에 탄소가 용해 가능한 온도로의 가열을 하고, 해당 용해층을 해당 기판상에 형성하는 형성 공정, 여기서, 상기 금속에 탄소가 용해 가능한 온도로의 가열을 하고, 해당 용해층을 해당 기판상에 형성한 층을 탄소용해층이라 부른다. 탄소용해층을 형성한 이 후, 기계적 화학적 연마(CMP)를 수행하여 탄소용해층의 두께 및 평탄도를 조절한다. 그 이후, 가열하여 탄소용해층의 해당 금속을 승화하는 제거 공정을 구비하도록 구성한다. 여기서, 탄소용해층을 가열하여 금속을 승화시킴으로써, 탄소가 탄소용해층 상에 그래핀으로 성장(grow)하게 되는 그래핀의 제조방법을 제시한다. 또는 탄소용해층을 가열하여 금속을 계속적으로 승화시킴으로써, 탄소가 그래핀으로 계속적으로 성장(grow)해 기판에 직접 접하게 되는 기판 직성장 멀티층 그래핀의 제조방법을 제시한다. 또한, 탄소용해층의 멀티층 그래핀 성장 후, 멀티층 그래핀을 제거하여 남은 예비층을 단일층 그래핀으로 제조하는 방법을 제시한다.

또한, 그래핀의 제조방법에는 1) 멀티층 그래핀 성장 후, 에너지원을 조사하여 단일층 그래핀이나 멀티층 그래핀을 제조하는 방법을 제시한다.

또한, 그래핀을 식각하는 산소 플라즈마 제조방법은 식각시 그래핀층이 정확하게 식각되지 못하는 등의 문제점이 있었다. 그러한 이유로, 본 발명의 한 실시형태에서 제시하는, 그래핀 원자층이 식각되는 그래핀 제조방법은 1) 탄소용해층의 멀티층 그래핀 성장 후, 멀티층 그래핀 위에 자기-조립 단분자막(SAM)을 구비(또는 흡착 또는 부착)한 후, 에너지원으로 식각하여 패터닝된 그래핀으로 제조하는 방법을 제시한다. 또는 2) 멀티층 그래핀 위에 자기-조립 단분자막(SAM)을 구비(또는 흡착 또는 부착)한 후, 에너지원으로 식각하여 패터닝된 그래핀으로 제조하는 방법을 제시한다. 또는 3) 멀티층 그래핀 위에 PMMA를 구비한 후, 에너지원으로 식각하여 패터닝된 그래핀으로 제조하는 방법을 제시한다. 상기 멀티층 그래핀은 단일층 그래핀으로도 그래핀 원자층이 식각되는 그래핀 제조방법을 제공할 수 있다.

또한, 종래에는 그래핀 트랜지스터를 만드는데 있어서, 전사공정을 주로 사용해야 했으나 전사공정 같은 종래의 공정으로는 그래핀이 정확하게 구비되기 어려웠으며 전사공정시 결함도 많이 발생하였다. 더하여 코팅, 인쇄, 등과 같은 공정으로는 그래핀의 표면품질을 높이기가 매우 어려웠다. 따라서, 그래핀의 표면품질을 좋게하고, 그래핀에 결함이 없는 양산공정이 필요했다. 그러한 이유로, 본 발명의 한 실시형태에서 제시하는, 그래핀 굽힘 트랜지스터는 단일층 그래핀 또는 멀티층 그래핀 또는 패터닝된 그래핀을 구비하는 그래핀 굽힘 회로 웨이퍼와 CMOS 웨이퍼를 페이스 투 페이스(웨이퍼 대 웨이퍼) 결합방식으로 구비하는 그래핀 굽힘 트랜지스터를 제시한다.

또한, 종래의 디렉포인트를 활용하는 방법은 전류의 On/Off비를 정확히 조절하기 어렵기도 하지만, 제조상으로도 구비가 어려운 점이 많았기에 트랜지스터로서 활용가치가 떨어졌다. 더하여 선행기술의 문건에서도 살펴볼 수 있듯이(페르미레벨 피닝을 고려하는 것) 그래핀의 표면품질을 매우 높여서 트랜지스터를 제조하는 방법은 양산공정에 매우 어려운 문제점이였다. 그러한 이유로, 본 발명의 한 실시형태에서 제시하는, 본 발명은 대기 전력 문제를 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여 하나 이상의 쇼키 장벽(Schottky Barrier)의 높이, Fermi level(페르미레벨)의 높이, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하여 해결하는 그래핀 굽힘 회로 기반의 그래핀 굽힘 트랜지스터와 그의 제조를 위한 기술을 제시한다.

본 발명의 한 실시형태에서, 그래핀 굽힘 트랜지스터에 대한 설명은 아래에서 제시된다.

그래핀이 자랑하는 전자의 이동속도를 유지하면서도 그동안 난제로 인식됐던 대기 전력 문제를 하나 이상의 쇼키 장벽(Schottky Barrier)의 높이, Fermi level(페르미레벨)의 높이, 중 하나 이상 선택되는 것을 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하여 해결하는데 있다.

그래핀으로 만든 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터가 기존 트랜지스터와 다른 점은 전하량 조절(그래핀 트랜지스터 방식)이나 채널 전위조절(실리콘 트랜지스터 방식)이 아닌 하나 이상의 쇼키 장벽(Schottky Barrier)의 높이, Fermi level(페르미레벨)의 높이, 중 하나 이상 선택되는 것의 높이를 통해 전자 이동속도가 빠르면서도 전류를 차단할 수 있게 한 것이며 이는 그래핀으로 만든 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하여 해결하는데 있다.

또한 그래핀으로 만든 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터가 하나 이상의 쇼키 장벽(Schottky Barrier)의 높이, Fermi level(페르미레벨)의 높이, 중 하나 이상 선택되는 것을 하나 이상 조절하여 Work function(일함수)을 하나 이상 조절하여 전자 이동속도가 빠르면서도 전류를 차단할 수 있게 한 것이다.

또한 그래핀으로 만든 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터가 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하여 Work function(일함수)을 하나 이상 조절하여 전자 이동속도가 빠르면서도 전류를 차단할 수 있게 한 것이다.

높은 전자 이동도를 갖고 있는 그래핀은 실리콘을 대체할 물질로 주목받고 있지만 문제는 그래핀이 `도체` 특성을 갖고 있다는 점이다. 그래핀이 금속성을 지니고 있어 전류를 차단할 수 없다는 얘기다. 트랜지스터는 전류의 흐름과 차단으로 디지털 신호인 0과 1을 나타낸다. 그래핀을 사용하려면 이를 `반도체화`하는 과정이나 충분한 진공 gap(진공층), gap(갭, 예를들어 절연층을 의미할 수 있음), Air gap(에어갭), 진공층, 에어층, 중 선택되는 것을 가져야 한다.

그래핀이 자랑하는 전자의 이동속도를 유지하면서도 그동안 난제로 인식됐던 대기 전력 문제를 하나 이상의 쇼키 장벽(Schottky Barrier)의 높이, Fermi level(페르미레벨)의 높이, 중 하나 이상 선택되는 것을 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여 Work function(일함수)을 하나 이상 조절하여 해결하는데 있다.

덧붙여 설명하자면, 그래핀은 자체적으로 40%의 굽힘변형에도 그 기계적인 성질을 잃지않고 탄성변형하게 됩니다. 이점은 매우 중요한 사실입니다. 바로 그래핀 굽힘 트랜지스터에서 사용되는 그래핀의 굽힘변형이나 위치이동이 기계적으로 피로한도를 초과하는 일이 발생하기 어렵다는 사실입니다. 또한, 그래핀은 강철보다 200배이상 강한 우수한 기계적 성질을 가지고 있습니다. 따라서, 대기 전력 문제를 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여 하나 이상의 쇼키 장벽(Schottky Barrier)의 높이, Fermi level(페르미레벨)의 높이, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하여 해결하는데 있어서, 그래핀은 매우 이상적인 재질입니다.

본 발명의 한 실시형태에서, 그래핀 굽힘 트랜지스터는:

그래핀의 굴곡지는 특성을 이용하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를 갖는 입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로의 정전기적 준위로 인하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 제시한다.

본 발명의 한 실시형태에서, 그래핀 굽힘 트랜지스터는:

그래핀의 굴곡지는 특성을 이용하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로의 정전기적 준위로 인하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되,

하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절, 로 구성되는 것 중 하나 이상 선택되는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 제시한다.

본 발명의 한 실시형태에서, 그래핀 굽힘 트랜지스터는:

하나 이상의 그래핀을 상부에 교차되어 지나가는 장벽조정용인 교차회로의 정전기적인 준위로 인하여, 하나 이상 굽힘변형, 위치이동 중 하나 이상 선택되는 것을 일으켜 하나 이상의 굽힘변형, 위치이동 중 하나 이상 선택되는 것이 가해진 그래핀이 하나 이상의 쇼키장벽(Schottky Barrier), Fermi level(페르미레벨), 중 하나 이상 선택되는 것의 높이를 하나 이상 조절하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 제시한다.

본 발명은, 저온에서 기판에 직성장 하는 저온 기판 직성장 그래핀의 제조방법을 제공한다.

또한 본 발명은, 단일층 또는 멀티층 그래핀의 제조방법을 제공한다.

또한 본 발명은, 기판에 직성장 하는 멀티층 그래핀의 제조방법을 제공한다.

또한 본 발명은, 단일층 그래핀의 제조방법을 제공한다. 단일층 그래핀은, 멀티층 그래핀을 제조한 탄소용해층 최상층에 탄소로 이루어진 예비층을 형성한 다음, 예비층 상의 멀티층 그래핀을 제거하면, 탄소용해층의 최상층에는 예비층만 남는다. 이 예비층을 단일층 그래핀으로 변환하면, 탄소용해층 상부에 균일하게 분포된 단일층 그래핀을 제공하게 된다.

또한 본 발명은, 그래핀의 제조방법을 제공한다. 그래핀을 제조하는 방법에는 1) 멀티층 그래핀 성장 후, 에너지원을 조사하여 단일층 그래핀이나 멀티층 그래핀으로 제조하는 방법을 제공한다.

또한 본 발명은, 그래핀 원자층이 식각되는 그래핀 제조방법을 제공한다. 그래핀 원자층이 식각되는 그래핀 제조방법은 1) 탄소용해층의 멀티층 그래핀 성장 후, 멀티층 그래핀 위에 자기-조립 단분자막(SAM)을 구비(또는 흡착 또는 부착)한 후, 에너지원으로 식각하여 패터닝된 그래핀으로 제조하는 방법을 제공한다. 또는 2) 멀티층 그래핀 위에 자기-조립 단분자막(SAM)을 구비(또는 흡착 또는 부착)한 후, 에너지원으로 식각하여 패터닝된 그래핀으로 제조하는 방법을 제공한다. 또는 3) 멀티층 그래핀 위에 PMMA를 구비한 후, 에너지원으로 식각하여 패터닝된 그래핀으로 제조하는 방법을 제공한다. 상기 멀티층 그래핀은 단일층 그래핀으로도 그래핀 원자층이 식각되는 그래핀 제조방법을 제공할 수 있다.

또한 본 발명은, 페이스 투 페이스 결합방법을 구비하는 그래핀 굽힘 트랜지스터를 제공한다. 페이스 투 페이스 결합방법을 구비하는 그래핀 굽힘 트랜지스터는 1) 그래핀 및 그래핀과 연결되는 회로를 구비하는 그래핀굽힘회로 웨이퍼와 그래핀굽힘회로웨이퍼를 조절하는 장벽조정회로(CMOS웨이퍼)와의 페이스 투 페이스 결합방법, 2). 그래핀 및 그래핀과 연결되는 회로를 구비하는 그래핀굽힘회로 웨이퍼 및 장벽조정회로와 CMOS웨이퍼와의 페이스 투 페이스 결합방법, 3) 그래핀 및 그래핀과 연결되는 회로를 구비하는 그래핀굽힘회로 웨이퍼와 CMOS웨이퍼와의 페이스 투 페이스 결합방법 그 이후, 장벽조정회로 또는 장벽조정회로 및 CMOS 회로 또는/및 디바이스, 트랜지스터, 등을 구비하는 제조방법, 로 구성되는 1) 내지 3) 의 제조방법을 구비하는 그래핀 굽힘 트랜지스터을 제공한다. 상기 그래핀 굽힘 트랜지스터는 그래핀과 대기전력문제를 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것으로 조절하는 기반의 그래핀 굽힘 트랜지스터와 그의 제조를 위한 기술로 의미될 수 있다. 상기 그래핀 굽힘 트랜지스터 제조기술은 제조과정에서 CMOS/그래핀 처리온도가 양립할 수 없는 것과 관련한 전술한 문제들을 해결한다.

또한 본 발명은, 단일층 또는 멀티층 그래핀의 제조방법, 그래핀 원자층이 식각되는 그래핀 제조방법, 페이스 투 페이스 결합방법, 저온 기판 직성장 그래핀의 제조방법, 중 하나 이상 선택되는 것을 수행하여 제조하는 그래핀 굽힘 트랜지스터 또는 상기 그래핀 굽힘 트랜지스터를 구비하는 전자부품을 제공한다.

또한, 본 발명에 따르면, 대기 전력 문제를 하나 이상의 쇼키 장벽(Schottky Barrier)의 높이, Fermi level(페르미레벨)의 높이, 중 하나 이상 선택되는 것을 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하여 해결하면 종래의 트랜지스터보다 100배 이상 처리속도가 빠른 그래핀 굽힘 트랜지스터를 제공한다.

또한, 본 발명에 따르면, 대기 전력 문제를 하나 이상의 쇼키 장벽(Schottky Barrier)의 높이, Fermi level(페르미레벨)의 높이, 중 하나 이상 선택되는 것을 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하여 해결하면 종래의 트랜지스터보다 100배 이상 처리속도가 빠른 그래핀 굽힘 트랜지스터를 제공한다.

도 1 은 저온 기판 직성장 그래핀의 제조방법에 관한 도면이다. 1) 기판(10)상에 2). 금속층(31) 구비(또는 증착) 그 이후, 3). 500℃ 이하의 온도에서 탄소-포함 가스 및 에칭 가스를 공급하고 유도결합플라즈마 화학기상증착(ICP-CVD)를 수행하되, 4). 상기 탄소-포함 가스 공급에서 금속의 에칭가스를 같이 공급하여, 상기 금속층 상에서 그래핀(32)이 성장하며, 5). 상기 4) 공정에서, 계속적인 유도결합플라즈마 화학기상증착(ICP-CVD)를 수행하되, 에칭가스로 인하여(또는 에칭가스를 계속적으로 공급하여), 금속층(31)이 계속적으로 전부 제거되어, 기판(10)상에 그래핀(32)이 직접 접하는 저온 기판 직성장 그래핀의 제조방법을 구비한다.
도 2 는 단일층 또는 멀티층 그래핀의 제조방법에 관한 도면이다. 1). 기판층(10)이 우선 구비되고, 2). 그 이후 금속층(11)이 구비, 3). 탄소층(12) 구비, 4). 금속층(11) 및 탄소층(12)을 가열하여, 금속에 탄소를 용해한 탄소용해층(13)을 구비한 이후 추가적인 선택적으로, 기계적 화학적 연마(CMP)공정을 수행한다.
도 3 은 단일층 또는 멀티층 그래핀 제조 후 페이스 투 페이스 결합에 관한 도면이다. 1). 탄소용해층(13)을 구비한 후 추가적인 선택적으로, 기계적 화학적 연마(CMP)공정을 수행한다, 2). 단일층 또는 멀티층 그래핀(20) 형성, 3). 탄소용해층(13)을 에칭(또는 제거), 이 후 그래핀 굽힘 회로를 형성, 4). 그래핀 굽힘 회로웨이퍼를 장벽조정회로(CMOS)웨이퍼 또는 CMOS웨이퍼와 페이스 투 페이스 결합방식으로 결합을 수행한다.
도 4 는 단일층 그래핀 제조 후 페이스 투 페이스 결합에 관한 도면이다. 1). 탄소용해층(13)을 구비한 후 추가적인 선택적으로, 기계적 화학적 연마(CMP)공정을 수행한다, 2). 단일층 또는 멀티층 그래핀(20) 형성, 3). 단일층 또는 멀티층 그래핀(20) 제거, 4). 단일층 그래핀(21) 형성, 5). 탄소용해층(13)을 에칭(또는 제거), 이 후 그래핀 굽힘 회로를 형성, 6). 그래핀 굽힘 회로웨이퍼를 장벽조정회로(CMOS)웨이퍼 또는 CMOS웨이퍼와 페이스 투 페이스 결합방식으로 결합을 수행한다.
도 5 는,
a. 1 내지 3으로 구성되는, 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것과 그래핀이 상부에 구비된)이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다.
b. 1 내지 3으로 구성되는, 교차되어 지나가는 300(빗금쳐져 있는 부위)의 정전기적 준위로 인하여 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것과 그래핀이 상부에 구비된)이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다.
c. 1 내지 3으로 구성되는, 하나 이상의 그래핀이 하나 이상의 300(빗금쳐져 있지 않은)과의 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 구성하고, 교차되어 지나가는 300(빗금쳐져 있는 부위)의 정전기적 준위로 인하여 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것과 그래핀이 상부에 구비된)이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면
d. 1 내지 3으로 구성되는, 하나 이상의 그래핀이 하나 이상의 300(빗금쳐져 있지 않은)과의 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 구성하고, 교차되어 지나가는 300(빗금쳐져 있는 부위)의 정전기적 준위로 인하여 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것과 그래핀이 상부에 구비된)이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면
e. 1 내지 3 으로 구성되는, 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것과 그래핀이 상부에 구비된)이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다. 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것과 그래핀이 상부에 구비된)이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면을 의미할 수 있다.
f. 상기 a 내지 e 중 하나 이상 선택되는 것에서, 본 발명의 한 실시형태에서, 본 도면에서 제시되는 구성요소는 일면에서 제시하는 설명의 범위 안에서 본 발명에서 제시하는 물리적 치수를 하나 이상 구비하며 그 크기나 모양이 달라질 수 있다. 본 발명의 한 실시형태에서, 본 도면의 구성은 하나 이상의 쿨롱 봉쇄(Coulomb blockade)로서 하나 이상 재구성되어 설명될 수 있다.
도 6 은,
a. 하나 이상의 그래핀(200)이 하나 이상의 300과의 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 구성하고, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀(200)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다.
b. 하나 이상의 그래핀(200)이 하나 이상의 300과의 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 구성하고, 교차되어 지나가는 300(도면에는 없지만 도면속의 구성이 교차되어 포함되어 있는)의 정전기적 준위로 인하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀(200)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 하나 이상의 300으로 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절하여 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다.
c. 전극자유회로기능은 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 의미한다. 피에조기능은 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 중 하나 이상 선택되는 것을 의미한다.
d. 하나 이상의 그래핀(200)이 하나 이상의 300과의 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 구성하고, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀(200)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다.
e. 도면의 구성이 다음과 같이 설명될 수 있다. 하나 이상의 그래핀(200)이 하나 이상의 300과의 하나 이상의 쇼키장벽(Schottky Barrier)의 높이, 하나 이상의 Fermi level(페르미레벨)의 높이, 중 하나 이상 선택되는 것을 구성하고, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀(200)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다.
f. 도면의 설명과는 무관하게 도면의 구성이 다음과 같이 설명될 수 있다. 하나 이상의 그래핀(200)이 하나 이상의 300과의 하나 이상의 Fermi level(페르미레벨)의 높이를 구성하고, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀(200)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다.
g. 상기 a 내지 f 중 하나 이상 선택되는 것에서, 본 발명의 한 실시형태에서, 본 도면에서 제시되는 구성요소는 일면에서 제시하는 설명의 범위 안에서 본 발명에서 제시하는 물리적 치수를 하나 이상 구비하며 그 크기나 모양이 달라질 수 있다. 본 발명의 한 실시형태에서, 본 도면의 구성은 하나 이상의 쿨롱 봉쇄(Coulomb blockade)로서 하나 이상 재구성되어 설명될 수 있다.
도 7 은,
a. 1 내지 3으로 구성되는, 90 또는 100(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것과 그래핀이 상부에 구비된)이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다.
b. 1 내지 3으로 구성되는, 300(빗금쳐져 있는 부위)의 정전기적 준위로 인하여 90 또는 100(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것과 그래핀이 상부에 구비된)이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다.
c. 1 내지 3으로 구성되는, 도면에서 통로는 접착물질, 엘라스토머, 액체고분자, 부도체, 절연층, 중 선택되는 것을 의미하며, 본 발명의 한 실시형태에서, 도면에서 빈공간은 진공층, Air층(에어층), 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 의미한다.
d. 1 내지 3으로 구성되는, 하나 이상의 그래핀이 하나 이상의 300(빗금쳐져 있지 않은)과의 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 구성하고, 교차되어 지나가는 300(빗금쳐져 있는 부위)의 정전기적 준위로 인하여 90 또는 100(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것과 그래핀이 상부에 구비된)이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면
e. 1 내지 3 로 구성되는, 하나 이상의 그래핀은 90 또는 100(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)의 위에 구비되어 있지만 도면에는 90 또는 100으로 같이 설명한다. 작동내용은 아래와 같이 설명된다. 90 또는 100(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다. 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 90 또는 100(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면을 의미할 수 있다.
f. 상기 a 내지 e 중 하나 이상 선택되는 것에서, 본 발명의 한 실시형태에서, 본 도면에서 제시되는 구성요소는 일면에서 제시하는 설명의 범위 안에서 본 발명에서 제시하는 물리적 치수를 하나 이상 구비하며 그 크기나 모양이 달라질 수 있다. 본 발명의 한 실시형태에서, 본 도면의 구성은 하나 이상의 쿨롱 봉쇄(Coulomb blockade)로서 하나 이상 재구성되어 설명될 수 있다.
도 8 은,
a. 하나 이상의 그래핀(200)이 하나 이상의 300(빗금쳐져 있지 않은)과의 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 구성하고, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀(200)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다.
b. 하나 이상의 그래핀(200)이 하나 이상의 300(빗금쳐져 있지 않은)과의 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 구성하고, 교차되어 지나가는 300(도면에는 없지만 도면속의 구성이 교차되어 포함되어 있는)의 정전기적 준위로 인하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀(200)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다.
c. 전극자유회로기능은 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 의미한다. 피에조기능은 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 중 하나 이상 선택되는 것을 의미한다.
d. 하나 이상의 그래핀(200)이 하나 이상의 300(빗금쳐져 있지 않은)과의 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 구성하고, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀(200)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다.
e. 도면의 구성이 다음과 같이 설명될 수 있다. 하나 이상의 그래핀(200)이 하나 이상의 300과의 하나 이상의 쇼키장벽(Schottky Barrier)의 높이, 하나 이상의 Fermi level(페르미레벨)의 높이, 중 하나 이상 선택되는 것을 구성하고, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀(200)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다.
f. 도면의 설명과는 무관하게 도면의 구성이 다음과 같이 설명될 수 있다. 하나 이상의 그래핀(200)이 하나 이상의 300(빗금쳐져 있지 않은)과의 하나 이상의 Fermi level(페르미레벨)의 높이를 구성하고, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀(200)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다.
g. 상기 a 내지 f 중 하나 이상 선택되는 것에서, 본 발명의 한 실시형태에서, 본 도면에서 제시되는 구성요소는 일면에서 제시하는 설명의 범위 안에서 본 발명에서 제시하는 물리적 치수를 하나 이상 구비하며 그 크기나 모양이 달라질 수 있다. 본 발명의 한 실시형태에서, 본 도면의 구성은 하나 이상의 쿨롱 봉쇄(Coulomb blockade)로서 하나 이상 재구성되어 설명될 수 있다.
도 9 는,
a. 1 내지 3 으로 구성되는, 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 그래핀(200)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다.
b. 1 내지 3 으로 구성되는, 교차되어 지나가는 300(도면속의 구성이 교차되어 포함되어 있는 빗금쳐져 있는 부위-장벽조정)의 정전기적 준위로 인하여 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 그래핀(200)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다.
c. 1 내지 3 으로 구성되는, 도면에서 통로는 접착물질, 엘라스토머, 액체고분자, 부도체, 절연층, 중 선택되는 것을 의미하며, 본 발명의 한 실시형태에서, 도면에서 빈공간은 진공층, Air층(에어층), 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 의미한다.
d. 1 내지 3 으로 구성되는, 하나 이상의 그래핀이 하나 이상의 300(빗금쳐져 있지 않은)과의 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 구성하고, 교차되어 지나가는 300(빗금쳐져 있는 부위)의 정전기적 준위로 인하여 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 하나 이상의 200(그래핀)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면
e. 1 내지 3 로 구성되는, 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 하나 이상의 200(그래핀)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다. 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 하나 이상의 200(그래핀)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면을 의미할 수 있다.
f. 상기 a 내지 e 중 하나 이상 선택되는 것에서, 본 발명의 한 실시형태에서, 본 도면에서 제시되는 구성요소는 일면에서 제시하는 설명의 범위 안에서 본 발명에서 제시하는 물리적 치수를 하나 이상 구비하며 그 크기나 모양이 달라질 수 있다. 본 발명의 한 실시형태에서, 본 도면의 구성은 하나 이상의 쿨롱 봉쇄(Coulomb blockade)로서 하나 이상 재구성되어 설명될 수 있다.
도 10 은,
a. 1 내지 4 로 구성되는, 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 하나 이상의 200(그래핀)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여, 하나 이상의 300(도면에 작성되어 있지는 않으나 도면의 회로구성이 포함되어 있는)으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다. 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 하나 이상의 200(그래핀)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여 하나 이상의 300(도면에 작성되어 있지는 않으나 도면의 회로구성이 포함되어 있는)으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면을 의미할 수 있다.
b. 1 내지 4 로 구성되는, 교차되어 지나가는 300(도면에 작성되어 있지는 않으나 도면의 회로구성이 포함되어 있는)의 정전기적 준위로 인하여 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 하나 이상의 200(그래핀)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여, 하나 이상의 300(도면에 작성되어 있지는 않으나 도면의 회로구성이 포함되어 있는)으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다. 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 하나 이상의 200(그래핀)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여 하나 이상의 300(도면에 작성되어 있지는 않으나 도면의 회로구성이 포함되어 있는)으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면을 의미할 수 있다.
c. 1 내지 4 로 구성되는, 하나 이상의 200(그래핀)이 하나 이상의 300(도면에 작성되어 있지는 않으나 도면의 회로구성이 포함되어 있는)과의 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 구성하고, 교차되어 지나가는 300(도면에 작성되어 있지는 않으나 도면의 회로구성이 포함되어 있는)의 정전기적 준위로 인하여 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 하나 이상의 200(그래핀)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여, 하나 이상의 300(도면에 작성되어 있지는 않으나 도면의 회로구성이 포함되어 있는)으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면. 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 하나 이상의 200(그래핀)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여 하나 이상의 300(도면에 작성되어 있지는 않으나 도면의 회로구성이 포함되어 있는)으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면을 의미할 수 있다.
d. 상기 a 내지 c 중 하나 이상 선택되는 것에서, 본 발명의 한 실시형태에서, 본 도면에서 제시되는 구성요소는 일면에서 제시하는 설명의 범위 안에서 본 발명에서 제시하는 물리적 치수를 하나 이상 구비하며 그 크기나 모양이 달라질 수 있다. 본 발명의 한 실시형태에서, 본 도면의 구성은 하나 이상의 쿨롱 봉쇄(Coulomb blockade)로서 하나 이상 재구성되어 설명될 수 있다.
도 11 은,
a. 교차되어 지나가는 회로(장벽조정)의 정전기적 준위로 인하여 하나 이상의 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것(맨 밑에 하단부에 구비되어 있는)이 그래핀(변형이 가해져 있는 상부층)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 우측면의 회로로 Work funiction(일함수)의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나 이상의 회로로도 전자의 이동이 가능함을 의미한다.
b. 교차되어 지나가는 회로(장벽조정)의 정전기적 준위로 인하여 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 하나 이상의 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것(맨 밑에 하단부에 구비되어 있는)이 그래핀(변형이 가해져 있는 상부층)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 구비하여, Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면을 의미할 수 있다. 이는 일반적인 트랜지스터의 원리로서 하나 이상의 회로로도 전자의 이동이 가능함을 의미한다.
c. 교차되어 지나가는 회로(장벽조정)의 정전기적 준위로 인하여 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것(맨 밑에 하단부에 구비되어 있는)이 그래핀(변형이 가해져 있는 상부층)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 구비하여, Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면을 의미할 수 있다. 이는 일반적인 트랜지스터의 원리로서 하나 이상의 회로로도 전자의 이동이 가능함을 의미한다.
d. 상기 a 내지 c 에서, 본 도면은 교차되어 지나가는 회로(장벽조정)과 그래핀이 하나의 전지에 연결되어 있으며, 교차되어 지나가는 회로(장벽조정)의 정전기적 준위로 인하여 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 하나 이상의 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것(맨 밑에 하단부에 구비되어 있는)이 그래핀(변형이 가해져 있는 상부층)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 구비하여 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면을 의미할 수 있다. 이는 일반적인 트랜지스터의 원리로서 하나 이상의 회로로도 전자의 이동이 가능함을 의미한다.
e. 상기 a 내지 c 에서, 본 도면은 교차되어 지나가는 회로(장벽조정)과 그래핀이 하나의 전지에 연결되어 있으며, 교차되어 지나가는 회로(장벽조정)의 정전기적 준위로 인하여 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것(맨 밑에 하단부에 구비되어 있는)이 그래핀(변형이 가해져 있는 상부층)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 구비하여 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면을 의미할 수 있다. 이는 일반적인 트랜지스터의 원리로서 하나 이상의 회로로도 전자의 이동이 가능함을 의미한다.
f. 본 도면의 설정과 관계없이, 교차되어 지나가는 회로(장벽조정)의 정전기적 준위로 인하여 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 하나 이상의 그래핀(변형이 가해져 있는 상부층)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 구비하여 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면을 의미할 수 있다. 이는 일반적인 트랜지스터의 원리로서 하나 이상의 회로로도 전자의 이동이 가능함을 의미한다.
g. 상기 a 내지 f 중 하나 이상 선택되는 것에서, 본 발명의 한 실시형태에서, 본 도면에서 제시되는 구성요소는 일면에서 제시하는 설명의 범위 안에서 본 발명에서 제시하는 물리적 치수를 하나 이상 구비하며 그 크기나 모양이 달라질 수 있다.
h. 상기 a 내지 e 중 하나 이상 선택되는 것에서, 본 발명의 한 실시형태에서, 본 도면에서 제시되는 구성요소는 일면에서 제시하는 설명의 범위 안에서 본 발명에서 제시하는 물리적 치수를 하나 이상 구비하며 그 크기나 모양이 달라질 수 있다. 본 발명의 한 실시형태에서, 본 도면의 구성은 하나 이상의 쿨롱 봉쇄(Coulomb blockade)로서 하나 이상 재구성되어 설명될 수 있다.
도 12 는,
a. 교차되어 지나가는 회로(장벽조정)의 정전기적 준위로 인하여 하나 이상의 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것(맨 밑에 하단부에 구비되어 있는)이 그래핀(변형이 가해져 있는 상부층)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 우측면의 회로로 Work funiction(일함수)의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나 이상의 회로로도 전자의 이동이 가능함을 의미한다.
b. 교차되어 지나가는 회로(장벽조정)의 정전기적 준위로 인하여 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 하나 이상의 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것(맨 밑에 하단부에 구비되어 있는)이 그래핀(변형이 가해져 있는 상부층)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 구비하여, Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면을 의미할 수 있다. 이는 일반적인 트랜지스터의 원리로서 하나 이상의 회로로도 전자의 이동이 가능함을 의미한다.
c. 교차되어 지나가는 회로(장벽조정)의 정전기적 준위로 인하여 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것(맨 밑에 하단부에 구비되어 있는)이 그래핀(변형이 가해져 있는 상부층)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 구비하여, Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면을 의미할 수 있다. 이는 일반적인 트랜지스터의 원리로서 하나 이상의 회로로도 전자의 이동이 가능함을 의미한다.
d. 상기 a 내지 c 에서, 본 도면은 교차되어 지나가는 회로(장벽조정)과 그래핀이 하나의 전지에 연결되어 있으며, 교차되어 지나가는 회로(장벽조정)의 정전기적 준위로 인하여 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 하나 이상의 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것(맨 밑에 하단부에 구비되어 있는)이 그래핀(변형이 가해져 있는 상부층)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 구비하여 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면을 의미할 수 있다. 이는 일반적인 트랜지스터의 원리로서 하나 이상의 회로로도 전자의 이동이 가능함을 의미한다.
e. 상기 a 내지 c 에서, 본 도면은 교차되어 지나가는 회로(장벽조정)과 그래핀이 하나의 전지에 연결되어 있으며, 교차되어 지나가는 회로(장벽조정)의 정전기적 준위로 인하여 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것(맨 밑에 하단부에 구비되어 있는)이 그래핀(변형이 가해져 있는 상부층)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 구비하여 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면을 의미할 수 있다. 이는 일반적인 트랜지스터의 원리로서 하나 이상의 회로로도 전자의 이동이 가능함을 의미한다.
f. 본 도면의 설정과 관계없이, 교차되어 지나가는 회로(장벽조정)의 정전기적 준위로 인하여 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 하나 이상의 그래핀(변형이 가해져 있는 상부층)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 구비하여 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면을 의미할 수 있다. 이는 일반적인 트랜지스터의 원리로서 하나 이상의 회로로도 전자의 이동이 가능함을 의미한다.
g. 상기 a 내지 f 중 하나 이상 선택되는 것에서, 본 발명의 한 실시형태에서, 본 도면에서 제시되는 구성요소는 일면에서 제시하는 설명의 범위 안에서 본 발명에서 제시하는 물리적 치수를 하나 이상 구비하며 그 크기나 모양이 달라질 수 있다.
h. 상기 a 내지 e 중 하나 이상 선택되는 것에서, 본 발명의 한 실시형태에서, 본 도면에서 제시되는 구성요소는 일면에서 제시하는 설명의 범위 안에서 본 발명에서 제시하는 물리적 치수를 하나 이상 구비하며 그 크기나 모양이 달라질 수 있다. 본 발명의 한 실시형태에서, 본 도면의 구성은 하나 이상의 쿨롱 봉쇄(Coulomb blockade)로서 하나 이상 재구성되어 설명될 수 있다.
도 13 :은,
a. 본 도면은, 그래핀의 굴곡지는 특성을 이용하여 하나 이상의 열팽창물질을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로로 인하여 하나 이상의 열팽창물질이 열팽창하여 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터의 주요 회로도를 설명하는 도면이다.
b. 본 도면은, 그래핀의 굴곡지는 특성을 이용하여 하나 이상의 열팽창물질을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로로 인하여 하나 이상의 열팽창물질이 열팽창하여 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절, 로 구성되는 것 중 하나 이상 선택되는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터의 주요 회로도를 설명하는 도면으로도 이해될 수 있다.
c. 본 도면은, 그래핀의 굴곡지는 특성을 이용하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 중 하나 이상 선택되는 것을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로로 인하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 중 하나 이상 선택되는 것이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터의 주요 회로도를 설명하는 도면이다.
d. 본 도면은, 그래핀의 굴곡지는 특성을 이용하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 중 하나 이상 선택되는 것을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로로 인하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 중 하나 이상 선택되는 것이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절, 로 구성되는 것 중 하나 이상 선택되는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터의 주요 회로도를 설명하는 도면으로도 이해될 수 있다.
e. 상기 a 내지 d 중 하나 이상 선택되는 것에서, 본 발명의 한 실시형태에서, 본 도면에서 제시되는 구성요소는 일면에서 제시하는 설명의 범위 안에서 본 발명에서 제시하는 물리적 치수를 하나 이상 구비하며 그 크기나 모양이 달라질 수 있다.
f. 상기 a 내지 d 중 하나 이상 선택되는 것에서, 본 발명의 한 실시형태에서, 본 도면에서 제시되는 구성요소는 일면에서 제시하는 설명의 범위 안에서 본 발명에서 제시하는 물리적 치수를 하나 이상 구비하며 그 크기나 모양이 달라질 수 있다. 본 발명의 한 실시형태에서, 본 도면의 구성은 하나 이상의 쿨롱 봉쇄(Coulomb blockade)로서 하나 이상 재구성되어 설명될 수 있다.

하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.

그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 일반적으로 통용되는 용어들로서 이는 생산자의 의도 또는 관계에 따라 달라질 수 있으므로 그 정의는 본 명세서에서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법은, 기판상에 1). 금속층 구비(또는 증착) 그 이후, 2). 500℃ 이하의 온도에서 탄소-포함 가스 및 에칭 가스를 공급하고 유도결합플라즈마 화학기상증착(Inductively Coupled Plasma-Chemical Vapor Deposition; ICP-CVD)를 수행하되, 3). 상기 탄소-포함 가스 공급에서 금속의 에칭가스를 같이 공급하여, 상기 금속층 상에서 그래핀이 성장하며, 4). 상기 3) 공정에서, 계속적인 유도결합플라즈마 화학기상증착(Inductively Coupled Plasma-Chemical Vapor Deposition; ICP-CVD)를 수행하되, 에칭가스로 인하여(또는 에칭가스를 계속적으로 공급하여), 금속층이 계속적으로 전부 제거되어, 기판상에 그래핀이 직접 접하는 저온 기판 직성장 그래핀의 제조방법을 구비한다. 다시 설명하자면, 500℃ 이하의 저온에서 탄소-포함 가스 및 에칭 가스를 공급하고 유도결합플라즈마 화학기상증착(ICP-CVD)을 유지한 채로 상기 금속층을 에칭 가스로 제거하는 제거 공정을 구비하여, 금속층을 포함하지 않은 상태로 기판상에 그래핀을 성장시키는 것; 을 특징으로 하는 저온 기판 직성장 그래핀의 제조방법을 구비한다.

본 명세서에서 사용되는 "유도결합플라즈마 화학기상증착(Inductively Coupled Plasma-Chemical Vapor Deposition; ICP-CVD)"은 "ICP-CVD"로 표기될 수 있다.

본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법은 ICP-CVD를 유지한 상태에서 금속층의 제거로, 상기 제거되는 금속에 성장할 수 없게 된 탄소가 높은 모빌리티를 유지한 채로, 금속층상(또는 기판상)에서 그래핀으로 성장하게 될 수 있다. 본 발명의 한 실시형태에서, 금속층(금속) 제거에 의해서 최초로 핵발생(nucleate)한 그래핀에, 높은 모빌리티를 가진 탄소가 이동하여 들어가게 되므로, 새로운 그래핀의 핵 발생은 억제될 수 있으며, 그래핀의 결정립경이 커질 수 있다. 본 발명의 한 실시형태에서, 상기 새로운 그래핀의 핵 발생은 억제될 수 있으며, 그래핀의 결정립경이 커지는 단계를 수행하여 구비되는 그래핀은 단결정 그래핀을 의미할 수 있다.

본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서 해당 제거 공정에서는, 에칭 가스를 공급하며, 해당 금속층을 제거하도록 구성할 수 있다. 본 제조 방법에 따라 금속층이 모두 제거될 때까지, 충분한 시간동안 에칭을 하면, 그래핀은, 사이에 금속층을 개재하지 않고, 기판에 접하게 된다.

본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법은 또한, 아래와 같이 서술된다. ICP-CVD을 유지한 채로, 금속층을, 염소 등의 에칭 가스에 의해 제거한다. 그러면, 금속층의 표면에, 탄소가 그래핀으로서 성장한다. 이대로 에칭을 계속하면, 성장한 그래핀이 한층 더 성장한다. ICP-CVD를 유지한 채로 에칭을 하므로, 이 때문에, 탄소는, 이미 성장을 끝낸 그래핀과 결정 구조를 이루도록 성장한다. 최종적으로는 금속층이 모두 제거되고, 그래핀이, 기판의 표면에 직접 접하게 된다.

그러므로, 종래의 금속 촉매를 이용한 제조방법과는 달리, 금속을 포함하지 않은 상태로 그래핀을 기판상에 직접 성장시킬 수 있다. 또한, 금속층의 형상을 적절히 설정하는 것으로, 종래의 제조방법으로 제작한 그래핀의 전사에 의한 방법보다, 그래핀의 패턴을 세밀하게 형성할 수 있다.

본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 금속층의 금속은 구리, 니켈, 중 하나 이상 선택되는 것을 구비하고, 에칭 가스로서 염소를 이용할 수 있다. 그렇지만, 탄소를 성장시킬 수 있는 임의의 금속과, 해당 금속에 대한 에칭 가스를 이용할 수도 있다. 본 발명의 한 실시형태에서, 상기 임의의 금속은 단결정 금속, 다결정 금속, 중 선택되는 금속을 의미할 수 있다. 본 발명의 한 실시형태에서, 상기 임의의 금속은 원자들이 가지런히 정렬된 금속을 의미할 수 있다.

본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 금속층은 원자들이 가지런히 정렬된 금속층을 의미할 수 있다.

본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 금속층은 게르마늄 또는 저마늄(Ge)층을 의미하고, 에칭 가스로서 진한 황산과 질산을 이용할 수 있으나 이에 한정되지는 않는다. 본 발명의 한 실시형태에서, 상기 게르마늄 또는 저마늄(Ge)층은 원자들이 가지런히 정렬된 게르마늄 또는 저마늄(Ge)층을 의미할 수 있다. 본 발명의 한 실시형태에서, 상기 원자들이 가지런히 정렬된 게르마늄 또는 저마늄(Ge)층은 단결정 게르마늄 또는 저마늄(Ge)층을 의미할 수 있다.

본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 원자들이 한쪽으로 가지런히 정렬된 금속층의 구조는 상기 구조 위에 저온 기판 직성장 그래핀의 제조방법으로 성장시키는 그래핀 씨앗(seed)들도 일정한 방향으로 연결돼 단결정 그래핀을 구비할 수 있다.

본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 금속층의 금속은, 그래핀을 성장시킬 수 있는 1개의 금속 원소로 이루어진 순금속이나 복수의 금속 원소로 이루어진 합금을 이용할 수 있다. 다만, 탄소가 그래핀으로 성장가능하고, 에칭 가스에 의해 제거가 가능하면 이용해도 좋다.

본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 기판은 금속층이 구비되어 있는 상태로 ICP-CVD 챔버내로 위치되어, 기판 직성장 그래핀의 제조방법을 수행할 수 있다.

본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 기판을 위치시키는 공정은 로드-잠금 챔버(load-locked chamber) 위치결정공정, 롤투롤 위치결정공정, 중 선택되는 위치결정공정방법을 구비할 수 있다.

본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 기판의 상부에 구비되는 금속층을 구비하는 단계는 증착, 전자 빔 증착, 스퍼터링(sputtering), 원자층증착(Atomic Layer Deposition: ALD), 물리적기상증착(Physical Vapor Deposition: PVD), 화학적기상증착(Chemical Vapor Deposition: CVD) 중 선택되는 방법을 구비할 수 있다.

본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, ICP-CVD에 의하여 그래핀을 형성하는 것은 낮은 압력 에서 높은 밀도의 플라즈마를 발생시켜 그래핀을 형성하는 것을 의미한다. 상기 ICP-CVD 장치의 챔버를, 예를 들어, 수 내지 수백 mTorr 정도의 진공도를 유지하면서 상기 탄소-포함 가스 및 에칭 가스를 주입하고, 수 백 kHz 내지 수 백 MHz의 고주파 전력을 인가함으로써 형성되는 유도자장에 의해 상기 챔버 내에 플라즈마를 형성하게 되어 상기 챔버 내의 기판 상에 형성된 금속층 상에 탄소-포함 가스의 반응에 의하여 그래핀이 형성된다. 그 이후, 계속적인 유도결합플라즈마 화학기상증착(Inductively Coupled Plasma-Chemical Vapor Deposition; ICP-CVD)를 수행하되, 에칭가스로 인하여(또는 에칭가스를 계속적으로 공급하여), 금속층이 전부 제거되어, 기판상에 그래핀이 직접 접하는 저온 기판 직성장 그래핀의 제조방법을 구비한다. 상기 ICP-CVD 과정은 상기 금속층 영역 전체에서 상기 탄소-포함 가스가 균일하게 분사되어 균일한 플라즈마를 형성되도록 하는 것이 중요하며, 더하여, 에칭 가스 또한 균일하게 분사되는 것이 중요하다. 상기 과정을 수행하면 상기 기판의 온도를 500℃ 이하의 저온으로 유지하며 상기 기판상에 그래핀이 직접 접하는 저온 기판 직성장 그래핀을 형성할 수 있다.

본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서 ICP-CVD 공정 이후에, 상기 형성된 그래핀에 대하여 냉각방법을 수행할 수 있다. 상기 냉각방법은 형성된 그래핀이 균일하게 성장하여 일정하게 배열될 수 있도록 하기 위한 방법으로서, 급격한 냉각은 그래핀의 균열 등을 야기할 수 있으므로, 일정 속도로 서서히 냉각시키는 것이 좋으며, 예를 들어, 자연 냉각 등의 방법을 사용하는 것도 가능하다. 상기 자연 냉각은 열처리에 사용된 열원을 단순히 제거한 것으로서, 이와 같이 열원의 제거만으로도 충분한 냉각 속도를 얻는 것이 가능하다.

본 발명의 한 실시형태에서, ICP-CVD 공정은 금속층의 에칭공정을 ICP-CVD 공정에 포함하여 그래핀을 기판상에 직접 성장시키는, 본 발명의 명세서에서 새로운 기술로 명칭하는 저온 기판 직성장 그래핀의 제조방법으로서의 ICP-CVD 공정을 의미할 수 있다.

본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법은 상기 탄소-포함 가스 및 에칭 가스와 함께 환원가스를 더 공급하는 것을 포함하는 것일 수 있다. 예를 들어, 상기 환원가스는 수소, 헬륨, 아르곤, 또는 질소를 포함하는 것일 수 있다.

본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 금속층은 패터닝된 금속층, CMP 공정을 수행한 금속층, 중 하나 이상 선택되는 금속층을 의미할 수 있다.

본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 에칭 가스는 산, 염소, 또는 이들의 조합을 포함하는 에칭 가스를 의미할 수 있다. 본 발명의 한 실시형태에서, 에칭 가스는 산, 염소, 중 하나 이상 선택되는 것에 한정되지 않으며, 금속층을 에칭 할 수 있는 가스라면 이용가능하다.

본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 그래핀의 층수는 최소 1층 내지 50 층을 구비할 수 있으나 이에 한정되지는 않는다. 상기 그래핀 층수를 구비하기 위한 ICP-CVD 공정과 제거공정 및 냉각 방법은 1 회 이상 수행되는 것을 의미한다.

본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 탄소 가스는 탄소수 약 1 내지 약 10을 가지는 탄소-포함 화합물을 의미할 수 있으나 이에 한정되지는 않는다. 예를 들어, 상기 탄소 가스는 사이클로펜탄, 사이클로펜타디엔, 헥산, 헥센, 사이클로헥산, 사이클로헥사디엔, 벤젠, 톨루엔, 일산화탄소, 이산화탄소, 메탄, 에탄, 에틸렌, 에탄올, 아세틸렌, 프로판, 프로필렌, 부탄, 부틸렌, 부타디엔, 펜탄, 펜텐, 펜틴, 펜타디엔, 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함할 수 있으나, 이에 한정되지는 않는다.

본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, ICP-CVD 장치의 챔버 내에서 상기 탄소-포함 가스 및 에칭 가스는 상기 탄소 가스 및 에칭 가스만 존재하거나, 또는 아르곤, 헬륨, 등과 같은 불황성 가스와 함께 존재하는 것도 가능하다. 또한, 상기 탄소-포함 가스 및 에칭 가스는 상기 탄소 가스 및 에칭 가스와 더불어 수소를 포함할 수 있다.

본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 금속층의 두께는 1 nm 내지 약 1000 nm, 중 선택되는 범위의 두께를 구비할 수 있다.

본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 금속층의 크기를 자유롭게 조절함으로써 대면적의 그래핀이 구비될 수 있다. 또한 탄소-포함 가스 및 에칭 가스가 기상으로 공급되어 금속층의 형상에 대한 제약이 존재하지 않으므로, 다양한 형태의 그래핀이 구비될 수 있다. 예를들어, 3 차원 입체 형상을 갖는 그래핀도 구비될 수 있다.

본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법은 ICP-CVD 수행 시간과 에칭 수행 시간을 동시에 조절하여 그래핀의 두께를 제어할 수 있다.

본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법은, 기판상에 금속층을 구비, 그 이후,

500℃ 이하의 저온에서 탄소-포함 가스 및 에칭 가스를 공급하고 유도결합플라즈마 화학기상증착(Inductively Coupled Plasma-Chemical Vapor Deposition; ICP-CVD)을 유지한 채로 상기 금속층을 에칭 가스로 제거하는 제거 공정을 구비하여, 금속층을 포함하지 않은 상태로 기판상에 그래핀을 성장시키는 것; 을 특징으로 하는 저온 기판 직성장 그래핀의 제조방법을 구비한다.

본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 기판은, 이산화규소 기판, 또는, 이산화규소막을 표면에 구비한 규소 기판인 것; 을 특징으로 하는 저온 기판 직성장 그래핀의 제조방법을 구비한다. 본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 기판은 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 구비 후 선택적으로 박막 또는 이산화규소막을 구비(또는 증착)할 수 있다.

본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 금속층의 금속은 니켈, 철, 구리, 코발트, 및 이들의 조합으로 이루어진 군으로부터 선택된 것을 포함하는 것이며, 에칭 가스는 염소인 것; 을 특징으로 하는 저온 기판 직성장 그래핀의 제조방법을 구비한다.

본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법은,

상기 기판을 증착 챔버 내로 로딩(loading)하여 상기 기판상에 금속층을 증착하는 단계; 및

상기 기판을 ICP-CVD 챔버 내로 로딩하고 상기 탄소-포함 가스 및 에칭 가스를 공급하고 ICP-CVD 에 의하여 저온에서 기판 직성장 그래핀을 형성하는 단계; 를 포함하되,

상기 기판은 로드-잠금 챔버(load-locked chamber)를 이용하여 상기 증착 챔버 및 ICP-CVD 챔버 내로 순차적으로 로딩되는 것; 을 특징으로 하는 저온 기판 직성장 그래핀의 제조방법을 구비한다. 더하여 본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀을 냉각하는 것을 추가 포함하는 단계를 구비할 수 있다.

본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법은, 본 발명에서 제시하는 그래핀 굽힘 트랜지스터 제조공정의 그래핀을 구비하는 공정부분이 주어질때마다 하나 이상 전체적으로 대체되어 적용될 수 있다. 본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법 이후, 그래핀 원자층이 식각되는 그래핀 제조방법을 구비하여 패터닝된 그래핀을 구비할 수 있다.

본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법은 여러 단계들을 추가 포함할 수 있으나, 기본적으로 금속층을 구비, 500℃ 이하의 저온에서 탄소-포함 가스 및 에칭 가스를 공급하고 유도결합플라즈마 화학기상증착(ICP-CVD)을 유지한 채로 상기 금속층을 에칭 가스로 제거하는 제거 공정을 구비하여, 금속층을 포함하지 않은 상태로 기판상에 그래핀을 성장시키는 단계를 수행하는 것이다.

본 발명의 한 실시형태에서, 단일층 또는 멀티층 그래핀을 구비하는 방법은, 금속층 구비(또는 증착) 후 탄소층 구비(또는 증착), 그 후 가열하여 탄소층이 용해되어 구비되는 탄소용해층을 형성하는 단계; 및 탄소용해층을 가열하여 탄소용해층의 금속을 승화시켜 단일층 또는 멀티층 그래핀을 생성하는 단계; 를 구비한 것을 특징으로 하는 그래핀의 제조 방법을 구비한다.

본 발명의 한 실시형태에서, 단일층 그래핀을 구비하는 방법은, 금속층 구비(또는 증착) 후 탄소층 구비(또는 증착), 그 후 가열하여 탄소층이 용해되어 구비되는 탄소용해층을 형성하는 단계; 및 탄소용해층을 가열하여 탄소용해층의 금속을 승화시켜 멀티층 그래핀을 생성하는 단계; 및 상기 탄소용해층의 최상층인 탄소로 이루어진 예비층으로부터 상기 멀티층 그래핀을 제거하는 단계; 및 상기 예비층을 단일층 그래핀으로 변환하는 단계; 를 구비한 것을 특징으로 하는 단일층 그래핀의 제조 방법을 구비한다.

본 발명의 한 실시형태에서, 단일층 또는 멀티층 그래핀을 구비하는 방법은, 탄소용해층의 금속의 승화로, 상기 승화되는 금속에 성장할 수 없게 된 탄소가 높은 모빌리티를 유지한 채로, 탄소용해층상에서 그래핀으로 성장하게 될 수 있다. 본 발명의 한 실시형태에서, 탄소용해층의 금속의 승화에 의해서 최초로 핵발생(nucleate)한 그래핀에, 높은 모빌리티를 가진 탄소가 이동하여 들어가게 되므로, 새로운 그래핀의 핵 발생은 억제될 수 있으며, 그래핀의 결정립경이 커질 수 있다. 본 발명의 한 실시형태에서, 상기 새로운 그래핀의 핵 발생은 억제될 수 있으며, 그래핀의 결정립경이 커지는 단계를 수행하여 구비되는 그래핀은 단결정 그래핀을 의미할 수 있다.

본 발명의 한 실시형태에서, 상기 금속층은 게르마늄 또는 저마늄(Ge)층을 포함할 수 있다.

본 발명의 한 실시형태에서, 상기 탄소층은 비정질, 결정, 중 선택되는 것을 의미할 수 있다.

본 발명의 한 실시형태에서, 상기 탄소층은 탄소만, 또는 탄소를 포함한 금속의 혼합체, 중 선택되는 것을 의미할 수 있다.

본 발명의 한 실시형태에서, 금속층 구비(또는 증착) 후 탄소층 구비(또는 증착), 그 후 가열하여 탄소층이 용해되어 구비되는 탄소용해층을 형성하는 단계; 에서, 상기 단계는 1). 반응기 내에 위치하는 단계 2). 진공 배기를 수행하는 단계, 3). 혼합기체를 투입하는 단계, 4). 일정 토르(Torr)의 분위기에서, 반응기를 용해온도대(대략 온도는 섭씨 800~900도)까지 가열하여, 이 온도를 대략 수 에서 수십분간 지속유지하는 단계, 로 구성되는 단계를 구비한다. 상기 과정을 수행하면, 탄소용해층을 형성할 수 있다.

본 발명의 한 실시형태에서, 단일층 또는 멀티층 그래핀의 제조방법으로 성장 구비된 그래핀층의 두께는, 수 나노미터 에서 수십 나노미터, 또는 0.5 내지 200 나노미터, 단일층 그래핀 내지 멀티층 그래핀, 중 선택되는 범위의 두께로 형성이 가능하다.

본 발명의 한 실시형태에서, 기판(10)은, 이산화규소 기판이나 이산화규소막을 표면에 부착한 규소 기판으로 할 수 있는 것 외에, 다층 구조 또한 가능하다. 다층 구조로 했을 경우에는, 예를 들어, 층에 장벽조정회로, 도체, 반도체나 절연체를 적절히 배치하고, 반도체 회로, 전자 회로, 전기 회로 등을 형성하는 것이 가능하다.

본 발명의 한 실시형태에서, 기판(10)상부에 구비되는 금속층은 탄소용해층을 구비하는데 있어서 금속층의 하부가 용해되지 않고 상부만 용해되어, 금속층/탄소용해층 의 순서로 적층형태를 구비할 수 있다. 그 이후, 단일층 또는 멀티층 그래핀을 형성한다. 그 이후, 금속층과 탄소용해층을 함께 식각(또는 에칭)하는 공정을 구비할 수 있다.

본 발명의 한 실시형태에서, 기판(10)상부에 구비되는 금속층은 다층의 금속층을 의미할 수 있다. 일 실시적인 형태로 텅스텐/니켈로 구성되는 다층의 금속층을 구비할 수 있다. 상기 다층의 금속층은 탄소용해층을 구비하는데 있어서 다층의 금속층의 상부층만 용해되어, 예를들어, 텅스텐/탄소용해층의 순서로 적층형태를 구비할 수 있다. 그 이후, 단일층 또는 멀티층 그래핀을 형성한다. 그 이후, 금속층과 탄소용해층을 함께 식각(또는 에칭)하는 공정을 구비할 수 있다.

본 발명의 한 실시형태에서, 상기 단일층 또는 멀티층 그래핀 성장과정에서 탄소용해층이 모두 소진될 수 있으며, 탄소용해층이 모두 소진될 경우 그래핀이 하부층의 금속층(일면에서는 예를들어 텅스텐층)에 직접 접하게 된다. 그 이후, 금속층을 식각(또는 에칭)시킨다.

본 발명의 한 실시형태에서, 상기 단일층 또는 멀티층 그래핀 성장과정에서 탄소용해층이 모두 소진될 수 있으며, 탄소용해층이 모두 소진될 경우 멀티층 그래핀이 기판(10)에 직접 접하게 된다.

본 발명의 한 실시형태에서, 본 발명의 제시하는 멀티층 그래핀을 생성하는 단계; 를 구비한 것을 특징으로 하는 그래핀의 제조 방법은, 상기 일면에서 제시하는 탄소용해층이 모두 소진될 경우 그래핀이 기판(10)에 직접 접하게 되는 기판 직성장 멀티층 그래핀의 제조방법으로도 이해할 수 있다.

본 발명의 한 실시형태에서, 기판(10)의 상부에 구비되는 금속층 및 탄소층을 구비하는 단계는 스퍼터링(sputtering), 원자층증착(Atomic Layer Deposition: ALD), 물리적기상증착(Physical Vapor Deposition: PVD), 화학적기상증착(Chemical Vapor Deposition: CVD) 중 선택되는 방법을 구비할 수 있다.

본 발명의 한 실시형태에서, 기판(10)의 상부에 구비되는 금속층 구비한 후, 탄소층을 구비하는 단계는 1) 탄소층을 구비한 후, 금속층을 구비, 그 후 가열된 층(그리하여 탄소층이 용해되어 구비되는 탄소용해층)을 의미할 수 있다. 또는 2) 탄소를 포함한 금속의 혼합체층을 구비한 후, 금속층을 구비, 그 후 가열된 층(그리하여 탄소층이 용해되어 구비되는 탄소용해층)을 의미할 수 있다., 로 구성되는 1) 또는 2) 를 구비할 수 있다.

본 발명의 한 실시형태에서, 멀티층 그래핀 제조방법은 여러 단계들을 추가 포함할 수 있으나, 기본적으로 금속층을 구비, 탄소층을 구비, 가열하여 탄소용해층을 구비, 금속을 승화시켜, 멀티층 그래핀을 구비하는 단계를 수행하는 것이다.

본 발명의 한 실시형태에서, 단일층 그래핀 제조방법은 여러 단계들을 추가 포함할 수 있으나, 기본적으로 금속층을 구비, 탄소층을 구비, 가열하여 탄소용해층을 구비, 금속을 승화시켜, 멀티층 그래핀을 구비, 멀티층 그래핀 제거, 예비층 최상부를 단일층 그래핀으로 제조, 하는 단계를 수행하는 것이다.

본 발명의 한 실시형태에서, 탄소층 또는 탄소용해층의 제거에는, 산소를 포함한 가스를 이용한 플라즈마 매싱 등을 포함하여 수행할 수 있다.

본 발명의 한 실시형태에서, 본 발명의 트랜지스터에 사용할 수 있는 단일층 그래핀을 구비하는 방법을 설명하고자 한다. 탄소용해층이 사용되며, 탄소용해층은 금속과 탄소와의 혼합체로, 탄소와 금속의 혼합체를 가열(일정수준 이상의 온도)함으로서, 금속에 탄소가 용해한 층을 의미한다(금속층 구비(또는 증착) 후 탄소층 구비, 그 후 가열된 층(그리하여 탄소층이 용해되어 구비되는 탄소용해층), 그 이후, 추가적으로 화학적 기계적 연마 (chemical mechanical polishing(CMP)) 를 이용하여 상기 탄소용해층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다). 본 발명의 한 실시적인 형태로 상기 금속은 철, 니켈, 코발트, 중 선택되는 것을 의미할 수 있되 Si 또는 SiC는 제외한다. 그리고 단일의 원소(Si는 제외)로 이루어진 금속 외, 각종 합금도 이용 가능하다. 본 발명의 한 실시형태에서, 단일층 그래핀을 본 발명의 트랜지스터에서 사용하는데 있어서, 그래핀을 바로 성장해서 사용할 수 있다. 방법은 아래와 같이 설명된다. 탄소용해층을 준비 한 후 분위기 온도를 가한다. 그러면 그래핀이 단일층 혹은 멀티층으로 형성된다. 탄소용해층을 일정 torr 압력, 일정 온도 이상에서 열처리하면, 탄소용해층에서 위에 있는 금속(예를들어, 철, 니켈, 코발트, 중 선택되는 것 또는 합금-Si는 제외) 이 승화하면서, 탄소용해층 상에 멀티층 그래핀이 형성된다. 멀티층 그래핀에서 그래핀층의 수는 열처리 조건에 따라 달라질 수 있다. 멀티층 그래핀은 탄소-금속(예를들어, 철, 니켈, 코발트, 중 선택되는 것 또는 합금) 사이의 결합이 깨지면서 대략 3-4층의 탄소층이 재배열되어서 단일층 그래핀을 형성한다. 이러한 승화과정이 계속되면서 멀티층 그래핀이 형성된다. 탄소용해층에서 멀티층 그래핀과 접촉하는 최상층은 탄소로 이루어져 있으며, 그 아래의 층은 금속(예를들어, 철, 니켈, 코발트, 중 선택되는 것 또는 합금)과의 결합력이 상대적으로 강하나, 그래핀층의 전기적 고유 특성을 가지지 않는다. 이 층을 이하에서는 예비층이라 칭한다(추가적으로, 발생 할 수 있는 금속의 산화물을 환원 가능한 환원제가 그래핀 생성과정에서 구비될 수 있다). 이어서, 예비층과의 결합력이 약한 멀티층 그래핀을 탄소용해층로부터 제거한다.

이어서, 예비층을 단일층 그래핀으로 전환한다. 예비층은 그 아래의 금속(예를들어, 철, 니켈, 코발트, 중 선택되는 것 또는 합금)과 결합을 하고 있다. 탄소용해층을 수소 또는 금속(예를들어, 철, 니켈, 코발트, 중 선택되는 것 또는 합금-단일 금속 또는 합금을 의미할 수 있음)의 개스 분위기에서 열처리하면 상기 예비층과 결합된 금속(예를들어, 철, 니켈, 코발트, 중 선택되는 것 또는 합금)과 수소가 예를들어, 니켈-수소 결합을 하며, 금속(예를들어, 철, 니켈, 코발트, 중 선택되는 것 또는 합금)의 개스를 사용하는 경우 예비층과 결합된 본 발명의 한 실시형태에서 예를들어, 니켈과 철의 개스가 니켈-철 결합을 하므로, 상기 예비층은 니켈과의 결합력이 깨지며, 따라서, 상기 예비층은 그래핀 특성을 가진 단일층 그래핀으로 된다(추가적으로, 발생 할 수 있는 금속의 산화물을 환원 가능한 환원제가 그래핀 생성과정에서 구비될 수 있다). 그 이후, 남은 탄소용해층을 식각(또는 에칭)으로 제거하는 공정을 구비하여, 단일층 그래핀을 구비한다(또는 예비층에서 단일층 그래핀이 형성된 후 전사공정으로 구비할 수도 있다.)그 이후, 본 발명에서 제시하는 장벽조정회로를 구비한다. 본 발명의 한 실시적인 형태로, 상기 멀티층 그래핀을 제거하는 방법에는 (a). 상기 멀티층 그래핀 사이와 상기 예비층 사이로 산 또는 알칼리 금속을 삽입시키는 단계; 및 상기 멀티층 그래핀을 접착물질 또는 초음파로 제거하는 단계;, (b). 상기 멀티층 그래핀 상으로 폴리머 지지부재를 형성하는 단계; 및 상기 폴리머 지지부재를 상기 탄소용해층과 마주보는 방향으로 당기는 단계; (c). 접착물질를 사용하여 제거하는 단계, 로 구성되는 (a) 내지 (c), 중 하나 이상 선택되는 방법을 구비할 수 있다.

본 발명의 한 실시형태에서, 여러 가지 원인에 의해, 금속의 산화물이 탄소용해층에 생겨 버리는 일이 있을 수 있는데, 본 제조 방법에서는, 환원제를 공급함으로써, 금속의 산화물이 탄소용해층상에 잔류해 버리는 것을 방지하는 것으로, 양호한 그래핀을 얻을 수 있다.

본 발명의 한 실시형태에서, 단일층 그래핀을 제조하기 위한 멀티층 그래핀을 제거하는 방법에서, 멀티층 그래핀 사이와 상기 예비층 사이로 산 또는 알칼리 금속을 삽입시키는 단계; 에 있어서, 상기 방법은,

a. 탄소용해층 상에 멀티층 그래핀 성장 단계; 및

b. 성장된 멀티층 그래핀 성장웨이퍼를 산 또는 알칼리금속 증기 분위기 상에 위치시키거나, 증기를 투입하는 단계; 및

c. 산 또는 알칼리금속 증기가 멀티층 그래핀 사이와 상기 예비층 사이로 삽입되는 단계;로 구성되는 a 부터 c 의 단계를 구비할 수 있다.

본 발명의 한 실시형태에서, 단일층 그래핀을 제조하기 위한 멀티층 그래핀을 제거하는 방법에서, 멀티층 그래핀 사이와 상기 예비층 사이로 산을 삽입시키는 단계; 에 있어서, 상기 방법은,

a. 탄소용해층 상에 멀티층 그래핀 성장 단계; 및

b. 성장된 멀티층 그래핀 성장웨이퍼를 산 용액에 투입하는 단계; 및

c. 산이 멀티층 그래핀 사이와 상기 예비층 사이로 삽입되는 단계;로 구성되는 a 부터 c 의 단계를 구비할 수 있다.

본 발명의 한 실시형태에서, 예비층 상에 그래핀층이 형성되지 않은 것을 확인하는 방법에는 라만 스펙트럼을 이용한다. 멀티층 그래핀의 층수가 낮아짐에 따라서 그래핀층의 압축 스트레인이 감소하며, 이에 따라 2D 피크의 파수가 감소되는 방향으로 이동한다, 즉 라만 스펙트럼에서 그래핀 피크인 2D 피크의 존재여부를 확인한다. 2D 피크가 없으면 멀티층 그래핀이 모두 예비층으로부터 제거된 것으로 확인할 수 있다.

본 발명의 한 실시형태에서, 멀티층그래핀성장방법은 탄소용해층이 사용되며, 탄소용해층은 금속과 탄소와의 혼합체로, 탄소와 금속의 혼합체를 가열(일정수준 이상의 온도)함으로서, 금속에 탄소가 용해한 층을 의미한다(금속층 구비(또는 증착) 후 탄소층 구비, 그 후 가열된 층(그리하여 탄소층이 용해되어 구비되는 탄소용해층), 그 이후, 추가적으로 화학적 기계적 연마 (chemical mechanical polishing(CMP)) 를 이용하여 상기 탄소용해층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다). 그 이후, 탄소용해층에 분위기 온도를 가한다. 그러면 그래핀이 단일층 혹은 멀티층으로 형성한다. 탄소용해층을 일정 torr 압력, 일정 온도 이상에서 열처리하면, 탄소용해층에서 위에있는 금속(예를들어, 철, 니켈, 코발트, 중 선택되는 것 또는 합금-Si는 제외) 이 승화하면서, 탄소용해층 상에 멀티층 그래핀이 형성된다. 멀티층 그래핀에서 그래핀층의 수는 열처리 조건에 따라 달라질 수 있다. 멀티층 그래핀은 탄소-금속(예를들어, 철, 니켈, 코발트, 중 선택되는 것 또는 합금) 사이의 결합이 깨지면서 대략 3-4층의 탄소층이 재배열되어서 단일층 그래핀을 형성한다. 이러한 승화과정이 계속되면서 멀티층 그래핀이 형성된다(추가적으로, 발생 할 수 있는 금속의 산화물을 환원 가능한 환원제가 그래핀 생성과정에서 구비될 수 있다), 이 후, 남은 탄소용해층을 식각(또는 에칭)으로 제거하는 공정을 구비하여(또는 탄소용해층에서 멀티층 그래핀이 형성된 후 전사공정으로 구비할 수도 있다.), 본 발명의 한 실시형태에서, 상기 멀티층 그래핀 성장과정에서 탄소용해층이 모두 소진될 수 있으며, 탄소용해층이 모두 소진될 경우 멀티층 그래핀이 기판(10)에 직접 접하게 된다. 상기 일면에서 멀티층 그래핀을 구비한 이후, 본 발명에서 제시하는 장벽조정회로를 구비하기 위한 제조공정이 구비된다.

본 발명의 한 실시형태에서, 단일층 또는 멀티층 그래핀을 구비하는 제조방법은 반응기에서, 대략 10^-9 torr 압력, 1400 ℃ 이상에서, 수십분 열처리하면, 탄소용해층 위에 있는 금속(또는 합금)이 승화하면서, 탄소용해층상에 단일층 또는 멀티층 그래핀이 형성된다.

본 발명의 한 실시형태에서, 기판에 증착되는 금속층 또는/및 탄소층의 두께는 10nm 내지 1000nm 두께, 또는 100nm 내지 10 마이크로미터, 로 형성될 수 있다.

본 발명의 한 실시형태에서, 그래핀 굽힘 트랜지스터 또는 전자부품을 제조하는 방법은, (1). 그래핀 구비, (2). 금속층 증착, (3). 탄소층 구비, (4). 가열하여 탄소용해층 구비, (5). 단일층 그래핀이나 멀티층 그래핀 구비(방법은 일면에서 설명하였음), (6). 단일층 그래핀이나 멀티층 그래핀의 패터닝, (7). 탄소용해층 식각(패터닝)하여(또는 멀티층 그래핀이 기판으로 사용된 그래핀에 직성장한 상태에서 패터닝하여) 그래핀의 양자점(Quantum dot)을 구비로 구성되는 제조방법을 구비하여 그래핀의 양자점(Quantum dot)을 구비할 수 있다. 그 이후, 발명의 한 실시형태에서, 페이스 투 페이스(웨이퍼 대 웨이퍼) 결합방식을 사용하여 그래핀 굽힘 트랜지스터 또는 그래핀 굽힘 트랜지스터를 구비하는 전자부품을 구비할 수 있다.

본 발명의 한 실시형태에서, 탄소용해층의 금속은 Ni, Co, Fe, Pt, Pd, Au, Al, Cr, Cu, Mg, Mn, Mo, Rh, Si, Ta, Ti, W, U, V 및 Zr로 이루어진 군으로부터 선택된 하나 이상의 금속 또는 합금을 사용할 수 있다.

본 발명의 한 실시형태에서, 자기-조립 단분자막(SAM)은 알칸싸이올 자기조립단분자막(SAM of Alkanethiols)을 의미할 수 있다.

본 발명의 한 실시형태에서, 자기-조립 단분자막(SAM)은 알킬(Alkyl) 자기-조립 단분자막(SAM)을 의미할 수 있다. 그래핀 표면에서, 안정하고 밀집된 유기 단분자막은 사용이 용이하며, 자유로운 조정이 가능한 박막 또는 마스크로서 유용하게 사용될 수 있다.

본 발명의 한 실시형태에서, 자기-조립 단분자막(SAM)은 알킬실록산 자기조립단분자막(SAM of Alkylsiloxanes)을 의미할 수 있다.

본 발명의 한 실시형태에서, 자기-조립 단분자막(SAM)은 알칸인산(Alkanephosphonic Acid) 자기-조립 단분자막(SAM)을 의미할 수 있다. 알칸인산의 산(acid) 부분은 약간의 가열을 통해 그래핀 표면 위에 강하게 고정되는데, 이를 통해 정렬된 알칸사슬 박막을 얻을 수 있다.

본 발명의 한 실시형태에서, 자기-조립 단분자막(SAM)은 Dihydroxyphenylethylamine(Dopamine)(디 하이드 록시 페닐 에틸 아민-도파민) 자기-조립 단분자막(SAM)을 의미할 수 있다. Dihydroxyphenylethylamine(Dopamine)(디 하이드 록시 페닐 에틸 아민-도파민)은 그래핀 표면에 대해 강한 고정력을 갖을 수 있다.

본 발명의 한 실시형태에서, 본 발명에서 제시하는 그래핀 원자층이 식각되는 그래핀 제조방법에 있어서, (a) 단일층 그래핀 또는 멀티층(다층) 그래핀층 상에 자기-조립 단분자막(SAM)을 구비(또는 흡착 또는 부착)하는 단계; (b) 상기 자기-조립 단분자막(SAM)을 마스크로 이용하여 상기 단일층 그래핀 또는 멀티층(다층) 그래핀층을 식각(예를들어, 에너지원을 조사)하는 단계; (d). 자기-조립 단분자막(SAM)을 제거(예를들어, 용매로 세척(또는 용매에 침잠 후 초음파로 제거), 또는 열로 제거), 로 구성되는 상기 (a) 내지 (d) 의 방법을 본 발명의 제조방법에 부분적으로 포함할 수 있다.

본 발명의 한 실시형태에서, 본 발명에서 제시하는 그래핀 원자층이 식각되는 그래핀 제조방법에 있어서, (a). 하나 이상의 층을 구비하는 그래핀 표면에 폴리메틸 메타크릴레이트(PMMA)을 마스크로 구비하는 단계; (b). 상기 폴리메틸 메타크릴레이트(PMMA)이 구비된 하나 이상의 층을 구비하는 그래핀에 에너지원을 조사하는 단계; (c). 상기 폴리메틸 메타크릴레이트(PMMA)을 아세톤으로 제거하는 단계, 로 구성되는 상기 (a) 내지 (c) 의 방법을 본 발명의 제조방법에 부분적으로 포함할 수 있다.

본 발명의 한 실시형태에서, 자기-조립 단분자막(SAM)을 흡착시키는 단계는 자기조립 단분자를 단일층 또는 멀티층 그래핀에 프린팅 시켜 흡착시키는 단계를 구비할 수 있다.

본 발명의 한 실시형태에서, 자기-조립 단분자막(SAM)을 구비하는 단계는 프린팅 방법을 이용하여 선택적으로 자기-조립 단분자막(SAM)을 단일층 또는 멀티층 그래핀에 구비할 수 있다.

본 발명의 한 실시형태에서, 프린팅 방법은 잉크젯 프린팅 방법, 컨택 프린팅 방법 등을 모두 포함한다.

본 발명의 한 실시형태에서, 잉크젯 프린팅은 아래와 같이 설명된다. 먼저 자기-조립 단분자 용액을 이용하여 잉크를 준비한다. 그리고 잉크를 준비하는 과정에서 잉크의 점도, 표면장력, 용해도 등을 조절하여 잉크 방울의 형성과 자기-조립 단분자막(SAM) 패턴의 크기를 조절할 수 있다. 다음으로 준비된 잉크를 잉크젯 프린팅 기계에 구비하고, 잉크를 분사시키기 위하여 전압 펄스를 조절한다. 잉크의 점도, 표면장력, 용해도 또는 전압 펄스를 조절하여 최종적으로 패턴의 크기와 물성이 결정된다. 이에 따라 자기-조립 단분자막(SAM) 패턴의 패턴 라인의 폭을 수 nm 내지 수백㎛로 조절할 수 있으며, 자기-조립 단분자막(SAM) 패턴 라인 사이의 간격을 수 ㎚에서 수백 ㎛까지 조절할 수 있다. 전압 펄스의 조절이 끝난 잉크젯 프린팅 기계를 이용하여 원하는 패턴의 형상으로 단일층 또는 멀티층 그래핀 상에 잉크를 분사한 뒤 소결과정을 실시하여 자기-조립 단분자막(SAM)을 형성한다.

본 발명의 한 실시형태에서, 본 발명에서 제시하는 그래핀 원자층이 식각되는 그래핀 제조방법에 있어서, 자기-조립 단분자막(SAM)을 마스크로 이용하여, 그래핀 식각을 원자 단위로 제어하면서 그래핀의 식각 깊이를 용이하게 선택적으로 제어할 수 있다. 예를 들어, 본 발명의 그래핀 원자층이 식각되는 그래핀 제조방법을 1 회 수행함으로써 하나 이상의 층을 구비하는 그래핀의 단수 층을 식각할 수 있으며, 상기 본 발명의 그래핀 원자층이 식각되는 그래핀 제조방법을 2 회 이상 수행함으로써 하나 이상의 층을 구비하는 그래핀의 복수 층을 조절하며 식각할 수 있다.

본 발명의 한 실시형태에서, 본 발명에서 제시하는 그래핀 원자층이 식각되는 그래핀 제조방법에 있어서, 상기 그래핀층의 구조에는 상기 그래핀층이 평면으로 층층이 중첩된 것 이외에도 계단식으로 중첩된 것이 포함될 수 있고, 상기 계단식으로 중첩된 경우에는 상기 그래핀의 원자층 식각 방법을 약 1 회 수행함으로써 최상층의 그래핀층 약 1 개 층만 이 식각되는 것이 아니라, 일부 노출되어 있는 하부 그래핀층들도 함께 식각되는 것일 수 있다. 이와 같은 경우들을 모두 포함하기 위하여, 본 발명의 한 실시예에서는, 상기 그래핀의 원자층이 식각되는 그래핀 제조방법을 약 1 회 수행함으로써 상기 그래핀에 포함된 그래핀층의 "단수 층"이 식각된다고 표현하였으나, 이에 한정되지는 않는다.

또한, 본 발명의 그래핀 원자층이 식각되는 그래핀 제조방법은 여러 단계들을 추가 포함할 수 있으나, 기본적으로는 하나 이상의 층을 구비하는 그래핀 표면에 자기-조립 단분자막(SAM)을 마스크로 이용하는 것, 및 상기 자기-조립 단분자막(SAM)이 구비(또는 흡착 또는 부착)된 하나 이상의 층을 구비하는 그래핀에 에너지원을 조사하는 것을 통해 경제적으로 수행될 수 있다.

본 발명의 한 실시형태에서, 그래핀 원자층이 식각되는 그래핀 제조방법은, 하나 이상의 층을 구비하는 그래핀 표면에 자기-조립 단분자막(SAM)을 구비(또는 흡착 또는 부착)하는 것; 및 상기 자기-조립 단분자막(SAM)이 구비(또는 흡착 또는 부착)된 하나 이상의 층을 구비하는 그래핀에 에너지원을 조사하는 것을 포함하는, 그래핀 원자층이 식각되는 그래핀 제조방법을 제공한다.

본 발명의 한 실시형태에서, 에너지원은 레이저, 플라즈마, 중성빔, 이온빔, 열에너지, 및 이들의 조합들로 이루어지는 군으로부터 선택되는 것을 포함하는 것일 수 있다.

본 발명의 한 실시형태에서, 중성빔은 비반응성 기체를 함유하는 중성빔을 포함하는 것일 수 있다.

본 발명의 한 실시형태에서, 그래핀 원자층이 식각되는 그래핀 제조방법은 1 회 내지 100회 이상 반복 수행되는 것을 포함하는 것일 수 있다.

본 발명의 한 실시형태에서, 중성빔은, Xe, He, Ar, N2, Ne, 및 이들의 조합들로 이루어지는 군으로부터 선택되는 기체를 함유하는 중성빔을 포함하는 것일 수 있다.

본 발명의 한 실시형태에서, 그래핀 원자층이 식각되는 그래핀 제조방법은 에너지원을 조사하는 것 이후에 에너지원을 조사함으로써 발생된 식각 부산물을 자기-조립 단분자막(SAM)과 함께 유기용매(또는 이에 한정되지 않는 제거물질)로 제거하는 것을 추가 포함하는 것일 수 있다.

본 발명의 한 실시형태에서, 그래핀 원자층이 식각되는 그래핀 제조방법은, 자기-조립 단분자막(SAM)을 구비(또는 흡착 또는 부착)하여 하나 이상의 층을 구비하는 그래핀을 식각시키는 단계 이후에, 자기-조립 단분자막(SAM)을 유기용매 또는 열로 제거하는 것을 추가 포함하는 단계; 를 구비하는 것을 특징으로 하는 그래핀 원자층이 식각되는 그래핀 제조방법을 구비한다. 본 발명의 한 실시형태에서, 상기 유기용매로 제거하는 것은 유기용매에 담근 후 초음파 분해(sonication)하는 방법을 사용할 수 있다.

본 발명의 한 실시형태에서, 그래핀 원자층이 식각되는 그래핀 제조방법은 식각 부산물을 제거하는 것 이후에 상기 하나 이상의 층을 구비하는 그래핀을 열처리하는 것을 추가 포함하는 것일 수 있다. 한 실시적인 예로, 상기 열처리에서 자기-조립 단분자막(SAM)을 같이 제거하는 공정이 추가 될 수 있다.

본 발명의 한 실시형태에서, 그래핀 원자층이 식각되는 그래핀 제조방법은 자기-조립 단분자막(SAM)과 식각 부산물을 제거하는 것 이후에 상기 하나 이상의 층을 구비하는 그래핀을 열처리하는 것을 추가 포함하는 것일 수 있다. 여기에서, 상기 열처리는 상기 에너지원으로서의 열에너지와는 다른 종류의 것이다. 본 발명의 한 실시형태에서, 상기 열처리는 어닐링 공정으로 수행되는 것을 의미할 수 있다.

본 발명의 한 실시형태에서, 에너지원을 조사하는 공정은 다양한 형태의 에너지원 발생 장치를 사용함으로써 수행될 수 있다. 본 발명의 한 실시형태에서, 0 eV 초과 내지 약 40 eV의 에너지를 적용 할 수 있는 다양한 종류의 에너지원 발생 장치를 이용하여 상기 에너지원이 조사될 수 있지만 이에 한정되지는 않는다.

본 발명의 한 실시형태에서, 본 발명에서 제시하는 그래핀 원자층이 식각되는 그래핀 재조방법은 본 발명의 명세서에서 그래핀을 패터닝, 그래핀을 식각, 패터닝된 그래핀, 이 주어질 때마다 주어지는 공정을 대체하여 수행될 수 있다.

본 발명의 한 실시형태에서, 단일층 또는 멀티층 그래핀을 구비하는 방법은, 여러 단계들을 추가 포함할 수 있으나, 기본적으로 멀티층 그래핀을 구비(또는 성장)하는 단계; 및 멀티층 그래핀에 에너지원을 조사하는 단계; 및 멀티층 그래핀에 에너지원을 조사하여 그래핀의 층수를 조절하여 단일층 또는 멀티층 그래핀을 구비하는 단계; 구비하는 것을 특징으로 하는 그래핀의 제조 방법을 구비할 수 있다.

본 발명의 한 실시형태에서, 어닐링은, 업계에 공지된 어닐링 방법을 당업자가 선택하여 수행할 수 있다. 예를 들어, 상기 어닐링은 Ar, O2, N2, O3, N2O, H2O2, H2O, 및 이들의 조합으로 이루어지는 군에서 선택되는 것을 포함하는 기체 분위기 하에서 수행되는 것일 수 있다. 또는, 상기 어닐링은 급속 열처리함으로써 수행되는 것일 수 있다. 예를 들어, 상기 급속 열처리는 산화품질을 높이기 위한 목적으로 수행되는 것일 수 있다.

본 발명의 한 실시형태에서, 에너지원의 조사 공정에서 높은 에너지를 가진 에너지원이 그래핀 표면뿐만 아니라 하부의 그래핀에도 일부 물리적 손상을 가할 수 있으며, 이와 같은 물리적 손상은 상기 어닐링을 추가 수행함으로써 상기 하부의 그래핀층에서 일어난 물리적 손상을 좀더 보완 가능하다.

본 발명의 한 실시형태에서, 에너지원의 조사 공정을 통해 자기-조립 단분자막(SAM)의 구비(또는 흡착 또는 부착)없이 하나 이상의 그래핀층에 에너지원을 조사를 하여, 그래핀층의 두께를 조절하여 구비하는 단일층 또는 멀티층 그래핀을 제조하는 방법을 구비할 수 있다.

본 발명의 한 실시형태에서, 그래핀 굽힘 트랜지스터를 제조하는 방법은, <Ⅰ>. (1). 기판세척, (2). 기판식각, (3). 식각 부위에 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 구비, 또는 본 발명의 한 실시형태에서, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 구비 후 선택적으로 박막 또는 이산화규소막을 구비(또는 증착)할 수 있다, (4). PMMA층 drop-coating(드랍코팅)(또는 spin-coating(스핀코팅)), (5). Ni 증착, (6). Ni 한쪽면 식각, 또는 이온빔 홀뚫기, 또는 에칭(하부의 PMMA를 충분히 용해할 수 있으며, 마스크가 구비되어 위치를 조절함), 본 발명의 한 실시예에서, 마스크는 폴리메틸 메타크릴레이트 (poly methyl methacrylate (PMMA)) 로 만들어진다. 추가적인 선택으로(또는 Ni 증착단계 이후) 화학적 기계적 연마 (chemical mechanical polishing(CMP)) 를 이용하여 상기 Ni층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (7). PMMA층 아세톤으로 용해, (8). 마스크 제거(7번공정에서 같이 제거될 수 있음), (9). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소는 Ni의 양쪽면에 그래핀 성장이 이루어진다. (10). 상부측 그래핀 패터닝(그래핀 패터닝전에 아세톤 용액이 흘러들어간 구멍을 매꾼다(또는 증착한다), (11). Ni 식각(또는 에칭), 로 구성되는 (1) 내지 (11)의 공정 순서를 구비한다. 또는 <Ⅱ>. (1). 기판세척, (2). 기판식각, (3). 식각 부위에 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 구비, 또는 본 발명의 한 실시형태에서, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 구비 후 선택적으로 박막 또는 이산화규소막을 구비(또는 증착)할 수 있다, (4). Cu 또는 Ni 증착, 추가적인 선택으로 화학적 기계적 연마 (chemical mechanical polishing(CMP)) 를 이용하여 상기 Cu 또는 Ni층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (5). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소는 Cu 또는 Ni 상부면에 그래핀 성장이 이루어진다. (6). 상부측 그래핀 패터닝, (7). Cu 또는 Ni 식각(또는 에칭), 로 구성되는 (1) 내지 (7)의 공정 순서를 구비한다. 또는 <Ⅲ>. (1). 기판세척, (2). 기판식각, (3). 식각부위에 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 구비, 또는 본 발명의 한 실시형태에서, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 구비 후 선택적으로 박막 또는 이산화규소막을 구비(또는 증착)할 수 있다, (4). 금속층(예를들어, 철, 니켈, 중 선택되는 것) 증착, (5). 탄소층 구비, (6). 금속층(예를들어, 철, 니켈, 중 선택되는 것)에 탄소층을 용해(탄소용해층-가열공정), 추가적으로 화학적 기계적 연마 (chemical mechanical polishing(CMP)) 를 이용하여 상기 탄소용해층의 두께 및 평탄도를 바람직한 수준으로 조절한다. (7). 이후 다층 그래핀(또는 멀티층그래핀) 또는 단일층그래핀을 구비한다(본 발명의 명세서 일면에 자세히 설명하였음), 그 이후 추가적인 선택으로 그래핀층을 패터닝한다. (8). 식각(또는 에칭, 에칭가스, 담금)로 남은 탄소용해층 제거, 또는 7 번 과정에서 탄소용해층이 완전히 제거되며, 멀티층 그래핀이 기판에 접한다. 그 이후 추가적인 선택으로 멀티층 그래핀을 패터닝한다, (9). 절연층 또는 PMMA층 또는 절연층과 PMMA층 구비, (10). 장벽조정회로 구비(일 실시예로, 장벽조정회로 구비 후 PMMA층을 용해), (11). 페이스 투 페이스(face to face) 결합, 로 구비되는 (1) 내지 (11)의 공정순서를 구비한다.

발명의 한 실시형태에서, 일면에서 제시하는 공정(<Ⅰ>의 공정, <Ⅱ>의 공정, <Ⅲ>의 (1) 내지 (8) 공정) 그 이후, 소스층 (그래핀과 연결되는 좌측부-소스) 은, 메탈로 구성되며, (A). 드레인층 (그래핀과 물리적으로 갭(여기서는 높낮이-페르미레벨의 높이조절을 의미한다)이 구비되어 있는 우측부-드레인) 은 추후 웨이퍼 결합 단계에서 접착(adhesion) 이 가능한 구리 (Cu) 로 구성된다(물론, 그래핀 또는 다른 메탈이 구비되고 장벽조정회로 웨이퍼와 컨텍부분만 Cu로 구비가 가능하다), (B). 드레인층 (그래핀과 쇼키 장벽(Schottky Barrier)을 구성하기 위한 우측부-드레인은 실리콘, 또는 반도체로 그래핀과 쇼키 장벽(Schottky Barrier)을 구성하고-페르미레벨의 높이조절로도 의미될 수 있다) 그 후에, 실리콘 또는 반도체에 구리 (Cu)가 구비된다(추후 웨이퍼 결합 단계에서 접착(adhesion) 이 가능한), (C). 드레인층 (그래핀과 쇼키 장벽(Schottky Barrier)을 구성하기 위한 우측부-드레인은 실리콘, 또는 반도체가 그래핀과 물리적인 갭을 구비하며(여기서는 높낮이-페르미레벨의 높이조절을 의미한다) 쇼키 장벽(Schottky Barrier)을 구성하고) 그 후에, 실리콘 또는 반도체에 구리 (Cu)가 구비된다(추후 웨이퍼 결합 단계에서 접착(adhesion) 이 가능한), 로 구성되는 (A) 내지 (C) 중 선택되는 것을 구비한다.

따라서, 상기 메탈은 그래핀층(들)의 노출된 부분들과 그래핀과 연결되는 좌측부-소스만 컨택한다(물론, 드레인도 메탈이 구비될 수 있지만 컨택은 구리층이다). 소스층은 전자빔 증착 (e-beam evaporation) 과 스퍼터링(sputtering) 을 이용하여 두께가 약 1 나노미터에서 100 나노미터정도가 되도록 증착되고, 드레인층(Cu)은 화학적(또는 기상화학적) 증착을 이용하여 두께가 약 5 나노미터에서 800 마이크로미터 (μm) 정도가 되도록 증착될 수 있다. 이 후 (a). 절연층 증착(증발(evaporation) 법, 열 ALD(thermal atomic layer deposition), 열 CVD(thermal chemical vapor deposition), 기상 증착 공정(chemical vapor deposition, CVD), 개시 화학 증착 공정(Initiated Chemical Vapor Deposition, ICVD), 원자층증착(Atomic layer deposition), 중 선택되는 제조방법)을 사용하여 상기 그래핀(또는 그래핀 패터닝이 추가될 수 있으나 간략한 설명을 위해 설명하지 않았음-패터닝된 그래핀)/기판 위에 증착된다), (b). 화학적 기계적 연마 (chemical mechanical polishing(CMP)) 를 이용하여 여분의 메탈을 제거하고 상기 절연층의 두께를 바람직한 수준인 예를 들어, 약 5 나노미터에서 100 나노미터 정도가 되도록 줄이기 위하여 연마된다, 또는 (a). 그래핀(또는 그래핀 패터닝이 추가될 수 있으나 간략한 설명을 위해 설명하지 않았음-패터닝된 그래핀)/위에 PMMA drop-coating(드랍코팅)(또는 spin-coating(스핀코팅)), (b). 절연층 증착(증발(evaporation) 법, 열 ALD(thermal atomic layer deposition), 열 CVD(thermal chemical vapor deposition), 기상 증착 공정(chemical vapor deposition, CVD), 개시 화학 증착 공정(Initiated Chemical Vapor Deposition, ICVD), 원자층증착(Atomic layer deposition), 중 선택되는 제조방법), (c). 화학적 기계적 연마 (chemical mechanical polishing(CMP)) 를 이용하여 여분의 메탈을 제거하고 상기 절연층의 두께를 바람직한 수준인 예를 들어, 약 5 나노미터에서 100 나노미터 정도가 되도록 줄이기 위하여 연마된다, (d). PMMA층 용해하여 진공층 형성(방법은 일면에서 설명하였음), 로 구성되는 공정순서를 구비할 수 있다. 상기 일면에서 제시하는 방법을 '그래핀 굽힘 회로 웨이퍼'라 명한다. 상기 일면에서 제시하는 방법을 사용하면 전사공정 없이 그래핀을 성장시켜, 그래핀의 품질에 문제가 없는 형태로 트랜지스터를 제작이 가능하다. 이 후, 그래핀 굽힘 회로 웨이퍼와 장벽조정회로 웨이퍼 를 통합하는데 사용되는 페이스 투 페이스(face to face) 결합방식을 사용한다. 장벽조정회로 웨이퍼는 그래핀 굽힘 회로 웨이퍼와 페이스 투 페이스(face to face) 결합을 하기 위하여 뒤집어져 있다. 이와 달리 그래핀 굽힘 회로 웨이퍼가 장벽조정회로 웨이퍼와 페이스 투 페이스(face to face) 결합을 하기 위하여 뒤집어질 수도 있다.

상기, 두 웨이퍼들의 대응하는 소스와 드레인 메탈 컨택들 사이에는 구리 대 구리 결합으로 결합되어 있다. 일반적인 결합 온도는 400°C 이하이다. 그러므로, 상기 그래핀 굽힘 트랜지스터들은 상기 프로세스 동안에 파괴되지 않는다. 발명의 한 실시형태에서, 구리 대 구리 결합 대신에 400°C 근처로 결합되는 전도성 물질이 사용될 수 있다.

3D 통합은 그래핀 굽힘 트랜지스터를 위해 패키징과 집적회로 기술의 갭을 충족하기 위한 매우 유망한 기술이다. CMOS 디바이스 층들을 쌓는 기술은 알려져 있다. 3D 통합기술 은 스케일링 없이도 시스템의 성능을 향상시킬 수 있는 새로운 방법이 될 수 있다. 또한, 그래핀내에서 이동성이 매우 높은 캐리어들과 함께, 인터커넥트들의 기생저항과 기생용량이 전체 회로의 성능을 결정하는데 더욱 중요하게 될 것이다. 이런 관점에서, 3D 통합은 그래핀 굽힘 회로에 큰 장점을 제공한다. 그러한 장점들로는 (a) 전체 배선길이의 감소 및 그로 인한 인터커넥트 지연시간의 감소, (b) 칩들간 인터커넥트들의 현저한 증가 그리고 (c) 이질적인 (dissimilar) 재료들, 프로세스 기술들 및 기능들의 통합 능력 등을 포함한다. 이들 장점들 중에서, 상기 항목 (c) 는 본 발명에서, 그래핀을 구비할때 발생하는 열버짓 문제 (thermal budget issue) 를 해결하는 좋은 방법이 될 수 있다.

따라서, 그래핀 굽힘 회로들을 생산하기 위한 본 발명 기술의 장점들은 다음과 같다: 1) 전술한 방법들을 포함하여, 광범위하게 다양한 방법들(예를들어, 구리촉매성장방법, 니켈촉매성장방법, 멀티층그래핀성장방법, 단일층그래핀성장방법)에 의해서 그래핀이 구비될 수 있다. 2) 탄소재료들로부터의 잠재적 오염 없이 표준 클린룸 (standard clean-room) 시설에서 장벽조정회로가 포함된 복합회로(예를들어, 장벽조정회로(CMOS 회로))가 사전 제조될 수 있다. 3) 웨이퍼 결합 프로세스에서의 정렬 (alignment) 은 그래핀과 대기전력문제를 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것들이 하나 이상 구비되는 그래핀 굽힘 회로에 있어서, 항상 그래핀 굽힘 회로의 바람직한 위치에 결합되게 해 준다. 4) 프로세스 중의 온도, 습식 식각, 가스 분위기 (gas ambient) 와 같이 기존 CMOS 디바이스(예를들어, 장벽조정회로 웨이퍼)에서 요구되는 것들이 여전히 유지될 수 있는데 그 이유는 그래핀과 대기전력문제를 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것들이 하나 이상 구비되는 그래핀 굽힘 회로가 다른 기판에서 별도로 제조되기 때문이다. 5) 그래핀 굽힘 회로들의 경우 인터커넥트들에 의해 지배되는, 회로 지연시간이 상당히 감소된다.

더하여, 상기 그래핀 굽힘 회로웨이퍼와 (구리 대 구리(copper-to-copper)) 결합된 장벽조정회로 웨이퍼는 일정이상 제거한 후, 구조상에 추가적인 디바이스, 메탈층, 중 하나 이상 선택되는 것이 제조될수 있다. 또는 장벽조정회로 웨이퍼와 (구리 대 구리(copper-to-copper))결합된 그래핀 굽힘 회로웨이퍼에서도 추가적인 디바이스, 메탈층, 중 하나 이상 선택되는 것이 제조될 수 있다. 본 발명의 한 실시형태에서, 그래핀 굽힘 회로웨이퍼에 장벽조정회로를 구비하고 그 이후에 COMS 웨이퍼가 페이스 투 페이스(face to face) 결합할 수 있다. 본 발명의 한 실시형태에서, 그래핀 굽힘 회로웨이퍼에 COMS 웨이퍼가 페이스 투 페이스(face to face) 결합한 이후, 장벽조정회로를 구비할 수 있다.

본 발명의 한 실시예에서, 본 발명의 그래핀 굽힘 트랜지스터는, 1) 본 발명의 그래핀 굽힘 트랜지스터를 제조하기 위해서, 2) 페이스 투 페이스 결합기술을 위해서, 로 구성되는 상기 1) 내지 2) 중 하나 이상 선택되는 것을 위해서 하나 이상의 정렬 유지 소자를 사용할 수 있다.

본 발명의 한 실시형태에서, 일면에서 제시하는 페이스 투 페이스(face to face) 결합방식에 있어서, 두 웨이퍼들의 대응하는 소스와 드레인 메탈 컨택들 사이를 제외한 나머지 부분(예를들어, CMP 공정을 거친 절연층)중 선택되는 부분에는 접착층, 접착제, 접착전구체, 중 하나 이상 선택되는 것이 구비될 수 있다. 또한 본 발명의 한 실시형태에서, 두 웨이퍼들의 대응하는 소스와 드레인 메탈 컨택들 사이를 제외한 나머지 부분(예를들어, CMP 공정을 거친 절연층) 중 선택되는 부분에는 반데르발스 힘이 구비되어 페이스 투 페이스(face to face) 결합방식을 구비 할 수 있다. 또는 접착층, 접착제, 접착전구체, 중 하나 이상 선택되는 것과 반데르발스 힘이 같이 추가로 구비되어 페이스 투 페이스(face to face) 결합방식을 구비 할 수 있다. 발명의 한 실시형태에서, 두 웨이퍼들의 대응하는 소스와 드레인 메탈 컨택들 사이를 제외한 나머지 부분(예를들어, CMP 공정을 거친 절연층) 중 선택되는 부분에는 표면장력, 계면장력, 중 선택되는 힘이 대체되어 구비될 수 있다.

발명의 한 실시형태에서, 상기 접착층은 접착제, 진동접착, 열접착, 반도체 공정의 분위기 안에서 접착을 할 수 있는 일련의 공정으로 제시되는 접착, 중 선택되는 것을 의미한다. 발명의 한 실시형태에서, 상기 페이스 투 페이스(face to face) 결합방식을 구비하는데 있어서, 상기 결합방식은 접착제, 진동접착, 열접착, 반도체 공정의 분위기 안에서 접착을 할 수 있는 일련의 공정으로 제시되는 접착, 중 선택되는 것을 구비할 수 있다.

본 발명의 한 실시형태에서, 상기 소스와 드레인 메탈 컨택은 구리가 한쪽 웨이퍼에 모두 구비되거나, 양쪽 웨이퍼에 나눠서 구비되어 컨택되는 구조를 구비할 수 있다.

본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터는 그래핀과 그래핀의 상부층의 장벽조정회로(CMOS 웨이퍼)를 분리하여 제조하는 단계와 그 다음 웨이퍼 결합 프로세스들을 이용하여 그래핀의 굽힘변형을 통하여 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것을 구비하는 그래핀 굽힘 회로와 장벽조정회로(CMOS 웨이퍼)를 통합하는 단계를 포함하는 3D 통합방법을 사용한다. 그래핀과 그래핀의 상부층의 장벽조정회로(CMOS 웨이퍼)를 분리하여 제조한 다음 나중에 그 둘을 웨이퍼 결합 프로세스에서 통합함으로써, 장벽조정회로(CMOS 웨이퍼)의 프로세스 한계를 넘는 그래핀 형성 온도 (graphene formation temperatures) 와 관련된 문제들이 해결될 수 있다. 본 발명의 한 실시형태에서, (1). 그래핀의 굽힘변형을 통하여 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것을 구비하는 그래핀 굽힘 회로와 장벽조정회로를 구비하고, (2). CMOS 웨이퍼를 분리하여 제조한 다음 나중에 그 둘을<(1)과(2)를> 웨이퍼 결합 프로세스에서 통합하는 제조방법을 구비할 수 있음은 물론이다. 또는, 본 발명의 한 실시형태에서, (1). 그래핀의 굽힘변형을 통하여 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것을 구비하는 그래핀 굽힘 회로를 구비하고, (2). CMOS 웨이퍼를 분리하여 제조한 다음 나중에 그 둘을 <(1)과(2)를> 페이스 투 페이스(웨이퍼 결합 프로세스)에서 통합하는 제조방법 이후, (3). 상기 페이스 투 페이스 결합으로 뒤집어서 결합 단계 이후, 그래핀 굽힘 회로가 구비되어 있는 기판(1)에 장벽조정회로 및 CMOS회로를 형성할 수 있다.

본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터는 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것을 구비하는 그래핀 굽힘 회로와 장벽조정회로(CMOS 회로)를 모두 갖는 반도체 디바이스를 의미할 수 있다.

본 발명의 한 실시형태에서, 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것의 그래핀 굽힘 회로는 하나 혹은 그 이상의 트랜지스터 디바이스의 능동 회로로서 기능 하도록 구성된다. (여기에서는 또한 "그래핀 굽힘 트랜지스터" 또는“그래핀 굽힘 회로 트랜지스터”로 칭함). 따라서, 상기 방법에서 다음 단계는 하나 이상의 회로의 레이아웃 으로 그래핀층을 그래핀과 대기전력문제를 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것으로 구비하는 회로로서 구비하는 것이다.

본 발명의 한 실시형태에서, 그래핀층은 자기-조립 단분자막(SAM)을 마스크로 사용한다. 상기 마스크는 단일층 그래핀 또는 멀티층 그래핀의 원하지 않는 부분들을 식각해 버리기 위해 사용될 것이다. 본 발명의 한 실시예에서, 마스크는 자기-조립 단분자막(SAM) 또는 폴리메틸 메타크릴레이트(PMMA)로 구성될 수 있다. 그 다음, (마스크 주변을) 식각해서 그래핀을 패터닝 또는 패턴하며, 이에 의해서 대기전력문제를 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것을 한정한다. 본 발명의 한 실시예에서, 상기 그래핀은 산소 플라즈마 (oxygen plasma) 또는 본 발명에서 제시하는 에너지원 에 의하여 식각된다.

그 다음, 절연층 또는 PMMA층 또는 박막층이 증착(또는 코팅)되어 상기 패턴된 그래핀층(들)을 둘러싼다. 본 발명의 한 실시예에서, 절연층은 (증발(evaporation) 법, 열 ALD(thermal atomic layer deposition), 열 CVD(thermal chemical vapor deposition), 기상 증착 공정(chemical vapor deposition, CVD), 개시 화학 증착 공정(Initiated Chemical Vapor Deposition, ICVD), 원자층증착(Atomic layer deposition), 중 선택되는 제조방법) 을 사용하여 상기 패턴된 그래핀/기판 위에 증착된다. 이 절연층 또는 PMMA층 또는 박막층 또는 접착층 은 아래의 목적의 기능을 수행한다. 1) 절연층은 그래핀의 굽힘변형을 이용하는, 단일전자트랜지스터의 양자터널링을 구비하기 위하여 수행된다 또는 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것의 높이조절을 구비하기 위하여 수행된다. 2) 박막층은 그래핀의 굽힘변형을 이용하는, 양자점을 구비하기 위하여 수행된다(양자점을 구비하기 위해 패터닝된다). 3). 접착층은 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것의 높이조절을 구비하기 위하여 수행된다. 4) PMMA층은 PMMA층 상부에 절연층을 구비한 상태로 그래핀위에 AIR층, 진공층, 중 선택되는 것을 형성하기 위하여 수행된다. 상기 AIR층, 진공층, 중 선택되는 것은 그래핀을 충분히 굽힘변형하여 대기전력문제를 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것으로 해결하는데 필요하다. 발명의 한 실시형태에서, 쇼키 장벽(Schottky Barrier)의 높이조절을 구성하기 위해 그래핀과 반도체를 접합하여 쇼키 장벽(Schottky Barrier)을 구성하고, 그래핀을 굽힘변형하여 대기전력문제를 해결한다. 본 발명의 한 실시형태에서, 절연층 또는 PMMA층 또는 박막층이 구비되지 않고 상기 패턴된 그래핀층으로만도 그래핀 굽힘 회로가 구비된다.

본 발명의 한 실시형태에서, 그래핀을 굽힘변형하는 것은 그래핀을 위치이동 하는 것을 포함하는 의미로 해석될 수 있다. 또는 위치이동으로 대체하여 해석될 수도 있다(명세서의 복잡함을 방지하기 위하여). 따라서, 그래핀의 굽힘변형이라고 제시한 것은 그래핀의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 해석될 수 있다.

그 다음, 메탈 컨택의 형성을 위한 그래핀층(들)의 영역들을 노출시킨다(예를들어, 리소그래피 공정). 발명의 한 실시형태로, 절연층 또는 PMMA층 내로 그래핀층(들) 의 부분들을 리소그래피 공정기술로 노출할 수 있다.

그 이후, 소스층 (그래핀과 연결되는 좌측부-소스) 은, 메탈로 구성되며, (A). 드레인층 (그래핀과 물리적으로 갭(여기서는 높낮이-페르미레벨의 높이조절을 의미한다)이 구비되어 있는 우측부-드레인) 은 추후 웨이퍼 결합 단계에서 접착(adhesion) 이 가능한 구리 (Cu) 로 구성된다(물론, 그래핀 또는 다른 메탈이 구비되고 장벽조정회로 웨이퍼와 컨텍부분만 Cu로 구비가 가능하다), (B). 드레인층 (그래핀과 쇼키 장벽(Schottky Barrier)을 구성하기 위한 우측부-드레인은 실리콘, 또는 반도체로 그래핀과 쇼키 장벽(Schottky Barrier)을 구성하고-페르미레벨의 높이조절로도 의미될 수 있다) 그 후에, 실리콘 또는 반도체에 구리 (Cu)가 구비된다(추후 웨이퍼 결합 단계에서 접착(adhesion) 이 가능한), (C). 드레인층 (그래핀과 쇼키 장벽(Schottky Barrier)을 구성하기 위한 우측부-드레인은 실리콘, 또는 반도체가 그래핀과 물리적인 갭을 구비하며(여기서는 높낮이-페르미레벨의 높이조절을 의미한다) 쇼키 장벽(Schottky Barrier)을 구성하고) 그 후에, 실리콘 또는 반도체에 구리 (Cu)가 구비된다(추후 웨이퍼 결합 단계에서 접착(adhesion) 이 가능한), 로 구성되는 (A) 내지 (C) 중 선택되는 것을 구비한다.

따라서, 상기 메탈은 그래핀층(들)의 노출된 부분들과 그래핀과 연결되는 좌측부-소스만 컨택한다(물론, 드레인도 메탈이 구비될 수 있지만 컨택은 구리층이다). 소스층은 전자빔 증착 (e-beam evaporation) 과 스퍼터링(sputtering) 을 이용하여 두께가 약 1 나노미터에서 100 나노미터정도가 되도록 증착되고, 드레인층(Cu)은 화학적(또는 기상화학적) 증착을 이용하여 두께가 약 5 나노미터에서 800 마이크로미터 (μm) 정도가 되도록 증착될 수 있다. 이 후 (a). 절연층 증착(증발(evaporation) 법, 열 ALD(thermal atomic layer deposition), 열 CVD(thermal chemical vapor deposition), 기상 증착 공정(chemical vapor deposition, CVD), 개시 화학 증착 공정(Initiated Chemical Vapor Deposition, ICVD), 원자층증착(Atomic layer deposition), 중 선택되는 제조방법)을 사용하여 상기 그래핀(또는 그래핀 패터닝이 추가될 수 있으나 간략한 설명을 위해 설명하지 않았음-패터닝된 그래핀)/기판 위에 증착된다), (b). 화학적 기계적 연마 (chemical mechanical polishing(CMP)) 를 이용하여 여분의 메탈을 제거하고 상기 절연층의 두께를 바람직한 수준인 예를 들어, 약 5 나노미터에서 100 나노미터 정도가 되도록 줄이기 위하여 연마된다, 또는 (a). 그래핀(또는 그래핀 패터닝이 추가될 수 있으나 간략한 설명을 위해 설명하지 않았음-패터닝된 그래핀)/위에 PMMA drop-coating(드랍코팅)(또는 spin-coating(스핀코팅)), (b). 절연층 증착(증발(evaporation) 법, 열 ALD(thermal atomic layer deposition), 열 CVD(thermal chemical vapor deposition), 기상 증착 공정(chemical vapor deposition, CVD), 개시 화학 증착 공정(Initiated Chemical Vapor Deposition, ICVD), 원자층증착(Atomic layer deposition), 중 선택되는 제조방법), (c). 화학적 기계적 연마 (chemical mechanical polishing(CMP)) 를 이용하여 여분의 메탈을 제거하고 상기 절연층의 두께를 바람직한 수준인 예를 들어, 약 5 나노미터에서 100 나노미터 정도가 되도록 줄이기 위하여 연마된다, (d). PMMA층 용해하여 진공층 형성(방법은 일면에서 설명하였음), 로 구성되는 공정순서를 구비할 수 있다. 상기 일면에서 제시하는 방법을 '그래핀 굽힘 회로 웨이퍼'라 명한다. 상기 일면에서 제시하는 방법을 사용하면 전사공정 없이 그래핀을 성장시켜, 그래핀의 품질에 문제가 없는 형태로 트랜지스터를 제작이 가능하다. 이 후, 그래핀 굽힘 회로 웨이퍼와 장벽조정회로 웨이퍼 를 통합하는데 사용되는 페이스 투 페이스(face to face) 결합방식을 사용한다. 장벽조정회로 웨이퍼는 그래핀 굽힘 회로 웨이퍼와 페이스 투 페이스(face to face) 결합을 하기 위하여 뒤집어져 있다. 이와 달리 그래핀 굽힘 회로 웨이퍼가 장벽조정회로 웨이퍼와 페이스 투 페이스(face to face) 결합을 하기 위하여 뒤집어질 수도 있다.

상기, 두 웨이퍼들의 대응하는 소스와 드레인 메탈 컨택들 사이에는 구리 대 구리 결합으로 결합되어 있다. 일반적인 결합 온도는 400°C 이하이다. 그러므로, 상기 그래핀 굽힘 트랜지스터들은 상기 프로세스 동안에 파괴되지 않는다. 발명의 한 실시형태에서, 구리 대 구리 결합 대신에 400°C 근처로 결합되는 전도성 물질이 사용될 수 있다.

본 발명의 한 실시형태에서, 장벽조정회로(CMOS 디바이스)웨이퍼 는 장벽조정회로와 배선 (wiring) 과 기타 CMOS 구조 및/또는 디바이스를 포함하며, 그것은 일반적으로 웨이퍼상에 형성된다. 본 발명의 한 실시예에서, 상기 장벽조정회로(CMOS 디바이스)층은 CMOS 트랜지스터 및/또는 디지털 신호처리 및/또는 디지털 대 아날로그 신호변환 및/또는 아날로그 대 디지털 신호변환용 회로를 포함할 수있다.

본 발명의 한 실시예에서, 장벽조정회로(CMOS 디바이스)웨이퍼은 CMOS 배선, 구조 및/또는 디바이스가 형성될 수 있으며, 이는 잘 알려져 있다. 가능한 CMOS 배선, 구조들 및/또는 디바이스들에는 메탈 라인들, 비아들(vias), 메모리 및/또는 FET와 같은 논리 트랜지스터들이 포함될 수 있으나, 이에 한정되는 것은 아니다. CMOS 배선, 구조들 및/또는 디바이스들과 그리고 벌크 실리콘 혹은 SOI 웨이퍼 상에서 그것들을 형성하는 기술은 잘 알려져 있다. 본 발명의 한 실시예에서, 그래핀 굽힘 트랜지스터는 절연층, Air층, 진공층, 접착층, 중 선택되는 것을 구비하며, 그래핀로부터 분리된, 장벽조정회로(게이트)는 하나 이상의 그래핀의 굽힘변형을 통하여 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이 선택되는 것으로 전자의 흐름을 조절한다. 본 발명의 한 실시형태에서, 그래핀 굽힘 트랜지스터는 1) 그래핀 굽힘 트랜지스터의 그래핀 굽힘 회로들에 대한 메탈 컨택들이 장벽조정회로(CMOS 디바이스) 웨이퍼에 제공된다. 2) 그래핀 굽힘 트랜지스터의 그래핀 굽힘 회로 및 장벽조정회로들에 대한 메탈 컨택들이 CMOS 디바이스 웨이퍼에 제공된다. 3) 그래핀 굽힘 트랜지스터의 그래핀 굽힘 회로들에 대한 메탈 컨택들이 CMOS 디바이스 웨이퍼에 제공된다. 페이스 투 페이스 결합 그 이후, 장벽조정회로가 구비된다, 로 구성되는 상기 1) 내지 3) 중 선택되는 것을 구비한다.

본 발명의 한 실시형태에서, 그래핀굽힘회로의 컨택들은 CMOS 디바이스층 내에서 여러 CMOS 배선, 구조들 및/또는 디바이스들과 연결되어 있다.

본 발명의 한 실시형태에서, 본 발명은 웨이퍼 결합 프로세스들을 이용하여 그래핀 굽힘 회로와 장벽조정회로(CMOS 회로)를 통합하는 단계를 포함하는 새로운 3D 통합방법을 사용한다. 그래핀 굽힘 회로와 장벽조정회로(CMOS 회로)를 분리하여 제조한 다음 나중에 그 둘을 웨이퍼 결합 프로세스에서 통합함으로써, 장벽조정회로(CMOS 웨이퍼)의 한계를 넘는 그래핀 형성 온도 (graphene formation temperatures) 와 관련된 문제들이 해결될 수 있다. 본 발명의 한 실시형태에서, (1). 그래핀 굽힘 회로와 그래핀의 상부층의 장벽조정회로와 (2). CMOS 웨이퍼를 분리하여 제조한 다음 나중에 그 둘을<(1)과(2)를> 웨이퍼 결합 프로세스에서 통합하는 제조방법을 구비할 수 있음은 물론이다. 본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는데 있어서, 장벽조정회로의 위치는 그래핀의 상부에 있는 것을 원칙적으로 표한하였지만, 그래핀의 하부에도 구비될 수 있으며, 그래핀의 하부에 구비되어, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할 수 있다. 본 발명의 한 실시형태에서, 그래핀의 하부에 구비되는 장벽조정회로는 그래핀 굽힘 회로를 구비한 후에 페이스 투 페이스 결합으로 뒤집어서 결합 후, 그래핀 굽힘 회로가 구비되어 있는 기판에 장벽조정회로를 형성할 수 있다.

본 발명의 한 실시형태에서, 본 발명은, 단일층 그래핀 제조방법, 멀티층 그래핀 제조방법, 그래핀 원자층이 식각되는 그래핀 제조방법, 페이스 투 페이스 결합방법, 저온 기판 직성장 그래핀의 제조방법, 중 하나 이상 선택되는 방법을 구비하는 그래핀 굽힘 트랜지스터, 및 상기 그래핀 굽힘 트랜지스터를 하나 이상 구비하는 CPU, 메모리, 마이크로프로세서, 전자장치, 전자부품, 중 하나 이상 선택되는 것을 구비할 수 있다.

본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터에서, 상기 그래핀 굽힘 트랜지스터는: 제 1 웨이퍼 상에 형성된 적어도 하나의 그래핀과, 상기 그래핀의 대기전력문제를 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것으로 해결 구비하는 그래핀 굽힘 회로,

상기 그래핀 굽힘 회로를 둘러싸는 제 1 절연층 그리고 그래핀 굽힘 회로에서 연장되는 소스 및 드레인 컨택들을 갖는 제 1 웨이퍼; 및

제 2 웨이퍼에 형성된 장벽조정회로(CMOS)디바이스층, 상기 장벽조정회로(CMOS)디바이스층을 둘러싸는 제 2 절연층 그리고 상기 제 2 절연층을 및 상기 장벽조정회로(CMOS)디바이스층까지 연장되는 복수의 컨택들을 포함하되,

상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 제 1 절연층 및 상기 제 2 절연층 사이가 결합되고, 상기 장벽조정회로(CMOS)디바이스층에 대한 하나 혹은 그 이상의 컨택들은 상기 그래핀 굽힘 회로에 대한 상기 소스 및 드레인 컨택들과 접촉하며,

그리고 상기 장벽조정회로(CMOS)디바이스층에 대한 하나 혹은 그 이상의 다른 컨택들은 상기 그래핀 굽힘 회로를 위한 컨택들인 단계; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 구비한다.

본 발명의 한 실시형태에서, 본 발명의 장벽조정회로(CMOS)디바이스층, CMOS디바이스층, 뒤집혀진 그래핀 굽힘 회로 웨이퍼, 중 선택되는 것은 하나 혹은 그 이상의 CMOS 배선, 구조들 및 디바이스들을 포함하는 단계; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 구비한다.

본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터에서, 제 1 웨이퍼는 절연 웨이퍼, 절연 상층 (insulating overlayer), 탄소용해층기판, 중 선택되는 것을 갖는 웨이퍼를 포함하는 단계; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 구비한다.

본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터는, 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 그리고 장벽조정회로(CMOS)디바이스층에 대한 컨택들 각각은 구리를 포함하고, 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들과 상기 장벽조정회로(CMOS)디바이스층에 대한 하나 혹은 그 이상의 컨택들 사이에 구리 대 구리 결합의 방식에 의해서 결합되는 단계; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 구비한다.

본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터는, 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 및 장벽조정회로 그리고 CMOS 디바이스층에 대한 컨택들 각각은 구리를 포함하고, 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 및 장벽조정회로와 상기 CMOS 디바이스층에 대한 하나 혹은 그 이상의 컨택들 사이에 구리 대 구리 결합의 방식에 의해서 결합되는 단계; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 구비한다.

본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터는 제 1 웨이퍼 및 상기 제 2 웨이퍼가 페이스 투 페이스 방향으로 서로 결합되는 단계; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 구비한다. 본 발명의 한 실시형태에서, 상기 페이스 투 페이스 방향은, 상하 방향이거나, 좌우측방향, 중 선택되는 방향을 의미한다.

본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터에서,

제 1 웨이퍼 및 상기 제 2 웨이퍼는,

상기 제 1 웨이퍼 또는 상기 제 2 웨이퍼 중 하나를 상기 제 1 웨이퍼 또는 상기 제 2 웨이퍼 중 다른 하나와 페이스 투 페이스 결합을 할 수 있도록 뒤집는 (flipping)것을 포함하여 페이스 투 페이스 방향으로 서로 결합되는 단계; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 구비한다.

본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터에서,

제 1 절연층 및 상기 제 2 절연층 사이가 결합되는 방식은

페이스 투 페이스 결합방식에 있어서,

접착층, 접착제, 접착전구체, 반데르발스 힘, 표면장력, 계면장력, 진동접착, 열접착, 반도체 공정의 분위기 안에서 접착을 할 수 있는 일련의 공정으로 제시되는 접착, 중 선택되는 것으로 결합되는 단계; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 구비한다.

본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터에서, 상기 그래핀 굽힘 트랜지스터는:

제 1 웨이퍼 상에 형성된 적어도 하나의 그래핀과, 상기 그래핀의 대기전력문제를 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것으로 해결 구비하는 그래핀 굽힘 회로,

상기 그래핀 굽힘 회로를 둘러싸는 제 1 절연층 그리고 그래핀 굽힘 회로에서 연장되는 소스 및 드레인 컨택들을 갖는 제 1 웨이퍼; 및

제 2 웨이퍼에 형성된 장벽조정회로(CMOS)디바이스층, 및 상기 장벽조정회로(CMOS)디바이스층까지 연장되는 복수의 컨택들을 포함하되,

상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 제 1 절연층 및 상기 장벽조정회로(CMOS)디바이스층 사이가 결합되고, 상기 제 1 웨이퍼 및 상기 제 2 웨이퍼에서 상기 장벽조정회로(CMOS)디바이스층에 대한 하나 혹은 그 이상의 컨택들은 상기 그래핀 굽힘 회로에 대한 상기 소스 및 드레인 컨택들과 접촉하며,

그리고 상기 장벽조정회로(CMOS)디바이스층에 대한 하나 혹은 그 이상의 다른 컨택들은 상기 그래핀 굽힘 회로를 위한 컨택들인 단계; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 구비한다.

본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터에서, 제 1 절연층 및 상기 장벽조정회로(CMOS)디바이스층 사이가 결합되는 방식은

페이스 투 페이스 결합방식에 있어서,

접착층, 접착제, 접착전구체, 반데르발스 힘, 표면장력, 계면장력, 진동접착, 열접착, 반도체 공정의 분위기 안에서 접착을 할 수 있는 일련의 공정으로 제시되는 접착, 중 선택되는 것으로 결합되는 단계; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 구비한다.

본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터에서, 상기 그래핀 굽힘 트랜지스터는:

제 1 웨이퍼 상에 형성된 적어도 하나의 그래핀과, 상기 그래핀의 대기전력문제를 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것으로 해결 구비하는 그래핀 굽힘 회로,

상기 그래핀 굽힘 회로를 둘러싸는 제 1 절연층 그리고 그래핀 굽힘 회로에서 연장되는 소스 및 드레인 컨택들을 구비하고 상기 그래핀 굽힘 회로 상부에 장벽조정회로를 구비하고 장벽조정회로를 둘러싸는 제 2 절연층을 구비하는 제 1 웨이퍼; 및

제 2 웨이퍼에 형성된 CMOS 디바이스층, 상기 CMOS 디바이스층을 둘러싸는 제 3 절연층 그리고 상기 제 3 절연층 및 상기 CMOS 디바이스층까지 연장되는 복수의 컨택들을 포함하되,

상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 제 2 절연층 및 상기 제 3 절연층 사이가 결합되고, 상기 CMOS 디바이스층에 대한 하나 혹은 그 이상의 컨택들은 상기 그래핀 굽힘 회로에 대한 상기 소스 및 드레인 컨택들 및 장벽조정회로와 접촉하며,

그리고 상기 CMOS 디바이스층에 대한 하나 혹은 그 이상의 다른 컨택들은 상기 그래핀 굽힘 회로 및 장벽조정회로를 위한 컨택들인 단계; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 구비한다.

본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터에서,

제 2 절연층 및 상기 제 3 절연층 사이가 결합되는 방식은

페이스 투 페이스 결합방식에 있어서,

접착층, 접착제, 접착전구체, 반데르발스 힘, 표면장력, 계면장력, 진동접착, 열접착, 반도체 공정의 분위기 안에서 접착을 할 수 있는 일련의 공정으로 제시되는 접착, 중 선택되는 것으로 결합되는 단계; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 구비한다.

본 발명의 한 실시형태에서, 그래핀 굽힘 트랜지스터에서, 상기 그래핀 굽힘 트랜지스터는:

제 1 웨이퍼 상에 형성된 적어도 하나의 그래핀과, 상기 그래핀의 대기전력문제를 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것으로 해결 구비하는 그래핀 굽힘 회로,

상기 그래핀 굽힘 회로를 둘러싸는 제 1 절연층 그리고 그래핀 굽힘 회로에서 연장되는 소스 및 드레인 컨택들을 구비하는 제 1 웨이퍼; 및

제 2 웨이퍼에 형성된 CMOS 디바이스층, 상기 CMOS 디바이스층을 둘러싸는 제 2 절연층 그리고 상기 제 2 절연층 및 상기 CMOS 디바이스층까지 연장되는 복수의 컨택들을 포함하되,

상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 제 1 절연층 및 상기 제 2 절연층 사이가 결합되고, 상기 CMOS 디바이스층에 대한 하나 혹은 그 이상의 컨택들은 상기 그래핀 굽힘 회로에 대한 상기 소스 및 드레인 컨택들과 접촉하며,

그리고 상기 CMOS 디바이스층에 대한 하나 혹은 그 이상의 다른 컨택들은 상기 그래핀 굽힘 회로를 위한 컨택들인 단계; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 구비한다.

본 발명의 한 실시형태에서, 제 1 웨이퍼 및 상기 제 2 웨이퍼는,

상기 제 1 웨이퍼를 상기 제 2 웨이퍼와 페이스 투 페이스 결합을 할 수 있도록 뒤집는 (flipping)것을 포함하여 페이스 투 페이스 방향으로 서로 결합되는 단계; 및 상기 뒤집혀서 결합된 제 1 웨이퍼에 장벽조정회로를 구비하고, 더하여 CMOS 회로 또는 CMOS회로와 디바이스를 추가로 구비하는 단계; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 구비한다. 본 발명의 한 실시형태에서, 상기 제 1 웨이퍼에 장벽조정회로를 구비하고, 더하여 CMOS 회로 또는 CMOS회로와 디바이스를 추가로 구비하는 단계는 디바이스, 트랜지스터, 배선 등을 포함하여 구비되는 것을 의미할 수 있다.

본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터는, 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 그리고 CMOS 디바이스층에 대한 컨택들 각각은 구리를 포함하고, 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들과 상기 CMOS 디바이스층에 대한 하나 혹은 그 이상의 컨택들 사이에 구리 대 구리 결합의 방식에 의해서 결합되는 단계; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 구비한다.

본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터에서, 제 1 웨이퍼 상에 형성된 적어도 하나의 그래핀과, 상기 그래핀의 대기전력문제를 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것으로 해결 구비하는 그래핀 굽힘 회로는 별도로 설명을 기재하지는 않았지만 대면적의 제 1 웨이퍼에 하나 이상의 그래핀 굽힘 회로를 의미할 수 있다. 본 발명의 한 실시형태에서, 장벽조정회로 또한 하나 이상의 장벽조정회로로 의미될 수 있다.

본 발명의 한 실시형태에서, CMOS웨이퍼는 대면적의 CMOS 웨이퍼를 의미할 수 있다.

본 발명의 한 실시형태에서, 제 1 웨이퍼에 구비되는 그래핀 굽힘 회로는 양자점 그래핀 굽힘 회로를 의미할 수 있다.

본 발명의 한 실시형태에서, 본 발명의 페이스 투 페이스 결합은 일면에서 설명하는 제 1 절연층, 장벽조정회로(CMOS)디바이스층, 제 2 절연층, 제 3 절연층, 중 하나 이상 선택되는 것의 페이스 투 페이스 결합되는 면을 기계적 화학적 연마(CMP)공정으로 수행한 후, 페이스 투 페이스 결합으로 결합하는 공정을 포함하고 있음을 의미한다.

본 발명의 한 실시형태에서, 일면에서 설명하는 제 1 절연층은 그래핀 상부에 AIR층, 진공층, 접착층, 박막층, 중 선택되는 것을 하나 이상 포함하는 것으로 의미된다.

본 발명의 한 실시형태에서, 일면에서 설명하는 제 1 절연층은 그래핀의 대기전력문제를 해결하는 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것을 구비하는 회로구성을 하나 이상 포함하는 것으로 의미된다.

본 발명의 한 실시형태에서, 일면에서 설명하는 제 1 절연층은 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 영률로서 조절할 수 있는 층을 통합적으로 의미할 수 있다.

본 발명의 한 실시형태에서, 일면에서 설명하는 제 1 절연층은 접착층, 엘라스토머층, 부도체층, 절연층, 중 선택되는 것을 의미할 수 있다.

본 발명의 한 실시형태에서, 일면에서 설명하는 제 1 절연층은 접착층, 엘라스토머층, 부도체층, 절연층, 중 선택되는 것을 의미할 수 있되, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 영률로서 조절할 수 있는 층을 통합적으로 의미할 수 있다.

본 발명의 한 실시형태에서, 일면에서 설명하는 제 1 절연층은

a. 접착층, 엘라스토머층, 부도체층, 절연층, 중 선택되는 것

b. 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 영률로서 조절할 수 있는 층

c. AIR층, 진공층, 접착층, 절연층 중 선택되는 것을 포함하고 있는 절연층

d. 박막층을 포함하고, 박막층 상부에 AIR층, 진공층, 중 선택되는 것을 더 포함하고 있는 절연층으로 구성되는 상기 a 내지 d 중 하나 이상 선택되는 층을 의미하는 단계; 를 구비하는 것을 특징으로 한다.

본 발명의 한 실시형태에서, 제 1 웨이퍼 및 제 2 웨이퍼는, 상기 제 1 웨이퍼를 상기 제 2 웨이퍼와 페이스 투 페이스 결합을 수행하되, 측면 대 측면으로 결합하는 방법을 구비할 수 있다.

본 발명의 한 실시형태에서, 페이스 투 페이스 결합방법은 여러 단계들을 추가 포함할 수 있으나, 기본적으로 그래핀 굽힘 회로 웨이퍼를 구비, CMOS 웨이퍼를 구비, 그래핀 굽힘 회로 웨이퍼와 CMOS 웨이퍼를 페이스 투 페이스 결합하는 단계를 수행하는 것이다. 상기 단계에서 장벽조정회로는 1) 그래핀 굽힘 회로 웨이퍼에 구비, 2) CMOS 웨이퍼에 구비, 3) 페이스 투 페이스 결합이후, 그래핀 굽힘 회로 웨이퍼 또는 CMOS 웨이퍼에 구비, 로 구성되는 1) 내지 3) 중 선택되는 위치에 구비된다.

본 명세서에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터는 본 발명의 명세서에서의 (“그래핀 굽힘 트랜지스터”)를 의미한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,

그래핀의 굴곡지는 특성을 이용하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를 갖는 입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로의 정전기적 준위로 인하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는 입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,

a. 그래핀의 굴곡지는 특성을 이용하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로의 정전기적 준위로 인하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되,

b. 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절, 로 구성되는 것 중 하나 이상 선택되는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,

그래핀의 굴곡지는 특성을 이용하여 하나 이상의 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로의 정전기적 준위로 인하여 하나 이상의 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,

a. 그래핀의 굴곡지는 특성을 이용하여 하나 이상의 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로의 정전기적 준위로 인하여 하나 이상의 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되,

b. 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절, 로 구성되는 것 중 하나 이상 선택되는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,

그래핀의 굴곡지는 특성을 이용하여 하나 이상의 자성입자를 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로의 정전기적 준위로 인하여 하나 이상의 자성입자가 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,

a. 그래핀의 굴곡지는 특성을 이용하여 하나 이상의 자성입자를 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로의 정전기적 준위로 인하여 하나 이상의 자성입자가 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되,

b. 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절, 로 구성되는 것 중 하나 이상 선택되는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,

하나 이상의 그래핀 상단부에 하나 이상의 접착층, 액체고분자층, 엘라스토머층, 부도체층, 절연층, 진공층, Air층(에어층), 중 하나 이상 선택되는 층을 구비하며, 하나 이상의 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서, 하나 이상의 그래핀과 하나 이상의 실리콘이 하나 이상의 쇼키장벽(Schottky Barrier)의 높이, 하나 이상의 Fermi level(페르미레벨)의 높이, 중 하나 이상 선택되는 것을 구성하고, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절, 로 구성되는 것 중 하나 이상 선택되는 것을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서, 하나 이상의 그래핀과 하나 이상의 실리콘, 반도체, 중 하나 이상 선택되는 것이 하나 이상의 쇼키장벽(Schottky Barrier)의 높이, 하나 이상의 Fermi level(페르미레벨)의 높이, 중 하나 이상 선택되는 것을 구성하고, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절, 로 구성되는 것 중 하나 이상 선택되는 것을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서, 하나 이상의 그래핀과 하나 이상의 반도체, 금속, 실리콘, 도체, 전도성 물질, 중 하나 이상 선택되는 것이 하나 이상의 Fermi level(페르미레벨)의 높이를 구성하고, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서, 하나 이상의 그래핀과 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절하는 것은 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하는 것으로 설명되는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,

a. 하나 이상의 그래핀과 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하되,

b. 상기 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것은 하나 이상의 영률(Young's modulus)로서 하나 이상 구비되며,

c. 하나 이상의 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,

a. 하나 이상의 자성입자가 하나 이상의 그래핀과 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 하나 이상 구비하되,

b. 하나 이상의 자성입자는 하나 이상의 Magnet(자석), 나노 Magnet(자석) 입자, 나노 Magnet(자석) 성질을 구비하는 합성물질, Magnet(자석) 성질을 구비하는 합성물질, 중 하나 이상 선택되는 것을 하나 이상 구비하며,

c. 하나 이상의 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,

a. 하나 이상의 그래핀과 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 하나 이상 구비하되,

b. 하나 이상의 그래핀과 접촉각(Contect Angle)을 하나 이상 구비하면서, Work function(일함수)을 하나 이상 조절하되, 상기 하나 이상의 접촉각(Contect Angle)은 하나 이상의 규칙적인 형태의 점접촉, 불규칙적인 형태의 점접촉, 규칙적인 형태의 선접촉, 불규칙적인 형태의 선접촉, 규칙적인 형태의 면접촉, 불규칙적인 형태의 면접촉, 규칙적인 형태의 접촉, 불규칙적인 형태의 접촉, 중 하나 이상 선택되는 것을 하나 이상 구비하면서,

c. Work function(일함수)을 하나 이상 조절하는 트랜지스터; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,

a. 하나 이상의 그래핀과 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하되,

b. 하나 이상의 그래핀과 접촉각(Contect Angle)을 하나 이상 구비하면서, Work function(일함수)을 하나 이상 조절하되,

c. Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비하되, 상기 하나 이상의 접촉각(Contect Angle)은 하나 이상의 자성입자가 하나 이상의 점 접촉, 면 접촉, 날카로운 접촉, 둥근면접촉, 날카로운면접촉, 규칙적인 형태의 점접촉, 불규칙적인 형태의 점접촉, 규칙적인 형태의 선접촉, 불규칙적인 형태의 선접촉, 규칙적인 형태의 면접촉, 불규칙적인 형태의 면접촉, 규칙적인 형태의 접촉, 불규칙적인 형태의 접촉, 중 하나 이상 선택되는 것으로 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 하나 이상 구비하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,

a. 하나 이상의 그래핀과 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하되,

b. 하나 이상의 그래핀과 접촉각(Contect Angle)을 하나 이상 구비하면서, Work function(일함수)을 하나 이상 조절하되, 상기 하나 이상의 접촉각(Contect Angle)은 하나 이상의 규칙적인 형태의 점접촉, 불규칙적인 형태의 점접촉, 규칙적인 형태의 선접촉, 불규칙적인 형태의 선접촉, 규칙적인 형태의 면접촉, 불규칙적인 형태의 면접촉, 규칙적인 형태의 접촉, 불규칙적인 형태의 접촉, 중 하나 이상 선택되는 것을 하나 이상 구비하되, 연속체 역학이 구비되어 설명되며,

c. 하나 이상의 쇼키장벽(Schottky Barrier), Fermi level(페르미레벨), 중 하나 이상 선택되는 것의 높이를 하나 이상 조절하는 것으로 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,

하나 이상의 그래핀을 상부에 교차되어 지나가는 장벽조정용인 교차회로의 정전기적인 준위로 인하여, 하나 이상 굽힘변형, 위치이동 중 하나 이상 선택되는 것을 일으켜 하나 이상의 굽힘변형, 위치이동 중 하나 이상 선택되는 것이 가해진 그래핀이 하나 이상의 쇼키장벽(Schottky Barrier), Fermi level(페르미레벨), 중 하나 이상 선택되는 것의 높이를 하나 이상 조절하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,

상기 굽힘변형은 하나의 층, 다층상태, 중 하나 이상 선택되는 층의 상태로

a. 하나 이상의 Beam(빔)의 굽힘변형

b. 하나 이상의 Plate(플레이트)의 굽힘변형

c. 하나 이상의 층의 굽힘변형

d. QuasisTaTic bending of beams(빔 QuasisTaTic(준정적) 굽힘)

e. QuasisTaTic bending of plaTes(판 Quasistatic(준정적) 굽힘)

f. Kirchhoff-Love theory of plates(플레이트의 키르히 호프 - 사랑 이론)

g. Mindlin-Reissner Theory of plaTes(판 Mindlin-Reissner(민드린-레이스너) 이론)

h. Dynamic bending of plaTes(동적 판 굽힘)

i. Dynamics of Thin Kirchhoff plaTes(얇은 키르히 호프 판의 역학)

j. 하나 이상의 곡률로 구성되는 a 내지 j 로 구성되는 것 중 하나 이상 선택되는 것을 하나 이상 구비하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,

a. 대기 전력 문제를 해결하는데 있어서, 하나 이상의 Fermi level(페르미레벨)의 높이를 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하여 해결하는데 있어서,

b. 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 해결하는 것; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,

a. 대기 전력 문제를 해결하는데 있어서, 하나 이상의 쇼키 장벽(Schottky Barrier)의 높이, Fermi level(페르미레벨)의 높이, 중 하나 이상 선택되는 것을 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하여 해결하는데 있어서,

b. 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 해결하는 것; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, Fermi level(페르미레벨)의 높이를 하나 이상 조절하는 것은

a. 매개 변수

를 조절,

b. 페르미 레벨보다 높은 곳에 state(모양 또는 형세)와 전자를 동시에 공급해주면 페르미 레벨은 올라간다,

c. 페르미레벨보다 높은 곳에 state(모양 또는 형세)와 전자를 동시에 제공한다.

d. 그래핀을 공간적인 왜곡시키되 전자를 동시에 제공한다,

e. 그래핀을 공간적으로 왜곡시키되 state(모양 또는 형세)와 전자를 동시에 제공한다,로 구성되는 상기 a 내지 e 중 하나 이상 선택되는 것을 하나 이상 구비하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,

하나 이상의 그래핀과 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하되,

a. 하나 이상 물리적으로 접촉하지 않고 하나 이상의 그래핀(제 1 전극) 및 전도성 물질(제 2 전극)과 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,

b. 하나 이상의 그래핀(제 1 전극) 및 전도성 물질(제 2 전극)과 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,

c. 그래핀(제 1 전극)을 전도성 물질(제 2 전극)과 하나 이상 간격조정하되, 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,

d. 그래핀(제 1 전극)을 전도성 물질(제 2 전극)과 하나 이상 가깝게, 인접하게 위치시키는, 근접하게, 충분히 가깝게, 중 하나 이상 선택되는 것을 하나 이상 구비하되, 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,

e. 그래핀이 표면 거칠기(surface roughness)를 하나 이상 구비하되, 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,

f. 그래핀이 표면 구조(Surface texture)를 하나 이상 구비하되, 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,

g. 그래핀이 평균 표면 위치에서 편차를 하나 이상 구비하되, 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,로 구성되는 상기 a 내지 g 중 하나 이상 선택되는 것을 하나 이상 구비하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,

하나 이상의 그래핀과 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하되,

a. 하나 이상 물리적으로 접촉하지 않고 하나 이상의 그래핀(제 1 전극) 및 전도성 물질(제 2 전극)과 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,

b. 하나 이상 물리적으로 접촉하고, 하나 이상의 그래핀(제 1 전극) 및 전도성 물질(제 2 전극)과 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,

c. 하나 이상의 그래핀(제 1 전극) 및 전도성 물질(제 2 전극)과 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,

d. 그래핀(제 1 전극)을 전도성 물질(제 2 전극)과 하나 이상 간격조정하되, 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,

e. 그래핀(제 1 전극)을 전도성 물질(제 2 전극)과 하나 이상 가깝게, 붙으며, 인접하게 위치시키는, 근접하게, 충분히 가깝게, 밀접하게 붙는, 중 하나 이상 선택되는 것을 하나 이상 구비하되, 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,

f. 그래핀이 표면 거칠기(surface roughness)를 하나 이상 구비하되, 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,

g. 그래핀이 표면 구조(Surface texture)를 하나 이상 구비하되, 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,

h. 그래핀이 평균 표면 위치에서 편차를 하나 이상 구비하되, 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,로 구성되는 상기 a 내지 h 중 하나 이상 선택되는 것을 하나 이상 구비하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,

하나 이상의 그래핀과 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하되,

a. 하나 이상 물리적으로 접촉하지 않고 하나 이상의 그래핀(제 1 전극) 및 전도성 물질(제 2 전극)과 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,

b. 하나 이상 물리적으로 접촉하고, 하나 이상의 그래핀(제 1 전극) 및 전도성 물질(제 2 전극)과 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,

c. 하나 이상의 그래핀(제 1 전극) 및 전도성 물질(제 2 전극)과 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,

d. 그래핀(제 1 전극)을 전도성 물질(제 2 전극)과 하나 이상 간격조정하되, 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,

e. 그래핀(제 1 전극)을 전도성 물질(제 2 전극)과 하나 이상 가깝게, 붙으며, 인접하게 위치시키는, 근접하게, 충분히 가깝게, 밀접하게 붙는, 중 하나 이상 선택되는 것을 하나 이상 구비하되, 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,

f. 그래핀이 표면 구조(Surface texture)를 하나 이상 구비하되, 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,

g. 그래핀이 평균 표면 위치에서 편차를 하나 이상 구비하되, 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,로 구성되는 상기 a 내지 g 중 하나 이상 선택되는 것을 하나 이상 구비하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,

하나 이상의 그래핀과 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하되, 상기 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하는 것은,

a. 그래핀(제 1 전극)을 전도성 물질(제 2 전극)과 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하는 데 있어서, DiscreTe charging effecTs in small sysTems(작은 시스템에서 개별 충전 효과)로서 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하는 구성을 하나 이상 구비하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,

하나 이상의 그래핀과 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하되, 상기 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하는 것은,

a. 그래핀(제 1 전극)을 전도성 물질(제 2 전극)과 하나 이상의 쿨롱 봉쇄(Coulomb blockade)의 형태로서 설명되며, 전기적으로 하나 이상 접촉되는 구성을 하나 이상 구비하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,

하나 이상의 그래핀과 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하되, 상기 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하는 것은,

a. 그래핀(제 1 전극)을 전도성 물질(제 2 전극)과 하나 이상의 Single electron transistor(단일 전자 트랜지스터)의 형태로서 설명되며, 전기적으로 하나 이상 접촉되는 구성을 하나 이상 구비하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,

상기 굽힘변형은 하나의 층, 다층상태, 중 하나 이상 선택되는 층의 상태로

a. 하나 이상의 점, 리본, 띠, 디스크, 파형, 언덕(hill), 작은 판, 작은 선, 판, 선, 블럭, 기둥, 원통, 중 하나 이상 선택되는 형태를 하나 이상 구비하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,

상기 굽힘변형은 하나의 층, 다층상태, 중 하나 이상 선택되는 층의 상태로

a. 하나 이상의 사인파, 스퀘어파, 아리에스(Aries) 함수, 가우시안(Gaussian)파, 로렌츠형(Lorentzian)파, 주기적인파, 비주기적인파, 중 하나 이상 선택되는 파 형태를 하나 이상 구비하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서, 굽힘변형, 위치이동, 중 하나 이상 선택되는 것은

상기 그래핀이 그래핀, 패터닝된 그래핀, 패터닝된 그래핀의 양자점, 중 선택되는 것이며, 상기 굽힘변형, 위치이동, 중 하나 이상 선택되는 것의 변형의 가장 상위부분의 끝부분이 양자점(Quantum dot)으로 이해되어 지는 단계; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서, 굽힘변형, 위치이동, 중 하나 이상 선택되는 것은

그래핀 상부에 초박막, 증착막, 초박막이나 증착막이 구비된 후 패터닝된 초박막이나 증착막의 양자점, 패터닝된 그래핀, 패터닝된 그래핀의 양자점, 중 선택되는 것이 구비된 후 상기 굽힘변형, 위치이동, 중 하나 이상 선택되는 것의 변형의 가장 상위부분의 끝부분이 양자점(Quantum dot)으로 이해되어 지는 단계; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,

상기 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터는

CPU, 메모리, 반도체 집적회로, 마이크로프로세서, 베터리, 전자부품, 전자장치, 로 구성되는 것 중 하나 이상 선택되는 것에 하나 이상 1차원적, 2차원적, 3차원적, 중 하나 이상 선택되는 것으로 하나 이상 구비되는 것; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시형태에서, 본 과제에서 설명하는 Fermi level(페르미레벨)은 (a). 전자가 체워질 확률이 1/2인 에너지 준위, (b). 절대온도 0도에서 최외각 전자가 가지는 에너지 높이, (c). 그래핀 내에서 가장 약하게 속박되어 있는 에너지 준위, 로 구성되는 (a) 내지 (c) 중 하나 이상 선택되는 것의 의미를 가지는 것으로 이해된다.

본 발명의 한 실시형태에서, 쇼키 장벽(Schottky Barrier)는 금속 - 반도체 접합으로 인한 잠재적 인 에너지 에 형성된 전자에 대한 장벽을 의미한다.

본 발명의 한 실시형태에서, 전하를갖는입자 또는 전하를 띠는 입자는 내향플러렌(Endohedral fullerene), 양전하입자, 음전하입자, 양과음전하입자, 중 하나 이상 선택되는 것을 의미할 수 있다.

본 발명의 한 실시형태에서, Piezo(피에조)는 역압전효과(converse piezoelectric effect)를 의미한다. 즉 전기장을 가해주면 결정의 기계적인 변형이 일어난다.

본 발명의 한 실시예에서, 하나 이상의 그래핀을 상부에 교차되어 지나가는 장벽조정용인 교차회로의 정전기적 준위로 인하여, 하나 이상의 자성입자가 그래핀을 하나 이상 굽힘변형, 위치이동 중 하나 이상 선택되는 것을 일으켜 하나 이상의 굽힘변형, 위치이동 중 하나 이상 선택되는 것이 가해진 그래핀이 하나 이상의 쇼키장벽(Schottky Barrier), Fermi level(페르미레벨), 중 하나 이상 선택되는 것의 높이를 하나 이상 조절하여 Work function(일함수)을 하나 이상 조절할때 구비되는 하나 이상의 자성입자의 하나 이상의 운동은 암페어법칙(앙페르 회로 법칙(Ampere's circuital law)) 또는 앙페르-맥스웰 방정식으로 설명될 수 있다.

본 발명의 한 실시예에서, 하나 이상의 그래핀을 상부에 교차되어 지나가는 장벽조정용인 교차회로의 정전기적 준위로 인하여, 하나 이상의 자성입자, 전하를갖는입자 또는 전하를띠는입자, 중 하나 이상 선택되는 것이 그래핀을 하나 이상 굽힘변형, 위치이동 중 하나 이상 선택되는 것을 일으켜 하나 이상의 굽힘변형, 위치이동 중 하나 이상 선택되는 것이 가해진 그래핀이 하나 이상의 쇼키장벽(Schottky Barrier), Fermi level(페르미레벨), 중 하나 이상 선택되는 것의 높이를 하나 이상 조절하여 Work function(일함수)을 하나 이상 조절할때 구비되는 하나 이상의 하나 이상의 자성입자, 전하를갖는입자 또는 전하를띠는입자, 중 하나 이상 선택되는 것의 하나 이상의 운동은 슈룅딩거의 파동 방정식(Schrodinger equation)으로 설명될 수 있다.

본 발명의 한 실시예에서, 정전기적 준위는 헤르쯔로부터 파생되는 정전기적 준위를 의미할 수 있다.

본 발명의 한 실시예에서, 정전기적 준위는 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를 갖는 입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀이 하나 이상 굽힘변형, 위치이동 중 하나 이상 선택되는 것을 구비하여 하나 이상의 페르미레벨의 높이를 하나 이상 조절하는데 있어서, 상기 페르미레벨을 설명하는데 유용하기에 정전기적 준위를 구비하는 것으로 본 발명에서 설명하였다.

본 발명의 한 실시예에서, 정전기적 준위는 본 발명의 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를 갖는 입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀이 하나 이상 굽힘변형, 위치이동 중 하나 이상 선택되는 것을 구비하는데 필요한 전기적인 힘, 전기장을 발생시킬 수 있는 어떠한 작용, 자기장을 발생시킬 수 있는 어떠한 작용, 정전기적인 어떠한 작용, 중 하나 이상 선택되는 것을 통합적으로 의미한다.

본 발명의 한 실시예에서, 정전기적 준위는 하나 이상의 그래핀이 하나 이상 굽힘변형, 위치이동 중 하나 이상 선택되는 것을 구비하는데 필요한 전기적인 힘, 전기장을 발생시킬 수 있는 어떠한 작용, 정전기적인 어떠한 작용, 중 하나 이상 선택되는 것을 통합적으로 의미한다.

본 발명의 한 실시예에서, 그래핀이 하나 이상 굽힘변형, 위치이동 중 하나 이상 선택되는 것을 구비하는 것은 굽힘변형으로만도 설명될 수 있지만, 그래핀의 굽힘변형되는 끝단부를 위치이동이 되는 형태로도 설명할 수 있기에 자세한 설명을 보충하기 위해 하나 이상 굽힘변형, 위치이동 중 하나 이상 선택되는 것을 구비하는 것으로 설명하였다.

본 발명의 한 실시예에서, 페르미레벨의 높이를 하나 이상 조절하는 것은 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절하는 것을 설명하는데 유용하다.

본 발명의 한 실시예에서, 페르미레벨은 전압계로 간단히 측정될 수 있으며(본 발명의 회로 구성이 전압계로 측정가능하도록 구비가 가능한), 또한 피에조(역압전효과)로 인해 온도에 민감한(준 페르미레벨)이 구비될 수 있기에 본 발명의 명세서에서는 페르미레벨을 자세히 설명하였다.

본 발명의 한 실시예에서, 그래핀의 하부에 구비되는 물질은 전하를갖는입자 또는 전하를띠는입자 만으로도 구비 될 수 있다.

본 발명의 한 실시예에서, 그래핀의 하부에도 엘라스토머층이나 절연층이 구비되어(예를들어, 절연을 위한), 다층상태로 하나 이상의 자성입자, 전하를갖는입자 또는 전하를띠는입자, 중 하나 이상 선택되는 것이 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할 수 있다.

본 발명의 한 실시예에서, 자성입자는 자성을 나타내는 유기 분자로 유기라디칼, 자성 금속 복합체, 단일 분자 자석, 중 하나 이상 선택되는 것을 의미할 수 있다.

본 발명의 한 실시예에서, Work function(일함수)는 어떤 고체의 표면에서 한 개의 전자를 고체 밖으로 빼내는 데 필요한 에너지를 의미합니다.

발명의 한 실시형태에서, 그래핀이 낮은 온도 상태에서 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 하나 이상의 전도성 물질에, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절, 로 구성되는 것 중 하나 이상 선택되는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 것으로 되는 것을 의미할 수 있다.

발명의 한 실시형태에서, 그래핀이 낮은 온도 상태에서 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를 갖는 입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀이 하나 이상 굽힘변형, 위치이동 중 하나 이상 선택되는 것으로 하나 이상의 전도성 물질에, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절, 로 구성되는 것 중 하나 이상 선택되는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 것으로 되는 것을 의미할 수 있다.

본 발명의 한 실시형태에서, 하나 이상의 그래핀 상단부에 하나 이상의 접착층, 액체고분자층, 엘라스토머층, 부도체층, 절연층, 진공층, Air층(에어층), 중 하나 이상 선택되는 층을 구비하며, 하나 이상의 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 것을 구비한다. 예를들어, 상기 설명은 진공층과 절연층 또는 진공층 과 박막층이 그래핀의 상단부에 동시에 구비될 수 있음을 의미한다.

본 발명의 한 실시형태에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서, 그래핀의 굴곡지는 특성을 이용하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를 갖는 입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로의 정전기적 준위로 인하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것의 끝점(변형되는 가장 높은 위치에 있는 형태, 예를들어 그래핀의 변형형태인 언덕(hill)의 가장 꼭지점)은 양자점(Quantum dot)으로서 이해되어 활용 될 수 있다. 본 발명의 한 실시형태에서, 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것의 끝점(변형되는 가장 높은 위치에 있는 형태, 예를들어 그래핀의 변형형태인 언덕(hill)의 가장 꼭지점)은 그래핀 상부에 (1). 초박막, (2). 증착막, (3). 초박막이나 증착막이 구비된 후 패터닝된 초박막이나 증착막의 양자점, (4). 패터닝된 그래핀의 양자점, 중 선택되는 것이 구비된 후(본 발명에서 제시하는 제조방법으로), 상기 초박막, 증착막, 초박막이나 증착막이 구비된 후 패터닝된 초박막이나 증착막의 양자점, 패터닝된 그래핀의 양자점, 중 선택되는 것이 그래핀의 상부에 같이 구비되어 있는 상태에서의 변형으로 구비되는 가장 높은 꼭지점인 양자점(Quantum dot)으로서도 이해되어 활용 될 수 있다. 본 발명의 한 실시형태에서, 그래핀의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것의 변형의 가장 상위부분의 끝부분이 양자점(Quantum dot)으로 이해되어 지는 것은 패터닝된 그래핀, 패터닝된 그래핀의 양자점, 중 선택되는 것의 변형으로 구비되는 가장 높은 꼭지점인 양자점(Quantum dot)으로서도 이해되어 활용 될 수 있다.

본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터는 그래핀 위에 그래핀의 양자점(Quantum dot)을 구비하기 위하여, <1>. 그래핀의 상부에 그래핀을 전사한 후 패터닝하거나, 패터닝된 그래핀을 전사하여 그래핀의 양자점(Quantum dot)을 구비, 또는 <2>. (1). 그래핀 구비, (2). 그래핀 위에 종래에 사용하는 촉매층 증착 후 그래핀 성장장법을 사용, (3). 그래핀을 성장시킨 후 패터닝, (4). 촉매층을 식각하여 그래핀의 양자점(Quantum dot)을 구비, <3>. (1). 그래핀 구비, (2). 그래핀 위에 종래에 사용하는 그라파이트층 증착 후 촉매층을 승화시켜 그래핀 성장방법을 사용, (3). 그라파이트층 식각(그라파이트층이 남았을 경우만), (4). 그래핀을 성장시킨 후 패터닝, (5). 그래핀의 양자점(Quantum dot)을 구비, <4>. (1). 그래핀 구비, (2). 금속층 증착, (3). 탄소층 구비, (4). 가열하여 탄소용해층 구비, (5). 단일층 그래핀이나 멀티층 그래핀 구비(방법은 일면에서 설명하였음), (6). 단일층 그래핀이나 멀티층 그래핀의 패터닝, (7). 탄소용해층 식각하여 그래핀의 양자점(Quantum dot)을 구비로 구성되는 상기 <1> 내지 <4>의 제조방법을 구비하여 그래핀의 양자점(Quantum dot)을 구비할 수 있다. 그 이후, 발명의 한 실시형태에서, 페이스 투 페이스 결합방식을 사용하여(다른 형태의 제조방법이 사용될 수 있음), 그래핀의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여 그 변형의 가장 상위부분의 끝부분이 양자점(Quantum dot)으로 구비되는 트랜지스터를 구비한다.

본 발명의 한 실시형태에서, 그래핀의 상부에 패터닝된 그래핀, 패터닝된 그래핀의 양자점, 중 선택되는 것을 구비하는 것은 본 발명에서 기본적으로 제시하는 그래핀의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것에서의 상기 그래핀에 포함되는 의미로 해석될 수 있다.

본 발명의 한 실시형태에서, 설명을 줄이기 위해 나노입자(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 그래핀, 중 하나 이상 선택되는 것)로 표기한다를 고체 기판에 규칙적으로 배열하는 데는 몇가지 방법이 있을 수 있다. (1). 나노입자를 휘발성 유기 용매에 분산시켜 기판상에서 유기 용매를 증발시켜 기판에 나노입자만 남기는 방법이다. 나노입자를 유기상에 분산시키기 위해서는 나노입자 표면을 소수성으로 할 필요가 있다. 본 발명의 한 실시형태에서, 도데케인싸이올의 자기-조립 단분자막(SAM)을 입자 표면에 부착시켜 소수성으로 하는 것이 좋다. (2). 기판을 수시간 나노입자 용액에 담가 놓고 기판과 나노입자의 물리적, 화학적 상호작용에 따라 나노입자를 흡착시켜 집합시키는 방법. 입자를 배열하는 기판에는 HOPG나 운모가 사용된다. (3). 자장에 의한 배열로 코발트 초자성 나노입자, 산화철 초자성 나노입자, 같은 초자성 나노입자를 자장안에서 자기장의 방향에 따라 끈모양으로 집합시키는 방법. (4). 주사탐침현미경과 SAM(self-assembled monolayer) 기술을 이용한 표면을 만들 수 있다. 예를 들어, 원자힘 현미경의 탐침을 펜과 같이 이용하여 탐침으로 더 씌운 곳만 나노입자를 심는 딥펜 나노리소그래피., 로 구성되는 (1) 내지 (4) 로 설명되는 제조방법을 구비할 수 있다.

본 발명의 한 실시형태에서,그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터는 (Ⅰ). 하나 이상의 가공, 증착, 스퍼터증착, 음극 아크 증착, 전자빔 물리 기상 증착, 증발 증착, 펄스 레이저 증착, 진동증착, 마스크, 광학적필터, 마스킹, 에칭, 등방성에칭, 이방성에칭, 습식에칭, 패터닝, 측면 패터닝, 한 방향 이상의 패터닝, 전사, 전이, 재생, 오버레이(over lay), 전자기 방사, 프린팅, 3D 프린트, 샘플회전, 기울기, 산화, 롤러, 주조, 나노주조, 인쇄, 캐스팅, 경화, 응고, 부유, 발열체사용, 프레싱, 롤 프레싱, 연마, 예비 변형, 트렌치(trench)의 시리즈, 큐어링, 몰딩, 회로를들어올림, 혼합, 채움, 반데르발스 결합, 봉지화(둘러쌓음), METAL(메탈), CLEAN(클린), IMP(임프), DIFF(디프), PHOTO(포토), CVD(씨브이디), CMP(씨엠피), DEPOSITION(디포지션), ANNEALING(어닐링), WET(웨트), 식각, 레이저, 용접, 응축, FUSI, 이중확산, packaging(페키징), Bangding Wire(와이어본딩), Wide Square(와이드스퀘어), Bonding(본딩), Soldering(숄더링), wave Soldering(웨이브숄더링), BRAZING(브레이징), 리프트오프(lift off), 물질 성장, 도핑, 코팅, 증발, 담금, 금속증발, 용융, 분말코팅, 함침, 침전, 젤화, 필터, 절단, 용해, 세척, 건조, 전처리, 자기조직화, 포토리소그래피, 리소그래피, 리토그라피(석판인쇄술), 광학적 리토그라피, 형상식각, 금속증착, 절연막 형성, 선택적 식각, 마스크를 사용하지 않는 전자빔 리토그라피, FIB(focused-ion-beam(포커스드온빔)공정, 제거, HMDS, BOE, 스핀-온-도판트, PECVD, RIE, 피라나처리, HF, 스핀코팅, 자외선오존처리, PR패턴, PR제거, 아세톤세척, 에탄올세척, 융합, UVO처리, 배열제조, 전자빔, 이온빔, 성형, 초음파, 빛, 노광, 광, 집광, 램프, 레이저 파동 시리즈(광핀셋)로 위치이동, 리플로우(reflow) 현상, 플라즈마, 접착, 정전기력, 자기력, 정자기력, 음파, 압착, 압축, 전자파, 변형, 고주파, 침투, 확산, 산란, 분리, 분해, 화학적활성, 분열, 노출, 가열, 흡수, 방출, 냉각, 균열, 하나 이상의 고정 및 지지 구조(fixture), 비결합, 결합, 분사, 부착(또는 흡착), 접촉, 밀착, 메니스커스원리, 박리, DNA사슬접기, 배열, 배치, 합성, 연결, 적층, 형상만들기, 조립, 조합, 형태변형, 위치시킴, 조직화, 자기조립(self-assembled), 자기조립단분자막(Self-assembled monolayer), Niemeyer-Dolan technique(니에메예르-고언 기술-그림자증착법), 터널접합, 교차, 근접, 밀접, 밀착, 패턴, 집적, 부각, 위치결정공정, 용액 인쇄, 제조 단계로부터 개별한 제조 단계에서 실시될 공간적으로 제어된 도핑과 같은 반도체 공정의 사실상 어떠한 유형, 중 선택되는 것으로 구성되는 것은 각각의 선택되는 방법이 하나 이상 구비되는 각각의 선택되는 하나 이상의 방법(예를들어, 상기 집적은 하나 이상의 집적)을 의미하되, Ⅰ. (a) 하나 이상 1차원적, 2차원적, 3차원적, n차원적 중 하나 이상 선택되는 것으로, (b) 한 방향 이상에서, (c) 하나 이상 지속적, 비지속적 중 하나 이상 선택되는 것으로, (d) 하나 이상 전체적, 부분적 중 하나 이상 선택되는 것으로, (e) 하나 이상 규칙적, 불규칙적, 균일, 불균일, 다공성 중 하나 이상 선택되는 것으로, 로 구성되는 상기 (a) 내지 (e) 중 하나 이상 선택되는 것으로 하나 이상 구비되며, Ⅱ. 상기 Ⅰ 에서 (a) 내지 (e) 중 하나 이상 선택되는 것으로 하나 이상 구비하되, ⓐ. 상기 각각의 선택되는 하나 이상의 방법은 제조 단계로부터 개별한 제조 단계에서 실시될 공간적으로 제어된 도핑과 같은 반도체 공정의 사실상 어떠한 유형도 하나 이상 구비하는 하나 이상의 공정의 공간적으로 제어되는 특성, ⓑ. 상기 각각의 선택되는 하나 이상의 방법의 지속시간, ⓒ. 상기 각각의 선택되는 하나 이상의 방법이 적용되는 환경의 온도, ⓓ. 상기 각각의 선택되는 하나 이상의 방법이 적용되는 환경의 압력, ⓔ. 상기 각각의 선택되는 하나 이상의 방법이 적용되는 환경의 전력, ⓕ. 상기 각각의 선택되는 하나 이상의 방법이 적용되는 환경의 기체, 액체, 고체 중 하나 이상 선택되는 것의 농도, ⓖ. 상기 각각의 선택되는 하나 이상의 방법이 적용되는 공간, ⓗ. 상기 ⓐ 내지 ⓖ 중 하나 이상 선택되는 것이 상기 (a) 내지 (e) 중 하나 이상 선택되는 것에 하나 이상 구비되는 단계, (Ⅱ). 상기 (Ⅰ) 에서 하나 이상 선택된 방법을 하나 이상 구비하여, ①. 하나 이상 1차원적, 2차원적, 3차원적, n차원적 중 하나 이상 선택되는 것으로, ②. 한 방향 이상에서, ③. 하나 이상 지속적, 비지속적 중 하나 이상 선택되는 것으로, ④. 하나 이상 전체적, 부분적 중 하나 이상 선택되는 것으로, ⑤. 하나 이상 규칙적, 불규칙적, 균일, 불균일, 다공성 중 하나 이상 선택되는 것으로, 로 구성되는 상기 ① 내지 ⑤ 중 하나 이상 선택되는 것으로 구비되는 것을 특징으로 한다.

본 발명의 한 실시형태에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를 갖는 입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 구비하는 방법에는 본 발명의 명세서에서 제시하는 방법을 하나 이상 조합하여(예를들어, 인쇄와 부유) 구비할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는데 있어서, 도면에서 보았을때 하부라 표현하였지만 본 발명의 한 실시형태에서, 하나 이상의 그래핀의 상부에 하나 이상 구비되어 그래핀이 하부로 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할 수 있다. 또한 본 발명의 한 실시형태에서, 하나 이상의 그래핀의 측면에 하나 이상 구비되어 그래핀이 반대되는 측면으로 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할 수 있다. 또한 본 발명의 한 실시형태에서, 하나 이상의 그래핀의 측면 및 하부에 하나 이상 구비되어 그래핀이 측면 및 하부로 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할 수 있다. 따라서, 본 발명에서 본 발명의 한 실시예적으로 (하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 하부(또는 하단부)에서, 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것으로 표현하는 것은 1). 그래핀의 상부, 하부, 측면, 중 선택되는 위치를 의미하는 것, 2). 장벽조정회로가 그래핀의 상부, 하부, 측면, 중 선택되는 위치로 구비되는 것, 3). 장벽조정회로가 그래핀의 Fermi Lever의 높이를 같이 조절할 수 있는 위치이며, 더하여 (하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 그래핀을 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할 수 있는 것, 4). (하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 그래핀을 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할 수 있는 위치에 있고, 상기 구성에 장벽조정회로가 위치하는 것, 5). (하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 그래핀의 상부, 하부, 측면, 중 선택되는 위치로 구비되는 것, 6). 장벽조정회로가 그래핀과 (하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)의 상부, 하부, 측면, 중 선택되는 위치에 구비되는 것, 7). 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 그래핀을 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할 수 있는 위치에 장벽조정회로가 구비되는 것, 8). 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 그래핀을 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는데 있어서, 굽힘변형되되, 굽힘변형되는 외각부의 반사적 굽힘변형부나, 외각부의 반사적 위치이동부를 구비할 수 있는 위치에 구비되는 것, 9). 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 그래핀을 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할 수 있는 위치에 장벽조정회로가 구비되되, 굽힘변형되는 외각부의 반사적 굽힘변형부나, 외각부의 반사적 위치이동부를 구비하는 구성인 것, 10). (하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 그래핀을 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는데 있어서, 굽힘변형되되, 굽힘변형되는 외각부의 반사적 굽힘변형부나, 외각부의 반사적 위치이동부를 구비할 수 있는 위치에 구비되는 것, 로 구성되는 상기 1) 내지 10), 중 하나 이상 선택되는 것 또는 상기 1) 내지 10), 중 하나 이상 선택되는 것의 구성상황을 포함할 수 있는 의미로 해석될 수 있으며, 중요한 요점은 그래핀이 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것이다. 본 발명에서 본 발명의 한 실시예적으로 (하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 중 하나 이상 선택되는 것)이 하부(또는 하단부)에서, 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것으로 표현하는 것은 1). 그래핀의 상부, 하부, 측면, 중 선택되는 위치를 의미하는 것, 2). 장벽조정회로가 그래핀의 상부, 하부, 측면, 중 선택되는 위치로 구비되는 것, 3). (하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 중 하나 이상 선택되는 것)이 그래핀을 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할 수 있는 것, 4). (하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 중 하나 이상 선택되는 것)이 그래핀의 상부, 하부, 측면, 중 선택되는 위치로 구비되는 것, 5). 장벽조정회로가 그래핀과 (하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 중 하나 이상 선택되는 것)의 상부, 하부, 측면, 중 선택되는 위치에 구비되는 것, 6). 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 중 하나 이상 선택되는 것이 그래핀을 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할 수 있는 위치에 장벽조정회로가 구비되는 것, 로 구성되는 상기 1) 내지 6), 중 하나 이상 선택되는 것 또는 상기 1) 내지 6), 중 하나 이상 선택되는 것의 구성상황을 포함할 수 있는 의미로 해석될 수 있으며, 중요한 요점은 그래핀이 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것이다.

본 발명의 한 실시예에서, 장벽조정회로의 위치는 그래핀의 상부에 있는 것을 원칙적으로 표한하였지만, 그래핀의 하부에도 구비될 수 있으며, 그래핀의 하부에 구비되어, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할 수 있다.

본 발명의 한 실시예에서, 장벽조정회로의 위치는 그래핀의 상부 또는 하부 또는 측면, 중 선택되는 장소에 위치할 수 있으며, 그래핀 굽힘 회로와 이루는 각도는 수평상태에서 0도 내지 90도의 각도, 수직상태에서 기울기를 갖으며 구비하는 각도, 중 하나 이상 선택되는 것을 구비할 수 있다. 중요한 요점은 장벽조정회로의 정전기적 준위로 인하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것이다.

본 발명의 한 실시형태에서, 기판에 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 구비하기 위한 갭을 형성하기 위한 기술로, 종래의 사용되고 있는 유기 나노와이어 프린팅을 구비하는 리소그래피 기술을 응용 할 수 있다. 상기 기술은 정렬된 유기 나노와이어를 금속 증착용 쉐도우 마스크(shadow mask)로 사용하면, 나노와이어의 지름과 동일한 크기의 나노 갭(nano-gap)을 형성할 수 있는 것이다. 이를‘유기 나노와이어 리소그래피’라 한다. 금속층 증착 후 와이어를 제거하는 방법은 접착테이프를 이용하여 직접 떼어내거나, 와이어 재료를 녹이는 용매에 담근 후 초음파 분해(sonication)하는 방법을 사용할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것은 다층상태 즉, 접착물질, 엘라스토머, 액체고분자, 부도체, 절연체(절연층), 중 선택되는 것이 그래핀의 상단부에 함께 구비되어 있는 상태로 다층상태의 탄성을 구비하며 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것으로 의미될 수 있다. 본 발명의 한 실시형태에서, 다층상태 즉, 접착물질, 엘라스토머, 액체고분자, 부도체, 절연체(절연층), 중 선택되는 것이 진공층, 에어층, 중 선택되는 것과 같이 구비되는 다층상태의 탄성을 구비하며 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것으로 의미될 수 있다. 상기 다층상태의 탄성은 하나 이상의 영률(Young's modulus)를 구비하는 것으로 이해되어 질 수 있다.

본 발명의 한 실시예에서, 굽힘변형은 영률(Young's modulus)로서 설명될 수 있다. 본 발명의 한 실시예에서, 굽힘변형은 곡률반경 1/2 R 값(구부러짐과 관계된 곡률 반경(r)의 두배로 나누어줌으로써 표면 변형률이 결정되는 박막, 초박막, 초경박 중 하나 이상 선택되는 것)으로서도 이해되어 질 수 있다.

본 발명의 한 실시예에서, 자성입자는 하나 이상의 나노 자성입자를 의미한다.

본 발명의 한 실시예에서, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것은 mobility(이동도)로서 설명된다.

본 발명의 한 실시예에서, mobility(이동도)는 에어층, 진공층, 기체층, 액체층, 고체층, 중 선택되는 것 내에서 이온, 전자, 콜로이드입자 등 전하를 가진 입자가 전기장 때문에 힘을 받을 때, 그 평균이동속도 v와 전기장의 세기 E의 관계 v=uE로 정의되는 계수 u이다. 전기장의 세기가 크지 않을 때만 성립하며, u의 단위는 cm2 s-1 V-1이다. 본 발명의 한 실시예에서, 이 비례관계는 E가 그다지 크지 않을 때 성립하며, 등방성 매질에서는 u는 스칼라상수이다. u의 단위는 cm2 s-1 V-1이다. 특히 홀이동도(Hall mobility)와 구분할 때는 유동이동도라 한다. 단위부피당의 입자수를n, 입자의 전하를 e라 하면, 입자의 운동에 따른 전기전도도 σ는 σ=neu이다. 입자의 확산계수 D는 일반적으로 아인슈타인의 관계식 u=eD/kT(k는 볼츠만상수, T는 절대온도)가 성립한다.

본 발명의 한 실시예에서, mobility(이동도)는 임피던스의 역수를 말한다. 단(單)진동하는 기계시스템의 어떤 점 속도와 같은 점 또는 다른 점의 힘과의 복소수 비를 이동도라 한다. (1) 세기 E의 전장에서 전하를 갖는 입자가 힘을 받을 때 평균 이동속도 V와 E의 비 V/E를 이동도 라고 한다. (2) 주파수 응답 함수의 일종이며, 어떤 점의 속도와 그와 같은 점 또는 다른 점의 여자력의 비이다. 기계 임피던스의 역수이며 주파수의 복소 함수가 된다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를 갖는 입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것은 비선형 탄성 물리학적 원리와 관련된 복잡한 하나 이상의 형태, 하나 이상의 레이아웃를 하나 이상 구비할 수 있으며, 하나 이상의 초기변형률(prestrain)의 크기(εpre)가 증가할수록 상기 비선형 탄성 물리학적 원리와 관련된 복잡한 하나 이상의 형태, 하나 이상의 레이아웃 중 하나 이상 선택되는 것을 하나 이상 구비한다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것은 구부러짐과 관계된 곡률 반경(r)의 두배로 나누어줌으로써 표면 변형률이 결정되는 박막, 초박막, 초경박 중 하나 이상 선택되는 것에서의 기초적인 굽힘 역학을 하나 이상 set theory(조합이론), Combinatorics(조합론), Geometry(기하학), Group(그룹), 조절 중 하나 이상 선택되는 것으로 하나 이상 구비하여 유도된다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것은 하나 이상의 비동일 평면을 하나 이상 구비하고 하나 이상 상호연결된 형태를 구비할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것은 구부러짐과 관계된 곡률 반경(r)의 두배로 나누어줌으로써 표면 변형률이 결정되는 박막, 초박막, 초경박 중 하나 이상 선택되는 것에서의 기초적인 굽힘 역학으로 해석되어 질 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여 하나 이상의 쇼키장벽(Schottky Barrier), Fermi level(페르미레벨), 중 하나 이상 선택되는 것의 높이를 하나 이상 조절하는 것은 공간적으로 균일하지 않은 특성을 구비하여 구비된다. 본 발명의 한 실시예에서, 이미 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것은 공간적으로 균일한 특성을 구비하는 것으로 해석되어 질 수 있다. 상기 공간적으로 균일한 특성, 공간적으로 뷸균일한 특성은 (평면-변형) 계수들로서 설명되어 진다. 본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여 하나 이상의 쇼키장벽(Schottky Barrier), Fermi level(페르미레벨), 중 하나 이상 선택되는 것의 높이를 하나 이상 조절하는 것은 하나 이상 공간적으로 균일하지 않은 특성, 하나 이상 공간적으로 균일한 특성, 중 하나 이상 선택되는 특성을 하나 이상 구비한다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것은 하나 이상의 임의의 적은 곡률반경(r)의 하나 이상 위치한 기하학적 면에서부터 변형이 발생한 거리(d)로서 설명되며, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 상부에 구비된 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동 중 하나 이상 선택되는 것을 일으켜 하나 이상의 굽힘변형, 위치이동 중 하나 이상 선택되는 것이 가해진 그래핀이 하나 이상의 쇼키장벽(Schottky Barrier), Fermi level(페르미레벨), 중 하나 이상 선택되는 것의 높이를 하나 이상 조절하는 것에서, 하나 이상의 임의의 적은 곡률반경(r)의 하나 이상 위치한 기하학적 면에서부터 변형이 발생한 거리(d)로 인하여 하나 이상의 쇼키장벽(Schottky Barrier), Fermi level(페르미레벨), 중 하나 이상 선택되는 것의 높이를 하나 이상 조절하는 것으로 설명되어 진다. 본 발명의 한 실시예에서, 상기에서 설명하는 거리(d)는 효과적인 신장성 강성도를 가지는 합성보(또는 보, 또는 플레이트)로서 설계되어질 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것은 하나 이상의 구부림 강성도 및 효과적인 신장성을 가지는 합성보(또는 보, 또는 플레이트)의 굽힘역학으로 설명되어 진다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것은 하나 이상의 다층구조, 단일, 중 하나 이상 선택되는 것으로 구비하되, 등가 장력 강도(Equivalent tensile strength) 및 등가 굽힘 강도(Equivalent bending strength)로서 설명될 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것은 하나 이상의 유한 요소 시뮬레이션을 만족하는 하나 이상의 재질, 구조, 형태, 장치, 구성요소 중 하나 이상 선택되는 것을 하나 이상 구비한다. 본 발명의 한 실시예에서, 유한 요소 시뮬레이션은 하나 이상의 8-노드, 4-노드 다층 쉘 요소 중 하나 이상 선택되는 것을 가진 육면체 요소를 이용하여 실행될 수 있다. 본 발명의 한 실시형태에서, 유한 요소 시뮬레이션은, 역학적으로 독립적 방식으로 행동하기 위해 하나 이상의 유한요소법(FEM), 유한차분법(FDM), 유한체적법(Finite Volume Method), 다구찌 기법(Taguchi method), 로버스트 설계(Robust Design) 중 하나 이상 선택되는 것을 구비한다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것은 하나 이상의 버클링변형을 구비할 수 있다. 본 발명의 한 실시예에서, 하나 이상의 버클링변형은 작은 다수의 파장들이 함께 융합되는 것과 같이 발생할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것은 하나 이상의 점, 리본, 띠, 디스크, 파형, 언덕(hill), 작은 판, 작은 선, 판, 선, 블럭, 기둥, 원통, 중 하나 이상 선택되는 형태를 구비할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것은 a. 변형두께가 대략 0.1 나노미터 ~ 100 미크론, b. 변형폭이 대략 1 나노미터 ~ 1 밀리미터 c. 변형길이가 대략 1 나노미터 ~ 100 미크론, d. 변형길이가 1 미크론 이상 또는 이하, e. 변형폭이 1 미크론 이상 또는 이하, f. 마이크로스트립변형(두께 340 나노미터, 폭 5 미크론, 길이 1밀리미터 이하), g. 변형간격(1 미크론 이상 또는 이하), h. 하나 이상의 변형길이, 변형넓이, 변형면적, 변형부피, 변형폭, 변형높이, 변형두께, 변형단면적, 변형간격, 표면 거칠기, 표면 변형범위, 표면 비변형범위, 편평도, 중 하나 이상 선택되는 것의 하나 이상의 물리적 치수가 0.1 나노미터 ~ 200 미크론, 로 구성되는 상기 a 내지 h, 로 구성되는 것중 하나 이상 선택되는 것을 구비하지만 상기 하나 이상의 물리적 치수에 한정되지 않고 하나 이상 구비될 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것은 a. 적어도 하나 이상의 100 나노미터 미만의 평균 표면 위치에서 편차를 하나 이상 구비하며, b. 바람직하게는 하나 이상의 10 나노미터 미만의 평균 표면 위치에서 편차를 하나 이상 구비하며, c. 좀더 바람직하게는 하나 이상의 1 나노미터 미만의 평균 표면 위치에서 편차를 하나 이상 구비하며, d. 더 바람직하게는 일부 제품을 위해 하나 이상의 1 Angstrom(옹스트롬) 미만의 평균 표면 위치에서 편차를 하나 이상 구비하며, 로 구성되는 상기 a 내지 d 로 구성되는 것 중 하나 이상 선택되는 것을 하나 이상 구비한다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것은 하나 이상의 사인파, 스퀘어파, 아리에스(Aries) 함수, 가우시안(Gaussian)파, 로렌츠형(Lorentzian)파, 주기적인파, 비주기적인파, 중 하나 이상 선택되는 파 형태를 구비할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것은 a. 하나 이상 물리적으로 접촉하지 않고(즉, 밀접하게 붙거나 오버랩되지 않는), 하나 이상의 제1 및 제2 전극과 전기적으로 하나 이상 접촉하는 구성, b. 하나 이상 물리적으로 접촉하고, 하나 이상의 제1 및 제2 전극과 전기적으로 하나 이상 접촉하는 구성, c. 하나 이상의 제1 및 제2 전극과 전기적으로 하나 이상 접촉하는 구성, 로 구성되는 상기 a 내지 c 중 하나 이상 선택되는 것으로 이해될 수 있다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터는 a. 그래핀의 굴곡지는 특성을 이용하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로의 정전기적 준위로 인하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하는 것은 Fermi-level pinning(페르미레벨피닝)이 고려되어 설계되어 질 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할때 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것은 하나 이상의 그래핀과 하나 이상의 접촉각(Contect Angle)로서 설명되어 질 수 있다. 중요한 요점은 그래핀과 접촉각(Contect Angle)을 하나 이상 구비하면서, 이것으로 인하여 하나 이상의 쇼키장벽(Schottky Barrier), Fermi level(페르미레벨), 중 하나 이상 선택되는 것의 높이를 하나 이상 조절하는 것으로 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다는 점이다. 본 발명의 한 실시예에서, 하나 이상의 접촉각(Contect Angle)은 하나 이상의 자성입자가 하나 이상의 점 접촉, 면 접촉, 날카로운 접촉, 둥근면접촉, 날카로운면접촉, 규칙적인 형태의 점접촉, 불규칙적인 형태의 점접촉, 규칙적인 형태의 선접촉, 불규칙적인 형태의 선접촉, 규칙적인 형태의 면접촉, 불규칙적인 형태의 면접촉, 규칙적인 형태의 접촉, 불규칙적인 형태의 접촉, 중 하나 이상 선택되는 것으로 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것으로 이해되어 질 수 있음이다. 본 발명의 한 실시예에서, 상기 하나 이상의 그래핀과 하나 이상의 접촉각(Contect Angle)은 나노단위에서의 하나 이상의 접촉각(Contect Angle)을 의미한다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것은 연속체 역학을 도입하여 하나 이상의 굽힘변형(Bending)이론으로 설명 될 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것은 하나 이상의 그래핀의 탄성을 구비한다. 상기 탄성은 그래핀의 고유한 성질이며, 상기 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것이 구비된 이후 그래핀의 하나 이상의 형태변형이 되돌아 오는 것으로 의미될 수 있다. 상기 탄성은 하나 이상의 영률(Young's modulus)를 구비하는 것으로 이해되어 질 수 있다.

본 발명의 한 실시형태에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 상부에 구비된 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동 중 하나 이상 선택되는 것을 일으켜 하나 이상의 굽힘변형, 위치이동 중 하나 이상 선택되는 것이 가해진 그래핀이 하나 이상의 쇼키장벽(Schottky Barrier), Fermi level(페르미레벨), 중 하나 이상 선택되는 것의 높이를 하나 이상 조절하는 것에서, Fermi level(페르미레벨)은 a. 페르미 레벨보다 높은 곳에 state(모양 또는 형세)와 전자를 동시에 공급해주면 페르미 레벨은 올라간다. b. 페르미레벨보다 높은 곳에 state(모양 또는 형세)와 전자를 동시에 제공한다. c. 그래핀을 공간적인 왜곡시키되 전자를 동시에 제공한다, d. 그래핀을 공간적으로 왜곡시키되 state(모양 또는 형세)와 전자를 동시에 제공한다, 으로 구성되는 a 내지 d 로 구성되는 것중 하나 이상 선택되는 것을 하나 이상 구비한다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것은 접촉 면적을 증가시키는 표면 구조를 하나 이상 규칙적, 불규칙적, 균일, 불균일, 다공성 중 하나 이상 선택되는 것으로, 하나 이상 1차원적, 2차원적, 3차원적, 중 하나 이상 선택되는 것으로 하나 이상 구비한다. 본 발명의 한 실시예에서, 하나 이상의 "표면 구조(Surface texture)"는 증가된 표면 영역에 작용상 나타나는 어떠한 기술, 기능, 작용, 작동, 형태, 특징을 총칭하여 사용할 수 있다. 본 발명의 한 실시예에서, 하나 이상의 "표면 구조(Surface texture)"는 내적, 외적 중 하나 이상 선택되는 것으로 돌출 형상(relief feature) 또는 또 다른 표면 거칠기(surface roughness)를 하나 이상 구비할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것은 하나 이상의 표면 거칠기(surface roughness)를 구비한다. 본 발명의 한 실시예에서, 표면 거칠기(surface roughness)는, (a). 1 미크론 rms(Root mean square) 이하의 하나 이상 선택되는 범위, (b). 100 nm rms(Root mean square) 이하의 하나 이상 선택되는 범위, (c). 10 nm rms(Root mean square) 이하의 하나 이상 선택되는 범위, (d). 1 nm rms(Root mean square) 이하의 하나 이상 선택되는 범위, (e). 0.1 nm rms(Root mean square) 이하의 하나 이상 선택되는 범위, 로 구성되는 상기 (a) 내지 (e) 중 하나 이상 선택되는 것을 구비한다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것은 상기 하나 이상의 그래핀(제 1 전극)을 전도성 물질(제 2 전극)과 하나 이상 간격조정하는 것으로 의미될 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것은 하나 이상의 굽힘 역학으로 설명될 수 있으며, 상기 하나 이상의 굽힘 역학은 본 발명에서 제시, 청구하고자 하는 하나 이상의 구조의 하나 이상의 설계 및 하나 이상의 효율의 관점에 있어서 고려될 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것은 기계적 변형을 도모할 수 있는 구조적 모양을 하나 이상 규칙적, 불규칙적, 균일, 불균일, 다공성 중 하나 이상 선택되는 것으로, 하나 이상 1차원적, 2차원적, 3차원적, 중 하나 이상 선택되는 것으로, 하나 이상 구비하는 것으로 이해되어 질 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것은 작동하기 전과 비교하여, 하나 이상 공간적으로 균일하지 않은 특성을 하나 이상 구비하는 적어도 하나이상의 층을 의미할 수 있다.

본 발명의 한 실시형태에서, 하나 이상의 그래핀(하부에 접착층, 반데르발스 결합, 중 선택되는 것이 형성된)을 상부에 교차되어 지나가는 장벽조정용인 교차회로의 정전기적 준위로 인하여, 하나 이상 굽힘변형, 위치이동 중 하나 이상 선택되는 것을 일으켜 하나 이상의 굽힘변형, 위치이동 중 하나 이상 선택되는 것이 가해진 그래핀이 하나 이상의 쇼키장벽(Schottky Barrier), Fermi level(페르미레벨), 중 하나 이상 선택되는 것의 높이를 하나 이상 조절하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비할 수 있다.

본 발명의 한 실시형태에서, 하나 이상의 그래핀(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 하부에 접착층이 형성, 반데르발스 결합, 중 하나 이상 선택되는 것)을 상부에 교차되어 지나가는 장벽조정용인 교차회로의 정전기적 준위로 인하여, 하나 이상 굽힘변형, 위치이동 중 하나 이상 선택되는 것을 일으켜 하나 이상의 굽힘변형, 위치이동 중 하나 이상 선택되는 것이 가해진 그래핀이 하나 이상의 쇼키장벽(Schottky Barrier), Fermi level(페르미레벨), 중 하나 이상 선택되는 것의 높이를 하나 이상 조절하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀의 상부에 부도체, 접착물질, 엘라스토머, 액체고분자, 부도체, 절연체(절연층), 중 선택되는 것이 구비되는 다층상태에서, 상기 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것이 구비되어, 하나 이상의 쇼키장벽(Schottky Barrier), Fermi level(페르미레벨), 중 하나 이상 선택되는 것의 높이를 하나 이상 조절하는 것으로 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다. 이는 도면에서 접착물질, 엘라스토머, 액체고분자, 부도체, 절연층, 중 선택되는 것이 통로로 이어지는 것을 의미할 수 있다. 본 발명의 한 실시예에서, 본 발명의 도면 300은 다층상태의 300을 의미할 수 있다.

본 발명의 한 실시형태에서, 본 발명에서 제시되는 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 주어질 때마다 상기 하나 이상 선택되는 것의 상부에 초박막이나 증착막이 같이 구비되어 있는 상태(본 발명에서 제시하는 제조방법으로)를 의미하는 것으로 해석할 수 있다.

본 발명의 한 실시형태에서, 본 발명의 제조방법은 다양한 변형형태의 제조방법을 포함하는 것으로 의미될 수 있다. 예를들어, 증착은 열 ALD(thermal atomic layer deposition), 열 CVD(thermal chemical vapor deposition), 증발(evaporation) 법, 기상 증착 공정(chemical vapor deposition, CVD), 개시 화학 증착 공정(Initiated Chemical Vapor Deposition, ICVD), 원자층증착(Atomic layer deposition), 중 선택되는 증착을 의미할 수 있다. 중요한 요점은, 본 발명에서 제시하는 그래핀의 대기전력문제를 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 해결하는 구조라는 점이다. 그러한 의미에서 제조방법 및 제조순서는 다양한 방법들이 사용 될 수 있다.

본 발명의 한 실시형태에서, 하나 이상의 그래핀 상부에 절연층 또는 그래핀 상부에 초박막을 구비하는데 있어서(예를들어, 단일 전자 트랜지스터를 제작하는데 있어서), 그래핀에 손상을 줄 수 있는 플라즈마를 사용하지 않는 공정, 예컨대, 열 ALD(thermal atomic layer deposition), 열 CVD(thermal chemical vapor deposition), 증발(evaporation) 법, 기상 증착 공정(chemical vapor deposition, CVD), 개시 화학 증착 공정(Initiated Chemical Vapor Deposition, ICVD), 원자층증착(Atomic layer deposition), 중 선택되는 공정을 이용할 수 있다. 본 발명의 한 실시형태에서, 상기 절연층 또는 그래핀 상부에 초박막의 형성 온도는, 예컨대, 100∼400℃ 정도일 수 있다.

본 발명의 한 실시형태에서, 개시 화학 증착 공정(Initiated Chemical Vapor Deposition, ICVD)은 용매를 사용하지 않는 공정으로서, 고분자 박막의 순도를 크게 개선할 수 있다.

본 발명의 한 실시형태에서, 그래핀은 플라즈마에 약하기 때문에, 게이트전극(교차되는 장벽조정회로)과 소오스전극(그래핀이 연결되는 물질) 및 드레인전극(전도성물질)을 형성할 때, 플라즈마를 사용하지 않는 증착 방법, 예컨대, 증발(evaporation) 법, 열 ALD(thermal atomic layer deposition), 열 CVD(thermal chemical vapor deposition), 기상 증착 공정(chemical vapor deposition, CVD), 개시 화학 증착 공정(Initiated Chemical Vapor Deposition, ICVD), 원자층증착(Atomic layer deposition), 중 선택되는 제조방법이 사용될 수 있다.

본 발명의 한 실시형태에서, 게이트전극(교차되는 장벽조정회로)과 소오스전극(그래핀이 연결되는) 및 드레인전극(전도성물질)을 형성하기 위한 패터닝 공정에서는 플라즈마를 사용하지 않는 방법, 예컨대, 습식 식각(wet etch) 또는 리프트-오프(lift-off) 공정 등이 사용될 수 있다.

본 발명의 한 실시형태에서, 하나 이상의 그래핀 상부에 구비된 층(진공층, 에어층, 절연층, 접착층, 중 선택되는 것) 상부에 게이트전극(교차되는 장벽조정회로)을 형성할 수 있다. 또는 소오스전극(그래핀) 및 소오스전극 상부에 진공층, 에어층, 절연층, 접착층, 중 선택되는 것 및 측면에 드레인전극(전도성물질)을 형성하고 게이트전극(교차되는 장벽조정회로)이 상부에 형성 될 수 있다. 게이트전극(교차되는 장벽조정회로) 및 드레인전극(전도성물질)은 금속이나 금속화합물로 형성할 수 있다. 상기 금속은 예컨대, Au, Cu, Ni, Ti, Pt, Ru, Pd 등으로 구성된 그룹에서 선택된 적어도 하나를 포함할 수 있고, 단층 또는 다층 구조로 형성될 수 있다. 상기 금속화합물은, 예컨대, 도전성 금속산화물 또는 금속합금일 수 있다. 게이트전극(교차되는 장벽조정회로)은 그래핀을 포함할 수도 있다. 드레인전극(전도성물질) 또한 적어도 하나 이상의 그래핀을 포함할 수 있다. 드레인전극(전도성물질)은 게이트전극(교차되는 장벽조정회로)과 동일한 물질로 형성하거나, 다른물질로 형성할 수 있다.

본 발명의 한 실시형태에서, 본 발명은 기판(하나 이상의 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 구비, 또는 본 발명의 한 실시형태에서, 하나 이상의 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 구비 후 선택적으로 박막 또는 이산화규소막을 구비(또는 증착)할 수 있다) 그 이후 (a). PMMA를 코팅 후, (b). Ni를 증착 후, (c). Ni에 마스크(예를들어, PMMA)를 구비한 후, (d). Ni의 하부의 PMMA층을 제거 할 수 있도록 Ni의 한쪽 모서리를 제거 후(또는 식각공정 후), (e). 아세톤으로 Ni층 하부 및 상부의 PMMA층을 용해한다. 그 이후 그래핀을 Ni층 양쪽에 성장시킨다. 그 이후 한쪽 모서리 매꿈(예를들어, 증착), 그 이후 상부층 그래핀을 패터닝, 더하여 Ni 을 제거한다. 그 후 다시 PMMA를 그래핀 상부에 drop-coating(드랍코팅)(또는 spin-coating(스핀코팅)) 하고, 굳힌 후(예를들어, 상온에서 굳힌후), 절연층 구비(또는 증착), 이 후 장벽조정 회로를 절연층 위에 구비(또는 증착), 그 이후 절연층에 이온빔(또는 부분 제거공정)으로 홀(또는 구멍) 생성(또는 절연층이 PMMA층을 모두 덥지 못하는 구조에서 일면에서 제시하는 다음 공정순서가 가능하다), 이 후 아세톤을 홀(또는 구멍)로 흘려보내(또는 담궈) 그래핀의 상부에 있는 PMMA층을 용해시키는 공정을 구비할 수 있다.

본 발명의 한 실시형태에서, 드레인 전극(전도성물질), 게이트전극(교차되는 장벽조정회로), 소오스전극(그래핀에 연결된)은 각각 독립적으로 Au, Al, Ag, Be, Bi, Co, Cu, Cr, Hf, In, Mn, Mo, Mg, Ni, Nb, Pb, Pd, Pt, Rh, Re, Ru, Sb, Ta, Te, Ti, V, W, Zr, 및 Zn으로 이루어진 군으로부터 선택된 1종 이상으로 이루어질 수 있다. 이때, 혼합금속으로 전극을 구성할 경우, 합금이거나 경우에 따라, 접합된 형태로 적용할 수도 있다. 더하여 소오스전극(그래핀에 연결된) 또는 드레인전극(전도성물질)은 예를 들어, 팔라듐 (Pd) 과 티타늄 (Ti) 과 같은 그래핀과 좋은 접촉을 유지하는 메탈로 구성될 수 있다. 본 발명의 한 실시형태에서, 팔라듐층 또는 티타늄층의 목적은 그래핀 시트들과 접착(또는 접촉)을 잘하도록 하는 것이기 때문이다.

본 발명의 한 실시형태에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것과 상부에 구비된 하나 이상의 그래핀을 하나 이상 구비하는 것은 아래와 같은 제조방법을 구비할 수 있다. (1). 기판 세정, (2). 금속증착, 레지스터 도포, (3). 노광, (4). 현상, (5). 에칭(등방성이나 이방성 에칭, 또는 습식에칭), (6). 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 구비, (7). 레지스터, 금속제거, (8). 폴리메틸메타크릴레이트(PMMA)가 코팅된 그래핀 전사(또는 인쇄) 후 패터닝, 일 예로 촉매층이 있을경우 패터닝 후 에칭한다, (9). 그래핀 위에 폴리메틸메타크릴레이트(PMMA)등을 코팅한다.(또는 9번 공정에서 PMMA대신 절연층을 증착한다) (10). 상부에 교차되는 장벽조정회로를 구비 한다. (11). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 모두 용해시킨다. 로 구비되는 (1) 부터 (9) 로 이어지는 제조방법, (1) 부터 (11) 로 이어지는 제조방법, 중 하나 이상 선택되는 것을 하나 이상 구비할 수 있다.

본 발명의 한 실시형태에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것과 상부에 구비된 하나 이상의 그래핀을 하나 이상 구비하는 것은 아래와 같은 제조방법을 구비할 수 있다. (1). 기판 세정, (2). 금속증착, 레지스터 도포, (3). 노광, (4). 현상, (5). 에칭(등방성이나 이방성 에칭, 또는 습식에칭), (6). 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 구비, (7). 레지스터, 금속제거, (8). 그래핀을 용매에서 분산시켜 분산액을 제조하는 단계; 상기 분산액을 구비(예를들어, 코팅) 후 열(또는 상온에서)로 증발시키는 단계;그 이후 패터닝 공정을 구비한다, (9). 그래핀 위에 폴리메틸메타크릴레이트(PMMA)등을 코팅한다(또는 9번 공정에서 PMMA대신 절연층을 증착한다). (10). 상부에 교차되는 장벽조정회로를 구비 한다. (11). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다. 로 구비되는 (1) 부터 (9) 로 이어지는 제조방법, (1) 부터 (11) 로 이어지는 제조방법, 중 하나 이상 선택되는 것을 하나 이상 구비할 수 있다.

본 발명의 한 실시형태에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것과 상부에 구비된 하나 이상의 그래핀을 하나 이상 구비하는 것은 아래와 같은 제조방법을 구비할 수 있다. (1). 기판 세정, (2). 금속증착, 레지스터 도포, (3). 노광, (4). 현상, (5). 에칭(등방성이나 이방성 에칭, 또는 습식에칭), (6). 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 구비, (7). 레지스터, 금속제거, (8). 폴리메틸메타크릴레이트(PMMA)가 코팅된 그래핀 전사(또는 인쇄) 후 패터닝, 일 예로 촉매층이 있을경우 패터닝 후 에칭한다, (9). 그래핀 위에 절연층을 구비한다(예를들어, 증착). (10). 상부에 교차되는 장벽조정회로를 구비 한다. (11). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 모두 용해시킨다. 로 구비되는 (1) 부터 (9) 로 이어지는 제조방법, (1) 부터 (11) 로 이어지는 제조방법, 중 하나 이상 선택되는 것을 하나 이상 구비할 수 있다.

본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터는, 그래핀 상부에 절연층 또는 박막층(또는 초박막층)을 구비하고(예를들어, 증착하고), 그 이후에 (1). 폴리메틸메타크릴레이트(PMMA)를 구비하는 단계, (2). 상부에 교차되는 장벽조정회로를 구비하는 단계, (3). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시키는 단계, 로 구성되는 (1) 내지 (3) 의 제조공정이 본 발명에서 제시하는 제조방법에 부분적으로 전부 기재 될 수 있다. 본 발명의 한 실시형태에서, 상기 (2) 공정의 장벽조정회로는 하부에 절연층을 포함하는 것으로 의미될 수 있다.

본 발명의 한 실시형태에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것, 상부에 구비되는 그래핀을 하나 이상 구비하는 것, 중 하나 이상 선택되는 것은 나노 임프린트 리소그래피 공정을 구비하여 구비될 수 있다.

본 발명의 한 실시형태에서, 절연층, PMMA층 및 레지스트층은 스핀코팅법을 이용하여 형성될 수 있다.

본 발명의 한 실시형태에서, 본 발명에서 제시되는 교차회로(또는 교차되는 장벽조정회로 또는 장벽조정회로)가 구비되는 것이 주어질 때마다 기본적으로 교차회로(또는 교차되는 장벽조정회로 또는 장벽조정회로) 하부에 (a). 절연층, 또는 (b). 진공층, 에어층 중 선택되는 것과 절연층이 구비된 것, 로 구성되는 상기 (a) 내지 (b) 중 선택되는 것;을 의미할 수 있으며, 더하여 교차회로에 CMOS 회로를 구비하는 공정이 선택적으로 사용될 수 있으나, 발명의 요지가 너무 복잡해져서 흐려질 것을 염려하여 기재하지는 않았다. 본 발명의 한 실시형태에서, 본 발명에서 제시되는 교차회로(또는 교차되는 장벽조정회로 또는 장벽조정회로)는 그래핀층 하부에 구비될 수 있으며, 예를들어, 1). 절연층/그래핀/자성입자/절연층(또는 기판층)/장벽조정회로, 2). 절연층/진공층/그래핀/자성입자/절연층(또는 기판층)/장벽조정회로, 3). 절연층/그래핀/전하를갖는입자/절연층(또는 기판층)/장벽조정회로, 4). 절연층/진공층/그래핀/전하를갖는입자/절연층(또는 기판층)/장벽조정회로의 순서를 구비할 수 있다.

본 발명의 한 실시형태에서, 그래핀의 상부 또는 하부 또는 측면에 진공층을 형성하기 위한 희생층은 아세톤, 벤젠 또는 클로로포름 등 유기용매에 용해되는 물질로 이루어질 수 있다. 따라서, 유기용매를 사용하는 경우, 상기 희생층은 제거될 수 있다. 일 예로, 상기 희생층은 PMMA(poly-methylmethacrylate)층일 수 있다. 그러나, 이에 한정되는 것은 아니며, 유기용매에 녹는 물질이라면 어느 것이든 가능할 수 있다.

본 발명의 한 실시형태에서, 본 발명에서 PMMA층을 용해하는 제조공정이 제시되는 때에는 예를들어, (1). 아세톤이 PMMA층으로 흘러들어갈 수 있는 통로를 확보(예를들어, 식각, 이온빔 등)하고, (2). PMMA층을 용해한 후 (3). 통로를 다시 매꾸는(예를들어, 증착) 제조공정이 부분적으로 전부기재 될 수 있으나 본 발명의 제조공정의 설명에는 자세히 다 기재하지는 않았지만 기재된 것으로 이해할 수 있다(명세서가 너무 복잡해지는 것을 방지하기 위하여).

본 발명의 한 실시형태에서, 본 발명에서 제시하는 각각의 제조공정에는 공정 시작전에 화학적 기계적 연마 (chemical mechanical polishing(CMP) 제조공정이 이 선택적으로 추가될 수 있다(두께 및 평탄도를 바람직한 수준으로 조절하기 위하여). 본 발명의 한 실시형태에서, 화학적 기계적 연마 (chemical mechanical polishing(CMP) 제조공정은 평탄화를 수행 할 수 있는 제조방법으로 대체될 수 있다.

본 발명의 한 실시형태에서, 본 발명의 트랜지스터의 구조를 제조하는 제조공정에 있어서, 자성입자, 전하를 갖는 입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 하나 이상 구비하는 단계;는 상기 단계 이후 박막 또는 이산화규소막을 구비(또는 증착) 하는 공정이 선택적으로 추가되는 공정순서가 기재 될 수 있으나 본 발명의 제조공정의 설명에는 자세히 다 기재하지는 않았지만 기재된 것으로 이해 할 수 있다(명세서가 너무 복잡해지는 것을 방지하기 위하여).

본 발명의 한 실시형태에서, 본 발명의 트랜지스터의 구조를 제조하는 제조공정에 있어서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 하나 이상 구비하는 단계; 는 상기 단계 이후 박막(또는 초박막)을 구비(또는 증착) 하는 공정이 선택적으로 추가되는 공정순서가 기재 될 수 있으나 본 발명의 제조공정의 설명에는 자세히 다 기재하지는 않았지만 기재된 것으로 이해 할 수 있다(명세서가 너무 복잡해지는 것을 방지하기 위하여).

본 발명의 한 실시형태에서, 그래핀 굽힘 트랜지스터는 여러 형태들을 추가 포함할 수 있으나, 기본적으로 교차되는 장벽조정회로의 정전기적 준위로 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절, 로 구성되는 것 중 하나 이상 선택되는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 의미하는 것이다.

본 발명의 한 실시형태에서, 그래핀 굽힘 트랜지스터는 여러 형태들을 추가 포함할 수 있으나, 기본적으로 교차되는 장벽조정회로의 정전기적 준위로 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절, 로 구성되는 것 중 하나 이상 선택되는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 의미하는 것이다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,

a. 그래핀의 굴곡지는 특성을 이용하여 하나 이상의 열팽창물질을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로로 인하여 하나 이상의 열팽창물질이 열팽창하여 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되,

b. 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,

a. 그래핀의 굴곡지는 특성을 이용하여 하나 이상의 열팽창물질을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로로 인하여 하나 이상의 열팽창물질이 열팽창하여 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되,

b. 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절, 로 구성되는 것 중 하나 이상 선택되는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시형태에서, 그래핀 굽힘 트랜지스터에 구비되는 열팽창물질은 니켈, 철, 구리, 알루미늄, 아연, 수은, 중 선택되는 물질을 의미할 수 있으나 이에 한정되지는 않는다.

본 발명의 한 실시형태에서, 그래핀 굽힘 트랜지스터에 구비되는 열팽창물질은 열팽창계수를 구비한다.

본 발명의 한 실시형태에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터는 단일 전자 트랜지스터로 이해될 수 있으며, 상기 단일 전자 트랜지스터는,

전자(1행동), 하나 이상의 열팽창물질이 상부에 구비된 그래핀을, 그래핀 상부에 구비된 절연층과 함께 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비(2행동), 전자가 아일랜드 상에 터널(3행동), 이전에 공석 에너지 레벨을 점유 할 것입니다. 거기서부터 할 수 있습니다. 터널이 드레인 전극 상에 위치(tunnel onto the drain electrode) (4행동). 비탄성적으로 산란 및 드레인 전극의 페르미 레벨 에 도달할 것입니다(5행동)., 로 구성되는 (1행동) 부터 (5행동)에 이르는 단계를 수행하는 것을 의미한다.

본 발명의 한 실시형태에서, 그래핀 굽힘 트랜지스터에 구비되는 열팽창물질은 양자점을 구비하는데 이용될 수 있다.

본 발명의 한 실시예에서, 열팽창물질이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는데 있어서, 상기 일면에서는 열팽창물질이 하부에 구비되는 것이라 표현하였지만 본 발명의 한 실시형태에서, 하나 이상의 그래핀의 상부에 하나 이상 구비되어 그래핀이 하부로 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할 수 있다. 또한 본 발명의 한 실시형태에서, 하나 이상의 그래핀의 측면에 하나 이상 구비되어 그래핀이 반대되는 측면으로 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할 수 있다. 따라서, 본 발명에서 본 발명의 한 실시예적으로 (하나 이상의 열팽창물질)이 하부(또는 하단부)에서, 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것으로 표현하는 것은 1). 그래핀의 상부, 하부, 측면, 중 선택되는 위치를 의미하는 것, 2). 장벽조정회로가 그래핀의 상부, 하부, 측면, 중 선택되는 위치로 구비되는 것, 3). (하나 이상의 열팽창물질)이 그래핀을 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할 수 있는 것, 4). (하나 이상의 열팽창물질)이 그래핀의 상부, 하부, 측면, 중 선택되는 위치로 구비되는 것, 5). 장벽조정회로가 그래핀과 (하나 이상의 열팽창물질)의 상부, 하부, 측면, 중 선택되는 위치에 구비되는 것, 6). 열팽창물질이 그래핀을 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할 수 있는 위치에 장벽조정회로가 구비되는 것, 로 구성되는 상기 1) 내지 6), 중 하나 이상 선택되는 것 또는 상기 1) 내지 6), 중 하나 이상 선택되는 것의 구성상황을 포함할 수 있는 의미로 해석될 수 있으며, 중요한 요점은 그래핀이 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것이다.

본 발명의 한 실시형태에서, 그래핀 굽힘 트랜지스터는 여러 형태들을 추가 포함할 수 있으나, 기본적으로 교차되는 장벽조정회로로 인하여 하나 이상의 열팽창물질이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절, 로 구성되는 것 중 하나 이상 선택되는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 의미하는 것이다.

본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터는 대면적 웨이퍼에 하나 이상 구비되어 장벽조정회로(CMOS 웨이퍼)와 페이스 투 페이스 결합 할 수 있다.

본 발명의 한 실시형태에서, 단일전자트랜지스터는 소비전력을 매우 낮출 수 있으므로 배터리의 사용시간을 현저히 늘릴 수 있으며, 그러함으로 인하여 배터리의 크기도 현저히 줄일 수 있다.

본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 회로구성은 3차원적인 회로구성이 평면에서 이루어지는 2차원적인 회로로도 의미될 수 있다.(예를들어, 3차원적인 구성이 평면에 2차원적인 층으로 이루어지는 구조-눕혀서 본다고 생각하면 이해가 쉽다)

본 발명의 한 실시형태에서, 본 발명의 그래핀은 이중층 그래핀을 의미하거나, 다층 그래핀(멀티층 그래핀)을 의미할 수 있다.

본 발명의 한 실시형태에서, 본 발명의 그래핀을 구비하는 방법은 에피텍셜 성장공정을 구비할 수 있다.

본 발명의 한 실시형태에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터는 "(◆트랜지스터에서의 Fermi level(페르미레벨)◆)"을 하나 이상 구비한다. 상기 (◆트랜지스터에서의 Fermi level(페르미레벨)◆)은 아래와 같이 설명된다.

Fermi level(페르미레벨)

페르미 레벨은 전자 (또는 전자에 대한 전기 화학 전위)의 총 화학 포텐셜이며 일반적으로 μ 또는 EF로 표시됩니다.

신체의 페르미 레벨은 열역학적 양이며, 그 의미는 (그것이 나온 곳에서 전자를 제거하는 데 필요한 작업을 계산하지 않음) 본체에 전자를 하나 추가 할 필요 열역학적 일입니다.

페르미 레벨 방법에 대한 정확한 이해는 다음과 같이 설명됩니다, 전자 밴드 구조는 전압과 관련이 있습니다. 더하여 전자 성질을 결정하는 전하의 흐름은 고체 물리학의 이해에 필수적이며, 회로 전자에서 페르미 레벨은 열역학적 평형이, 에너지 레벨이 임의의 주어진 시간에 점유되는 50 %의 확률을 가질 것으로, 전자의 가상의 에너지 레벨로 간주 될 수 있습니다.

페르미 레벨은 반드시 실제 에너지 레벨 (절연체에 페르미 준위가 밴드 갭에 달려있다)에 대응하지 않으며, 심지어 밴드 구조의 존재를 요구합니다.

그럼에도 불구하고, 페르미 레벨은 정확하게 열역학적 양으로 정의되며, 페르미 레벨의 차이는 전압계로 간단히 측정 할 수 있습니다.

페르미 레벨과 전압

전자 회로의 과도하게 단순화 된 설명으로는 전류는 정전기 전위(electrostatic potential)의 차이에 의해 구동되는 것으로 알려져 있습니다, 하지만 정확한 설명은 아래에서 설명됩니다.

분명히, 정전기 전위(electrostatic potential)가 물자의 전하의 흐름에 영향을 미치는 유일한 요인은 아닙니다 파울리 반발 및 열 효과 또한 중요한 역할을 합니다.

사실, 전자 회로에서 측정 한 "전압"이라고 하는 양은 단순히 전자 (페르미 레벨)를 위한 화학 포텐셜에 관한 것입니다.

전압계의 리드가 회로의 두 지점에 연결되어 있는 경우, 표시되는 전압은 전하의 작은 양이 다른 한 지점에서 유동 할 수 있도록 하여 구하는, 단위 비용 당 얻을 수있는 전체 작업의 기준입니다.

간단한 와이어 (단락을 형성) : 서로 다른 전압의 두 지점 사이에 접속되는 경우, 전류는 열로 가능한 업무를 변환 네거티브 전압에 포지티브 전압(positive voltage to negative voltage)으로부터 흐를 것입니다.

신체의 페르미 레벨은 그것에 전자를 추가하는 데 필요한 작업을 표현하거나 전자를 제거하는데 필요한 작업을 의미합니다.

따라서, 관찰 된 차이는 화학식으로 페르미 레벨 - 다른 - (μB-μA) 전자 회로에서, 두 지점 "A"와 "B"사이의 전압 (VA-VB)가 정확히 대응 차이에 관련되어 아래와 같이 설명됩니다,

여기서 -e 는 전자 충전 입니다.

간단한 경로가 제공되는 경우 위의 논의에서 그것은 전자가 낮은 μ (고전압)에 높은 μ (낮은 전압)의 신체에서 움직일 것이다는 것을 알 수 있습니다.

전자의 이 흐름은 낮은 μ가 (충전 또는 다른 반발 효과 때문에) 증가의 원인이 될 수 있고, 마찬가지로 높은 μ가 감소하게 되는 원인이 됩니다.

결국, μ는 두 기관(both bodies)에서 같은 값으로 정착됩니다.

이 평형 전자 회로 (해제) 상태에 관한 중요한 사실에 이르게합니다(아래설명) :

열역학적 평형 상태에서의 전자 회로는, 그 접속 부분에 걸쳐 일정한 페르미 레벨을 갖습니다.

이것은 또한 임의의 두 점 사이 (전압계로 측정) 전압이 평형에서는 0이 되는 것을 의미합니다.

페르미 레벨과 밴드 구조

금속 및 반 금속에서 페르미 레벨 EF는 적어도 하나의 밴드 안에 놓여있습니다. 절연체 및 반도체는 페르미 레벨이 밴드 갭 내에 있습니다, 그러나 반도체 밴드에서 열적 전자 또는 정공 채워야 하는 것은, 페르미 레벨에 충분히 가까이 있습니다.

고체의 밴드 이론에서는, 전자가 단일 입자 에너지 고유 상태에서 이루어지는 밴드 일련 점유로 여겨지며, ε에 의해 각각 표지 됩니다.

이러한 단일 입자 픽쳐가 근사치이지만, 크게 전자 행동의 이해를 단순화하며 올바르게 적용될 때 전체적으로 올바른 결과를 제공합니다.

페르미-디랙 분포

는 (열역학적 평형에서) 전자가 갖는 에너지 상태 ε을 점유할 확률을 줍니다.

대안으로, 파울리 배타 원리에 의해 부과 된 제한을 주어 그 상태를 차지할 전자의 평균 수를 줍니다 :

여기서 T는 절대 온도 와 K는 볼츠만 상수를 의미합니다.

상태가 페르미 레벨 (ε = μ)에 있을 경우, 이 상태는 임의의 주어진 시간에 점유 될 확률이 50 %가 있을 것입니다.

물질의 밴드 구조 내의 μ의 위치는 재료의 전기적 거동을 결정하는데 중요합니다.

절연체에서, μ는, 큰 밴드 갭 내에 자리잡습(lies)니다.

금속, 반 금속 또는 퇴화 반도체(degenerate semiconductor)에서, μ는 비편 재화 밴드(delocalized band) 내에 자리 잡고 있습니다. 상태의 많은 인근 μ는 열적으로 활성화되고 쉽게 전류(current)를 수행(carry)합니다.

내장(intrinsic)이나 도핑 된(lightly doped) 반도체에서, μ는 그 밴드의 가장자리 근처에 거주하는 열적으로 여기 된(thermally excited) 캐리어의 희석 수에 있다는 것을, 그리하여, 밴드의 가장자리에 가까이 있습니다.

반도체와 밴드 구조에서 μ의 위치를 반 금속은 일반적으로 도핑 또는 게이팅에 의해 상당한 정도로 제어 할 수 있습니다(그래핀과 전기적으로 접촉하는 전도성 물질 회로 구성에 상기 이론들은 유용하게 사용됩니다).

이러한 컨트롤은 변경되지 않습니다 μ를 전극에 의해 고정 된 것이 아니라 그들은 전체 밴드 구조가 아래로 이동 (때로는 밴드 구조의 모양을 변경)하는 원인이 됩니다.

로컬 전도대 내부 화학 포텐셜, 및 매개 변수

심볼 경우 E 은 , 그 바깥 쪽 밴드 바닥의 에너지를 기준으로 측정 된 전자 에너지 레벨을 나타 내기 위해

후 일반적으로 우리가 E =

가지고 사용됩니다, 특히 우리 파라미터 정의 할

를 밴드 가장자리에 페르미 레벨을 참조하여 아래와 같이 표기합니다:

이 페르미 - 디랙 분포 함수는 또한 다음과 같이 표기합니다.

는 직접 활성 전하 캐리어(active charge carriers)의 갯수뿐만 아니라 전형적인 운동 에너지에 관련되며, 따라서 그것은 직접적으로 (전기적으로 전도성) 재료의 지역 특성을 결정하는데 관여합니다.

이러한 이유로 단일 균질 전도성 물질 내의 전자의 특성에 집중 때

의 값에 집중하는 일반적인 이유가 됩니다.

자유 전자의 에너지 상태와 유사하여, E 상태가 있습니다 운동 에너지 상태와

는 잠재적 인 에너지인 것입니다.

이것을 염두에 두고, 매개 변수

는 또한 "페르미 (Fermi) 운동 에너지"로 표시 할 수 있습니다.

μ는 달리, 매개 변수

는

의 변화로 인해 여러 값을 가지며, 평형 상수가 아닙니다.

는 대개 재료의 품질(예를들어, 그래핀의 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 하나 이상 구비되는 표면 거칠기(surface roughness))의 요인에 따라, 재료에 지역마다(location to location) 다릅니다.

그래핀의 표면 근방,

는 강하게 외부인가 전계(교차되는 장벽조정회로)에 의해 제어 될 수 있습니다.

는 멀티 밴드 소재에서 한 곳에서 여러 값에 걸릴 수 있습니다.

페르미 준위와 평형 중 온도

준 페르미 준위

페르미 레벨 μ 및 온도 T의 예는 아무것도 하지 않고 선반(shelf)에 앉아(sitting)있는 경우로서, 열역학적 평형 상태에서 고체 상태 장치에 대한 상수를 정의합니다.

장치가 평형 상태에서 빠져 나올 경우 및 사용에 투입 될 경우, 엄격하게 페르미 레벨과 온도를 말하는 것은 더 이상 잘 정의되지 않습니다.

다행히, 정확하게 열 분배의 측면에서 국가(상태)의 점령을 설명하는, 특정 위치에 대한 준 페르미 준위와 준 온도를 정의하는 것이 가능합니다.

이때, 이 장치는 '준 평형 상태'에 있다고 합니다.

준 평형 접근 방식은 하나의 (T에서 그라디언트의 결과로) (μ의 그라데이션으로 인해 발생과 같은) 금속 조각의 전기 전도도나 열전도와 같은 일부 비 평형 효과를 간단하게 구축 할 수 있습니다.

준 μ 와 준 T는 변화 (또는 전혀 존재한다)와 같은 비 평형 상태에 있습니다. 아래의 두개로 예시됩니다.

장치가 변경(altered)되었지만, 다시 평형(re-equilibrate)을 구비하기 위한 충분한 시간을 가지고 있지 않을 때. (압전(piezoelectric) 또는 초전(pyroelectric) 물질에서와 같이).

시스템은 전자기장을 변화에 노출되어있는 경우(콘덴서 등)

페르미 레벨 - 참조 제로 페르미 레벨의 위치

많은 좌표계의 원점의 선택처럼, 에너지의 영점을 임의로 정의 할 수 있습니다.

관찰 할 수있는 현상은 에너지의 차이에 따라 달라집니다.

별개의 신체를 비교할 때, 그러나, 그들은 모두 제로 에너지의 위치를 자신의 선택에 일치하거나, 다른 무의미한 결과를 얻을 수 있는 것이 중요합니다.

따라서 명시 적으로 다른 구성 요소가 계약(agreement)을 보장하기 위해 공통 지점의 이름을 하는 것이 도움이 될 수 있습니다.

기준점 (예컨대 "진공" 아래를 참조)를 모호하게 선택되는 경우에, 다른 한편으로는, 더 많은 문제를 야기 할 것입니다.

일반적인 점(point)의 실제(practical)와 잘된 정렬 선택(well-justified choice)은 전기 접지 또는 접지(Earth)와 같은 부피가 큰 물리적 도체입니다. 이러한 도체는 좋은 열역학적 평형 상태에 있는 것으로 간주 될 수 있고, 그래서 그것의 μ 는 잘 정의됩니다.

그것은 전하의 저장을 제공하여 전자의 많은 수의 충전 효과를 발생시키지 않고 추가하거나 제거 할 수 있습니다.

또한 다른 개체의 페르미 레벨이 전압계로 간단히 측정 할 수 있도록, 액세스되는 장점이 있습니다.

두 개의 금속(그래핀과 전기적으로 접촉되는 전도성 물질). 그러나, "진공"의 정확히 위치를 정의하여 주의하지 않는 한 이 방법은 권장되지 않습니다.

두 개의 금속(그래핀과 전기적으로 접촉되는 전도성 물질)이 열역학적 평형 (동일 페르미 레벨)에 같이 있을 때, 진공 정전기 전위 φ이 때문에 그것의 차이에서 평평하지 않은 일 함수를 보여줄 수 있습니다.

원칙적으로, 하나의 에너지에 대한 기준점으로 진공 고정 전자의 상태를 고려할 수 있습니다. 그러나, "진공"의 정확히 위치를 정의하여 주의하지 않는 한 이 방법은 권장되지 않습니다. 문제는 진공에서 모든 지점이 동일하다는 것입니다.

열역학적 평형, 그것은 전위(electrical potential) 진공 (볼타 전위)에 존재하기 위해 1 V의 차이에 대한 전형적인 열역학적 평형입니다.

발명의 한 실시형태에서, 이 진공 전위 변동의 소스는 진공에 노출 된 다른 전도성 물질 사이(그래핀과 전기적으로 접촉되는 전도성 물질)의 일 함수의 변화일 수 있습니다.

다만 외부 도체, 정전기 전위는 물질에 민감하게 의존할 뿐만 아니라, 어떤면(surface)이 선택됩니다. (그 결정 배향, 및 다른 세부 사항)

보편성에 가장 근사치를 제공하는 매개 변수는 접지(Earth)를 참조할 수 있습니다. 페르미 준위는 위의 제안입니다. 이것은 또한 전압계로 측정 할 수 있다는 장점을 갖습니다.

DiscreTe charging effecTs in small sysTems(작은 시스템에서 개별 충전 효과)

작은 시스템에서 개별충전효과로 인해 싱글 일렉트론에 "대전 효과"비 무시(non-negligible)할 경우에, 상기 정의는 명확해야 합니다. 예를 들어, 커패시터, 두 개의 동일한 평행 판으로 만든 것과 같은 형식에서처럼 고려됩니다.

커패시터가 충전되지 않은 경우, 페르미 레벨은 양쪽에 동일하므로, 다른 한 플레이트에서 전자를 이동하는 no 에너지를 가지는 것으로 생각할 수 있습니다.

전자가 이동되었을 때, 커패시터 (약간) 충전이 되었습니다, 그래서 이것은 에너지의 약간의 금액(amount)을 거쳐야합니다.

통상 콘덴서, 이것은 무시할 만하지만 나노 스케일 커패시터(그래핀과 전도성 물질을 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여, 구비되는 형태에서)는 더 중요 할 수 있습니다.

이 경우 하나는 화학 포텐셜의 열역학적 정의뿐만 아니라, 장치의 상태에 대한 정확한 전기적 절연 이여야 합니다, 또는 그것은 전극에 접속(connected to an electrode)입니다.

신체 전극 (리저버)와 전자 에너지를 교환 할 수 있는 경우, 그것은 정식 그랜드 앙상블(grand canonical ensemble)에 의해 설명됩니다.

화학 전위의 값 μ은 전극에 의해 고정 될 수 있다고 할 수 있고, 전자의 개수 N 의 신체는 변동될 수 있습니다.

이 경우, 본체의 화학 포텐셜은 극미량으로서, 전자의 평균 개수를 증가시키기 위해 필요한 작업의 극미량입니다 (비록 언제든지 전자의 수는 정수일지라도, 그 것의 평균 개수가 연속적으로 변화합니다.)

F (N, T)는 그랜드 정식 앙상블의 자유 에너지 기능입니다.

체내에서의 전자의 개수가 고정됩니다 (그러나 몸은 여전히 열적 가열 욕(heat bath)에 접속되어 있으면), 그것은 정식 앙상블에 있습니다.

일은 이미 전자가, 정확히 N이 신체에 전자를 하나 추가 할 필요에 따라 우리는 문자 그대로 이 경우에 "화학 포텐셜"을 정의 할 수 있습니다.

F (N, T)의 자유 에너지 정규 앙상블의 함수, 또는 대안 적으로 그 신체에서 전자를 제거함으로써 얻어진 작품으로서,

이러한 화학 전위는 동일하지 않습니다 μ ≠ μ ' ≠ 'μ 를 제외하고, 열역학적 제한입니다.

상기 차이는 쿨롱 봉쇄를 보여주는 것과 같은 작은 시스템에서 중요합니다. 본 발명의 한 실시예에서, Fermi level(페르미레벨)의 높이를 하나 이상 조절하는 것은 쿨롱 봉쇄(Coulomb blockade)의 형태로서 설명될 수 있습니다.

파라미터 μ (즉, 전자의 개수가 변동하는 것이 허용되는 경우)에도 작은 시스템에서, 정확히 전압계 전압이 관련되어 남아 있습니다.

정확히 말하면, 다음, 페르미 레벨은 하나의 전자 전하에 의해 결정 충전 이벤트에 의해 정의되지 않았습니다, 오히려 전자의 극미량으로 통계 충전 이벤트입니다.

Bending(굽힘)

공정 역학에서, (또는 굴곡라고도 함)는 벤딩 요소의 종 방향 축에 수직으로 인가되는 외부 하중을 받는 가느다란 구조 요소(element)의 동작을 특징 짓습니다.

길이가 폭과 두께보다 훨씬 더 긴 경우, 요소는 빔이라고 합니다.

한편, 쉘(shell)은 길이와 폭이 동일한 정도의 크기로 되어 있지만, ( '벽'이라고도 함) 구조의 두께가 상당히 작은 기하학적 형태의 구조입니다

그것의 끝에서 지원 측면으로 로드되어 큰 변형하지만, 얇은 벽, 벤딩 경험은 쉘(shell)의 예입니다. 본 발명의 한 실시형태에서, 쉘(shell)의 벤딩변형은 플레이트의 굽힘변형으로 설명 될 수 있습니다.

QuasisTaTic bending of beams(빔 QuasisTaTic(준정적) 굽힘)

가로 하중이 그것에 인가 될 때 빔 변형과 응력은 그 안에 전개됩니다. quasistatic(준정적) 경우, 굽힘편향(bending deflection) 및 굽힘 응력(bending stresses)의 양은 시간에 걸쳐 변하지 않는 것으로 가정합니다.

빔의 밑면에서 재료가 연신되는 동안 단부에서 지지되고 중간에 아래쪽으로 로드(loaded)되어 수평 빔에서 빔의 과잉 측 재료가 압축됩니다. 횡 방향 하중에 의한 내부 응력의 두 가지 형태가 있습니다 :

하중 방향에 수직 인 횡 방향 하중, 더하기(plus) 평면에 상보 전단 응력, 응력에 평행 한 전단응력;

빔의 상부에 직접 압축 응력, 및 빔의 하부 영역에 직접적인 인장 응력.

그들은 크기가 같고 방향은 반대로이며, 상기 각각의 설명에서 마지막 두 힘은 몇 모멘트를 형성합니다. 이 굽힘 모멘트는 빔에 발생하는 굽힘 늘어짐 변형 특성에 강한저항을 보여줍니다. 빔 내의 응력 분포는 매우 정확하게 몇몇 간단한 가정이 사용되는 경우에도 예측 될 수 있습니다.

QuasisTaTic bending of plaTes(판 Quasistatic(준정적) 굽힘)

변위를 강조하는 얇은 판의 변형

빔 형성 기능의 정의는 하나의 치수(또는 차원)이 다른 2개의 치수(또는 차원)보다 큰것입니다.

상기에서 평평하며 그 치수(또는 차원) 중 하나가 많으면 구조가 플레이트라고 할 수 있습니다. 널리 사용되어 것 중에, 적용 하중에 따라 판의 변형 및 응력을 설명하는 여러 가지 이론이 있습니다. 이들은

판의 키르히 호프 - 사랑 이론 (또한 고전 판 이론이라고 함)

Mindlin-Reissner 판 이론 (또한 플레이트의 1 차 전단 이론이라고도 함)

Kirchhoff-Love theory of plates(플레이트의 키르히 호프 - 사랑 이론)

키르히 호프 - 사랑 이론의 가정은

중간 표면에 수직 인 직선(straight lines)이 직선 변형 후(straight after deformation)에 남습니다.

중간 표면에 수직(normal)인 직선을 변형 한 후 중간 표면에 수직(normal)을 유지합니다.

판의 두께는 변형 동안 변경되지 않습니다.

이러한 가정은 아래와 같이 의미됩니다.

여기서

는 판에 한 점의 변위이고

는 중간 표면의 변위입니다.

변형률 - 변위 관계는 아래와 같습니다.

평형 방정식은 아래와 같습니다.

상기 식에서

는 판의 표면에 통상 가해지는 힘입니다.

변위의 관점에서, 외부 부하가 없는 상태에서 등방성 선형 탄성 플레이트 평형 방정식은 다음과 같이 쓸 수 있습니다

직접 텐서 표시법으로는,

Mindlin-Reissner Theory of plaTes(판 Mindlin-Reissner(민드린-레이스너) 이론)

이 이론의 특별한 가정은 중간 표면에 법선이 직선과 비 신축성하지만 변형 후 중간 표면에 반드시 정상(normal)이 남아 있다는 것입니다

플레이트의 변위가 주어집니다.

상기 식에서

는 정상(normal)의 회전입니다.

이러한 가정에서 발생 하는 변형-변위 관계는 아래와 같습니다.

상기 식에서

는 전단 보정 계수입니다. 평형 방정식 에서는 아래와 같이 설명됩니다.

여기에서,

입니다.

Dynamic bending of plaTes(동적 판 굽힘), Dynamic bending of plaTes(동적 판 굽힘)는 Dynamics of Thin Kirchhoff plaTes(얇은 키르히 호프 판의 역학)을 의미합니다.

Dynamics of Thin Kirchhoff plaTes(얇은 키르히 호프 판의 역학)

플레이트의 동적 이론은 플레이트(plates)의 전파(propagation of waves)를 결정하고, 정상파(standing waves) 진동 모드(vibration modes)를 적용합니다.

키르히 호프 판의 동적 굽힘변형을 지배하는 방정식은

입니다.

상기 식에서, 밀도와 plate(판)는

그리고

;

원형 판의 몇몇 진동 모드 표시.

모드 k = 0, p = 1,

모드 k = 0, p = 2,

모드 k = 1, p = 2, 로 구성되는 상기 설명하는 (001-001) 내지 (002-007-04-3) 중 하나 이상 선택되는 것을 하나 이상 구비되어 있는 것을 의미하되, (a). 상기 (001-001) 내지 (002-007-04-3) 중 하나 이상 선택되는 것의 설명의 의미, (b). 일반적으로 통용되는 상기 (001-001) 내지 (002-007-04-3) 중 하나 이상 선택되는 것에 대한 의미, (c). 상기 (001-001) 내지 (002-007-04-3) 중 하나 이상 선택되는 것의 이론에 대한 설명, 설명의 전체적 범위, 설명의 부분적 범위, 중 하나 이상 선택되는 것, (d). 상기 (001-001) 내지 (002-007-04-3) 중 하나 이상 선택되는 것의 전체적인 요소, 부분적인 요소, 중 하나 이상 선택되는 것, 로 구성되는 상기 (a) 내지 (d) 중 하나 이상 선택되는 것을 하나 이상 구비한다.

본 발명의 한 실시예에서, 영률(Young's modulus)은 아래와 같이 설명된다.

영률 E는 응력 - 변형 곡선의 탄성 (초기 선형) 부분의 신장 변형에 의해 인장 응력을 나눔으로써 계산 될 수 있습니다　:

여기에서,

E는　영률 (탄성 계수)입니다.

F는　긴장(tension)에서 물체에 작용하는 힘입니다;

A　₀은 힘이 적용되는 것을 통하는 단면적의 원래의 단면적입니다

ΔL은 개체 변경의 길이의 양(amount)입니다

L　₀은 객체의 원래 길이입니다.

늘어나거나 수축 물질에 의해 가해지는 힘　

재료의 영률은 특정 변형률에 따라 발휘되는 힘을 계산하는데 사용될 수 있습니다.(변형이 된 그래핀이나 그래핀이 포함된 다층상태에서 발휘되는 힘)

F는 ΔL에 의해 계약 된(contracted) 또는 기지개(stretched) 될 때, 물질에 의해 가해지는 힘입니다.

후크의 법칙은 이상적인 스프링의 강성을 설명하는 이 공식에서 파생 될 수 있습니다:

(002-4). 그것은 포화 상태(saturation)에 오는 곳

　과　

입니다.

탄성 위치 에너지(변형이 된 그래핀이나 그래핀이 포함된 다층상태에서 구비되는 탄성 위치 에너지)　

저장된 탄성 위치 에너지는 L에 대해 이 식의 적분에 의해 주어집니다:

여기서　U의　_E는　탄성 퍼텐셜 에너지(elastic potential energy) 입니다.

단위 부피당 잠재적 탄성 에너지는 다음과 같습니다 :

여기서　

는 material(재료)의 변형입니다

이 공식은 또한 후크의 법칙의 정수로 표현 될 수 있습니다 :

탄성 상수 사이의 관계　

균질 등방성 재료에 대한 간단한 관계는 한 두 가지가 알려진대로 그들 모두를 계산을 허용하는 탄성 상수 (영률 E, 전단 계수(shear modulus) G, 대량 계수(bulk modulus) K, 푸 아송의 비(Poisson's ratio) v), 사이에 존재합니다:

,로 구성되는 상기 설명하는 (001-1) 내지 (004-1) 중 하나 이상 선택되는 것을 하나 이상 구비되어 있는 것을 의미하되, (a). 상기 (001-1) 내지 (004-1)중 하나 이상 선택되는 것의 설명의 의미, (b). 일반적으로 통용되는 상기 (001-1) 내지 (004-1)중 하나 이상 선택되는 것에 대한 의미, (c). 상기 (001-1) 내지 (004-1)중 하나 이상 선택되는 것의 이론에 대한 설명, 설명의 전체적 범위, 설명의 부분적 범위, 중 하나 이상 선택되는 것, (d). 상기 (001-1) 내지 (004-1)중 하나 이상 선택되는 것의 전체적인 요소, 부분적인 요소, 중 하나 이상 선택되는 것, 로 구성되는 상기 (a) 내지 (d) 중 하나 이상 선택되는 것을 하나 이상 구비한다.

본 발명의 한 실시예에서, Fermi level(페르미레벨)의 높이를 하나 이상 조절하는 것은 쿨롱 봉쇄(Coulomb blockade)로서 설명될 수 있다. 쿨롱 봉쇄(Coulomb blockade)는 아래와 같이 설명된다.

물리학에서, 찰스 - 오거 드 쿨롱의 전기 힘의 이름을 따서 명명 쿨롱 봉쇄 (약칭 CB)는, 적어도 하나의 낮은 정전 용량 터널 접합을 포함하는 전자 장치의 작은 바이어스 전압의 증가 저항을 의미합니다.

소수 전자가 관여하고 외부의 정적 자계(여기서는 정전기적 준위를 의미한다)가 인가되는 경우, 쿨롱 봉쇄 전자 사이의 상호 작용에 의한 스핀 양자 역학적 효과를 포함합니다 (또는 파울리 봉쇄(Pauli blockade)로 불리는). 쿨롱봉쇄(Coulomb blockade)는 스핀 봉쇄(spin blockade) 위한 접지(ground)를 제공합니다.

Coulomb blockade in a tunnel junction(터널 접합의 쿨롱 봉쇄)

터널 접합은 가장 간단한 형태로, 전극 간의 도전성이 얇은 절연 배리어에서를 의미합니다.

고전 전기 역학의 법칙에 따르면, 전류가 절연 장벽을 통과 할 수 없습니다.

그러나 양자 역학의 법칙에 따르면, nonvanishing(논배니슁)가 (0보다 큰) 확률를 갖으며, 다른쪽에 도달하는 배리어의 한쪽에서의 전자 (양자 터널링 참조)가 있습니다.

바이어스 전압이 인가되는 경우, 이 전류가, 그리고, 추가 효과를 무시하는 것을 의미합니다, 터널링 전류가 바이어스 전압에 비례합니다.

전기적인 관점에서, 터널 접합은 오믹 저항(ohmic resistor)으로 알려진 일정한 저항을 갖는 저항으로서 행동합니다.

저항은 장벽 두께에 기하 급수적으로 의존합니다.(본 발명에서는 장벽의 두께가 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 시켜 그래핀의 상단부에 구비된 절연층이 조정되는 것으로 이해할 수 있다.)

일반적인 장벽의 두께는 수(several) 나노 미터에 있습니다.

뿐만 아니라, 두 도체(그래핀과 전도성물질)의 배열 사이에 절연층을 가지지만 저항을 가지지 않으며, 그것은 유한 한 커패시턴스로 해석될 수 있습니다.

절연체도 이러한 맥락에서 유전체라고 합니다, 터널 접합은 커패시터로 동작합니다.

때문에 전기 요금의 불연속성에, 터널 접합을 통해 전류가 다음과 같이 설명됩니다. 정확히 하나의 전자가 (두 개의 전자가 터널하는 동시에(simultaneously)에서, 우리는 cotunneling(코터널링) 을 무시합니다) 터널 장벽을 통해 (터널)을 통과하는 일련의 이벤트입니다.

터널 접합 커패시터는 원인이 되는 터널링 전자에 의해 하나의 기본 요금으로 충전　전압　상승　

입니다,　여기서 e 는　전하량　1.6 x 10　^-19　쿨롱을 의미하며,　및　

는 접합의 정전 용량을 의미합니다.

커패시턴스가 매우 작은 경우, 전압 상승은 터널링로부터 다른 전자를 방지하기에 충분한 클 수 있습니다.

전류는 그 다음 낮은 바이어스 전압에서 억제되며, 소자의 저항은 더 이상 일정하지 않게 됩니다.

제로 바이어스 주변의 차동 저항의 증가는 쿨롱 봉쇄라고 합니다.

Single electron transistor(단일 전자 트랜지스터)의 형태로서 설명

그것은 섬으로 알려진 낮은 자체 커패시턴스으로 하나의 공통 전극(본 발명에서 설명하는 교차회로)에 터널 접합을 통해 연결된 드레인(전도성 물질)과 소스(그래핀)로 알려진 두 개의 전극으로 구성됩니다.

게이트　용량은 섬에 결합이 섬의 전기적 전위로 알려진 제 3 전극(본 발명에서 설명하는 교차회로 즉, 교차되는 장벽조정회로)에 의해 조정될 수 있습니다.

블로킹 상태에서 액세스 가능하지 않은 에너지 준위는 소스 접점에서 전자의 터널링 범위 내에 있습니다.

섬 전극(island electrode)에 있는 모든 에너지 준위는 낮은 에너지와 함께 점유하고 있습니다.

양의 전압이 게이트 전극(본 발명에서 설명하는 교차회로 즉, 교차되는 장벽조정회로)에 인가되면 섬 전극의 에너지 준위가 낮아집니다.

전자(1행동), 하나 이상의 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 상부에 구비된 그래핀을, 그래핀 상부에 구비된 절연층과 함께 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비(2행동), 전자가 아일랜드 상에 터널(3행동), 이전에 공석 에너지 레벨을 점유 할 것입니다.

거기서부터 할 수 있습니다. 터널이 드레인 전극 상에 위치(tunnel onto the drain electrode) (4행동). 비탄성적으로 산란 및 드레인 전극의 페르미 레벨 에 도달할 것입니다(5행동).

발명의 한 실시예에서, 상기 (5 행동) 달성 후 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 중 하나 이상 선택되는 것이 상부에 구비된 그래핀을, 그래핀 상부에 구비된 절연층과 함께 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비(6행동) 할 수 있습니다.

섬 전극의 에너지 준위가 균등의 간격으로 이격되어　

를 나타냅니다. 이것이 자기 커패시턴스를　

를 일으킵니다, 정의는 섬(island) 입니다,

쿨롱 봉쇄를 달성하기 위해, 세 가지 조건이 충족되어야 할 것입니다 :

바이어스 전압은 섬의 자기 커패시턴스로 나눈 전하량보다 낮아야 합니다 :　

　;

소스접촉 열 에너지(thermal energy in the source contact) 더하기 섬에 있는 열에너지(thermal energy in the island), 즉　

는 충전 에너지 이하로 해야합니다　

그렇지 않으면 전자는 열 자극을 통해 절연층을 통과 할 수있을 것입니다, 그리고

터널링 저항은　

보다 커야합니다.　

는 하이젠 베르크의 유래되는　불확정성 원리입니다

,로 구성되는 상기 설명하는 (001-1) 내지 (003-7-3) 중 하나 이상 선택되는 것을 하나 이상 구비되어 있는 것을 의미하되, (a). 상기 (001-1) 내지 (003-7-3)중 하나 이상 선택되는 것의 설명의 의미, (b). 일반적으로 통용되는 상기 (001-1) 내지 (003-7-3)중 하나 이상 선택되는 것에 대한 의미, (c). 상기 (001-1) 내지 (003-7-3)중 하나 이상 선택되는 것의 이론에 대한 설명, 설명의 전체적 범위, 설명의 부분적 범위, 중 하나 이상 선택되는 것, (d). 상기 (001-1) 내지 (003-7-3)중 하나 이상 선택되는 것의 전체적인 요소, 부분적인 요소, 중 하나 이상 선택되는 것, 로 구성되는 상기 (a) 내지 (d) 중 하나 이상 선택되는 것을 하나 이상 구비한다.

본 발명의 한 실시형태에서, 본 발명은 본 발명의 명세서에서 제시하는 그래핀의 제조방법으로 제조되는 그래핀은 단결정 그래핀, 다결정 그래핀, 중 선택되는 것을 의미할 수 있다.

본 발명의 한 실시형태에서, 본 발명은 본 발명의 명세서에서 제시하는 그래핀의 제조 방법(단일층 그래핀 제조방법, 멀티층 그래핀 제조방법, 저온 기판 직성장 그래핀의 제조방법, 중 하나 이상 선택되는 것) 을 포함하여 구비되는 것을 특징으로 하는 전자부품을 구비한다.

본 발명의 한 실시형태에서, 본 발명은 본 발명의 명세서에서 제시하는 그래핀 원자층이 식각되는 그래핀 제조방법을 포함하여 구비되는 것을 특징으로 하는 전자부품을 구비한다.

본 발명의 한 실시형태에서, 본 발명은 본 발명의 명세서에서 제시하는 그래핀 굽힘 트랜지스터를 하나 이상 1차원적, 2차원적, 3차원적, 중 하나 이상 선택되는 것으로 하나 이상 구비하는 것을 특징으로 하는 전자부품을 구비한다.

본 발명의 한 실시형태에서, 상기 일면에서 제시하는 전자부품은 CPU, 메모리, 마이크로프로세서, 전자부품, 전자장치, 전자소자, 로 구성되는 것 중 하나 이상 선택되는 것을 의미한다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 일면에서 상세하게 서술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 일면에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다.

본 발명에 특별히 기술된 것보다, 일반적으로 알려진 방법, 알려진 수학식, 알려진 법칙, 알려진 논문, 알려진 설명, 장치, 장치 소자, 재료, 순서 및 기술은 불필요한 실험에 의지하지 않고 넓게 드러나 있는 본 발명의 실시에 적용될 수 있다. 여기서 기술된 방법, 장치, 장치 소자, 재료, 순서 그리고 특히 기술적으로 동일하게 알려진 모든 기술은 본 발명에 의해 포함되는 경향이 있다.

여기서 채용된 용어 및 표현들은 발명의 상세한 설명의 용어로써 사용되나 의미를 제한하는 것은 아니며, 설명되거나 도시된 특징과의 임의의 등가물의 용어나 표현을 제한할 의도는 없다. 다만, 본 발명의 청구된 범위 안에서 다양한 변형들이 가능하다. 그러므로, 본 발명이 몇몇 바람직한 실시예들에 의해 개시되었음에 불구하고 대표적 실시예 및 선택적 특징들, 여기서 개시된 개념의 수정 및 변화가 종래 기술등에 의해 재분류될 수 있다고 이해되어야 하며, 이러한 수정 및 변화들은 첨부된 청구항에 의해 정의된 바와 같이 본 발명의 범위 안에서 고려될 수 있다.

여기서 제공된 특정 실시예는 본 발명의 유용한 실시예의 예시이고, 본 발명이 장치들, 장치 구성요소들, 방법단계들의 많은 변화들을 사용하여 수행되어질 수 있다는 것은 명백하다.

본 발명의 방법 및 상기 방법을 위해 유용한 장치는 다양한 선택적 구성 및 절차 구성요소 및 단계들을 포함할 수 있다.

여기서 치환된 구성요소들이 개시될 때, 그것은 모든 하위 그룹 및 그룹의 모든 개별 멤버들이 각각 개시된 것으로 이해되어야 한다.

여기서 마쿠쉬 그룹 또는 다른 그룹들이 사용될 때, 상기 그룹의 모든 개별 멤버들 및 모든 조합과 상기 그룹의 가능한 하위 조합은 개시된 범위 안에서 개별적으로 포함된다.

부가적으로, 다른 설명이 필요하지 않은 경우, 본 발명의 한 실시형태에서, 개시된 혼합물의 모든 동이원소 변이체는 개시된 바에 의해 망라되는 것으로 의도된다. 예를 들어 하나 이상의 자석은 자석, 자석 원자, 자석 입자, 자석 나노 입자, 자석 화합물, 자석 결합물, 자석 합금, 나노 자석 화합물, 나노 자석 결합물, 나노 자석 합금, 나노 자석 분자, 중 하나 이상 선택되는 것으로 대체될 수 있는 것으로 이해될 수 있다.

본 발명의 한 실시형태에서, 단수개로 설명된 것은 복수개를 의미할 수 있다. 본 발명의 한 실시형태에서, 자성입자는 하나 이상의 자성입자를 의미할 수 있다.

여기서 개시되거나 설명된 구성요소의 화합물이나 구성요소의 구체적인 명칭은 본 발명이 속하는 기술분야의 일반적 기술을 가진자가 같은 구성요소의 화합물이나 구성요소의 구체적인 명칭을 다르게 부를 수도 있는 점에서 임의의 예시로서 불려질 수 있다.

여기서 개시되거나 설명된 구성요소의 모든 조합은 달리 언급되지 않더라도 본 발명을 실시하기 위하여 사용되어질 수 있다. 예를 들어 온도, 시간, 농도, 전압, 전기, 분위기 등과 같은 범위가 상세하게 주어질 때 뿐만 아니라 상기 범위들에 포함된 모든 개별 값들은 개시된 범위에 포함되는 것으로 의도된다.

본 발명의 한 실시형태에서, 여기서 개시되거나 설명된 구성요소의 모든 분자구조 또는 합성분자조합 또는 합성물은 달리 언급되지 않더라도 본 발명을 실시하기 위하여 사용되어질 수 있다.

여기서 개시된 설명에 포함된 설명의 범위, 임의의 범위 또는 범위, 하위 범위, 포함범위 내의 개별 값들은 여기서 청구된 청구항에는 나타나지 않을 수 있다고 이해되어질 수 있다.

본 발명의 한 실시형태에서, 본 발명의 내용은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자의 레벨에서 설명되었다. 더하여, 중요한 조합이 청구된 때, 본 발명의 한 실시형태에서, 제공되는 합성물질(예를들어, 자석합성물질)을 포함하며 출원인의 종래 기술에서 활용가능하고 알려진 합성물질은 여기서 청구된 중요한 조합에 의도되지 않게 포함된 것으로 이해될 수 있다.

본 발명의 한 실시형태에서, 여기서 임의의 범위 또는 범위, 하위 범위, 포함범위로 설명된 본 발명은 임의의 구성요소 또는 구성요소들, 상세하게 개시되지 않은 제한 또는 제한들이 없는 경우에도 실현될 수 있다.

본 발명이 속하는 기술분야에서 통상의 지식을 가진자는 본 발명을 실시하기위한 다양한 방법들이 과도한 실험에 기대지 않고도 본 발명의 실시에 채용될 수 있다는 것을 알 수 있을 것이다. 임의의 재료들 및 방법들의 기능적으로 등가인 알려진 모든 기술들은 본 발명의 한 실시형태에서, 포함되어질 수 있다.

이상, 본 발명을 상세하게 설명하였으나, 본 발명은 상기 내용에 한정되지 않으며, 여러 가지 하나 이상의 형태로 변형될 수 있으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함이 명백하다.

또한 적당하게 도식적으로 설명된 본 발명은 임의의 구성요소 또는 구성요소들, 상세하게 개시되지 않은 제한 또는 제한들이 없는 경우에도 실현될 수 있다.

임의의 재료들 및 방법들의 기능적으로 등가인 알려진 모든 기술들은 본 발명에서 포함되어질 수 있다.

10 : 기판 또는 기판층
31 : 금속층
32 : 그래핀
11 : 금속층
12 : 탄소층
13 : 탄소용해층
20 : 단일층 또는 멀티층 그래핀
21 : 단일층 그래핀
90 : 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것과 그래핀을 의미한다.
100 : 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것과 그래핀을 의미한다.
110 : 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것과 그래핀을 의미한다.
200 : 하나 이상의 그래핀을 의미한다.
300 : 그래핀과 쇼키장벽(Schottky Barrier), Fermi level(페르미레벨), 중 하나 이상 선택되는 것의 높이를 하나 이상 조절할 수 있게 구성되는 물질, 본 발명의 한 실시형태에서 다층상태의 300을 의미할 수 있다. 본 발명의 한 실시형태에서, 300 은 실리콘, 반도체, 중 하나 이상 선택되는 것을 의미할 수 있다. 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것(맨 밑에 하단부에 구비되어 있는)이 그래핀(변형이 가해져 있는 상부층)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 구비하여 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 회로를 의미 할 수 있다. 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 정전기적 준위에 의하여 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 구비하여 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 회로를 의미 할 수 있다.
500 : 본 발명의 한 실시형태에서, 도면의 구성이 포함되어 있는 주위 환경(예를들어 90, 100, 110, 중 하나 이상 선택되는 것이 포함되는 물질)을 의미한다. 본 발명의 한 실시형태에서, 500 은 실리콘을 의미할 수 있다.
피에조기능 : Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 중 하나 이상 선택되는 것을 의미한다.
전극자유회로기능 : 자성입자, 전하를 갖는 입자, 전하를띠는입자, 중 하나 이상 선택되는 것을 의미한다.
(◆300, 500◆) : 300 또는 500을 의미한다.

Claims (1)

1. 젤화방법을 전체적, 부분적 중 선택되는 것으로 구비하는 것; 을
   특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터의 제조방법
   

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