KR20150116288A - Improving Method for Bending Printed Circuit Board - Google Patents
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Abstract
Description
본 발명은 인쇄회로기판(Printed Circuit Board)에 관한 것으로서, 특히 반도체에 의해 제어되는 각종 전자제품의 회로를 패턴화 시킨 프린트 배선기판이 열 및 습도에 약하여 제조과정이나 제품출하 후 변형되는 것을 방지하도록 휨발생을 최소화 하기위한 제조 사양을 개선한 인쇄회로기판(Printed Circuit Board)에 관한 것이다.BACKGROUND OF THE
일반적으로, 인쇄회로기판(Printed Circuit Board, 이하 PCB로 명칭)이란, 전자 시스템 회로를 구성하기 위하여, 소자 실장을 목적으로 제작된 다층기판으로서, 재료는 수지(樹脂), 유리섬유, 동박층으로 제작된 복합재료로 구성되어 있다.Generally, a printed circuit board (hereinafter, referred to as a PCB) is a multilayer board manufactured for the purpose of element mounting in order to constitute an electronic system circuit. The material is a resin (resin), a glass fiber, It is composed of the composite material produced.
이와 같은 기본 원자재가 경박단소(Slim)화 되면서 기존과 비교하여 더 얇아진 박판의 원자재를 제품에 적용 하게 되었고 이에 따라 최종 완제품 에서는 휨이 발생하여 S M T 공정 등 칩(Chip)을 실장하는 데에도 고정이 되지 않아 문제가 발생하는 일이 잦아지는 현상을 보이고 있다. 또한, 현재 생산되는 PCB에서 동박 점유율 및 LVH(Laser Via Hole)개수가 상,하부 서로 상이하여 동박이 많은 쪽으로 휨이 더 크게 발생하는 경향을 보인다.As these basic raw materials have become slim and thin, they have become thinner and have become thinner than the existing ones. As a result, the final finished product is warped and fixed in mounting the chip such as SMT process. And the problem occurs frequently. In addition, the copper foil share and the number of LVH (Laser Via Hole) are different in the upper and lower sides in the PCB produced, and the deflection tends to occur more toward the copper foil.
도 1은 종래기술의 휨 발생 PCB를 도시화한 것이다. FIG. 1 illustrates a prior art bend generating PCB.
도 1을 참조하면, 두께별 게이지로 제품 Array 외곽부위에 삽입하여 휘어 있는 정도를 확인 하는데 0.6T 이상 휨이 발생하면 휨 신뢰성에서 불량으로 판정하게 된다.Referring to FIG. 1, when the warp is inserted by inserting the product into the outer part of the product with a gauge according to the thickness, deflection of 0.6 T or more is judged to be defective in warp reliability.
도 2는 PCB에서 휨이 발생 할 수 있는 인자를 도시화한 것이다. FIG. 2 is a graph showing a factor by which a warp may occur in a PCB.
도 2를 참조하면, 동박점유율이 Layer 별 상하 비율이 상이 할때, 또한 Laser Via의 개수가 Layer 별 상하 비율이 상이 할 때 발생하게 된다. 따라서 PCB 휨을 결정짓는 주요 인자(因子)로서는 동박 점유율 과 LVH 상하 비율로 볼 수 있으며, 이것들에 의해 제품의 휨 발생정도 가 결정된다.2, when the upper and lower ratios of the copper foil are different from each other and the number of laser vias is different for each layer. Therefore, the major factor determining the PCB bending is the copper foil share and the LVH up / down ratio, which determines the degree of bending of the product.
본 발명에서는 이와같은 요소들을 고려하여 불량제품이 발생하지 않도록 PCB 휨방지 방법을 제안하고자 한다. The present invention proposes a PCB bending prevention method to prevent defective products in consideration of these factors.
본 발명은 상기의 문제점을 해소하기 위한 것으로, 별도의 장치를 이용하지 않고 기판 자체의 구조 개선을 통하여 제조공정 중 또는 제품 출하 후에 기판의 휨 현상을 방지하여 제품의 신뢰성을 보장하는 휨 개선 구조의 PCB를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems and it is an object of the present invention to provide a deflection improving structure for preventing the deflection of a substrate during a manufacturing process or after a product is shipped, The purpose of PCB is to provide.
본 발명에 따른 인쇄회로기판의 휨 개선 방법은, 인쇄회로기판 층별로 동박점유율을 일치화 시키는 동박점유율 일치화 단계; 및 레이저 비어 홀(LVH)의 개수를 통일화하는 레이저 비어 홀 통일화 단계;를 포함하는 것을 특징으로 하는 것이다. 상기 동박점유율 일치화 단계는, 인쇄회로기판의 층수가 n(n 은 짝수)인 경우에, 대비되는 층수의 개수는 n/2 이며, 대비되는 층(예로서,n=8인 경우는 4개층 대비)은,A method for improving warpage of a printed circuit board according to the present invention includes: a step of matching a copper foil occupancy rate to match a copper foil occupancy rate to a printed circuit board layer; And a laser via hole unifying step of unifying the number of laser via holes (LVH). In the case where the number of layers of the printed circuit board is n (n is an even number), the number of layers to be compared is n / 2, and the number of layers to be compared (for example, Contrast)
1층 : n층1st floor: n floor
2층 : n-1층Second layer: n-1 layer
3층 : n-2층3rd floor: n-2 floor
4층 : n-3층 로 되며,4 layers: n-3 layers,
상기 대비되는 각 층의 동박점유율이 동일한 것이다.The copper foil occupancy rate of each layer is the same.
또한, 상기 레이저 비어 홀 통일화 단계는, 레이저 비어 홀의 층수가 상부층(1층 내지 n/2층) 및 하부층(n/2 + 1 층 내지 n 층)에 각각 2개가 있는 경우, 대비되는 레이저 비어홀의 수는,When the number of the laser via holes is two in each of the upper layer (1 layer to n / 2 layer) and the lower layer (n / 2 + 1 layer to n layer) The number,
1층 ~ 2층의 레이저 비어홀의 수 : n층 ~ n-1층의 레이저 비어홀의 수Number of laser via holes in first to second layers: Number of laser via holes in nth to n-1th layers
2층 ~ 3층의 레어저 비어홀의 수 : n-1층 ~ n-2층의 레이저 비어홀의 수Number of rare via holes in the second to third layers: Number of laser via holes in n-1th to n-2th layers
로 되며, 상기 대비되는 각 층의 레이저 비어홀의 수가 동일 또는 동일할 정도로 되는 것이다.And the number of the laser via holes in each of the contrasting layers is the same or the same.
또한, 상기 인쇄회로기판 상에 배치되는, 휨 방지패턴을 이용하는 단계를 더 포함하는 것을 특징으로 하는 것이다. 또한, 상기 휨 방지패턴은 내부 동박 메쉬(MESH)형인 것이다. 또한, 상기 휨 방지패턴은 벽돌형인 것이다. 또한, 상기 휨 방지패턴은 내부 에폭시 메쉬(MESH)형인 것이다.The method may further include the step of using an anti-warp pattern disposed on the printed circuit board. Also, the warp preventing pattern is an internal copper mesh (MESH) type. The warpage prevention pattern is a brick shape. In addition, the warpage prevention pattern is an internal epoxy mesh (MESH) type.
또한, 본 발명에 따른 인쇄회로기판의 휨 개선 방법은, 인쇄회로기판의 동박점유율을 일치화 시키는 동박점유율 일치화 단계; 레이저 비어 홀(LVH)의 개수를 통일화하는 레이저 비어 홀 통일화 단계;및 휨 방지 패턴을 이용하는 단계;를 수행한 후, 상기 인쇄회로기판의 휨을 측정하는 휨 측정단계;를 포함하는 것을 특징으로 하는 것이다. 상기 휨 측정단계에서, 인쇄회로기판의 휨 측정은, 간극 게이지를 이용하는 것이다. 또한, 상기 휨 측정단계에서, 인쇄회로기판의 휨 측정은, 공정능력평가지수(Cpk:process capability index)를 이용하는 것이다. 또한, 상기 휨 방지패턴은 내부동박 메쉬형인 것이다. 또한, 상기 인쇄회로기판의 휨 측정은, 상기 간극 게이지를 이용하는 방법에 의해서 측정된 수치가 0.6T(0.6 mm)미만인 경우에는 양호한 것으로 판정하는 것이다. 또한, 상기 인쇄회로기판의 휨 측정은, 상기 공정능력평가지수(Cpk)를 이용하는 방법에 의해서 측정된 지수가 1.0 이상인 경우에는 양호한 것으로 판정하는 것이다.According to another aspect of the present invention, there is provided a method for improving warpage of a printed circuit board, comprising: matching a copper foil occupancy rate of a printed circuit board to a copper foil; And a warp measuring step of measuring a warp of the printed circuit board after performing a laser via hole unifying step of unifying the number of the laser via holes LVH and a step of using a warp preventing pattern . In the warp measuring step, the warpage measurement of the printed circuit board uses a gap gauge. In the warp measuring step, the warpage measurement of the printed circuit board uses a process capability index (Cpk). In addition, the warp preventing pattern is an inner copper mesh type. Further, the bending measurement of the printed circuit board is determined to be good when the value measured by the method using the gap gauge is less than 0.6 T (0.6 mm). Further, the bending measurement of the printed circuit board is determined to be good when the index measured by the method using the processing capability evaluation index (Cpk) is 1.0 or more.
이상과 같은 본 발명에 따른 휨 개선 PCB는 설계에 의한 개선을 통해 휨 발생 억제력을 가지며 휨발생 비교 데이터를 활용하여 불량이 발생할수 있는 확률을 현저히 줄 일수 있다. 또한, MESH형 해칭 디자인을 개발하여 동박 점유율이 동일 할때에도 발생하는 휨 발생을 감소 시킬수 있는 발명인 것이다.As described above, the PCB according to the present invention has an anti-bending effect by improving the design, and the probability of occurrence of a failure can be significantly reduced by using the comparison data of the bending occurrence. In addition, it is an invention that can reduce the occurrence of warping even when the copper foil occupancy rate is the same, by developing the MESH type hatching design.
도 1은 종래기술의 휨 발생 PCB를 도시화한 것이다.
도 2는 PCB에서 휨이 발생 할 수 있는 인자를 도시화한 것이다.
도 3은 고객설계 사양대로 제작시 휨발생 측정 결과를 도시한 것이다.
도 4는 본 발명에 따른 해칭처리로 동박 점유율을 개선 후 휨발생 측정 결과를 도시화한 것이다.
도 5는 본 발명에 따른 해칭처리와 함께 Laser 홀 개수 통일 후 휨발생 측정 결과를 도시한 것이다.
도 6은 본 발명에 따른 해칭처리 및 LVH개수 통일로 동박점유율 감소폭을 도시한 것이다.
도 7은 본 발명의 해칭방법 변경에 따른 1차 테스트한 결과를 도시한 것이다.FIG. 1 illustrates a prior art bend generating PCB.
FIG. 2 is a graph showing a factor by which a warp may occur in a PCB.
Fig. 3 shows the measurement result of warpage occurrence during manufacture according to the customer design specifications.
FIG. 4 is a view showing a result of measurement of warpage occurrence after improving the copper foil occupancy rate by the hatching process according to the present invention.
FIG. 5 shows the results of measurement of warpage occurrence after unification of the number of laser holes together with the hatching process according to the present invention.
FIG. 6 is a graph showing a reduction in the copper foil occupancy rate due to the hatching processing and the LVH number unification according to the present invention.
FIG. 7 shows a result of a first test according to the hatching method change of the present invention.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명은 PCB 층별로 동박 점유율을 일치화 하고, Laser Via의 개수를 최대한 통일화 하고, 동박 점유율을 일치하기 위한 해칭 방법에서 디자인을 변경하여 휨 발생을 최소화 하는 것에 초점을 둔다.
The present invention focuses on matching the copper foil share by PCB layer, maximizing the number of laser vias, and minimizing warping by changing the design in the hatching method to match the copper foil share.
실시예Example
도 3은 고객 설계 사양 대로 제작 시 휨발생 측정 결과를 도시한다.Fig. 3 shows the result of bending occurrence measurement during manufacture according to the customer design specifications.
도 3을 참조하면, 고객 사양 적용 시 상하 동박 점유율 차이가 최대 12%까지 발생하는 것을 알 수 있으며 Laser Via 개수는 상,하 20,000EA의 차이를 보였다. 이에 따라 완제품 Array의 0.6T(0.6 mm) 이상 휨은 50EA 중 30EA 가 불량으로 확인 되었다. 이때의 공정능력지수(Cpk:process capability index)는 0.2 로 매우 낮은 수준임을 알 수 있다.
Referring to FIG. 3, it can be seen that up to 12% difference in the upper and lower copper foil share occurs when the customer specification is applied, and the number of laser vias is 20,000EA difference between the upper and lower sides. As a result, it was confirmed that 30EA of 50EA defects exceed 0.6T (0.6mm) of the finished product array. The process capability index (Cpk) at this time is 0.2, which is very low.
도 4는 본 발명에 따른 해칭처리로 동박 점유율을 개선 후 휨발생 측정 결과를 도시한 것이다.FIG. 4 is a graph showing a measurement result of warpage occurrence after improving the copper foil occupancy rate by the hatching process according to the present invention.
도 4을 참조하면, + 형상의 해칭처리를 실시하여 동박 점유율 상,하부를 비슷한 수준으로 디자인 하는데 목적이 있었다. 해칭 적용 후 완제품의 휨 정도 측정시 기존 사양대비 휨 발생율이 현저히 감소 되는걸 알수 있었다. 동박 점유율 편차를 최대 12% -> 4%로 감소시키자 0.6T 이상 휨은 발생하지 않았다. 또한, 공정 능력 Cpk는 0.2 -> 1.0 수준으로 증가하는 걸 확인하였다.
Referring to FIG. 4, there is a purpose of designing a similar level of copper foil on the copper foil by performing a + hatching process. It was found that the warpage rate of the finished product after hatching application was significantly reduced compared to the existing specifications. When the variation of the copper foil occupation rate was reduced to 12% -> 4%, no warping occurred over 0.6T. Also, the process capability Cpk increased from 0.2 to 1.0.
도 5는 본 발명에 따른 해칭처리와 함께 Laser 홀 개수 통일 후 휨발생 측정 결과를 도시한 것이다.FIG. 5 shows the results of measurement of warpage occurrence after unification of the number of laser holes together with the hatching process according to the present invention.
본 발명에 따른 인쇄회로기판의 휨 개선 방법은, 인쇄회로기판 층별로 동박점유율을 일치화 시키는 동박점유율 일치화 단계; 및 레이저 비어 홀(LVH)의 개수를 통일화하는 레이저 비어 홀 통일화 단계;를 포함하는 것을 특징으로 하는 것이다. 상기 동박점유율 일치화 단계는, 인쇄회로기판의 층수가 n(n 은 짝수)인 경우에, 대비되는 층수의 개수는 n/2 이며, 대비되는 층(예로서,n=8인 경우는 4개층 대비)은,A method for improving warpage of a printed circuit board according to the present invention includes: a step of matching a copper foil occupancy rate to match a copper foil occupancy rate to a printed circuit board layer; And a laser via hole unifying step of unifying the number of laser via holes (LVH). In the case where the number of layers of the printed circuit board is n (n is an even number), the number of layers to be compared is n / 2, and the number of layers to be compared (for example, Contrast)
1층 : n층1st floor: n floor
2층 : n-1층Second layer: n-1 layer
3층 : n-2층3rd floor: n-2 floor
4층 : n-3층 로 되며,4 layers: n-3 layers,
상기 대비되는 각 층의 동박점유율이 각각 동일한 것을 특징으로 하는 것이다. 또한, 상기 레이저 비어 홀 통일화 단계는, 레이저 비어 홀의 층수가 상부층(1층 내지 n/2층) 및 하부층(n/2 + 1 층 내지 n 층)에 각각 2개가 있는 경우, 대비되는 레이저 비어홀의 수는,And the copper foil occupancy rates of the respective layers are equal to each other. When the number of the laser via holes is two in each of the upper layer (1 layer to n / 2 layer) and the lower layer (n / 2 + 1 layer to n layer) The number,
1층 ~ 2층의 레이저 비어홀의 수 : n층 ~ n-1층의 레이저 비어홀의 수Number of laser via holes in first to second layers: Number of laser via holes in nth to n-1th layers
2층 ~ 3층의 레어저 비어홀의 수 : n-1층 ~ n-2층의 레이저 비어홀의 수Number of rare via holes in the second to third layers: Number of laser via holes in n-1th to n-2th layers
로 되며,Respectively,
상기 대비되는 각 층의 레이저 비어홀의 수가 동일 또는 동일할 정도로 되는 것을 특징으로 하는 것이다.And the number of the laser via holes in each of the contrasting layers is the same or the same.
또한, 본 발명에 따른 인쇄회로기판의 휨 개선 방법은, 인쇄회로기판의 동박점유율을 일치화 시키는 동박점유율 일치화 단계; 레이저 비어 홀(LVH)의 개수를 통일화하는 레이저 비어 홀 통일화 단계;및 휨 방지 패턴을 이용하는 단계;를 수행한 후, 상기 인쇄회로기판의 휨을 측정하는 휨 측정단계;를 포함하는 것을 특징으로 하는 것이다. According to another aspect of the present invention, there is provided a method for improving warpage of a printed circuit board, comprising: matching a copper foil occupancy rate of a printed circuit board to a copper foil; And a warp measuring step of measuring a warp of the printed circuit board after performing a laser via hole unifying step of unifying the number of the laser via holes LVH and a step of using a warp preventing pattern .
상기 휨 측정단계에서, 인쇄회로기판의 휨 측정은, 간극 게이지를 이용하는 것이다. 또한, 상기 휨 측정단계에서, 인쇄회로기판의 휨 측정은, 공정능력평가지수(Cpk:process capability index)를 이용하는 하는 것이다.In the warp measuring step, the warpage measurement of the printed circuit board uses a gap gauge. Further, in the warp measuring step, the warpage measurement of the printed circuit board is performed using a process capability index (Cpk).
또한, 상기 휨 방지패턴은 내부동박 메쉬형인 것이다. 또한, 상기 인쇄회로기판의 휨 측정은, 상기 간극 게이지를 이용하는 방법에 의해서 측정된 수치가 0.6T(0.6 mm)미만인 경우에는 양호한 것으로 판정하는 것이다. 또한, 상기 인쇄회로기판의 휨 측정은, 상기 공정능력평가지수(Cpk)를 이용하는 방법에 의해서 측정된 지수가 1.0 이상인 경우에는 양호한 것으로 판정하는 것이다.In addition, the warp preventing pattern is an inner copper mesh type. Further, the bending measurement of the printed circuit board is determined to be good when the value measured by the method using the gap gauge is less than 0.6 T (0.6 mm). Further, the bending measurement of the printed circuit board is determined to be good when the index measured by the method using the processing capability evaluation index (Cpk) is 1.0 or more.
도 5를 참조하면, 해칭처리로 후에도 4%의 상,하부 동박 비율 차이가 있었다 . 이에 따라 4%의 동박 비율을 일치 시키기 위하여 임의 적으로 LVH를 추가 디자인하여 동박 점유율을 100% 일치시키는데 중점을 두었다. 해당 이론으로 테스트 결과는 역시 0.6T 이상 휨은 발생하지 않았으며 공정 능력 또한 Cpk 1.0 -> 1.3 수준으로 추가 증가하는 걸 확인 하였다.
Referring to FIG. 5, there was a difference in the ratio of the upper and lower copper foils of 4% even after the hatching process. Therefore, we focused on concentrating copper foil share 100% by designing optional LVH optionally to match 4% copper foil ratio. As a result of the theory, the test results show that the deflection does not occur more than 0.6 T, and the process capability is further increased to Cpk 1.0 -> 1.3.
도 6은 본 발명에 따른 해칭처리 및 LVH 개수 통일로 동박점유율 감소폭을 도시한 것이다. FIG. 6 is a graph showing a reduction in the copper foil occupancy rate due to the hatching processing and the LVH number unification according to the present invention.
도 6을 참조하면, 해칭 처리로 동박 점유율 편차가 12%->2%로 감소하였고 LVH 비율을 조정하여 LVH 수량 편차를 8% -> 0.2% 까지 감소 시켰다.
Referring to FIG. 6, the hatching process reduced the deviation of the copper foil from 12% to 2%, and adjusted the LVH ratio to reduce the LVH quantity deviation from 8% to 0.2%.
표 1은 본 발명(1안,2안,3안)과 종래기술(기존)의 해칭 형상 디자인을 대비한 것이다. Table 1 compares the hatching shape design of the present invention (1 eye, 2 eyes, 3 eye) and the conventional art (existing).
[표 1] 본 발명과 종래기술(기존)의 해칭 형상 디자인 대비[Table 1] Hatching shape design contrast between the present invention and conventional art (existing)
본 발명에 따른 인쇄회로기판의 휨 개선 방법에 있어서, 상기 인쇄회로기판 상에 배치되는,휨 방지패턴을 이용하는 단계를 더 포함하는 것을 특징으로 하는 것이다. 또한, 상기 휨 방지패턴은 내부 동박 메쉬(MESH)형인 것이다. 또한, 상기 휨 방지패턴은 벽돌형인 것이다. 또한, 상기 휨 방지패턴은 내부 에폭시 메쉬(MESH)형인 것이다.The method of improving warpage of a printed circuit board according to the present invention may further include using a warpage prevention pattern disposed on the printed circuit board. Also, the warp preventing pattern is an internal copper mesh (MESH) type. The warpage prevention pattern is a brick shape. In addition, the warpage prevention pattern is an internal epoxy mesh (MESH) type.
표 1을 참조하면, 본 발명에 따른, 1안은 내부 동박 메쉬(Mesh)형을 나타낸 것이고, 2안은 벽돌형이며, 3안은 내부 에폭시 메쉬형을 나타낸 것으로 색갈이 있는 부분이 동박부분이다. 또한, 종래기술(기존)은 십자형을 나타낸 것이다. Referring to Table 1, the inner board according to the present invention shows an inner copper mesh type, two bricks, and three inner epoxy meshes. The colored portion is the copper foil portion. Also, the prior art (existing) shows a cross shape.
동박 점유율이 동일한 상태에서도 해칭처리 디자인에 따라 추가로 휨개선을 할수 있는지 테스트를 하기 위한 해칭 디자인 구조이다. 제품에 동박점유율을 동일하게 제작하여 각각의 디자인을 접목하여 비교 테스트를 하기 위함이다.
It is a hatching design structure for testing whether additional warping can be improved according to the hatching design even when the copper foil occupancy is the same. This is to make the same share of the copper foil on the product and to apply the design to the comparative test.
도 7은 본 발명의 해칭 방법 변경에 따른 1차 테스트 결과를 도시한 것이다.FIG. 7 shows a result of a primary test according to the hatching method change of the present invention.
도 7을 참조하면, 내부 동박형 MESH 디자인이 기존의 +형 해칭 방법보다 휨 억제력이 뛰어난걸 알수 있었다. 또한, 100EA 제품을 기준으로 기존 +형 해칭 방법은 6EA의 휨이 발생하였고 내부 동박형 MESH 디자인의 경우 2EA의 휨만을 발생 시켰다. Referring to FIG. 7, it can be seen that the inner copper thin MESH design has superior flexural restraining force than the conventional + type hatching method. In addition, the existing + type hatching method generated 6EA deflection based on 100EA product and the internal copper thin MESH design produced only 2EA deflection.
표 2는 본 발명(1안,2안,3안)과 종래기술(기존)의 해칭 디자인 비교 테스트 결과를 도시한 것이다. Table 2 shows the hatching design comparison test results of the present invention (1 eye, 2 eyes, 3 eye) and the conventional art (existing).
[표 2] 본 발명과 종래기술(기존)의 해칭 디자인 테스트 결과 비교[Table 2] Hatching design test result comparison between the present invention and the conventional technology (existing)
표 2를 참조하면, 여러 해칭 디자인을 제품에 삽입하여 비교 테스트한 결과이다. 테스트 결과 벽돌형 및 내부 에폭시 MESH 형 대비 내부 동박 MESH형의 해칭 디자인이 휨 개선에 도움을 주는걸 알 수 있었다.Referring to Table 2, a plurality of hatching designs are inserted into the product and the results are compared. Test results showed that the hatching design of the inner copper foil MESH type compared to the brick type and internal epoxy MESH type helped to improve warpage.
표 3은 본 발명과 여러 해칭 디자인 비교 테스트 최종 2차 결과를 도시한 것이다.Table 3 shows the final secondary result of the present invention and various hatching design comparison tests.
[표 3] 본 발명과 여러 해칭 디자인 테스트 최종 2차 결과 비교[Table 3] Comparison of final secondary results of the present invention and various hatch design tests
표 3을 참조하면, 2차 테스트의 결과는 1차 테스트와 마찬가지로 내부 동박 MESH형의 해칭 디자인이 가장 휨개선에 있어 우수한 결과를 확인 할 수 있었다. 이로써 휨 개선 PCB 개발이 완료 되었고 모든 PCB 제품에 해칭 처리를 실시하며 그중에서도 내부 동박 MESH형 해칭을 적용하며 또한 LVH 수량을 일치화 시켜서 휨 발생을 최대한 억제 할 수 있는 PCB를 개발하게 되었다.
As shown in Table 3, the results of the second test showed that the hatching design of the inner copper foil MESH type showed the best results in the warp improvement as in the first test. In this way, the development of the PCB for warp improvement has been completed and the hatching process is applied to all the PCB products. Among them, the internal copper foil MESH type hatching is applied and the LVH quantity is matched.
이상과 같은 본 발명에 따른 휨 개선 PCB는 설계에 의한 개선을 통해 휨 발생 억제력을 가지며 휨발생 비교 데이터를 활용하여 불량이 발생할수 있는 확률을 현저히 줄 일수 있다. 또한, MESH형 해칭 디자인을 개발하여 동박 점유율이 동일 할때에도 발생하는 휨 발생을 감소 시킬수 있는 발명인 것이다.
As described above, the PCB according to the present invention has an anti-bending effect by improving the design, and the probability of occurrence of a failure can be significantly reduced by using the comparison data of the bending occurrence. In addition, it is an invention that can reduce the occurrence of warping even when the copper foil occupancy rate is the same, by developing the MESH type hatching design.
이상의 설명은 본 특허의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 특허가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 특허의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 특허에 개시된 실시예들은 본 특허의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 특허의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 본 특허의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 특허의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The above description is merely illustrative of the technical idea of the present invention, and various changes and modifications may be made by those skilled in the art without departing from the essential characteristics of the present patent. In addition, the embodiments disclosed in this patent are intended to illustrate rather than limit the technical idea of the present patent, and the scope of the technical idea of the present patent is not limited by these embodiments. Therefore, the scope of protection of the present patent shall be construed according to the following claims, and all technical ideas within the scope of equivalents should be interpreted as being included in the scope of the present patent.
Claims (13)
인쇄회로기판 층별로 동박점유율을 일치화 시키는 동박점유율 일치화 단계;
및 레이저 비어 홀(LVH)의 개수를 통일화하는 레이저 비어 홀 통일화 단계;를 포함하는 것을 특징으로 하는 인쇄회로기판의 휨 개선 방법.A method for improving warpage of a printed circuit board,
A step of matching the copper foil occupancy rate to match the copper foil occupancy rate to the printed circuit board layer;
And aligning the number of the laser via holes (LVH) with the number of the laser via holes (LVH).
상기 동박점유율 일치화 단계는,
인쇄회로기판의 층수가 n(n 은 짝수)인 경우에, 대비되는 층수의 개수는 n/2 이며,
대비되는 층(예로서,n=8인 경우는 4개층 대비)은,
1층 : n층
2층 : n-1층
3층 : n-2층
4층 : n-3층 로 되며,
상기 대비되는 각 층의 동박점유율이 각각 동일한 것을
특징으로 하는 인쇄회로기판의 휨 개선 방법.The method according to claim 1,
Wherein the step of matching the copper-
When the number of layers of the printed circuit board is n (n is an even number), the number of the number of layers to be compared is n / 2,
A contrasting layer (e.g., four layers in the case of n = 8)
1st floor: n floor
Second layer: n-1 layer
3rd floor: n-2 floor
4 layers: n-3 layers,
The copper foil occupancy rates of the respective layers are the same
Wherein the method comprises the steps of:
상기 레이저 비어 홀 통일화 단계는,
레이저 비어 홀의 층수가 상부층(1층 내지 n/2층) 및 하부층(n/2 + 1 층 내지 n 층)에 각각 2개가 있는 경우,
대비되는 레이저 비어홀의 수는,
1층 ~ 2층의 레이저 비어홀의 수 : n층 ~ n-1층의 레이저 비어홀의 수
2층 ~ 3층의 레어저 비어홀의 수 : n-1층 ~ n-2층의 레이저 비어홀의 수
로 되며,
상기 대비되는 각 층의 레이저 비어홀의 수가 동일 또는 동일할 정도로 되는 것을 특징으로 하는 인쇄회로기판의 휨 개선 방법.3. The method of claim 2,
The laser via hole unifying step may include:
When there are two laser via holes in the upper layer (first layer to n / 2 layer) and two layers in the lower layer (n / 2 + 1 layer to n layer)
The number of laser via holes,
Number of laser via holes in first to second layers: Number of laser via holes in nth to n-1th layers
Number of rare via holes in the second to third layers: Number of laser via holes in n-1th to n-2th layers
Respectively,
Wherein the number of laser via holes in each layer is equal to or the same as the number of laser via holes in each layer.
상기 인쇄회로기판 상에 배치되는,
휨 방지패턴을 이용하는 단계를 더 포함하는 것을 특징으로 하는 인쇄회로기판의 휨 개선 방법.The method according to claim 1,
A printed circuit board,
The method of claim 1, further comprising using a bending prevention pattern.
상기 휨 방지패턴은 내부 동박 메쉬(MESH)형인 것을 특징으로 하는 인쇄회로기판의 휨 개선 방법.5. The method of claim 4,
Wherein the bending prevention pattern is an internal copper mesh (MESH) type.
상기 휨 방지패턴은 벽돌형인 것을 특징으로 하는 인쇄회로기판의 휨 개선 방법.5. The method of claim 4,
Wherein the bending prevention pattern is a brick type.
상기 휨 방지패턴은 내부 에폭시 메쉬(MESH)형인 것을 특징으로 하는 인쇄회로기판의 휨 개선 방법.5. The method of claim 4,
Wherein the bending prevention pattern is an internal epoxy mesh (MESH) type.
인쇄회로기판의 동박점유율을 일치화 시키는 동박점유율 일치화 단계;
레이저 비어 홀(LVH)의 개수를 통일화하는 레이저 비어 홀 통일화 단계;및
휨 방지 패턴을 이용하는 단계;를 수행한 후,
상기 인쇄회로기판의 휨을 측정하는 휨 측정단계;를
포함하는 것을 특징으로 하는 인쇄회로기판의 휨 개선 방법.A method for improving warpage of a printed circuit board,
A step of matching the copper foil occupancy rate to match the copper foil occupancy rate of the printed circuit board;
A laser via hole unifying step of unifying the number of laser via holes LVH;
After performing the step of using the anti-warp pattern,
A bending measuring step of measuring bending of the printed circuit board;
Wherein the bending resistance of the printed circuit board is greater than the bending strength of the printed circuit board.
상기 휨 측정단계에서,
인쇄회로기판의 휨 측정은,
간극 게이지를 이용하는 방법을 특징으로 하는 인쇄회로기판의 휨 개선 방법.9. The method of claim 8,
In the warp measuring step,
The bending measurement of the printed circuit board
A method of improving warpage of a printed circuit board characterized by using a gap gauge.
상기 휨 측정단계에서,
인쇄회로기판의 휨 측정은,
공정능력평가지수(Cpk:process capability index)를 이용하는 방법을 특징으로 하는 인쇄회로기판의 휨 개선 방법.9. The method of claim 8,
In the warp measuring step,
The bending measurement of the printed circuit board
And a method using a process capability index (Cpk).
상기 휨 방지패턴은 내부동박 메쉬형인 것을 특징으로 하는 인쇄회로기판의 휨 개선 방법.9. The method of claim 8,
Wherein the bending prevention pattern is an inner copper foil mesh type.
상기 인쇄회로기판의 휨 측정은,
상기 간극 게이지를 이용하는 방법에 의해서 측정된 수치가 0.6T(0.6 mm)미만인 경우에는 양호한 것으로 판정하는 것을 특징으로 하는 인쇄회로기판의 휨 개선 방법.10. The method of claim 9,
The bending measurement of the printed circuit board
And when it is determined that the value measured by the method using the gap gauge is less than 0.6 T (0.6 mm), it is judged to be good.
상기 인쇄회로기판의 휨 측정은,
상기 공정능력평가지수(Cpk)를 이용하는 방법에 의해서 측정된 지수가 1.0 이상인 경우에는 양호한 것으로 판정하는 것을 특징으로 하는 인쇄회로기판의 휨 개선 방법. 11. The method of claim 10,
The bending measurement of the printed circuit board
And when the index measured by the method using the processing capability evaluation index (Cpk) is 1.0 or more, it is determined that the index is good.
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