KR20150104320A - Semiconductor test socket and manufacturing method thereof - Google Patents

Semiconductor test socket and manufacturing method thereof Download PDF

Info

Publication number
KR20150104320A
KR20150104320A KR1020140025900A KR20140025900A KR20150104320A KR 20150104320 A KR20150104320 A KR 20150104320A KR 1020140025900 A KR1020140025900 A KR 1020140025900A KR 20140025900 A KR20140025900 A KR 20140025900A KR 20150104320 A KR20150104320 A KR 20150104320A
Authority
KR
South Korea
Prior art keywords
conductive
conductive pattern
insulating sheet
insulating
layer
Prior art date
Application number
KR1020140025900A
Other languages
Korean (ko)
Other versions
KR101556216B1 (en
Inventor
이지형
Original Assignee
주식회사 이노
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 이노 filed Critical 주식회사 이노
Priority to KR1020140025900A priority Critical patent/KR101556216B1/en
Publication of KR20150104320A publication Critical patent/KR20150104320A/en
Application granted granted Critical
Publication of KR101556216B1 publication Critical patent/KR101556216B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2601—Apparatus or methods therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/04—Housings; Supporting members; Arrangements of terminals
    • G01R1/0408—Test fixtures or contact fields; Connectors or connecting adaptors; Test clips; Test sockets
    • G01R1/0433—Sockets for IC's or transistors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/06711—Probe needles; Cantilever beams; "Bump" contacts; Replaceable probe pins
    • G01R1/06716—Elastic
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/073—Multiple probes
    • G01R1/07307—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R3/00—Apparatus or processes specially adapted for the manufacture or maintenance of measuring instruments, e.g. of probe tips

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

The present invention relates to a semiconductor test socket and a manufacturing method thereof. The semiconductor test socket according to the present invention includes an insulating body with elasticity, a plurality of insulating sheets which are separately arranged on the inner side of the insulating body to face each other in a transverse direction and a conductive pattern which is vertically formed on the outer side of the insulating sheet to be separated from each other and is arranged on the inner side of the insulating body with a bending shape with the insulating sheet. Thereby, the present invention implements a fine pattern and overcomes the thickness limit of a height direction by supplementing the weakness of a pogo-pin type semiconductor test socket and the weakness of a PCR socket type semiconductor test socket.

Description

반도체 테스트 소켓 및 그 제조방법{SEMICONDUCTOR TEST SOCKET AND MANUFACTURING METHOD THEREOF}TECHNICAL FIELD [0001] The present invention relates to a semiconductor test socket,

본 발명은 반도체 테스트 소켓 및 그 제조방법에 관한 것으로서, 보다 상세하게는 포고-핀 타입의 반도체 테스트 소켓이 갖는 단점과, PCR 소켓 타입의 반도체 테스트 소켓이 갖는 단점을 보완할 수 있는 반도체 테스트 소켓 및 그 제조방법에 관한 것이다.
The present invention relates to a semiconductor test socket and a method of manufacturing the same, and more particularly, to a semiconductor test socket and a semiconductor test socket which can overcome the disadvantages of the pogo-pin type semiconductor test socket and the disadvantages of the PCR socket type semiconductor test socket And a manufacturing method thereof.

반도체 소자는 제조 과정을 거친 후 전기적 성능의 양불을 판단하기 위한 검사를 수행하게 된다. 반도체 소자의 양불 검사는 반도체 소자의 단자와 전기적으로 접촉될 수 있도록 형성된 반도체 테스트 소켓(또는 콘텍터 또는 커넥터)을 반도체 소자와 검사회로기판 사이에 삽입한 상태에서 검사가 수행된다. 그리고, 반도체 테스트 소켓은 반도체 소자의 최종 양불 검사 외에도 반도체 소자의 제조 과정 중 번-인(Burn-In) 테스트 과정에서도 사용되고 있다.The semiconductor device is subjected to a manufacturing process and then an inspection is performed to determine whether the electrical performance is good or not. Inspection is carried out with a semiconductor test socket (or a connector or a connector) formed so as to be in electrical contact with a terminal of a semiconductor element inserted between a semiconductor element and an inspection circuit board. Semiconductor test sockets are used in burn-in testing process of semiconductor devices in addition to final semiconductor testing of semiconductor devices.

반도체 소자의 집적화 기술의 발달과 소형화 추세에 따라 반도체 소자의 단자 즉, 리드의 크기 및 간격도 미세화되는 추세이고, 그에 따라 테스트 소켓의 도전 패턴 상호간의 간격도 미세하게 형성하는 방법이 요구되고 있다. 따라서, 기존의 포고-핀(Pogo-pin) 타입의 반도체 테스트 소켓으로는 집적화되는 반도체 소자를 테스트하기 위한 반도체 테스트 소켓을 제작하는데 한계가 있었다.The size and spacing of terminals or leads of semiconductor devices are becoming finer in accordance with the development of technology for integrating semiconductor devices and miniaturization trends and there is a demand for a method of finely forming spaces between conductive patterns of test sockets. Therefore, conventional Pogo-pin type semiconductor test sockets have a limitation in manufacturing semiconductor test sockets for testing integrated semiconductor devices.

이와 같은 반도체 소자의 집적화에 부합하도록 제안된 기술이, 탄성 재질의 실리콘 소재로 제작되는 실리콘 본체 상에 수직 방향으로 타공 패턴을 형성한 후, 타공된 패턴 내부에 도전성 분말을 충진하여 도전 패턴을 형성하는 PCR 소켓 타입이 널리 사용되고 있다.A technique proposed to be compatible with the integration of such semiconductor devices is to form a perforated pattern in a vertical direction on a silicon body made of a silicone material made of an elastic material and then to fill the perforated pattern with a conductive powder to form a conductive pattern PCR socket type is widely used.

도 1은 PCR 소켓 타입의 종래의 반도체 테스트 장치(1)의 단면을 도시한 도면이다. 도 1을 참조하여 설명하면, 종래의 반도체 테스트 장치(1)는 지지 플레이트(30) 및 PCR 소켓 타입의 반도체 테스트 소켓(10)을 포함한다.1 is a cross-sectional view of a conventional semiconductor test apparatus 1 of PCR socket type. Referring to FIG. 1, a conventional semiconductor testing apparatus 1 includes a support plate 30 and a semiconductor test socket 10 of PCR socket type.

지지 플레이트(30)는 반도체 테스트 소켓(10)이 반도체 소자(3) 및 검사회로기판(5) 사이에서 움직일 때 반도체 테스트 소켓(10)을 지지한다. 여기서, 지지 플레이트(30)의 중앙에는 진퇴 가이드용 메인 관통홀이 형성되어 있고, 메인 관통홀을 형성하는 가장자리를 따라 가장자리로부터 이격되는 위치에 결합용 관통홀이 상호 이격되게 형성된다. 그리고, 반도체 테스트 소켓(10)은 지지 플레이트(30)의 상면 및 하면에 접합되는 주변 지지부(50)에 의해 지지 플레이트(30)에 고정된다.The support plate 30 supports the semiconductor test socket 10 when the semiconductor test socket 10 moves between the semiconductor element 3 and the test circuit board 5. [ Here, the support plate 30 has a through-hole for the advance and retreat guide formed at the center thereof. The through-hole for coupling is spaced apart from the edge along the edge forming the main through-hole. The semiconductor test socket 10 is fixed to the support plate 30 by a peripheral support portion 50 joined to the upper and lower surfaces of the support plate 30.

PCR 소켓 타입의 반도체 테스트 소켓(10)은 절연성의 실리콘 본체에 타공 패턴이 형성되고, 해당 타공 패턴 내에 충진되는 도전성 분말(11)에 의해 상하 방향으로 도전 패턴들이 형성된다.The PCR socket type semiconductor test socket 10 has a perforated pattern formed on an insulating silicon body and conductive patterns are formed in the vertical direction by the conductive powder 11 filled in the perforated pattern.

이와 같은, PCR 소켓은 미세 피치의 구현이 가능하다는 장점이 있으나, 타공 패턴에 충진된 도전성 분말(11)이 반도체 소자(3)와 검사회로기판(5) 사이에서의 접촉시 발생하는 압력에 의해 도전성이 형성되는 방식이라는 점에서, 상하 방향으로의 두께 형성에 제한을 받는 단점이 있다.The PCR socket has the advantage of being capable of realizing fine pitches. However, since the conductive powder 11 filled in the perforation pattern is caused by the pressure generated when the semiconductor element 3 is in contact with the inspection circuit board 5 There is a disadvantage in that it is restricted in the thickness formation in the vertical direction.

즉, 상하 방향으로의 압력에 의해 도전성 분말(11)이 상호 접촉되어 도전성이 형성되는데, 두께가 증가하는 경우 도전성 분말(11)의 내부로 전달되는 압력이 약해져 도전성이 형성되지 않은 경우가 있다. 따라서, PCR 소켓은 높이 방향으로의 두께의 제약을 받는 단점이 있다.That is, the conductive powders 11 are brought into contact with each other by the pressure in the vertical direction, so that the conductivity is formed. When the thickness is increased, the pressure to be transmitted to the inside of the conductive powder 11 becomes weak, and conductivity may not be formed. Therefore, the PCR socket has a disadvantage that it is restricted in thickness in the height direction.

이와 같은 높이 방향으로의 두께의 제약을 극복하기 위해 도전성 분말을 이용하지 않고 도전성을 형성할 수 있는 반도체 테스트 소켓이 연구되고 있으나, 상하 방향으로의 압력에 따른 탄성적 움직임을 가지며 도전성을 확보할 수 있는 반도체 테스트 소켓의 개발은 미비하였다.
In order to overcome the limitation of thickness in the height direction, a semiconductor test socket capable of forming conductivity without using conductive powder has been researched. However, since the semiconductor test socket has elastic movement according to the upward and downward pressure, The development of a semiconductor test socket was lacking.

한국등록실용신안공보 제20-0409372호Korean Utility Model Registration No. 20-0409372 한국공개특허공보 제10-2014-0003743호Korean Patent Publication No. 10-2014-0003743

이에, 본 발명은 상기와 같은 문제점을 해소하기 위해 안출된 것으로서, 포고-핀 타입의 반도체 테스트 소켓이 갖는 단점과, PCR 소켓 타입의 반도체 테스트 소켓이 갖는 단점을 보완하여, 미세 패턴의 구현이 가능하면서도 높이 방향으로의 두께 제약을 극복할 수 있는 반도체 테스트 소켓 및 그 제조방법을 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION Accordingly, the present invention has been made in order to solve the above problems, and it is an object of the present invention to overcome the disadvantages of the pogo-pin type semiconductor test socket and the disadvantage of the PCR socket type semiconductor test socket, The present invention also provides a method of manufacturing a semiconductor test socket.

상기 목적은 본 발명에 따라, 탄성을 갖는 절연성 본체와; 상기 절연성 본체의 내부에 가로 방향으로 상호 대향하게 이격되어 배열되는 복수의 절연성 시트와; 상기 절연성 시트의 외면에 상호 이격되어 상하 방향으로 형성되되, 상기 절연성 본체 내부에서 상기 절연성 시트와 함께 휘어진 형상으로 배치되는 도전 패턴을 포함하는 반도체 테스트 소켓에 의해서 달성된다. According to the present invention, the above objects can be accomplished by providing an insulating main body having elasticity; A plurality of insulating sheets arranged inside the insulating body so as to be spaced apart from each other in a transverse direction; And a conductive pattern which is spaced apart from the outer surface of the insulating sheet and which is formed in a vertical direction and which is arranged in a bent shape together with the insulating sheet in the insulating body.

여기서, 상기 도전 패턴은 테스트용 반도체의 단자와 전기적으로 연결되는 상부 도전 패턴과, 검사회로기판의 단자와 전기적으로 연결되는 하부 도전 패턴과,상호 대응하는 상기 상부 도전 패턴과 상기 하부 도전 패턴이 전기적으로 연결되는 중부 도전 패턴을 포함하며, 상기 중부 도전 패턴의 폭이 상기 상부 도전 패턴과 상기 하부 도전 패턴의 폭 보다 좁게 형성될 수 있다. The conductive pattern may include an upper conductive pattern electrically connected to a terminal of a test semiconductor, a lower conductive pattern electrically connected to a terminal of the inspection circuit board, and a lower conductive pattern electrically connected to the upper conductive pattern and the lower conductive pattern, And the width of the center conductive pattern may be narrower than the width of the upper conductive pattern and the lower conductive pattern.

한편, 상기 도전 패턴은 테스트용 반도체의 단자와 전기적으로 연결되는 상부 도전 패턴과, 검사회로기판의 단자와 전기적으로 연결되는 하부 도전 패턴과, 상호 대응하는 상기 상부 도전 패턴과 상기 하부 도전 패턴이 전기적으로 연결되는 중부 도전 패턴을 포함하며, 상기 중부 도전 패턴에는 폭 방향을 따라 적어도 하나의 천공이 상하방향으로 형성되도록 판면의 일부가 제거된 도전 패턴이 이용될 수 있다. The conductive pattern may include an upper conductive pattern electrically connected to a terminal of the semiconductor for testing, a lower conductive pattern electrically connected to the terminals of the inspection circuit board, and a lower conductive pattern electrically connected to the upper conductive pattern and the lower conductive pattern, And a conductive pattern in which at least one perforation is formed along the width direction in the vertical direction, the conductive pattern having a part of the plate surface removed.

여기서, 상기 도전 패턴은 상기 절연성 시트의 양 측면에 형성된 도전층의 패터닝을 통해 형성되는 베이스 도전층과, 상기 도전층에 순차적으로 도금된 니켈 도금층 및 금 도금층을 포함하며; 상기 절연성 시트의 양 측면에 형성된 상호 대응하는 위치의 한 쌍의 상기 상부 도전 패턴과 상기 하부 도전 패턴은 상기 니켈 도금층 및 상기 금 도금층에 의해 상호 전기적으로 연결될 수 있다. Here, the conductive pattern includes a base conductive layer formed through patterning of conductive layers formed on both sides of the insulating sheet, and a nickel plating layer and a gold plating layer sequentially coated on the conductive layer; The pair of upper conductive patterns and the lower conductive pattern at mutually corresponding positions formed on both sides of the insulating sheet may be electrically connected to each other by the nickel plating layer and the gold plating layer.

그리고, 상기 상부 도전 패턴의 상부 표면과, 상기 하부 도전 패턴의 하부 표면에는 상기 니켈 도금층에 에칭을 통해 표면이 거친 요철부가 형성될 수 있다. The upper surface of the upper conductive pattern and the lower surface of the lower conductive pattern may be etched to form rough concave portions on the surface of the nickel plating layer.

한편, 도전 패턴을 형성하는 데 있어, 하부 영역이 상기 상부 도전 패턴의 가로 방향으로의 일측 표면에 전기적으로 접촉되고, 상부 영역이 상기 절연성 본체의 상부 표면의 상부로 노출되어 상기 테스트용 반도체에 형성된 패턴 측에 콘택되는 상부 도전핀과; 상부 영역이 상기 도전 패턴의 가로 방향으로의 일측 표면에 전기적으로 접촉되고, 하부 영역이 상기 절연성 본체의 하부 표면의 하부로 노출되어 상기 테스트용 회로 기판에 형성된 패턴 측에 콘택는 하부 도전핀을 더 포함하여 도전 패턴을 형성할 수 있다. On the other hand, in forming the conductive pattern, the lower region is electrically contacted to one lateral surface of the upper conductive pattern in the transverse direction, and the upper region is exposed above the upper surface of the insulating body to form An upper conductive pin which is in contact with the pattern side; The upper region is electrically contacted to one lateral surface of the conductive pattern in the transverse direction and the lower region is exposed to the lower portion of the lower surface of the insulating main body so that the contact on the pattern side formed on the test circuit board further includes a lower conductive pin Whereby a conductive pattern can be formed.

여기서, 상기 상부 도전핀의 상부 표면과 상기 하부 도전핀의 하부 표면에는 요철부가 형성될 수 있다. Here, the upper surface of the upper conductive pin and the lower surface of the lower conductive pin may have concave and convex portions.

본 발명에서는 상기 절연성 시트 상부의 상기 복수의 상부 도전 패턴 사이에는 상기 절연성 시트의 상부 단부로부터 하부로 절취된 상부 절취부가 형성되고; 상기 절연성 시트 하부의 상기 복수의 하부 도전 패턴 사이에는 상기 절연성 시트의 하부 단부로부터 상부로 절취된 하부 절취부가 형성될 수 있다.In the present invention, between the plurality of upper conductive patterns on the insulating sheet, an upper cut-out portion cut from the upper end to the lower portion of the insulating sheet is formed; A lower cut-out portion cut from the lower end of the insulating sheet to the upper portion may be formed between the plurality of lower conductive patterns under the insulating sheet.

또한, 상기 절연성 시트는 PI 필름 형태로 마련될 수 있으며, 상기 복수의 도전 패턴이 형성된 상기 절연성 시트가 휘어진 상태로 양 측면에 절연재가 부착되어 각각의 단위 본체를 형성하며; 상기 절연성 본체를 이루는 상기 단위 본체 사이에는 절연 패드가 삽입된 될 수 있다. Also, the insulating sheet may be provided in the form of a PI film, and the insulating sheet on which the plurality of conductive patterns are formed is attached to both sides of the insulating sheet in a bent state to form respective unit bodies; An insulating pad may be inserted between the unit bodies constituting the insulating main body.

한편, 상기 목적은, 반도체 테스트 소켓의 제조 방법에 있어서, (a) 절연성 시트를 마련하는 단계와; (b) 상기 절연성 시트에 복수의 도전 패턴을 형성하는 단계와; (c) 상기 절연성 시트와 상기 도전 패턴이 휘어진 상태로 상기 절연성 시트의 가로방향으로의 양측에 절연재를 부착하여 단위 본체를 형성하는 단계와; (d) 복수의 상기 단위 본체를 가로 방향을 따라 순차적으로 부착하는 단계를 포함하는 것을 특징으로 하는 반도체 테스트 소켓의 제조 방법에 의해서도 달성된다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor test socket, comprising the steps of: (a) providing an insulating sheet; (b) forming a plurality of conductive patterns on the insulating sheet; (c) attaching an insulating material to both sides of the insulating sheet in the transverse direction while the insulating sheet and the conductive pattern are bent to form a unit body; and (d) sequentially attaching the plurality of unit bodies along the lateral direction.

여기서, 상기 (b) 단계는 상기 절연성 시트의 도전층에 상호 이격되게 상하 방향으로 도전 패턴을 형성하되, 각각의 상기 도전 패턴의 중앙부 영역의 폭을 상기 도전 패턴의 상부 영역과 하부 영역의 폭보다 좁게 형성시키는 단계가 포함될 수 있다.In the step (b), a conductive pattern is formed vertically so as to be spaced apart from each other on the conductive layer of the insulating sheet, wherein a width of a central region of each conductive pattern is larger than a width of an upper region and a lower region of the conductive pattern A narrower formation step may be included.

한편으로, 상기 (b) 단계는 상기 절연성 시트의 도전층에 상호 이격되게 상하 방향으로 도전 패턴을 형성하되, 각각의 상기 도전 패턴의 상하 방향의 중앙부 영역에 폭 방향을 따라 적어도 하나의 천공이 상하 방향으로 형성되도록 판면의 일부를 제거하여 성형하는 단계를 포함할 수 있다. In the step (b), a conductive pattern is formed in a vertical direction so as to be spaced apart from each other on the conductive layer of the insulating sheet, and at least one perforation is formed in the central region in the vertical direction of each conductive pattern And removing the part of the surface of the plate so as to be formed in the direction of the surface.

본 발명에서, 상기 절연성 시트는 양측 표면에 도전층이 형성된 PI 필름 형태로 마련되며; 상기 (b) 단계는 (b1) 상기 PI 필름의 양측 표면에 도전층이 형성된 인쇄회로기판의 도전층을 패터닝 처리하여 베이스 도전층을 형성하는 단계와, (b2) 상기 베이스 도전층에 니켈 도금하여 니켈 도금층을 형성하는 단계와, (b3)상기 니켈 도금층에 금 도금하여 금 도금층을 형성하는 단계를 포함하며; 상기 절연성 시트의 양측 표면에 형성된 상호 대응하는 한 쌍의 베이스 도전층 상부와 하부는 상기 니켈 도금층 및 상기 금 도금층에 의해 상호 전기적으로 연결되게 할 수 있다. In the present invention, the insulating sheet is provided in the form of a PI film having conductive layers formed on both side surfaces thereof; (B1) forming a base conductive layer by patterning a conductive layer of a printed circuit board on which conductive layers are formed on both side surfaces of the PI film, (b2) plating the base conductive layer with nickel (B3) forming a gold plating layer by gold plating the nickel plating layer; The upper and lower portions of the pair of corresponding base conductive layers formed on both side surfaces of the insulating sheet may be electrically connected to each other by the nickel plating layer and the gold plating layer.

여기서, 상기 (b2) 단계와 상기 (b3) 단계 사이에서 상기 베이스 도전층의 니켈 도금층의 상부 표면과, 상기 베이스 도전층의 상기 니켈 도금층의 하부 표면을 에칭 처리하여 거친 표면을 형성하는 단계를 더 포함하며; 상기 거친 표면에 상기 금 도금층이 형성되어 상기 도전 패턴의 상부 표면과 상기 도전 패턴의 하부 표면에는 표면이 거친 요철부를 형성시킬 수 있다. Etching the upper surface of the nickel plating layer of the base conductive layer and the lower surface of the nickel plating layer of the base conductive layer to form a rough surface between the step (b2) and the step (b3) ; The gold plating layer may be formed on the rough surface so that rough surfaces may be formed on the upper surface of the conductive pattern and the lower surface of the conductive pattern.

한편, 다른 실시예에 따라 (c1) 각각의 상기 도전 패턴 상부의 가로 방향으로의 일측 표면에 상부 표면이 상기 단위 본체의 상부 표면의 상부로 노출되게 상부 도전핀을 부착하는 단계와, (c2) 각각의 상기 도전 패턴 하부의 가로 방향으로의 일측 표면에 하부 표면이 상기 단위 본체의 하부 표면의 하부로 노출되게 하부 도전핀을 부착하는 단계를 포함하는 반도체 테스트 소켓의 제조 방법에 의해서도 달성 가능하다. According to another embodiment of the present invention, there is provided a method of manufacturing a semiconductor device, comprising the steps of: (c1) attaching a top conductive pin on one side surface in a transverse direction of an upper portion of each conductive pattern so that an upper surface thereof is exposed above an upper surface of the unit body; And attaching the lower conductive pin so that the lower surface is exposed to the lower side of the lower surface of the unit body on one side surface in the transverse direction of the lower portion of each conductive pattern.

여기서, 상기 상부 도전핀의 상부 표면과, 상기 하부 도전핀의 하부 표면에는 표면이 거친 요철부가 형성될 수 있다.Here, the upper surface of the upper conductive pin and the lower surface of the lower conductive pin may have rough uneven portions.

또한, 반도체 테스트 소켓의 제조 방법에서 상기 절연성 시트의 상부측 각 도전 패턴 사이와, 상기 절연성 시트의 하부 측 각 도전 패턴 사이를 상하 방향으로 절취하는 단계가 포함될 수 있다. In addition, in the method of manufacturing a semiconductor test socket, it may include a step of vertically cutting between the upper side conductive patterns of the insulating sheet and the lower side conductive patterns of the insulating sheet.

또한, 상기 (d) 단계는 상기 절연성 본체를 이루는 상기 단위 본체 사이에 절연 패드를 삽입하는 단계가 포함될 수 있다.
In addition, (d) may include inserting an insulating pad between the unit bodies constituting the insulating main body.

상기와 같은 구성에 따라 본 발명에 따르면, 포고-핀 타입의 반도체 테스트 소켓이 갖는 단점과, PCR 소켓 타입의 반도체 테스트 소켓이 갖는 단점을 보완하여, 미세 패턴의 구현이 가능하면서도 높이 방향으로의 두께 제약을 극복할 수 있으며, 장기간 반복 사용에도 수명이 개선될 수 있는 반도체 테스트 소켓 및 그 제조방법이 제공된다.
According to the present invention, the disadvantages of the pogo-pin type semiconductor test socket and the disadvantages of the PCR socket type semiconductor test socket can be overcome, so that it is possible to realize a fine pattern, There is provided a semiconductor test socket and a method of manufacturing the same that can overcome the limitations and can improve the lifetime even after repeated use for a long time.

도 1은 종래의 PCR 소켓이 적용된 반도체 테스트 장치의 단면을 도시한 도면이고,
도 2는 본 발명의 제1 실시예에 따른 반도체 테스트 소켓의 사시도이고,
도 3은 도 2의 Ⅲ-Ⅲ 선에 따른 단면도이고,
도 4는, 도전층이 형성된 절연성 시트를 설명하기 위한 도면이고,
도 5는 본 발명의 제1 실시예에 따른 반도체 테스트 소켓을 설명하기 위한 도면이고,
도 6 및 도 7은 본 발명의 제1 실시예에 따른 반도체 테스트 소켓의 제조 과정을 설명하기 위한 도면이고,
도 8은 본 발명의 제2 실시예에 따른 반도체 테스트 소켓의 도전 패턴을 설명하기 위한 도면이고,
도 9 및 도 10은 본 발명의 제3 실시예에 따른 반도체 테스트 소켓을 설명하기 위한 도면이다.1 is a cross-sectional view of a semiconductor test apparatus to which a conventional PCR socket is applied,
2 is a perspective view of a semiconductor test socket according to a first embodiment of the present invention,
3 is a sectional view taken along the line III-III in Fig. 2,
4 is a view for explaining an insulating sheet having a conductive layer formed thereon,
5 is a view for explaining a semiconductor test socket according to the first embodiment of the present invention,
6 and 7 are views for explaining the manufacturing process of the semiconductor test socket according to the first embodiment of the present invention,
8 is a view for explaining a conductive pattern of a semiconductor test socket according to a second embodiment of the present invention,
9 and 10 are views for explaining a semiconductor test socket according to a third embodiment of the present invention.

이하에서는 첨부된 도면을 참조하여 본 발명에 따른 실시예들을 상세히 설명한다. 여기서, 본 발명에 따른 실시예들을 설명하는 데 있어, 반도체 테스트 장치의 전체 구성은 도 1을 참조하여 설명하며, 대응하는 구성 요소에 대해서는 실시예가 상이하더라도 동일한 참조번호를 사용하여 설명하며, 일부 그 설명을 생략할 수 있다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. Here, in describing the embodiments according to the present invention, the overall configuration of a semiconductor test apparatus will be described with reference to FIG. 1, and corresponding elements will be described using the same reference numerals even if the embodiments are different, The description can be omitted.

제1 1st 실시예Example

본 발명의 제1 실시예에 따른 반도체 테스트 소켓은, 도 2 및 도 3에 도시된 바와 같이, 절연성 본체(110), 복수의 절연성 시트(120), 복수의 도전 패턴(140)을 포함한다.The semiconductor test socket according to the first embodiment of the present invention includes an insulating body 110, a plurality of insulating sheets 120, and a plurality of conductive patterns 140, as shown in FIGS.

절연성 본체(110)는 본 발명에 따른 반도체 테스트 소켓의 전체 외관을 형성하며, 탄성 재질로 마련된다. 본 발명에서는 절연성 본체(110)가 실리콘 재질로 마련되는 것을 예로 한다. 또한, 본 발명에 따른 절연성 본체(110)는 실리콘 재질로 형성되는 후술할 단위 본체가 가로 방향(W)으로 순차적으로 부착됨으로써, 전체 절연성 본체(110)를 형성하게 되는데 이에 대한 상세한 설명은 후술한다.The insulating main body 110 forms an overall appearance of the semiconductor test socket according to the present invention and is made of an elastic material. In the present invention, it is assumed that the insulating main body 110 is made of a silicon material. The insulating main body 110 according to the present invention is formed by sequentially attaching a unit body, which will be described later, made of a silicon material in a lateral direction (W), thereby forming the entire insulating main body 110. A detailed description thereof will be given later .

복수의 절연성 시트(120)는 절연성 본체(110)의 내부에 가로 방향(W)으로 상호 대향하게 이격되어 배열된다. 그리고, 절연성 본체(110)에 의해 복수의 절연성 시트(120)가 가로 방향(W)으로 상호 이격된 상태로 유지된다.The plurality of insulating sheets 120 are arranged so as to be spaced apart from each other in the transverse direction (W) inside the insulating body 110. The insulating main body 110 holds the plurality of insulating sheets 120 in a state in which they are spaced apart from each other in the transverse direction W.

복수의 도전 패턴(140)은 각각의 절연성 시트(120)의 양 측면에 깊이 방향(D)으로 상호 이격되어 전기적으로 절연된다. The plurality of conductive patterns 140 are electrically insulated from each other in the depth direction D on both sides of the respective insulating sheets 120.

그리고, 각각의 도전 패턴(140)은 절연성 시트(120)의 외면에 상호 이격되어 상하 방향으로 형성되는데, 도전 패턴(140)의 상부는 테스트용 반도체(3)에 형성된 단자와 콘택되고, 하부는 검사회로기판(5)에 형성된 단자에 콘택되어 테스트용 반도체의 양품 여부를 검사하게 된다.Each of the conductive patterns 140 is vertically spaced apart from the outer surface of the insulating sheet 120. The upper portion of the conductive pattern 140 is in contact with a terminal formed in the test semiconductor 3, It is contacted to a terminal formed on the inspection circuit board 5 to check whether the semiconductor for test is good or not.

그리고, 본 발명에서 도전 패턴(140)은 절연성 본체(110) 내부에서 휘어진 형상으로 배치되는데, 도시된 바와 같이 절연성 시트(120)에 형성된 도전 패턴(140)이 가로 방향(W)으로 휘어진 형상을 갖는다. 여기서, 도전 패턴(140)은 연성을 갖는 절연성 시트(120)에 형성되어 연성회로기판(FPCB) 형태로 실시됨에 따라 절연성 본체(110)에 휘어진 상태로 배치시킬 수 있다. In the present invention, the conductive pattern 140 is disposed in a bent shape inside the insulating body 110. As shown in the figure, the conductive pattern 140 formed on the insulating sheet 120 has a shape bent in the transverse direction W . Here, the conductive pattern 140 is formed on the insulating sheet 120 having softness and is formed in the form of a flexible circuit board (FPCB), so that the conductive pattern 140 can be arranged in a state of being bent on the insulating body 110.

절연성 시트(120)에 형성된 절연 패턴은 실리콘 등의 절연재(110a)를 이용하여 단위 본체를 형성하게 되는데, 단위 본체를 형성할 때, 도전 패턴(140)이 형성된 연성의 절연성 시트(120)를 휘어진 상태로 단위 본체를 형성시킴에 따라 도시된 것처럼 휘어진 상태의 도전 패턴(140)을 갖게 한다. 단위 본체의 형성에 대해서는 후술하기로 한다.The insulating pattern formed on the insulating sheet 120 forms a unit body using an insulating material 110a such as silicon. When the unit body is formed, the flexible insulating sheet 120 on which the conductive pattern 140 is formed is bent Thereby forming a conductive pattern 140 in a bent state as shown in the figure. Formation of the unit body will be described later.

상기와 같은 구성에 따라, 반도체 소자(3)의 단자가 도전 패턴(140)의 상부 표면에 전기적으로 접촉되고, 검사회로기판(5)의 단자가 도전 패턴(140)의 하부 표면에 전기적으로 접촉된 상태에서 테스트용 반도체 소자(3)가 하부로 가압되면, 탄성을 갖는 절연성 본체(110)가 지지하는 상태에서, 도전 패턴(140)은 상하 방향으로 탄성적으로 움직임을 가지며 도전 패턴(140)이 형성됨으로써, 높이 방향으로 형성되는 도전 패턴의 제약이 감소된 상태로 반도체 소자의 검사가 가능하게 된다.The terminal of the semiconductor element 3 is electrically contacted with the upper surface of the conductive pattern 140 and the terminal of the inspection circuit board 5 is electrically contacted with the lower surface of the conductive pattern 140. [ The conductive pattern 140 elastically moves in the up and down direction while the insulating semiconductor chip 110 having elasticity is supported by the test semiconductor element 3 when the test semiconductor element 3 is pressed down. The semiconductor device can be inspected in a state in which the restriction of the conductive pattern formed in the height direction is reduced.

도 4는 도전층이 형성된 절연성 시트를 설명하기 위한 도면이다. 도 4의 (b)를 참조하여 설명하면 본 발명에 따른 절연성 시트(120)의 양 측면에는 도전층(122)이 형성되어 있는데, 복수의 도전 패턴(140)은 인쇄회로기판의 양측 표면에 형성된 도전층(122)의 패터닝을 통해 형성된다. 4 is a view for explaining an insulating sheet having a conductive layer formed thereon. 4B, the conductive sheet 122 is formed on both sides of the insulating sheet 120 according to the present invention. The plurality of conductive patterns 140 are formed on both side surfaces of the printed circuit board And is formed through patterning of the conductive layer 122.

그리고 발명에 따른 절연성 시트(120)는 PI 필름 형태로 마련되는 것을 예로 한다. 여기서, 인쇄회로기판의 경우 PI 필름의 양측에 도전층(122)이 형성되어, 인쇄회로기판의 내부 PI 필름이 절연성 시트(120)를 형성하게 된다.And the insulating sheet 120 according to the invention is provided in the form of a PI film. Here, in the case of the printed circuit board, the conductive layer 122 is formed on both sides of the PI film, so that the inner PI film of the printed circuit board forms the insulating sheet 120.

보다 구체적으로 설명하면, 인쇄회로기판은 폴리이미드 소재의 PI 필름 양측에 도전성을 갖는 도전층(122)이 형성되어 있다. 여기서, 도전층(122)은 구리 재질로 마련되는 것이 일반적이다.More specifically, on the printed circuit board, a conductive layer 122 having conductivity is formed on both sides of a polyimide PI film. Here, the conductive layer 122 is generally made of a copper material.

이와 같은 인쇄회로기판의 양측에 복수의 도전 패턴(140)에 대응하는 마스크를 설치하고, 에칭을 통해 복수의 도전 패턴(140)에 대응하는 마스크 이외의 영역을 제거하게 되면, 폴리이미드 소재의 PI 필름이 절연성 시트(120)를 형성하게 되고, 도전성을 갖는 도전층(122)의 패터닝을 통해 형성되는 도전층(이하, '베이스 도전층'이라 함)이 형성될 수 있다.If a mask corresponding to a plurality of conductive patterns 140 is provided on both sides of such a printed circuit board and an area other than the mask corresponding to the plurality of conductive patterns 140 is removed through etching, The film forms the insulating sheet 120, and a conductive layer (hereinafter referred to as a 'base conductive layer') formed through patterning of the conductive conductive layer 122 may be formed.

여기서, 본 발명에서는 도전 패턴(140)이, 도 3에 도시된 바와 같이, 도전층(122)의 패터닝을 통해 형성되는 베이스 도전층(141)과, 베이스 도전층(141)에 순차적으로 도금된 니켈 도금층(142) 및 금 도금층(143)을 포함하는 것을 예로 한다.3, the conductive pattern 140 includes a base conductive layer 141 formed through patterning of the conductive layer 122, and a base conductive layer 141 formed on the base conductive layer 141 A nickel plating layer 142 and a gold plating layer 143 are exemplified.

즉, 인쇄회로기판을 구성하는 도전층(122)의 패터닝을 통해 베이스 도전층(141)을 형성하고, 베이스 도전층(141)에 니켈 도금과 금 도금을 순차적으로 진행하여, 베이스 도전층(141), 니켈 도금층(142) 및 금 도금층(143)으로 형성된 도전 패턴(140)을 형성하게 된다.That is, the base conductive layer 141 is formed through the patterning of the conductive layer 122 constituting the printed circuit board, and the base conductive layer 141 is sequentially subjected to nickel plating and gold plating to form the base conductive layer 141 ), A nickel plating layer 142 and a gold plating layer 143 are formed.

여기서, 각각의 도전 패턴(140)은 상술한 바와 같이, 절연성 시트(120)의 가로 방향(W)으로의 양측 표면에 형성되는데, 도전 패턴(140) 상부에 대응하는 위치의 양측 표면에 형성된 베이스 도전층(141)이 니켈 도금 과정에서 상호 전기적으로 연결되고, 그 위에 금 도금층(143) 또한 전기적으로 연결되는 상태가 된다.As described above, each of the conductive patterns 140 is formed on both side surfaces of the insulating sheet 120 in the lateral direction W. The conductive patterns 140 are formed on both sides of the conductive pattern 140, The conductive layers 141 are electrically connected to each other in the nickel plating process and the gold plating layer 143 is electrically connected thereto.

마찬가지로, 각각의 도전 패턴(140) 하부에 대응하는 위치의 양측 표면에 형성된 베이스 도전층(141)이 니켈 도금 과정에서 상호 전기적으로 연결되고, 그 위에 금 도금층(143) 또한 전기적으로 연결되는 상태가 된다.Similarly, the base conductive layers 141 formed on both side surfaces at positions corresponding to the lower portions of the respective conductive patterns 140 are electrically connected to each other in the nickel plating process, and the gold plating layer 143 is also electrically connected thereto do.

도 5는, 본 발명의 제1 실시예에 따른 반도체 테스트 소켓을 설명하기 위한 도면이다. 도 5에 도시된 바와 같이 도전 패턴(140)은 상부 도전 패턴(141a), 중부 도전 패턴(141b), 하부 도전 패턴(141c)으로 구분될 수 있다. 상부 도전 패턴(141a)에는 니켈 도금층(142) 및 금 도금층(143)에 의해 상부 요철부(151)가 형성되어 상부 도전부(140a)를 이루며, 상부 도전부(140a)는 접촉 절연성 본체(110) 상부면으로 노출되어 테스트용 반도체(3)에 형성된 단자 측에 연결된다.5 is a view for explaining a semiconductor test socket according to the first embodiment of the present invention. As shown in FIG. 5, the conductive pattern 140 may be divided into an upper conductive pattern 141a, a middle conductive pattern 141b, and a lower conductive pattern 141c. The upper conductive pattern 141a is formed with the upper irregularities 151 by the nickel plating layer 142 and the gold plating layer 143 to form the upper conductive parts 140a and the upper conductive parts 140a are electrically connected to the contact insulating main body 110 And is connected to the terminal side formed on the test semiconductor 3.

그리고 하부 도전 패턴(141c)에는 니켈 도금층(142) 및 금 도금층(143)에 의해 하부 요철부(152)가 형성되어 하부 도전부(140b)를 이루며, 하부 도전부(140b)는 절연성 본체(110) 하부면으로 노출되어 검사회로기판(5)에 형성된 단자 측에 연결되어, 중부 도전 패턴(141b)을 통해 상부 도전 패턴(141a)과 하부 패턴이 전기적으로 연결된다. 여기서 상부 도전 패턴(141a), 중부 도전 패턴(141b), 하부 패턴은 설명을 위해, 구분한 것일 뿐 실질적으로는 일체로 형성된다.The lower conductive pattern 141c is formed with a lower concave-convex portion 152 by a nickel plating layer 142 and a gold plating layer 143 to form a lower conductive portion 140b. The lower conductive portion 140b includes an insulating body 110 And is connected to the terminal side formed on the inspection circuit board 5 so that the upper conductive pattern 141a and the lower pattern are electrically connected through the middle conductive pattern 141b. Here, the upper conductive pattern 141a, the middle conductive pattern 141b, and the lower pattern are actually formed integrally with one another only for the sake of explanation.

본 발명의 제1 실시예에 따르면 중부 도전 패턴(141b)은 폭이 상부 도전 패턴(141a)과 하부 도전 패턴(141c)의 폭 보다 좁게 형성된 것을 예시로 한다. 보다 구체적으로 설명하면, 상술한 베이스 도전층(141) 형성에 상부 도전 패턴(141a)과 하부 도전 패턴(141c)의 폭을 두껍게 하고 중부 도전 패턴(141b)의 폭을 얇게 하여 상부 도전 패턴(141a), 중부 도전 패턴(141b), 하부 도전 패턴(141c) 영역으로 구분되는 도전 패턴(140)의 깊이 방향(d)으로의 폭이‘I’형상을 갖도록 복수의 도전 패턴(140)을 형성하게 한다.According to the first embodiment of the present invention, the middle conductive pattern 141b is formed such that its width is narrower than the width of the upper conductive pattern 141a and the lower conductive pattern 141c. More specifically, the width of the upper conductive pattern 141a and the lower conductive pattern 141c is increased and the width of the middle conductive pattern 141b is decreased in the above-described base conductive layer 141 to form the upper conductive pattern 141a A plurality of conductive patterns 140 are formed so as to have an I shape in the depth direction d of the conductive pattern 140 divided into the central conductive pattern 141b and the lower conductive pattern 141c do.

이와 같은 구성에 따라, 테스트용 반도체 소자가 하부로 가압되어 절연 시트에 형성된 도전 패턴(140)이 탄성적 움직임을 가질 때, 베이스 도전층(141)을 형성하는 구리와, 도금층을 형성하는 금속 재질이 유연한 움직임을 가질 수 있어 도전 패턴(140)의 단락과 같은 지속적인 가압에 따른 문제를 개선하게 된다.According to this structure, when the test semiconductor element is pressed downward and the conductive pattern 140 formed on the insulating sheet has elastic movement, copper forming the base conductive layer 141 and metal forming the plating layer And the conductive pattern 140 may be short-circuited.

그리고, 각각의 상부 도전 패턴(141a) 및 하부 도전 패턴(141c)의 상부 표면 및 하부 표면에는 표면이 거친 요철부(151,152)가 형성된다. 이를 통해, 상부 도전 패턴(141a)의 상부 요철부(151)가 반도체 소자(3)의 단자와 접촉되고, 하부 도전 패턴(141c)의 하부 요철부(152)가 검사회로기판(5)의 단자와 접촉될 때 거친 표면에 의해 보다 확실한 전기적 접촉이 이루어진다.The upper surface and the lower surface of each of the upper conductive pattern 141a and the lower conductive pattern 141c have rough uneven portions 151 and 152 formed thereon. The upper uneven portion 151 of the upper conductive pattern 141a contacts the terminal of the semiconductor element 3 and the lower uneven portion 152 of the lower conductive pattern 141c contacts the terminal A more reliable electrical contact is made by the rough surface.

한편, 본 발명에 따른 절연성 시트(120) 상부의 복수의 상부 도전 패턴(141a) 사이에는, 절연성 시트(120)의 상부 단부로부터 하부로 절취부(121)가 형성될 수 있다. 마찬가지로, 절연성 시트(120) 하부의 복수의 하부 도전 패턴(141c) 사이에는 절연성 시트(120)의 하부 단부로부터 상부로 절취부(121)가 형성될 수 있다.The cutouts 121 may be formed between the upper conductive patterns 141a on the upper surface of the insulating sheet 120 according to the present invention. The cutout portions 121 may be formed between the lower conductive patterns 141c under the insulating sheet 120 from the lower end of the insulating sheet 120 to the upper portion.

이에 따라, 각각의 상부 도전 패턴(141a)과, 각각의 하부 도전 패턴(141c)이 상호 독립적으로 움직일 수 있도록 함으로써, 반도체 소자(3)의 단자가 가압할 때 자신이 접촉한 단자 이외의 가압에 영향을 받지 않고 독립적으로 움직일 수 있게 된다.
Thus, by allowing each of the upper conductive patterns 141a and the lower conductive patterns 141c to move independently of each other, when the terminals of the semiconductor element 3 are pressed, It is possible to move independently without being influenced.

이하에서는, 도 4 내지 도 7을 참조하여 본 발명의 제1 실시예에 따른 반도체 테스트 소켓의 제조 방법에 대해 상세히 설명한다.Hereinafter, a method of manufacturing a semiconductor test socket according to a first embodiment of the present invention will be described in detail with reference to FIGS.

먼저, 복수의 절연성 시트(120)를 마련하고, 각각의 절연성 시트(120)에 도전 패턴(140)을 형성한다. 본 발명에서는 상술한 바와 같이, 폴리이미드 재질의 PI 필름의 양측에 도전층(122)이 형성된 인쇄회로기판을 이용하는 것을 예로 하여 설명한다.First, a plurality of insulating sheets 120 are provided, and a conductive pattern 140 is formed on each of the insulating sheets 120. In the present invention, a printed circuit board on which conductive layers 122 are formed on both sides of a polyimide PI film is described as an example.

먼저, PI 필름 형태의 절연성 시트(120)의 양측 표면에 구리 재질의 도전층(122)이 형성된 인쇄회로기판을 준비한다. 그런 다음, 복수의 상부 도전 패턴(141a)과 복수의 하부 도전 패턴(141c)과 중부 도전 패턴(141b)에 대응하는 패턴의 마스크를 이용하는데, 자세하게는 중부 도전 패턴(141b)의 폭이 상부 도전 패턴(141a)과 하부 도전 패턴(141c)의 폭 보다 좁게 형성되도록 마스크 한 뒤, 에칭이나 포토리소그래피 방식을 통해, 도 5에 도시된 바와 같이 PI 필름에 베이스 도전층(141)을 형성한다. First, a printed circuit board on which a conductive layer 122 made of copper is formed on both side surfaces of a PI film-shaped insulating sheet 120 is prepared. Then, a mask of a pattern corresponding to the plurality of the upper conductive patterns 141a, the plurality of the lower conductive patterns 141c and the middle conductive pattern 141b is used. Specifically, the width of the middle conductive pattern 141b is, After the mask is formed so as to be narrower than the width of the pattern 141a and the lower conductive pattern 141c, the base conductive layer 141 is formed on the PI film as shown in Fig. 5 through etching or photolithography.

여기서, PI 필름은 절연성 시트(120)를 형성하게 된다.Here, the PI film forms the insulating sheet 120.

그런 다음, 베이스 도전층(141)에 니켈 도금을 하여, 도 6의 (a)에 도시된 바와 같이, 니켈 도금층(142)을 형성한다. 이때, 니켈 도금층(142)이 절연성 시트(120)의 상부 표면 및 하부 표면에도 층을 형성하게 되어, 니켈 도금 과정에서 절연성 시트(120)의 양측에 형성된 상호 대응하는 위치의 베이스 도전층(141)은 상호 전기적으로 연결된다.Then, the base conductive layer 141 is plated with nickel to form a nickel plated layer 142 as shown in Fig. 6 (a). At this time, the nickel plating layer 142 forms a layer on the upper surface and the lower surface of the insulating sheet 120 so that the base conductive layer 141 at mutually corresponding positions formed on both sides of the insulating sheet 120 in the nickel plating process, Are electrically connected to each other.

이때, 상부 도전 패턴(141a)의 상부 표면과 하부 도전 패턴(141c)의 하부 표면에 각각 거친 표면의 요철부(151,152)를 형성하기 위해, 상부 도전 패턴(141a) 및 하부 도전 패턴(141c)의 니켈 도금층(142)의 상부 및 하부 표면 각각을 에칭 처리하여, 도 6의 (b)에 도시된 바와 같이, 표면을 거칠게 형성하게 된다.At this time, in order to form rough surface irregularities 151 and 152 on the upper surface of the upper conductive pattern 141a and the lower surface of the lower conductive pattern 141c, the upper conductive pattern 141a and the lower conductive pattern 141c The upper and lower surfaces of the nickel plating layer 142 are etched to form rough surfaces as shown in FIG. 6 (b).

그런 다음, 니켈 도금층(142)에 금 도금을 하여, 도 6의 (c)에 도시된 바와 같이, 금 도금층(143)을 형성하게 된다. 이때, 니켈 도금층(142)에 의해 상부의 거친 표면과 하부의 거친 표면은 금 도금 과정에서도 그 표면에 표출됨으로써, 최종적으로 상부 표면과, 하부 표면에 각각 요철부(151,152)가 형성된 도전부(140a, 140b)가 절연성 시트(120)에 형성된다.Then, the nickel plated layer 142 is plated with gold to form a gold plated layer 143 as shown in Fig. 6 (c). At this time, the rough surface of the upper portion and the rough surface of the lower portion are exposed on the surface thereof by the nickel plating layer 142 so that the conductive portions 140a (140a) having the concave- And 140b are formed on the insulating sheet 120. [

이와 같이, 절연성 시트(120) 상부 및 하부에 요철부(151,152)를 갖는 도전 부(140a, 140b)의 형성이 완료되면, 절연성 시트(120)의 가로 방향(W)으로의 양측에, 절연 재질을 부착하여 단위 본체를 형성하게 되는데, 도전 패턴(140)이 형성된 절연성 시트(120)의 중앙측 면이 가로 방향(W)의 일측으로 휘어진 상태로 절연 재질을 부착하여 단위 본체 내부에서는 절연성 시트(120) 및 도전 패턴(140)이 휘어진 상태를 갖게 한다. When the formation of the conductive portions 140a and 140b having the concave and convex portions 151 and 152 on the upper and lower portions of the insulating sheet 120 is completed, The insulating sheet 120 having the conductive pattern 140 formed thereon is attached with an insulating material in a state in which the center side surface of the insulating sheet 120 is bent to one side of the lateral direction W, 120 and the conductive pattern 140 are bent.

또한, 도전 패턴(140)의 상부 표면에 형성된 상부 요철부(151)가 단위 본체의 상부 표면으로부터 노출되고, 도전 패턴(140)의 하부 표면에 형성된 하부 요철부(152)가 단위 본체의 하부 표면으로 노출되도록 형성된다.The upper uneven portion 151 formed on the upper surface of the conductive pattern 140 is exposed from the upper surface of the unit body and the lower uneven portion 152 formed on the lower surface of the conductive pattern 140 is exposed to the lower surface As shown in FIG.

여기서, 본 발명에서는 단위 본체의 형성 과정이나 형성 전에, 도 5에 도시된 바와 같이, 절연성 시트(120)의 상부 측에 형성된 각각의 상부 도전 패턴 사이에 절연성 시트(120)의 상부 단부로부터 하부로 절취부(121)를 형성하고, 마찬가지로 절연성 시트(120) 하부의 복수의 하부 도전 패턴 사이에는 절연성 시트(120)의 하부 단부로부터 상부로 절취부(121)를 형성할 수 있다. 5, before the process of forming the unit body and before forming the unit body, the upper portion of the insulating sheet 120 is divided into the upper portion of the insulating sheet 120 and the lower portion of the insulating sheet 120, The cutout portion 121 may be formed between the lower conductive patterns of the lower portion of the insulating sheet 120 and the lower end of the insulating sheet 120.

예를 들어, 절연성 시트(120)의 가로 방향(W) 일측에 절연 재질을 형성한 상태에서 레이저로 절연성 시트(120)만을 절취할 수 있다.For example, only the insulating sheet 120 may be cut with a laser while an insulating material is formed on one side of the insulating sheet 120 in the lateral direction (W).

상기와 같은 과정을 통해 제작된 복수의 단위 본체를 가로 방향(W)으로 순차적으로 부착하게 되면, 단위 본체들의 부착을 통해 절연성 본체(110)가 형성된다.When the plurality of unit bodies manufactured through the above process are sequentially attached in the lateral direction W, the insulating body 110 is formed through the attachment of the unit bodies.

이때, 각각의 단위 본체들 사이에는 절연 패드(180)를 부착하여 도전 패턴(140)이 형성된 각각의 단위 본체 간의 절연성을 더 확보할 수 있다. At this time, an insulating pad 180 may be attached between the unit bodies to further ensure insulation between the unit bodies in which the conductive patterns 140 are formed.

이로써 최종적으로 반도체 테스트 소켓의 제작이 완료된다. 여기서, 단위 본체들은 절연성의 접착제를 이용하여 부착하거나 열 압착 등의 방법을 통해 부착될 수 있다.
This completes the final fabrication of the semiconductor test socket. Here, the unit bodies may be attached using an insulating adhesive or by a method such as thermocompression bonding.

제2 Second 실시예Example

이하에서는 도 8을 참조하여 본 발명의 제2 실시예에 따른 반도체 테스트 소켓에 대해 상세히 설명한다. 여기서, 본 발명의 제2 실시예에 따른 반도체 테스트 소켓을 설명하는 데 있어, 제1 실시예에 대응하는 구성에 대해서는 동일한 참조번호를 사용하여 필요에 따라 그 설명을 생략할 수 있다.Hereinafter, a semiconductor test socket according to a second embodiment of the present invention will be described in detail with reference to FIG. Here, in describing the semiconductor test socket according to the second embodiment of the present invention, the same reference numerals are used for the components corresponding to the first embodiment, and the description thereof may be omitted as necessary.

도 8에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 반도체 테스트 소켓에서도 도전 패턴(140)은 상부 도전 패턴(141a), 중부 도전 패턴(141b), 하부 도전 패턴(141c)으로 구분될 수 있다. 상부 도전 패턴(141a)은 절연성 본체(110) 상부면 측에서 테스트용 반도체에 형성된 단자 측에 연결되고, 하부 도전 패턴(141c)은 절연성 본체(110) 하부면 측에서 검사회로기판에 형성된 단자 측에 연결되며, 중부 도전 패턴(141b)은, 상부 도전 패턴(141a)과 하부 도전 패턴(141c)이 전기적으로 연결되게 한다.8, in the semiconductor test socket according to the second embodiment of the present invention, the conductive pattern 140 is divided into an upper conductive pattern 141a, a middle conductive pattern 141b, and a lower conductive pattern 141c . The upper conductive pattern 141a is connected to the terminal side of the test semiconductor on the upper surface side of the insulating main body 110 and the lower conductive pattern 141c is connected to the terminal side And the middle conductive pattern 141b electrically connects the upper conductive pattern 141a and the lower conductive pattern 141c.

본 발명의 제2 실시예에 따르면 중부 도전 패턴(141b)에는 폭 방향을 따라 판면의 일부가 제거된다. 보다 구체적으로 설명하면, 적어도 하나의 천공(141d)이 상하 방향으로 형성되도록 판면의 일부가 제거된다. 본 발명에서는 직사각형의 장공이 소정 간격으로 형성되도록 중부 도전 패턴(141b)의 일부가 제거된 것을 예시로 하였으나 이에 한정되는 것은 아니다. 여기서 중부 도전 패턴(141b)에 천공(141d)이 형성됨으로써, 도전이 이루어지는 패턴의 실질적인 폭은 상부 도전 패턴(141a)과 하부 도전 패턴(141c)에 비해 좁게 형성된다.According to the second embodiment of the present invention, part of the plate surface is removed along the width direction in the middle conductive pattern 141b. More specifically, a part of the printing surface is removed so that at least one perforation 141d is formed in the vertical direction. In the present invention, the middle conductive pattern 141b is partially removed so that rectangular long holes are formed at predetermined intervals. However, the present invention is not limited thereto. By forming the perforations 141d in the middle conductive pattern 141b, the actual width of the conductive pattern is narrower than the upper conductive pattern 141a and the lower conductive pattern 141c.

이와 같은 구성에 따라, 테스트용 반도체 소자가 하부로 가압되어 절연 시트에 형성된 도전 패턴(140)이 탄성적 움직임을 가질 때, 상부 도전 패턴(141a)과 하부 도전 패턴(141c)이 상하 방향 위주로 움직일 수 있도록, 중부 도전 패턴(141b)의 유연한 휘어짐을 갖게 한다. The upper conductive pattern 141a and the lower conductive pattern 141c move in the vertical direction when the test semiconductor element is pressed down and the conductive pattern 140 formed on the insulating sheet has elastic movement. So as to have a flexible warp of the center conductive pattern 141b.

또한, 상하 방향으로 복수의 천공(141d)이 형성됨에 따라 천공(141d)들 사이에는 상하 방향으로 도전되는 복수의 패턴을 갖는 중부 도전 패턴(141b)이 형성되므로, 장기적으로 반복되는 가압에 따라 일부가 단락되더라도 테스트용 소켓의 도전 성능은 유지된다.In addition, since the plurality of perforations 141d are formed in the vertical direction, a middle conductive pattern 141b having a plurality of patterns to be electrically conducted in the vertical direction is formed between the perforations 141d. Therefore, The conducting performance of the test socket is maintained.

본 발명의 제2 실시예에 따른 도전 패턴(140) 외의 구체적 구성은 제1 실시예에 대응하는 바, 그 상세한 설명은 생략한다. A specific configuration other than the conductive pattern 140 according to the second embodiment of the present invention corresponds to the first embodiment, and a detailed description thereof will be omitted.

그리고, 제2 실시예에 따른 도전 패턴(140)의 제조 방법에 있어서, 상술한 도전 패턴(140)을 갖도록 제조하기 위하여 절연성 시트(120)의 도전층(122)에 중부 도전 패턴(141b)에 대응하게 상하 방향으로 천공(141d)을 형성하도록 마스크 한 뒤, 마스크 이외의 도전층(122)을 제거하여 제2 실시예에 따른 도전 패턴(140)을 형성하는 과정이 포함됨은 당연하다.
In the method of manufacturing the conductive pattern 140 according to the second embodiment, in order to have the conductive pattern 140 described above, the conductive layer 122 of the insulating sheet 120 is formed with the central conductive pattern 141b It is natural to include a process of forming the conductive pattern 140 according to the second embodiment by masking to form the perforations 141d in the vertical direction and then removing the conductive layer 122 other than the mask.

제3 Third 실시예Example

이하에서는 도 9 및 도 10 을 참조하여 본 발명의 제3 실시예에 따른 반도체 테스트 소켓에 대해 상세히 설명한다. 여기서, 본 발명의 제3 실시예에 따른 반도체 테스트 소켓을 설명하는 데 있어, 제1 실시예 및 제2 실시예에 대응하는 구성에 대해서는 동일한 참조번호를 사용하여 필요에 따라 그 설명을 생략할 수 있다.Hereinafter, a semiconductor test socket according to a third embodiment of the present invention will be described in detail with reference to FIGS. 9 and 10. FIG. Here, in describing the semiconductor test socket according to the third embodiment of the present invention, the same reference numerals as in the first and second embodiments are used to omit the description as necessary have.

본 발명의 제3 실시예에 따른 반도체 테스트 소켓은, 도 9에 도시된 바와 같이, 절연성 본체(110), 복수의 절연성 시트(120), 복수의 도전 패턴(140) 및 복수의 도전핀(160,170)을 포함한다.9, the semiconductor test socket according to the third embodiment of the present invention includes an insulating body 110, a plurality of insulating sheets 120, a plurality of conductive patterns 140, and a plurality of conductive pins 160, 170 ).

여기서, 본 발명의 제3 실시예에 따른 절연성 본체(110), 절연성 시트(120), 절연 패턴의 구체적인 구성은 상술한 제1 실시예와 제2 실시예에 대응하는 바, 그 상세한 설명은 생략한다.Here, the specific structure of the insulating main body 110, the insulating sheet 120, and the insulating pattern according to the third embodiment of the present invention corresponds to the first and second embodiments described above, and a detailed description thereof will be omitted do.

다만, 본 발명의 제3 실시예에 따른 도전 패턴(140)의 상부 및 도전 패턴(140)의 하부에는 제1 실시예 및 제2 실시예와 달리 에칭에 의한 요철부(151,152)가 형성되지 않고, 도전핀(160,170)을 포함하는 반도체 테스트용 소켓이라는 점에 차이가 있다. Unlike the first embodiment and the second embodiment, irregularities 151 and 152 formed by etching are not formed on the conductive pattern 140 and the conductive pattern 140 according to the third embodiment of the present invention And the conductive pins 160 and 170. In addition,

구체적으로는 본 발명의 제3 실시예에 따른 반도체 테스트용 소켓은 상부 도전핀(160)과 하부 도전핀(170)을 포함한다. Specifically, the semiconductor test socket according to the third embodiment of the present invention includes a top conductive pin 160 and a bottom conductive pin 170.

상부 도전핀(160)은 하부 영역이 상부 도전 패턴의 가로 방향으로의 일측 표면에 전기적으로 접촉되고, 상부 영역이 절연성 본체(110)의 상부 표면의 상부로 노출되어 상기 테스트용 반도체에 형성된 패턴 측에 콘택된다.The upper conductive pin 160 is electrically connected to one lateral surface of the upper conductive pattern in the lower region and the upper region is exposed to the upper portion of the upper surface of the insulating body 110 to form a pattern side .

그리고, 하부 도전핀(170)은 상부 영역이 도전 패턴(140)의 가로 방향으로의 일측 표면에 전기적으로 접촉되고, 하부 영역이 절연성 본체(110)의 하부 표면의 하부로 노출되어 상기 테스트용 회로 기판에 형성된 패턴 측에 콘택된다.The lower conductive pin 170 is electrically connected to one side surface of the conductive pattern 140 in the lateral direction of the conductive pattern 140. The lower conductive pin 170 is exposed to the lower surface of the lower surface of the insulating body 110, And is contacted to the pattern side formed on the substrate.

즉, 상부 도전핀(160)의 상부가 반도체 소자의 단자에 접촉되고, 검사회로기판의 단자가 하부 도전핀(170)의 하부에 접촉되는 상태에서 반도체 소자가 하부로 가압되면, 상부 도전 패턴, 중부 도전 패턴, 하부 도전 패턴, 상부 도전핀(160) 및 하부 도전핀(170)에 의해 상하 방향으로 도전 패턴(140)이 형성됨으로써 반도체 소자의 검사를 실시한다.That is, when the upper part of the upper conductive pin 160 is in contact with the terminal of the semiconductor element and the terminal of the inspection circuit board is in contact with the lower part of the lower conductive pin 170, The conductive pattern 140 is formed in the vertical direction by the middle conductive pattern, the lower conductive pattern, the upper conductive pin 160 and the lower conductive pin 170, thereby inspecting the semiconductor element.

여기에서, 상부 도전핀(160)과 상부 도전 패턴의 접촉은 도 10에 도시된 바와 같이 베이스 도전층(141)에 순차적으로 도금된 니켈 도금층(142) 및 금 도금층(143) 외면에 접촉핀의 하부가 접촉된 상태로 솔더링하여 상부 도전부(140c)를 형성한다. 마찬가지로 하부 도전핀(170)과 하부 도전 패턴의 접촉은 베이스 도전층(141)에 순차적으로 도금된 니켈 도금층(142) 및 금 도금층(143) 외면에 접촉핀의 상부가 접촉된 상태로 솔더링하여 하부 도전부(140d)를 형성하게 된다.The contact between the upper conductive pin 160 and the upper conductive pattern is achieved by forming the nickel plating layer 142 and the gold plating layer 143 sequentially on the base conductive layer 141 as shown in FIG. And the upper conductive part 140c is formed by soldering in a state in which the lower part is in contact. The contact between the lower conductive pin 170 and the lower conductive pattern is performed by soldering the upper surface of the contact pin to the outer surface of the nickel plating layer 142 and the gold plating layer 143 sequentially plated on the base conductive layer 141, Thereby forming the conductive portion 140d.

또한, 상부 도전핀(160)의 상부 표면과, 하부 도전핀(170)의 하부 표면 각각에는 표면이 거친 요철부가 형성될 수 있는데, 상부 도전핀(160)과 하부 도전핀(170)의 요철부에 의해 테스트용 반도체 소자의 단자와 검사회로기판 사이에 위치하는 반도체 테스트 소켓의 도전 패턴(140)의 접촉성이 증대된다.  The upper surface of the upper conductive pin 160 and the lower surface of the lower conductive pin 170 may each have a rough surface. The contact of the conductive pattern 140 of the semiconductor test socket located between the terminal of the semiconductor device for test and the inspection circuit board is increased.

이하에서는, 도 9 및 도 10을 참조하여 본 발명의 제3 실시예에 따른 반도체 테스트 소켓의 제조 방법에 대해 설명한다.Hereinafter, a method of manufacturing a semiconductor test socket according to a third embodiment of the present invention will be described with reference to FIGS.

먼저, 절연성 시트(120)에 상부 도전 패턴 및 하부 도전 패턴을 형성하는 과정은 제1 실시예와 제2 실시예에 대응하는 바, 그 설명은 생략한다. 다만, 상술한 바와 같이, 상부 도전 패턴 및 하부 도전 패턴의 상부 표면 및 하부 표면에는 요철부(151,152)가 형성되지 않을 수 있는 바, 니켈 도금층(142)의 에칭 과정은 생략될 수 있다. First, the process of forming the upper conductive pattern and the lower conductive pattern in the insulating sheet 120 corresponds to the first and second embodiments, and a description thereof will be omitted. However, as described above, the irregularities 151 and 152 may not be formed on the upper surface and the lower surface of the upper conductive pattern and the lower conductive pattern, and the etching process of the nickel plating layer 142 may be omitted.

또한, 제1 실시예와 제2 실시예의 경우 니켈 도금층(142)및 금 도금층(143)에 의해 형성된 상부 표면 및 하부 표면이 직접 반도체 소자(3) 및 검사회로기판(5)의 단자에 접촉되는 바, 접촉을 위한 일정 면적의 확보를 위해 제3 실시예보다 도금 두께가 두꺼울 수 있음은 물론이다.In the first and second embodiments, the upper surface and the lower surface formed by the nickel plating layer 142 and the gold plating layer 143 are directly in contact with the terminals of the semiconductor element 3 and the inspection circuit board 5 It is needless to say that the plating thickness may be thicker than that of the third embodiment in order to secure a certain area for the bar and the contact.

이와 같이, 절연성 시트(120)에 베이스 도전층(141)과, 니켈 도금층(142)과, 금 도금층(143)으로 형성된 도전 패턴(140)의 상부에 상부 도전핀(160)의 하부가 접촉되도록 솔더링 한다. 이로써, 기둥 형상을 갖는 상부 도전핀(160)은 상부 측이 절연성 본체(110)의 외부로 돌출되도록 하고, 마찬가지로 도전 패턴(140)의 하부에 하부 도전핀(170)의 상부가 접촉되도록 솔더링 하여 하부 도전핀(170)의 상부 측이 절연성 본체(110)의 외부로 돌출되도록 한다. The lower portion of the upper conductive pin 160 is brought into contact with the upper portion of the conductive pattern 140 formed of the base conductive layer 141, the nickel plating layer 142 and the gold plating layer 143 on the insulating sheet 120 Soldering. The upper conductive pin 160 having a columnar shape is made to be protruded to the outside of the insulating main body 110 and soldered to the lower portion of the conductive pattern 140 so as to contact the upper portion of the lower conductive pin 170 So that the upper side of the lower conductive pin 170 protrudes to the outside of the insulating main body 110.

여기서 도전핀의 상부면과 하부면에는 표면이 거친 요철부가 형성될 수 있는데 요철부는 도전핀의 제조시, 미리 형성된 것을 이용할 수 있다. Here, rough concave and convex portions may be formed on the upper and lower surfaces of the conductive pin, and the concave and convex portions may be formed in advance in the production of the conductive pin.

도전 패턴(140)의 상부에 상부 도전핀(160)을 솔더링하여 상부 도전부(140c)와, 도전 패턴(140)의 하부에 하부 도전핀(170)을 솔더링하여 하부 도전부(140d) 형성이 완료되면, 절연성 시트(120)의 가로 방향(W)으로의 양측에, 절연 재질을 부착하여 단위 본체를 형성하게 된다.  The upper conductive part 140c is soldered to the upper part of the conductive pattern 140 and the lower conductive part 170 is soldered to the lower part of the conductive pattern 140 to form the lower conductive part 140d. When completed, insulating materials are attached to both sides of the insulating sheet 120 in the transverse direction W to form a unit body.

도 10에 도시된 바와 같이, 본 발명의 제3 실시예에서도 도전 패턴(140)이 형성된 절연성 시트(120)가 휘어진 상태에서 절연 재질을 부착하여 각각의 단위 본체를 형성함은 물론이다. As shown in FIG. 10, in the third embodiment of the present invention, the insulating sheet 120 on which the conductive pattern 140 is formed may be formed by inserting an insulating material in a bent state.

여기서도, 각각의 단위 본체들 사이에는 절연 패드(180)를 부착하여 절연성을 더 확보하는 상태로 각각의 단위 본체를 부착함으로써 절연성 본체(110)가 형성되어 최종적으로 반도체 테스트 소켓의 제작이 완료된다.
Here, the insulating main body 110 is formed by attaching the unit bodies to each other in a state of inserting the insulating pads 180 between the unit bodies so as to further secure the insulation, and finally, the manufacture of the semiconductor test socket is completed.

비록 본 발명의 몇몇 실시예들이 도시되고 설명되었지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 당업자라면 본 발명의 원칙이나 정신에서 벗어나지 않으면서 본 실시예를 변형할 수 있음을 알 수 있을 것이다. 발명의 범위는 첨부된 청구항과 그 균등물에 의해 정해질 것이다.
Although several embodiments of the present invention have been shown and described, those skilled in the art will appreciate that various modifications may be made without departing from the principles and spirit of the invention . The scope of the invention will be determined by the appended claims and their equivalents.

100 : 반도체 테스트 소켓 110 : 절연성 본체
120 : 절연성 시트 121 : 절취부
122 : 도전층 140 : 도전 패턴
140a, 140c : 상부 도전부 140b, 140d : 하부 도전부
141a : 상부 도전 패턴 141b : 중부 도전 패턴
141c : 하부 도전 패턴 141d : 천공
141 : 베이스 도전층 142 : 니켈 도금층
143 : 금 도금층 151,152 : 요철부
160, 170 : 도전핀 180 : 절연 패드 100: Semiconductor test socket 110: Insulation body
120: insulating sheet 121:
122: conductive layer 140: conductive pattern
140a, 140c: upper conductive parts 140b, 140d: lower conductive parts
141a: upper conductive pattern 141b: middle conductive pattern
141c: lower conductive pattern 141d: perforated
141: base conductive layer 142: nickel plated layer
143: Gold-plated layers 151 and 152:
160, 170: conductive pin 180: insulating pad

Claims (18)

탄성을 갖는 절연성 본체와;
상기 절연성 본체의 내부에 가로 방향으로 상호 대향하게 이격되어 배열되는 복수의 절연성 시트와;
상기 절연성 시트의 외면에 상호 이격되어 상하 방향으로 형성되되, 상기 절연성 본체 내부에서 상기 절연성 시트와 함께 휘어진 형상으로 배치되는 도전 패턴을 포함하는 것을 특징으로 하는 반도체 테스트 소켓.An insulating main body having elasticity;
A plurality of insulating sheets arranged inside the insulating body so as to be spaced apart from each other in a transverse direction;
And a conductive pattern formed on the outer surface of the insulating sheet so as to be spaced apart from each other in a vertical direction and arranged in a bent shape together with the insulating sheet in the insulating body. 제1항에 있어서
상기 도전 패턴은
테스트용 반도체의 단자와 전기적으로 연결되는 상부 도전 패턴과,
검사회로기판의 단자와 전기적으로 연결되는 하부 도전 패턴과,
상호 대응하는 상기 상부 도전 패턴과 상기 하부 도전 패턴이 전기적으로 연결되는 중부 도전 패턴을 포함하며,
상기 중부 도전 패턴의 폭이 상기 상부 도전 패턴과 상기 하부 도전 패턴의 폭 보다 좁게 형성되는 것을 특징으로 하는 반도체 테스트 소켓.The method of claim 1, wherein
The conductive pattern
An upper conductive pattern electrically connected to a terminal of the test semiconductor,
A lower conductive pattern electrically connected to a terminal of the inspection circuit board,
And a middle conductive pattern electrically connected to the upper conductive pattern and the lower conductive pattern corresponding to each other,
Wherein the width of the middle conductive pattern is narrower than the width of the upper conductive pattern and the lower conductive pattern. 제1항에 있어서
상기 도전 패턴은
테스트용 반도체의 단자와 전기적으로 연결되는 상부 도전 패턴과,
검사회로기판의 단자와 전기적으로 연결되는 하부 도전 패턴과,
상호 대응하는 상기 상부 도전 패턴과 상기 하부 도전 패턴이 전기적으로 연결되는 중부 도전 패턴을 포함하며,
상기 중부 도전 패턴에는 폭 방향을 따라 적어도 하나의 천공이 상하방향으로 형성되도록 판면의 일부가 제거된 것을 특징으로 하는 반도체 테스트 소켓.The method of claim 1, wherein
The conductive pattern
An upper conductive pattern electrically connected to a terminal of the test semiconductor,
A lower conductive pattern electrically connected to a terminal of the inspection circuit board,
And a middle conductive pattern electrically connected to the upper conductive pattern and the lower conductive pattern corresponding to each other,
Wherein a part of the plate surface is removed in the middle conductive pattern so that at least one perforation is formed in the vertical direction along the width direction. 제2항 또는 제3항에 있어서,
상기 도전 패턴은
상기 절연성 시트의 양 측면에 형성된 도전층의 패터닝을 통해 형성되는 베이스 도전층과,
상기 도전층에 순차적으로 도금된 니켈 도금층 및 금 도금층을 포함하며;
상기 절연성 시트의 양 측면에 형성된 상호 대응하는 위치의 한 쌍의 상기 상부 도전 패턴과 상기 하부 도전 패턴은 상기 니켈 도금층 및 상기 금 도금층에 의해 상호 전기적으로 연결되는 것을 특징으로 하는 반도체 테스트 소켓.The method according to claim 2 or 3,
The conductive pattern
A base conductive layer formed through patterning of conductive layers formed on both sides of the insulating sheet;
A nickel plated layer and a gold plated layer which are sequentially plated on the conductive layer;
Wherein a pair of the upper conductive patterns and the lower conductive pattern at mutually corresponding positions formed on both sides of the insulating sheet are electrically connected to each other by the nickel plating layer and the gold plating layer. 제4항에 있어서,
상기 상부 도전 패턴의 상부 표면과, 상기 하부 도전 패턴의 하부 표면에는 상기 니켈 도금층에 에칭을 통해 표면이 거친 요철부가 형성된 것을 특징으로 하는 반도체 테스트 소켓.5. The method of claim 4,
Wherein the upper surface of the upper conductive pattern and the lower surface of the lower conductive pattern are formed with roughly concave portions by etching on the nickel plating layer. 제4항에 있어서,
하부 영역이 상기 상부 도전 패턴의 가로 방향으로의 일측 표면에 전기적으로 접촉되고, 상부 영역이 상기 절연성 본체의 상부 표면의 상부로 노출되어 상기 테스트용 반도체에 형성된 패턴 측에 콘택되는 상부 도전핀과;
상부 영역이 상기 도전 패턴의 가로 방향으로의 일측 표면에 전기적으로 접촉되고, 하부 영역이 상기 절연성 본체의 하부 표면의 하부로 노출되어 상기 테스트용 회로 기판에 형성된 패턴 측에 콘택는 하부 도전핀을 더 포함하는 것을 특징으로 하는 반도체 테스트 소켓.5. The method of claim 4,
An upper conductive pin electrically connected to one lateral surface of the upper conductive pattern in a lower region and exposed to an upper portion of an upper surface of the insulating body to be in contact with a pattern formed on the testing semiconductor;
The upper region is electrically contacted to one lateral surface of the conductive pattern in the transverse direction and the lower region is exposed to the lower portion of the lower surface of the insulating main body so that the contact on the pattern side formed on the test circuit board further includes a lower conductive pin Wherein said semiconductor test socket is a semiconductor test socket. 제6항에 있어서,
상기 상부 도전핀의 상부 표면과 상기 하부 도전핀의 하부 표면에는 요철부가 형성되는 것을 특징으로 하는 반도체 테스트 소켓The method according to claim 6,
Wherein a concave portion is formed on an upper surface of the upper conductive pin and a lower surface of the lower conductive pin. 제2항 또는 제3항에 있어서,
상기 절연성 시트 상부의 상기 복수의 상부 도전 패턴 사이에는 상기 절연성 시트의 상부 단부로부터 하부로 절취된 상부 절취부가 형성되고;
상기 절연성 시트 하부의 상기 복수의 하부 도전 패턴 사이에는 상기 절연성 시트의 하부 단부로부터 상부로 절취된 하부 절취부가 형성되는 것을 특징으로 하는 반도체 테스트 소켓.The method according to claim 2 or 3,
An upper cut-out portion cut from the upper end of the insulating sheet to the lower portion is formed between the plurality of upper conductive patterns on the insulating sheet;
And a lower cut-out portion cut from the lower end of the insulating sheet to the upper portion is formed between the plurality of lower conductive patterns under the insulating sheet. 제1항에 있어서,
상기 절연성 시트는 PI 필름 형태로 마련되고,
상기 복수의 도전 패턴이 형성된 상기 절연성 시트가 휘어진 상태로 양 측면에 절연재가 부착되어 각각의 단위 본체를 형성하며;
상기 절연성 본체를 이루는 상기 단위 본체 사이에는 절연 패드가 삽입된 것을 특징으로 하는 반도체 테스트 소켓.
The method according to claim 1,
The insulating sheet is provided in the form of a PI film,
The insulating sheet on which the plurality of conductive patterns are formed is attached to both sides of the insulating sheet in a bent state to form respective unit bodies;
Wherein an insulating pad is inserted between the unit bodies constituting the insulating main body.
반도체 테스트 소켓의 제조 방법에 있어서,
(a) 절연성 시트를 마련하는 단계와;
(b) 상기 절연성 시트에 복수의 도전 패턴을 형성하는 단계와;
(c) 상기 절연성 시트와 상기 도전 패턴이 휘어진 상태로 상기 절연성 시트의 가로방향으로의 양측에 절연재를 부착하여 단위 본체를 형성하는 단계와;
(d) 복수의 상기 단위 본체를 가로 방향을 따라 순차적으로 부착하는 단계를 포함하는 것을 특징으로 하는 반도체 테스트 소켓의 제조 방법.A method of manufacturing a semiconductor test socket,
(a) providing an insulating sheet;
(b) forming a plurality of conductive patterns on the insulating sheet;
(c) attaching an insulating material to both sides of the insulating sheet in the transverse direction while the insulating sheet and the conductive pattern are bent to form a unit body;
(d) sequentially attaching the plurality of unit bodies along the lateral direction. 제10항에 있어서,
상기 (b) 단계는
상기 절연성 시트의 도전층에 상호 이격되게 상하 방향으로 도전 패턴을 형성하되, 각각의 상기 도전 패턴의 중앙부 영역의 폭을 상기 도전 패턴의 상부 영역과 하부 영역의 폭보다 좁게 형성시키는 단계를 포함하는 것을 특징으로 하는 반도체 테스트 소켓의 제조 방법.11. The method of claim 10,
The step (b)
Forming a conductive pattern in a vertical direction so as to be spaced apart from each other in the conductive layer of the insulating sheet so that a width of a central region of each of the conductive patterns is narrower than a width of an upper region and a lower region of the conductive pattern Wherein the semiconductor test socket comprises a plurality of semiconductor chips. 제10항에 있어서,
상기 (b) 단계는
상기 절연성 시트의 도전층에 상호 이격되게 상하 방향으로 도전 패턴을 형성하되, 각각의 상기 도전 패턴의 상하 방향의 중앙부 영역에 폭 방향을 따라 적어도 하나의 천공이 상하 방향으로 형성되도록 판면의 일부를 제거하여 성형하는 단계를 포함하는 것을 특징으로 하는 반도체 테스트 소켓의 제조 방법.11. The method of claim 10,
The step (b)
A conductive pattern is formed in a vertical direction so as to be spaced apart from each other on the conductive layer of the insulating sheet so that at least one perforation is formed in the vertical direction in the vertical central region of each conductive pattern along the width direction, And then molding the semiconductor test socket. 제11항 또는 제12항에 있어서,
상기 절연성 시트는 양측 표면에 도전층이 형성된 PI 필름 형태로 마련되며;
상기 (b) 단계는
(b1) 상기 PI 필름의 양측 표면에 도전층이 형성된 인쇄회로기판의 도전층을 패터닝 처리하여 베이스 도전층을 형성하는 단계와,
(b2) 상기 베이스 도전층에 니켈 도금하여 니켈 도금층을 형성하는 단계와,
(b3)상기 니켈 도금층에 금 도금하여 금 도금층을 형성하는 단계를 포함하며;
상기 절연성 시트의 양측 표면에 형성된 상호 대응하는 한 쌍의 베이스 도전층 상부와 하부는 상기 니켈 도금층 및 상기 금 도금층에 의해 상호 전기적으로 연결되는 것을 특징으로 하는 반도체 테스트 소켓의 제조방법13. The method according to claim 11 or 12,
Wherein the insulating sheet is provided in the form of a PI film having conductive layers on both side surfaces thereof;
The step (b)
(b1) forming a base conductive layer by patterning a conductive layer of a printed circuit board on which conductive layers are formed on both side surfaces of the PI film,
(b2) nickel plating the base conductive layer to form a nickel plating layer,
(b3) gold plating the nickel plating layer to form a gold plating layer;
And the upper and lower portions of the pair of corresponding base conductive layers formed on both side surfaces of the insulating sheet are electrically connected to each other by the nickel plating layer and the gold plating layer. 제13항에 있어서,
상기 (b2) 단계와 상기 (b3) 단계 사이에서 상기 베이스 도전층의 니켈 도금층의 상부 표면과, 상기 베이스 도전층의 상기 니켈 도금층의 하부 표면을 에칭 처리하여 거친 표면을 형성하는 단계를 더 포함하며;
상기 거친 표면에 상기 금 도금층이 형성되어 상기 도전 패턴의 상부 표면과 상기 도전 패턴의 하부 표면에는 표면이 거친 요철부가 형성되는 것을 특징으로 하는 반도체 테스트 소켓의 제조 방법.14. The method of claim 13,
Etching the upper surface of the nickel plated layer of the base conductive layer and the lower surface of the nickel plated layer of the base conductive layer to form a rough surface between the step (b2) and the step (b3) ;
Wherein the gold plating layer is formed on the rough surface, and a rough surface is formed on the upper surface of the conductive pattern and the lower surface of the conductive pattern. 제13항에 있어서,
상기 (c) 단계는
(c1) 각각의 상기 도전 패턴 상부의 가로 방향으로의 일측 표면에 상부 표면이 상기 단위 본체의 상부 표면의 상부로 노출되게 상부 도전핀을 부착하는 단계와,
(c2) 각각의 상기 도전 패턴 하부의 가로 방향으로의 일측 표면에 하부 표면이 상기 단위 본체의 하부 표면의 하부로 노출되게 하부 도전핀을 부착하는 단계를 포함하는 것을 특징으로 하는 반도체 테스트 소켓의 제조 방법.14. The method of claim 13,
The step (c)
(c1) attaching the upper conductive pin so that the upper surface is exposed to the upper portion of the upper surface of the unit body on one lateral surface of the upper portion of the conductive pattern,
(c2) attaching the lower conductive pin so that the lower surface is exposed to the lower portion of the lower surface of the unit body on one side surface in the transverse direction of each lower portion of the conductive pattern Way. 제15항에 있어서,
상기 상부 도전핀의 상부 표면과, 상기 하부 도전핀의 하부 표면에는 표면이 거친 요철부가 형성되는 것을 특징으로 하는 반도체 테스트 소켓의 제조 방법.16. The method of claim 15,
Wherein a rough surface is formed on the upper surface of the upper conductive pin and the lower surface of the lower conductive pin. 제10항에 있어서,
상기 절연성 시트의 상부측 각 도전 패턴 사이와, 상기 절연성 시트의 하부 측 각 도전 패턴 사이를 상하 방향으로 절취하는 단계를 더 포함하는 것을 특징으로 하는 반도체 테스트 소켓의 제조 방법.11. The method of claim 10,
Further comprising a step of vertically cutting between the upper side conductive patterns of the insulating sheet and the lower side conductive patterns of the insulating sheet. 제10항에 있어서,
상기 (d) 단계는
상기 절연성 본체를 이루는 상기 단위 본체 사이에 절연 패드를 삽입하는 단계를 포함하는 것을 특징으로 하는 반도체 테스트 소켓의 제조 방법.
11. The method of claim 10,
The step (d)
And inserting an insulating pad between the unit bodies constituting the insulating main body.
KR1020140025900A 2014-03-05 2014-03-05 Semiconductor test socket and manufacturing method thereof KR101556216B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140025900A KR101556216B1 (en) 2014-03-05 2014-03-05 Semiconductor test socket and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140025900A KR101556216B1 (en) 2014-03-05 2014-03-05 Semiconductor test socket and manufacturing method thereof

Publications (2)

Publication Number Publication Date
KR20150104320A true KR20150104320A (en) 2015-09-15
KR101556216B1 KR101556216B1 (en) 2015-09-30

Family

ID=54244067

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140025900A KR101556216B1 (en) 2014-03-05 2014-03-05 Semiconductor test socket and manufacturing method thereof

Country Status (1)

Country Link
KR (1) KR101556216B1 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017213387A1 (en) * 2016-06-10 2017-12-14 김형익 Rubber socket and method for manufacturing same
KR20210158533A (en) * 2020-06-24 2021-12-31 양희성 Test socket for semiconductor package
KR20230005593A (en) * 2021-07-01 2023-01-10 주식회사 아이에스시 Testor socket

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101747652B1 (en) 2015-12-02 2017-06-16 주식회사 이노글로벌 By-directional electric conductive sheet and semiconductor test socket, manufacturing method of by-directional electric conductive sheet

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200409372Y1 (en) 2005-12-12 2006-02-22 (주)티에스이 Test Socket For Semiconductor Device
TWI377624B (en) 2008-05-13 2012-11-21 Ind Tech Res Inst Conducting film structure, fabrication method thereof, and conducting film type probe device for ic
KR101281240B1 (en) 2012-05-12 2013-07-02 주식회사 오킨스전자 Contact for test socket and method for manufacturing the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017213387A1 (en) * 2016-06-10 2017-12-14 김형익 Rubber socket and method for manufacturing same
KR20170140082A (en) * 2016-06-10 2017-12-20 김형익 Rubber socket and method of manufactureing the same
KR20210158533A (en) * 2020-06-24 2021-12-31 양희성 Test socket for semiconductor package
KR20230005593A (en) * 2021-07-01 2023-01-10 주식회사 아이에스시 Testor socket

Also Published As

Publication number Publication date
KR101556216B1 (en) 2015-09-30

Similar Documents

Publication Publication Date Title
KR101489186B1 (en) Semiconductor test socket and manufacturing method thereof
KR101517409B1 (en) Semiconductor test socket and manufacturing method thereof
KR101582956B1 (en) Semiconductor test socket and manufacturing method thereof
TWI708060B (en) Contact unit and inspection jig
KR20010113485A (en) Contact structure and assembly mechanism thereof
JP5788166B2 (en) Connection terminal structure, manufacturing method thereof, and socket
KR101556216B1 (en) Semiconductor test socket and manufacturing method thereof
KR101566173B1 (en) Semiconductor test socket and manufacturing method thereof
KR101919881B1 (en) By-directional electrically conductive pattern module
KR101826663B1 (en) Bi-directional conductive socket for testing semiconductor device, bi-directional conductive module for testing semiconductor device, and manufacturing method thereof
KR101694768B1 (en) Semiconductor test socket and manufacturing method thereof
KR101162175B1 (en) Semiconductor test socket
KR101311752B1 (en) Contactor for testing semiconductor and manufacturing method thereof
KR101339124B1 (en) Semiconductor test socket and manufacturing method thereof
KR101726399B1 (en) Test socket having bottom metal plate bump and method for manufacturing thereof
EP3364194B1 (en) Kelvin test probe, kelvin test probe module, and manufacturing method therefor
KR101745884B1 (en) Socket using high accuracy laser and manufacturing method thereof
KR101846303B1 (en) Bi-directional conductive module, semiconductor test socket and manufacturing method thereof
KR101462968B1 (en) Semiconductor test socket
KR20160124347A (en) Bi-directional conductive socket for testing high frequency device, bi-directional conductive module for testing high frequency device, and manufacturing method thereof
KR101391799B1 (en) Conductive contactor for testing semiconductor
KR101747652B1 (en) By-directional electric conductive sheet and semiconductor test socket, manufacturing method of by-directional electric conductive sheet
KR101721945B1 (en) Semiconductor test socket and manufacturing method thereof
JP2015021851A (en) Probe card and manufacturing method thereof
TWI519794B (en) Interconnect structure, manufacturing method and application thereof

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180807

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190715

Year of fee payment: 5