KR20150094073A - Method of forming semiconductor device by using double patterning technology - Google Patents

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KR20150094073A
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안영배
송주경
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에스케이하이닉스 주식회사
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Abstract

Provided is a method for forming a semiconductor device, comprising the steps of: forming an arrangement of line-type patterns repeatedly disposed by a double patterning technology on a semiconductor substrate; a spacer pattern crossing at least one of the line-type patterns by spacer patterning technology; and selectively removing a line-type pattern portion overlapped with the spacer pattern to separate a pad-type pattern separated from the line-type pattern.

Description

더블 패터닝을 이용한 반도체 소자 형성 방법{Method of forming semiconductor device by using double patterning technology}[0001] The present invention relates to a method of forming a semiconductor device using double patterning,

본 출원은 반도체 소자에 관한 것으로서, 특히 더블 패터닝 기술(DPT: Double Patterning Technology)를 이용한 반도체 소자 형성 방법에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a method of forming a semiconductor device using a double patterning technology (DPT).

전자 소자의 회로를 반도체 기판에 집적할 때, 제한된 면적에 보다 많은 수의 패턴들을 집적하고자 노력하고 있다. 전자 소자 또는 반도체 소자의 집적도가 증가되며, 보다 작은 크기로 미세 패턴을 구현하고자 노력하고 있다. 수 내지 수십 ㎚의 크기의 나노 스케일(nano scale)의 선폭(CD: Critical Dimension)으로 회로(circuitry)를 형성하기 위해, 미세 패턴을 형성하기 위한 다양한 새로운 기술이 시도되고 있다. When integrating circuits of electronic devices into a semiconductor substrate, efforts are being made to integrate a greater number of patterns into a limited area. The degree of integration of electronic devices or semiconductor devices is increased, and efforts are being made to realize a fine pattern with a smaller size. Various new techniques for forming a fine pattern have been attempted to form a circuitry with a critical dimension (CD) of nanometer scale with a size of several to several tens of nanometers.

반도체 소자의 미세 패턴을 단순히 포토리소그래피(photo lithography) 기술에 의존하여 형성할 때, 리소그래피 장비의 이미지(image) 분해능에 대한 한계로 보다 미세한 크기의 패턴을 구현하는 데 제약이 있다. 포토리소그래피 기술에 사용되는 광원의 파장 및 광학 시스템(system)의 해상 한계로 인한 분해능 제약을 극복하여 미세 패턴들의 배열을 형성하기 위해서, 더블 패터닝 기술(DPT)과 같은 차세대 패터닝 기술이 시도되고 있다. 또한, 스페이서 형상을 이용한 패터닝 기술(SPT: Spacer Patterning Technology)이 시도되고 있다. 더하여, 더블 패터닝 기술과 스페이서 형상을 이용한 패터닝 기술 등의 다양한 차세대 패터닝 기술을 결합하여 보다 다양한 미세 패턴들을 형성하데 적용하고자 노력하고 있다. When forming a fine pattern of a semiconductor device simply by relying on a photo lithography technique, there is a limitation in realizing a pattern of a finer size due to limitations on the image resolution of the lithography equipment. Next-generation patterning techniques such as a double patterning technique (DPT) have been attempted to overcome the resolution limitations due to the wavelength limitation of the light source used in the photolithography technique and the resolution limit of the optical system. In addition, a patterning technology (SPT: Spacer Patterning Technology) using a spacer shape has been attempted. In addition, a variety of next-generation patterning techniques such as a double patterning technique and a spacer patterning technique are combined to form a variety of fine patterns.

본 출원이 해결하고자 하는 과제는, 더블 패터닝 기술(DPT)를 이용한 반도체 소자 형성 방법을 제시하고자 한다. A problem to be solved by the present application is to propose a method of forming a semiconductor device using a double patterning technique (DPT).

본 출원이 해결하고자 하는 다른 과제는, 더블 패터닝 기술(DPT)를 이용하여 라인형 패턴(line type pattern)들에 의해 격리된 패드형 패턴(pad type pattern)을 패터닝하는 반도체 소자 형성 방법을 제시하고자 한다. Another object of the present invention is to provide a method of forming a semiconductor element patterning a pad type pattern isolated by line type patterns using a double patterning technique (DPT) do.

본 출원의 일 점은, 반도체 기판 상에 더블 패터닝 기술(DPT)로 반복 배치된 라인(line)형 패턴들의 배열을 형성하는 단계; 적어도 어느 하나의 상기 라인형 패턴을 가로지르는 스페이서 패턴을 스페이서 패터닝 기술(SPT)로 형성하는 단계; 및 상기 스페이서 패턴이 중첩된 상기 라인형 패턴 부분을 선택적으로 제거하여 상기 라인형 패턴으로부터 이격된 패드(pad)형 패턴을 분리하는 단계를 포함하는 반도체 소자 형성 방법을 제시한다. SUMMARY OF THE INVENTION One aspect of the present invention is a method of manufacturing a semiconductor device, comprising: forming an array of line-shaped patterns repeatedly arranged on a semiconductor substrate by a double patterning technique (DPT); Forming a spacer pattern across at least any one of the line-shaped patterns with a spacer patterning technique (SPT); And selectively removing the line-shaped pattern portion in which the spacer pattern is overlapped to separate a pad-shaped pattern spaced apart from the line-shaped pattern.

본 출원의 다른 일 관점은, 반도체 기판 상에 더블 패터닝 기술(DPT)로 반복 배치된 라인(line)형 패턴들의 배열 및 상기 라인형 패턴들 중 어느 두 라인형 패턴들 사이에 연결되는 브리지(bridge) 부분을 형성하는 단계; 상기 브리지 부분과 상기 라인형 패턴의 연결 부분을 가로지르는 스페이서 패턴을 스페이서 패터닝 기술(SPT)로 형성하는 단계; 및 상기 스페이서 패턴이 중첩된 상기 연결 부분을 선택적으로 제거하여 상기 브리지 부분을 상기 라인형 패턴으로부터 이격된 패드(pad)형 패턴으로 분리하는 단계를 포함하는 반도체 소자 형성 방법을 제시한다. Another aspect of the present application relates to a semiconductor device comprising an array of line-shaped patterns repeatedly arranged on a semiconductor substrate by a double patterning technique (DPT), and a bridge connected between any two of the line- ) ≪ / RTI > Forming a spacer pattern across the bridge portion and the connecting portion of the line-shaped pattern with a spacer patterning technique (SPT); And separating the bridge portion from the line-shaped pattern into a pad-shaped pattern spaced apart from the line-shaped pattern by selectively removing the connecting portion in which the spacer pattern is overlapped.

본 출원의 다른 일 관점은, 반도체 기판의 제1영역 상에 반복 배치된 라인(line)형 제1패턴들의 배열 및 제2영역 상에 반복 배치된 라인형 제2패턴들의 배열 및 상기 라인형 제2패턴들 중 이웃하는 라인형 제2패턴들 사이에 연결되는 브리지(bridge) 부분을 더블 패터닝 기술(DPT)로 형성하는 단계; 상기 라인형 제1패턴들을 가로지르는 제1스페이서 패턴 및 상기 브리지 부분과 상기 라인형 제2패턴의 연결 부분을 가로지르는 제2스페이서 패턴을 스페이서 패터닝 기술(SPT)로 형성하는 단계; 및 상기 제1 및 제2스페이서 패턴이 중첩된 부분을 선택적으로 제거하여 상기 라인형 제1패턴으로부터 다수 개로 분리된 제2패드형 패턴들 및 상기 브리지 부분을 상기 라인형 제2패턴으로부터 분리한 제2패드(pad)형 패턴을 형성하는 단계를 포함하는 반도체 소자 형성 방법을 제시한다. Another aspect of the present application relates to a semiconductor device comprising an array of first line-shaped patterns repeatedly arranged on a first region of a semiconductor substrate, an array of second line-shaped patterns repeatedly arranged on the second region, Forming a bridge portion connected between neighboring line-shaped second patterns of the two patterns with a double patterning technique (DPT); Forming a first spacer pattern across the line-shaped first patterns and a second spacer pattern across the connecting portion of the bridge portion and the line-shaped second pattern with a spacer patterning technique (SPT); And a plurality of second pad patterns separated from the line-type first pattern and a plurality of second pad-type patterns separated from the line-type second pattern by selectively removing portions overlapping the first and second spacer patterns. Thereby forming a two-pad type pattern.

본 출원의 예에 따르면, 더블 패터닝 기술(DPT)를 이용하여 미세한 라인형 패턴들의 배열을 형성하고, 스페이서 패터닝 기술(SPT)을 이용하여 라인형 패턴으로부터 패드형 패턴들을 분리하는 반도체 소자 형성 방법을 제시할 수 있다. According to the example of the present application, a method of forming a semiconductor element that forms an array of fine line-shaped patterns using a double patterning technique (DPT) and separates the pad-shaped patterns from the line-shaped pattern using a spacer patterning technique (SPT) Can be presented.

또한, 더블 패터닝 기술(DPT)를 이용하여 미세한 라인형 패턴들과 이들 라인 패턴들 사이가 연결된 브리지(bridge) 부분을 패터닝하고, 스페이서 패터닝 기술(SPT)을 이용하여 라인형 패턴으로부터 브리지 부분을 끊어 분리하여 브리지 부분으로 패드형 패턴을 형성하는 반도체 소자 형성 방법을 제시할 수 있다. 패드형 패턴과 이의 대향되는 끝단부들을 가지는 라인형 패턴들 사이의 분리 간격은 스페이서 패터닝 기술(SPT)에 의해 도입되는 스페이서(spacer)의 폭 정도로 축소될 수 있다. 이에 따라, 라인형 패턴과 패드형 패턴과의 이격 간격이 포토리소그래피 과정에서 구현될 수 있는 최소 크기 보다 작은 크기로 축소될 수 있어, 보다 미세한 패턴들로 배선 회로를 구현할 수 있다. 또한, 보다 미세한 패턴들로 페리(peripheral) 회로를 구성할 수 있다. Further, by using the double patterning technique (DPT), fine line-shaped patterns and bridge portions connected between these line patterns are patterned, and bridge pattern portions are cut from the line-shaped patterns using the spacer patterning technique (SPT) Thereby forming a pad-like pattern as a bridge portion. The separation distance between the pad-like pattern and the line-shaped patterns with their opposite ends can be reduced to about the width of the spacer introduced by the spacer patterning technique (SPT). Accordingly, the spacing between the line-shaped pattern and the pad-shaped pattern can be reduced to a size smaller than the minimum size that can be realized in the photolithography process, thereby realizing a wiring circuit with finer patterns. It is also possible to construct a peripheral circuit with finer patterns.

도 1은 본 출원의 일 예에 따른 반도체 소자의 셀(cell) 패턴들의 배열을 보여주는 도면이다.
도 2는 본 출원의 일 예에 따른 반도체 소자의 코어(core) 영역 또는 페리(peripheral) 영역의 페리 회로 패턴들의 배열을 보여주는 도면이다.
도 3은 본 출원의 일 예에 따른 반도체 소자의 셀(cell) 소자의 일례를 보여주는 도면이다.
도 4는 본 출원의 일 예에 따른 반도체 소자의 페리(peripheral) 소자의 일례를 보여주는 도면이다.
도 5, 도 7 및 도 9는 본 출원의 일 예에 따른 반도체 소자의 셀 영역에서 라인형 제1패턴들의 배열을 더블 패터닝 기술(DPT)을 적용하여 형성하는 과정을 보여주는 평면 도면들이다.
도 6, 도 8 및 도 10은 본 출원의 일 예에 따른 반도체 소자의 페리 영역에서 라인형 제2패턴들의 배열을 더블 패터닝 기술(DPT)을 적용하여 형성하는 과정을 보여주는 평면 도면들이다.
도 11, 도 13, 도 15, 도 17 및 도 18은 본 출원의 일 예에 따른 반도체 소자의 셀 영역에서 라인형 제1패턴들을 컷팅(cutting)하는 과정을 설명하기 위해서 도시한 도면들이다.
도 12, 도 14, 도 16, 도 19 및 도 20은 본 출원의 일 예에 따른 반도체 소자의 코어/페리 영역에서 라인형 제2패턴들을 컷팅하는 과정을 설명하기 위해서 도시한 도면들이다. 1 is a view showing an arrangement of cell patterns of a semiconductor device according to an example of the present application.
2 is a view showing an arrangement of ferry circuit patterns in a core region or a peripheral region of a semiconductor device according to an example of the present application.
3 is a view showing an example of a cell element of a semiconductor device according to an example of the present application.
4 is a view showing an example of a peripheral element of a semiconductor device according to an example of the present application.
FIGS. 5, 7, and 9 are plan views illustrating a process of forming an array of first line patterns in a cell region of a semiconductor device by applying a double patterning technique (DPT) according to an example of the present application.
FIGS. 6, 8, and 10 are plan views illustrating a process of forming an array of second line patterns in a ferrier region of a semiconductor device by applying a double patterning technique (DPT) according to an example of the present application.
FIGS. 11, 13, 15, 17, and 18 are diagrams illustrating a process of cutting line-shaped first patterns in a cell region of a semiconductor device according to an example of the present application.
FIGS. 12, 14, 16, 19, and 20 are diagrams for explaining a process of cutting line-shaped second patterns in a core / ferry area of a semiconductor device according to an example of the present application.

본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", "측면" 또는 "내부"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다. "직접적으로 연결"되거나 "직접적으로 접속"되는 경우는 중간에 다른 구성 요소들이 존재하지 않은 것으로 해석될 수 있다. 반도체 소자는 DRAM이나 SRAM, FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 소자이거나 논리 집적회로가 집적된 로직(logic) 소자일 수 있다. In the description of the examples of the present application, descriptions such as " first "and" second "are for distinguishing members, and are not used to limit members or to denote specific orders. It is also to be understood that the description of a substrate that is located on the "upper" or "upper," " lower, " Lt; RTI ID = 0.0 > a < / RTI > It is also to be understood that the description of "connected" or "connected" to one component may be directly or indirectly electrically or mechanically connected to another component, Separate components may be interposed to form a connection relationship or a connection relationship. In the case of "directly connected" or "directly connected ", it can be interpreted that there are no other components in between. The semiconductor device may be a memory device such as DRAM, SRAM, FLASH, MRAM, ReRAM, FeRAM or PcRAM, or a logic device integrated with a logic integrated circuit.

도 1 및 도 2는 본 출원의 일 예에 따른 반도체 소자의 셀(cell) 패턴들의 배열(10) 및 코어(core) 영역 또는 페리(peripheral) 영역의 페리 회로 패턴들의 배열(20)을 각각 보여주는 도면들이다. 도 3 및 도 4는 본 출원의 일 예에 따른 반도체 소자의 셀(cell) 소자의 일례 및 페리(peripheral) 소자의 일례를 각각 보여주는 도면들이다. Figures 1 and 2 illustrate an array 10 of cell patterns of a semiconductor device and an array 20 of ferry circuit patterns in a core region or a peripheral region, respectively, according to an example of the present application These are the drawings. FIGS. 3 and 4 are views showing an example of a cell element of a semiconductor element and an example of a peripheral element, respectively, according to an example of the present application.

도 1 및 도 2를 참조하면, 본 출원의 반도체 소자는 예컨대 디램(DRAM) 소자의 메모리 셀(memory cell) 소자들이 형성되는 셀 영역(cell region)과, 셀 소자들의 동작을 제어하고 메모리된 데이터(data)를 독출하기 위한 신호 센싱(sensing) 소자 또는 신호 증폭 소자들을 포함하는 페리(peripheral) 소자들이 집적된 코어(core) 영역 또는 페리 영역을 포함할 수 있다. 도 1에 제시된 바와 같이, 셀 영역에는 셀 소자를 구성하는 셀 패턴이 예컨대 제1패드(pad)형 패턴(100)들의 배열(10)을 포함하여 구비될 수 있다. 제1패드형 패턴(100)은 도 3에 제시된 바와 같이 셀 소자로서 구비될 수 있는 셀 커패시터(cell capacitor)의 스토리지 노드(350)를 반도체 기판(300) 또는 반도체 기판(300)에 집적된 셀 트랜지스터(cell transistor: 도시되지 않음)에 접속시키고 층간절연층(310)을 관통하는 제1스토리지 노드 콘택(contact: 330)에 연결되는 제2스토리지 노드 콘택(도 3의 100)으로 형성될 수 있다. 제1패드형 패턴(100)들은 도 1에 제시된 바와 같이 상호 간에 이격되고 상호 간에 격리된(isolated) 패턴 형상을 가지는 것을 의미한다. 셀 영역에는 이러한 제1패드형 패턴(100)들이 배열(10)을 이루도록 형성될 수 있다. Referring to FIGS. 1 and 2, the semiconductor device of the present application includes a cell region in which memory cell elements of a DRAM (dynamic random access memory) device are formed, a core region or a ferrier region in which peripheral devices including signal sensing devices or signal amplification devices for reading data are integrated can be included. As shown in FIG. 1, in a cell region, a cell pattern constituting a cell element may be provided including, for example, an array 10 of first pad-shaped patterns 100. The first pad pattern 100 may be formed by stacking a storage node 350 of a cell capacitor which may be provided as a cell element on a semiconductor substrate 300 or a cell (100 in FIG. 3) that is connected to a first storage node contact (contact 330) that connects to a cell transistor (not shown) and penetrates the interlayer dielectric layer 310. The second storage node contact . The first pad-shaped patterns 100 have a pattern shape that is isolated from each other and isolated from each other as shown in FIG. In the cell region, these first pad-shaped patterns 100 may be formed to form the array 10.

도 2에 제시된 바와 같이, 제1패드형 패턴(100)과 동일한 레벨(level) 또는 동일한 층 위치에 페리 소자를 구성하는 페리 패턴들이 예컨대 라인형(line type) 제제2패턴(210)들 및 이들 라인형 제2패턴(210)에 의해 둘러싸이고 격리되며 이격되는 제2패드형 패턴(230)들의 배열(20)을 포함하여 구비될 수 있다. 라인형 제2패턴(210)들과 제2패드형 패턴(230)은, 도 4에 제시된 바와 같이, 페리 소자로서 구비될 수 있는 페리 회로, 예컨대, 신호 센싱 회로나 증폭 회로를 구성하는 페리 회로 배선들(210, 230)을 구성하는 패턴으로 형성될 수 있다. 라인형 제2패턴(210)들은 페리 회로를 구성하는 페리 트랜지스터(도시되지 않음)들을 상호 연결시켜주는 회로 배선들로 형성되고, 제2패드형 패턴(230)은 반도체 기판(300) 또는 기판 상에 구비된 페리 트랜지스터의 게이트(gate: 도시되지 않음)와 실질적으로 수직 방향으로 제1금속 콘택(metal contact: 430)으로 연결될 수 있다. 제1금속 콘택(430)은 MC0(metal contact 0)로 알려져 있을 수 있으며, 제2패드형 패턴(230)이나 라인형 제2패턴(210)은 MTO로 알려져 있을 수 있다. 제2패드형 패턴(230)은 제1금속 콘택(430)과 상측에 정렬되는 제2금속 콘택(450)을 연결하는 부재로 역할할 수 있다. As shown in FIG. 2, peripherals constituting a perry element at the same level or the same layer position as the first pad-type pattern 100 are formed by, for example, line-type Formulation 2 patterns 210, And an array 20 of second pad-shaped patterns 230 surrounded and spaced apart by a line-shaped second pattern 210. The line-shaped second patterns 210 and the second pad-like pattern 230 may be formed by a ferrite circuit that may be provided as a ferrite element, for example, a ferrite circuit And may be formed in a pattern constituting the wirings 210 and 230. The second line-shaped patterns 210 are formed of circuit wirings interconnecting ferrite transistors (not shown) constituting the ferrite circuit, and the second pad-shaped patterns 230 are formed on the semiconductor substrate 300 or the substrate May be connected by a first metal contact 430 in a direction substantially perpendicular to the gate (not shown) of the ferrite transistor provided in the ferroelectric transistor. The first metal contact 430 may be known as MC0 and the second pad type pattern 230 or the line type second pattern 210 may be known as MTO. The second pad pattern 230 may serve as a member connecting the first metal contact 430 and the second metal contact 450 arranged on the upper side.

도 2를 참조하면, 반도체 소자가 보다 미세한 크기의 패턴들로 구성되고 있어, 제2패드형 패턴(230)과 라인형 제2패턴(210) 사이의 이격 간격(D) 또한 미세한 크기로 좁혀지도록 구현하고자 노력하고 있다. 그런데, 제2패드형 패턴(230)과 라인형 제2패턴(210)은 규칙성을 가질 수 있는 유사한 형태의 패턴일 수 없어, 이격 간격(D)을 미세한 크기로 축소하기가 어렵다. 더욱이, 제2패드형 패턴(230)과 라인형 제2패턴(210)을 하나의 단일 포토 마스크(photo mask)를 사용하는 단일 포토리소그래피(photo lithography) 과정으로 수행되는 패터닝 과정을 의미할 수 있는 단일 마스크 패터닝 과정으로 구현할 경우, 포토리소그래피의 해상도 한계 등에 의해서 이격 간격(D)이 크게 축소되기가 어렵다. 이에 따라, 미세한 패턴들의 배열로 페리 소자를 구성하기가 어려워지고 있어, 소자의 테크(technology) 축소가 어려워지고 있다. 예컨대 DRAM 소자의 MT0 패턴은 디램 소자가 축소(shrink)됨에 따라 단일 패터닝에 의해 형성되기가 어려워지고 있으며, 이를 극복하기 위해 DPT 과정이 도입될 수 있다. 2, the spacing D between the second pad pattern 230 and the second pattern 210 is narrowed down to a finer size because the semiconductor device is formed with finer-sized patterns. I am trying to implement it. However, the second pad pattern 230 and the second line pattern 210 can not be a pattern having a regular pattern, and it is difficult to reduce the spacing distance D to a fine size. In addition, the second pad pattern 230 and the second pattern 210 may be patterned by a single photo lithography process using a single photo mask. In the case of a single mask patterning process, it is difficult to significantly reduce the spacing distance D due to resolution limitations of photolithography. As a result, it is difficult to construct the ferrite element by the arrangement of the fine patterns, and it is becoming difficult to reduce the technology of the element. For example, the MT0 pattern of a DRAM device is becoming difficult to be formed by a single patterning as the DRAM device shrinks, and a DPT process can be introduced to overcome this.

도 5, 도 7 및 도 9는 본 출원의 일 예에 따른 반도체 소자의 셀 영역에서 라인형 제1패턴들의 배열을 더블 패터닝 기술(DPT)을 적용하여 형성하는 과정을 보여주는 평면 도면들이다. 도 6, 도 8 및 도 10은 본 출원의 일 예에 따른 반도체 소자의 페리 영역에서 라인형 제2패턴들의 배열을 더블 패터닝 기술(DPT)을 적용하여 형성하는 과정을 보여주는 평면 도면들이다.FIGS. 5, 7, and 9 are plan views illustrating a process of forming an array of first line patterns in a cell region of a semiconductor device by applying a double patterning technique (DPT) according to an example of the present application. FIGS. 6, 8, and 10 are plan views illustrating a process of forming an array of second line patterns in a ferrier region of a semiconductor device by applying a double patterning technique (DPT) according to an example of the present application.

도 5를 참조하면, 셀 영역에서 제1라인형 제1패턴(101)들의 배열(11)을 포함하는 레이아웃(layout)을 설정한다. 제1라인형 제1패턴(101)들의 배열(11)은, 제1패드형 패턴(도 1의 100)들의 배열(도 1의 10)을 더블 패터닝 기술(DPT) 및 스페이서 패터닝 기술(SPT)을 결합한 공정 과정으로 형성하기 위한 제1마스크 레이아웃(mask layout)으로 설계될 수 있다. 제1라인형 제1패턴(101)들의 배열(11)은 DPT 과정을 수행하기 위한 반복 배치되는 라인형 제1패턴들의 배열들 중 홀수 번째(또는 반대로 짝수 번째)에 위치하는 라인형 제1패턴들을 추출한 패턴 배열 레이아웃으로 얻어질 수 있다. 따라서, 제1라인형 제1패턴(101)들의 배열(11)은 제1패드형 패턴(도 1의 100)의 어느 한 방향, 예컨대, 도 1에서 세로 종 방향으로의 패턴 피치(pitch)에 비해 두 배의 패턴 피치를 가지는 레이아웃으로 얻어질 수 있다. Referring to FIG. 5, a layout including an array 11 of first line-shaped first patterns 101 in a cell region is set. The arrangement 11 of the first line-shaped first patterns 101 is formed by a double patterning technique (DPT) and a spacer patterning technique (SPT) by arranging the first pad type pattern (100 of FIG. 1) A mask layout can be designed to form a first mask layout. The array 11 of the first line-shaped first patterns 101 is arranged at an odd-numbered (or even-odd-numbered) line-shaped first pattern 101 arranged among repeatedly arranged arrayed first patterns for performing the DPT process. Can be obtained by pattern layout layout. Therefore, the arrangement 11 of the first line-shaped first patterns 101 is located at a pattern pitch in one direction of the first pad-like pattern (100 in FIG. 1), for example, Can be obtained in a layout having a pattern pitch twice as large as that in the conventional art.

도 7을 도 5와 함께 참조하면, 셀 영역에서 제2라인형 제1패턴(103)들의 배열(13)을 포함하는 레이아웃(layout)을 설정한다. 제2라인형 제1패턴(103)들의 배열(13)은, 제1패드형 패턴(도 1의 100)들의 배열(도 1의 10)을 더블 패터닝 기술(DPT) 및 스페이서 패터닝 기술(SPT)을 결합한 공정 과정으로 형성하기 위한 제2마스크 레이아웃(mask layout)으로 설계될 수 있다. 제2라인형 제1패턴(103)들의 배열(13)은 제1라인형 제1패턴(도 5의 101)들이 배열(도 5의 11)과 함께 DPT 과정을 수행하는 두 개의 마스크들의 레이아웃들을 제공한다. 제2라인형 제1패턴(103)들의 배열(13)은 DPT 과정을 수행하기 위한 반복 배치되는 라인형 제1패턴들의 배열들 중 짝수 번째(또는 반대로 홀수 번째)에 위치하는 라인형 제1패턴들을 추출한 패턴 배열 레이아웃으로 얻어질 수 있다. 따라서, 제2라인형 제1패턴(103)들의 배열(13)은 제1패드형 패턴(도 1의 100)의 어느 한 방향, 예컨대, 도 1에서 세로 종 방향으로의 패턴 피치(pitch)에 비해 두 배의 패턴 피치를 가지는 레이아웃으로 얻어질 수 있다. Referring to FIG. 7 together with FIG. 5, a layout including an array 13 of second line-shaped first patterns 103 in a cell region is set. The arrangement 13 of the second line-shaped first patterns 103 is formed by a double patterning technique (DPT) and a spacer patterning technique (SPT) by arranging the first pad type pattern (100 in FIG. 1) May be designed as a second mask layout for forming a combined process. The arrangement 13 of the second line-shaped first patterns 103 is arranged such that the first line-shaped first pattern 101 (FIG. 5) has the layouts of the two masks performing the DPT process together with the arrangement to provide. The arrangement 13 of the second line-shaped first patterns 103 is a line-type first pattern (hereinafter referred to as " first line-like pattern " Can be obtained by pattern layout layout. Accordingly, the arrangement 13 of the second line-shaped first patterns 103 is arranged at a pattern pitch in one direction of the first pad-like pattern (100 in FIG. 1), for example, Can be obtained in a layout having a pattern pitch twice as large as that in the conventional art.

도 9를 도 5 및 도 7과 함께 참조하면, 제1라인형 제1패턴(101)들의 배열을 반도체 기판 상에 제1패턴 전사하고, 제2라인형 제1패턴(103)들의 배열을 반도체 기판 상에 제2패턴 전사하는 DPT 과정의 패턴 전사 및 패터닝 과정을 수행하여, 제1라인형 제1패턴(101)과 제2라인형 제1패턴(103)들이 교번적으로 반복하여 배치된 배열(15)을 구현한다. 이러한 DPT 과정의 제1 및 제2패턴 전사 과정은 2차례의 노광 과정을 포함하는 포토리소그래피 과정으로 수행될 수 있고, 또한, 1차 노광 및 패터닝 이후에 2차 노광 및 패터닝 과정을 포함하는 패터닝 과정으로 수행될 수도 있다. DPT 과정은 제1라인형 제1패턴(101)들의 배열(도 5의 11)과 제2라인형 제1패턴(103)들의 배열(도 7의 13)의 레이아웃을 분리하여 실질적으로 2배의 피치를 가지는 레이아웃들의 배열을 동일한 층에 제1 및 제2패턴 전사함으로써, 보다 미세한 피치로 배열된 라인형 제1패턴(101, 103)들의 배열(도 9의 15)를 구현하는 한, 다양한 형태로 변형되어 적용될 수 있다. 라인형 제1패턴(101, 103)들의 배열(도 9의 15)은 도 3에 제시된 제2스토리지 노드 콘택(100)을 위한 층 상에 도입되어 이러한 층을 패터닝하기 위한 마스크층(도시되지 않음)에 패턴으로 구현될 수 있다. Referring to FIG. 9 together with FIGS. 5 and 7, a first pattern of first line-shaped first patterns 101 is transferred onto a semiconductor substrate, and an array of second line- The pattern transfer and the patterning process of the DPT process for transferring the second pattern onto the substrate are performed to form an array in which the first line type first pattern 101 and the second line type first patterns 103 are alternately arranged repeatedly (15). The first and second pattern transfer processes of the DPT process may be performed by a photolithography process including two exposures. In addition, a patterning process including a second exposure and a patterning process after the first exposure and patterning ≪ / RTI > The DPT process separates the layout of the first line-shaped first patterns 101 (11 in FIG. 5) and the layout of the second line-shaped first patterns 103 (13 in FIG. 7) As long as the arrangement of the line-shaped first patterns 101 and 103 arranged at finer pitch (15 in FIG. 9) is realized by transferring the first and second patterns of the layouts having pitches to the same layer, As shown in FIG. The arrangement of line-shaped first patterns 101 and 103 (15 in FIG. 9) is introduced on the layer for the second storage node contact 100 shown in FIG. 3 to form a mask layer for patterning this layer ). ≪ / RTI >

도 5, 도 7 및 도 9는 셀 영역에서의 DPT 과정이 수행되는 각각의 단계들을 예시하여 설명하고 있으며, 페리 영역 또는 코어 영역에서도 이러한 각각의 DPT 과정들이 함께 수행될 수 있다. FIGS. 5, 7, and 9 illustrate the respective steps of performing the DPT process in the cell region, and each of these DPT processes may be performed together in the ferry region or the core region.

도 6을 도 5와 함께 참조하면, 코어/페리 영역에서 제1라인형 제2패턴(211)들의 배열(21)을 포함하는 레이아웃(layout)을 설정한다. 제1라인형 제2패턴(211)들의 배열(21)은, 라인형 제2패턴(도 2의 210)의 배열(도 2의 20)을 더블 패터닝 기술(DPT) 및 스페이서 패터닝 기술(SPT)을 결합한 공정 과정으로 형성하기 위한 제3마스크 레이아웃(mask layout)으로 설계될 수 있다. 제3마스크 레이아웃은 제1마스크 레이아웃과 함께 하나의 제1포토마스크(도시되지 않음)에 패턴으로 구현될 수 있다. Referring to FIG. 6 together with FIG. 5, a layout including the array 21 of the first line-shaped second patterns 211 in the core / ferry area is set. The arrangement 21 of the first line-shaped second patterns 211 is formed by a double patterning technique (DPT) and a spacer patterning technique (SPT) by arranging the line-shaped second pattern (210 in FIG. 2) May be designed as a third mask layout for forming a combined process. The third mask layout may be implemented in a pattern in one first photomask (not shown) with the first mask layout.

제1라인형 제2패턴(211)들의 배열(21)은 DPT 과정을 수행하기 위한 반복 배치되는 라인형 제2패턴들의 배열들 중 홀수 번째(또는 반대로 짝수 번째)에 위치하는 라인형 제2패턴들을 추출한 패턴 배열 레이아웃으로 얻어질 수 있다. 따라서, 제1라인형 제2패턴(211)들의 배열(21)은 라인형 제2패턴(도 2의 210)의 어느 한 방향, 예컨대, 도 2에서 가로 횡 방향으로의 패턴 피치(pitch)에 비해 두 배의 패턴 피치를 가지는 레이아웃으로 얻어질 수 있다. The array 21 of the first line-shaped second patterns 211 is arranged in the odd-numbered (or even-odd-numbered) line-shaped second pattern 211 among the array of repeatedly arranged line- Can be obtained by pattern layout layout. Therefore, the arrangement 21 of the first line-shaped second patterns 211 is arranged in a pattern pitch in either one direction of the line-shaped second pattern (210 in FIG. 2), for example, in the transverse direction in FIG. Can be obtained in a layout having a pattern pitch twice as large as that in the conventional art.

도 6을 다시 참조하면, 제1라인형 제2패턴(211)들 중 어느 하나의 측방향으로 돌출되는 형상으로 연장되는 제1브리지 부분(231)이 설정될 수 있다. 제1브리지 부분(231)은 후속될 SPT 과정을 응용한 컷팅(cutting) 과정에 의해 제2패드형 패턴(도 2의 230)으로 분리될 부분 또는 분리될 부분을 이루는 일부로 설정될 수 있다. 제1브리지 부분(231)은 연장된 제1라인형 제2패턴(211)에 마주보게 이웃하는 다른 제1라인형 제2패턴(211)에 상호 연결되는 부분으로 설정 또는 설계될 수 있다. Referring again to FIG. 6, a first bridge portion 231 extending in a laterally protruding shape of any one of the first line-shaped second patterns 211 may be set. The first bridge portion 231 may be set as a portion to be separated into a second pad pattern (230 in FIG. 2) or a portion constituting a portion to be separated by a cutting process using a subsequent SPT process. The first bridge portion 231 may be set or designed as a portion interconnected to another first line-shaped second pattern 211 adjacent to the extended first line-shaped second pattern 211.

도 8을 도 6과 함께 참조하면, 코어/페리 영역에서 제2라인형 제2패턴(213)들의 배열(23)을 포함하는 레이아웃(layout)을 설정한다. 제2라인형 제2패턴(213)들의 배열(23)은, 라인형 제2패턴(도 2의 210)의 배열(도 2의 20)을 더블 패터닝 기술(DPT) 및 스페이서 패터닝 기술(SPT)을 결합한 공정 과정으로 형성하기 위한 제4마스크 레이아웃(mask layout)으로 설계될 수 있다. 제4마스크 레이아웃은 제2마스크 레이아웃과 함께 하나의 제2포토마스크(도시되지 않음)에 패턴으로 구현될 수 있다. Referring to FIG. 8 together with FIG. 6, a layout including the array 23 of the second line-shaped second patterns 213 in the core / ferry area is set. The array 23 of the second line-shaped second patterns 213 is formed by a double patterning technique (DPT) and a spacer patterning technique (SPT) by arranging the line-shaped second pattern (210 in FIG. 2) May be designed as a fourth mask layout for forming a combined process. The fourth mask layout may be implemented as a pattern in one second photomask (not shown) with the second mask layout.

제2라인형 제2패턴(213)들의 배열(23)은 DPT 과정을 수행하기 위한 반복 배치되는 라인형 제2패턴들의 배열들 중 짝수 번째(또는 반대로 홀수 번째)에 위치하는 라인형 제2패턴들을 추출한 패턴 배열 레이아웃으로 얻어질 수 있다. 따라서, 제2라인형 제2패턴(213)들의 배열(23)은 라인형 제2패턴(도 2의 210)의 어느 한 방향, 예컨대, 도 2에서 가로 횡 방향으로의 패턴 피치(pitch)에 비해 두 배의 패턴 피치를 가지는 레이아웃으로 얻어질 수 있다. The array 23 of the second line-shaped second patterns 213 is arranged in the even-numbered (or odd-numbered) line-shaped second pattern among the array of the repeatedly arranged second patterns for performing the DPT process Can be obtained by pattern layout layout. Accordingly, the arrangement 23 of the second line-shaped second patterns 213 is arranged in a pattern pitch in either one direction of the line-shaped second pattern 210 (see FIG. 2), for example, in the transverse direction in FIG. Can be obtained in a layout having a pattern pitch twice as large as that in the conventional art.

도 8을 다시 참조하면, 제2라인형 제2패턴(213)들 중 어느 하나의 측방향으로 돌출되는 형상으로 연장되는 제2브리지 부분(233)이 설정될 수 있다. 제2브리지 부분(233)은 후속될 SPT 과정을 응용한 컷팅(cutting) 과정에 의해 제2패드형 패턴(도 2의 230)으로 분리될 부분 또는 분리될 부분을 이루는 일부로 설정될 수 있다. 제2브리지 부분(233)은 연장된 제2라인형 제2패턴(213)에 마주보게 이웃하는 다른 제1라인형 제2패턴(213)에 상호 연결되는 부분으로 설정 또는 설계될 수 있다. 또한, 제2브리지 부분(233)은 제1브리지 부분(도 6의 231)에 일부가 겹쳐질 패턴으로 설정될 수 있다. Referring again to FIG. 8, a second bridge portion 233 extending in a laterally protruding shape of any one of the second line-shaped second patterns 213 may be set. The second bridge portion 233 may be configured as a portion to be separated into a second pad pattern (230 in FIG. 2) or a portion constituting a portion to be separated by a cutting process using a subsequent SPT process. The second bridge portion 233 may be set or designed as a portion interconnected to another first line-shaped second pattern 213 adjacent to the extended second line-shaped second pattern 213. Also, the second bridge portion 233 may be set to a pattern that partially overlaps the first bridge portion (231 of FIG. 6).

도 10을 도 6 및 도 8과 함께 참조하면, 제1라인형 제2패턴(211)들의 배열을 반도체 기판 상에 제1패턴 전사하고, 제2라인형 제2패턴(213)들의 배열을 반도체 기판 상에 제2패턴 전사하는 DPT 과정의 패턴 전사 및 패터닝 과정을 수행하여, 제1라인형 제2패턴(211)과 제2라인형 제2패턴(213)들이 교번적으로 반복하여 배치된 배열(25)을 구현한다. 이때, 제1브리지 부분(231)은 제1패턴 전사에서 형성되고, 제2브리지 부분(233)은 제2패턴 전사로 형성되며, 제1브리지 부분(231)과 제2브리지 부분(233)이 일부 또는 전부가 중첩되어 브리지 부분(235)로 형성될 수 있다. 브리지 부분(235)은 주위의 제1라인형 제2패턴(211)들 및 제2라인형 제2패턴(213)들에 연결된 형상으로 형성될 수 있다. Referring to FIG. 10 together with FIGS. 6 and 8, the first pattern of the first line-shaped second patterns 211 is transferred onto the semiconductor substrate, and the array of the second line- The pattern transfer and the patterning process of the DPT process for transferring the second pattern onto the substrate are performed to form an array in which the first line type second pattern 211 and the second line type second pattern 213 are alternately arranged repeatedly (25). At this time, the first bridge portion 231 is formed in the first pattern transfer, the second bridge portion 233 is formed in the second pattern transfer, and the first bridge portion 231 and the second bridge portion 233 Some or all of which may overlap to form the bridge portion 235. The bridge portion 235 may be formed in a shape connected to the first line-shaped second patterns 211 and the second line-shaped second patterns 213 which are peripheral.

제1라인형 제2패턴(211) 및 제1브리지 부분(231)은 제1라인형 제1패턴(도 9의 101)들의 배열을 반도체 기판 상에 제1패턴 전사하는 과정에서 함께 제1패턴 전사되어 반도체 기판 상의 코어/페리 영역에 형성될 수 있다. 제2라인형 제2패턴(213) 및 제2브리지 부분(233)은 제2라인형 제1패턴(도 9의 103)들의 배열을 반도체 기판 상에 제2패턴 전사하는 과정에서 함께 제2패턴 전사되어 반도체 기판 상의 코어/페리 영역에 형성될 수 있다. 이러한 DPT 과정으로 셀 영역에 제1라인형 제1패턴(도 9의 101)과 제2라인형 제1패턴(도 9의 103)들이 교번적으로 반복하여 배치된 배열(도 9의 15)을 구현하며, 코어/페리 영역에 브리지 부분(235)이 구비되고, 이와 함께 라인형 제2패턴(215)들이 교번적으로 반복 배치된 배열(25)이 구현될 수 있다. 이러한 DPT 과정의 제1 및 제2패턴 전사 과정은 2차례의 노광 과정을 포함하는 포토리소그래피 과정으로 수행될 수 있고, 또한, 1차 노광 및 패터닝 이후에 2차 노광 및 패터닝 과정을 포함하는 패터닝 과정으로 수행될 수도 있다. DPT 과정은 제1라인형 제2패턴(211)들의 배열(도 6의 21)과 제2라인형 제2패턴(213)들의 배열(도 8의 23)의 레이아웃을 분리하여 실질적으로 2배의 피치를 가지는 레이아웃들의 배열을 동일한 층에 제1 및 제2패턴 전사함으로써, 보다 미세한 피치로 배열된 라인형 제2패턴(도 10의 215)들의 배열(도 10의 25)를 구현하는 한, 다양한 형태로 변형되어 적용될 수 있다. 라인형 제2패턴(215)들의 배열(도 10의 25)과 브리지 부분(235)은 도 4에 제시된 페리 회로 배선들(210, 230)을 구성하기 위한 층 상에 도입되어, 이러한 층을 패터닝하기 위한 마스크층(도시되지 않음)에 패턴으로 구현될 수 있다. The first line-shaped second pattern 211 and the first bridge portion 231 are formed so that the first line-shaped first pattern (101 of FIG. 9) is transferred together with the first pattern And transferred to form a core / ferrite region on the semiconductor substrate. The second line-shaped second pattern 213 and the second bridge portion 233 are formed in such a manner that in the process of transferring the second line-shaped first pattern (103 of FIG. 9) onto the semiconductor substrate in the second pattern transfer, And transferred to form a core / ferrite region on the semiconductor substrate. 9) and the second line-type first pattern (103 in FIG. 9) are repeatedly arranged in the cell region in the DPT process (15 in FIG. 9) And the arrangement 25 in which the bridge portion 235 is provided in the core / ferry area and the second pattern 215 in a line is alternately repeatedly arranged can be implemented. The first and second pattern transfer processes of the DPT process may be performed by a photolithography process including two exposures. In addition, a patterning process including a second exposure and a patterning process after the first exposure and patterning ≪ / RTI > The DPT process separates the layout of the first line-shaped second patterns 211 (21 in FIG. 6) and the layout of the second line-shaped second patterns 213 (23 in FIG. 8) As long as it implements the arrangement of the line-shaped second patterns (215 in Fig. 10) (25 in Fig. 10) arranged by finer pitches by transferring the first and second patterns of the layouts having pitches to the same layer And the like. The arrangement of the line-shaped second patterns 215 (25 in FIG. 10) and the bridge portion 235 are introduced on the layer for constituting the ferrier circuit wirings 210 and 230 shown in FIG. 4, (Not shown).

도 11, 도 13, 도 15, 도 17 및 도 18은 본 출원의 일 예에 따른 반도체 소자의 셀 영역에서 라인형 제1패턴들을 컷팅(cutting)하는 과정을 설명하기 위해서 도시한 도면들이다. 커팅하는 과정에 사용되는 컷팅 마스크는 스페이서 패터닝 기술(SPT)을 적용하여 구현될 수 있다. FIGS. 11, 13, 15, 17, and 18 are diagrams illustrating a process of cutting line-shaped first patterns in a cell region of a semiconductor device according to an example of the present application. The cutting mask used in the cutting process can be implemented by applying a spacer patterning technique (SPT).

도 11 및 도 13을 참조하면, 라인형 제1패턴들(101, 103)을 가로지르는 제1스페이서 패턴(도 13의 610)을 형성한다. 제1스페이서 패턴(610)을 형성하기 위해서, 도 17에 제시된 바와 같이, 제2스토리지 노드 콘택(100)을 위한 층(105) 상에 위치하는 예컨대 식각을 위한 마스크층으로 형성된 라인형 제1패턴들(101, 103)을 가로지는 제1오프닝부(opening portion: 도 11의 510)을 제공하는 제1컷팅 예비마스크 패턴(cutting pre-mask pattern: 도 17의 511)를 형성한다. 제1컷팅 예비마스크 패턴(511)의 측벽에 제1스페이서 패턴(도 13 및 도 17의 610)을 형성한다. 제1스페이서 패턴(610)은 스페이서층을 형성한 후 이방성 식각을 수행하여 제1컷팅 예비마스크 패턴(511)의 측벽에 잔존하도록 하여 형성될 수 있다. Referring to Figs. 11 and 13, a first spacer pattern (610 in Fig. 13) is formed which traverses the line-shaped first patterns 101 and 103. To form the first spacer pattern 610, as shown in FIG. 17, a line-shaped first pattern, for example, formed on the layer 105 for the second storage node contact 100, A first cutting pre-mask pattern (511 in Fig. 17) is formed to provide a first opening portion (510 in Fig. A first spacer pattern (610 in FIG. 13 and FIG. 17) is formed on the side wall of the first cutting preliminary mask pattern 511. The first spacer pattern 610 may be formed by forming an spacer layer and then performing an anisotropic etching so as to remain on the sidewalls of the first cutting preliminary mask pattern 511.

도 18에 도시된 바와 같이, 제1스페이서 패턴(610)이 중첩된 부분(107)을 노출하는 제1컷팅 마스크 패턴(650)을 형성하고, 이에 노출된 중첩된 부분(107)을 선택적으로 식각 제거하여, 도 15에 제시된 바와 같이, 라인형 제1패턴들(101, 103)으로부터 다수 개로 분리된 제2패드형 패턴(도 15의 109)들의 배열(19)을 층(105)에 형성할 수 있다. 제1컷팅 마스크 패턴(650)은 제1스페이서 패턴(610)을 덮는 마스크층을 형성하고, 제1스페이서 패턴(610)의 상측 표면을 노출하도록 평탄화 또는 에치백하고, 연후에 제1스페이서 패턴(610)을 선택적으로 제거하여, 제1스페이서 패턴(610)이 위치하는 공간(611)이 오프닝되도록 하여 형성될 수 있다. A first cutting mask pattern 650 exposing the overlapped portion 107 of the first spacer pattern 610 is formed and the exposed overlapped portion 107 is selectively etched as shown in FIG. 15, an array 19 of second pad-shaped patterns (109 in Fig. 15) separated from the first plurality of line-shaped patterns 101, 103 is formed in the layer 105, as shown in Fig. 15 . The first cutting mask pattern 650 is formed by forming a mask layer covering the first spacer pattern 610 and planarizing or etching back the upper surface of the first spacer pattern 610 so as to expose the upper surface of the first spacer pattern 610, 610 may be selectively removed so that the space 611 in which the first spacer pattern 610 is located is opened.

이후에 하부층에 대한 식각 패터닝 과정을 수행하여, 이들 배열(19)의 형상을 따르는 제2패드형 패턴(도 1의 100)들을 제2스토리지 노드 콘택(도 3의 100)들로 형성할 수 있다. 이때, 제1패드형 패턴(도 15의 19 또는 도 1의 100)들은 상호 간에 제1스페이서 패턴(도 13의 610)의 폭에 해당되는 이격 간격으로 상호 분리될 수 있다. 제1스페이서 패턴(610)은 스페이서층의 증착 두께에 의존하는 크기의 폭을 가지므로, 층의 두께를 얇게 하면, 이러한 폭 또한 협소하게 유도할 수 있다. 따라서, 제1패드형 패드(도 1의 100)들이 상호 이격 간격을 매우 미세한 크기로 제어할 수 있어, 반도체 소자의 축소 정도를 매우 크게 유도할 수 있다. The etch patterning process for the underlying layer may then be performed to form a second pad-like pattern (100 in FIG. 1) along the shape of these arrays 19 with a second storage node contact (100 in FIG. 3) . At this time, the first pad pattern (19 in FIG. 15 or 100 in FIG. 1) may be separated from each other by a spacing corresponding to the width of the first spacer pattern (610 in FIG. 13). Since the first spacer pattern 610 has a width of a size that depends on the deposition thickness of the spacer layer, this width can also be narrowly guided by thinning the layer thickness. Therefore, the spacing distance between the first pad-like pads (100 in Fig. 1) can be controlled to a very small size, and the degree of shrinkage of the semiconductor element can be greatly increased.

도 12, 도 14, 도 16, 도 19 및 도 20은 본 출원의 일 예에 따른 반도체 소자의 코어/페리 영역에서 라인형 제2패턴들을 컷팅(cutting)하는 과정을 설명하기 위해서 도시한 도면들이다. FIGS. 12, 14, 16, 19, and 20 are diagrams illustrating a process of cutting line-shaped second patterns in a core / ferry region of a semiconductor device according to an example of the present application .

도 12 및 도 14를 참조하면, 라인형 제2패턴들(211, 213, 215)과 브리지 부분(235)의 연결 부분을 가로지르는 제2스페이서 패턴(도 14의 620)을 형성한다. 제2스페이서 패턴(620)을 형성하기 위해서, 도 19에 제시된 바와 같이, 페리 회로 배선들(도 4의 210, 230)을 구성하기 위한 층(200) 상에 위치하는 예컨대 식각을 위한 마스크층으로 형성된 라인형 제2패턴(211, 213)을 가로지는 제2오프닝부(opening portion: 도 12의 520)을 제공하는 제2컷팅 예비마스크 패턴(cutting pre-mask pattern: 도 19의 513)를 형성한다. 제2컷팅 예비마스크 패턴(513)은 제1컷팅 예비마스크 패턴(도 17의 511)을 형성하는 과정에 함께 형성될 수 있다. Referring to Figs. 12 and 14, a second spacer pattern (620 in Fig. 14) is formed that traverses the connecting portion of the line-shaped second patterns 211, 213, 215 and the bridge portion 235. [ In order to form the second spacer pattern 620, as shown in FIG. 19, a mask layer for etching, for example, located on the layer 200 for constituting the ferrier circuit wires (210, 230 in FIG. 4) A second cutting pre-mask pattern 513 (FIG. 19) is formed to provide a second opening portion (520 in FIG. 12) across the formed line-shaped second patterns 211 and 213 do. The second cutting preliminary mask pattern 513 may be formed together with the first cutting preliminary mask pattern (511 of FIG. 17).

제2컷팅 예비마스크 패턴(513)의 측벽에 제2스페이서 패턴(도 14 및 도 19의 620)을 형성한다. 제2스페이서 패턴(620)은 제1스페이서 패턴(610)을 형성하는 과정에 함께 형성될 수 있다. 제2스페이서 패턴(620)은 스페이서층을 형성한 후 이방성 식각을 수행하여 제2컷팅 예비마스크 패턴(513)의 측벽에 잔존하도록 하여 형성될 수 있다. A second spacer pattern (620 in Figs. 14 and 19) is formed on the sidewall of the second cutting preliminary mask pattern 513. The second spacer patterns 620 may be formed together in the process of forming the first spacer patterns 610. The second spacer pattern 620 may be formed by forming an spacer layer and then performing an anisotropic etching so as to remain on the sidewalls of the second cutting preliminary mask pattern 513. [

이후에, 도 20에 도시된 바와 같이, 제2스페이서 패턴(620)이 중첩된 부분(217)을 노출하는 제2컷팅 마스크 패턴(653)을 형성하고, 이에 노출된 중첩된 부분(217)을 선택적으로 식각 제거하여, 도 16에 제시된 바와 같이, 라인형 제2패턴들(211, 213)으로부터 분리된 제2패드형 패턴(도 16의 230)들 및 라인형 제2패턴들(211, 213)의 배열(29)을 층(200)에 형성할 수 있다. 제2컷팅 마스크 패턴(653)은 제2스페이서 패턴(620)을 덮는 마스크층을 형성하고, 제2스페이서 패턴(620)의 상측 표면을 노출하도록 평탄화 또는 에치백하고, 연후에 제2스페이서 패턴(620)을 선택적으로 제거하여, 제2스페이서 패턴(620)이 위치하는 공간(621)이 오프닝되도록 하여 형성될 수 있다. 제2컷팅 마스크 패턴(653)은 제1컷팅 마스크 패턴(650)을 형성하는 과정에 함께 형성될 수 있다. 20, a second cutting mask pattern 653 exposing the overlapped portion 217 of the second spacer pattern 620 is formed, and the overlapped portion 217 exposed therefrom is formed The second pad type pattern 230 (FIG. 16) separated from the line type second patterns 211 and 213 and the line type second patterns 211 and 213 (FIG. May be formed in the layer 200. [0035] The second cutting mask pattern 653 forms a mask layer covering the second spacer pattern 620 and is planarized or etched back so as to expose the upper surface of the second spacer pattern 620, 620 may be selectively removed to open the space 621 where the second spacer pattern 620 is located. The second cutting mask pattern 653 may be formed in the process of forming the first cutting mask pattern 650.

이후에 하부층에 대한 식각 패터닝 과정을 수행하여, 이들 배열(29)의 형상을 따르는 제2패드형 패턴(도 2의 230) 및 이들과 격리되고 이들을 둘러싸는 형상으로 배치되는 다수의 라인형 제2패턴(210)들을 형성할 수 있다. 이때, 제2패드형 패턴(도 16 및 도 2의 230)과 라인형 제2패턴(210)의 끝단부들은 상호 간에 제2스페이서 패턴(도 14의 620)의 폭에 해당되는 이격 간격으로 상호 분리될 수 있다. 제2스페이서 패턴(620)은 스페이서층의 증착 두께에 의존하는 크기의 폭을 가지므로, 층의 두께를 얇게 하면, 이러한 폭 또한 협소하게 유도할 수 있다. 따라서, 제2패드형 패드(도 2의 230)와 라인형 제2패턴(210)의 끝단부 간의 이격 간격 D는 스페이서층의 두께 정도로 매우 미세한 크기로 제어할 수 있어, 반도체 소자의 축소를 매우 크게 유도할 수 있다. Thereafter, an etch patterning process is performed on the lower layer to form a second pad pattern (230 in FIG. 2) along the shape of these arrays 29, and a plurality of line-shaped second Patterns 210 may be formed. At this time, the end portions of the second pad pattern (FIGS. 16 and 230) and the end portions of the line-shaped second pattern 210 are mutually mutually spaced at intervals corresponding to the width of the second spacer pattern (620 of FIG. 14) Can be separated. Since the second spacer pattern 620 has a width of a size that depends on the deposition thickness of the spacer layer, this width can also be narrowly guided by thinning the layer thickness. Therefore, the spacing distance D between the second pad-type pad (230 in FIG. 2) and the end portion of the second line pattern 210 can be controlled to be a very small size as much as the thickness of the spacer layer, Can be greatly induced.

상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.Although the embodiments of the present application as described above illustrate and describe the drawings, it is intended to illustrate what is being suggested in the present application and is not intended to limit what is presented in the present application in a detailed form. Various other modifications will be possible as long as the technical ideas presented in this application are reflected.

100: 제1패드형 패턴, 210: 라인형 제2패턴,
230: 제2패드형 패턴, 610, 620: 스페이서 패턴. 100: first pad type pattern, 210: line type second pattern,
230: second pad pattern, 610, 620: spacer pattern.

Claims (20)

반도체 기판 상에 더블 패터닝 기술(DPT)로 반복 배치된 라인(line)형 패턴들의 배열을 형성하는 단계;
적어도 어느 하나의 상기 라인형 패턴을 가로지르는 스페이서 패턴을 스페이서 패터닝 기술(SPT)로 형성하는 단계; 및
상기 스페이서 패턴이 중첩된 상기 라인형 패턴 부분을 선택적으로 제거하여 상기 라인형 패턴으로부터 이격된 패드(pad)형 패턴을 분리하는 단계를 포함하는 반도체 소자 형성 방법. Forming an array of line-shaped patterns repeatedly arranged on a semiconductor substrate by a double patterning technique (DPT);
Forming a spacer pattern across at least any one of the line-shaped patterns with a spacer patterning technique (SPT); And
And separating the pad-shaped pattern spaced apart from the line-shaped pattern by selectively removing the line-shaped pattern portions overlapping the spacer pattern. 제1항에 있어서,
상기 라인형 패턴들의 배열을 형성하는 단계는
상기 라인형 패턴들 중 홀수 번째에 위치하는 제1라인형 패턴들의 배열 레이아웃(layout) 및 짝수 번째에 위치하는 제2라인형 패턴들의 배열 레이아웃을 분리하는 단계;
상기 제1라인형 패턴들의 배열 레이아웃(layout)을 상기 반도체 기판 상에 제1패턴 전사하는 단계; 및
상기 제2라인형 패턴들의 배열 레이아웃(layout)을 상기 반도체 기판 상에 제2패턴 전사하는 단계를 포함하는 반도체 소자 형성 방법. The method according to claim 1,
Wherein forming the array of line-shaped patterns comprises:
Separating an array layout of the first line-shaped patterns located at odd-numbered positions and an array layout of the second line-shaped patterns located at the even-numbered positions among the line-shaped patterns;
Transferring a layout of the first line-shaped patterns to a first pattern on the semiconductor substrate; And
And transferring an array layout of the second line-shaped patterns to a second pattern on the semiconductor substrate. 제1항에 있어서,
상기 스페이서 패턴을 형성하는 단계는
상기 라인형 패턴의 일부를 덮는 컷팅 예비마스크 패턴(cutting pre-mask pattern)을 형성하는 단계; 및
상기 컷팅 예비마스크 패턴의 측벽에 상기 스페이서 패턴을 부착하는 단계;를 포함하는 반도체 소자 형성 방법.The method according to claim 1,
The step of forming the spacer pattern
Forming a cutting pre-mask pattern covering a portion of the line-shaped pattern; And
And attaching the spacer pattern to a side wall of the cut preliminary mask pattern. 제1항에 있어서,
상기 패드(pad)형 패턴을 분리하는 단계는
상기 스페이서 패턴을 상측 표면을 노출하는 컷팅 마스크층(cutting mask layer)을 형성하는 단계;
상기 스페이서 패턴을 선택적으로 제거하여 상기 스페이서 패턴이 중첩된 부분을 노출하는 컷팅 마스크 패턴을 형성하는 단계; 및
상기 컷팅 마스크 패턴에 노출된 상기 라인형 패턴 부분을 선택적으로 제거하는 단계를 포함하는 반도체 소자 형성 방법. The method according to claim 1,
The step of separating the pad-
Forming a cutting mask layer exposing an upper surface of the spacer pattern;
Selectively removing the spacer pattern to form a cut mask pattern exposing a portion of the spacer pattern overlapping the spacer pattern; And
And selectively removing the line-shaped pattern portion exposed in the cutting mask pattern. 반도체 기판 상에 더블 패터닝 기술(DPT)로 반복 배치된 라인(line)형 패턴들의 배열 및 상기 라인형 패턴들 중 어느 두 라인형 패턴들 사이에 연결되는 브리지(bridge) 부분을 형성하는 단계;
상기 브리지 부분과 상기 라인형 패턴의 연결 부분을 가로지르는 스페이서 패턴을 스페이서 패터닝 기술(SPT)로 형성하는 단계; 및
상기 스페이서 패턴이 중첩된 상기 연결 부분을 선택적으로 제거하여 상기 브리지 부분을 상기 라인형 패턴으로부터 이격된 패드(pad)형 패턴으로 분리하는 단계를 포함하는 반도체 소자 형성 방법. Forming an array of line-shaped patterns repeatedly arranged on a semiconductor substrate by a double patterning technique (DPT) and a bridge portion connected between any two of the line-shaped patterns;
Forming a spacer pattern across the bridge portion and the connecting portion of the line-shaped pattern with a spacer patterning technique (SPT); And
And separating the bridge portion from the line-shaped pattern into a pad-shaped pattern spaced apart from the line-shaped pattern by selectively removing the connecting portion where the spacer pattern is overlapped. 제5항에 있어서,
상기 라인형 패턴들의 배열을 형성하는 단계는
상기 라인형 패턴들 중 홀수 번째에 위치하는 제1라인형 패턴들의 배열 레이아웃(layout) 및 짝수 번째에 위치하는 제2라인형 패턴들의 배열 레이아웃을 분리하고, 어느 하나의 상기 제1라인형 패턴은 측방향으로 돌출되는 제1브리지 부분을 가지고 어느 하나의 상기 제2라인형 패턴은 상기 제1브리지 부분에 일부가 중첩되는 제2브리지 부분을 측방향으로 돌출되도록 가지는 단계;
상기 제1라인형 패턴들의 배열 레이아웃(layout)을 상기 반도체 기판 상에 제1패턴 전사하는 단계; 및
상기 제2라인형 패턴들의 배열 레이아웃(layout)을 상기 반도체 기판 상에 제2패턴 전사하는 단계를 포함하는 반도체 소자 형성 방법. 6. The method of claim 5,
Wherein forming the array of line-shaped patterns comprises:
The layout of the first line-shaped patterns located at odd-numbered positions among the line-shaped patterns and the layout layout of the second line-shaped patterns located at even-numbered positions are separated, The second line-shaped pattern having a laterally projecting first bridge portion, the second line-shaped pattern having a second bridge portion partially overlapping the first bridge portion so as to project laterally;
Transferring a layout of the first line-shaped patterns to a first pattern on the semiconductor substrate; And
And transferring an array layout of the second line-shaped patterns to a second pattern on the semiconductor substrate. 제5항에 있어서,
상기 스페이서 패턴을 형성하는 단계는
상기 브리지 부분을 덮는 컷팅 예비마스크 패턴(cutting pre-mask pattern)을 형성하는 단계; 및
상기 컷팅 예비마스크 패턴의 측벽에 상기 스페이서 패턴을 부착하는 단계;를 포함하는 반도체 소자 형성 방법.6. The method of claim 5,
The step of forming the spacer pattern
Forming a cutting pre-mask pattern covering the bridge portion; And
And attaching the spacer pattern to a side wall of the cut preliminary mask pattern. 제5항에 있어서,
상기 패드(pad)형 패턴을 분리하는 단계는
상기 스페이서 패턴을 상측 표면을 노출하는 컷팅 마스크층(cutting mask layer)을 형성하는 단계;
상기 스페이서 패턴을 선택적으로 제거하여 상기 스페이서 패턴이 중첩된 부분을 노출하는 컷팅 마스크 패턴을 형성하는 단계; 및
상기 컷팅 마스크 패턴에 노출된 상기 라인형 패턴 부분을 선택적으로 제거하는 단계를 포함하는 반도체 소자 형성 방법. 6. The method of claim 5,
The step of separating the pad-
Forming a cutting mask layer exposing an upper surface of the spacer pattern;
Selectively removing the spacer pattern to form a cut mask pattern exposing a portion of the spacer pattern overlapping the spacer pattern; And
And selectively removing the line-shaped pattern portion exposed in the cutting mask pattern. 반도체 기판의 제1영역 상에 반복 배치된 라인(line)형 제1패턴들의 배열 및 제2영역 상에 반복 배치된 라인형 제2패턴들의 배열 및 상기 라인형 제2패턴들 중 이웃하는 라인형 제2패턴들 사이에 연결되는 브리지(bridge) 부분을 더블 패터닝 기술(DPT)로 형성하는 단계;
상기 라인형 제1패턴들을 가로지르는 제1스페이서 패턴 및 상기 브리지 부분과 상기 라인형 제2패턴의 연결 부분을 가로지르는 제2스페이서 패턴을 스페이서 패터닝 기술(SPT)로 형성하는 단계; 및
상기 제1 및 제2스페이서 패턴이 중첩된 부분을 선택적으로 제거하여 상기 라인형 제1패턴으로부터 다수 개로 분리된 제2패드형 패턴들 및 상기 브리지 부분을 상기 라인형 제2패턴으로부터 분리한 제2패드(pad)형 패턴을 형성하는 단계를 포함하는 반도체 소자 형성 방법. An array of first line-shaped patterns repeatedly arranged on a first region of the semiconductor substrate, an array of second line-shaped patterns repeatedly arranged on the second region, and an array of neighboring line-shaped second patterns Forming a bridge portion connected between the second patterns by a double patterning technique (DPT);
Forming a first spacer pattern across the line-shaped first patterns and a second spacer pattern across the connecting portion of the bridge portion and the line-shaped second pattern with a spacer patterning technique (SPT); And
A second pad pattern formed by dividing the first and second spacer patterns into a plurality of portions separated from the line-shaped first pattern and a second pad-shaped patterns separated from the line-shaped second pattern by selectively removing portions overlapping the first and second spacer patterns, Thereby forming a pad-like pattern. 제9항에 있어서,
상기 라인형 제1 및 제2패턴들의 배열을 형성하는 단계는
상기 라인형 제1패턴들 중 홀수 번째에 위치하는 제1라인형 제1패턴들 및 상기 라인형 제2패턴들 중 홀수 번째에 위치하는 제1라인형 제2패턴들을 포함하는 배열 제1레이아웃(layout)과,
상기 라인형 제1패턴들 중 짝수 번째에 위치하는 제2라인형 제1패턴들 및 상기 라인형 제2패턴들 중 짝수 번째에 위치하는 제2라인형 제2패턴들을 포함하는 제2배열 레이아웃을 분리하고, 어느 하나의 상기 제1라인형 제2패턴은 측방향으로 돌출되는 제1브리지 부분을 가지고 어느 하나의 상기 제2라인형 제2패턴은 상기 제1브리지 부분에 일부가 중첩되는 제2브리지 부분을 측방향으로 돌출되도록 가지는 단계;
상기 제1배열 레이아웃(layout)을 상기 반도체 기판 상에 제1패턴 전사하는 단계; 및
상기 제2배열 레이아웃(layout)을 상기 반도체 기판 상에 제2패턴 전사하는 단계를 포함하는 반도체 소자 형성 방법. 10. The method of claim 9,
The step of forming the array of first and second line-
An array of first layouts including first line-shaped first patterns located at odd-numbered positions among the line-shaped first patterns and second line-shaped second patterns positioned at odd-numbered positions of the line-shaped second patterns layout,
A second array layout including second line-shaped first patterns located at even-numbered positions among the line-shaped first patterns and second line-shaped second patterns positioned at even-numbered positions among the line-shaped second patterns, One of the first line-shaped second patterns has a first bridge portion protruding laterally, and one of the second line-shaped second patterns has a second bridge portion partially overlapping the second bridge portion, Having a bridge portion projecting laterally;
Transferring the first array layout to the semiconductor substrate; And
And transferring the second array layout to the semiconductor substrate. 제10항에 있어서,
상기 제1브리지 부분은
이웃하는 다른 상기 제1라인형 제2패턴에 연결되는 반도체 소자 형성 방법.11. The method of claim 10,
The first bridge portion
Type second pattern adjacent to the first line-shaped second pattern. 제10항에 있어서,
상기 제2브리지 부분은
이웃하는 다른 상기 제2라인형 제2패턴에 연결되는 반도체 소자 형성 방법.11. The method of claim 10,
The second bridge portion
Type second pattern adjacent to the second line-shaped second pattern. 제9항에 있어서,
상기 스페이서 패턴을 형성하는 단계는
상기 브리지 부분을 덮는 컷팅 예비마스크 패턴(cutting pre-mask pattern)을 형성하는 단계; 및
상기 컷팅 예비마스크 패턴의 측벽에 상기 스페이서 패턴을 부착하는 단계;를 포함하는 반도체 소자 형성 방법.10. The method of claim 9,
The step of forming the spacer pattern
Forming a cutting pre-mask pattern covering the bridge portion; And
And attaching the spacer pattern to a side wall of the cut preliminary mask pattern. 제9항에 있어서,
상기 제1 및 제2패드(pad)형 패턴을 분리하는 단계는
상기 제1 및 제2스페이서 패턴의 상측 표면을 노출하는 컷팅 마스층(cutting mask layer)을 형성하는 단계;
상기 제1 및 제2스페이서 패턴을 선택적으로 제거하여 상기 제1 및 제2스페이서 패턴이 중첩된 부분을 노출하는 컷팅 마스크 패턴을 형성하는 단계; 및
상기 컷팅 마스크 패턴에 노출된 상기 라인형 제1 및 제2패턴 부분들을 선택적으로 제거하는 단계를 포함하는 반도체 소자 형성 방법. 10. The method of claim 9,
The step of separating the first and second pad-
Forming a cutting mask layer exposing an upper surface of the first and second spacer patterns;
Selectively removing the first and second spacer patterns to form a cut mask pattern exposing the overlapping portions of the first and second spacer patterns; And
And selectively removing the line-shaped first and second pattern portions exposed in the cutting mask pattern. 제9항에 있어서,
상기 제1영역은
셀 소자들이 배치되는 셀 영역이고
상기 제2영역은 페리(peripheral) 소자들이 배치되는 페리 영역 또는 코어(core) 영역인 반도체 소자 형성 방법. 10. The method of claim 9,
The first region
Cell region in which the cell elements are arranged
Wherein the second region is a ferry region or a core region in which peripheral devices are disposed. 제9항에 있어서,
상기 제1패드형 패턴은
디램(DRAM) 소자의 셀 커패시터(cell capacitor)의 스토리지 노드 콘택(storage node contact)을 제공하는 패턴으로 형성되는 반도체 소자 형성 방법. 10. The method of claim 9,
The first pad-
Wherein the semiconductor device is formed in a pattern that provides a storage node contact of a cell capacitor of a DRAM device. 제9항에 있어서,
상기 제2패드형 패턴은
디램(DRAM) 소자의 페리(peripheral) 영역 또는 코어 영역에 위치하는 금속 콘택(metal contact)에 중첩되는 패턴으로 형성되고,
상기 라인형 제2패턴은 상기 페리 영역에 구성되는 페리 회로 배선을 제공하는 패턴으로 형성되는 반도체 소자 형성 방법. 10. The method of claim 9,
The second pad-
(DRAM) element or a metal contact located in a core region of the DRAM element,
Wherein the line-shaped second pattern is formed in a pattern that provides a ferrier circuit wiring that is formed in the ferri-region. 제9항에 있어서,
상기 제2패드형 패턴은
상기 라인형 제2패턴의 끝단부와 상기 제2스페이서 패턴의 폭만큼 이격되어 위치하는 반도체 소자 형성 방법. 10. The method of claim 9,
The second pad-
And the second spacers are spaced apart from each other by a width of an end portion of the line-shaped second pattern and a width of the second spacer pattern. 제9항에 있어서,
상기 제2패드형 패턴은
이웃하는 두 개의 상기 라인형 제2패턴의 끝단부들이 측면에 대향되도록 위치하는 반도체 소자 형성 방법. 10. The method of claim 9,
The second pad-
And the end portions of the two neighboring line-shaped second patterns are positioned to face the side face. 제9항에 있어서,
상기 제2패드형 패턴은
상기 라인형 제2패턴들에 의해 둘러싸이고 상기 라인형 제2패턴들과 이격되도록 형성되는 반도체 소자 형성 방법.
10. The method of claim 9,
The second pad-
And the second line-shaped second patterns are surrounded by the second line-shaped patterns and are spaced apart from the second line-shaped patterns.
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* Cited by examiner, † Cited by third party
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KR20180016841A (en) * 2016-08-08 2018-02-20 삼성전자주식회사 Fabricating method of semiconductor device
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